KR100306111B1 - 반도체집적회로장치 - Google Patents

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KR100306111B1
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insulating film
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layer
memory cell
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KR1019990012506A
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스기우라쥰
츠치야오사무
오가사와라마코토
오츠카후미오
도리이가즈요시
아사노이사무
오와다노부오
다마루츠요시
아오키히데오
오츠카노부히로
시라이세이이치로
사가와마사카즈
이케다요시히로
츠네오카마사토시
가가도루
신묘도모츠구
오기시히데츠구
가사하라오사무
에나미히로미치
와카하라아츠시
아키모리히로유키
스즈키신이치
후나츠게이스케
가와사키요시나오
츠보네츠네히코
고가노다카요시
츠가네겐
호리우치미츠아키
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가나이 쓰도무
가부시끼가이샤 히다치 세이사꾸쇼
스즈키 진이치로
히다치초엘에스아이 엔지니어링가부시키가이샤
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Abstract

DRAM을 갖는 반도체장치 및 그 형성기술에 적용해서 유효한 기술에 관한 것으로서, 반도체장치에 있어서 전기적신뢰성을 향상시키고 제조공정수를 저감하며 반도체소자의 구동능력을 향상시키기 위해, 반도체기판의 주면에 형성된 제1 도체층, 제1 도체층상에 형성된 제1 절연막, 제1 절연막상에 형성된 제2 도체층 및 제2 도체층상에 형성된 폴리이미드 수지층으로 이루어지는 제2 절연막을 갖는 반도체칩, 반도체칩의 주면측에 접착된 여러개의 리이드 및 반도체칩과 여러개의 리이드를 봉지하는 수지봉지체로 이루어지는 구성으로 하였다.
이와 같은 구성으로 하는 것에 의해, 반도체장치의 집적도 및 전기적 신뢰성과 소프트에러 내압을 향상시킬 수 있으며, 제조공정수를 저감할 수 있고, 제조상의 가공정밀도, 구동능력, 제조효율 및 내습성의 향상과 함께 동작속도의 고속화를 도모할 수 있고, 또한 배선의 단선불량을 방지할 수 있다는 효과가 얻어진다.

Description

반도체집적회로장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 반도체 기술에 관한 것으로서, 특히 DRAM(Dynamic Random Access Memory)을 갖는 반도체장치 및 그 형성기술에 적용해서 유효한 기술에 관한 것이다.
DRAM의 1bit(비트)의 정보를 유지하는 메모리셀은 메모리셀 선택용 MISFET와 정보축적용 용량소자의 직렬회로로 구성되어 있다. 상기 메모리셀의 메모리셀 선택용 MISFET는 반도체기판(또는 웰영역)의 활성영역의 주면에 구성되어 있다.이 반도체 기판의 활성영역은 상기 반도체 기판의 비활성영역에 형성된 소자간 분리용 절연막(필드절연막) 및 채널 스토퍼영역에 의해 주위가 규정된 영역내에 마련되어 있다. 상기 메모리셀 선택용 MISFET의 게이트전극은 행방향으로 연장하는 워드선에 접속되어 있다. 메모리셀 선택용 MISFET의 한쪽의 반도체 영역은 상보성 데이타선에 접속되어 있다. 다른쪽의 반도체 영역은 상기 정보 축적용 용량소자의 한쪽의 전극에 접속되어 있다. 정보 축적용 용량소자의 다른쪽의 전극에는 소정 전위가 인가되어 있다.
이러한 종류의 DRAM은 대용량화를 위해 집적화되고 메모리셀의 사이즈가 축소되는 경향에 있다. 메모리셀의 사이즈가 축소된 경우에는 정보축적용 용량소자의 사이즈도 축소되므로 정보로 되는 전하축적량이 저하된다. 전하축적량의 저하는 α선 소프트 에러내압을 저하시킨다. 그러므로, 특히 1Mbit 이상의 대용량을 갖는 DRAM은 이 α선 소프트 에러내압의 향상이 중요한 기술적 과제의 하나로 되어 있다.
이와 같은 기술적 과제에 따라 DRAM의 메모리셀의 정보축적용 용량소자에 적층구조(STC 구조)가 채용되는 경향에 있다. 이 적층구조의 정보축적용 용량소자는 하층전극층, 유전체막, 상층전극층의 각각을 순차 적층하여 구성되어 있다. 하층전극층은 메모리셀 선택용 MISFET의 다른쪽의 반도체 영역에 일부가 접속되고, 다른 영역이 게이트전극상까지 연장되어 있다. 상층전극층은 상기 하층전극층의 표면상에 유전체막을 개재시켜서 형성되어 있다. 이 상층전극층은 인접하는 다른 메모리셀의 적층구조의 정보축적용 용량소자의 상층전극층과 일체로 구성되어공통플레이트전극으로서 사용되고 있다.
또, 적층구조의 정보축적용 용량소자로 메모리셀을 구성하는 DRAM에 대해서는 예를들면 미국특허출원번호 07/246, 514(1988년 9월 19일 출원)호에 기재되어 있다.
본 발명의 목적은 상기 반도체장치에 있어서 전기적신뢰성을 향상시킬 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 상기 반도체장치에 있어서 제조공정수를 저감할 수 있는 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 반도체장치에 있어서 반도체소자의 구동능력을 향상시킬 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.
도 1은 본 발명의 실시예 1인 DRAM의 주요부 단면도,
도 2는 상기 DRAM을 봉지하는 수지봉지형 반도체장치의 부분단면사시도,
도 3은 상기 DRAM의 칩레이아웃도,
도 4는 상기 DRAM의 메모리셀 어레이의 주요부 등가회로도,
도 5는 상기 DRAM의 메모리셀 어레이의 주요부 평면도,
도 6 및 도 7은 상기 DRAM의 메모리셀 어레이의 소정의 제조공정에 있어서의 주요부 평면도,
도 8은 상기 DRAM에 사용되는 막의 스퍼터시의 타겟전압과 비저항값의 관계를 도시한 도면,
도 9 및 도 10은 상기 막의 X선 입사각도와 X선 회절 스펙트럼의 관계를 도시한 도면,
도 11은 상기 메모리셀 어레이와 주변회로의 경계영역을 도시한 개략적인 평면도,
도 12는 상기 경계영역의 주요부 확대 평면도,
도 13은 상기 메모리셀 어레이와 주변회로의 경계영역을 도시한 개략적인 평면도,
도 14는 상기 경계영역의 주요부 확대 평면도,
도 15는 상기 DRAM의 다른 위치에 있어서의 주요부 단면도,
도 16∼도 49는 상기 DRAM의 각 제조공정마다 도시한 주요부 단면도,
도 50은 상기 DRAM의 퓨즈소자의 주요부 단면도,
도 51∼도 53은 상기 퓨즈소자의 각 제조공정마다 도시한 주요부 단면도,
도 54는 상기 DRAM에서 사용되는 막의 온도와 증기압의 관계를 도시한 도면,
도 55는 상기 DRAM에서 사용되는 에칭특성을 도시한 도면,
도 56∼도 58은 본 발명의 실시예 2인 DRAM의 주요부 단면도,
도 59 및 도 60은 본 발명의 실시예 3인 DRAM의 주요부 단면도,
도 61a는 상기 DRAM에서 사용되는 막의 퇴적시간과 가스유량의 관계를 도시한 도면,
도 61b는 상기 막의 퇴적시간과 반응 부생성물의 발생량의 관계를 도시한 도면,
도 62는 본 발명의 실시예 4인 CVD장치의 개략 구성도,
도 63 및 도 64는 상기 CVD장치의 주요부 개략 구성도,
도 65는 본 발명의 실시예 5인 CVD장치의 가스밸브의 개폐동작을 도시한 타이밍도,
도 66은 상기 CVD장치의 가스유량을 도시한 타이밍도,
도 67은 상기 CVD장치의 개략 구성도,
도 68∼도 71은 본 발명의 실시예 6인 DRAM의 각 제조공정마다 도시한 주요부 단면도,
도 72는 본 발명의 실시예 7인 DRAM의 소정의 제조공정에 있어서의 주요부 평면도,
도 73∼도 76은 상기 DRAM의 각 제조공정마다 도시한 주요부 단면도,
도 77은 상기 DRAM의 다른 예의 소정의 제조공정에 있어서의 주요부 평면도,
도 78∼도 80은 상기 DRAM의 다른 예의 각 제조공정마다 도시한 주요부 단면도,
도 81∼도 84는 상기 DRAM의 다른 예의 각 제조공정마다 도시한 주요부 단면도,
도 85∼도 88은 상기 DRAM의 다른 예의 각 제조공정마다 도시한 주요부 단면도,
도 89는 본 발명의 실시예 8인 DRAM의 얼라인먼트의 트리구조도,
도 90은 본 발명의 실시예 9인 DRAM의 타겟 마크부분의 주요부 단면도,
도 91은 본 발명의 실시예 10인 DRAM의 제조프로세스에서 사용되는 포토리도그래피기술의 개념도,
도 92는 상기 포토리도그래피기술의 공정흐름도,
도 93은 포토리도그래피기술에서 사용되는 물질의 구조도,
도 94는 상기 물질의 특성을 도시한 도면,
도 95는 상기 물질을 사용했을 때의 효과를 설명하기 위한 도면,
도 96은 본 발명의 실시예 11인 반도체 웨이퍼의 구성을 도시한 개략 평면도,
도 97은 상기 반도체 웨이퍼의 확대 평면도,
도 98은 상기 도 97에 도시한 반도체 웨이퍼의 확대 평면도,
도 99는 연상 얼라인먼트방식을 적용한 경우의 효과를 설명하기 위한 도면,
도 100은 본 발명의 실시예 12인 DRAM(1)의 주요부 단면도,
도 101은 상기 DRAM의 소정의 제조공정에 있어서의 주요부 단면도,
도 102는 본 발명의 실시예 13인 DRAM의 주요부 단면도,
도 103은 상기 DRAM에서 사용되는 막의 스퍼터시의 타겟전압과 응력의 관계를 도시한 도면,
도 104는 본 발명의 실시예 14인 DRAM(1)의 주요부 단면도,
도 105 및 도 106은 상기 DRAM의 각 제조공정마다 도시한 주요부 단면도.
본원에서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
본 발명의 반도체장치의 제조방법은 (a) 반도체기판상에 불순물이 도입되어 있지 않은 제1 실리콘막을 퇴적시키는 공정, (b) 상기 제1 실리콘막상에 불순물이 도입된 제2 실리콘막을 퇴적시키는 공정 및 (c) 상기 제2 실리콘막 및 제1 실리콘막을 소정의 형상으로 패터닝하는 공정을 포함하는 것을 특징으로 한다.
또한, 상기 불순물은 n형 불순물인 것을 특징으로 한다.
또한, 상기 공정(a)전에, (d) 상기 반도체기판 표면에 MISFET를 형성하는 공정을 갖고, 상기 제1 실리콘막은 상기 MISFET의 소오스 또는 드레인영역에 전기적으로 접속되는 것을 특징으로 한다.
또한, 상기 (a), (b)의 공정을 여러회 반복한 후 공정(c)를 실행하는 것을 특징으로 한다.
또한, 상기 (a), (b)의 공정을 여러회 반복하는 공정은 CVD장치내로의 불순물가스의 단속적 공급에 의해 실행되는 것을 특징으로 한다.
또한, 본 발명은 (a) 반도체기판상에 실리콘막을 퇴적시키는 공정 및 (b) 상기 실리콘층을 소정 형상으로 가공하는 공정으로 이루어지는 반도체장치의 제조방법으로서, 상기 실리콘막의 퇴적공정은 반응로내에 불순물가스를 흐르게 하면서 실리콘막을 퇴적시키는 공정 및 불순물가스를 중지시킨 상태로 실리콘막을 퇴적시키는 공정을 갖는 것을 특징으로 한다.
상기한 본 발명의 반도체장치의 제조방법에 의하면, 상기 n채널 MISFET의 사이드월스페이서의 게이트 길이 방향의 치수를 짧게하고, LDD구조를 형성하는 저불순물농도의 반도체영역의 게이트 길이방향의 길이를 짧게할 수 있으므로, n채널 MISFET의 전달 콘덕턴스를 향상하여 동작속도의 고속화를 도모할 수 있음과 동시에 상기 p채널 MISFET의 사이드월 스페이서의 게이트 길이 방향의 치수를 길게하여 소오스영역 및 드레인영역을 형성하는 고불순물농도의 반도체영역의 채널 형성영역 측으로의 돌아 들어감을 저감할 수 있으므로, p채널 MISFET의 단채널 효과를 저감하여 고집적화를 도모할 수 있다.
또, 본 발명의 반도체장치의 제조방법에 의하면, 상기 n채널 MISFET는 단층의 제1 사이드월스페이서로 LDD구조를 형성하는 저불순물농도의 반도체영역의 게이트 길이방향의 치수를 규정하고 있으므로 상기 저불순물농도의 반도체영역의 게이트 길이방향의 치수를 짧게할 수 있고, 상기 p채널 MISFET는 여러층의 제1, 제2 사이드월스페이서에 의해 고불순농도의 반도체영역의 채널형성영역측으로의 돌아 들어감량을 규정하고, 또한 상기 메모리셀의 적층구조의 정보축적용 용량소자를 형성하는 열처리(예를들면 불순물의 열확산처리나 유전체막의 산화처리)를 실시한 후에 고불순물농도의 반도체영역을 형성하고 있으므로, 상기 고불순물농도의 반도체영역의 채널 형성영역측으로의 돌아 들어감량을 더욱 저감할 수 있고, 상기 제2 사이드월스페이서를 형성하는 공정의 일부를 상기 층간절연막을 형성하는 공정으로 겸용할 수 있으므로, 이 공정을 겸용한 분만큼 반도체장치의 제조공정수를 저감할 수 있다.
이하, 본 발명의 구성에 대해서 메모리셀 선택용 MISFET와 적층구조의 정보축적용 용량소자의 직렬회로로 메모리셀을 구성하는 DRAM에 본 발명을 적용한 1실시예와 함께 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일 한 부호를 붙이고 그 반복적인 설명은 생략한다.
(실시예 1)
도 2는 본 발명의 실시예 1인 DRAM을 봉지하는 수지봉지형 반도체장치를 도시한 부분단면 사시도이다.
도 2에 도시한 바와 같이 DRAM(반도체펠릿)(1)은 SOJ(Small Out-line J-bend)형 수지봉지형 반도체장치(2)로 봉지되어 있다. 상기 DRAM(1)은 16Mbit ×1bit의 대용량으로 구성되고, 평면이 16. 48㎜×8. 54㎜인 장방형상으로 구성되어 있다. 이 DRAM(1)은 400mil의 수지봉지형 반도체장치(2)로 봉지된다.
상기 DRAM(1)의 주면에는 주로 메모리셀 어레이 및 주변회로가 배치되어 있다. 메모리셀 어레이는 다음에 상세히 기술하지만, 1bit의 정보를 기억하는 메모리셀(기억소자)를 행렬형상으로 여러개 배치하고 있다. 상기 주변회로는 직접주변회로 및 간접주변회로로 구성되어 있다. 직접주변회로는 메모리셀의 정보의 라이트 동작이나 정보의 리드동작을 직접제어하는 회로이다. 직접주변회로는 로우어드레스 디코더회로, 컬럼어드레스 디코더회로, 센스앰프회로 등을 포함한다. 간접주변회로는 상기 직접주변회로의 동작을 간접적으로 제어하는 회로이다. 간접주변회로는 클럭신호 발생회로, 버퍼회로 등을 포함한다.
상기 DRAM(1)의 주면, 즉 상기 메모리셀 어레이 및 주변회로를 배치한 표면상에는 내부리이드(3A)를 배치하고 있다. DRAM(1)과 내부리이드(3A) 사이에는 절연성 막(4)를 개재하고 있다. 절연성 막(4)는 예를들면 폴리이미드계 수지막으로 형성되어 있다. 이 절연성 막(4)의 DRAM(1)측, 내부리이드(3A)측의 각각의 표면에는 접착층(도시하지 않음)이 마련되어 있다. 접착층으로서는 예를들면 폴리에테르 아미드이미드계 수지나 에폭시계 수지를 사용한다. 이러한 종류의 수지봉지형 반도체장치(2)는 DRAM(1)상에 내부리이드(3A)를 배치한 LOC(Lead OnChip)구조를 채용하고 있다. LOC구조를 채용하는 수지봉지형 반도체장치(2)는 DRAM(1)의 형상에 규제되지 않고 내부리이드(3A)를 자유롭게 배치할 수 있으므로, 이 배치에 해당하는 분만큼 사이즈가 큰 DRAM(1)을 봉지할 수 있다. 즉, LOC구조를 채용하는 수지봉지형 반도체장치(2)는 대용량화에 따라 DRAM(1)의 사이즈가 대형화 되어도 봉지하는 사이즈는 작게 억제되므로 실장밀도를 높일 수 있다.
상기 내부리이드(3A)는 그 한쪽 끝측을 외부리이드(3B)와 일체로 구성하고 있다. 외부리이드(3B)는 표준규격에 따라 각각에 인가되는 신호가 규정되고 번호가 부가되어 있다. 도 2에서 좌단 앞쪽은 1번단자, 우단 앞쪽은 14번단자이다. 우단 이면측(단자번호는 내부리이드(3A)로 나타낸다)은 15번단자, 좌단 이면측은 28번단자이다. 즉, 이 수지봉지형 반도체장치(2)는 1∼6번단자, 9∼14번단자, 15∼20번단자, 23∼28번단자의 합계 24단자로 구성되어 있다.
상기 1번단자는 전원전압Vcc단자이다. 상기 전원전압Vcc는 예를들면 회로의 동작전압 5V이다. 2번단자는 데이타 입력신호단자(D), 3번단자는 빈 단자, 4번단자는 라이트 인에이블 신호단자(), 5번단자는 로우어드레스 스트로브신호단자(), 6번단자는 어드레스신호단자(A11)이다.
9번단자는 어드레스신호단자(A10), 10번단자는 어드레스신호단자(A0), 11번단자는 어드레스신호단자(A1), 12번단자는 어드레스신호단자(A2), 13번단자는 어드레스신호단자(A3)이다. 14번단자는 전원전압Vcc단자이다.
15번단자는 기준전압 Vss단자이다. 상기 기준전압 Vss는 예를들면 회로의 기준전압 0V이다. 16번단자는 어드레스신호단자(A4), 17번단자는 어드레스신호단자(A5), 18번단자는 어드레스신호단자(A6), 19번단자는 어드레스신호단자(A7), 20번단자는 어드레스신호단자(A8)이다.
23번단자는 어드레스신호단자(A9), 24번단자는 빈 단자, 25번단자는 컬럼어드레스 스트로브신호단자(), 26번단자는 빈 단자, 27번단자는 데이타출력신호단자(Q), 28번단자는 기준전압Vss단자이다.
상기 내부리이드(3A)의 다른쪽 끝측은 DRAM(1)의 장방형상의 각각의 긴변을 가로질러 DRAM(1)의 중앙측으로 연장되어 있다. 내부리이드(3A)의 다른쪽 끝측의 선단은 본딩와이어(5)를 개재시켜서 DRAM(1)의 중앙부분에 배열된 외부단자(본딩패드)BP에 접속되어 있다. 본딩와이어(5)는 알루미늄(Aℓ)와이어를 사용한다. 또, 본딩와이어(5)로서는 금(Au)와이어, 동(Cu)와이어, 금속와이어의 표면에 절연성 수지를 피복한 피복와이어 등을 사용해도 좋다. 본딩와이어(5)는 열압착에 초음파진동을 병용한 본딩법으로 본딩되어 있다.
상기 내부리이드(3A)중 1번단자, 14번단자의 각각의 내부리이드(Vcc)(3A)는 일체로 구성되고, DRAM(1)의 중앙부분이 그의 긴변과 평행하게 연장되어 있다. 마찬가지로, 15번단자, 28번단자의 각각의 내부리이드(Vss)(3A)는 일체로 구성되고, DRAM(1)의 중앙부분이 그의 긴변과 평행하게 연장되어 있다. 내부리이드(Vcc)(3A), 내부리이드(Vss)(3A)의 각각은 그밖의 내부리이드(3A)의 다른쪽 끝측의 선단으로 규정된 영역내에 있어서 평행하게 연장시키고 있다. 이 내부리이드(Vcc)(3A), 내부리이드(Vss)(3A)의 각각은 DRAM(1)의 주면의 어느 위치에서도 전원전압Vcc, 기준전압 Vss를 공급할 수 있도록 구성되어 있다. 즉, 이 수지봉지형 반도체장치(2)는 전원노이즈를 흡수하기 쉽게 구성되고 DRAM(1)의 동작속도의 고속화를 도모할 수 있도록 구성되어 있다.
상기 DRAM(1)의 장방형상의 짧은 변에는 펠릿지지용 리이드(3C)가 마련되어 있다.
상기 내부리이드(3A), 외부리이드(3B), 펠릿지지용 리이드(3C)의 각각은 리이드 프레임에서 절단되고 또한 성형되어 있다. 리이드 프레임은 예를들면 Fe-Ni(예를들면 Ni함유율 42 또는 50%)합금, Cu 등으로 형성되어 있다.
상기 DRAM(1), 본딩와이어(5), 내부리이드(3A) 및 펠릿지지용 리이드(3C)는 수지봉지부(6)에 의해 봉지되어 있다. 수지봉지부(6)은 저응력화를 도모하기 위해 페놀계 경화제, 실리콘 고무 및 필러가 첨가된 에폭시계 수지를 사용하고 있다. 실리콘 고무는 에폭시계 수지의 열팽창률을 저하시키는 작용을 한다. 필러는 구형의 산화 규소입자로 형성되어 있고, 마찬가지로 열팽창률을 저하시키는 작용을 한다.
다음에, 상기 수지봉지형 반도체장치(2)에 봉지된 DRAM(1)의 개략 구성을 도 3(칩레이아웃도)에 따라 설명한다.
도 3에 도시한 바와 같이, DRAM(1)의 표면의 거의 전역에 메모리셀 어레이 (MA)(11)이 배치되어 있다. 본 실시예의 DRAM(1)은 이것에 한정되지는 않지만, 메모리셀 어레이(11)은 크게 4개의 메모리셀 어레이(11A)∼(11D)로 분할되어 있다. 도 3에서 DRAM(1)의 위쪽에 2개의 메모리셀 어레이(11A) 및 (11B)가 배치되고, 아래쪽에 2개의 메모리셀 어레이(11C) 및 (11D)가 배치되어 있다. 이 4개로 분할된 메모리셀 어레이(11A)∼(11D)의 각각은 다시 16개의 메모리셀 어레이(MA)(11E)로 세분화되어 있다. 즉, DRAM(1)에는 64개의 메모리셀 어레이(11E)를 배치한다. 이 64개로 세분화된 1개의 메모리셀 어레이(11E)는 256Kbit의 용량으로 구성되어 있다.
상기 DRAM(1)의 64개로 세분화된 것 중 2개의 메모리셀 어레이(11E)의 사이에는 각각 센스앰프회로(SA)(13)이 배치되어 있다. 센스앰프회로(13)은 상보형 MISFET(CMOS)로 구성되어 있다. DRAM(1)의 4개로 분할된 것 중 메모리셀 어레이(11A), (11B)의 각각의 아래쪽의 한쪽 끝에는 컬럼어드레스 디코더회로(YDEC)(12)가 배치되어 있다. 마찬가지로 메모리셀 어레이(11C), (11D)의 각각의 위쪽의 한쪽 끝에는 컬럼어드레스 디코더회로(YDEC)(12)가 배치되어 있다.
상기 DRAM(1)의 4개로 분할된 것 중 메모리셀 어레이(11A), (11C)의 각각의 우측의 한쪽 끝에는 워드드라이버회로(WD)(14), 로우어드레스 디코더회로(XDEC)(15), 단위매트 제어회로(16)의 각각이 좌측에서 우측을 향하여 순차 배치되어 있다. 마찬가지로, 메모리셀 어레이(11B), (11D)의 각각의 좌측의 한쪽 끝에는 워드드라이버회로(14), 로우어드레스 디코더회로(15), 단위매트 제어회로(16)의 각각이 우측에서 좌측을 향하여 순차 배치되어 있다.
상기 센스앰프회로(13), 컬럼어드레스 디코더회로(12), 워드드라이버회로(14), 로우어드레스 디코더회로(15)의 각각은 DRAM(1)의 주변회로 중 직접주변회로를 구성한다. 이 직접주변회로는 메모리셀 어레이(11)의 세분화된 메모리셀 어레이(11E)에 배치된 메모리셀을 직접 제어하는 회로이다.
상기 DRAM(1)의 4개로 분할된 것 중 메모리셀 어레이(11A), (11B)의 각각의 사이, 메모리셀 어레이(11C), (11D)의 각각의 사이에는 각각 주변회로(17) 및 외부단자BP가 배치되어 있다. 주변회로(17)로서는 메인앰프회로(1701), 출력버퍼회로(1702), 기판전위 발생회로(VBB발생회로)(1703), 전원회로(1704)의 각각을 배치하고 있다. 메인앰프회로(1701)은 4개 단위로 합계 16개 배치되어 있다. 출력버퍼회로(1702)는 합계 4개 배치되어 있다.
상기 외부단자BP는 상기 수지봉지형 반도체장치(2)를 LOC구조로 구성하고 DRAM(1)의 중앙부까지 내부리이드(3A)를 연장시키고 있으므로, DRAM(1)의 중앙부분에 배치되어 있다. 외부단자BP는 메모리셀 어레이(11A) 및 (11C), (11B) 및 (11D)의 각각으로 규정된 영역내에 DRAM(1)의 상단측에서 하단측을 향하여 배치되어 있다. 외부단자BP에 인가되는 신호는 상술한 도 2에 도시한 수지봉지형 반도체장치(2)에서 설명하였으므로, 여기에서는 설명을 생략한다. 기본적으로는 DRAM(1)의 표면상의 상단측에서 하단측을 향해서 기준전압(Vss), 전원전압(Vcc)의 각각이 인가된 내부리이드(3A)가 연장되어 있으므로, DRAM(1)은 그 연장방향을 따라서 기준전압(Vss)용, 전원전압(Vcc)용의 각각의 외부단자BP를 여러개 배치하고 있다. 즉, DRAM(1)은 기준전압(Vss), 전원전압(Vcc)의 각각의 전원을 충분히공급할 수 있도록 구성되어 있다. 데이타 입력신호(D), 데이타출력신호(Q), 어드레스신호(A0∼A11), 클럭계 신호, 제어신호의 각각은 DRAM(1)의 중앙부분에 집중적으로 배치되어 있다.
상기 DRAM(1)의 4개로 분할된 것 중 메모리셀 어레이(11A), (11C)의 각각의 사이, (11B), (11D)의 각각의 사이에는 각각 주변회로(18)이 배치되어 있다. 주변회로(18)중 좌측에는 로우 어드레스 스트로브(RE)계 회로(1801), 라이트인에이블(W)계 회로(1802), 데이타 입력버퍼회로(1803), VCC용 리미터회로(1804), X어드레스 드라이버회로(논리단)(1805), X계 용장회로(1806), X어드레스버퍼회로(1807)의 각각이 배치되어 있다. 주변회로(18)중 우측에는 컬럼어드레스 스트로브(CE)계 회로(1808), 테스트회로(1809), VDL용 리미터회로(1810), Y어드레스 드라이버회로(논리단)(1811), Y계 용장회로(1812), Y어드레스 버퍼회로(1813)의 각각이 배치되어 있다. 주변회로(18)중 중앙에는 Y어드레스 드라이버회로(드라이브단)(1814), X어드레스 드라이버회로(드라이브단)(1815), 매트선택신호회로(드라이브단)(1816)의 각각이 배치되어 있다.
상기 주변회로(17), (18), ((16)도 포함)은 DRAM(1)의 간접주변회로로서 사용되고 있다.
다음에, 상기 DRAM(1)의 16개로 세분화된 메모리셀 어레이(11E)의 주요부 및 그 주변회로의 주요부에 대해서 도 4(주요부 등가회로도)를 사용해서 설명한다.
도 4에 도시한 바와 같이, 상기 DRAM(1)은 폴디드비트선 방식(2교점방식)으로 구성되어 있다. DRAM(1)의 16개로 세분화된 각각의 메모리셀 어레이(11E)내에는 행렬 형상으로 메모리셀M을 여러개 배치하고 있다. 메모리셀M은 상보성 데이타선(상보성 비트선)DL,와 워드선 WL의 교차부분에 배치되어 있다.
상보성 데이타선 DL은 도 4에서 행방향으로 연장하고, 열방향으로 여러개 배치되어 있다. 워드선 WL은 열방향으로 연장하고, 행방향으로 여러개 배치되어 있다. 행방향으로 연장하는 상보성 데이타선 DL에는 공유센스방식의 센스앰프회로Sa, 프리차지회로DP, 입출력신호 선택회로VO의 각각이 접속되어 있다. 상기 워드선WL은 상기 도 3에 도시한 워드드라이버회로(WD)(14)를 개재시켜서 로우어드레스 디코더회로(XDEC)(15)에 접속되어 있다. 도 4에 있어서는 도시하지 않지만, 상기 워드선WL에 따른 위치에는 열방향으로 연장하는 션트용 워드선WL이 배치되어 있다. 션트용 워드선WL은 소정부에서(예를들면, 소정수의 메모리셀마다) 워드선WL과 단락되어 워드선WL의 비저항을 저감하도록 구성되어 있다.
상기 메모리셀M은 메모리셀 선택용 MISFET Qs와 정보축적용 용량소자C의 직렬회로로 구성되어 있다. 메모리셀 선택용 MISFET Qs는 n채널로 구성되어 있다. 메모리셀 선택용MISFET Qs의 한쪽의 반도체 영역은 상기 상보성 데이타선DL에 접속되어 있다. 다른쪽의 반도체영역은 정보축적용 용량소자C의 한쪽의 전극(하층전극층)에 접속되어 있다. 게이트 전극은 워드선WL에 접속되어 있다. 정보축적용 용량소자C의 다른쪽의 전극은 저전원전압 1/2Vcc에 접속되어 있다. 상기 DRAM(1)은 외부장치와의 인터페이스로서 사용되는 입력단회로 및 출력단회로의 동작전압에 상술한 전원전압Vcc 즉 5V를 사용하고 있다. DRAM(1)의 내부회로, 즉 메모리셀 어레이(11), 직접주변회로(12)∼(15), 간접주변회로(16)∼(18)의 각각의 동작전압에 전원전압Vcc보다 낮은 저전원전압Vcc 예를들면 3.3V를 사용하고 있다. 저전원전압Vcc는, 특히 DRAM(1)의 정보의 라이트동작 및 정보의 리드동작시에 상보성 데이타선 DL의 충방전량을 저감할 수 있으므로, DRAM(1)의 소비전력을 저감할 수 있다. 따라서, 상기 저전원전압 1/2Vcc는 저전원전압Vcc과 기준전압 Vss의 중간의 전위 약 1. 65V이다.
상기 프리차지회로 DP는 프리차지신호선 ψpc에 각각 게이트 전극이 접속된 2개의 프리차지용 MISFET, 마찬가지로 프리차지신호선 ψpc에 게이트 전극이 접속된 1개의 단락용 MISFET로 구성되어 있다. 프리차지용 MISFET는 한쪽의 반도체영역을 상보성 데이타선 DL에 접속하고, 다른쪽의 반도체영역을 공통소오스선(기준전압 Vss)PN에 접속하고 있다. 단락용 MISFET의 각각의 반도체영역은 상보성 데이타선 DL의 각각에 접속되어 있다. 프리차지용 MISFET, 단락용 MISFET 각각은 n채널로 구성되어 있다.
센스앰프회로Sa는 2개의 n채널 MISFET Qn 및 2개의 p채널 MISFET Qp로 구성되어 있다. 센스앰프회로Sa의 n채널 MISFET Qn의 각각의 한쪽의 반도체영역은 상보성 데이타선 DL에 접속되고, 각각의 다른쪽의 반도체영역은 공통소오스선(기준전위 Vss)PN에 접속되어 있다. n채널 MISFET Qn의 각각의 게이트 전극은 서로 교차하여 한쪽의 반도체영역이 접속된 상보성 데이타선 DL의 한쪽의 데이타선과 다른 다른쪽의 데이타선에 접속되어 있다. 센스앰프회로Sa의 p채널 MISFET Qp의 각각의 한쪽의 반도체영역은 상보성 데이타선 DL에 접속되고, 각각의 다른쪽의 반도체영역은 공통소오스선(Vcc : 3. 3V)PP에 접속되어 있다. p채널 MISFET Qp의 각각의 게이트전극은 마찬가지로 서로 교차하여 한쪽의 반도체영역이 접속된 상보성 데이타선 DL의 한쪽의 데이타선과는 다른 다른쪽의 데이타선에 접속되어 있다.
입출력신호 선택회로VO는 n채널로 형성된 입출력 선택용 MISFET(컬럼스위치)로 구성되어 있다. 이 입출력선택용 MISFET는 상보성 데이타선 DL의 데이타선마다 배치되어 있다. 입출력선택용 MISFET는 한쪽의 반도체영역을 상보성 데이타선DL에 접속하고 다른쪽의 반도체영역을 상보성 입출력신호선I/O중의 어느 하나에 접속하고 있다. 상기 입출력선택용 MISFET의 게이트 전극에는 컬럼선택신호선 YSL이 접속되어 있다. 컬럼선택신호선 YSL은 컬럼어드레스 디코더회로(12)에 접속되어 있다.
상기 센스앰프회로(13)에는 위쪽의 메모리셀 어레이(11E)의 상보성 데이타선 DL과 센스앰프회로Sa 사이, 아래쪽의 메모리셀 어레이(11E)의 상보성 데이타선 DL과 입출력신호 선택회로VO 사이의 각각에 매트 선택용 MISFET가 마련되어 있다. 이 매트선택용 MISFET는 n채널로 구성되고, 매트선택신호 SHL, SHR의 각각으로 제어되도록 구성되어 있다. 상기 센스앰프회로(13)의 근방에 있어서 메모리셀 어레이(11E)에는 상보성 데이타선 DL과 더미워드선 DWL의 교차부에 더미셀 DS가 배치되어 있다. 이 더미셀 DS는 n채널 MISFET로 구성되어 있다.
또, 상기 메모리셀 어레이(11E)의 워드선 WL의 워드드라이버회로(14)에 접속되는 측과 반대측에는 클리어용 MISFET가 배치되어 있다. 이 클리어용 MISFET는 클리어신호WLC에 의해 제어된다.
다음에, 상기 DRAM(1)의 메모리셀M 및 주변회로(센스앰프회로나 디코더회로 등)를 구성하는 소자의 구체적인 구조에 대해서 설명한다. 메모리셀 어레이(11E)의 평면구조는 도 5(주요부 평면도)에 도시한다. 메모리셀 어레이(11E)의 단면구조 및 주변회로의 소자의 단면구조는 도 1(주요부 단면도)에 도시한다. 또, 도 1의 좌측에 도시한 메모리셀M의 단면구조는 도 5의 I-I 절단선으로 절단한 부분의 단면구조를 나타낸다. 또, 도 1의 우측은 주변회로를 구성하는 상보형 MISFET(CMOS)의 단면구조를 나타내고 있다.
도 1 및 도 5에 도시한 바와 같이, DRAM(1)은 단결정규소로 이루어지는 p-형 반도체 기판(20)으로 구성되어 있다. p-형 반도체 기판(20)은 (100)결정면을 소자형성면으로서 사용하고, 예를들면 10Ω/㎝정도의 저항값으로 형성되어 있다. p-형 반도체 기판(20)의 일부의 주면에는 이온주입법에 의한 약 1015atoms/㎠ 이상의 n형 불순물의 도입이 실행되고 있지 않다. 일부의 영역이라는 것은 적어도 메모리셀 어레이(11E)의 영역이다. 상기 n형 불순물의 도입은 결정결함을 다량으로 발생시키고 정보로 되는 전하를 누설시키므로, 불순물의 도입영역이 부분적으로 제한되고 있다. 따라서 Fe등의 중금속에 의한 오염을 저감하기 위하여 본 실시예의 DRAM(1)은 반도체 기판(20)의 깊은 영역에 게터링층을 갖는 것이 사용되고 있다.
상기 p-형 반도체기판(20)의 메모리셀M(메모리셀 어레이(11E)), n채널MISFET Qn의 각각의 형성영역의 주면부에는 p-형 웰영역(22)가 마련되어 있다. 또, p-형 반도체기판(20)의 p채널 MISFET Qp의 형성영역의 주면부에는 n-형 웰영역(21)이 마련되어 있다. 즉, 본 실시예의 DRAM(1)은 이중웰 구조로 구성되어 있다. 후술하는 제조방법에서 설명하겠지만, p-형 웰영역(22)는 n-형 웰영역(21)에 대해서 자기정합적으로 형성되어 있다.
상기 웰영역(21), (22)의 각각의 반도체소자 형성영역 사이의 주면(비활성영역)상에는 소자간 분리용 절연막(필드절연막)(23)이 마련되어 있다. 상기 p-형 웰영역(22)의 메모리셀 어레이(11E)의 형성영역의 주면부에 있어서 소자간 분리용 절연막(23)의 아래(비활성영역)에는 p형 채널 스토퍼영역(25A)가 마련되어 있다. 소자간 분리용절연막(23)을 게이트 절연막으로 하는 기생MOS는 n형 반전하기 쉬우므로 채널 스토퍼영역은 적어도 p-형 웰영역(22)의 주면부에 마련되어 있다. p형 채널 스토퍼영역(25A)는 p-형 반도체기판(20), p-형 웰영역(22)의 각각에 비해서 높은 불순물농도로 구성되어 있다.
메모리셀 어레이(11E)의 메모리셀M의 형성영역에 있어서 p-형 웰영역(22)의 주면부에는 p형 반도체 영역(25B)가 마련되어 있다. p형 반도체영역(25B)는 실질적으로 메모리셀 어레이(11E)의 활성영역의 전면에 마련되어 있다. p형 반도체영역(25B)는 상기 p형 채널 스토퍼영역(25A)와 동일 제조공정으로 형성되어 있다. p형 반도체영역(25B) 및 p형 채널 스토퍼영역(25A)는 다음에 상세히 기술하겠지만, 상기 소자간 분리용 절연막(23)을 형성한 후에 p-형 웰영역(22)의 메모리셀 어레이(11E)의 활성영역, 비활성영역의 각각의 주면부에 불순물을 도입하고,이 불순물을 활성화는 것에 의해 형성되어 있다. 불순물로서는 예를들면 붕소(B)를 사용하고, 이 불순물은 높은 에너지의 이온주입법으로 도입된다. p-형 웰영역(22)의 비활성영역의 주면부에는 상기 소자간 분리용 절연막(23)을 통과시켜서 불순물을 도입하고 있다. p-형 웰영역(22)의 활성영역(메모리셀M의 형성영역)의 주면부에는 상기 소자간 분리용 절연막(23)의 막두께에 상당하는 분만큼 상기 주면으로부터 깊은 위치에 상기 불순물을 도입하고 있다.
이와 같이 구성되는 상기 p형 채널 스토퍼영역(25A)는 소자간 분리용 절연막(23)에 대해서 자기정합적으로 형성되고, 또한 후술하겠지만 소자간 분리용 절연막(23)을 형성하는 열처리후에 형성하고 있으므로, 상기 p형 채널 스토퍼영역(25A)를 형성하는 p형 불순물의 활성영역측으로의 확산량을 저감할 수 있다. 이 p형 불순물의 확산량의 저감은 메모리셀M의 메모리셀 선택용 MISFET Qs의 단채널 효과를 저감할 수 있다. 또, 상기 p형 반도체영역(25B)는 메모리셀M의 아래에 형성되어 소수 캐리어에 대한 전위장벽(포텐셜배리어)영역으로서 작용하므로, α선 소프트에러 내압을 높일 수 있다. 또, 상기 p형 반도체영역(25B)는 p-형 웰영역(22)의 주면의 불순물농도를 약간 높이고 메모리셀 선택용 MISFET Qs의 임계값전압을 높게 할 수 있으므로, 비선택상태의 워드선 WL등에 노이즈가 발생해도 오(誤)도통하는 일은 없다. 또, p형 반도체영역(25B)는 메모리셀 선택용 MISFET Qs의 정보축적용 용량소자C의 전극과 접속되는 측의 반도체영역(29)에 형성되는 pn접합용량을 증가시킬 수 있으므로, 정보축적용 용량소자C의 전하축적량을 높일 수 있다.
상기 메모리셀M의 메모리셀 선택용 MISFET Qs는 도 1, 도 5 및 도 6(소정의 제조공정에 있어서의 주요부 평면도)에 도시한 바와 같이, p-형 웰영역(22)의 주면부에 구성되어 있다. 실제로 메모리셀 선택용 MISFET Qs는 p형 반도체영역(25B)에 의해 주위가 피복되고 불순물농도가 약간 높게 형성된 p-형 웰영역(22)의 주면부에 구성되어 있다. 메모리셀 선택용 MISFET Qs는 소자간 분리용 절연막(23) 및 p형 채널 스토퍼영역(25A)로 규정된 영역내에 구성되어 있다. 메모리셀 선택용 MISFET Qs는 주로 p-형 웰영역(22), 게이트 절연막(26), 게이트전극(27), 소오스영역 및 드레인 영역인 1쌍의 n형 반도체영역(29)로 구성되어 있다.
상기 p-형 웰영역(22)는 채널형성영역으로서 사용되고 있다. 게이트절연막(26)은 p-형 웰영역(22)의 주면을 산화시켜 형성한 산화규소막으로 형성되어 있다. 또, 게이트절연막(26)의 박막화에 따라 절연내압을 확보하는 경우에는 게이트절연막(26)은 산화규소막, 질화규소막의 각각을 순차 적층한 복합막으로 형성해도 된다.
게이트전극(27)은 게이트절연막(26)의 상부에 마련되어 있다. 게이트전극(27)은 예를들면 CVD법에 의해 퇴적시킨 다결정규소막으로 형성하고 200∼300㎚정도의 막두께로 형성되어 있다. 이 다결정규소막은 저항값을 저감하는 n형 불순물(P(인) 또는 As(비소))을 도입하고 있다. 또 게이트전극(27)은 천이금속(고융점금속 Mo, Ti, Ta, W)막이나 천이금속 실리사이드(고융점금속 실리사이드 MoSi2, TiSi2, TaSi2, WSi2)막의 단층으로 구성해도 된다. 또, 게이트전극(27)은 다결정규소막 상에 상기 천이금속막이나 천이금속 실리사이드막을 적층한 복합막으로 구성해도 좋다.
게이트전극(27)은 도 5 및 도 6에 도시한 바와 같이, 열방향으로 연장하는 워드선(WL)(27)과 일체로 구성되어 있다. 즉, 게이트전극(27), 워드선(27)의 각각은 동일 도전층으로 형성되어 있다. 워드선(27)은 열방향으로 배치된 여러개의 메모리셀M의 메모리셀 선택용 MISFET Qs의 각각의 게이트전극(27)을 접속하도록 구성되어 있다.
도 6에 도시한 바와 같이, 메모리셀 선택용 MISFET Qs의 게이트전극(27)의 게이트길이 치수는 워드선(27)의 폭치수에 비해서 길게 구성되어 있다. 예를들면 게이트전극(27)의 게이트길이 치수는 0. 7㎛인 것에 대해서 워드선(27)의 폭치수는 0. 5㎛로 구성되어 있다. 즉, 메모리셀 선택용 MISFET Qs는 실효 게이트길이(실효 채널길이)치수를 확보하여 단채널효과를 저감할 수 있도록 구성되어 있다. 한편, 워드선(27)은 워드선(27)의 간격을 최소한으로 작게하여 메모리셀M의 면적을 축소해서 집적도를 향상시키도록 구성되어 있다. 이 워드선(27)은 후술하겠지만, 션트용 워드선(WL)(55)로 저항값을 저감하고 있으므로, 폭치수를 축소해도 정보의 라이트동작, 정보의 리드동작의 각각의 동작속도를 저하시키지 않는다. 또 본 실시예에서 DRAM(1)은 최소 가공치수를 0. 5㎛로 하는 소위 0. 5㎛제조프로세스를 채용하고 있다.
n형 반도체영역(29)는 주변회로를 구성하는 MISFET Qn의 n+형 반도체영역(32)에 비해서 저불순물 농도로 형성되어 있다. 구체적으로 n형 반도체영역(29)는 1×1014atoms/㎠ 미만의 저불순물농도의 이온주입법으로 구성되어 있다. 즉, n형 반도체영역(29)는 불순물의 도입에 기인하는 결정결함의 발생을 저감하고, 또 불순물의 도입후의 열처리에 의해 결정결함을 충분히 회복할 수 있도록 형성되어 있다. 따라서, n형 반도체영역(29)는 p-형 웰영역(22)와의 pn접합부에서 누설전류량이 적기 때문에 정보축적용 용량소자C에 축적된 정보로 되는 전하를 안정하게 유지할 수 있다.
상기 n형 반도체영역(29)는 게이트전극(27)에 대해서 자기정합적으로 형성되고 채널형성영역측이 저불순물 농도로 구성되어 있으므로, LDD(Lightly Doped Drain)구조의 메모리셀 선택용 MISFET Qs를 구성한다.
또, 상기 메모리셀 선택용 MISFET Qs의 한쪽(상보성 데이타선(50)의 접속측)의 n형 반도체영역(29)는 후술하는 접속구멍(40A)에 의해 규정된 영역내에 있어서 상보성 데이타선(50)의 하층의 다결정규소막(50A)에 도입된 n형 불순물이 확산되어 불순물농도가 약간 높게 구성되어 있다. 이 n형 반도체영역(29)에 도입되는 n형 불순물은 n형 반도체영역(29), 상보성 데이타선(50)의 각각을 옴접속할 수 있으므로, 접속부분의 저항값을 저감할 수 있다. 또, 상기 n형 불순물은 n형 반도체영역(29)와 상기 접속구멍(40A) 사이에 제조공정에 있어서의 마스크맞춤 어긋남이 발생하여 상기 접속구멍(40A)가 소자간 분리용 절연막(23)과 중합하고, 접속구멍(40A)내에 p-형 웰영역(22)의 주면이 노출된 경우에도 상보성 데이타선(50)과 p-형 웰영역(22)가 단락하지 않도록 n형 반도체영역을 형성하도록되어 있다.
또, 메모리셀 선택용 MISFET Qs의 다른쪽(정보축적용 용량소자C의 접속측)의 n형 반도체영역(29)는 접속구멍(34)에 의해 규정되는 영역내에 있어서 후술하는 정보축적용 용량소자C의 하층전극층(35)에 도입된 n형 불순물이 확산되어 불순물 농도가 약간 높게 형성되어 있다. 이 n형 반도체영역(29)에 도입되는 n형 불순물은 n형 반도체영역(29), 하층전극층(35)의 각각을 옴접속할 수 있으므로, 접속부분의 저항값을 저감할 수 있다. 또, 상기 n형 불순물은 n형 반도체영역(29)의 불순물농도를 높여서 n형 반도체영역(29)와 p-형 웰영역(22)로 형성되는 pn접합용량을 증가시킬 수 있으므로, 정보축적용 용량소자C의 전하축적량을 증가시킬 수 있다.
상기 메모리셀 선택용 MISFET Qs의 게이트전극(27)의 상층에는 절연막(28)이 마련되고, 게이트전극(27), 절연막(28)의 각각의 측벽에는 사이드월스페이서(31)이 마련되어 있다. 절연막(28)은 주로 게이트전극(27), 그 위에 형성되는 정보축적용 용량소자C의 각 전극(특히(35))의 각각을 전기적으로 분리하도록 구성되어 있다. 사이드월스페이서(31)은 메모리셀M의 형성영역에 있어서, 메모리셀 선택용 MISFET Qs의 게이트전극(27)에 대해서 자기정합적으로 다른쪽의 n형 반도체영역(29), 정보축적용 용량소자C의 하층전극층(35)의 각각을 접속하기 위해 형성되어 있다. 또, 사이드월스페이서(31)은 주변회로의 형성영역에 있어서 CMOS를 LDD구조로 하기 위해 구성되어 있다. 상기 절연막(28), 사이드월스페이서(31)의 각각은 그 제조방법에 대해서는 후술겠하지만, 무기실란가스 및 산화질소가스를 소오스(source)가스로 하는 CVD법에 의해 퇴적시킨 산화규소막으로 형성되어 있다. 이 산화규소막은 유기실란가스를 소오스가스로 하는 CVD법에 의해 퇴적시킨 산화규소막에 비해서 바닥(하지)의 단차부분에서의 스탭커버리지가 높고, 또 막의 축소가 작다. 즉, 이 방법에 의해 형성되는 상기 절연막(28), 사이드월스페이서(31)의 각각은 막의 축소에 의한 양자 사이의 박리를 저감할 수 있으므로, 상기 게이트전극(27)과 그 이외의 도전층 예를들면 하층전극층(35) 사이의 단락을 방지할 수 있다.
상기 메모리셀M의 정보축적용 용량소자C는 도 1, 도 5, 도 7(소정의 제조공정에 있어서의 주요부 평면도)에 도시한 바와 같이, 주로 하층전극층(35), 유전체막(36), 상층전극층(37)의 각각을 순차 적층해서 구성하고 있다. 정보축적용 용량소자C은 소위 적층구조(적층형 : STC)로 구성되어 있다.
이 적층구조의 정보축적용 용량소자C의 하층전극층(35)의 일부(중앙부분)는 메모리셀 선택용 MISFET Qs의 다른쪽의 n형 반도체영역(29)에 접속되어 있다. 이 접속은 층간절연막(33)에 형성된 접속구멍(33A), 사이드월스페이서(31) 및 (33B)에 의해 규정된 접속구멍(34)의 각각을 통해서 실행되고 있다. 접속구멍(34)의 행방향의 개구(opening)사이즈는 메모리셀 선택용 MISFET Qs의 게이트전극(27), 그것에 인접하는 워드선(27)의 각각의 격리치수 및 사이드월스페이서(31), (33B)의 각각의 막두께에 의해 규정되어 있다. 접속구멍(33A)의 개구 사이즈와 접속구멍(34)의 개구 사이즈의 차는 적어도 제조공정에 있어서의 마스크 맞춤여유 치수에 상당하는 분보다 크게 되어 있다. 하층전극층(35)의 다른 부분(주변부분)은 게이트전극(27), 워드선(27)의 각각의 상부까지 연장되어 있다.
상기 층간절연막(33)은 그 하층의 절연막(28), 사이드월스페이서(31)의 각각과 동일한 절연막으로 형성되어 있다. 즉, 무기실란가스 및 산화질소가스를 소오스가스로 하는 CVD법에 의해 퇴적시킨 산화규소막으로 형성되어 있다.
상기 하층전극층(35)는 예를들면 CVD법에 의해 퇴적시킨 다결정규소막으로 형성하고, 이 다결정규소막에는 저항값을 저감하는 n형 불순물(As 또는 P)이 고농도로 도입되어 있다. 하층전극층(35)는 그 표면중 측벽의 면적을 증가시켜 적층구조의 정보축적용 용량소자C의 전하축적량을 증가하도록 구성되어 있다. 하층전극층(35)는 그 표면이 평탄화되도록 상기 접속구멍(34)의 개구 사이즈의 게이트 길이방향의 1/2사이즈와 동등하거나 또는 그 이상의 막두께로 형성되어 있다. 예를들면, 하층전극층(35)는 400∼600㎚정도의 비교적 두꺼운 막두께로 형성되어 있다. 하층전극층(35)의 평면형상은 도 5 및 도 7에 도시한 바와 같이, 상보성 데이타선(50)이 연장하는 행방향으로 긴 장방형상으로 구성되어 있다.
유전체막(36)은 기본적으로 하층전극층(다결정규소막)(35)의 상층(표면상)에 CVD법에 의해 퇴적시킨 질화규소막(36A)와 이 질화규소막(36A)를 고압으로 산화시킨 산화규소막(36B)를 적층한 2층구조로 구성되어 있다. 실제로 유전체막(36)은 하층전극층(35)인 다결정규소막의 표면에 자연산화규소막(5㎚ 미만의 매우 얇은 막두께이므로 도시하지 않음)이 형성되므로, 자연산화규소막, 질화규소막(36A), 산화규소막(36B)의 각각을 순차적층한 3층구조로 구성되어 있다. 상기 유전체막(36)의 질화규소막(36A)는 CVD법에 의해 퇴적되므로, 바닥의다결정규소막(하층전극층(35))의 결정상태나 단차형상에 영향을 받지 않고 바닥에 대해서 독립적인 프로세스조건으로 형성할 수 있다. 즉, 질화규소막(36A)는 다결정규소막의 표면을 산화시켜 형성한 산화규소막에 비해서 절연내압이 높고 단위면적당 결함수가 적기 때문에 누설전류가 매우 적다. 또, 질화규소막(36A)는 산화규소막에 비해서 유전율이 높다는 특징이 있다. 산화규소막(36B)는 매우 양질의 막으로 형성할 수 있으므로, 상기 질화규소막(36A)의 상기 특성을 더욱 향상시킬 수 있다. 또, 후에 상세히 기술겠하지만 산화규소막(36B)는 고압산화(1. 5∼10torr)로 형성되므로, 상압산화에 비해서 짧은 산화시간, 즉 열처리 시간으로 형성할 수 있다.
유전체막(36)은 하층전극층(35)의 상면 및 측벽을 따라서 마련되어 있고 하층전극층(35)의 측벽부분을 이용해서 높이 방향으로 면적을 증가시키고 있다. 유전체막(36)의 면적의 증가는 적층구조의 정보축적용 용량소자C의 전하축적량을 향상시킬 수 있다. 이 유전체막(36)의 평면형상은 상층전극층(37)의 평면형상에 의해 규정되고 실질적으로 상층전극층(37)과 동일한 형상으로 구성되어 있다.
상기 상층전극층(37)은 유전체막(36)을 개재시켜서 하층전극층(35)를 피복하도록 그의 상부에 마련되어 있다. 상층전극층(37)은 인접하는 다른 메모리셀M의 적층구조의 정보축적용 용량소자C의 상층전극층(37)과 일체로 구성되어 있다. 상층전극층(37)에는 저전원전압1/2 Vcc가 인가되어 있다. 상층전극층(37)은 예를들면 CVD법에 의해 퇴적시킨 다결정규소막으로 형성되고, 이 다결정규소막에는 저항값을 저감하는 n형 불순물이 도입되어 있다. 상층전극층(37)은 예를들면상기 하층전극층(35)에 비해서 얇은 막두께로 형성되어 있다. 상기 상층전극층(37)의 표면에는 절연막(38)이 마련되어 있다. 절연막(38)은 후술하겠지만 상층전극층(37)을 가공했을 때 바닥표면의 단차부분에 잔존하는 에칭잔여물을 제거할 때 형성된다.
상기 적층구조의 정보축적용 용량소자C의 유전체막(36)은 하층전극층(35) 이외의 영역에 있어서 층간절연막(33)상에 형성되어 있다. 층간절연막(33)은 상술한 바와 같이 무기실란가스 및 산화질소가스를 소오스가스로 하는 CVD법에 의해 퇴적시킨 산화규소막으로 형성되어 있다. 즉, 유전체막(36)의 특히 하층의 질화규소막(36A)는 그것에 대해서 막의 축소가 적은 층간절연막(33)과 접촉하고 있으므로, 이 적층구조의 정보축적용 용량소자C는 유전체막(36)의 응력에 따른 파괴를 방지할 수 있도록 구성되어 있다.
상기 메모리셀M은 도 1, 도 5, 도 6, 도 7에 도시한 바와 같이, 행방향으로 인접하는 다른 1개의 메모리셀M과 접속되어 있다. 즉, 행방향으로 인접하는 2개의 메모리셀M은 각각의 메모리셀 선택용 MISFET Qs의 한쪽의 n형 반도체영역(29)를 일체로 구성하고, 그 부분을 중심으로 반전패턴으로 구성되어 있다. 이 2개의 메모리셀M은 열방향으로 여러개 배치되고, 이 2개의 메모리셀M과 열방향으로 인접하는 다른 2개의 메모리셀M은 행방향으로 1/2피치 어긋나서 배치되어 있다.
메모리셀M의 메모리셀 선택용 MISFET Qs의 한쪽의 n형 반도체영역(29)에는 도 1, 도 5에 도시한 바와 같이 상보성 데이타선DL(50)이 접속되어 있다. 상보성 데이타선(50)은 층간절연막(33), (40)의 각각에 형성된 접속구멍(40A)를 통해서n형 반도체영역(29)에 접속되어 있다.
상기 층간절연막(40)은 예를들면 무기실란가스 및 산화질소가스를 소오스가스로 하는 CVD법에 의해 퇴적시킨 산화규소막으로 형성되어 있다. 상기 적층구조의 정보축적용 용량소자C는 하층전극층(35), 유전체막(36), 상층전극층(37)의 각각을 순차 중첩시키고 또 하층전극층(35)의 막두께를 두껍게 형성하고 있으므로 단차형상이 커진다. 그래서, 층간절연막(40)은 그의 표면을 평탄화하고 있다. 즉, 층간절연막(40)은 상기 하층전극층(35)의 막두께에 상당하는 분만큼 표면의 단차형상이 크게 성장되므로, 상기 하층전극층(35)와 인접하는 다른 하층전극층(35) 사이를 층간절연막(40)으로 매립하는 것에 의해 층간절연막(40)의 표면은 평탄하게 된다. 인접하는 메모리셀M의 적층구조의 정보축적용 용량소자C의 하층전극층(35) 사이중 최소간격의 영역은 애스펙트비가 1이상인 큰 단차형상을 형성한다. 본 실시예에 있어서 하층전극층(35)사이의 최소간격은 약 0. 5㎛이다. 이 하층전극층(35) 사이에는 유전체막(36) 및 상층전극층(37)을 개재한다. 따라서, 층간절연막(40)은 상기 유전체막(36) 및 상층전극층(37)을 개재시킨 하층전극층(35)사이의 최소간격의 1/2이상의 막두께로 형성한다. 또, 층간절연막(40)은 절연내압을 확보하고 또한 기생용량을 저감할 수 있는 막두께로 형성한다. 층간절연막(40)은 예를들면 250∼350㎚정도의 막두께로 형성되어 있다.
상기 상보성 데이타선(50)은 다결정규소막(50A), 천이금속 실리사이드막(50B)의 각각을 순차 적층한 2층 구조의 복합막으로 구성되어 있다. 하층의 다결정규소막(50A)는 CVD법에 의해 퇴적되고, 예를들면 100∼150㎚ 정도의막두께로 형성되어 있다. 이 다결정규소막(50A)에는 저항값을 저감하는 n형 불순물 예를들면 인(P)이 도입되어 있다. 하층의 다결정규소막(50A)는 바닥 단차부분에 있어서 스텝커버리지가 양호하므로 상보성 데이타선(50)의 단선불량을 저감할 수 있다. 상층의 천이금속 실리사이드막(50B)는 CVD법(또는 스퍼터법)에 의해 퇴적되고, 예를 들면 100∼200㎚정도의 막두께로 형성되어 있다. 상층의 천이금속 실리사이드막(50B)는 상보성 데이타선(50)의 저항값을 저감하고, 정보의 라이트동작, 정보의 리드동작의 각각의 동작속도를 빠르게 할 수 있다. 또, 상층의 천이금속 실리사이드막(50B)는 바닥단차부분에서 스텝커버리지가 양호하므로, 상보성 데이타선(50)의 단선불량을 저감할 수 있다. 이 상보성 데이타선(50)의 하층의 다결정규소막(50A), 상층의 천이금속 실리사이드막(50B)의 각각은 내열성 및 내산화성을 갖고 있다. 상보성 데이타선(50)은 예를들면 0. 6㎛정도의 배선폭으로 형성되어 있다.
이와 같이 한쪽의 n형 반도체영역(29)에 상보성 데이타선(50)이 접속되는 메모리셀 선택용 MISFET Qs와 그 상층에 형성되는 하층전극층(35), 유전체막(36), 상층전극층(37)의 각각을 순차 적층한 적층구조의 정보축적용 용량소자C의 직렬회로로 메모리셀M을 구성하는 DRAM(1)에 있어서, 상기 적층구조의 정보축적용 용량소자C의 상층전극층(37)의 상층에 층간절연막(40)을 개재시키고 CVD법에 의해 퇴적시킨 다결정규소막(50A), 천이금속 실리사이드막(50B)의 각각을 순차 적층한 복합막으로 형성된 상기 상보성 데이타선(50)을 구성하고, 상기 상층전극층(37)과 상보성 데이타선(50)사이의 층간절연막(40)의 막두께를 상기 메모리셀M의 적층구조의 정보축적용 용량소자C의 하층전극층(35)와 최소간격으로 인접하는 다른 메모리셀M의 적층구조의 정보축적용 용량소자C의 하층전극층(35)사이의 상기 상층전극층(37)을 개재시킨 간격의 1/2보다 두껍게 구성한다. 이러한 구성에 의해, 상기 상보성 데이타선(50)의 상층의 천이금속 실리사이드막(50B)는 불순물의 상호확산을 일으키므로, 층간절연막(40)으로서 BPSG막이나 PSG막을 사용해서 리플로(reflow)를 실시하여 상기 상보성 데이타선(50)의 바닥표면의 평탄화를 촉진할 수 없지만, 상기 최소간격으로 인접하는 하층전극층(35)사이의 간격의 치수에 따라서 상기 층간절연막(40)의 막두께를 제어하여 상기 하층전극층(35)사이의 간격을 상기 층간절연막(40)으로 매립하고, 이 층간절연막(40)의 표면의 평탄화를 도모할 수 있으므로, 상기 상보성 데이타선(50)의 가공시에 상기 하층전극층(35)사이에서 층간절연막(40)의 단차부분에 잔존하는 에칭잔여물에 기인하는 상보성 데이타선(50) 사이의 단락을 방지하여 전기적 신뢰성을 향상시킬 수 있다.
상기 상보성 데이타선(50)의 상층에는 층간절연막(51)을 개재시켜서 컬럼선택신호선(YSL)(52)가 구성되어 있다.
상기 층간절연막(51)은 예를들면 CVD법에 의해 퇴적시킨 산화규소막(51A), CVD법에 의해 퇴적시킨 BPSG막(51B)의 각각을 순차 적층한 2층 구조의 복합막으로 구성되어 있다. 하층의 산화규소막(51A)는 상층의 BPSG막(51B)에 첨가된 붕소(B)나 인(P)이 하층으로 누설되는 것을 방지하기 위해 마련되어 있다. 하층의 산화규소막(51A)는 예를들면 무기실란가스 및 산화질소가스를 소오스가스로 하는 CVD법에 의해 퇴적시킨 산화규소막으로 형성되어 있다. 하층의 산화규소막(51A)는예를들면 100∼200㎚정도의 막두께로 형성되어 있다. 상층의 BPSG막(51B)는 그의 표면이 평탄화되도록 리플로가 실시되어 있다. BPSG막(51B)는 예를들면 250∼350㎚정도의 막두께로 형성되어 있다.
상기 컬럼선택신호선(52)는 바닥의 층간절연막(51)의 표면상에 퇴적시키므로, 예를들면 스퍼터법에 의해 퇴적시킨 천이금속막으로 형성되어 있다. 이 천이금속막은 예를들면 텅스텐(W)막으로 형성한다. 컬럼선택신호선(52)는 예를들면 350∼450㎚정도의 막두께로 형성되어 있다. 이 컬럼선택신호선(52)는 상기 상보성 데이타선(50)과는 다른 상층에서 형성하고 있으므로, 상보성 데이타선(50)의 배선피치에 의해 규정되지 않고, 또 상보성 데이타선(50)과 메모리셀M의 접속부분을 회피할 필요가 없다. 즉, 컬럼선택신호선(52)는 상보성 데이타선(50)의 배선폭 치수에 비해서 넓고 또 실질적으로 직선적으로 연장시킬 수 있으므로, 저항값을 저감할 수 있다. 컬럼선택신호선(52)는 예를들면 2. 0㎛정도의 배선폭치수로 형성되어 있다.
상기 컬럼선택신호선(52)의 상층에는 층간절연막(53)을 개재시켜서 션트용 워드선(WL)(55)가 구성되어 있다. 션트용 워드선(55)는 도시하지 않았지만 수십∼수백개의 메모리셀M마다 상당하는 소정영역에 있어서 상기 워드선 WL(27)에 접속되어 있다. 워드선(27)은 메모리셀 어레이(11E)에 있어서 연장방향으로 여러개로 분할되어 있고, 션트용 워드선(55)는 상기 분할된 여러개의 각각의 워드선(27)에 접속되어 있다. 션트용 워드선(55)는 워드선(27)의 저항값을 저감하여 정보의 라이트동작, 정보의 리드동작의 각각에 있어서 메모리셀M의 선택속도를 빠르게 할 수 있도록 구성되어 있다.
상기 층간절연막(53)은 도 1에 도시한 바와 같이 산화규소막(퇴적형 절연막)(53A), 산화규소막(도포형 절연막)(53B), 산화규소막(퇴적형 절연막)(53C)의 각각을 순차 적층한 복합막으로 형성되는 3층 구조로 구성되어 있다. 층간절연막(53)의 하층의 산화규소막(53A), 상층의 산화규소막(53C)의 각각은 테트라에톡시실란(TEOS : Si(OC2H5)4)가스를 소오스가스로 하는 컨포멀플라즈마 CVD(이하 C-CVD)법에 의해 퇴적되어 있다. C-CVD법에 의해 퇴적된 하층의 산화규소막(53A), 상층의 산화규소막(53C)의 각각은 낮은 온도(약 400℃이하)에서 퇴적시킬 수 있고, 높은 스텝커버리지를 갖고 있다. 하층의 산화규소막(53A), 상층의 산화규소막(53C)의 각각은 예를들면 250∼350㎚정도의 막두께로 형성되어 있다. 층간절연막(53)의 중간층의 산화규소막(53B)는 SOG(Spin On Glass)법으로 도포한 후 베이크처리를 실시한 산화규소막으로 형성되어 있다. 이 중간층의 산화규소막(53B)는 층간절연막(53)의 표면을 평탄화할 목적으로 형성되어 있다. 중간층의 산화규소막(53B)는 도포한 후 베이크처리를 실시하고, 또 전체표면에 에칭처리를 실시해서 단차부의 오목부에만 매립하도록 형성되어 있다. 특히, 중간층의 산화규소막(53B)는 후술하겠지만, 층간절연막(53)에 형성되는 접속구멍(53D)의 내벽의 표면에 있어서 잔존하지 않도록 에칭처리에 의해 제거되고 있다. 즉, 중간층의 산화규소막(53B)는 그것에 포함되는 수분에 의해 상기 션트용 워드선(55)의 알루미늄막 또는 그의 합금막이 부식되는 것을 저감할 수 있도록 구성되어 있다. 중간층의 산화규소막(53B)는 예를들면 100㎚정도의 막두께로 도포된다.
상기 션트용 워드선(55)는 천이금속질화막(또는 천이금속 실리사이드막)(55A), 알루미늄합금막(또는 알루미늄막)(55B)의 각각을 순차 적층해서 형성된 복합막으로 구성되어 있다.
하층의 천이금속질화막(55A)는 상층의 알루미늄합금막(55B)에 Cu가 첨가되어 있는 경우, 장벽성을 갖는 예를들면 TiN막으로 형성한다. 또, 하층의 천이금속질화막(55A)는 상층의 알루미늄합금막(55B)에 Si가 첨가되어 있는 경우에 예를들면 TiN막으로 형성한다. 또, 이 경우에는 천이금속 실리사이드막 예를들면 MoSi2등으로 형성한다. 이 하층의 천이금속질화막(55A)는 예를들면 스퍼터법에 의해 퇴적되고 100㎚정도의 막두께로 형성되어 있다. 하층의 천이금속질화막(55A)로서 TiN막을 사용하는 경우에는 후에 상세히 기술하겠지만, (200)의 결정배향성을 갖는 TiN막을 사용한다.
상층의 알루미늄합금막(55B)는 알루미늄에 Cu 및 Si를 첨가하고 있다. Cu는 이동(마이그레이션)현상을 저감하기 위해 첨가되고, 예를들면 0. 5중량%정도 첨가되어 있다. Si는 얼로이스파이크현상을 저감하기 위해 첨가되고, 예를들면 1. 5중량%정도 첨가되어 있다. 알루미늄합금막(50B)는 예를들면 스퍼터법에 의해 퇴적되고 600∼800㎚정도의 막두께로 형성되어 있다.
상기 션트용 워드선(55)는 예를들면 0. 7㎛정도의 배선폭 치수로 구성되어 있다.
이와 같이 본 실시예의 DRAM(1)의 메모리셀 어레이(11E)는 4층 게이트 배선구조상에 2층 배선구조를 마련한 합계 6층의 다층 배선구조로 구성되어 있다. 상기 4층 게이트 배선구조는 메모리셀 선택용 MISFET Qs의 게이트전극(27)(또는 워드선(27)), 적층구조의 정보축적용 용량소자C의 하층전극층(35), 상층전극층(37) 및 상보성 데이타선(50)으로 구성되어 있다. 상기 2층의 배선구조는 컬럼선택신호선(52) 및 션트용 워드선(55)로 구성되어 있다.
상기 DRAM(1)의 주변회로를 구성하는 CMOS는 상기 도 1의 우측에 도시한 바와 같이 구성되어 있다. CMOS의 n채널 MISFET Qn은 소자간 분리용 절연막(23) 및 p형 채널 스토퍼영역(24)에 의해 주위가 둘러싸인 영역내에 있어서 p-형 웰영역(22)의 주면부에 구성되어 있다. n채널 MISFET Qn은 주로 p-형 웰영역(22), 게이트절연막(26), 게이트전극(27), 소오스영역 및 드레인영역인 1쌍의 n형 반도체영역(29) 및 1쌍의 n+형 반도체영역(32)로 구성되어 있다.
상기 n채널 MISFET Qn의 주위를 둘러싸는 p형 채널 스토퍼영역(24)는 상기 메모리셀M의 메모리셀 선택용 MISFET Qs의 주위를 둘러싸는 p형 채널 스토퍼영역(25A)와는 다른 제조공정으로 형성되어 있다. p형 채널 스토퍼영역(24)는 상기 소자간 분리용 절연막(23)을 형성하는 마스크와 동일한 마스크를 사용해서 p형 불순물을 도입하고, 이 p형 불순물을 소자간 분리용 절연막(23)을 형성하는 열처리에 의해 활성화시키는 것에 의해 형성되어 있다. 이 p형 채널 스토퍼영역(24)는 소자간 분리용 절연막(23)과 동일 제조공정으로 형성되므로, p형 불순물의 활성영역측으로의 확산량이 약간 크지만 n채널 MISFET Qn은 메모리셀 선택용 MISFET Qs에 비해서 큰 사이즈로 형성되어 있으므로, 상기 p형 불순물의 확산량은 상대적으로 작다. 따라서 n채널 MISFET Qn은 협채널 효과의 영향이 작다. 반대로 p형 채널 스토퍼영역(24)를 형성하는 p형 불순물은 p-형 웰영역(22)의 비활성영역의 주면부로밖에 도입되지 않으므로, p-형 웰영역(22)의 활성영역의 주면의 불순물농도를 낮게할 수 있다. 즉, n채널 MISFET Qn은 임계값전압을 낮게할 수 있으므로, 기판효과를 저감하여 구동능력을 높일 수 있다. 특히, n채널 MISFET Qn을 출력단 회로로서 사용하는 경우 출력신호레벨을 충분히 확보할 수 있다.
상기 p-형 웰영역(22), 게이트절연막(26), 게이트전극(27), n형 반도체영역(29)의 각각은 상기 메모리셀 선택용 MISFET Qs와 동일 제조공정으로 구성되고 실질적으로 동일한 기능을 갖고 있다. 즉, n채널 MISFET Qn은 LDD구조로 구성되어 있다.
고불순물농도의 n+형 반도체영역(32)는 소오스영역, 드레인영역의 각각의 비저항값을 저감하도록 구성되어 있다. n+형 반도체영역(32)는 게이트전극(26)의 측벽에 자기정합적으로 형성된 사이드월스페이서(31)에 의해 규정되어 형성되고 게이트전극(27)에 대해서 자기정합적으로 형성된다. 상기 사이드월스페이서(31)은 상기 LDD구조를 형성하는 n형 반도체영역(29)의 게이트길이 방향의 길이를 규정하도록 되어 있다. 사이드월스페이서(31)은 n채널 MISFET Qn의 형성영역에 있어서 단층으로 형성되어 있으므로, 상기 n형 반도체영역(29)의 게이트길이 방향의 치수를 짧게할 수 있다. n형 반도체영역(29)는 불순물농도가 낮으므로 높은 저항값을 갖고 있지만, n형 반도체영역(29)의 길이가 짧으므로 n채널 MISFET Qn은 전달콘덕턴스를 향상시킬 수 있도록 되어 있다.
n채널 MISFET Qn중 입출력단 회로로서 사용되는 n채널 MISFET Qn은 단일 전원전압Vcc(5V)에서 외부장치와 인터페이스가 실행되므로 전원전압Vcc로 구동된다. 이 n채널 MISFET Qn은 예를들면 게이트길이를 8㎛정도로 구성하여 드레인영역 근방에서의 전계강도를 완화시키고 있다. 한편, 내부회로, 예를들면 직접주변회로나 간접주변회로로 사용되는 n채널 MISFET Qn은 저소비전력화를 도모하기 위해서 저전원전압Vcc(약 3. 3V)로 구동되고 있다. 이 n채널 MISFET Qn은 고집적화를 도모하기 위해 게이트 길이를, 예를들면 0. 8∼1. 4㎛정도의 범위로 구성하고, 드레인영역 근방의 전계강도는 저전원전압Vcc의 도입에 의해 완화되고 있다. 이 입출력단회로, 내부회로의 각각의 n채널 MISFET Qn은 게이트길이의 치수를 변화시키고 또한 사용전원을 변경시킬 뿐 실질적으로 동일구조로 구성되어 있다. 즉, 입출력단회로, 내부회로의 각각의 n채널 MISFET Qn은 게이트절연막(26), 게이트전극(27), n형 반도체영역(29) 및 n+형 반도체영역(32)로 구성할 수 있다. 또, 각각의 n채널 MISFET Qn은 사이드월스페이서(31)의 게이트길이 방향의 사이즈를 실질적으로 동일 치수로 구성할 수 있다.
이와 같이, 입출력단회로로서 사용되는 LDD구조의 n채널 MISFET Qn, 내부회로로서 사용되는 LDD구조의 n채널 MISFET Qn의 각각을 갖는 DRAM(1)에 있어서, 상기 입출력단회로의 n채널 MISFET Qs의 사용전압을 상기 내부회로의 n채널 MISFET Qn의 사용전압에 비해서 높게 구성하고, 상기 입출력단회로의 n채널 MISFET Qn의게이트길이 치수를 상기 내부회로의 n채널 MISFET의 게이트길이 치수에 비해서 길게 구성하고, 상기 입출력단회로, 내부회로의 각각의 n채널 MISFET의 LDD구조를 형성하는 저불순물농도의 n형 반도체영역(29)의 게이트길이 방향의 치수를 실질적으로 동일 치수로 구성한다. 이러한 구성에 의해, 상기 입출력단회로의 n채널 MISFET Qn은 게이트길이 치수를 길게하여 핫캐리어 내압을 향상시켰으므로, 경시적인 임계값전압의 저하를 저감하여 전기적특정을 향상시킬 수 있음과 동시에 상기 내부회로의 n채널 MISFET Qn은 저전원전압Vcc를 사용해서 핫캐리어 내압을 확보하면서 저전원전압Vcc의 사용으로 저소비전력화를 도모할 수 있고, 또 상기 입출력단회로의 n채널 MISFET Qn은 게이트길이치수를 길게하고 내부회로의 n채널 MISFET Qn은 저전원전압Vcc의 사용에 의해 각각 핫캐리어내압을 향상시키고 있으므로, 상기 LDD구조를 형성하는 저불순물농도의 n형 반도체영역(29)의 게이트길이 방향의 길이를 독립적으로 제어할 수 있고, 상기 입출력단회로, 내부회로의 각각의 n채널 MISFET Qn의 각각의 저불순물농도의 n형 반도체영역(29)의 게이트길이 방향의 길이(또는 사이드월스페이서(31)의 게이트길이 방향의 길이)를 실질적으로 동일하게 할 수 있다. 즉, DRAM(1)은 저소비전력화를 도모함과 동시에 핫캐리어내압을 향상시킬 수 있고, 또 후술하겠지만 n채널 MISFET Qn을 형성하기 위한 제조공정수를 저감할 수 있다.
상기 n채널 MISFET Qn의 n+형 반도체영역(32)에는 층간절연막(40) 및 층간절연막(51)에 형성된 접속구멍(51C)를 통해서 배선(52)가 접속되어 있다. 배선(52)는 상기 컬럼선택신호선(52)와 동일 도전층인 2층배선 구조의 하층의 배선층으로형성되고 있다.
CMOS의 p채널 MISFET Qp는 소자간 분리용절연막(23)으로 주위가 둘러싸인 영역내에 있어서 n-형 웰영역(21)의 주면부에 구성되어 있다. p채널 MISFET Qp는 주로 n-형 웰영역(21), 게이트절연막(26), 게이트전극(27), 소오스영역 및 드레인영역인 1쌍의 p형 반도체영역(30) 및 1쌍의 p+형 반도체영역(39)로 구성되어 있다.
n-형 웰영역(21), 게이트절연막(26) 및 게이트전극(27)의 각각은 상기 메모리셀 선택용 MISFET Qs, n채널 MISFET Qn의 각각과 실질적으로 동일한 기능을 갖고 있다.
저불순물농도의 p형 반도체영역(30)은 LDD구조의 p채널 MISFET Qp를 구성한다. 고불순물농도의 p+형 반도체영역(39)는 게이트전극(27)의 측벽에 그것에 대해서 자기정합적으로 형성된 사이드월스페이서(31) 및 (33C)에 대해서 자기정합적으로 형성되어 있다. 즉, p채널 MISFET Qp의 고불순물농도의 p+형 반도체영역(39)는 사이드월스페이서(31)의 측벽에 사이드월스페이서(33C)를 적층한 2층구조의 것으로 형성되어 있다. 이 사이드월스페이서(31) 및 (33C)는 n채널 MISFET Qn의 사이드월스페이서(31)에 비해서 사이드월스페이서(33C)에 상당하는 분만큼 게이트길이 방향의 치수가 길게 구성되어 있다. 즉 사이드월스페이서 (31) 및 (33C)는 그 게이트길이 방향의 치수를 길게하여 상기 p+형 반도체영역(39)의 p형 불순물의 채널형성영역측으로의 확산량을 저감할 수 있으므로, 실효채널길이를 확보하여 p채널 MISFET Qp의 단채널효과를 저감할 수 있도록 구성되어 있다.n형 불순물에 비해서 p형 불순물은 확산계수가 크므로, p채널 MISFET Qp는 상술한 구조로 구성되어 있다.
이와 같이 LDD구조의 n채널 MISFET Qn, LDD구조의 p채널 MISFET Qp의 각각을 갖는 DRAM(1)에 있어서 상기 p채널 MISFET Qp의 게이트전극(27)의 측벽에 그것에 대해서 자기정합적으로 형성되는 사이드월스페이서(31) 및 (33C)의 게이트길이 방향의 치수를 상기 n채널 MISFET Qn의 게이트전극(27)의 측벽에 그것에 대해서 자기정합적으로 형성되는 사이드월스페이서(31)의 게이트길이 방향의 치수에 비해서 길게 구성한다. 이러한 구성에 의해, 상기 n채널 MISFET Qn의 사이드월스페이서(31)의 게이트길이 방향의 치수를 짧게 하고 LDD구조를 형성하는 저불순물농도의 n형 반도체영역(29)의 게이트길이 방향의 길이를 짧게할 수 있으므로, n채널 MISFET Qn의 전달 콘덕턴스를 향상시켜 동작속도의 고속화를 도모할 수 있음과 동시에 상기 p채널 MISFET Qp의 사이드월스페이서(31) 및 (33C)의 게이트길이 방향의 치수를 길게하여 고불순물농도의 p+형 반도체영역(39)의 채널 형성영역측으로의 돌아들어감을 저감할 수 있으므로, p채널 MISFET Qp의 단채널효과를 저감하여 고집적화를 도모할 수 있다.
상기 p채널 MISFET Qp의 p+형 반도체영역(39)에는 상기 접속구멍(51C)를 통해서 배선(52)가 접속되어 있다.
상기 도 1의 우측에 도시한 바와 같이, 배선(52)는 층간절연막(53)에 형성된 접속구멍(53D)내에 매립된 천이금속막(54)를 개재시켜서 상층의 배선(55)에 접속되어 있다. 상기 층간절연막(53)상으로 연장하는 배선(55)는 상기 션트용(55)와동일 도전층인 2층 배선구조의 상층의 배선층으로 형성되어 있다. 상기 접속구멍(53D)내에 매립된 천이금속막(54)는 예를들면 선택 CVD법에 의해 상기 접속구멍(53D)내에서 노출되는 배선(52)의 표면상에 선택적으로 퇴적시킨 W막으로 형성되어 있다. 상기 천이금속막(54)는 배선(55)의 접속구멍(53D)에 의해 형성되는 단차형상에 있어서 스텝커버리지를 향상시키기 위해 형성되어 있다.
상기 배선(55)(션트용 워드선(55)도 포함)는 상술한 바와 같이 천이금속질화막(55A), 알루미늄합금막(55B)의 각각을 순차 적층한 복합막으로 형성되어 있다. 배선(55)는 주로 상층의 알루미늄합금막(55B)에 의해 신호전달속도가 제어되고 있다. 배선(55)의 하층의 천이금속질화막(천이금속 실리사이드막(55A))는 상층의 알루미늄합금막(55B)에 Si가 첨가되어 있는 경우, 배선(55)와 접속구멍(53D)내에 매립된 천이금속막(54)의 접속부분을 포함하는 상층의 알루미늄합금막(55B)와 층간절연막(53) 사이의 전역에 마련되어 있다. 즉, 배선(55)는 상층의 알루미늄 합금막(55B)의 바닥의 재질을 상기 접속구멍(53D)부분, 층간절연막(53)부분의 각각에 있어서 균일화하고 있다. 또, 배선(55)의 하층의 천이금속막(55A)는 이동내압이 상층의 알루미늄 합금막(55B)에 비해서 높다. 즉, 상층의 알루미늄 합금막(55B)가 이동 현상으로 단선된 경우에도 하층의 천이금속막(55A)에 의해 신호를 전달할 수 있으므로, 배선(55)의 단선 불량을 저감할 수 있다.
이와 같이 바닥의 층간절연막(53)에 형성된 접속구멍(53D)내에 선택 CVD법에 의해 매립된 천이금속막(54), 상기 층간절연막(53)상으로 연장하는 Si가 첨가된 알루미늄 합금막(55B)의 각각을 접속하는 DRAM(1)에 있어서 상기 접속구멍(53)내에매립된 천이금속막(54)와 알루미늄합금막(55B)사이를 포함하는 상기 알루미늄 합금막(55B)와 바닥의 층간절연막(53)사이에 천이금속질화막(또는 천이금속 실리사이드막)(55A)를 마련한다. 이러한 구성에 의해, 상기 알루미늄 합금막(55B)의 바닥을 상기 접속구멍(53D)내에 매립된 천이금속막(54)상, 층간절연막(53)상의 각각에 있어서 균일화하고, 상기 알루미늄 합금막(55B)에 첨가된 Si가 상기 접속구멍(53D)내에 매립된 천이금속막(54)와 알루미늄 합금막(55B)의 계면에 석출되는 것을 저감할 수 있으므로, 상기 계면의 저항값을 저감할 수 있다. 또, 상기 알루미늄 합금막(55B)의 하층에 마련된 천이금속 질화막(55A)는 상기 알루미늄 합금막(55B)가 예를들면 이동 현상에 의해 단선되어도 이 단선부를 개재시켜 알루미늄 합금막(55B)사이를 접속할 수 있으므로, 배선(55)의 단선불량을 저감할 수 있다.
상기 배선(55)(션트용 워드선(55)도 포함)는 상층의 알루미늄 합금막(55B)에 Cu가 첨가되어 있는 경우, 적어도 알루미늄 합금막(55B)와 접속구멍(53D)내에 매립된 천이금속막(54)의 접속부분(계면부분)에 천이금속질화막(55A)가 마련되어 있다. 이 천이금속 질화막(55A)는 상술한 바와 같이 장벽성을 갖고 있다. 즉, 배선(55)는 상층의 알루미늄 합금막(55B)의 알루미늄과 접속구멍(53D)내에 매립된 천이금속막(54)의 W(텅스텐)의 상호확산에 의한 합금화 반응을 방지하도록 구성되어 있다.
이와 같이 바닥의 층간절연막(53)에 형성된 접속구멍(53D)내에 선택 CVD법에 의해 매립된 천이금속막(54), 상기 층간절연막(53)상으로 연장하는 Cu가 첨가된 알루미늄 합금막(55B)의 각각을 접속하는 DRAM(1)에 있어서, 상기 접속구멍(53D)내에 매립된 천이금속막(54)와 알루미늄합금막(55B)사이에 장벽성을 갖는 천이금속 질화막(55A)를 마련한다. 이러한 구성에 의해, 상기 접속구멍(53D)내에 매립된 천이금속막(54)와 알루미늄 합금막(55B)의 계면에 있어서 천이금속과 알루미늄의 상호확산에 의한 합금화반응을 방지하여 상기 계면의 저항값을 저감할 수 있다.
상기 배선(55)의 하층의 천이금속질화막(55A)는 상술한 바와 같이, 결정의 배향성이 (200)인 것을 적극적으로 사용한다. 도 8에 스퍼터시의 타겟전압 KW와 비저항값 μΩ-㎝의 관계를 도시한다. 데이타(A), (B)의 각각은 반도체 웨이퍼의 표면에 스퍼터법에 의해 퇴적된 TiN막의 반도체 웨이퍼의 중심으로부터의 거리를 나타내고 있다. 데이타(A)는 반도체 웨이퍼의 중심으로부터의 거리가 0㎛, 즉 반도체 웨이퍼의 중심의 TiN막의 특성을 나타내고 있다. 데이타(B)는 반도체 웨이퍼의 중심으로부터의 거리가 50㎛인 위치의 TiN막의 특성을 나타내고 있다.
도 8에 도시한 바와 같이 데이타(B), 즉 반도체 웨이퍼의 중심으로부터의 거리가 멀수록 TiN막은 비저항값이 낮아지고 있다. 이 도 8에 도시한 비저항값이 높은 영역 C이상, 예를들면 약 460μΩ-㎝이상의 영역에 있어서 TiN막에 X선회절 스펙트럼을 실행한 결과를 도 9(X선의 입사각도와 X선 회절강도의 관계를 도시한 도면)에 도시한다. 또, 비저항값이 낮은 영역 D이하 예를들면 약 400μΩ-㎝이하의 영역에 있어서 TiN막에 X선회절 스펙트럼을 실행한 결과를 도 10(X선의 입사각도와 X선회절 강도의 관계를 도시한 도면)에 도시한다. 상기 도 9에 도시한 바와 같이, 비저항값이 높은 영역에 있어서 TiN막은 (111)의 결정 배향, (200)의 결정 배향의 각각이 혼재되어 있다. 이것에 대해서 도 10에 도시한 바와 같이 TiN막은 (200)의 단독의 결정 배향을 갖고 있다. 즉, (200)의 결정 배향을 갖는 TiN막은 (111)의 단독이나 (111) 및 (200)이 혼재된 결정 배향을 갖는 TiN막에 비해서 도 8에 도시한 바와 같이 비저항값이 낮으므로 막의 밀도가 높은 물리적 성질이 있다. 따라서, 이 (200)의 결정 배향을 갖는 TiN막은 내열성(장벽성)이 우수하고, 또 Si의 석출을 저감할 수 있다는 특징이 있다.
이와 같이 상기 배선(55)의 하층의 천이금속질화막(55A) 특히 적어도 상기 접속구멍(53D)내에 매립된 천이금속막(54)와 상층의 알루미늄합금막(55B) 사이의 천이금속 질화막(55A)를 결정 배향이 (200)인 TiN막으로 구성한다. 이러한 구성에 의해, 상기 (200)의 결정 배향을 갖는 TiN막은 (111)의 결정 배향을 갖는 TiN막이나 (111)과 (200)의 혼합 결정배향을 갖는 TiN막에 비해서 Si의 석출량을 저감할 수 있으므로, 상기 계면 ((54)와 (55B)의 계면)의 저항값을 더욱 저감할 수 있고, 또 상기 이외의 결정배향을 갖는 TiN막에 비해서 비저항값이 작기 때문에 상기 계면에서의 저항값을 더욱 저감할 수 있고, 또 막의 밀도가 높으므로 장벽성을 더욱 향상시킬 수 있다.
상기 도 1 및 도 15(상기 도 1에 도시한 단면구조와는 다른 위치의 단면구조를 도시한 주요부 단면도)에 도시한 바와 같이 DRAM(1)의 주변회로의 영역에 있어서, 2층 배선 구조중 하층의 배선(52)는 고집적화로 배선폭의 치수가 축소되어 알루미늄막이나 알루미늄합금막에서는 이동 내압을 확보할 수 없으므로, 상술한 바와 같이 천이금속막을 사용하고 있다. 주변회로로서 특히 집적주변회로는 메모리셀 어레이(11E)의 메모리셀M의 배열 피치에 대응시켜서 n채널 MISFET Qn, p채널 MISFET Qp의 각각을 배치하고 있으므로, 배선(52)의 레이아웃 규칙을 엄격하게 하고 있다.
또, 주변회로의 영역에 있어서 n채널 MISFET Qn의 n+형 반도체영역(32), p채널 MISFET Qp의 p+형 반도체영역(39)의 각각을 접속하는 경우, 천이금속 실리사이드막 또는 그의 적층막(예를들면, 상보성 데이타선(50)과 동일한 도전층)으로 배선을 형성한 경우에는 불순물의 상호확산이 발생한다. 따라서, 배선(52)는 상기 메모리셀 어레이(11E)에서 사용되는 상보성 데이타선(50)과 동일 도전층을 사용하지 않고, 상기 불순물의 상호확산이 발생하지 않는 상술한 천이 금속막을 사용하고 있다.
이와 같이 메모리셀 어레이(11E)상에 상보성 데이타선, 션트용 워드선, 컬럼선택신호선의 각각을 갖고, 상기 메모리셀 어레이(11E)의 주변회로의 영역에 2층의 배선층을 갖는 DRAM(1)에 있어서, 상기 메모리셀 어레이(11E)상의 상보성 데이타선(50)을 CVD법에 의해 퇴적시킨 다결정규소막(50A), 천이금속 실리사이드막(50B)의 각각을 순차 적층한 복합막으로 구성하고, 상기 컬럼선택신호선(52)를 상기 상보성 데이타선(50)의 상층에 스퍼터법에 의해 퇴적시킨 천이금속막으로 구성하고, 상기 션트용 워드선(55)를 상기 컬럼선택신호선(52)의 상층에 스퍼터법에 의해 퇴적시킨 알루미늄 합금막(55B)(천이금속질화막(55A)도 포함)로 구성하고, 이 션트용 워드선(55)와 동일 도전층(55), 그의 하층의 컬럼선택신호선(52)와 동일 도전층(52)의 각각을 양자 사이의 층간절연막(53)에 형성된 접속구멍(53D)내에 선택 CVD법에 의해 매립된 천이금속막(54)를 개재시켜서 접속하고, 상기 주변회로의 영역의 2층의 배선층중 하층의 배선(52)는 상기 컬럼선택신호선(52)와 동일 도전층으로 구성되고, 상기 2층의 배선층중 상층의 배선(55)는 상기 션트용 워드선(55)와 동일 도전층으로 구성되고, 상기 2층의 배선층의 하층의 배선(52), 상층의 배선(55)의 각각은 상기 선택 CVD법에 의해 접속구멍(53D)내에 매립된 천이금속막(54)를 개재시켜서 접속한다. 이러한 구성에 의해 이하의 효과를 얻을 수 있다.
[1] 상기 메모리셀 어레이(11E)상의 상보성 데이타선(50)은 내열처리성 및 내산화성이 우수하고 또한 하층의 CVD법에 의해 퇴적시킨 다결정규소막(50A)의 스텝커버리지가 높으므로 단선불량을 저감할 수 있다. 또, 상기 상보성 데이타선(50)은 상층의 천이금속 실리사이드막(50B)를 CVD법에 의해 퇴적시키고 있으므로, 스텝커버리지를 더욱 향상시켜 단선불량을 저감할 수 있다.
[2] 상기 컬럼선택신호선(52)는 상기 상보성 데이타선(50)의 상층에 형성하고 상보성 데이타선(50)과 메모리셀M의 접속부(접속구멍(40A))를 회피하지 않고 대략 직선형상으로 연장시킬 수 있으므로, 신호전달속도를 빠르게 하여 정보의 라이트동작 및 정보의 리드동작의 각각의 속도를 고속화할 수 있음과 동시에, 상기 상보성 데이타선(50)과는 다른 층에서 형성하였으므로 하층의 상보성 데이타선(50)의 배선간격을 축소해서 집적도를 향상시킬 수 있다.
[3] 상기 션트용 워드선(55)는 하층의 상보성 데이타선(50)이나 컬럼선택신호선(52)에 비해서 저항값이 낮으므로, 션트용 워드선(55)의 저항값을 저감하여 정보의 라이트동작 및 정보의 리드동작의 각각의 속도를 고속화할 수 있다.
[4] 상기 컬럼선택신호선(52)와 동일 도전층(52), 션트용 워드선(55)와 동일도전층(55)의 각각을 접속하는 천이금속막(54)는 상층의 션트용 워드선(55)와 동일 도전층(55)의 접속부에서의 스텝커버리지를 보강하여 이 도전층(55)의 단선 불량을 저감할 수 있음과 동시에, 바닥의 도전층(52)를 동일 종류의 천이금속막(52)로 하는 것에 의해 바닥의 천이금속막(52)와의 사이의 응력을 저감할 수 있다.
[5] 상기 주변회로의 영역의 하층의 배선(52) 특히 상기 메모리셀 어레이(11E)의 직접주변회로(센스앰프회로나 디코더회로)는 천이금속막이므로 이동 내압이 높고, 배선(52)의 폭을 축소(메모리셀M의 배치 피치에 대응시켜 축소)할 수 있으므로 집적도를 향상할 수 있다.
상기 도 1에 도시한 바와 같이, DRAM(1)의 션트용 워드선(55) 및 배선(55)의 상층에는 패시베이션막(56)이 마련되어 있다. 패시베이션막(56)은 산화규소막(56A), 질화규소막(56B)의 각각을 순차 적층한 복합막으로 구성되어 있다.
하층의 산화규소막(56A)는 그의 표면, 즉 상층의 질화규소막(56B)의 바닥표면을 평탄화하도록 구성되어 있다. 하층의 산화규소막(56A)는 그의 하층의 션트용 워드선(55), 배선(55)의 각각의 상층에 알루미늄 합금막(55B)를 형성하고 있으므로, 이 알루미늄 합금막(55B)를 용융시키지 않는 낮은 온도에서 퇴적시킨다. 즉, 하층의 산화규소막(56A)는 예를들면 테트라에톡시실란가스를 소오스가스로 하는 C-CVD법에 의해 퇴적시킨다. 하층의 산화규소막(56A)는 바닥표면의 단차부분의 스텝커버리지가 양호하므로, 표면을 평탄화하기 위해서는 션트용 워드선(55) 사이 또는 배선(55) 사이와 그의 막두께의 비인 애스펙트비가 1이상인 영역에 있어서, 상기 션트용 워드선(55) 사이 또는 배선(55) 사이의 1/2이상의 막두께로 형성한다. 상기 애스펙트비가 1이상인 영역은 최소배선간격 또는 그것에 가까운 치수에 상당하고 애스펙트비가 1이하인 영역에 있어서는 상기 상층의 질화규소막(56)의 스텝커버리지가 문제로 되지 않는다. 상기 션트용 워드선(55) 사이는 약 0. 7㎛정도의 배선간격으로 형성되어 있으므로, 상기 하층의 산화규소막(56A)는 350∼500㎚정도의 막두께로 형성한다.
상기 패시베이션막(56)의 상층의 질화규소막(56B)는 내습성을 향상시키기 위해 형성되어 있다. 이 상층의 질화규소막(56B)는 예를들면 플라즈마 CVD법에 의해 퇴적되어 1000∼1200㎚정도의 막두께로 형성되어 있다. 이 상층의 질화규소막(56B)는 하층의 산화규소막(56A)의 표면이 평탄화되어 있으므로, 바닥의 단차 부분에 있어서 오버행 형상의 성장에 의한 캐비티등의 발생을 방지할 수 있다.
이와 같이 알루미늄 합금막(55B)를 주체로 한 배선(55)상에 패시베이션막(56)이 마련된 DRAM(1)에 있어서, 상기 패시베이션막(56)을 테트라에톡시실란가스를 소오스가스로 하는 C-CVD법에 의해 퇴적시킨 산화규소막(56A), 플라즈마 CVD법에 의해 퇴적시킨 질화규소막(56B)의 각각을 순차 적층한 복합막으로 구성하고, 이 패시베이션막(56)의 하층의 산화규소막(56A)를 상기 배선(55)의 간격과 상기 배선(55)의 막두께의 애스펙트비가 1이상인 영역의 상기 배선(55)의 간격의 1/2 또는 그 이상의 막두께로 구성한다. 이러한 구성에 의해, 상기 패시베이션막(56)의 하층의 산화규소막(56A)는 상기 배선(55)의 알루미늄 합금막(55B)를 용융시키지 않는 낮은 온도에서 또한 높은 스텝커버리지로 퇴적시킬 수 있고, 상기 배선(55)에 의해 형성되는 단차형상을 평탄화할 수 있으므로, 상기 패시베이션막(56)의 상층의 내습성이 우수한 질화규소막(56B)를 상기 단차형상에 기인하는 캐비티를 발생시키지 않고 형성할 수 있다. 그 결과, 상기 패시베이션막(56)의 상층의 질화규소막(56B)에 캐비티가 발생하지 않기 때문에 상기 질화규소막(56)의 균열의 발생이나 상기 캐비티에 수분이 체류하지 않으므로, 상기 패시베이션막(56)의 내습성을 향상시킬 수 있다.
상기 DRAM(1)의 메모리셀 어레이MA(11E)와 주변회로의 경계영역은 도 11(개략적인 평면도) 및 도 12(상기 도 11의 주요부 확대 평면도)에 도시한 바와 같이 구성되어 있다. 즉, 메모리셀 어레이(11E)의 비활성영역에 형성되는 p형 채널 스토퍼영역(25A), 주변회로의 비활성영역에 형성되는 p형 채널스토퍼영역(24)의 각각은 상기 경계영역에 있어서 중첩되어 있지 않다. 메모리셀 어레이(11E)의 p형 채널 스토퍼영역(25A), 주변회로의 p형 채널 스토퍼영역(24)의 각각은 별도의 제조공정에 의해 형성되므로, 상기 경계영역에서 상기 중첩되지 않고 상기 경계영역인 비활성영역의 불순물농도는 낮게 되어 있다. 이것은 활성영역에 형성된 n형 반도체영역(29), n+형 반도체영역(32)의 각각과 p-형 웰영역(22)의 상기 경계영역의 주면부의 pn접합내압을 높일 수 있다. 그러나, p-형 웰영역(22)의 상기 경계영역의 비활성영역의 주면의 불순물농도가 낮으므로, 기생 MOS의 임계값 전압은 저하하여 n형 반전층이 발생하기 쉽다. 이 n형 반전층은 메모리셀 어레이(11E)를 둘러싸는 큰면적으로 형성되고, 상기 경계영역을 횡단하도록 또는 그의 근방에 활성영역이 존재하면 활성영역의 면적이 상기 n형 반전층의 면적에 상당하는 분만큼 증가한다. 이것은 외관상 pn접합면적을 증대시키고, pn접합부에 있어서 누설전류량을 증가시킨다. 따라서, 도 12에 도시한 바와 같이, 활성영역Act 예를들면 주변회로의 n채널 MISFET Qn은 상기 경계영역에서 격리시킨다(상기 경계영역을 횡단하지 않는다). 이 격리는 적어도 제조공정에 있어서의 마스크 맞춤 어긋남량 및 n형 반도체영역(29), n+형 반도체영역(32) 각각의 n형 불순물의 확산량을 고려한 치수로 실행한다.
또, 상기 메모리셀 어레이 MA(11E)와 주변회로의 경계영역은 도 13(개략적인 평면도) 및 도 14(상기 도 13의 주요부 확대 평면도)에 도시한 바와 같이 구성해도 좋다. 즉, 메모리셀 어레이(11E)의 p형 채널 스토퍼영역(25A), 주변회로의 p형 채널 스토퍼영역(24)의 각각은 상기 경계영역에서 중첩한다. 이 중첩은 적어도 제조공정에 있어서의 마스크맞춤 여유 치수에 상당하는 분만큼 중첩한다. p형 채널스토퍼영역(24), (25A)의 각각을 중첩시킨 경우에는 비활성영역의 상기 경계영역의 불순물농도가 높아진다. p-형 웰영역(22)의 비활성영역의 주면부의 불순물농도가 높아지면, 기생 MOS의 임계값전압을 높여서 분리능력을 향상시킬 수 있지만, 반대로 상기 경계영역과 활성영역에 형성된 n형 반도체영역(29), n+형 반도체영역(32)의 각각의 pn접합내압이 저하한다. 따라서, 도 14에 도시한 바와 같이, 활성영역Act 예를들면 주변회로의 n채널 MISFET Qn은 상기 경계영역에서 격리시킨다. 이 격리는 적어도 제조공정에 있어서의 마스크맞춤 어긋남량 및 p형 채널 스토퍼영역(24), (25A)각각의 p형 불순물이나 n형 반도체영역(29), n+형 반도체영역(32)의 각각의 n형 불순물의 확산량을 고려한 치수로 실행한다.
상기 경계영역에는 통상 기판전위 발생회로(VBB발생회로)(1703)에서 발생하는 소수캐리어가 메모리셀 어레이(11E)로 침입하는 것을 방지하기 위한 도시하지 않은 가드링영역이 배치되어 있다. 이 가드링영역은 메모리셀 어레이(11E)의 주변에 배치되고, n형 반도체영역(29) 또는 n+형 반도체영역(32)로 구성되어 있다. 이 가드링영역은 상기 p형 채널 스토퍼영역(25A), (24)의 각각의 경계영역의 내측인 메모리셀 어레이(11E)내(상기 경계영역과는 격리시킨다)에 마련한다. 이 가드링영역의 상부에는 상기 메모리셀M의 적층구조의 정보축적용 용량소자C의 하층전극층(35), 상층전극층(37), 또는 양자의 층과 동일 도전층으로 형성된 단차완화층이 마련되어 있다. 이 단차완화층은 메모리셀 어레이(11E)와 주변회로 사이에 발생하는 단차형상을 완화시켜 상층 배선 예를들면 컬럼선택신호선(52)나 션트용 워드선(55)의 가공정밀도의 향상이나 단선불량의 저감을 도모하도록 구성되어 있다.
이와 같이, p-형 웰영역(22)의 비활성영역의 주면부에 형성된 p형 채널 스토퍼영역에 의해 주위가 규정된 상기 p-형 웰영역(22)의 각각 다른 활성영역내의 주면에 메모리셀M, 주변회로의 n채널 MISFET Qn의 각각을 배치하는 DRAM(1)에 있어서, 상기 메모리셀M의 주위를 둘러싸는 p형 채널스토퍼영역(25A), 상기 주변회로의 n채널 MISFET Qn의 주위를 둘러싸는 p형 채널스토퍼영역(24)의 각각을 별도의 제조공정에 의해 독립적으로 구성하고, 상기 p형 채널스토퍼영역(25A), p형 채널스토퍼영역(24)의 각각의 경계영역에는 상기 메모리셀M, 상기 주변회로의 n채널 MISFETQn등 활성영역Act를 배치하지 않는다. 이러한 구성에 의해, 상기 p형 채널스토퍼영역(25A), p형 채널스토퍼영역(24)의 각각이 상기 경계영역에서 격리되는 경우에는 상기 경계영역에 그의 면적에 대응한 큰 n형 반전층이 발생하기 쉽게 되고, 상기 경계영역에 활성영역Act가 존재하면 이 활성영역Act에 형성되는 n형 반도체영역(29)나 n+형 반도체영역(32)의 면적이 외관상 상기 n형 반전층을 가산한 분만큼 증가하고, p-형 웰영역(22)와 n형 반도체영역(29)나 n+형 반도체영역(32)의 접합부에 있어서 누설전류량이 증대하지만, 상기 경계영역에는 활성영역Act가 배치되지 않으므로 상기 접합부에 있어서 누설전류량을 저감할 수 있다. 또, 상기 p형 채널스토퍼영역(25A), p형 채널스토퍼영역(24)의 각각이 상기 경계영역에서 중첩하는 경우에는 그 영역의 불순물농도가 높아지지만, 상기 경계영역에는 활성영역 Act가 배치되지 않으므로, p-형 웰영역(22)와 n형 반도체영역(29)나 n+형 반도체영역(32)의 pn접합내압을 향상시킬 수 있다.
다음에, 상술한 DRAM(1)의 구체적인 제조방법에 대해서 도 16∼도 49(각 제조공정마다 도시한 주요부 단면도)를 사용해서 간단히 설명한다.
우선 단결정규소로 이루어지는 p-형 반도체기판(20)을 준비한다.
(웰형성공정)
다음에, 상기 p-형 반도체기판(20)의 주면상에 산화규소막(60), 질화규소막(61)의 각각을 순차 적층한다. 산화규소막(60)은 약 900∼1000℃정도의 높은 온도의 스팀산화법에 의해 형성하고, 예를들면 40∼50㎚정도의 막두께로 형성한다. 이 산화규소막(60)은 버퍼층으로서 사용된다. 상기질화규소막(61)은 불순물 도입 마스크, 내산화 마스크의 각각으로 사용된다. 질화규소막(61)은 예를들면 CVD법에 의해 퇴적시켜 40∼60㎚정도의 막두께로 형성한다.
다음에, n-형 웰영역(21) 형성영역의 질화규소막(61)을 제거하고 마스크를 형성한다. 마스크(61)의 형성은 포토리도그래피기술(포토레지스트 마스크의 형성기술) 및 에칭기술을 사용해서 실행한다.
다음에, 도 16에 도시한 바와 같이 상기 마스크(61)을 사용하여 산화규소막(60)을 통해서 p-형 반도체기판(20)의 주면부에 n형 불순물(21n)을 도입한다. n형 불순물(21n)은 예를들면 1013atoms/㎠정도의 불순물농도의 인(P)을 사용하고 120∼130KeV 정도의 에너지의 이온주입법으로 도입한다.
다음에, 상기 마스크(61)을 사용하여 도 17에 도시한 바와 같이 마스크에서 노출되는 산화규소막(60)을 성장시키고, 그것에 비해서 두꺼운 산화규소막(60A)를 형성한다. 산화규소막(60A)는 n-형 웰영역(21) 형성영역에만 형성되고, 상기 마스크(61)을 제거하는 마스크 및 불순물 도입 마스크로서 사용된다. 산화규소막(60A)는 약 900∼1000℃정도의 높은 온도의 스팀산화법에 의해 형성하고, 예를들면 최종적으로 110∼130㎚ 정도의 막두께로 되도록 형성한다. 이 산화규소막(60A)를 형성하는 열처리공정에 의해 상기 도입된 n형 불순물(21n)은 약간 확산된다.
다음에, 상기 마스크(61)을 예를들면 열인산으로 선택적으로 제거한다.
다음에, 도 18에 도시한 바와 같이 상기 산화규소막(60A)를 불순물도입 마스크로서 사용하고, 산화규소막(60)을 통과한 p-형 반도체기판(20)의 주면부에 p형 불순물(22p)를 도입한다. 이 p형 불순물(22p)는 예를들면 1012∼1013atoms/㎠ 정도의 불순물농도의 붕소(B)(또는 BF2)를 사용하여 20∼30KeV정도의 에너지의 이온주입법에 의해 도입한다. 이 p형 불순물(22p)는 산화규소막(60A)의 막두께를 두껍게 형성하고 있으므로 n-형 웰영역(21)의 형성영역에는 도입되지 않는다.
다음에, 상기 n형 불순물(21n), p형 불순물(22p)의 각각에 연장확산을 실시하여 도 19에 도시한 바와 같이 n-형 웰영역(21) 및 p-형 웰영역(22)를 형성한다. n-형 웰영역(21) 및 p-형 웰영역(22)는 1100∼1300℃정도의 높은 온도의 분위기중에서 열처리를 실시하는 것에 의해 형성한다. 결과적으로, p-형 웰영역(22)는 n-형 웰영역(21)에 대해서 자기정합적으로 형성된다.
(분리영역 형성공정)
다음에, 상기 산화규소막(60), (60A)의 각각을 제거하고, n-형 웰영역(21), p-형 웰영역(22)의 각각의 주면을 노출시킨다.
다음에, 도 20에 도시한 바와 같이, 상기 n-형 웰영역(21), p-형 웰영역(22) 각각의 주면상에 산화규소막(62), 질화규소막(63), 다결정규소막(64)의 각각을 순차 적층한다. 상기 하층의 산화규소막(62)는 버퍼층으로서 사용된다. 이 산화규소막(62)는 예를 들면 약 900∼1000℃정도의 높은 온도의 스팀산화법에 의해 형성하고 15∼25㎚정도의 막두께로 형성된다. 중간층의 질화규소막(63)은 주로 내산화 마스크로서 사용된다. 이 질화규소막(63)은 예를들면 CVD법에 의해 퇴적되고 150∼250㎚정도의 막두께로 형성된다. 상층의 다결정규소막(64)는 주로 그의 하층의 질화규소막(63)의 에칭마스크, 홈 깊이 판정용 마스크, 사이드월스페이서의 길이 제어용 마스크의 각각으로서 사용된다. 상기 다결정규소막(64)는 예를들면 CVD법에 의해 퇴적되고 80∼120㎚정도의 막두께로 형성된다.
다음에, 도 21에 도시한 바와 같이, n-형 웰영역(21), p-형 웰영역(22)의 각각의 비활성영역의 주면상의 상층의 다결정규소막(64)를 제거하고, 활성영역에 잔존하는 다결정규소막(64)에 의해 마스크를 형성한다. 이 마스크(64)는 포토리도그래피기술 및 에칭기술을 이용해서 형성된다. 마스크(64)를 형성한 후에는 상기 포토리도그래피기술에 의해 형성된 에칭마스크(포토레지스트막)가 제거된다.
다음에, 도 22에 도시한 바와 같이, 상기 마스크(64)를 에칭마스크로서 사용하고 비활성영역에 노출된 질화규소막(63)을 제거하고 상기 마스크(64) 아래에 마스크(63)을 형성한다. 이 마스크(63)의 패터닝은 포토레지스트막으로 부터의 오염물질이 n-형 웰영역(21), p-형 웰영역(22)의 각각의 주면이나 산화규소막(62)중에 포획되는 것을 방지하기 위해서 상기 마스크(64)를 패터닝하는 포토레지스트막을 사용하지 않고 마스크(64)로 실행하고 있다.
다음에, 도 23에 도시한 바와 같이, 상기 마스크(64)상을 포함하는 기판 전면에 질화규소막(65), 산화규소막(66)의 각각을 순차 적층한다. 하층의 질화규소막(65)는 주로 내산화 마스크로서 사용되고 상기 마스크(63)에 비해서 얇은 막두께로 형성되어 있다. 이 질화규소막(65)는 예를들면 CVD법에 의해 퇴적되고 15∼25㎚정도의 막두께로 형성된다. 상층의 산화규소막(66)은 주로 에칭마스크로서 사용된다. 이 산화규소막(66)은 예를들면 무기실란가스(SiH4또는 SiH2Cl2) 및 산화질소가스(N2O)를 소오스가스로 하는 CVD법에 의해 퇴적되고 150∼250㎚정도의 막두께로 형성된다.
다음에, 도 24에 도시한 바와 같이 상기 산화규소막(66), 질화규소막(65)의 각각에 퇴적된 막두께에 상당하는 분만큼 이방성에칭을 실시하고 상기 마스크(63) 및 (64)의 각각의 측벽에 그것에 대해서 자기정합적으로 마스크(65), (66)의 각각을 형성한다. 이 마스크(65), (66)의 각각은 소위 사이드월스페이서로서 형성되어 있다.
다음에, 도 25에 도시한 바와 같이, 상기 마스크(64), (66)의 각각을 에칭마스크로서 사용하고 n-형 웰영역(21), p-형 웰영역(22)의 각각의 비활성영역의 주면에 얕은 홈(67)을 형성한다. 얕은 홈(67)은 후공정에서 형성되는 소자간 분리용 절연막(23)의 하면의 깊이를 예를들면 n형 반도체영역(29)나 (32)의 접합 깊이에 비해서 깊게 형성하여 소자간의 분리능력을 높이기 위해 형성되어 있다. 이 얕은 홈(67)의 깊이는 상기 마스크(64)의 막두께에 의해 제어되고 있다. 즉, 얕은 홈(67)을 형성함과 동시에 마스크(64)가 제거되고, 이 마스크(64)의 반응가스성분을 검출하고, 이 마스크(64)의 반응 가스성분이 없어진 시점 또는 그 근방에서 얕은 홈(67)을 형성하는 에칭을 정지한다. 얕은 홈(67)은 예를들면 RIE등의 이방성 에칭으로 형성하고 약 80∼120㎚정도의 깊이로 형성된다.
이와 같이 상기 n-형 웰영역(21), p-형 웰영역(22)의 각각과 실질적으로 동등한 에칭속도를 갖는 재료로 형성된 마스크(64)를 사용하고 상기 n-형 웰영역(21), p-형 웰영역(22)의 각각의 비활성영역의 주면을 상기 마스크(64)의 막두께에 상당하는 분만큼 에칭해서 얕은 홈(67)을 형성한다. 이러한 구성에 의해, 상기 마스크(64)의 막두께에 의해 얕은 홈(67)의 깊이를 제어할 수 있으므로, 상기 얕은 홈(67)의 깊이의 제어성을 향상시킬 수 있다.
다음에, 상기 얕은 홈(67)을 형성한 것에 의해 노출된 n-형 웰영역(21), p-형 웰영역(22)의 각각의 비활성영역의 주면상에 산화규소막(62A)를 형성한다. 이 산화규소막(62A)는 불순물을 도입할때의 버퍼층으로서 사용된다. 산화규소막(62A)는 예를들면 열산화법에 의해 형성하고 8∼12㎚정도의 막두께로 형성한다.
다음에, 도 26에 도시한 바와 같이, 주변회로의 형성영역에 있어서 p-형 웰영역(22)의 비활성영역의 주면부에 상기 산화규소막(62A)를 통해서 p형 불순물(24p)를 도입한다. p형 불순물(24p)의 도입에는 상기 마스크(63), (66), 도시하지 않은 포토레지스트 마스크의 각각을 불순물 도입 마스크로서 사용한다. p형 불순물(24p)는 예를들면 1013atoms/㎠ 정도의 불순물농도의 BF2를 사용하여 50∼70KeV정도의 에너지의 이온주입법으로 도입한다. 이 p형 불순물(24p)는 주변회로의 형성영역에 있어서 활성영역에 대해서 자기정합적으로 도입된다.
다음에, 상기 마스크(63), (65)의 각각을 주로 내산화 마스크로서 사용하여n-형 웰영역(21), p-형 웰영역(22)의 각각의 비활성영역의 주면의 산화규소막(62A)부분에 소자간 분리용 절연막(필드절연막)(23)을 형성한다. 이때 산화규소막(66)은 소자간 분리용 절연막(23)의 형성전에 플루오르화수소산계 에칭액으로 제거한다. 소자간 분리용 절연막(23)은 예를들면 1050∼1150℃정도의 매우 높은 온도에서 산소를 미량(약 1%이하) 함유하는 질소가스 분위기중에서 약 30∼40분의 열처리를 실행한 후, 스팀산화법에 의해 약 30∼50분 정도 산화시키는 것에 의해 형성할 수 있다. 소자간 분리용 절연막(23)은 예를들면 400∼600㎚정도의 막두께로 형성한다.
상기 소자간 분리용 절연막(23)의 활성영역측의 끝부는 얇은 막두께의 마스크(65)를 기판에 직접 접촉시키고 있으므로, 산화 초기의 횡방향(활성영역측)으로의 성장이 저감되고, 또한 두꺼운 막두께의 마스크(63)은 산화가 진행해도 횡방향으로의 성장을 저감시킬 수 있으므로 버즈비크를 적게할 수 있다. 한편, 얇은 막두께의 마스크(65)는 산화가 진행됨에 따라서 버즈비크상으로 들어올려져 응력을 완화시키고 결함의 발생을 저감시킬 수 있다. 즉, 소자간 분리용 절연막(23)은 버즈비크가 적고 두꺼은 막두께로 형성할 수 있다. 따라서, 소자간 분리용 절연막(23)은 그것을 형성하는 마스크(63)의 사이즈와 어느 정도 동일한 사이즈로 형성할 수 있으므로, 소자간 분리면적을 축소함과 동시에 활성영역의 유효면적을 증가시킬 수 있다.
상기 소자간 분리용 절연막(23)을 형성하는 열처리에 의해 실질적으로 동일한 제조공정에 의해 상기 p-형 웰영역(22)의 주면부에 도입된 p형 불순물(24p)가연장확산되어 p형 채널 스토퍼영역(24)가 형성된다. 상기 열처리는 p형 불순물(24p)를 횡방향(활성영역측)으로도 확산시키지만, 주변회로의 n채널 MISFET Qn은 메모리셀M의 메모리셀 선택용 MISFET Qs의 사이즈에 비해서 크므로, 상기 p형 불순물(24p)의 횡방향의 확산량은 상대적으로 작다. 즉, n채널 MISFET Qn은 협채널효과의 영향이 작다.
다음에, 상기 마스크(63), (65), 산화규소막(62)의 각각을 제거하여 n-형 웰영역(21), p-형 웰영역(22)의 각각의 활성영역의 주면을 노출시킨다. 그 후, 도 27에 도시한 바와 같이, 상기 노출시킨 n-형 웰영역(21), p-형 웰영역(22)의 각각의 주면상에 산화규소막(68)을 형성한다. 산화규소막(68)은 주로 소자간 분리용 절연막(23)의 형성시에 사용되는 질화규소막(마스크)(63), (65)의 각각에 의해 소자간 분리용 절연막(23)의 끝부에 형성되는 규소의 질화물, 소위 화이트리본을 산화시키기 위해 실행한다. 산화규소막(68)은 예를들면 900∼1000℃정도의 높은 온도의 스팀산화법에 의해 형성하고 40∼100㎚정도의 막두께로 형성한다.
다음에, 도 28에 도시한 바와 같이, 메모리셀어레이(11E)의 형성영역에 있어서 p-형 웰영역(22)의 주면부에 p형 채널스토퍼영역(25A), p형 반도체영역(25B)의 각각을 형성한다. p형 채널스토퍼영역(25A)는 소자간 분리용 절연막(23) 아래의 비활성영역에 형성된다. p형 반도체영역(25B)는 메모리셀M의 형성영역인 활성영역에 형성된다. 상기 p형 채널스토퍼영역(25A), p형 반도체영역(25B)의 각각은 예를들면 1012∼1013atoms/㎠정도의 불순물농도의 B(붕소)를 200∼300KeV정도의 높은 에너지의 이온주입법으로 도입하는 것에 의해 형성된다. p-형 웰영역(22)의 비활성영역의 주면부에 있어서 상기 p형 불순물은 소자간 분리용 절연막(23)을 통해서 도입된다. 활성영역의 주면부에 있어서는 상기 소자간 분리용 절연막(23)의 막두께에 상당하는 분만큼 상기 p형 불순물은 p-형 웰영역(22)의 주면부의 깊은 위치에 도입된다. 이 방법에 의해 형성되는 p형 채널스토퍼영역(25A), p형 반도체영역(25B)의 각각은 소자간 분리용 절연막(23)에 대해서 자기정합적으로 형성되어 있다.
이와 같이 p-형 웰영역(22)의 비활성영역에 의해 주위가 둘러싸인 활성영역내의 주면에 메모리셀 선택용 MISFET Qs를 형성하는 DRAM(1)에 있어서, 상기 p-형 웰영역(22)의 활성영역의 주면상의 마스크(63), (64)의 각각을 순차 적층한 제1 마스크를 형성하는 공정, 이 제1 마스크의 측벽에 그것에 대해서 자기정합적으로 형성된 상기 제1 마스크의 마스크(63)에 비해서 얇은 막두께의 마스크(65), (66)의 각각을 순차 적층한 제2 마스크를 형성하는 공정, 상기 제1 마스크 및 제2 마스크를 사용해서 상기 p-형 웰영역(22)의 비활성영역의 주면에 에칭처리를 실시하고 이 p-형 웰영역(22)의 비활성영역에 얕은 홈(67)을 형성하는 공정, 상기 제1 마스크 및 제2 마스크를 사용해서 열산화처리를 실시하고 상기 p-형 웰영역(22)의 비활성영역의 주면상에 소자간 분리용 절연막(필드절연막)(23)을 형성하는 공정, 상기 제1 마스크 및 제2 마스크를 제거한 후에 상기 p-형 웰영역(22)의 활성영역 및 비활성영역을 포함하는 모든 주면부에 p형 불순물을 도입하고 상기 p-형 웰영역(22)의 소자간 분리용 절연막(23) 아래의 주면부에 상기 p형 채널 스토퍼영역(25A)를형성하는 공정을 포함한다. 이러한 구성에 의해, 상기 소자간 분리용 절연막(23)의 횡방향의 산화량을 저감할 수 있으므로 소자간 분리용 절연막(23)의 사이즈를 축소하고 또한 그의 막두께를 두껍게 할 수 있고, 상기 얕은 홈(67)을 이용해서 소자간 분리용 절연막(23)의 하면의 위치를 p-형 웰영역(22)의 활성영역의 주면에 비해서 깊게 하고 메모리셀 선택용 MISFET Qs사이의 격리치수를 p-형 웰영역(22)의 깊이 방향으로 증가시킬 수 있으므로, 메모리셀 선택용 MISFET Qs사이의 분리능력을 높일 수 있고, 상기 소자간 분리용 절연막(23)의 막두께를 두껍게 형성하고 상기 p형 채널스토퍼영역(25A)를 형성하는 p형 불순물을 도입할때 p-형 웰영역(22)의 활성영역의 주면부에 도입되는 p형 불순물을 p-형 웰영역(22)의 깊은 위치에 도입할 수 있으므로, 상기 p형 불순물의 도입에 따른 메모리셀 선택용 MISFET Qs의 임계값 전압의 변동을 저감할 수 있다.
또, 상기 소자간 분리용 절연막(23)을 형성하는 공정은 약 1050∼1150℃범위의 고온산화법으로 실행한다. 이러한 구성에 의해, 상기 소자간 분리용 절연막(23)을 형성할 때 고온산화법에 따른 산화규소막의 유동성을 촉진하여 소자간 분리용 절연막(23)과 n-형 웰영역(21), p-형 웰영역(22)의 각각의 비활성영역의 주면 사이에 발생하는 응력을 저감할 수 있으므로, 특히 n-형 웰영역(21), p-형 웰영역(22)의 각각의 비활성영역의 주면에 형성된 얕은 홈(67)의 모서리부분에 있어서의 결정결함의 발생을 저감할 수 있다.
또, 상기 n-형 웰영역(21), p-형 웰영역(22)의 각각의 비활성영역의 주면에 형성되는 얕은 홈(67)은 결정결함을 회복할 수 없는 경우나 특별히 필요하지 않은경우에는 형성하지 않아도 좋다. 이 경우에는 마스크(64)를 없애고 마스크(65)의 막두께를 200∼300㎚로 해도 좋다.
또, 메모리셀M을 형성하는 메모리셀 선택용 MISFET Qs, 주변회로를 형성하는 n채널 MISFET Qn의 각각이 p-형 웰영역(22)의 소자간 분리용 절연막(23) 및 p형 채널스토퍼영역으로 형성된 비활성영역에 의해 주위가 둘러싸인 영역내의 활성영역의 주면에 구성된 DRAM(1)에 있어서, 상기 p-형 웰영역(22)의 메모리셀 선택용 MISFET Qs를 형성하는 활성영역 및 그 주위를 둘러싸는 비활성영역의 주면부에 상기 비활성영역은 소자간 분리용 절연막(23)을 통과시키고 p형 불순물을 도입해서 형성되는 p형 채널 스토퍼영역(25A)를 마련하고, 상기 p-형 웰영역(22)의 n채널 MISFET Qn을 형성하는 활성영역의 주위를 둘러싸는 비활성영역의 주면부에 p형 불순물(24p)를 도입해서 p형 채널스토퍼영역(24)를 마련한다. 이러한 구성에 의해 상기 p형 채널스토퍼영역(25A)에서 기생 MOS의 임계값 전압을 높여서 메모리셀M 및 그것을 형성하는 메모리셀 선택용 MISFET Qs와 그 주위의 메모리셀M사이의 분리능력을 확보하고 또한 상기 p형 채널스토퍼영역(25A)는 상기 소자간 분리용 절연막(23)에 대해서 자기정합적으로 형성되고 p형 채널스토퍼영역(25A)를 형성하는 p형 불순물은 활성영역측으로의 확산량을 작게 할 수 있으므로, 상기 메모리셀 선택용 MISFET Qs의 협채널효과를 저감할 수 있음과 동시에, 상기 p형 채널스토퍼영역(24)를 형성하는 p형 불순물(24p)는 비활성영역에만 도입되고 상기 n채널 MISFET Qn을 형성하는 활성영역에는 도입되지 않으므로, 기판효과의 영향을 저감하여 n채널 MISFET Qn의 임계값전압의 변동을 저감할 수 있다. 또한, 상술한 바와 같이 상기 n채널MISFET Qn은 메모리셀M의 메모리셀 선택용 MISFET Qs에 비해서 사이즈가 크게 구성되어 있으므로, n채널 MISFET Qn은 p형 채널스토퍼영역(24p)를 형성하는 p형 불순물(24p)의 활성영역측으로의 확산량이 상대적으로 작아 협채널효과를 거의 발생하지 않는다. 또, 상기 n채널 MISFET Qn은 활성영역에 p형 채널스토퍼영역(24)를 형성하는 p형 불순물(24p)가 도입되지 않아 상기 활성영역 표면의 불순물농도를 저감할 수 있으므로, 임계값전압을 저감하고 구동능력을 증대시킬 수 있다. 특히, 상기 n채널 MISFET Qn은 출력단회로로서 사용하는 경우에 출력신호레벨을 충분히 확보할 수 있다.
또, 상기 메모리셀M의 메모리셀 선택용 MISFET Qs, n채널 MISFET Qn의 각각은 p-형 반도체기판(20)에 비해서 높은 불순물농도를 갖는 p-형 웰영역(22)의 주면부에 마련한다. 이러한 구성에 의해, 상기 p-형 웰영역(22)의 메모리셀 선택용 MISFET Qs, n채널 MISFET Qn의 각각의 채널형성영역의 불순물농도를 높게 할 수 있으므로 단채널효과를 저감할 수 있음과 동시에, 상기 p-형 웰영역(22), 상기 p-형 반도체기판(20)의 각각의 불순물농도의 차에 의해 전위장벽영역을 형성할 수 있으므로, 특히 메모리셀M의 α선 소프트에러내압을 향상시킬 수 있다. 또, 상기 n채널 MISFET Qn은 칼럼어드레스 디코더회로(YDEC)(12)나 센스앰프회로(SA)(13) 등의 직접주변회로를 구성하는 경우, 마찬가지로 α선 소프트에러내압을 향상시킬 수 있다.
(게이트 절연막 형성공정)
다음에, 상기 n-형 웰영역(21), p-형 웰영역(22)의 각각의 활성영역의 주면상위에 산화규소막(68A)를 형성한다. 산화규소막(68A)는 상기 산화규소막(68)을 제거한 후 다시 형성한다. 이 산화규소막(68A)는 15∼25㎚정도의 막두께로 된다.
다음에, 도 29에 도시한 바와 같이 주변회로의 형성영역에 있어서, n-형 웰영역(21), p-형 웰영역(22)의 각각의 소자간 분리용 절연막(23)에 의해 규정되는 활성영역의 주면부에 임계값전압을 조종하는 p형 불순물(69p)를 도입한다. p형 불순물(69p)는 예를들면 1012atoms/㎠ 정도의 불순물농도의 붕소(B)를 사용하고 20∼30KeV정도의 에너지의 이온주입법으로 도입한다. 이 p형 불순물(69p)는 주로 n채널 MISFET Qn, Qp 각각의 임계값전압을 조정하기 위해 도입되고 있다. 또, p형 불순물(69p)는 n-형 웰영역(21), p-형 웰영역(22)의 각각의 주면부에 별도의 공정으로 도입해도 좋다.
다음에, 상기 산화규소막(68A)를 선택적으로 제거하고 p-형 웰영역(22), n-형 웰영역(21)의 각각의 주면을 노출시킨다.
다음에, 노출시킨 p-형 웰영역(22), n-형 웰영역(21)의 각각의 주면상에 게이트절연막(26)을 형성한다. 게이트절연막(26)은 800∼1000℃ 정도의 고온도의 스팀산화법에 의해 형성하고 12∼18㎚정도의 막두께로 형성한다.
(게이트 배선 형성공정 1)
다음에, 게이트절연막(26)상 및 소자간 분리용 절연막(23)상을 포함하는 기판전면에 다결정규소막을 형성한다. 다결정규소막은 CVD법에 의해 퇴적시키고200∼300㎚ 정도의 막두께로 형성한다. 다결정규소막에는 열확산법에 의해 저항값을 저감하는 n형 불순물 예를들면 인(P)가 도입되어 있다. 그 후, 다결정규소막의 표면상에 도시하지 않은 산화규소막을 열산화법에 의해 형성한다. 이 다결정규소막은 제조공정에 있어서의 제1층째의 게이트 배선형성공정에 의해 형성된다.
다음에, 상기 다결정규소막상의 전면에 층간절연막(28)을 형성한다. 이 층간절연막(28)은 무기실란가스 및 산화질소가스를 소오스가스로 하는 CVD법에 의해 형성한다. 층간절연막(28)은 예를들면 250∼350㎚정도의 막두께로 형성한다.
다음에, 도 30에 도시한 바와 같이, 도시하지 않은 에칭마스크를 사용하여 상기 층간절연막(28), 다결정규소막의 각각을 순차 에칭하고 게이트전극(27) 및 워드선(WL)(27)을 형성한다. 또, 게이트전극(27), 워드선(27)의 각각의 상부에는 층간절연막(28)을 잔존시켜 둔다. 상기 에칭은 이방성 에칭으로 실행한다.
(저농도의 반도체영역 형성공정)
다음에, 불순물 도입에 기인하는 오염을 저감하기 위해 기판 전면에 산화규소막(부호를 부가하지 않는다)을 형성한다. 이 산화규소막은 상기 에칭에 의해 노출된 p-형 웰영역(22), n-형 웰영역(21)의 각각의 주면상이나 게이트전극(27), 워드선(27)의 각각의 측벽에 형성된다. 산화규소막은 예를들면 850∼950℃ 정도의 높은 온도의 산소가스 분위기중에서 형성되고 10∼20㎚정도의 막두께로 형성된다.
다음에, 소자간 분리용 절연막(23) 및 층간절연막(28)(및 게이트전극(27))을 불순물 도입 미스크로서 사용하고 메모리셀어레이(11E), n채널 MISFET Qn의 각각의 형성영역에 있어서 p-형 웰영역(22)의 주면부에 n형 불순물(29n)을 도입한다. n형 불순물(29n)은 게이트전극(27)에 대해서 자기정합적으로 도입된다. n형 불순물(29n)은 예를들면 1013atoms/㎠정도의 불순물농도의 P(또는 As)를 사용하여 30∼50KeV정도의 에너지 이온주입법으로 도입한다. 도시하지는 않지만, 이 n형 불순물(29n)의 도입시에는 p채널 MISFET Qp의 형성영역은 불순물 도입마스크(예를들면 포토레지스트막)로 피복되어 있다.
다음에, 도 31에 도시한 바와 같이 소자간 분리용 절연막(23) 및 층간절연막(28)(및 게이트전극(27))을 불순물 도입 마스크로서 사용하고 p채널 MISFET Qp의 형성영역에 있어서 n-형 웰영역(21)의 주면부에 p형 불순물(30p)를 도입한다. p형 불순물(30p)는 게이트전극(27)에 대해서 자기정합적으로 도입된다. p형 불순물(30p)는 예를들면 1012atoms/㎠정도의 불순물농도의 B(또는 BF2)를 사용하여 20∼30KeV정도의 에너지 이온주입법으로 도입한다. 도시하지는 않지만, p형 불순물(30p)의 도입시에 메모리셀어레이(11E), n채널 MISFET Qn의 각각의 형성영역은 불순물 도입 마스크(포토레지스트막)로 피복되어 있다.
(고농도의 반도체영역 형성공정 1)
다음에, 상기 게이트전극(27), 워드선(27), 그들의 상층의 층간절연막(28)의 각각의 측벽에 사이드월스페이서(31)을 형성한다. 사이드월스페이서(31)은 산화규소막을 퇴적시키고, 이 산화규소막을 퇴적시킨 막두께에 상당하는 분만큼 RIE 등의 이방성에칭을 실시하는 것에 의해 형성할 수 있다. 사이드월스페이서(31)의 산화규소막은 상기 층간절연막(28)과 동일한 막질을 갖는 무기실란가스 및 산화질소가스를 소오스가스로 하는 CVD법에 의해 형성한다. 이 산화규소막은 예를들면 130∼180㎚정도의 막두께로 형성한다. 사이드월스페이서(31)의 게이트길이방향(채널길이방향)의 길이는 약 150㎚정도로 형성된다.
다음에, 주변회로의 n채널 MISFET Qn의 형성영역에 있어서, 도 32에 도시한 바와 같이 n형 불순물(32n)을 도입한다. n형 불순물(32n)의 도입시에는 주로 사이드월스페이서(31)을 불순물 도입마스크로서 사용하여 실행한다. 또, n채널 MISFET Qn의 형성영역 이외의 영역, 즉 메모리셀어레이(11E), p채널 MISFET Qp의 각각의 형성영역은 상기 n형 불순물(32n)의 도입시에 도시하지 않은 불순물 도입 마스크(포토레지스트막)로 피복된다. 상기 n형 불순물(32n)은 예를들면 1015atoms/㎠정도의 불순물농도의 As(또는 P)을 사용하여 70∼90KeV정도의 에너지의 이온주입법으로 도입한다.
다음에, 도 33에 도시한 바와 같이, 열처리를 실시하여 상술한 n형 불순물(29n), n형 불순물(32n), p형 불순물(30p)의 각각에 연장확산을 실시하고 n형 반도체영역(29), n+형 반도체영역(32), p형 반도체영역(30)의 각각을 형성한다. 상기 열처리는 예를들면 900∼1000℃정도의 높은 온도에서 20∼40분 정도 실행한다. 상기 n형 반도체영역(29)를 형성하는 것에 의해 메모리셀M의 LDD구조의 메모리셀 선택용 MISFET Qs가 완성된다. 또, n형 반도체영역(29) 및 n+형 반도체영역(32)를 형성하는 것에 의해 LDD구조의 n채널 MISFET Qn이 완성된다. 이 n채널 MISFET Qn은 DRAM(1)의 주변회로(저전압용) 및 입출력단회로(고전압용)로 사용된다. 또, p채널 MISFET Qp의 LDD구조를 구성하는 p형 반도체영역(30)은 완성되지만, p+형 반도체영역(39)는 메모리셀M의 완성후에 형성되므로 p채널 MISFET Qp는 후공정에서 완성된다.
이와 같이 입출력단회로로서 사용되는 고전압용 LDD구조의 n채널 MISFET Qn, 주변회로로서 사용되는 저전압용 LDD구조의 n채널 MISFET Qn의 각각을 갖는 DRAM(1)에 있어서, p-형 웰영역(22)의 각각 다른 활성영역의 주면에 상기 고전압용 n채널 MISFET Qn, 저전압용 n채널 MISFET Qn의 각각의 게이트절연막(26) 및 게이트전극(27)을 동일 제조공정에 의해 형성하는 공정, 상기 p-형 웰영역(22)의 각각의 활성영역의 주면부에 상기 고전압용 n채널 MISFET Qn, 저전압용 n채널 MISFET Qn의 각각의 게이트전극(27)에 대해서 자기정합적으로 LDD구조를 형성하는 저불순물농도의 n형 반도체영역(29)를 동일 제조공정에 의해 형성하는 공정, 상기 고전압용 n채널 MISFET Qn, 저전압용 n채널 MISFET Qn의 각각의 게이트전극(27)의 측벽에 사이드월스페이서(31)을 동일 제조공정에 의해 형성하는 공정, 상기 p-형 웰영역(22)의 활성영역의 상기 고전압용 n채널 MISFET Qn, 저전압용 n채널 MISFET Qn의 각각의 주면부에 사이드월스페이서(31)에 대해서 자기정합적으로 고불순물농도의 n+형 반도체영역(32)를 형성하는 공정을 포함한다. 이러한 구성에 의해 상기 고전압용 n채널 MISFET Qn, 저전압용 n채널 MISFET Qn의 각각의 형성공정을 모두 겸용하고, 특히 각각의 사이드월스페이서(31)을 동일 제조공정에 의해 형성할 수 있으므로, DRAM(1)의 제조공정수를 저감할 수 있다.
(층간절연막 형성공정 1)
다음에, 상기 층간절연막(28)상, 사이드월스페이서(31)상 등을 포함하는 기판전면에 층간절연막(33)을 형성한다. 이 층간절연막(33)은 적층구조의 정보축적용 용량소자C의 각각의 전극층을 가공할 때 에칭스토퍼층으로서 사용되고 있다. 또, 층간절연막(33)은 적층구조의 정보축적용 용량소자C의 하층전극층(35)와 메모리셀 선택용 MISFET Qs의 게이트전극(27), 워드선(27)의 각각을 전기적으로 분리하기 위해 형성되어 있다. 또, 층간절연막(33)은 p채널 MISFET Qp의 사이드월스페이서(31)의 막두께를 두껍게 하도록 구성되어 있다. 층간절연막(33)은 주로 상층도전층의 가공시의 오버에칭에 의한 깎임량(식각량), 세정공정에서의 깎임량 등을 예상한 막두께로 형성되어 있다. 층간절연막(33)은 무기실란가스 및 산화질소가스를 소오스가스로 하는 CVD법에 의해 퇴적시킨 산화규소막으로 형성되어 있다. 즉, 이 층간절연막(33)은 적층구조의 정보축적용 용량소자C의 유전체막(36)이나 바닥의 층간절연막(28)사이에 선팽창계수차에 기인해서 발생하는 응력을 저감할 수 있다. 층간절연막(33)은 예를들면 130∼180㎚정도의 막두께로 형성한다.
다음에, 도 34에 도시한 바와 같이, 메모리셀M형성영역의 메모리셀 선택용 MISFET Qs의 다른쪽의 n형 반도체영역(정보축적용 용량소자C의 하층전극층(35)가 접속되는 측)(29)상의 상기 층간절연막(33)을 제거하고 접속구멍(33A), (34)의 각각을 형성한다. 이 접속구멍(34)는 상기 사이드월스페이서(31), 층간절연막(33)을 에칭했을때 사이드월스페이서(31)의 측벽에 퇴적되는 사이드월스페이서(33B)의 각각에 의해 규정된 영역내에 형성되어 있다.
(게이트 배선형성공정 2)
다음애, 도 35에 도시한 바와 같이, 층간절연막(33)상을 포함하는 기판전면에 메모리셀M의 적층구조의 정보축적용 용량소자C의 하층전극층(35)를 형성하는 다결정규소막을 퇴적한다. 이 다결정규소막은 상기 접속구멍(33A), (34)의 각각을 통해서 일부를 n형 반도체영역(29)에 접속시키고 있다. 이 다결정규소막은 CVD법에 의해 퇴적시킨 다결정규소막으로 형성하고 150∼250㎚정도의 막두께로 형성한다. 이 다결정규소막은 제조공정에 있어서의 제2째층의 게이트 배선형성공정에 의해 형성되고 있다. 다결정규소막에는 퇴적후에 저항값을 저감하는 n형 불순물 예를들면 P를 열확산법에 의해 도입한다. 이 n형 불순물은 상기 접속구멍(34)를 통해서 n형 반도체영역(29)에 다량으로 n형 불순물이 확산되고, 이 n형 불순물이 메모리셀 선택용 MISFET Qs의 채널형성영역측으로 확산하지 않도록 n형 불순물은 저불순물농도로 도입된다.
다음에, 도 36에 도시한 바와 같이, 상기 다결정규소막상에 또 다결정규소막을 퇴적시킨다. 이 상층의 다결정규소막은 CVD법에 의해 퇴적시키고 250∼350㎚정도의 막두께로 형성한다. 상층의 다결정규소막에는 퇴적후에 저항값을 저감하는 n형 불순물 예를들면 P를 열확산법에 의해 도입한다. 이 n형 불순물은 적층구조의 정보축적용 용량소자C의 전하축적량을 향상시키기 위해 고불순물 농도로 도입된다.
다음에, 도 37에 도시한 바와 같이 포토리도그래피기술 및 이방성에칭기술을 이용하여 상기 2층 구조의 다결정규소막을 소정의 형상으로 가공하고 하층전극층(35)를 형성한다. 상기 포토리도그래피기술은 에칭마스크(포토레지스트막)의 형성공정 및 에칭마스크의 제거공정을 포함한다. 상기 에칭마스크의 제거공정은 예를들면 프레온 가스(CHF3)와 산소가스(O2)의 혼합가스에 의한 다운스트림(down stream)의 플라즈마처리로 실행되고 있다. 이 처리는 DRAM(1)의 각 소자의 손상을 저감하는 효과가 있다.
이와 같이 메모리셀 선택용 MISFET Qs와 적층구조의 정보축적용 용량소자C의 직렬회로로 메모리셀M을 구성하는 DRAM(1)에 있어서, 상기 적층구조의 정보축적용 용량소자C의 상기 메모리셀 선택용 MISFET Qs의 한쪽의 n형 반도체영역(29)에 접속되는 측의 하층전극층(35)를 저농도로 저항값을 저감하는 n형 불순물을 도입한 다결정규소막, 고농도로 상기 n형 불순물을 도입한 다결정규소막의 각각을 순차 적측한 복합막으로 구성한다. 이러한 구성에 의해, 상기 메모리셀M의 적층구조의 정보축적용 용량소자C의 하층전극층(35)의 막두께를 두껍게 하고, 이 막두께를 두껍게 한 분만큼 하층전극층(35)의 측벽의 면적을 높이 방향으로 증대시킬수 있으므로 전하축적량을 증가시키고 메모리셀M의 면적을 축소시켜 집적도를 향상시킬 수 있고, 상기 하층전극층(35)의 상층의 다결정규소막의 표면의 불순물농도가 높으므로 전하축적량을 증가시켜 마찬가지로 집적도를 더욱 향상시킬 수 있으며, 또 상기 하층전극층(35)의 다결정규소막의 불순물농도를 낮게 하여 메모리셀 선택용 MISFET Qs의 한쪽의 n형 반도체영역(29)측으로의 n형 불순물의 확산량을 저감할 수 있으므로, 메모리셀 선택용 MISFET Qs의 단채널효과를 저감하고 메모리셀M의 면적을 축소하여 집적도를 더욱 향상할 수 있다. 또한, 본 발명은 3층 또는 그 이상의 층수로 다결정규소막을 퇴적시키고, 각각의 다결정규소막에 n형 불순물을 도입하여 상기 하층전극층(35)를 형성해도 좋다.
또, 메모리셀 선택용 MISFET Qs와 적층구조의 정보축적용 용량소자C의 직렬회로로 메모리셀M을 구성하는 DRAM(1)에 있어서, p-형 웰영역(22)의 상기 메모리셀 선택용 MISFET Qs상을 포함하는 층간절연막(33)의 전면에 제1층째의 다결정규소막을 퇴적시킨 후, 이 제1층째의 다결정규소막에 저항값을 저감하는 n형 불순물을 도입하는 공정, 이 제1층째의 다결정규소막상의 전면에 제2층째의 다결정규소막을 퇴적시킨 후, 이 제2층째의 다결정규소막에 저항값을 저감하는 n형 불순물을 도입하는 공정, 이 제2층째의 다결정규소막, 상기 제1층째의 다결정규소막의 각각에 이방성에칭에 의해 소정의 패터닝을 순차 실시하고 상기 적층구조의 정보축적용 용량소자C의 하층전극층(35)를 형성하는 공정을 포함한다. 이러한 구성에 의해, 상기 적층구조의 정보축적용 용량소자C의 하층전극층(35)의 막두께를 두껍게 해도 그것에 도입된 불순물의 양이 어느정도 확보되고 또한 균일화되어 있으므로, 이방성에칭의 이방성을 높이고 또한 에칭속도를 빠르게 할 수 있다. 이방성에칭의 이방성의 향상은 하층전극층(35)의 사이즈를 축소시킬 수 있으므로, 메모리셀M의 면적을 축소하여 DRAM(1)의 집적도를 향상시킬 수 있다.
(유전체막 형성공정)
다음에, 도 38에 도시한 바와 같이, 상기 메모리셀M의 적층구조의 정보축적용 용량소자C의 하층전극층(35)상을 포함하는 기판전면에 유전체막(36)을 형성한다. 유전체막(36)은 상술한 바와 같이, 기본적으로는 질화규소막(36A), 산화규소막(36B)의 각각을 순차 적층한 2층 구조로 형성되어 있다. 하층의 질화규소막(36A)는 예를들면 CVD법에 의해 퇴적시켜서 5∼7㎚정도의 막두께로 형성한다. 이 질화규소막(36A)를 형성할 때에는 산소의 침입을 가능한 한 억제한다. 통상의 생산레벨로 하층전극층(35)(다결정규소막)상에 질화규소막(36A)를 형성한 경우에는 미소량의 산소의 침입이 발생하므로, 하층전극층(35)와 질화규소막(36A)사이에 자연 산화규소막(도시하지 않음)이 형성된다.
상기 유전체막(36)의 상층의 산화규소막(36B)는 하층의 질화규소막(36A)에 고압산화법을 실시해서 형성하고, 1∼3㎚정도의 막두께로 형성한다. 산화규소막(36B)를 형성하면 하층의 질화규소막(36A)는 막두께가 약간 감소된다. 산화규소막(36B)는 기본적으로 1. 5∼10torr의 고압 및 800∼1000℃ 정도의 높은 온도의 산소가스 분위기중에서 형성한다. 본 실시예에서는 산화규소막(36B)가 3∼3. 8torr의 고압 및 산화시의 산소유량(소오스가스)을 2ℓ/min, 수소유량(소오스가스)을 3∼8ℓ/min으로 해서 형성하고 있다. 고압산화법에 의해 형성되는 산화규소막(36B)는 상압 1torr에서 형성되는 산화규소막에 비해서 단시간에 원하는 막두께로 형성할 수 있다. 즉, 고압산화법은 높은 온도의 열처리시간을 단축할 수 있으므로 메모리셀 선택용 MISFET Qs등의 소오스영역 및 드레인영역의 pn접합깊이를 얕게 할 수 있다. 상기 자연산화규소막은 산소의 침입을 저감하면 얇게 할 수 있다. 또 제조공정수는 증가하지만, 자연 산화규소막을 질화시키고 유전체막(36)을 2층 구조로 형성할 수도 있다.
(게이트 배선형성공정3)
다음에, 상기 유전체막(36)상을 포함하는 기판전면에 다결정규소막을 퇴적시킨다. 다결정규소막은 CVD법에 의해 퇴적시키고 80∼120㎚정도의 막두께로 형성한다. 이 다결정규소막은 제조공정에 있어서의 제3층째의 게이트 배선형성공정에 의해 형성된다. 그 후, 상기 다결정규소막에 저항값을 저감하는 n형 불순물 예를들면 P를 열확산법에 의해 도입한다.
다음에, 메모리셀 선택용 MISFET Qs의 한쪽의 n형 반도체영역(29)와 상보성 데이타선(50)의 접속영역을 제외한 메모리셀어레이(11E)의 전면에 있어서, 상기 다결정규소막상에 에칭마스크를 형성한다. 에칭마스크는 예를들면 포토리도그래피기술을 사용한 포토레지스트막으로 형성한다. 그 후, 도 39에 도시한 바와 같이, 상기 에칭마스크를 사용하여 상기 다결정규소막, 유전체막(36)의 각각에 순차 이방성에칭을 실시하여 상층전극층(37)을 형성한다. 이 상층전극층(37)을 형성하는 것에 의해 적층구조의 정보축적용 용량소자C가 대략 완성되고, 그 결과 DRAM(1)의 메모리셀M이 완성된다. 이 메모리셀M이 완성된 후에는 상기 에칭 마스크를 제거한다.
다음에, 도 40에 도시한 바와 같이, 열산화처리를 실시하여 상기 상층전극층(37)의 표면상에 절연막(산화규소막)(38)을 형성한다. 절연막(38)을 형성하는 공정은 상기 상층전극층(37)을 패터닝했을때 바닥표면(층간절연막(33)의 표면)에 잔존하는 에칭잔여물(다결정규소막)을 산화시키는 공정이다. 적층구조의 정보축적용 용량소자C은 메모리셀 선택용 MISFET Qs의 상층에 2층의 하층전극층(35) 및 상층전극층(37)을 퇴적시키므로, 단차형상이 크고 특히 상보성 데이타선(50)과 메모리셀M의 접속부분의 단차형상이 커서 에칭잔여물이 발생하기 쉽다. 이 에칭잔여물은 상보성데이타선(50)과 상층전극층(37)을 단락시킨다.
이와 같이 한쪽의 n형 반도체영역(29)가 상보성 데이타선(50)에 접속된 메모리셀 선택용 MISFET Qs와 그 상층에 형성되는 하층전극층(35), 유전체막(36), 상층전극층(37)의 각각을 순차 적층한 적층구조의 정보축적용 용량소자C의 직렬회로로 메모리셀 M을 구성하는 DRAM(1)에 있어서, 상기 메모리셀M의 유전체막(36)상에 CVD법에 의해 다결정규소막을 퇴적시키고, 이 다결정규소막에 이방성에칭에 의해 소정의 패터닝을 실시해서 상기 상층전극층(37)을 형성하는 공정, 이 상층전극층(37)의 표면상에 열산화법에 의한 절연막(38)(산화규소막)을 형성하는 공정을 포함한다. 이러한 구성에 의해, 상기 다결정규소막의 패터닝후에 바닥표면의 단차부분에 잔존하는 다결정규소막의 에칭잔여물을 그후에 실행되는 열산화공정에 의해 산화시킬 수 있으므로, 상기 상층전극층(37)과 상보성 데이타선(50)의 단락을 방지하여 제조상의 제조효율을 향상시킬 수 있다.
(고농도의 반도체영역 형성공정 2)
다음에, 상기 주변회로의 p채널 MISFET Qp의 형성영역에 있어서 상술한 공정에 의해 형성된 층간절연막(33)에 이방성에칭을 실시하여 도 41에 도시한 바와 같이 사이드월스페이서(33C)를 형성한다. 사이드월스페이서(33C)는 상기 사이드월스페이서(31)의 측벽에 형성되고, 상기 게이트 전극(27)에 대해서 자기정합적으로 형성된다. 사이드월스페이서(33C)는 P채널 MISFET Qp의 사이드월스페이서(31)의 게이트길이방향의 치수를 길게하도록 형성되어 있다. 사이드월스페이서(31) 및 (33C)의 합계인 게이트길이방향의 치수는 상술한 바와 같이 약 200㎚ 정도로 형성된다.
다음에, 상기 적층구조의 정보축적용 용량소자C의 상층전극층(37)상, n채널 MISFET Qn상, p채널 MISFET Qp의 형성영역상의 각각을 포함하는 기판 전면에 도시하지 않은 절연막을 형성한다. 이 절연막은 주로 불순물 도입시의 오염방지막으로서 사용된다. 이 절연막은 예를들면 무기실란가스 및 산화질소가스를 소오스가스로 하는 CVD법에 의해 퇴적시킨 산화규소막으로 형성하고 약 10㎚ 정도의 얇은 막두께로 형성한다.
다음에, 주변회로의 p채널 MISFET Qp의 형성영역에 있어서, 도 42에 도시한 바와 같이 p형 불순물(39p)를 도입한다. p형 불순물(39p)의 도입시에는 주로 사이드월스페이서(31) 및 (33C)를 불순물 도입마스크로서 사용한다. 또, p채널 MISFET Qp의 형성영역 이외의 영역, 즉 메모리셀어레이(11E), n채널 MISFET Qn의 각각의 형성영역은 p형 불순물(39p)의 도입시에는 도시하지 않은 불순물 도입마스크(포토레지스트막)로 피복된다. 상기 p형 불순물(39p)는 예를들면 1015atoms/㎠ 정도의 불순물농도의 BF2(또는 B)를 사용하여 50∼70KeV정도의 에너지의 이온주입법으로 도입한다.
그후 열처리를 실시하여 상술한 p형 불순물(39p)에 연장확산을 실시하고 p+형 반도체영역(39)를 형성한다. 상기 열처리는 예를들면 900∼1000℃정도의 높은 온도에서 20∼40분 정도 실시한다. 상기 p+형 반도체영역(39)를 형성하는 것에 의해 LDD구조의 p채널 MISFET Qp가 완성된다. 이 p채널 MISFET Qp는 사이드월스페이서(33C)에 의해 사이드월스페이서(31)의 게이트 길이방향의 치수를 증가시키고, 또한 메모리셀M의 적층구조의 정보축적용 용량소자C을 형성하는 열처리(예를들면 유전체막(36))를 실시한 후에 형성되고 있다. 즉, p채널 MISFET Qp는 p+형 반도체영역(39)의 채널형성영역측으로의 확산을 저감하여 단채널효과를 저감시킬 수 있다.
이와 같이 메모리셀 선택용 MISFET Qs와 적층구조의 정보축적용 용량소자C의 직렬회로로 구성되는 메모리셀M, 주변회로를 구성하는 LDD구조의 상보형 MISFET의 각각을 갖는 DRAM(1)에 있어서, 상기 메모리셀M의 메모리셀 선택용 MISFET, 상기 주변회로의 n채널 MISFET Qn, p채널 MISFET Qp의 각각의 게이트절연막(26), 게이트전극(27)의 각각을 순차 형성하는 공정, 이 게이트전극(27)에 대해서 자기정합적으로 상기 메모리셀 선택용 MISFET Qs, n채널 MISFET Qn, p채널 MISFET Qp의 각각의 LDD구조를 형성하는 저불순물농도의 n형 반도체영역(29), p형 반도체영역(30)의 각각을 형성하는 공정, 이 메모리셀 선택용 MISFET Qs, n채널 MISFET Qn, p채널 MISFET Qp의 각각의 게이트전극(27)의 측벽에 사이드월스페이서(31)을 형성하는 공정, 이 사이드월(31)에 대해서 자기정합적으로 상기 n채널 MISFET Qn의 고불순물농도의 n+형 반도체영역(32)를 형성하는 공정, 상기 메모리셀M의 적층구조의 정보축적용 용량소자C을 형성하는 공정, 상기 p채널 MISFET Qp의 게이트전극(27)의 측벽에 상기 사이드월스페이서(31)을 개재시켜서 상기 게이트전극(27)에 대해서 자기정합적으로 사이드월스페이서(33C)를 형성하는 공정, 이 사이드월스페이서(33C)에 대해서 자기정합적으로 상기 p채널 MISFET Qp의 고불순물농도의 p+형 반도체영역(39)를 형성하는 공정을 포함한다. 이러한 구성에 의해, 상기 n채널 MISFET Qn은 단층의 사이드월스페이서(31)에 의해 LDD구조를 형성하는 저불순물농도의 n형 반도체영역(29)의 게이트길이 방향의 치수를 규정하고 있으므로, 상기 n형 반도체영역(29)의 게이트길이 방향의 치수를 짧게할 수 있고, 상기 p채널 MISFET Qp는 여러층의 사이드월스페이서(31), (33C)에 의해 고불순물농도의 p+형 반도체영역(39)의 채널형성영역측으로의 돌아들어감량을 규정하고 또한 상기 메모리셀M의 적층구조의 정보축적용 용량소자C를 형성하는 열처리를 실시한 후에 고불순물농도의 p+형 반도체영역(39)를 형성하고 있으므로, 상기 p+형 반도체영역(39)의 채널형성영역측으로의 돌아들어감량을 더욱 저감할 수 있다.
또, 상기 n채널 MISFET Qn의 고불순물농도의 n+형 반도체영역(32)를 형성하는 공정후이고 상기 메모리셀M의 적층구조의 정보축적용 용량소자C을 형성하는 공정전에는 층간절연막(33)을 형성하는 공정을 포함하고, 이 층간절연막(33)을 형성한 후에 상기 사이드월스페이서(33C)를 상기 층간절연막(33)을 이용해서 형성한다. 이러한 구성에 의해, 상기 사이드월스페이서(33C)를 형성하는 공정의 일부(막의 퇴적공정)를 상기 층간절연막(33)을 형성하는 공정으로 겸용할 수 있으므로, 이 공정을 겸용한 분만큼 DRAM(1)의 제조공정수를 저감할 수 있다.
(층간절연막 형성공정 2)
다음에, 상기 DRAM(1)의 각 소자상을 포함하는 기판전면에 층간절연막(40)을 적층한다. 이 층간절연막(40)은 예를들면 무기실란가스 및 산화질소가스를 소오스가스로 하는 CVD법에 의해 퇴적시킨 산화규소막으로 형성한다. 이 층간절연막(40)은 예를들면 250∼350㎚정도의 막두께로 형성한다.
다음에, 도 43에 도시한 바와 같이, 메모리셀M과 상보성 데이타선(50)의 접속부분에 있어서 상기 층간절연막(40)에 접속구멍(40A)를 형성한다. 이 접속구멍(40A)는 예를들면 이방성에칭으로 형성한다.
(게이트배선 형성공정 4)
다음에, 도 44에 도시한 바와 같이 상기 접속구멍(40A)를 통해서 메모리셀 선택용 MISFET Qs의 한쪽의 n형 반도체영역(29)와 접속하고, 층간절연막(40)상을 연장하는 상보성 데이타선(DL)(50)을 형성한다. 상보성 데이타선(50)은 제조공정에 있어서의 제4층째의 게이트배선 형성공정에 의해 형성한다. 상보성 데이타선(50)은 다결정규소막(50A), 천이금속 실리사이드막(50B)의 각각을 순차 적층한 2층 구조로 구성되어 있다. 하층의 다결정규소막(50A)는 CVD법에 의해 퇴적되고, 예를들면 80∼120㎚ 정도의 막두께로 형성된다. 이 다결정규소막(50A)에는 퇴적후에 n형 불순물, 예를들면 P를 열산화법에 의해 도입하고 있다. CVD법에 의해 퇴적되는 다결정규소막(50A)는 접속구멍(40A)의 단차형상 부분에서의 스텝커버리지가 높으므로, 상보성 데이타선(50)의 단선불량을 저감할 수 있다. 또, 상기 메모리셀M과 상보성 데이타선(50)의 접속부분에 있어서, 상기 접속구멍(40A)와 소자간 분리용 절연막(23)의 제조공정에 있어서의 마스크맞춤 어긋남에 의해 소자간 분리용 절연막(23)상에 접속구멍(40A)의 일부가 걸쳐져 있는 경우, 다결정규소막(50A)에서 p-형 웰영역(22)의 주면부로 n형 불순물을 확산시켜 n형 반도체영역(29)와 상보성 데이타선(50)을 접속할 수 있으므로, 상보성 데이타선(50)과 p-형 웰영역(22)의 단락을 방지할 수 있다. 상기 상층의 천이금속 실리사이드막(50B)는 예를들면 CVD법에 의해 퇴적시킨 WSi2막으로 형성하고 100∼200㎚ 정도의 막두께로 형성한다. 이 상층의 천이금속 실리사이드막(50B)는 주로 상보성 데이타선(50)의 저항값을 저감하여 정보의 라이트동작, 정보의 리드동작의 각각의 속도를 빠르게 하기 위해 형성되어 있다. 또, 상층의 천이금속 실리사이드막(50B)는 CVD법에 의해 퇴적되므로, 상보성 데이타선(50)의 단선불량을 더욱 저감할 수 있다.
상기 상보성 데이타선(50)은 하층의 다결정규소막(50A), 상층의 천이금속 실리사이드막(50B)의 각각을 퇴적시킨 후, 예를들면 이방성 에칭에 의해 소정의 형상으로 패터닝하는 것에 의해 형성되어 있다.
(층간절연막 형성공정 3)
다음에, 상기 상보성 데이타선(50)상을 포함하는 기판전면에 층간절연막(51)을 형성한다. 층간절연막(51)은 산화규소막(51A), BPSG막(51B)의 각각을 순차적층한 2층 구조로 구성되어 있다. 하층의 산화규소막(51A)는 예를들면 무기실란가스 및 산화질소가스를 소오스가스로 하는 CVD법에 의해 퇴적되고 100∼200㎚ 정도의 막두께로 형성된다. 하층의 산화규소막(51A)는 상층의 BPSG막(51B)의 불순물(P, B의 각각)의 누설을 방지하기 위해 형성되어 있다. 상층의 BPSG막(51B)는 예를들면 CVD법에 의해 퇴적되고 250∼350㎚ 정도의 막두께로 형성되어 있다. 이 BPSG막(51B)에는 질소가스 분위기중에서 약 800℃ 이상의 온도로 리플로가 실시되어 그 표면이 평탄화되어 있다.
다음에, 도 45에 도시한 바와 같이, 상기 층간절연막(51)에 접속구멍(51C)를 형성한다. 접속구멍(51C)는 DRAM(1)의 각 소자의 n+형 반도체영역(32)상, p+형 반도체영역(39)상, 도시하지 않은 배선(50)상, 상층전극층(37)상 등의 상부의 층간절연막(51)을 제거해서 형성한다. 접속구멍(51C)는 예를들면 이방성에칭으로 형성한다.
또, 상기 p채널 MISFET Qp의 형성영역에 있어서, p+형 반도체영역(39)는 p형 불순물의 확산계수가 크므로, 표면의 불순물농도가 n+형 반도체영역(32)에 비해서 얇게 된다. 또, p+형 반도체영역(32)는 상기 접속구멍(51C)를 형성할 때의 오버에칭에 의해 표면의 불순물농도가 높은 영역이 에칭되고 표면의 불순물농도가 더욱 낮아진다. 또, p+형 반도체영역(39)는 그것에 접속되는 배선(52)를 천이금속막(W막)으로 형성하고 있으므로, n+형 반도체영역(32)에 비해서 일함수차가 커진다. 그래서, p채널 MISFET Qp는 상기 접속구멍(51C)에 의해 규정된 영역 내에 있어서 p+형 반도체영역(39)의 표면으로 p형 불순물을 도입하고 p+형 반도체영역(39)의 표면의 불순물농도를 높게 해도 좋다. 이러한 구성에 의해 p채널 MISFET Qp의 p+형 반도체영역(39)와 배선(52)의 접속저항값을 저감할 수 있다.
(배선형성공정 1)
다음에, 도 46에 도시한 바와 같이, 상기 접속구멍(51C)를 통해서 n+형 반도체영역(32), p+형 반도체영역(39) 등과 접속하도록 층간절연막(51)상에 배선(컬럼선택신호선도 포함)(52)를 형성한다. 배선(52)는 스퍼터법에 의해 퇴적시킨 천이금속막 예를들면 W막으로 형성하고, 예를들면 350∼450㎚ 정도의 막두께로 형성한다. 배선(52)는 층간절연막(51)의 전체표면에 퇴적시킨 후, 예를들면 이방성에칭에 의해 소정의 형상으로 패터닝하는 것에 의해 형성할 수 있다.
(층간절연막 형성공정 4)
다음에, 도 47에 도시한 바와 같이, 상기 배선(52)상을 포함하는 기판전면에 층간절연막(53)을 형성한다. 층간절연막(53)은 산화규소막(퇴적형 절연막)(53A), 산화규소막(도포형 절연막)(53B), 산화규소막(퇴적형 절연막)(53C)의 각각을 순차 적층한 3층 구조로 구성되어 있다. 하층의 산화규소막(53A)는 테트라에톡시실란가스를 소오스가스로 하는 C-CVD법에 의해 퇴적시키고 250∼350㎚ 정도의 막두께로 형성한다. 중간층의 산화규소막(53B)는 층간절연막(53)의 표면을 평탄화하기 위해 형성되어 있다. 산화규소막(53B)는 SOG법으로 여러회(2∼5회)정도 도포하고(합계 100∼150㎚정도의 막두께로 도포), 그후 베이크처리(약 450℃)를 실시하고 표면을 에칭에 의해 후퇴시키는 것에 의해 형성되어 있다. 상기 에칭에 의한 후퇴에 의해 산화규소막(53B)는 하층의 산화규소막(53A)의 표면의 단차형상중 오목부에만 형성된다. 또, 층간절연막(53)의 중간층은 상기 산화규소막(53B)대신에 유기물막, 예를들면 폴리이미드계 수지막으로 형성해도 좋다. 상층의 산화규소막(53C)는 층간절연막(53) 전체로서의 막의 강도를 높이기 위해, 예를들면 테트라에톡시실란가스를 소오스가스로 하는 C-CVD법에 의해 퇴적시키고 250∼350㎚ 정도의 막두께로 형성한다.
다음에, 상기 층간절연막의 소정의 배선(53)상을 제거하고 접속구멍(53D)를 형성한다. 접속구멍(53D)는 예를들면 이방성에칭으로 형성한다.
다음에, 상기 접속구멍(53D)내에 노출되는 배선(52)의 표면상에 천이금속막(54)를 적층한다(매립한다). 천이금속막(54)는 선택CVD법에 의해 퇴적시킨 예를들면 W막으로 형성하고 600∼800㎚ 정도의 막두께로 형성한다. 이 W막의 반응생성식은 다음과 같다.
(배선형성공정 2)
다음에, 도 49에 도시한 바와 같이, 상기 접속구멍(53D)내에 매립된 천이금속막(54)와 접속하도록 층간절연막(53)상에 배선(션트용 워드선도 포함)(55)를 형성한다. 배선(55)는 천이금속질화막(또는 천이금속막)(55A), 알루미늄합금막(55B)의 각각을 순차 적층한 2층 구조로 구성되어 있다. 하층의 천이금속질화막(55A)는 예를들면 스퍼터법에 의해 퇴적시킨 TiN막으로 형성되고 130∼180㎚ 정도의 막두께로 형성된다. 이 천이금속질화막(55A)는 상술한 바와 같이 상기 접속구멍(53D)부분에 있어서 Si의 석출현상이나 W와 알루미늄의 합금화 반응을 방지하도록 구성되어 있다. 상층의 알루미늄합금막(55B)는 예를들면 스퍼터법에 의해 퇴적시키고 600∼800㎚ 정도의 막두께로 형성한다. 배선(55)는 하층의 천이금속 실리사이드막(55A), 상층의 알루미늄합금막(55B)의 각각을 순차 적층한 후, 예를들면 이방성에칭에 의해 소정의 형상으로 패터닝하는 것에 의해 형성할 수 있다.
(패시베이션막 형성공정)
다음에, 상기 도 1에 도시한 바와 같이, 상기 배선(55)상을 포함하는 기판전면에 패시베이션막(56)을 형성한다. 패시베이션막(56)은 상술한 바와 같이 산화규소막(56A), 질화규소막(56B)의 각각을 순차 적층한 복합막으로 형성되어 있다. 하층의 산화규소막(56A)는 상술한 바와 같이 테트라에톡시실란가스를 소오스가스로 하는 C-CVD법에 의해 퇴적시킨다. 상층의 질화규소막(56B)는 플라즈마 CVD법에 의해 퇴적시킨다.
또, 도 1에는 도시하지 않았지만, 패시베이션막(56)의 상층에는 수지막이 도포되어 있다. 이 수지막은 α선 소프트에러내압을 향상시키기 위해 형성되어 있다. 이 수지막은 예를들면 포팅기술(수지의 적하도포공정, 베이크처리공정 및 패터닝공정을 포함한다)로 도포한 폴리이미드계 수지막을 사용하여 8∼12㎛ 정도의 막두께로 형성되어 있다. 수지막은 기본적으로 외부단자에 상당하는 위치를 개구하고, 이 영역을 제외한 DRAM(1)의 전면에 도포된다. 또, 이 수지막은 DRAM(1)의 표면상에 있어서 여러개로 분할한 형상으로 배치해도 좋다. 즉, 수지막은 DRAM(1)의 α선 소프트에러내압을 확보하고자 하는 영역 예를들면 메모리셀 어레이(11E), 직접 주변회로의 일부((12) 및 (13))의 각각에는 배치하고, 간접 주변회로, 직접 주변회로의 다른 부분에는 배치하지 않고, 이 영역을 분할영역으로서 사용한다. 이와 같이 수지막을 분할하는 것에 의해 수지막의 응력을 저감하여 패시베이션막의 균열 등을 방지할 수 있다.
(퓨즈개구공정)
또, 상기 DRAM(1)에는 결함 상보성 데이타선DL(50), 결함 워드선WL(27)(또는 션트용 워드선(55))의 각각을 구제하는 Y계 용장회로(1812), X계 용장회로(1806)의 각각이 배치되어 있다. 이 Y계 용장회로(1812)는 결함 상보성 데이타선(50)에서 용장용 상보성 데이타선(50)으로의 전환을 퓨즈소자F를 절단하거나 절단하지 않는 것에 의해 실행하고 있다. 마찬가지로, X계 용장회로(1806)은 결함 워드선(27)에서 용장용 워드선(27)로의 전환을 퓨즈소자F를 절단하거나 절단하지 않는 것에 의해 실행하고 있다.
상기 퓨즈소자F는 도 50(주요부 단면도)에 도시한 바와 같이, 상보성 데이타선(50) 및 배선(50)과 동일도전층으로 형성되어 있다. 본 실시예의 DRAM(1)은 레이저 절단방식을 채용하고 있으므로, 퓨즈소자(50)은 레이저광으로 절단하고 있다. 퓨즈소자(50)은 두꺼운 막두께의 패시베이션막(56)이 존재하면 절단이 불안정하게 되므로, 퓨즈소자(50)의 상부에는 패시베이션막(56)에 형성된 퓨즈개구(56C)가 마련되어 있다. 이 퓨즈개구(56C)의 개구(開口)시에 사용하는 에칭가스는 퓨즈소자(50)을 에칭하는 에칭가스이기도 하므로, 퓨즈소자(50)상에는 층간절연막(51) 및 층간절연막(53)의 적당한 막두께(800㎚ 이하의 막두께)의 절연막을 잔존시키고 있다. 퓨즈소자(50)의 하층의 도전층, 예를들면 적층구조의 정보축적용 용량소자C의 상층전극층(37)과 동일도전층은 막두께가 얇으므로 저항값이 높게 되어 퓨즈소자F로서는 바람직하지 않다. 또, 하층전극층(35), 게이트전극(27)의 각각과 동일 도전층은 그의 상층에 많은 층수의 절연막이 존재하므로, 퓨즈 개구를 형성하는 공정이 많아지고 또한 복잡하게 된다. 또, 퓨즈소자(50)의 상층의 배선(52), (55)의 각각과 동일 도전층은 레이저광을 반사하는 성질이 있으므로, 퓨즈소자F로서는 바람직하지 않다.
이 퓨즈소자(50) 및 퓨즈개구(56C)의 형성방법에 대해서 도 51∼도 53(각 제조공정마다 도시한 주요부 단면도)를 사용하여 간단히 설명한다.
먼저, 도 51에 도시한 바와 같이, 층간절연막(40)의 퓨즈소자F의 형성영역상에 상보성 데이타선(50)과 동일한 제조공정으로 퓨즈소자(50)을 형성한다.
다음에, 층간절연막(51)((51A) 및 (51B))을 형성하고, 그 후 도 52에 도시한 바와 같이 배선(52)를 형성한다. 동일도면 도 52에 도시한 바와 같이, 퓨즈소자(50)상에는 배선(52)가 존재하지 않는다.
다음에, 층간절연막(53)((53A), (53B) 및 (53C))를 형성하고, 그 후 도 53에 도시한 바와 같이 배선(55)를 형성한다. 상기 퓨즈소자(50)상에는 배선(55)가 존재하지 않는다.
다음에, 패시베이션막(56)을 형성하고, 상기 도 50에 도시한 바와 같이 퓨즈소자(50)상의 패시베이션막(56)에 퓨즈개구(56C)를 형성한다. 이 퓨즈개구(56C)는 설명하고 있지 않지만 패시베이션막(56)의 외부단자BP가 존재하는(본딩)부분을 개구하는 공정과 동일 제조 공정에 의해 형성할 수 있다.
이와 같이 상보성 데이타선(50)과 워드선(27)의 교차부에 메모리셀 선택용 MISFET Qs와 적층구조의 정보축적용 용량소자C의 직렬회로로 구성된 메모리셀M을 배치하고, 상기 상보성 데이타선(50) 또는 워드선(27)중 결함 상보성 데이타선(50) 또는 결함 워드선(27)을 구제하는 레이저 절단용 용장퓨즈소자(50)을 갖는 DRAM(1)에 있어서, 상기 상보성 데이타선(50)을 CVD법에 의해 퇴적시킨 다결정규소막(50A), 천이금속 실리사이드막(50B)의 각각을 순차 적층한 복합막으로 구성하고, 상기 레이저 절단용 용장퓨즈소자(50)을 상기 상보성 데이타선(50)과 동일도전층으로 구성한다. 이러한 구성에 의해, 상기 상보성 데이타선(50)은 상기 메모리셀M의 메모리셀 선택용 MISFET Qs 및 적층구조의 정보축적용 용량소자C보다 상층에 형성되어 있으므로, 상기 레이저 절단용 용장퓨즈소자(50)의 상층의 절연막의 층수가 저감되고, 이 레이저 절단용 용장퓨즈소자(50)의 상층의 절연막의 개구 프로세스를 간단화할 수 있음과 동시에 상기 다결정규소막(50A) 및 천이금속 실리사이드막(50B)로 형성된 복합막은 레이저광의 흡수율이 상보성 데이타선(50) 상에 형성되는 배선(52), (55)의 각각에 비해서 높으므로, 상기 레이저 절단용 용장퓨즈소자(50)의 절단을 간단하고 또한 확실하게 실행할 수 있다.
상기 패시베이션막(56) 및 그것에 개구를 형성하는 이들 일련의 공정을 실시하는 것에 의해 본 실시예의 DRAM(1)은 완성된다.
다음에, 상술한 DRAM(1)의 제조프로세스에 있어서 각각의 주요부의 제조공정에 대해서 상세히 설명한다
(배선, 접속구멍의 형성공정)
상술한 DRAM(1)의 제조방법에 있어서, 상보성 데이타선DL(50), 배선(52), 배선(55), 접속구멍(40A), (51C), (53D)의 각각은 기본적으로 다층 레지스트 마스크를 사용한 포토리도그래피기술로 가공한다. 이 다층 레지스트마스크는 비감광성 수지막(폴리이미드계 수지막 등의 유기막), 중간막(SOG법으로 도포한 산화규소막 등의 무기막), 감광성 수지막의 각각을 순차 적층한 예를들면 3층구조로 형성된다.
상기 다층 레지스트마스크는 다층구조에 의해 성장하는 단차형상을 주로 하층막 및 중간막으로 완화시키고 상층의 감광성 수지막의 가공정밀도, 또 피에칭재의 가공 정밀도를 향상시킬 목적으로 사용한다. 다층 레지스트마스크는 다음의 방법에 의해 형성된다.
우선, 피에칭재(예를들면, 상기 상보성 데이타선(50) 등)의 표면상에 비감광성 수지막, 중간막, 감광성 수지막의 각각을 순차 적층하여 다층 레지스트막을 형성한다.
다음에, 다층 레지스트막의 상층의 감광성 수지막을 통상의 노출처리 및 현상처리에 의해 가공하여 에칭마스크를 형성한다.
다음에, 상기 에칭마스크를 사용하여 다층 레지스트막의 중간막, 비감광성 수지막의 각각을 순차 이방성에칭에 의해 패터닝하고 다층 레지스트마스크를 형성한다. 이 패터닝 중, 하층의 비감광성 수지막은 산소(O2)가스 및 할로겐(Cℓ2,Br2등)가스를 사용한 이방성 에칭기술에 의해 패터닝한다. 에칭장치로서는 예를들면 반응성 이온에칭(RIE)장치, 마그네트론형 RIE장치 또는μ파 ECR장치를 사용한다. 에칭압력은 예를들면 1∼10mtorr정도, 고주파출력은 0. 25∼30W/㎠정도를 사용한다. 또, 상기 이방성 에칭에서 사용하는 할로겐가스는 진공실내에 고체 예를들면 염화비닐을 탑재하고, 이 염화비닐의 외부가스로서의 할로겐가스(할로겐 화합물이 동시에 발생한다)를 사용하는 것이 아니라 진공실의 외부에서 그의 내부로 공급한다.
상기 산소가스 및 할로겐가스의 이방성에칭가스는 하층의 비감광성 수지막을 산소가스로 에칭하면 카르복실산을 생성하고 이 카르복실산에 할로겐가스를 첨가하면 더욱 증기압이 낮은 산염화물이 생성되므로, 생성가스의 배출이 양호하게 되어 하층의 비감광성 수지막의 사이드에칭량을 저감할 수 있다.
이와 같이 다층 레지스트막을 3층구조로 형성하고, 이중 하층의 비감광성 수지막을 산소가스 및 할로겐가스를 사용한 이방성에칭에 의해 패터닝한다. 이러한 구성에 의해, 상기 이방성에칭가스로 할로겐가스를 사용하고 있으므로, 하층의 비감광성 수지막의 사이드 에칭량을 저감하여 가공정밀도를 향상시킬 수 있음과 동시에 이방성 에칭가스로서 할로겐화합물(CF4, CCℓ4)을 사용하지 않으므로, 하층의 비감광성 수지막의 패터닝된 측면으로의 유기물의 부착을 방지할 수 있다. 이 유기물의 부착방지는 그 제거공정을 저감할 수 있고, 또 에칭장치의 진공실 내벽의 오염을 저감할 수 있다. 또, 상기 진공실 내벽에 부착하는 오염을 저감하여제조공정중의 반도체웨이퍼 표면에 상기 내벽에서 떨어진 유기물이 재부착하는 것을 저감할 수 있으므로, 제조상의 제조효율을 향상시킬 수 있다.
또, 이방성 에칭가스로서 할로겐 화합물, 특히 탄소(C)를 사용하고 있지 않으므로 이방성에칭속도를 고속화할 수 있다.
또, 상기 이방성 에칭은 고체의 외부가스로서의 할로겐가스를 사용하지 않고 진공실의 외부에서 순수한 할로겐 가스를 사용하므로, 상술한 바와 같은 효과를 얻을 수 있다.
(배선형성공정 1)
상술한 DRAM(1)의 제조방법에 있어서, 배선(52) 즉 W막의 가공은 저온 이방성에칭을 채용하는 것에 의해 가공정밀도를 향상시킬 수 있다.
상기 배선(52)를 가공하는 이방성에칭은 RIE장치 등의 진공실내에서 실행되고 있다. 진공실내는 통상 10-2∼10-3torr정도의 범위의 진공도로 유지되고, 이 상태에서 이방성 에칭이 실행되고 있다. 도 54(6플루오르화 텅스텐 WF6의 온도와 증기압의 관계를 도시한 도면)에 도시한 바와 같이 WF6은 약 -40℃이하의 저온도에 있어서 상기 진공실내의 진공도에 대한 증기압이 0mtorr 또는 그것에 가깝게 된다. 즉, 상기 배선(52)는 상기 저온도영역에 있어서 이방성에칭을 실시하는 것에 의해, 가공된 측벽에 이온이 충돌하지 않으므로 기화되지 않고 가공중의 바닥면에 이온이 충동해서 기화하므로, 에칭의 이방성을 향상시킬 수 있다. 이 결과 배선(52)의 가공정밀도를 향상시킬 수 있다.
(접속구멍 형성공정)
상술한 DRAM(1)의 제조방법에 있어서 상기 접속구멍(51C)(또는 (53D))의 각각은 마그네트론 RIE장치 또는 μ파 ECR장치를 사용해서 테이퍼형상으로 형성할 수 있다.
상기 접속구멍(51C)는 에칭조건중 에칭압력, 에칭가스 유량 또는 고주파출력을 제어하는 것에 의해 테이퍼각도(접속구멍의 단차각도)를 제어할 수 있다. 에칭성능을 손상시키지 않고 상기 테이퍼각도를 제어하기 위해서는 에칭압력 또는 에칭가스유량을 제어하는 것이 바람직하다. 이방성에칭의 에칭속도는 이온전류와 평균이온에너지의 곱에 의해 결정되고, 이온전류가 일정한 경우에 상기 테이퍼각도는 평균 이온에너지로 결정된다. 한편, 상기 이온전류는 고주파출력에 비례하고, 고주파출력이 일정한 경우에는 반도체웨이퍼(전극)와 플라즈마 사이의 전압 Vdc에 반비례하는 경향에 있다.
도 55의 (a)에 에칭압력과 에너지의 관계를 도시한 바와 같이, RIE장치를 사용한 이방성에칭은 에칭압력에 대한 안정방전영역이 좁고 전압 Vdc의 변화도 급준하고 또 평균 이온에너지의 변화도 급준하다. 즉, 테이퍼각도의 제어성이 나쁘다.
이것에 대해서 도 55의 (b)에 마찬가지로 에칭압력과 에너지의 관계를 도시한 바와 같이, 마그네트론 RIE장치(또는 μ파 ECR장치)를 사용한 이방성에칭은 1∼2자리수 정도 이온량이 많으므로, 에칭압력에 대한 안정방전영역이 넓어진다. 따라서, 도 55의 (c)에 이온에너지와 에칭속도의 관계, 도 55의 (d)에 이온에너지와 테이퍼각도의 관계의 각각을 도시한 바와 같이, 테이퍼각도의 제어성은 높아진다. 단차부의 에칭속도는 평탄부의 이온에너지의 cosθ배에 상당하는 이온에너지로 결정하는 에칭속도로 된다. 이것은 테이퍼각도 θ의 단차부의 이온전류밀도는 평탄부의 이온전류밀도의 cosθ배에 상당한다. 또, 테이퍼각도θ가 90도에 가까워짐에 따라서 접속구멍의 단차부는 급준하게 되고, 테이퍼각θ가 0도에 가까워짐에 따라서 단차부는 완화되게 된다.
이와 같이 마그네트론 RIE장치(또는 μ파 ECR장치)를 사용한 이방성 에칭으로 접속구멍(51C)를 형성하는 것에 의해, 에칭압력에 대한 안정방전영역을 넓게 하고 전압 Vdc의 변화, 평균이온에너지의 변화의 각각을 저감할 수 있으므로, 에칭성능을 손상시키지 않고 테이퍼각도의 제어성을 향상시킬 수 있다. 즉, 도 55(D)에 도시한 바와 같이 테이퍼각도는 60∼80도로 편차를 일으키지 않고 간단히 형성할 수 있다. 이 결과, 접속구멍(51C)에 테이퍼형상을 형성할 수 있으므로, 접속구멍(51C)의 단차부에 있어서 배선(52)의 단선불량을 저감할 수 있다. 또, 접속구멍(53D)는 본 실시예에서 천이금속막(54)를 매립하고 있으므로 문제는 없지만, 그것을 매립하지 않는 경우에는 마찬가지로 테이퍼형상을 마련한다.
(접속구멍 형성공정)
상술한 DRAM(1)의 제조방법에 있어서, 상기 접속구멍(51C), (53D)등, 절연막의 가공은 저온이방성에칭으로 가공한다.
우선, DRAM(1)(다이싱공정전의 반도체웨이퍼)을 정전흡착판을 개재시켜서 에칭장치의 진공실내의 하부전극에 직접흡착시킨다. 이 하부전극은 항상 냉각되고, 결과적으로 반도체웨이퍼는 상온이하의 온도로 유지된다. 이 상태에서 층간절연막(51),(53)의 각각에 이방성에칭을 실시하여 접속구멍(51C), (53D)의 각각을 형성한다.
이방성에칭가스(할로겐 화합물 CHF3)는 에칭실의 내벽에 비해서 온도가 낮은 반도체웨이퍼의 표면에 많이 퇴적하므로, 저온이방성에칭의 채용은 상기 이방성에칭 가스유량을 저감할 수 있고, 또 진공실의 내벽에 부착되는 오염물을 저감할 수 있다.
(실시예 2)
본 실시예 2는 상술한 실시예 1의 DRAM(1)의 제조상의 제조효율을 향상시키기 위해 다른 배선층 사이를 접속하는 접속구멍내에 천이금속막을 매립하는 공정에 매엽식(枚葉式 ; leaf type)을 채용한 본 발명의 제2 실시예이다.
본 발명의 실시예2인 DRAM(1)의 주요부를 도 56(주요부 단면도)에 도시한다.
도 56에 도시한 바와 같이, 본 실시예 2의 DRAM(1)은 바닥절연막(80)상에 형성된 배선(81)에 층간절연막(82)에 형성된 접속구멍(82A)내에 매립된 천이금속막(83)을 접속하고 있다. 배선(81)은 알루미늄막 또는 알루미늄 합금막으로 형성되어 있다. 층간절연막(82)는 산화규소막의 단층 또는 그것을 주체로 하는 복합막으로 형성되어 있다. 접속구멍(82A)내에 매립된 천이금속막(83)은 선택CVD법에 의해 퇴적시킨 W막으로 형성되어 있다. 이 천이금속막(83)에는 도시하지는 않지만 층간절연막(82)상으로 연장하는 배선이 접속된다. 이 도 56에 도시한 구조는 다음의 매엽식을 채용하는 제조방법에 의해 형성할 수 있다.
우선, 상기 층간절연막(82)에 접속구멍(82A)를 형성하고, 접속구멍(82A)내에 배선(81)의 표면을 노출시킨다. 이 배선(81)의 표면은 노출시킨 것에 의해 산화되어 알루미나(Aℓ2O3)가 생성된다.
다음에, 상기 배선(81)의 표면에 생성된 알루미나를 스퍼터법으로 제거한다. 스퍼터법으로서는 아르곤(Ar)가스에 불소계(NF3, XeF, CF4또는 CHF3)가스를 혼합한 스퍼터법을 사용한다. 상기 아르곤가스는 그 아르곤이온에 의해 상기 배선(81)의 표면에 생성된 알루미나를 스퍼터로 제거할 수 있다. 불소계 가스는 상기 알루미나의 스퍼터속도를 촉진시킬 수 있다. 또, 불소계 가스는 층간절연막(82)의 표면에 아르곤이온의 충돌에 의해 형성된 미결합손(uncoupled hands)의 층을 제거하여 상기 천이금속막(83)의 선택성을 향상시킴과 동시에 배선(81)의 표면을 부식시키지 않는다. 즉, 아르곤가스만으로는 층간절연막(82)의 표면에 미결합손을 형성하여 천이금속막(83)의 선택성을 없애고, 아르곤가스에 할로겐화합물 예를들면 Cℓ2를 혼합한 경우에는 미결합손의 층을 제거할 수 있지만, 배선(81)의 표면을 부식시키므로 스퍼터법은 상술한 바와 같이 아르곤가스에 블소계 가스를 혼재시켜 형성한다.
다음에, 상기 접속구멍(82A)내의 배선(81)의 표면상에 천이금속막(83)을 선택적으로 퇴적시키고 이 접속구멍(82a)내에 천이금속막(83)을 매립한다.
이와 같이 상술한 혼합가스를 사용한 스퍼터법으로 배선(81)의 표면의 알루미나를 제거하는 것에 의해 배선(81)과 천이금속막(83)의 접속을 양호하게 실행할 수 있음과 동시에 상기 천이금속막(83)의 선택성을 확보할 수 있다.
또, 도 56에 도시한 바와 같이, 상기 스퍼터법에서 사용하는 불소계 가스의 불소(F)는 배선(81)의 표면을 스퍼터하여 알루미늄입자를 외부로 내보낸다. 이 알루미늄 입자는 접속구멍(82A)의 내벽에 부착하여 교차오염물(cross contamination)(81A)를 생성한다. 이 교차오염물(81A)는 층간절연막(82)의 표면에 비해서 천이금속막(83)의 퇴적속도가 빠르므로 결과적으로 천이금속막(83)의 상부를 층간절연막(82)의 표면보다 돌출시킨다. 이 천이금속막(83)의 돌출은 그것에 접속되는 상층 배선의 가공정밀도를 저하시킨다.
도 57(주요부 단면도)에 도시한 DRAM(1)은 상기 천이금속막(83)의 돌출을 저감시키기 위해 교차오염물(81A)는 그대로 잔존시키고 접속구멍(82A)의 상부에 테이퍼부(82B)를 마련하고 있다. 테이퍼부(82B)는 등방성에칭으로 형성할 수 있다. 접속구멍(82A)는 이방성에칭으로 형성할 수 있다. 즉, 상기 테이퍼부(82B)는 교차오염물(81A)의 상측의 일부를 제거해서 층간절연막(82)의 표면을 노출시키고, 이 부분의 천이금속막(83)의 퇴적속도를 저하시켜 천이금속막(83)의 돌출을 방지할 수 있다. 한편, 교차오염물(81A)를 잔존시키는 것에 의해 천이금속막(83)의 퇴적속도를 고속화할 수 있으므로 제조시간을 단축할 수 있다.
또, 도 58(주요부 단면도)에 도시한 DRAM(1)은 상기 접속구멍(82A)의 내벽에 교차오염물(81A)를 적극적으로 생성하여 천이금속막(83)의 퇴적속도를 더욱 고속화하고 있다.
또, 천이금속막(83)의 퇴적속도는 약간 느려지지만 교차오염물(81A)를 실질적으로 모두 제거하고 접속구멍(82A)를 완전히 테이퍼형상으로 형성해도 좋다.
또, 매엽식을 채용하는 것에 의해 상기 천이금속막(83)의 막두께의 제어성을 배치식(batch type)에 비해서 향상시킬 수 있다.
(실시예 3)
본 실시예 3은 상술한 실시예 2의 DRAM(1)과 구조가 다르지만, 반도체기판과 배선층을 접속하는 접속구멍내에 천이금속막을 매립하고 또 이 공정에 매엽식을 채용한 본 발명의 제3 실시예이다.
본 발명의 실시예 3인 DRAM(1)의 주요부를 도 59(주요부단면도)에 도시한다.
도 59에 도시한 바와 같이, 본 실시예 3의 DRAM(1)은 p-형 웰영역(22)의 주면부에 형성된 n+형 반도체영역(32)에 층간절연막(80)에 형성된 접속구멍(80A)에 매립된 천이금속막(84)를 접속하고 있다. n+형 반도체영역(32)는 상술한 실시예 1에서 설명한 바와 같이 규소(Si)이다. 층간절연막(80)은 산화규소막의 단층 또는 그것을 주체로 하는 복합막으로 형성되어 있다. 접속구멍(80A)내에 매립된 천이금속막(84)는 규소환원반응(n+형 반도체영역(32)의 Si와 WF6의 반응)을 이용하는 선택 CVD법에 의해 퇴적시킨 W막(84A), 실란환원반응(SiH4와 WF6의 반응)을 이용하는 선택 CVD법에 의해 퇴적시킨 W막(84B)의 각각을 순차 적층한 복합막으로 형성되어 있다. 하층의 W막(84A)는 규소환원반응이므로 n+형 반도체영역(32)와 천이금속막(84)의 접착성을 향상시킬 수 있다. 상층의 W막(84B)는 실란환원반응이므로 n+형 반도체영역(32)의 표면이 환원되는 양을 저감하여 얕은 pn접합깊이를 갖는 n+형 반도체영역(32)를 형성할 수 있다. 이 천이금속막(84)의 상부는 층간절연막(80)상으로 연장하는 배선(예를들면 알루미늄합금막)(81)에 접속되어 있다.
이 도 59에 도시한 구조는 상기 접속구멍(80A)내에 매립되는 천이금속막(84)의 형성공정에 있어서, 하층의 W막(84A)의 형성후에 약간의 시간이 경과한 후 상층의 W막(84B)를 퇴적시키면 양자의 계면이 박리된다(박리부는 부호(84C)로 나타낸다). 이 박리는 하층의 W막(84A)에 비해서 상층의 W막(84B)의 응력이 크기 때문에 발생한다. 또, 상기 박리는 반응 부생성물 예를들면 불소계 가스가 존재한 경우에도 발생한다.
도 60(주요부 단면도)에 도시한 DRAM(1)은 상기 천이금속막(84)의 하층의 W막(84A), 상층의 W막(84B)의 각각을 연속해서 형성하여 양자의 계면의 박리를 제거하고 있다. 이 천이금속막(84)의 하층의 W막(84A), 상층의 W막(84B)의 각각의 연속형성방법은 다음과 같다.
우선, 도 61a에 매엽식을 채용한 선택 CVD법에 있어서 W막의 퇴적시간과 소오스가스 유량의 관계를 도시한 바와 같이, CVD장치의 반응로내에 소오스가스로서 WF6을 공급한다. WF6은 상기 도 60에 도시한 접속구멍(80A)내에 노출하는 n+형 반도체영역(32)의 표면의 Si와 반응하여 하층의 W막(84A)를 형성하기 시작한다.이 WF6의 공급과 함께 도 61b에 도시한 바와 같이 퇴적시간과 반응 부생성물(F2, SiF3, SiF4)의 발생량의 관계를 모니터한다. 반응 부생성물의 발생량은 반응로로부터의 배기가스 공급관에 배치된 가스질량 분석계(gas mass analyzer)또는 반응로(실)내에 배치된 플라즈마 발광모니터에 의해 측정할 수 있다.
다음에, 상기 하층의 W막(84A)가 형성되면, n+형 반도체영역(32)의 표면의 Si가 노출하지 않게 되므로 W막의 퇴적이 자동적으로 정지되어 버리지만, 상기 도 61a, 도 61b의 각각에 도시한 바와 같이 반응 부생성물의 발생량의 감소부터 상기 규소환원반응의 종료전에 실란가스를 반응로로 공급하여 상층의 W막(84B)를 퇴적시키기 시작한다. 즉, 규소환원반응에서 실란환원반응으로 전환하여 하층의 W막(84A), 상층의 W막(84B)의 각각을 연속해서 순차 형성한다. 이 상층의 W막(84B)는 소정의 막두께로 퇴적된다.
이와 같이, 상기 천이금속막(84)의 하층의 W막(84A), 상층의 W막(84B)의 각각을 연속해서 형성하는 것에 의해, 양자간의 계면의 박리를 방지할 수 있다.
또, 매엽식을 채용하는 것에 의해 상기 천이금속막(84)의 막두께의 제어성을 배치식에 비해서 향상시킬 수 있다.
(실시예 4)
본 실시예 4는 상술한 실시예 1의 DRAM(1)의 메모리셀M의 적층구조의 정보 축적용 용량소자C에 있어서, 유전체막(36)의 적합한 형성방법 및 실시장치에 대해서 설명한 본 발명의 제4 실시예이다.
도 62는 본 발명의 실시예 4인 매엽식의 CVD장치를 도시한 개략적 구성도이다.
도 62에 도시한 바와 같이, 매엽식의 CVD장치는 주로 로드/언로드실(90), 반송실(91), 전처리실(92), 제1 반응로실(93), 제2 반응로실(94)로 구성되어 있다. 각 처리실(90)∼(94)의 각각은 게이트밸브(96)을 개재시켜서 연결되어 있다.
상기 로드/언로드실(90)은 반도체웨이퍼(100)을 여러매 수납한 카세트(90A)가 착탈이 자유롭게 부착되도록 구성되어 있다. 이 로드/언로드실(90)은 상기 반송실(91)로 미처리의 반도체웨이퍼(100)을 공급하고, 또 반송실(91)에서 처리가 끝난 반도체웨이퍼(100)을 수납하도록 구성되어 있다.
반송실(91)은 각 처리실(92)∼(93)의 각각으로 미처리의 반도체웨이퍼(100)을 공급하고, 또 처리가 끝난 반도체웨이퍼(100)을 각 처리실(92)∼(93)의 각각에서 인출하도록 구성되어 있다. 도 63(주요부 개략 구성도)에 도시한 바와 같이, 상기 반도체웨이퍼(100)의 공급 및 인출은 회전구동장치(91A)에 연결되고, 또한 그것에 의해 구동되는 웨이퍼반송암 및 트레이(91B)에 의해 실행된다. 이 반송실(91)은 각 처리실(90), (92)∼(93)의 각각과 마찬가지로 장치 외부의 대기와 차단되어 H2O나 O2가 존재하지 않는 고진공도로 유지되어 있다.
이 반송실(91)에는 상기 도 62 및 도 63에 도시한 바와 같이, 자외선 조사램프(95)가 마련되어 있다. 이 자외선 조사램프(95)는 반송실(91)로 반송된 반도체웨이퍼(100)의 표면에 적어도 5∼6eV정도 이상의 에너지의 자외선을 조사하고,후술하는 바와 같이 Si-F간의 결합을 파괴하도록 구성되어 있다.
상기 전처리실(92)에는 전처리용 모듈(92A)가 마련되어 있다. 이 전처리용 모듈(92A)는 주로 핫플레이트(92a), 온도조절기(92b), 배기관(92c), 진공펌프(92d), 매디컬 발생관(92e), 마이크로파 발생부(92f), 마이크로파 전원(92g), 가스제어부(92h)로 구성되어 있다. 즉, 전처리실(92)는 반도체웨이퍼(100)의 표면상의 다결정규소막의 표면에 형성되는 자연산화규소막을 이방성에칭에 의해 제거할 수 있도록 구성되어 있다. 이 다결정규소막은 상술한 실시예 1의 DRAM(1)에 있어서 적층 구조의 정보 축적용 용량소자C의 하층전극층(35)에 상당한다. 상기 이방성에칭(드라이에칭)은 산소가스 및 할로겐화합물(CHF3또는 CF4)을 사용한다.
상기 제1 반응로실(93), 제2 반응로실(94)의 각각에는 공통(각각 독립)의 크리닝용(cleaning)모듈(93A)가 마련되어 있다. 제1 반응로실(93), 제2 반응로실(94)의 각각은 도 64(주요부 개략 구성도)에 도시한 바와 같이, 주로 소오스가스 공급관(93a), 소오스가스 분출(blow-off)플레이트(93b), 플레이트 냉각관(93c), 서셉터(93d), 웨이퍼 가열히터(93e), 반응로냉각관(93f), 배기관(93g), 진공게이트밸브(93h), 진공펌프(93i)로 구성되어 있다. 이것에 한정되지 않지만, 제1 반응로실(93)은 질화규소막(유전체막(36)의 하층의 질화규소막(36A))을 퇴적시키고, 제2 반응로실(94)는 다결정규소막(하층전극층(35) 또는 상층전극층(37))을 퇴적시킬 수 있도록 구성되어 있다.
DRAM(1)은 16Mbit의 대용량으로 구성되면, 예를들면 적층구조의 정보축적용 용량소자C의 하층전극층(35)나 유전체막(36)의 막두께의 제어성이 높게 요구된다. 따라서, 이 DRAM(1)의 제조에는 매엽식의 CVD장치가 적합하다. 상기 제1 반응로실(93), 제2 반응로실(94)의 각각에는 서셉터(93d)로 유지된 반도체웨이퍼(100)의 피퇴적면으로 되는 표면과 대향한 위치에 소오스가스 분출플레이트(93b)를 배치하고 반도체웨이퍼(100)의 표면에 균일한 막두께 및 막질로 막을 퇴적시킬 수 있도록 구성되어 있다. 상기 제1 반응로실(93), 제2 반응로실(94)의 각각은 반응로 냉각관(93f)에 의해 전체적으로 낮은 온도로 유지되고, 웨이퍼 가열히터(93e)에 의해 반도체웨이퍼(100)만 반응에 최적한 온도로 가열되고 있다.
또, 상기 소오스가스 분출플레이트(93b)에는 반도체웨이퍼(100)의 복사열에 의한 온도상승을 저감하기 위해 플레이트 냉각관(93c)가 마련되어 있다. 소오스가스의 분출구의 근방에서 즉시 반응생성된 미립자는 반도체웨이퍼(100)의 표면에 도달한 시점에서 거칠고 큰(粗大) 입자로 성장하여 이물로 되므로 소오스가스 분출플레이트(93b)는 플레이트냉각관(93c)에 의해 냉각할 필요가 있다.
상기 매엽식의 CVD장치는 상술한 바와 같이, 제1 반응로실(93), 제2 반응로실(94)의 각각의 전단에 전처리실(92)가 마련된 일관 연속처리로서, 그 처리방법은 다음과 같다.
우선, 도 62에 도시한 바와 같이, 반도체웨이퍼(100)은 로드/언로드실(90)에서 반송실(91)을 개재시켜 전처리실(92)로 반송된다. 반도체웨이퍼(100)의 표면에는 다결정규소막이 퇴적되어 있다.
다음에, 이 전처리실(92)는 도 62 및 도 63에 도시한 바와 같이 반도체웨이퍼(100)의 표면의 다결정규소막의 표면에 형성된 자연산화규소막을 이방성에칭에 의해 제거한다. 이 이방성에칭은 상술한 바와 같이 산화가스 및 할로겐화합물을 에칭가스로서 사용하여 실행한다.
다음에, 전처리실(92)에서 자연산화규소막이 제거된 반도체웨이퍼(100)은 반송실(91)로 반송되고, 이 반송실(91)에서 상기 다결정규소막의 표면에 자외선 조사램프(95)로 자외선을 조사한다. 이 자외선의 조사는 상기 다결정규소막의 표면에 이방성에칭에 의해 발생한 불소(F)가 부착되므로, 이 불소를 래디컬(radical)로서 다결정규소막의 표면에서 비산시키는 작용을 한다.
다음에, 반도체웨이퍼(100)은 반송실(91)을 거쳐서 제1 반응로실(93), 제2 반응로실(94)의 각각으로 순차 반송되고, 이 제1 반응로실(93), 제2 반응로실(94)의 각각에 있어서 다결정규소막의 표면상에 질화규소막 등이 퇴적된다.
그리고 처리가 종료된 반도체웨이퍼(100)은 반송실(91)을 개재시켜서 로드/언로드실(90)에 수납된다.
이와 같이 반도체웨이퍼(100)의 표면에 퇴적된 다결정규소막(또는 반도체웨이퍼(100)의 표면)에 절연막 또는 도전막을 퇴적시키는 막퇴적방법에 있어서, 진공계내에 있어서 상기 반도체웨이퍼(100)의 표면의 다결정규소막의 표면을 전처리실(92)에서 세정하고 이 다결정규소막의 표면을 노출시키는 공정 및 상기 세정공정과 동일 진공계내에 있어서 상기 다결정규소막의 표면에 상기 제1 반응로실(93) 또는 제2 반응로실(94)에서 절연막 또는 도전막을 퇴적시키는 공정을포함한다. 이러한 구성에 의해, 상기 다결정규소막의 표면에 형성되는 자연산화규소막을 세정공정으로 제거한 후, 대기와 접촉하는 일 없이 상기 다결정규소막의 표면에 절연막 또는 도전막을 퇴적시킬 수 있으므로, 상기 다결정규소막의 표면과 상기 절연막 또는 도전막 사이에 상기 자연산화규소막을 개재시키는 일이 없어진다. 그 결과, 상기 다결정규소막의 표면과 그 표면상에 퇴적되는 절연막 예를들면 유전체막(36)의 질화규소막(36A)의 두께를 상기 자연산화규소막에 상당하는 분만큼 얇게 할 수 있으므로, 적층구조의 정보축적용 용량소자C의 전하 축적량을 증가시킬 수 있다. 또, 다결정규소막의 표면과 그 표면상에 퇴적되는 도전막 사이의 도통을 확실하게 실행할 수 있다.
또, 반도체웨이퍼(100)의 표면의 다결정규소막(또는 반도체웨이퍼(100))의 표면에 절연막을 퇴적시키는 막퇴적방법에 있어서, 진공계내에 있어서 상기 반도체웨이퍼(100)의 표면의 다결정규소막의 표면을 할로겐화합물을 사용하는 이방성 에칭에 의해 세정하고 이 다결정규소막의 표면을 노출시키는 공정, 상기 세정공정과 동일 진공계내에 있어서 상기 노출된 다결정규소막의 표면에 자외선을 조사하는 공정 및 상기 세정공정과 동일 진공계내에 있어서 상기 다결정규소막의 표면에 상기 절연막(예를들면 질화규소막)을 퇴적시키는 공정을 포함한다. 이러한 구성에 의해, 상기 다결정규소막의 표면을 세정했을 때 그 표면에 부착하는 할로겐원소의 래디컬을 상기 자외선으로 제거할 수 있으므로, 상기 다결정규소막의 표면에 퇴적되는 절연막 예를들면 질화규소막의 누설전류의 증대나 에칭속도의 변화를 저감할 수 있다.
(실시예 5)
본 실시예 5는 상술한 실시예 1의 DRAM(1)의 메모리셀M의 적층구조의 정보축적용 용량소자C에 있어서, 하층전극층(35)의 가장 적합한 형성방법 및 실시장치에 대해서 설명한 본 발명의 제5 실시예이다.
본 발명의 실시예 5인 매엽식의 CVD법을 도 65(CVD장치의 소오스가스밸브의 개폐동작을 도시한 타이밍도) 및 도 66(상기 소오스가스의 유량을 나타내는 타이밍도)의 각각에 도시한다.
상기 실시예 1의 DRAM(1)의 메모리셀M의 적층구조의 정보축적용 용량소자C의 하층전극층(35)는 상술한 바와 같이 전하축적량을 증가시키기 위해 두꺼운 막두께로 형성되어 있다. 하층전극층(35)의 막두께가 두꺼운 경우 저항값을 저감시키는 n형 불순물의 도입이 곤란하게 되지만, 본 실시예 5는 상기 n형 불순물이 도입된 다결정규소막을 퇴적시키는 기술 소위 도프드 폴리실리콘기술을 이용하여 상기 하층전극층(35)를 형성하고 있다.
통상 CVD법에 의해 퇴적되는 n형 불순물이 도입되어 있지 않은 다결정규소막은 바닥의 단차부에서 스텝커버리지가 높지만, 막두께가 두꺼워지면 퇴적후의 n형 불순물의 도입이 곤란하다. 한편, CVD법에 의해 퇴적되는 n형 불순물이 도입되어 있는 다결정규소막은 n형 불순물의 도입은 간단하지만 바닥의 단차부에서 스텝커버리지가 나쁘다. 그래서, 본 실시예 5는 n형 불순물이 도입되어 있지 않은 다결정규소막, n형 불순물이 도입되어 있는 다결정규소막의 각각을 교대로 적층하여 바닥의 단차부에서의 스텝커버리지를 향상시킨다. 또, 각각의 다결정규소막을 퇴적시킨 후에는 열처리를 실시하고 n형 불순물이 도입되어 있는 다결정규소막에서 n형 불순물이 도입되어 있지 않은 다결정규소막으로 n형 불순물을 도입한다.
도 65는 CVD장치의 소오스가스 공급관에 배치된 제어밸브의 개폐동작을 도시한 도면이다. 소오스가스는 무기실란(SiH4또는 Si2H6)가스, 포스핀(PH3)가스의 각각을 사용한다. 소오스가스중 무기실란가스의 공급을 제어하는 밸브는 도 65의 (A)에 도시한 바와 같이 소정의 막두께에 도달하도록 일정시간 개방된다. 이것에 대해서 포스핀 가스를 공급하는 제어밸브는 도 65의 (B)에 도시한 바와 같이 무기실란가스의 제어밸브의 개방시에 정기적으로 개폐동작을 반복한다. 도 66의 (A)에는 상기 제어밸브에 의해 공급이 제어된 무기실란가스의 유량, 도 66의 (B)에는 포스핀가스의 유량의 각각을 도시하고 있다. 또, 상기 포스핀가스의 단속적인 공급은 매스플로(mass flow) 콘트롤러의 설정값을 증감시키는 것에 의해서도 제어할 수 있다. 이 제어밸브 또는 매스플로 콘트롤러에 의한 포스핀가스의 단속적인 공급의 전환은 1∼2초 정도의 고속으로 실행할 수 있다.
또, 도 67(매엽식의 CVD장치의 개략 구성도)에 도시한 바와 같이, 소오스가스(PH3)공급관(93a)의 반응로실(93)(또는 (94))의 근방에 스톱밸브(93j)를 마련하고, 이 스톱밸브(93j)에 의해 소오스가스를 반응로실(93), 진공펌프(93i)의 각각으로 고속으로 공급해도 된다. 이 도 67에 도시한 CVD장치는 포스핀가스의 단속적인 공급의 전환을 약 0. 1초 정도로 실행할 수 있다.
이와 같이 단차형상을 갖는 바닥 표면상에 다결정규소막(예를들면 하층전극층(35))을 퇴적시키는 막퇴적방법에 있어서, 상기 바닥표면상에 저항값을 저감시키는 n형 불순물을 함유하는 다결정규소막, 상기 n형 불순물을 함유하지 않는 다결정규소막의 각각을 교대로 여러층 퇴적시키는 공정 및 이 적층된 다결정규소막에 열처리를 실시하고 상기 n형 불순물을 함유하는 다결정규소막에서 n형 불순물을 함유하지 않는 다결정규소막으로 상기 n형 불순물을 확산시키는 공정을 포함한다. 이러한 구성에 의해, 상기 바닥표면의 단차형상의 영역에 있어서 n형 불순물을 함유하는 다결정규소막의 스텝커버리지를 n형 불순물을 함유하지 않는 다결정규소막으로 보충할 수 있으므로, 다결정규소막의 막두께를 균일화할 수 있음과 동시에, 상기 n형 불순물을 함유하는 다결정규소막에서 n형 불순물을 함유하지 않는 다결정규소막으로 상기 n형 불순물을 확산시킬 수 있으므로, 상기 여러개 적층된 다결정규소막의 불순물농도를 균일화하면서 두꺼운 막두께를 확보할 수 있다.
또, 단차형상을 갖는 바닥표면상에 다결정규소막을 퇴적시키는 막퇴적방법에 있어서, 상기 다결정규소막을 퇴적시키는 진공계내에 무기실란가스를 일정 유량 흐르게 하고, 열분해에 따라 불순물을 함유하지 않는 다결정규소막을 퇴적함과 동시에 상기 진공계내에 유량을 정기적으로 증감해서 포스핀가스를 흐르게 하여 상기 퇴적되는 다결정규소막에 정기적으로 n형 불순물(p)를 함유시킨다. 이러한 구성에 의해 상기 n형 불순물을 함유하는 다결정규소막, n형 불순물을 함유하지 않는 다결정규소막의 각각을 동일 진공계내에서 연속적으로 퇴적시킬 수 있으므로, 다결정규소막의 퇴적시간을 단축할 수 있다. 즉, DRAM(1)의 스루풋(throughput)을향상시킬 수 있다.
(실시예 6)
본 실시예 6은 상술한 DRAM(1)의 제조방법에 있어서, MISFET의 임계값전압을 설정하는 공정을 저감한 본 발명의 제6 실시예이다.
본 발명의 실시예 6인 DRAM(1)의 제조방법에 대해서 도 68 내지 도 71(각 제조공정마다 도시한 주요부 단면도)를 사용해서 간단하게 설명한다.
본 실시예 6은 상기 실시예 1의 DRAM(1)에서 사용되는 6개의 MISFET의 임계값전압을 설정한다. 즉, n채널 MISFET로서는 메모리셀M의 메모리셀 선택용 MISFET Qs, 표준임계값 전압을 갖는 n채널 MISFET Qn, 저임계값 전압을 갖는 n채널 MISFET Qn의 각각이다. p채널 MISFET로서는 표준임계값 전압을 갖는 p채널 MISFET Qp, 저임계값 전압을 갖는 p채널 MISFET Qp, 고임계값 전압을 갖는 p채널 MISFET Qp의 각각이다.
상기 메모리셀 선택용 MISFET Qs(후술하는 제조방법에 있어서 영역 I에 형성된다)는 n채널 MISFET로서는 가장 높은 임계값전압으로 설정된다. 즉, 메모리셀 선택용 MISFET Qs는 메모리셀어레이(11E)에 있어서, p-형 웰영역(22)의 주면부에 p형 반도체영역(25B)가 형성되므로, 표면의 불순물농도가 높아져서 임계값전압이 높게 설정된다. 구체적으로, 메모리셀 선택용 MISFET Qs는 게이트길이 치수를 0. 8㎛로 형성한 경우, 임계값전압을 0. 8V로 설정하고 있다.
상기 표준임계값 전압을 갖는 n채널 MISFET Qn(영역Ⅲ에 형성된다)은 센스앰프회로(SA)(13)을 제외한 주변회로의 대부분 즉 저전원전압Vcc로 동작시키는 영역에서 사용되고 있다. 이 표준임계값 전압을 갖는 n채널 MISFET Qn은 게이트길이치수를 0. 8㎛로 형성한 경우, 임계값전압을 0. 5V로 설정하고 있다.
상기 저임계값 전압을 갖는 n채널 MISFET Qn(영역Ⅱ에 형성된다)은 주로 상기 센스앰프회로(13), 출력버퍼회로(1702)의 각각에서 사용되고 있다. 이 저임계값 전압을 갖는 n채널 MISFET Qn은 게이트전극(27)의 가공편차, 특히 게이트길이치수의 변동에 따른 임계값전압의 변동을 저감하기 위해 게이트길이치수를 길게 구성하고 있다. 센스앰프회로(13)은 게이트길이치수가 길어지면, 정보판정시의 감도가 저하하므로 n채널 MISFET Qn의 임계값전압을 낮게 하고 있다. 또, 출력버퍼회로(1702)는 게이트길이치수가 길어지면, 차단(次段) 장치의 구동능력이 저하되므로 n채널 MISFET Qn의 임계값전압을 낮게 설정하고 있다. 이 저임계값 전압을 갖는 n채널 MISFET Qn은 게이트길이치수를 1. 4㎛로 형성하고 임계값전압을 0. 5V로 설정하고 있다. 즉, 저임계값 전압을 갖는 n채널 MISFET Qn은 게이트길이치수를 0. 8㎛로 다시 환산하면 임계값전압을 0. 3V로 설정하고 있는 것으로 된다.
한편, 상기 표준임계값 전압을 갖는 p채널 MISFET Qp(영역Ⅳ에 형성된다)는 센스앰프회로(13)을 제외한 주변회로의 대부분 즉 저전원전압Vcc로 동작시키는 영역에서 사용되고 있다. 이 표준임계값 전압을 갖는 p채널 MISFET Qp는 게이트길이치수를 0. 8㎛로 형성한 경우, 임계값전압을 -0. 5V로 설정하고 있다.
상기 저임계값 전압을 갖는 p채널 MISFET Qp(영역 V에 형성된다)는 상기 센스앰프회로(13)에서 사용된다. 또, 저임계값 전압을 갖는 p채널 MISFET Qp는 VCC용 리미터회로(1804), VDL용 리미터회로(1810)의 각각의 기준전압발생회로의 기준전위(상기 저전원전압Vcc 약 3. 3V를 형성하기 위한 기준전위 -1. 0V)를 형성하는 한쪽의 p채널 MISFET Qp로서 사용된다. 센스앰프회로(13)으로서 사용되는 저임계값 전압을 갖는 p채널 MISFET Qp는 게이트길이치수를 1. 4㎛로 형성하고, 임계값 전압을 -0. 5V로 설정하고 있다(임계값 전압의 절대값은 낮다). 즉, 저임계값 전압을 갖는 p채널 MISFET Qp는 게이트길이치수를 0. 8㎛로 다시 환산하면 임계값 전압을 -0. 2V로 설정하고 있는 것으로 된다. 한편, 기준전압 발생회로에서 사용되는 저임계값 전압을 갖는 p채널 MISFET Qp는 게이트길이치수를 8㎛로 형성하고 임계값 전압을 -0. 6V로 설정하고 있다. 즉, 저임계값 전압을 갖는 p채널 MISFET Qp는 게이트길이치수를 0. 8㎛로 다시 환산하면 임계값 전압을 -0. 2V로 설정하고 있는 것으로 된다.
상기 고임계값 전압을 갖는 p채널 MISFET Qp(영역Ⅵ에 형성된다)는 상기 기준전압 발생회로의 기준전위를 형성하는 다른쪽의 p채널 MISFET Qp로서 사용된다. 이 기준전압발생회로에서 사용되는 고임계값 전압을 갖는 p채널 MISFET Qp는 게이트길이치수를 8㎛로 형성하고, 임계값 전압을 -1. 6V로 설정하고 있다(임계값 전압의 절대값은 높다). 즉, 고임계값 전압을 갖는 p채널 MISFET Qp는 게이트길이치수를 0. 8㎛로 다시 환산하면 임계값 전압을 -1. 2V로 설정하고 있는 것으로 된다.
다음에, 이 DRAM(1)의 각각의 MISFET의 형성방법에 대해서 간단히 설명한다.
우선, 상술한 실시예 1의 DRAM(1)의 제조방법과 마찬가지로 p-형 반도체기판(20)의 주면부에 n-형 웰영역(21), p-형 웰영역(22)의 각각을 형성하고,그후 소자간 분리용 절연막(23), p형 채널 스토퍼영역(24), p형 채널 스토퍼영역(25A), p형 반도체영역(25B)의 각각을 순차 형성한다. 이 형성된 상태를 도 68에 도시한다. 상기 DRAM(1)은 고집적화에 따라 p채널 MISFET Qp 사이의 격리치수가 축소되어 분리능력이 저하되므로, 상기 n-형 웰영역(21)의 불순물농도는 약간 높게 설정된다. 구체적으로, n-형 웰영역(21)은 예를들면 1×1013∼3×1013atoms/㎠정도의 불순물농도로 설정한다. 이 n-형 웰영역(21)의 불순물농도는 영역Ⅵ에 형성되는 p채널 MISFET Qp의 고임계값 전압(절대값)을 설정할 수 있다. 한편, 상기 DRAM(1)은 고집적화에 따라 표준임계값 전압을 갖는 n채널 MISFET Qn의 게이트길이치수가 축소되므로 기판효과정수가 저하되고 p-형 웰영역(22)의 불순물농도는 단채널효과를 억제하기 위해 약간 높게 설정할 수 있다. 구체적으로, p-형 웰영역(22)가 예를들면 7×1012∼9×1012atoms/㎠정도의 불순물농도로 설정된다. 이 p-형 웰영역(22)의 불순물농도는 영역Ⅱ에 형성되는 n채널 MISFET Qn의 저임계값 전압을 설정할 수 있다. 또, 상기 p-형 웰영역(22)의 불순물농도 및 p형 반도체영역(25B)로부터의 불순물의 비등에 의해 영역Ⅰ의 메모리셀 선택용 MISFET Qs의 고임계값 전압을 설정할 수 있다.
다음에, 도 69에 도시한 바와 같이, 영역Ⅲ에 p형 불순물(22p)를 도입하고 n채널 MISFET Qn의 표준임계값 전압을 설정한다. p형 불순물(22p)는 예를들면 1×1012∼2×1012atoms/㎠정도의 불순물농도의 B(붕소)를 사용하여 15∼25KeV정도의에너지의 이온주입법으로 도입한다. 이 p형 불순물(22p)의 도입시에는 도 69에 도시한 불순물 도입마스크(예를들면 포토레지스트막)(110)을 사용한다.
다음에, 도 70에 도시한 바와 같이, 영역Ⅳ에 p형 불순물(21P1)을 도입하고 p채널 MISFET Qp의 표준임계값 전압을 설정한다. p형 불순물(21P1)은 예를들면 2. 0×1012∼2. 2×1012atoms/㎠정도의 불순물농도의 B(붕소)를 사용하여 15∼25KeV정도의 에너지의 이온주입법으로 도입한다. 이 p형 불순물(21P1)의 도입시에는 도 70에 도시한 불순물 도입마스크(예를들면 포토레지스트막)(111)을 사용한다.
다음에, 도 71에 도시한 바와 같이, 영역Ⅴ에 p형 불순물(21P2)를 도입하고 p채널 MISFET Qp의 저임계값 전압을 설정한다. 이 p형 불순물(21P2)는 예를들면 2. 4×1012∼2. 6×1012atoms/㎠정도의 불순물농도의 B(붕소)를 사용하여 15∼25KeV정도의 에너지의 이온주입법으로 도입한다. 이 p형 불순물(21P2)의 도입시에는 도 70에 도시한 불순물 도입마스크(예를들면 포토레지스트막)(112)를 사용한다.
또한, 상술한 임계값전압 조정용 불순물의 도입순서는 이것에 한정되지 않고 어느것을 먼저 또는 나중에 도입해도 좋다.
이와 같이 상보형 MISFET를 갖는 DRAM(1)에 있어서, n채널 MISFET Qn의 저임계값 전압을 설정하는 불순물농도로 p-형 웰영역(22), p채널 MISFET Qp의 고임계값전압(절대값)을 설정하는 불순물농도로 n-형 웰영역(21)의 각각을 p-형 반도체기판(20)의 다른영역의 주면부에 형성하는 공정 및 상기 p-형 웰영역(22)의 주면부에 임계값 전압조정용 p형 불순물(22p)를 도입하고 n채널 MISFET Qn의 표준임계값 전압을 설정함과 동시에 상기 n-형 웰영역(21)의 주면부에 임계값전압 조정용 불순물(21P1)(또는 (21P2))를 도입하고 p채널 MISFET의 표준(또는 절대값이 낮은) 임계값전압을 설정하는 공정을 포함한다. 이러한 구성에 의해 상기 n채널 MISFET의 저임계값 전압을 p-형 웰영역(22)의 불순물농도로 설정함과 동시에 상기 p채널 MISFET Qp의 고임계값 전압을 n-형 웰영역(21)의 불순물 농도로 설정할 수 있고, 4종류의 임계값 전압의 설정을 2회의 임계값전압 조정용 p형 불순물(22p), (21P1)(또는 (21P2))의 각각의 도입으로 실행할 수 있으므로, 임계값전압 조정용 불순물의 도입공정수를 저감할 수 있다.
또, 상기 n-형 웰영역(21), p-형 웰영역(22)의 각각은 p-형 반도체기판(20)의 주면부에 각각에 대해서 자기정합적으로 형성한다. 이러한 구성에 의해, 상기 n-형 웰영역(21), p-형 웰영역(22)의 각각 이외에 p-형 반도체기판(20)의 표면을 노출시키는 공정이 필요 없으므로, 이 공정에 상당하는 분만큼 DRAM(1)의 제조공정수를 저감할 수 있다.
또, 기준전압을 발생시키는 p채널 MISFET Qp 및 표준임계값 전압을 갖는 p채널 MISFET Qp를 구비한 DRAM(1)에 있어서, 상기 기준전압을 발생시키는 p채널 MISFET Qp의 고임계값 전압(절대값이 높다)을 설정하는 불순물농도로 n-형웰영역(21)을 형성하는 공정, 이 n-형 웰영역(21)의 다른 영역에 임계값전압 조정용 불순물(21P1)(또는 (21P2))를 도입하고 p채널 MISFET Qp의 표준임계값 전압(또는 저임계값 전압)을 설정하는 공정 및 이 n-형 웰영역(21)의 다른 영역에 임계값전압 조정용 불순물(21P2)(또는 (21P1))을 도입하고 p채널 MISFET Qp의 저임계값 전압(또는 표준임계값 전압)을 설정하는 공정을 포함한다. 이러한 구성에 의해, 상기 기준전압을 발생시키는 p채널 MISFET Qp의 저임계값 전압을 n-형 웰영역(21)의 불순물 농도로 설정할 수 있고, 3종류의 임계값 전압의 설정을 2회의 임계값전압 조정용 불순물(21P1), (21P2)의 각각의 도입으로 실행할 수 있으므로, 임계값 전압 조정용 불순물의 도입공정수를 저감할 수 있다.
(실시예 7)
본 실시예 7은 상술한 실시예 1의 DRAM(1)에 있어서, 메모리셀M의 적층구조의 정보축적용 용량소자C의 전하축적량을 증가시킨 본 발명의 제7 실시예이다.
본 발명의 실시예 7인 DRAM(1)의 주요부를 도 72(소정의 제조공정에 있어서의 메모리셀 어레이의 주요부 평면도)에 도시한다.
도 72에 도시한 바와 같이, 본 실시예 7의 DRAM(1)의 메모리셀M은 적층구조의 정보축적용 용량소자C의 하층전극층(35)에 홈(35g)를 마련하고 있다. 즉, 적층구조의 정보축적용 용량소자C는 상기 하층전극층(35)의 홈(35g)의 내벽에 의해 높이 방향으로 표면적을 증가시킬 수 있으므로 전하축적량을 향상시킬 수 있다. 이 홈(35g)는 워드선(WL)(27)의 연장방향으로 하층전극층(35)를 횡단하도록 구성되어 있다.
다음에, 상기 메모리셀M의 적층구조의 정보축적용 용량소자C의 형성방법에 대해서 도 73∼도 76(각 제조공정마다 도시한 주요부 단면도)을 사용해서 간단히 설명한다.
우선, 상술한 실시예 1의 DRAM(1)의 제조방법과 마찬가지로 메모리셀M의 메모리셀 선택용 MISFET Qs를 형성한 후, 도 73에 도시한 바와 같이 층간절연막(33)을 형성한다.
다음에, 도 74에 도시한 바와 같이 상기 층간절연막(33)상을 포함하는 기판전면에 다결정규소막(35B)를 형성한다. 다결정규소막(35B)는 상술한 바와 같이 두꺼운 막두께로 형성되고, 저항값을 저감시키는 n형 불순물이 도입되어 있다. n형 불순물의 도입에는 상기 실시예 1에 기재된 다결정규소막을 분할해서 여러층 퇴적시키고 그 퇴적시마다 열확산법으로 n형 불순물을 도입하는 방법을 채용한다. 또, n형 불순물의 도입에는 상기 실시예 5에 기재된 n형 불순물이 도입되어 있지 않은 다결정규소막, n형 불순물이 도입되어 있는 다결정규소막의 각각을 교대로 적층하고 그 후에 열처리를 실시하는 방법을 채용한다.
다음에, 도 75에 도시한 바와 같이, 메모리셀 선택용 MISFET Qs와 적층구조의 정보축적용 용량소자C의 하층전극층(35)의 접속부분에 있어서 다결정규소막(35B), 층간절연막(33)의 각각을 순차 제거하고 홈(35g)를 형성한다. 홈(35g)는 예를들면 이방성 에칭으로 형성된다. 이 홈(35g)를 형성하는 것에 의해 메모리셀 선택용 MISFET Qs의 다른쪽의 n형 반도체영역(29)의 표면이 노출된다.
다음에, 상기 홈(35g)의 내벽의 표면 및 노출된 n형 반도체영역(29)의 표면을 포함하는 다결정규소막(35B)의 전체 표면상에 다결정규소막(35C)를 형성한다. 이 다결정규소막(35C)는 상기 홈(35g)내를 매립하지 않을 정도의 얇은 막두께(단차형상을 확보할 수 있는 막두께)로 형성된다. 다결정규소막(35C)에는 n형 불순물이 도입되고, 이 n형 불순물은 메모리셀 선택용 MISFET Qs의 단채널효과를 저감하기 위해 다결정규소막(35B)에 비해서 낮은 불순물농도로 도입된다.
다음에, 도 76에 도시한 바와 같이, 상기 다결정규소막(35C), (35B)의 각각을 순차 패터닝하여 하층전극층(35)를 형성한다. 그 이후의 제조방법은 상기 실시예 1의 DRAM(1)의 제조방법과 실질적으로 동일하므로 여기에서는 설명은 생략한다.
이와 같이 DRAM(1)의 메모리셀M의 적층구조의 정보축적용 용량소자C에 있어서, 하층전극층(35)에 홈(35g)를 마련하는 것에 의해 상기 홈(35g)에 상당하는 분만큼 전하축적량을 향상시킬 수 있다.
또, 상기 적층구조의 정보축적용 용량소자C의 하층전극층(35)는 도 77(소정의 제조공정에 있어서의 메모리셀의 주요부 평면도)에 도시한 바와 같이, 상보성 데이타선(DL)(50)의 연장방향으로 횡단하는 홈(35g)를 마련해도 좋다. 본 실시예 7의 DRAM(1)은 2교점방식을 채용하고 있으므로, 하층전극층(35)의 워드선(27)의 연장방향의 배치간격이 작고, 하층전극층(35)가 상보성 데이타선(50)의 연장방향으로 긴 장방형상으로 형성되어 있다. 따라서, 상기 홈(35g)에 의한 하층전극층(35)의 표면 면적의 증가가 상술한 것에 비해서 커진다.
이 도 77에 도시한 적층구조의 정보축적용 용량소자C의 형성방법에 대해서는 도 78 내지 도 80(각 제조공정마다 도시한 주요부 단면도)를 사용해서 간단히 설명한다.
우선, 도 78에 도시한 바와 같이 층간절연막(33)상을 포함하는 기판전면에 다결정규소막(35B)를 형성한다.
다음에, 도 79에 도시한 바와 같이 상기 다결정규소막(35B)에 홈(35g)를 형성한다.
다음에, 상기 다결정규소막(35B)상에 다결정규소막(35C)를 형성하고, 이 다결정규소막(35C), (35B)의 각각에 패터닝을 실시하는 것에 의해 도 80에 도시한 바와 같이 하층전극층(35)를 형성할 수 있다.
또, 상기 도 72 내지 도 76에서 설명한 적층구조의 정보축적용 용량소자C의 하층전극층(35)는 도 81 내지 도 84(각 제조공정마다 도시한 주요부 단면도)에 도시한 바와 같이 전하축적량을 더욱 향상시킬 수 있다.
우선, 도 81에 도시한 바와 같이 다결정규소막(35B)를 형성한 후 도 82에 도시한 바와 같이 홈(35g)를 형성한다.
다음에, 도 83에 도시한 바와 같이 다결정규소막(35B)를 미리 하층전극층(35)의 형상으로 패터닝함과 동시에 홈(35g)를 형성한다.
다음에, 상기 홈(35g)의 내벽의 표면상, 다결정규소막(35B)의 표면상 및 n형 반도체영역(29)의 노출된 표면상을 포함하는 기판전면에 다결정규소막(35C)를 형성한다.
다음에, 상기 다결정규소막(35C)를 이방성에칭으로 패터닝하는 것에 의해 하층전극층(35)를 형성한다. 하층전극층(35)는 상기 홈(35g)에 의해 상술한 바와 마찬가지로 전하축적량을 향상시킬 수 있음과 동시에 하층전극층(35)의 다결정규소막(35B)의 바깥둘레의 측벽에 다결정규소막(35C)를 잔존시킬 수 있으므로, 이 잔존하는 다결정규소막(35C)의 막두께에 상당하는 분만큼 전하축적량을 더욱 향상시킬 수 있다.
또, 마찬가지로 상기 도 77 내지 도 80에서 설명한 적층구조의 정보축적용 용량소자C의 하층전극층(35)는 도 85 내지 도 88(각 제조공정마다 도시한 주요부 단면도)에 도시한 바와 같이, 전하축적량을 더욱 향상시킬 수 있다.
우선, 도 85에 도시한 바와 같이 다결정규소막(35B)를 형성한 후 도 86에 도시한 바와 같이 홈(35g)를 형성한다.
다음에, 도 87에 도시한 바와 같이 다결정규소막(35B)를 미리 하층전극층(35)의 형상으로 패터닝한다.
다음에, 상기 홈(35g)의 내벽의 표면상, 다결정규소막(35B)의 표면상 및 n형 반도체영역(29)의 노출된 표면상을 포함하는 기판전면에 다결정규소막(35C)를 형성한다.
다음에, 상기 다결정규소막(35C)를 이방성에칭으로 패터닝하는 것에 의해 하층전극측(35)를 형성한다. 하층전극층(35)는 다결정규소막(35B)의 바깥둘레의 측벽에 다결정규소막(35C)를 잔존시킬 수 있으므로, 이 잔존하는다결정규소막(35C)의 막두께에 상당하는 분만큼 전하축적량을 더욱 향상시킬 수 있다.
(실시예 8)
본 실시예 8은 상술한 실시예 1의 DRAM(1)의 제조방법에 있어서 마스크맞춤(얼라인먼트) 어긋남량을 저감하여 집적도를 향상시킨 본 발명의 제8 실시예이다.
본 발명의 실시예 8인 DRAM(1)의 제조프로세스에 있어서 얼라인먼트 관계를 도 89(얼라인먼트 트리도)에 도시한다.
상기 실시예 1의 DRAM(1)은 제조공정에 있어서 하층의 패턴에 대해서 상층의 패턴을 얼라인먼트(위치맞춤)를 실행하고 있다. 도 89의 (a)에 X방향(예를들면 워드선의 연장방향)의 얼라인먼트의 관계를 도시한다. 본 실시예 8의 DRAM(1)은 얼라인먼트의 기준을 n-형 웰영역(21)로 실행하고 있다. 소자간 분리용 절연막(23)은 n-형 웰영역(21)에 대해서 X방향의 얼라인먼트를 실행하고 있다. 게이트전극(워드선)(27)은 소자간 분리용 절연막(23)에 대해서 X방향의 얼라인먼트를 실행하고 있다. 이 게이트전극(27)은 그의 상층의 얼라인먼트의 기준으로 된다. 적층구조의 정보축적용 용량소자C의 하층전극층(35), 상층전극층(37), 접속구멍(40A)의 각각은 상기 게이트전극(27)에 대해서 X방향의 얼라인먼트를 실행하고 있다.
이것에 대해서 도 89의 (b)에 Y방향(예를들면 상보성 데이타선의 연장방향)의 얼라인먼트의 관계를 도시한다. 본 실시예 8의 DRAM(1)은 X방향 및 Y방향의 2방향에서 얼라인먼트를 실행하고 있다. 마찬가지로, n-형 웰영역(21)은얼라인먼트의 기준으로 되고, 소자간 분리용 절연막(23)은 n-형 웰영역(21)에 대해서 Y방향의 얼라인먼트를 실행하고 있다. 게이트전극(27)은 소자간 분리용 절연막(23)에 대해서 Y방향의 얼라인먼트를 실행하고 있다. 하층전극층(35)는 X방향의 얼라인먼트와는 달리 소자간 분리용 절연막(23)에 대해서 Y방향의 얼라인먼트를 실행하고 있다. 상층전극층(37), 접속구멍(40A)의 각각은 상기 게이트전극(27)에 대해서 Y방향의 얼라인먼트를 실행하고 있다.
상기 소자간 분리용 절연막(23)에 대해서 적층구조의 정보축적용 용량소자C의 하층전극층(35)가 크게 얼라인먼트 어긋남을 발생시킨 경우 메모리셀 선택용 MISFET Qs의 다른쪽의 n형 반도체영역(29)와 하층전극층(35)를 접속하는 접속구멍(34)에 개구가 발생한다(도 1 참조). 이 개구에 의해 하층전극층(35)의 가공시 접속구멍(34)내에서 노출하는 n형 반도체영역(29)의 표면이 에칭되어 버린다. 따라서, 소자간 분리용 절연막(23)에 대해서 하층전극층(35)의 얼라인먼트 어긋남량은 최소한으로 억제할 필요가 있다.
상기 하층전극층(35)를 그의 하층인 게이트전극(27)에 대해서 단순히 X방향, Y방향의 각각의 얼라인먼트를 실행한 경우, 소자간 분리용 절연막(23)과 게이트전극(27) 사이, 게이트전극(27)과 하층전극층(35) 사이의 각각의 얼라인먼트 어긋남량 σ가 발생하므로, 소자간 분리용절연막(23)에 대한 하층전극층(35)의 얼라인먼트 어긋남량은 1. 4σ로 된다.
그래서, 본 실시예 8에 있어서 하층전극층(35)는 도 89의 (a)에 도시한 바와 같이 1층 아래의 패턴인 게이트전극(27)에 대해서 X방향(또는 Y방향)의 얼라인먼트를 실행하고, 도 89의 (b)에 도시한 바와 같이 2층 아래의 패턴인 소자간 분리용 절연막(23)에 대해서 Y방향(또는 X방향)의 얼라인먼트를 실행하고 있다. 즉, 적층구조의 정보축적용 용량소자C의 하층전극층(35)는 소자간 분리용 절연막(23)에 대해서 또 게이트전극(27)에 대해서 얼라인먼트 어긋남량σ밖에 발생하지 않는다. 이 하층전극층(35)는 상층의 얼라인먼트의 기준으로 되지 않는 층이므로, 상술한 바와 같이 다른층에 걸쳐서 얼라인먼트할 수 있다.
이와 같이 소자간 분리용 절연막(23), 게이트전극(27), 하층전극층(35)의 각각 다른 3층의 패턴을 X방향 및 Y방향으로 얼라인먼트하는 얼라인먼트방법에 있어서, 상기 게이트전극(제2층째 패턴)(27)을 그의 하층의 소자간 분리용 절연막(제1층째 패턴)(23)에 대해서 X방향 및 Y방향으로 얼라인먼트를 실행하고, 이 게이트전극(27)상에 형성되는 하층전극층(제3층째 패턴)(35)를 그의 하층의 게이트전극(27)에 대해서 X방향(또는 Y방향)으로 얼라인먼트함과 동시에 또 하층의 소자간 분리용 절연막(23)에 대해서 Y방향(또는 X방향)으로 얼라인먼트한다. 이러한 구성에 의해, 상기 소자간 분리용 절연막(23)과 게이트전극(27) 사이의 얼라인먼트 어긋남량, 상기 소자간 분리용 절연막(23)과 하층전극층(35) 사이의 얼라인먼트 어긋남량의 각각을 실질적으로 동일하게 할 수 있으므로, 소자간 분리용 절연막(23)과 하층전극층(35)사이의 얼라인먼트 어긋남량을 저감할 수 있다. 이 결과 제조공정에 있어서의 마스크맞춤 여유치수에 상당하는 분만큼 DRAM(1)의 집적도를 향상시킬 수 있다. 또 상술한 바와 같이 메모리셀 선택용 MISFET Qs의 다른쪽의 n형 반도체영역(29)와 하층전극층(35)를 접속하는 접속구멍(34)내에 있어서 개구가 없어진다.
(실시예 9)
본 실시예 9는 상술한 실시예 1의 DRAM(1)에 있어서, 상기 실시예 8에 기재된 얼라인먼트 방법을 실시할 때의 타겟마크의 적합한 형성방법을 설명하는 본 발명의 제9 실시예이다.
본 실시예 9인 DRAM(1)의 타겟 마크부분의 구조를 도 90(주요부 단면도)에 도시한다.
도 90에 도시한 바와 같이 타겟마크TM은 DRAM(1)의 층간절연막(53)에 형성되는 접속구멍(53D) 및 층간절연막(53)상에 형성되는 배선(55)로 구성된다. 타겟마크TM은 반도체웨이퍼상태에 있어서 각 DRAM(1)의 형성영역사이의 스크라이브에리어, DRAM(1)의 형성영역의 내부 또는 더미 DRAM(1)(DRAM으로서 사용하지 않고 얼라인먼트의 타겟마크로서 사용한다)의 형성영역에 배치된다.
상기 타겟마크TM은 층간절연막(51)상에 배선(천이금속막)(52)가 형성되어 있지 않은 영역에 있어서 접속구멍(53D)를 형성하는 것에 의해 형성할 수 있다. 이 접속구멍(53D)의 내부에는 하층에 배선(52)가 존재하지 않으므로, 선택 CVD법에 의해 매립용 천이금속막(54)가 퇴적되지 않고, 배선(55)는 스텝커버리지가 나쁜 알루미늄 합금막(55B)를 사용하고 있으므로, 접속구멍(53D)의 단차형상에 의해 배선(55)의 표면에 단차형상이 형성된다. 이 단차형상이 상기 타겟마크TM로서 사용된다.
이와 같이 상기 타겟마크TM은 DRAM(1)의 제조공정의 접속구멍(53D)를 형성하는 공정, 배선(55)를 형성하는 공정의 각각을 겸용해서 형성할 수 있으므로 제조공정수를 저감할 수 있다.
(실시예 10)
본 실시예 10은 상술한 실시예 1의 DRAM(1)의 제조방법에 있어서, 포토리도그래피기술의 노출시의 초점심도 및 해상도를 향상시킨 본 발명의 제10 실시예이다.
본 발명의 실시예 10인 DRAM(1)의 제조프로세스에서 사용되는 포토리도그래피기술의 각 공정을 도 91(개념도), 도 92(공정흐름도)의 각각에 도시한다.
본 실시예 10의 포토리도그래피기술은 FLEX(Focus Latitude Enhancement Exposure)법 및 CEL(Contrast Enhancement Lithography)법을 사용하고 포토레지스트막의 노출시의 초점심도 및 해상도를 향상시키고 있다. 이 포토리도그래피기술의 노출처리의 순서는 다음과 같다.
도 91 및 도 92에 도시한 바와 같이, 우선 반도체웨이퍼(100)에 포토레지스트막(120)을 도포한다<1> .
다음에, 상기 반도체웨이퍼(100)에 도포된 포토레지스트막(12)의 표면에 광화학적인 CEL재(121A)를 적하(滴下)하고 광화학적인 CEL막(12-1)을 도포한다<2>. 광화학적인 CEL막(121)로서는 예를들면 도 93(구조식)에 도시한 바와 같이 니트론을 사용한다. 이 광화학적인 CEL막(121)은 도 94(노출에 대한 투과율을 도시한 도면)에 도시한 바와 같이 일정량 이상의 광을 조사하면(조사개시 t1) 투명화하는(bleached) 성질을 갖고 있다. 또, 광화학적인 CEL막(121)은 광조사를 정지하면(조사종료 t2) 점차 불투명화하는 성질을 갖고 있다. 또, 이들의 성질은 반복되는 성질을 갖고 있다.
다음에, 투영노출장치에 있어서 투영광학계(124) 및 상기 광화학적인 CEL막(121)을 개재시켜서 레티클(125)의 패턴을 상기 반도체웨이퍼(100)의 표면에 도포된 포토레지스트막(120)에 전사한다<3>. 이 노출은 FLEX법을 사용하여 초점심도를 변경하면서 패턴을 중첩해서 노출시킨다.
도 95에 광화학적인 CEL막(121)의 유무에 의한 라인 앤드 스페이스 패턴으로의 FLEX법의 적용시의 초점심도의 차를 도시한다. 도 95의 (a)는 라인 앤드 스페이스 패턴의 반도체웨이퍼(100)의 표면(포토레지스트막(120)중)에서의 노출시의 광강도 프로파일을 도시한다. 도 95의 (a)에 도시한 바와 같이 레티클(125)의 크롬패턴(125A)가 존재하지 않는 위치에 대응하는 부분에 광이 조사되고 초점위치(0㎛)의 광강도가 최대이고 초점위치에서 상하로 어긋남에 따라서 광강도가 저하해 간다.
도 95의 (b)에 FLEX법을 적용하여 반도체웨이퍼(100)의 표면을 단계적으로 상하로 이동시키고 초점심도를 높인 경우에 있어서 광강도 프로파일과 광화학적인 CEL막(121)의 특성의 관계를 도시한다. 도 95의 (b)에 있어서 반도체웨이퍼(100)의 표면을 0. 5㎛상승시키면, (a) 광강도는 포토레지스트막(120)이 깊은 위치가 높아진다. 이 광강도가 광화학적인 CEL막(121)을 투명화하는 일정량에 도달하면, (b) 포토레지스트막(120)에는 상기 일정량을 초과한 양의 광조사가 실행된다. 상기 광강도가 일정량 이하인 경우, 즉 포토레지스트막(120)이 얕은 위치는 광조사가 광화학적인 CEL막(121)에 의해 차단된다. 다음에, 도 95의 (b)에 있어서 반도체웨이퍼(100)의 표면을 0. 5㎛ 하강시키면, (c) 광강도는 포토레지스트막(120)이 얕은 위치가 높아진다. 이 광강도가 광화학적인 CEL막(121)을 투명화하는 일정량에 도달하면, (d) 포토레지스트막(120)에는 상기 일정량을 초과한 양의 광조사가 실행된다. 상기 광강도가 일정량 이하인 경우, 즉 포토레지스트막(120)이 깊은 위치는 광조사가 광화학적인 CEL막(121)에 의해 차단된다.
도 95의 (c)에는 상기 도 95의 (b)에 도시한 FLEX법을 적용한 2회의 광조사의 합계의 광강도 프로파일을 나타내고, (a+b)는 광화학적인 CEL막(121)이 없는 경우이고, (a×b + c×d)는 광화학적인 CEL막(121)이 있는 경우이다. 전자의 광화학적인 CEL막(121)이 없는 경우, 라인 앤드 스페이스 패턴에서는 FLEX법을 적용하면 광강도 프로파일이 비노출부에 있어서 포토레지스트막(120)의 용해레벨을 초과하여 초점심도를 향상시키는 수단으로서 바람직하지 않다. 이것에 대해서 후자의 광화학적인 CEL막(121)이 있는 경우에는 광화학적인 CEL막(121)의 투명화효과와 FLEX법에 의한 초점위치의 변경에 의해 해상도의 향상과 초점심도의 향상을 도모할 수 있다.
상기 도 91 및 도 92에 도시한 노출공정후 세정액(122)에 의해 광화학적인 CEL막(121)을 제거하고<4>, 상기 포토레지스트막(120)을 현상액(123)으로 현상한다<5>.
또, 도 91에 도시한 바와 같이 광화학적인 CEL막(121)을 도포하는 공정대신에 광화학적인 CEL막(121B)를 사용해도 좋다. 이 광화학적인 CEL막(121B)는 반도체웨이퍼(100)의 표면에 도포된 포토레지스트막(120)의 표면측으로 밀어 사용한다.
이와 같이 포토리도그래피기술에 있어서 FLEX법 및 CEL법을 사용하는 것에 의해 패턴의 고해상도 및 고초점심도를 얻을 수 있다.
(실시예 11)
본 실시예 11은 상술한 실시예 1의 DRAM(1)의 제조프로세스에 있어서, 각 층의 얼라인먼트의 정밀도를 향상시킨 본 발명의 제11 실시예이다.
본 발명의 실시예 11인 DRAM(1)의 다이싱 공정전의 반도체웨이퍼(100)의 구성을 도 96(개략 평면도)에 도시한다.
도 96에 도시한 바와 같이 반도체웨이퍼(100)은 다이싱 공정전(펠릿형상으로 형성되기 전)에 행렬형상으로 여러개의 DRAM(1)을 배열하고 있다. 각 DRAM(1) 사이에는 도시하지 않은 스크라이브에리어가 마련되어 있다. 도 97(도 96의 A부분의 확대 평면도) 및 도 98(도 97의 B부분의 확대평면도)에 도시한 바와 같이 반도체웨이퍼(100)의 서로 인접하는 DRAM(α∼ε)(1) 사이의 스크라이브에리어에는 인접하는 DRAM(1) 사이에서 서로 공용하는 타겟마크TM이 배치되어 있다. 이 타겟마크TM은 예를들면 축소투영노출장치에 있어서 얼라인먼트시의 위치결정의 기준으로 된다. 도 97 및 도 98에 도시한 바와 같이, 인접하는 DRAM(1)사이 예를들면 β∼γ사이에 서로 공용하는 타겟마크TM은 얼라인먼트빔AB의 한번의 X방향의 주사로 검출할 수 있도록 배치되어 있다. 도 97 및 도 98에는 얼라인먼트빔AB의 주사에 의해 타겟마크TM을 검출했을 때의 얼라인먼트신호S의 파형을 함께 기재하고 있다. 이 얼라인먼트신호에 따라서 상기 도 97에 도시한 DRAM(β)(1)의 X방향의 중심위치 Xβ, Y방향의 중심위치 Yβ 및 회전량 Wβ는 다음식으로 산출할 수 있다.
본 실시예 11의 얼라인먼트는 반도체웨이퍼(100)의 표면에 배열된 제1층째의 DRAM(1)의 패턴(펠릿패턴)에 대해서 제2층째의 DRAM(1)의 패턴(펠릿패턴)을 배치하는 경우, 제1 층째의 DRAM(1)의 패턴의 타겟마크TM의 위치를 얼라인먼트빔AB로 검출하여 그 위치를 산출하고, 인접하는 제2층째의 DRAM(1)의 패턴사이의 위치어긋남이 작아지도록 교정하면서 제2층째의 DRAM(1)의 패턴을 배치하는 방법으로 실행하고 있다. 즉, 제1층째의 DRAM(1)의 패턴에 대해서 제2층째의 DRAM(1)의 패턴을 연상적으로 얼라인먼트하는 연상얼라인먼트방식을 채용하고 있다. 이 연상얼라인먼트 방식은 펠릿 얼라인먼트방식에 비해서 DRAM(1)의 패턴 상호간의 배열의 규칙성을 확보할 수 있다. 펠릿 얼라인먼트방식은 반도체 웨이퍼(100)의 표면상의 각 DRAM(1)의 패턴마다 얼라인먼트 및 노출을 반복하는 방식이다.
또, 상기 연상 얼라인머트방식은 타겟마크TM을 크게 오(誤)검출한 경우라도 직접 큰 얼라인먼트에러로 되지 않아 높은 얼라인먼트 정밀도를 얻을 수 있다.
또, 연상얼라인먼트방식은 제1층째의 DRAM(1)의 패턴의 배열에 큰 왜곡을 갖는 경우라도 멀티점(多点) 웨이퍼 얼라인먼트방식에 비해서 높은 얼라인먼트 정밀도를 얻을 수 있다. 멀티점 웨이퍼 얼라인먼트방식은 반도체웨이퍼(100)의 표면상의 여러개의 타겟마크TM을 샘플링하여 얼라인먼트하고, 그 결과에서 DRAM(1)의 배열을 통계적계산에 의해 추측하고, 그 후에 노출만을 실행하는 방식이다.
또, 상기 연상얼라인먼트방식은 제1층째의 DRAM(1)의 패턴의 4변에 배치된 타겟마크TM의 검출에 따라서 제2층째의 DRAM(1)의 패턴의 회전량을 산출하고 보정할 수 있으므로, DRAM(1)의 2점 예를들면 상하 또는 좌우에 배치된 타겟마크TM을 검출하고 회전량을 보정하는 경우에 비해서 높은 회전량의 보정정밀도를 얻을 수 있다. 이 회전량의 보정의 경우에도 연상얼라인먼트방식은 1개의 타겟마크TM을 오검출한 경우라도 직접 큰 회전량의 보정에러로 되지 않으므로, 높은 얼라인먼트 정밀도를 얻을 수 있다.
또, 상술한 펠릿 얼라인먼트방식과 멀티점 웨이퍼 얼라인먼트방식을 혼용한 경우에 일반적으로 얼라인먼트 정밀도는 저하되지만, 상기 연상 얼라인먼트방식은 어느방식과 혼용한 경우라도 높은 얼라인먼트 정밀도를 얻을 수 있다.
또, 상기 연상얼라인먼트방식은 1번의 얼라인먼트빔AB의 주사로 인접하는 2개의 DRAM(1)의 패턴의 타겟마크TM을 검출할 수 있으므로, 상기 펠릿 얼라인먼트방식과 실질적으로 동등한 스루풋을 얻을 수 있다.
도 99에는 제1층째의 DRAM(1)의 패턴의 배열에 왜곡이나 회전이 있는 경우에 있어서 연상얼라인먼트방식, 펠릿얼라인먼트방식, 멀티점 웨이퍼 얼라인먼트방식의 각각의 얼라인먼트 정밀도의 비교를 도시한다. 도 99a에 있어서, (a)에는 제1층째의 DRAM(1)의 패턴(1)의 이상적인 배열을, (b)에는 제1층째의 DRAM(1)의 패턴(1)에 배열왜곡 및 회전이 있는 경우의 배열의 각각을 도시한다. 후자의 제1층째의 DRAM(1)의 패턴(1)은 각각의 α∼γ의 X좌표는 일치하지 않고, α∼β사이, β∼γ사이의 각각의 Y좌표방향의 피치가 다르고, 또한 α, γ의 각각은 회전에러를 갖고 있다. 이 배열홰곡이나 회전은 반복해서 실시되는 열처리 등에 의해 반도체웨이퍼(100)에 발생하는 휘어짐에 기인한 것이다.
도 99b는 제1층째의 DRAM(1)의 패턴(1)의 배열에 상기 배열왜곡 및 회전이 있는 경우에 제2층째의 DRAM(1)의 패턴(2)를 얼라인먼트했을 때의 각 얼라인먼트방식의 비교를 도시한 것이다. 어느 경우라도 제2층째의 DRAM(1)의 γ의 패턴(2)는 제1층째의 DRAM(1)의 γ의 패턴(1)에 대해서 타겟마크TM을 크게 오검출한 경우를 나타낸다. 또, 회전량의 보정에 있어서 연상 얼라인먼트방식은 4개의 타겟마크TM의 검출에 따라서 산출하고, 다른 2개의 얼라인먼트방식은 2개의 타겟마크TM의 검출에 따라서 산출하고 있다. 도 99b에 도시한 바와 같이 회전량의 보정이 없는 경우, 회전량의 보정이 있는 경우의 각각에 있어서, 연상얼라인먼트방식은 다른 펠릿얼라인먼트방식, 멀티점 웨이퍼 얼라인먼트방식의 각각에 비해서 높은 얼라인먼트 정밀도를 얻을 수 있다.
이와 같이 연상 얼라인먼트방식을 채용하는 것에 의해 높은 얼라인먼트 정밀도를 얻을 수 있다.
(실시예 12)
본 실시예 12는 상술한 실시예 1의 DRAM(1)에 있어서 층간절연막의 접속구멍내에 선택 CVD법에 의해 매립되는 천이금속막과 상기 층간절연막상으로 연장하는 배선의 접속부분에서의 신뢰성을 향상시킨 본 발명의 제12 실시예이다.
본 발명의 실시예 12인 DRAM(1)의 구성을 도 100(주요부 단면도)에 도시한다.
본 실시예 12의 DRAM(1)은 도 100에 도시한 바와 같이 층간절연막(51)에 형성된 접속구멍(51D), (51S)의 각각에 천이금속막(54)가 매립되고, 이 천이금속막(54)에 층간절연막(51)상을 연장하는 배선(52)가 접속되어 있다.
메모리셀어레이(11E)의 영역은 메모리셀선택용 MISFET Qs 및 적층구조의 정보축적용 용량소자C로 구성되는 메모리셀M이 배치되어 있으므로, 주변회로의 영역에 비해서 단차형상이 커진다. 그러므로, 상기 층간절연막(51)은 메모리셀어레이(11E)의 영역의 막두께가 주변회로의 영역에 비해서 얇아진다. 도 100 및 도 101(소정의 제조공정에 있어서의 주요부 단면도)에 도시한 바와 같이, 층간절연막(51)의 메모리셀어레이(11E)의 영역에 형성되는 접속구멍(51S)의 깊이는 얕게 형성되고, 주변회로의 영역에 형성되는 접속구멍(51D)는 깊게 형성된다.
상기 천이금속막(54)는 상기 실시예 1과 마찬가지로 예를들면 선택 CVD법에 의해 퇴적시킨 W막을 사용한다. 배선(52)는 본 실시예 12에 있어서는 알루미늄 합금막을 사용한다. 또, 배선(52)는 예를들면 스퍼터법에 의해 퇴적시킨 W막 등의 천이금속막 또는 그것을 주체로 하는 복합막으로 형성해도 좋다.
상기 천이금속막(54)는 도 100 및 도 101에 도시한 바와 같이 메모리셀어레이(11E)의 영역의 얕은 깊이를 갖는 접속구멍(51S)가 매립될 정도의 막두께로 형성한다. 즉, 천이금속막(54)는 얕은 깊이의 접속구멍(51S)를 기준으로 하여 이 접속구멍(51S)에서 돌출하지 않도록 구성되어 있다. 상기 천이금속막(54)가 접속구멍(51S)에서 크게 돌출한 경우에는 이 부분의 상층의 배선(52)의 표면이 돌출하고 결과적으로 배선(52)를 가공하는 포토레지스트막의 막두께의 편차나 노출시의 회절현상에 의해 에칭마스크의 사이즈가 설정값에서 변화하여 배선(52)의 가공 정밀도가 저하한다. 또, 상기 접속구멍(51S)에서 크게 돌출하는 천이금속막(54)는 그의 표면을 상층의 배선(52)로 피복할 수 없으므로, 배선(52)를 가공하는 에칭공정에서 천이금속막(54)가 필요이상으로 에칭된다. 주변회로의 영역의 깊은 깊이를 갖는 접속구멍(51D)내에 매립되는 천이금속막(54)는 도 100에 도시한 바와 같이, 접속구멍(51D)의 부분에서의 애스펙트비가 1을 초과하지 않을 정도의 막두께로 매립되어 있다. 애스펙트비가 1을 초과한 경우에는 상층의 배선(52)의 스텝커버리지가 저하되어 배선(52)는 접속구멍(51D) 부분에 있어서 단선을 자주 일으킨다.
이와 같이 단차형상을 갖는 바닥표면상에 층간절연막(51)을 형성하고, 이 층간절연막(51)의 상기 바닥표면의 단차형상의 높은영역(메모리셀어레이(11E)의 영역)에 얕은 접속구멍(51S), 단차형상의 낮은 영역(주변회로의 영역)에 깊은 접속구멍(51D)의 각각을 형성하고, 상기 접속구멍(51S), 접속구멍(51D)의 각각에 매립된 천이금속막(54)에 접속하도록 상기 층간절연막(51)상으로 배선(52)를 연장시키는 DRAM(1)에 있어서, 상기 얕은 접속구멍(51S), 깊은 접속구멍(51D)의 각각에 매립되는 천이금속막(54)를 선택 CVD법에 의해 퇴적시키고 또한 이 천이금속막(54)를 상기 얕은 접속구멍(51S)의 깊이와 동일 정도의 막두께로 퇴적시킨다. 이러한 구성에 의해, 상기 얕은 접속구멍(51S), 깊은 접속구멍(51D)의 각각에 매립되는 천이금속막(54)를 얕은 접속구멍(51S)의 깊이와 동일 정도의 막두께로 형성하고 얕은 접속구멍(51S), 깊은 접속구멍(51D)의 각각에서 상기 천이금속막(54)가 돌출하지 않으므로, 상기 배선(52)의 가공정밀도의 향상이나 배선의 신뢰성을 향상시킬 수 있다.
(실시예 13)
본 실시예 13은 상술한 실시예 1의 DRAM(1)에 있어서, 천이금속막을 주체로 하는 배선(52)의 신뢰성을 향상시킨 본 발명의 제13 실시예이다.
본 발명의 실시예 13인 DRAM(1)의 구성을 도 102(주요부 단면도)에 도시한다.
도 102에 도시한 바와 같이, 본 실시예 13의 DRAM(1)은 층간절연막(51)상으로 배선(52)를 연장시키고 있다. 배선(52)는 천이금속막(52A)상에 실질적으로 동일 금속재료인 천이금속막(52B)를 적층한 복합막으로 형성되어 있다.
배선(52)의 하층의 천이금속막(52A)는 스퍼터법에 의해 퇴적시킨 예를들면 W막으로 형성되고, 예를들면 80∼120㎚정도의 막두께로 형성되어 있다. 이 하층의 천이금속막(52A)는 바닥의 층간절연막(산화규소계 절연막)(51)과의 접착성이 높다. 또, 하층의 천이금속막(52A)는 막두께를 너무 두껍게 하면 접속구멍(51C)에 의해 형성되는 단차 형상의 상부에 있어서 오버행 형상으로 되어 캐비티의 발생, 상층의 천이금속막(52A)의 스텝커버리지의 저하 등의 원인으로 되므로, 상술한얇은 막두께로 형성된다. 또, 하층의 천이금속막(52A)는 도 103에 스퍼터시의 타겟 전압과 막의 응력의 관계를 도시한 바와 같이 층간절연막(51)의 표면으로 부터의 박리의 원인으로 되므로, 막의 응력이 발생하지 않는(응력 0 또는 그 근방의 허용범위내) 타겟전압을 사용하여 퇴적시킨다. 또, 하층의 천이금속막(52A)는 상층의 천이금속막(52B)의 에칭속도와 실질적으로 동일한 성질을 갖고 있다. 또, 하층의 천이금속막(52A)는 TiN막 등에 비해서 내부식성이 높고, 또 Si와의 일함수차가 작기 때문에 접촉저항값을 작게할 수 있다.
상기 배선(52)의 상층의 천이금속막(52B)는 CVD법에 의해 퇴적된 W막으로 형성되고어, 예를들면 250∼350㎚정도의 막두께로 형성되어 있다. 이 상층의 천이금속막(52A)는 배선(52)의 실질적인 저항값을 저감하여 배선(52)의 주체로서 구성되어 있다. 상층의 천이금속막(52B)는 CVD법에 의해 퇴적되어 있으므로, 바닥의 단차부분에서의 스텝커버리지가 높아 단선불량을 저감할 수 있으므로, 배선으로서의 신뢰성을 향상시킬 수 있다. 이 상층의 천이금속막(52B)는 동일 금속막 재료로 형성되어 있으므로, 그 바닥의 하층의 천이금속막(52A)와의 접착성이 높다.
이와 같이 바닥층간절연막(51)상에 CVD법에 의해 퇴적한 천이금속막(52B)로 배선(52)를 형성하는 DRAM(1)에 있어서, 상기 바닥층간절연막(51)과 상기 배선(52)의 천이금속막(52B)사이에 스퍼터법에 의해 퇴적한 상기 천이금속막(52B)와 실질적으로 동일한 종류의 천이금속막(52A)를 마련한다. 이러한 구성에 의해, 상기 스퍼터법에 의해 퇴적시킨 하층의 천이금속막(52A)는 상기 바닥층간절연막(51), 배선(52)의 상층의 천이금속막(52B)의 각각과의 접착성이 높으므로, 상기 바닥층간절연막(51)과 배선(52)의 접착성을 향상시킬 수 있음과 동시에 상기 스퍼터법에 의해 퇴적시킨 하층의 천이금속막(52A)는 그의 상층의 천이금속막(52B)와 실질적으로 동일한 종류의 천이금속막으로 형성되어 있으므로, 배선(52)의 가공된 측벽에 오목볼록이 형성되는 것을 방지하여 배선(52)의 가공정밀도를 향상시킬 수 있다.
또, 도 102에 도시한 바와 같이 상기 배선(52)의 하층의 천이금속막(52A)가 직접 n+형 반도체영역(32)나 p+형 반도체영역(39)에 접속되는 경우에는 상기 하층의 천이금속막(52A)의 퇴적후의 열처리를 W와 Si가 합금화 반응하지 않는 온도 이하에서 실행한다. 구체적으로, 열처리는 약 600℃이하에서 실행한다. 이와 같이, 상기 배선(52)의 하층의 천이금속막(52A)의 열처리온도를 제한하는 것에 의해, 상술한 W와 Si의 합금화 반응에 의한 접속부의 저항값의 증대를 억제하고, 또 얼로이 스파이크현상을 방지할 수 있다.
(실시예 14)
본 실시예 14는 상술한 실시예 1의 DRAM(1)에 있어서 메모리셀M, 각 소자의 각각과 배선의 접속부에서의 신뢰성을 향상시킨 본 발명의 제14 실시예이다.
본 발명의 실시예 14인 DRAM(1)의 구성을 도 104(주요부 단면도)에 도시한다.
본 실시예 14의 DRAM(1)은 도 104에 도시한 바와 같이 메모리셀 어레이(11E)에 있어서 메모리셀M의 메모리셀 선택용 MISFET Qs의 한쪽의 n형 반도체영역(29)와 상보성 데이타선(DL)(50)사이에 중간도전막(130)을 개재시키고 있다. 이 중간도전막(130)은 층간절연막(131)에 형성된 접속구멍(131A) 및 접속구멍(34A)를 통해서 일부가 n형 반도체영역(29)에 접속되고, 다른 부분이 사이드월스페이서(31)상 및 층간절연막(131)상으로 연장되어 있다. 상기 접속구멍(34A)는 상기 층간절연막(131)에 형성된 접속구멍(131A)내에 있어서 메모리셀 선택용 MISFET Qs의 게이트전극(27)의 측벽에 형성된 사이드월스페이서(31)로 형성되고 또한 그것에 의해 개구 사이즈를 규정하고 있다. 이 접속구멍(34A)는 게이트전극(27)에 대해서 자기정합적으로 형성되므로, 결과적으로 중간도전막(130)과 n형 반도체영역(29)의 접속은 상기 게이트전극(27)에 대해서 자기정합적으로 실행된다. 즉, 메모리셀 선택용 MISFET Qs의 n형 반도체영역(29)와 상보성 데이타선(50)은 중간도전막(130)을 개재시켜 메모리셀 선택용 MISFET Qs의 게이트전극(27)에 대해서 자기정합적으로 접속되어 있다.
상기 중간도전막(130)은 메모리셀 선택용 MISFET Qs의 게이트전극(27)(워드선(27)도 포함)보다 상층에 형성되고 또한 적층구조의 정보축적용 용량소자C의 하층전극층(35)보다 하층에 형성된다. 즉, 적층구조의 정보축적용 용량소자C의 하층전극층(35)는 전하축적량을 증가시키기 위해 두꺼운 막두께로 형성되므로, 중간도전막(130)은 가공정밀도를 향상시키기 위해 상기 하층전극층(35)와는 다른층으로서 하층에 형성되어 있다. 중간도전막(130)은 예를들면 CVD법에 의해 퇴적시킨 다결정규소막으로 형성되고 80∼120㎚정도의 얇은 막두께로 형성되어 있다. 이 다결정규소막에는 저항값을 저감시키는 n형 불순물이 도입되어 있다.
상기 중간도전막(130)은 메모리셀M과 상보성 데이타선(50)의 접속부분의 특히 급준한 단차형상을 완화시킬 수 있으므로, 상보성 데이타선(50)의 단선불량을 저감시킬 수 있다.
상기 중간도전막(130)은 동일제조공정으로 주변회로의 소자에도 형성되어 있다. 이것에 한정되지 않지만, 본 실시예 14에 있어서는 n채널 MISFET Qn 특히 레이아웃 규칙이 엄격한 영역에 있어서 n+형 반도체영역(32)와 배선(52) 사이에 마련되어 있다. 통상 주변회로는 메모리셀 어레이(11E)에 비해서 레이아웃 규칙이 엄격하지 않다. 도 104에 도시한 바와 같이, 주변회로의 영역에 있어서 배선(52)가 소자간 분리용 절연막(23) 상에 탑재되는 경우에도 중간도전막(130)을 개재시켜서 n+형 반도체영역(32)와 배선(52)를 확실하게 접속할 수 있으므로, n+형 반도체영역(32)의 면적을 축소하고, 결과적으로 DRAM(1)의 집적도를 향상시킬 수 있다. 또, 주변회로의 n채널 MISFET Qn, p채널 MISFET Qp의 각각을 천이금속막 등 분순물의 상호 확산을 일으키기 쉬운 재료로 형성된 배선(52)로 접속하는 경우에 있어서도 중간도전막(130)은 상기 상호확산을 방지할 수 있으므로 접속부분에서의 저항값을 저감할 수 있다.
다음에, 본 실시예 14인 DRAM(1)의 형성방법에 대해서 도 105 및 도 106(각 제조공정마다 도시한 주요부 단면도)를 사용해서 간단하게 설명한다.
우선 상기 실시예 1의 DRAM(1)의 형성방법과 마찬가지로 메모리셀M의 메모리셀 선택용 MISFET Qs, 주변회로의 n채널 MISFET Qn의 각각을 형성한다.
다음에, 상기 메모리셀 선택용 MISFET Qs, n채널 MISFET Qn의 각각을 피복하도록 기판 전면에 층간절연막(131)을 퇴적시킨다. 층간절연막(131)은 예를들면무기실란가스 및 산화질소가스를 소오스가스로 하는 CVD법에 의해 퇴적시킨 산화규소막을 사용하고 40∼60㎚정도의 막두께로 형성한다.
다음에, 메모리셀M의 메모리셀 선택용 MISFET Qs의 한쪽의 n형 반도체영역(29), 소정의 n채널 MISFET Qn의 n+형 반도체영역(32)의 각각의 영역에 있어서 상기 층간절연막(131)에 접속구멍(131A)를 형성함과 동시에 접속구멍(34A)를 형성한다.
다음에, 도 105에 도시한 바와 같이 상기 접속구멍(131A) 및 (34A)를 통해서 n형 반도체영역(29), n+형 반도체영역(32)의 각각에 접속되는 중간도전막(130)을 형성한다.
다음에, 도 106에 도시한 바와 같이 상기 중간도전막(130)상을 포함하는 기판전면에 층간절연막(33)을 형성한다. 그리고, 그 후 적층구조의 정보축적용 용량소자C, p채널 MISFET Qp등 상기 실시예 1의 DRAM(1)의 형성방법과 동일한 공정을 실시하는 것에 의해 본 실시예 14의 DRAM(1)은 완성된다.
이와 같이 상보성 데이타선(50)과 워드선(27)의 교차부에 메모리셀 선택용 MISFET Qs와 하층전극층(35), 유전체막(36), 상층전극층(37)의 각각을 순차 적층한 적층구조의 정보축적용 용량소자C의 직렬회로로 형성된 메모리셀M을 배치하는 DRAM(1)에 있어서, 상기 상보성 데이타선(50)과 상기 메모리셀 선택용 MISFET Qs의 한쪽의 n형 반도체영역(29)사이에 상기 한쪽의 n형 반도체영역(29)에 일부가 자기정합적으로 형성되고 또한 상기 메모리셀 선택용 MISFET Qs의 게이트전극(27)상에 다른 부분이 인출됨과 동시에 상기 적층구조의 정보축적용 용량소자C의하층전극층(35)의 하층에 그것과는 다른층으로 형성된 층간절연막(130)을 마련한다. 이러한 구성에 의해, 상기 중간도전막(130)을 개재시키고 있으므로, 메모리셀 선택용 MISFET Qs의 한쪽의 n형 반도체영역(29)와 상보성 데이타선(50)사이의 제조공정에 있어서의 마스크맞춤 여유치수에 상당하는 분만큼 메모리셀M의 면적을 축소해서 집적도를 향상시킬 수 있음과 동시에 상기 중간도전막(130)과 적층구조의 정보축적용 용량소자C의 하층전극층(35)의 격리치수가 없어져 중간도전막(130)과 독립적으로 하층전극층(35)의 면적을 증가시킬 수 있으므로, 적층구조의 정보축적용 용량소자C의 전하축적량을 증가시켜 메모리셀M의 면적을 축소하고 집적도를 향상시킬 수 있다.
또, 중간도전막(130)은 상기 적층구조의 정보축적용 용량소자C의 하층전극층(35)의 막두께에 비해서 얇은 막두께로 구성한다. 이러한 구성에 의해, 상기 적층구조의 정보축적용 용량소자C는 하층전극층(35)의 막두께를 두껍게 하여 높이 방향으로 면적을 증대할 수 있으므로 전하축적량을 향상시켜 메모리셀M 면적을 축소하고 집적도를 향상시킬 수 있음과 동시에, 상기 중간도전막(130)은 그의 막두께를 얇게 형성하고 있으므로 가공을 간단하게 할 수 있다.
또, 주변회로를 구성하는 n채널 MISFET Qn의 n+형 반도체영역(32)와 그것에 접속되는 배선(52)사이에는 상기 메모리셀M에 마련되는 중간도전막(130)과 동일 도전층으로 형성된 중간도전막(130)을 마련한다. 이러한 구성에 의해, DRAM(1)의 메모리셀M에 형성되는 중간도전막(130)을 형성하는 공정에 의해 주변회로의 중간도전막(130)을 형성할 수 있으므로, DRAM(1)의 제조공정수를 저감할 수 있다.
이상 본 발명자들에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
예를들면, 본 발명은 마이크로컴퓨터(1칩 마이컴)등 DRAM을 1개의 유닛으로서 사용하는 반도체장치에 적용할 수 있다.
또, 본 발명은 상기 DRAM에 한정되지 않고, SRAM, ROM 등 그밖의 기억 기능을 갖는 반도체장치에 적용할 수 있다.
또, 본 발명은 프린트 배선기판 등의 다층 배선기술에 적용할 수 있다.
본원에서 개시된 발명중 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 다음과 같다.
[1] 기억기능을 갖는 반도체장치의 집적도를 향상시킬 수 있다.
[2] 상기 반도체장치의 전기적 신뢰성을 향상시킬 수 있다.
[3] 상기 반도체장치의 소프트에러 내압을 향상시킬 수 있다.
[4] 상기 반도체장치의 제조공정수를 저감할 수 있다.
[5] 상기 반도체장치의 제조상의 가공정밀도를 향상시킬 수 있다.
[6] 상기 반도체집적회로장치의 반도체소자의 구동능력을 향상시킬 수 있다.
[7] 상기 반도체장치의 제조상의 제조효율을 향상시킬 수 있다.
[8] 상기 반도체장치의 동작속도의 고속화를 도모할 수 있다.
[9] 상기 반도체장치의 배선의 단선불량을 방지할 수 있다.
[10] 상기 반도체장치의 내습성을 향상시킬 수 있다.
[11] 용장용 퓨즈를 갖는 반도체장치에 있어서 상기 용장용 퓨즈의 형성공정을 간단화할 수 있다.
[12] 상기 반도체장치에 있어서, 그것에 사용되는 막의 막질을 향상시킬 수 있다.
[13] 상기 [12]의 제조장치를 제공할 수 있다.

Claims (18)

  1. (a) 반도체기판의 주면에 형성된 제1 도체층, 상기 제1 도체층상에 형성된 제1 절연막, 상기 제1 절연막상에 형성된 제2 도체층, 상기 제2 도체층상에 형성된 폴리이미드 수지층으로 이루어지는 제2 절연막 및 상기 반도체기판상에 형성된 외부접속단자를 갖는 반도체칩;
    (b) 상기 반도체칩의 주면측에 접착된 여러개의 리이드;
    (c) 상기 외부접속단자와 상기 리이드를 접속하는 와이어 및;
    (d) 상기 반도체칩과 상기 와이어와 상기 여러개의 리이드를 봉지하는 수지봉지체로 이루어지는 것을 특징으로 하는 반도체집적회로장치.
  2. 제1항에 있어서,
    상기 제1 절연막은 산화규소로 이루어지는 것을 특징으로 하는 반도체집적회로장치.
  3. 제2항에 있어서,
    상기 제1 및 제2 도체층은 알루미늄층으로 이루어지는 것을 특징으로 하는 반도체집적회로장치.
  4. 제2항에 있어서,
    상기 제2 절연막에는 상기 여러개의 외부접속단자를 노출시키는 개구가 형성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  5. 제2항에 있어서,
    상기 제2 도체층과 상기 제2 절연막 사이에는 질화규소막이 형성되어 있는 것을 특징으로 하는 반도체집적회로장치.
  6. 제2항에 있어서,
    상기 반도체칩은 폴리이미드 수지층과 접착층을 거쳐서 여러개의 리이드와 접착되어 있는 것을 특징으로 하는 반도체집적회로장치.
  7. (a) 반도체기판의 주면에 형성된 제1 도체층, 상기 제1 도체층상에 형성된 제1 절연막, 상기 제1 절연막상에 형성된 제2 도체층, 상기 제2 도체층상에 형성된 제2 절연막 및 상기 반도체기판상에 형성된 외부접속단자를 갖는 반도체칩;
    (b) 상기 반도체칩의 주면측에 폴리이미드 수지층을 거쳐서 접착된 여러개의 리이드;
    (c) 상기 외부접속단자와 상기 리이드를 접속하는 와이어 및;
    (d) 상기 반도체칩과 상기 와이어와 상기 여러개의 리이드를 봉지하는 수지봉지체로 이루어지는 것을 특징으로 하는 반도체집적회로장치.
  8. 제8항에 있어서,
    상기 반도체칩은 상기 제2 절연막상에 질화규소로 이루어지는 제3 절연막을 더 갖는 것을 특징으로 하는 반도체집적회로장치.
  9. 제10항에 있어서,
    상기 반도체칩은 상기 질화규소로 이루어지는 제3 절연막상에 폴리이미드 수지로 이루어지는 제4 절연막을 더 갖는 것을 특징으로 하는 반도체집적회로장치.
  10. (a) 반도체기판의 주면에 형성된 제1 도체층, 상기 제1 도체층상에 형성된 제1 절연막, 상기 제1 절연막상에 형성된 제2 도체층, 상기 제2 도체층상에 형성된 폴리이미드 수지층으로 이루어지는 제2 절연막 및 상기 반도체기판의 주면상에 형성된 외부접속단자를 갖는 반도체칩을 준비하는 공정;
    (b) 상기 반도체칩의 주면측과 여러개의 리이드를 접착하는 공정;
    (c) 상기 리이드와 상기 외부접속단자를 와이어에 의해 접속하는 공정 및;
    (d) 상기 반도체칩과 상기 와이어와 상기 여러개의 리이드를 수지에 의해 봉지하는 공정으로 이루어지는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  11. 제12항에 있어서,
    상기 제1 및 제2 도체층으로서 알루미늄층을 퇴적시키는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  12. (a) 반도체기판의 주면에 형성된 제1 도체층, 상기 제1 도체층상에 형성된 제1 절연막, 상기 제1 절연막상에 형성된 제2 도체층, 상기 제2 도체층상에 형성된 제2 절연막 및 상기 반도체기판의 주면상에 형성된 외부접속단자를 갖는 반도체칩을 준비하는 공정;
    (b) 상기 반도체칩의 주면측과 여러개의 리이드를 폴리이미드 수지층을 거쳐서 접착하는 공정;
    (c) 상기 리이드와 상기 외부접속단자를 와이어에 의해 접속하는 공정 및;
    (d) 상기 반도체칩과 상기 와이어와 상기 여러개의 리이드를 수지에 의해 봉지하는 공정으로 이루어지는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  13. 제14항에 있어서,
    상기 반도체칩을 준비하는 공정에 있어서 상기 제2 절연막상에 폴리이미드층으로 이루어지는 제3 절연막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  14. 제14항에 있어서,
    상기 제1 및 제2 도체층으로서 알루미늄층을 퇴적시키는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  15. (a) 반도체기판의 주면에 형성된 MISFET, 상기 MISFET상에 형성된 제1 알루미늄 배선층, 상기 제1 알루미늄 배선층상에 형성된 산화규소막으로 이루어지는 제1 절연막, 상기 제1 절연막상에 형성된 제2 알루미늄 배선층, 상기 제2 알루미늄 배선층상에 형성된 폴리이미드막 및 상기 반도체기판의 주면상에 형성된 외부접속단자를 갖는 반도체칩;
    (b) 상기 반도체칩의 주면측에 접착된 여러개의 리이드;
    (c) 상기 리이드와 상기 외부접속단자를 접속하는 와이어 및;
    (d) 상기 반도체칩과 상기 와이어와 상기 여러개의 리이드를 봉지하는 수지봉지체로 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
  16. 제17항에 있어서,
    상기 폴리이미드막은 질화규소막을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  17. (a) 반도체기판;
    (b) 상기 반도체기판의 주면에 형성된 여러개의 MISFET;
    (c) 상기 MISFET상에 위치하는 제1 알루미늄 배선층;
    (d) 상기 제1 알루미늄 배선층상에 위치하는 산화규소막으로 이루어지는 제1 절연막;
    (e) 상기 제1 절연막상에 위치하는 제2 알루미늄 배선층 및 외부접속단자;
    (f) 상기 제2 알루미늄 배선층상에 위치하는 제2 절연막;
    (g) 상기 제2 절연막상에 위치하는 여러개의 리이드;
    (h) 상기 외부접속단자와 상기 리이드를 접속하는 와이어 및;
    (i) 상기 반도체칩과 상기 와이어와 상기 리이드를 봉지하는 봉지체로 이루어지고,
    상기 여러개의 리이드와 상기 제2 절연막 사이에는 폴리이미드막이 개재되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  18. (a) 반도체기판의 주면에 형성된 MISFET, 상기 MISFET상에 형성된 제1 알루미늄 배선층, 상기 제1 알루미늄 배선층상에 형성된 산화규소막으로 이루어지는 제1 절연막, 상기 제1 절연막상에 형성된 제2 알루미늄 배선층, 상기 제2 알루미늄 배선층상에 형성된 제2 절연막, 상기 제2 절연막상에 형성된 폴리이미드막 및 상기 반도체기판의 주면상에 형성된 외부접속단자를 갖는 반도체칩을 준비하는 공정;
    (b) 상기 반도체칩의 주면측에 여러개의 리이드를 접착하는 공정;
    (c) 상기 리이드와 상기 외부접속단자를 와이어에 의해 접속하는 공정 및;
    (d) 상기 반도체칩과 상기 와이어와 상기 여러개의 리이드를 수지에 의해 봉지하는 공정으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101466993B1 (ko) * 2008-12-30 2014-12-10 주식회사 동부하이텍 반도체 소자의 제조방법

Families Citing this family (83)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2859288B2 (ja) * 1989-03-20 1999-02-17 株式会社日立製作所 半導体集積回路装置及びその製造方法
US5237187A (en) * 1990-11-30 1993-08-17 Hitachi, Ltd. Semiconductor memory circuit device and method for fabricating same
KR930009132B1 (ko) * 1991-04-24 1993-09-23 삼성전자 주식회사 초고집적 반도체 메모리장치의 제조방법
CA2056456C (en) * 1991-08-14 2001-05-08 Luc Ouellet High performance passivation for semiconductor devices
JP2608373B2 (ja) * 1992-01-06 1997-05-07 三星電子株式会社 半導体メモリ装置及びその製造方法
JP2791525B2 (ja) * 1992-04-16 1998-08-27 三菱電機株式会社 反射防止膜の選定方法およびその方法により選定された反射防止膜
US5303002A (en) * 1993-03-31 1994-04-12 Intel Corporation Method and apparatus for enhancing the focus latitude in lithography
JP3342164B2 (ja) * 1993-04-16 2002-11-05 三菱電機株式会社 半導体装置およびその製造方法
US5395785A (en) * 1993-12-17 1995-03-07 Sgs-Thomson Microelectronics, Inc. SRAM cell fabrication with interlevel dielectric planarization
US5529197A (en) * 1994-12-20 1996-06-25 Siemens Aktiengesellschaft Polysilicon/polycide etch process for sub-micron gate stacks
JP2737764B2 (ja) * 1995-03-03 1998-04-08 日本電気株式会社 半導体装置及びその製造方法
US5874364A (en) * 1995-03-27 1999-02-23 Fujitsu Limited Thin film deposition method, capacitor device and method for fabricating the same, and semiconductor device and method for fabricating the same
US5651002A (en) * 1995-07-12 1997-07-22 3Com Corporation Internetworking device with enhanced packet header translation and memory
US5748633A (en) * 1995-07-12 1998-05-05 3Com Corporation Method and apparatus for the concurrent reception and transmission of packets in a communications internetworking device
US5825774A (en) * 1995-07-12 1998-10-20 3Com Corporation Packet characterization using code vectors
US5812775A (en) * 1995-07-12 1998-09-22 3Com Corporation Method and apparatus for internetworking buffer management
US5796944A (en) * 1995-07-12 1998-08-18 3Com Corporation Apparatus and method for processing data frames in an internetworking device
US6029679A (en) * 1995-09-07 2000-02-29 Hitachi, Ltd. Semiconductor cleaning and production methods using a film repulsing fine particle contaminants
US5710073A (en) * 1996-01-16 1998-01-20 Vanguard International Semiconductor Corporation Method for forming interconnections and conductors for high density integrated circuits
US5665611A (en) * 1996-01-31 1997-09-09 Micron Technology, Inc. Method of forming a thin film transistor using fluorine passivation
US5808335A (en) * 1996-06-13 1998-09-15 Vanguard International Semiconductor Corporation Reduced mask DRAM process
JP3127951B2 (ja) * 1996-07-19 2001-01-29 日本電気株式会社 半導体装置及びその製造方法
JPH1056172A (ja) * 1996-08-09 1998-02-24 Nec Corp 半導体装置
JP2964960B2 (ja) * 1996-09-27 1999-10-18 日本電気株式会社 半導体装置およびその製造方法
US5871842A (en) * 1996-10-28 1999-02-16 Thomas & Betts International, Inc. Grafted thermoplastic elastomer barrier layer
JPH10242419A (ja) * 1997-02-27 1998-09-11 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
TW468273B (en) * 1997-04-10 2001-12-11 Hitachi Ltd Semiconductor integrated circuit device and method for manufacturing the same
US6258671B1 (en) * 1997-05-13 2001-07-10 Micron Technology, Inc. Methods of providing spacers over conductive line sidewalls, methods of forming sidewall spacers over etched line sidewalls, and methods of forming conductive lines
JPH1167927A (ja) * 1997-06-09 1999-03-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
DE19726881A1 (de) * 1997-06-24 1999-01-07 Siemens Ag Halbleiterschaltungsvorrichtung und Verfahren zur Herstellung
TW408433B (en) * 1997-06-30 2000-10-11 Hitachi Ltd Method for fabricating semiconductor integrated circuit
US6212671B1 (en) * 1997-10-20 2001-04-03 Mitsubishi Electric System Lsi Design Corporation Mask pattern data producing apparatus, mask pattern data producing method and semiconductor integrated circuit device
JPH11330385A (ja) * 1998-05-20 1999-11-30 Mitsumi Electric Co Ltd Ｃｍｏｓデバイス
TW381322B (en) * 1998-05-22 2000-02-01 United Microelectronics Corp Method for prevention of via poisoning caused by residual from spin on glass back etching
US6312997B1 (en) * 1998-08-12 2001-11-06 Micron Technology, Inc. Low voltage high performance semiconductor devices and methods
JP3024641B1 (ja) 1998-10-23 2000-03-21 日本電気株式会社 シャドウマスク及びその製造方法並びにシャドウマスクを用いた有機ｅｌディスプレイの製造方法
TW429411B (en) * 1998-12-21 2001-04-11 Toshiba Corp Semiconductor device and its manufacture
US6965165B2 (en) * 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6165905A (en) * 1999-01-20 2000-12-26 Philips Electronics, North America Corp. Methods for making reliable via structures having hydrophobic inner wall surfaces
EP1170789A4 (en) * 1999-03-17 2007-08-15 Hitachi Ltd METHOD AND APPARATUS FOR MEASURING THE DENSITY OF AN IONIC CURRENT AND METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE
KR100322543B1 (ko) * 1999-08-31 2002-03-18 윤종용 퓨즈부의 흡습 방지 기능이 향상된 반도체 장치 및 그 퓨즈부의 제조방법
KR100351050B1 (ko) * 1999-11-26 2002-09-10 삼성전자 주식회사 반도체소자의 퓨즈부 형성방법
JP3386032B2 (ja) * 2000-04-11 2003-03-10 セイコーエプソン株式会社 半導体装置
US7271489B2 (en) 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
JP2002164442A (ja) * 2000-11-28 2002-06-07 Hitachi Ltd 半導体装置およびその製造方法
US7094614B2 (en) * 2001-01-16 2006-08-22 International Business Machines Corporation In-situ monitoring of chemical vapor deposition process by mass spectrometry
US7067864B2 (en) * 2001-01-30 2006-06-27 Renesas Technology Corp. SRAM having an improved capacitor
JP2002252280A (ja) * 2001-02-26 2002-09-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6358843B1 (en) * 2001-04-02 2002-03-19 Advanced Micro Devices, Inc. Method of making ultra small vias for integrated circuits
JP3983996B2 (ja) * 2001-04-23 2007-09-26 株式会社ルネサステクノロジ 半導体集積回路装置
TW548860B (en) 2001-06-20 2003-08-21 Semiconductor Energy Lab Light emitting device and method of manufacturing the same
US7211828B2 (en) * 2001-06-20 2007-05-01 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and electronic apparatus
US6841832B1 (en) * 2001-12-19 2005-01-11 Advanced Micro Devices, Inc. Array of gate dielectric structures to measure gate dielectric thickness and parasitic capacitance
KR100502410B1 (ko) * 2002-07-08 2005-07-19 삼성전자주식회사 디램 셀들
JP3803631B2 (ja) * 2002-11-07 2006-08-02 株式会社東芝 半導体装置及びその製造方法
CN101264001B (zh) * 2003-04-25 2010-11-10 奥林巴斯株式会社 图像显示装置
KR100947538B1 (ko) * 2003-06-27 2010-03-12 삼성전자주식회사 노광 방법 및 이를 이용한 액정 표시 장치용 박막트랜지스터 기판의 제조 방법
JP2005209836A (ja) * 2004-01-22 2005-08-04 Toshiba Corp 半導体装置の製造方法
JP2005347622A (ja) * 2004-06-04 2005-12-15 Seiko Epson Corp 半導体装置、回路基板及び電子機器
KR100676200B1 (ko) * 2004-12-14 2007-01-30 삼성전자주식회사 노이즈에 둔감한 플레이트 전압을 갖는 메모리 셀 어레이,메모리 장치 및 플레이트 전압 공급 방법
US8314024B2 (en) * 2008-12-19 2012-11-20 Unity Semiconductor Corporation Device fabrication
US20070056927A1 (en) * 2005-09-14 2007-03-15 Tsou Len Y Process and system for etching doped silicon
JP2007123509A (ja) * 2005-10-27 2007-05-17 Seiko Epson Corp 半導体装置およびその製造方法
JP4887802B2 (ja) * 2006-01-26 2012-02-29 富士通セミコンダクター株式会社 半導体装置とその製造方法
US7557449B2 (en) * 2006-09-07 2009-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Flexible via design to improve reliability
JP5006604B2 (ja) * 2006-09-08 2012-08-22 ルネサスエレクトロニクス株式会社 半導体装置
KR100891531B1 (ko) * 2007-09-10 2009-04-03 주식회사 하이닉스반도체 패턴 정렬 불량 검출 장치
JP2009094288A (ja) * 2007-10-09 2009-04-30 Nec Electronics Corp 半導体装置
US9083341B2 (en) 2008-01-17 2015-07-14 Robust Chip Inc. Soft error resilient circuit design method and logic cells
CN101919162B (zh) * 2008-01-17 2013-12-11 坚固芯片公司 用于抗软错误的电子设备的布局方法以及抗辐射的逻辑单元
US8106487B2 (en) 2008-12-23 2012-01-31 Pratt & Whitney Rocketdyne, Inc. Semiconductor device having an inorganic coating layer applied over a junction termination extension
JP2010206094A (ja) * 2009-03-05 2010-09-16 Elpida Memory Inc 半導体装置及びその製造方法
US20100308415A1 (en) * 2009-06-05 2010-12-09 Cambridge Silicon Radio Ltd. Analogue thin-oxide mosfet
US20110156157A1 (en) * 2009-06-05 2011-06-30 Cambridge Silicon Radio Ltd. One-time programmable charge-trapping non-volatile memory device
US20110179709A1 (en) * 2010-01-25 2011-07-28 Developmental Technologies, Llc Potted Plant Fluid-Delivery Device And Associated Methods
JP5539916B2 (ja) * 2011-03-04 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置
US9450042B2 (en) * 2012-08-06 2016-09-20 GlobalFoundries, Inc. Integrated circuits with metal-insulator-metal (MIM) capacitors and methods for fabricating same
US20160276156A1 (en) * 2015-03-16 2016-09-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing process thereof
CN107818980B (zh) 2016-09-12 2019-07-05 联华电子股份有限公司 有源区域结构以及其形成方法
US11174158B2 (en) * 2018-10-30 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. MEMS device with dummy-area utilization for pressure enhancement
US11244907B2 (en) 2020-01-02 2022-02-08 International Business Machines Corporation Metal surface preparation for increased alignment contrast
US11217590B2 (en) * 2020-04-06 2022-01-04 Micron Technology, Inc. Semiconductor memory device and method of forming the same
US20220406792A1 (en) * 2021-06-22 2022-12-22 Micron Technology, Inc. Semiconductor device and method for forming the wiring structures avoiding short circuit thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4475118A (en) * 1978-12-21 1984-10-02 National Semiconductor Corporation Dynamic MOS RAM with storage cells having a mainly insulated first plate
JPS61276351A (ja) * 1985-05-31 1986-12-06 Toshiba Corp 半導体装置およびその製造方法
JPS6298659A (ja) * 1985-10-25 1987-05-08 Hitachi Ltd 半導体装置
JPS63226055A (ja) * 1987-03-16 1988-09-20 Hitachi Ltd 半導体集積回路装置及びその製造方法

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5186126A (ko) 1975-01-24 1976-07-28 Kureha Chemical Ind Co Ltd
US4338622A (en) * 1979-06-29 1982-07-06 International Business Machines Corporation Self-aligned semiconductor circuits and process therefor
JPS5766673A (en) * 1980-10-09 1982-04-22 Toshiba Corp Manufacture of mos type semiconductor device
US4468411A (en) * 1982-04-05 1984-08-28 Motorola, Inc. Method for providing alpha particle protection for an integrated circuit die
US4636404A (en) * 1982-06-17 1987-01-13 Mass. Institute Of Technology Method and apparatus for forming low resistance lateral links in a semiconductor device
US4770498A (en) * 1982-07-12 1988-09-13 Hosiden Electronics Co., Ltd. Dot-matrix liquid crystal display
DE3228399A1 (de) * 1982-07-29 1984-02-02 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen einer monolithisch integrierten schaltung
JPS59214239A (ja) * 1983-05-16 1984-12-04 Fujitsu Ltd 半導体装置の製造方法
JPS59229686A (ja) * 1983-06-09 1984-12-24 Toshiba Corp Ｉｃカ−ド
US4529621A (en) * 1983-10-05 1985-07-16 Utah Computer Industries, Inc. Process for depositing a thin-film layer of magnetic material onto an insulative dielectric layer of a semiconductor substrate
US4641170A (en) * 1983-12-12 1987-02-03 International Business Machines Corporation Self-aligned lateral bipolar transistors
US4577391A (en) * 1984-07-27 1986-03-25 Monolithic Memories, Inc. Method of manufacturing CMOS devices
JPS61136503A (ja) * 1984-12-07 1986-06-24 Mitsubishi Monsanto Chem Co 熱可塑性樹脂ラテツクスの濃縮方法
JPS61184847A (ja) * 1985-02-12 1986-08-18 Nec Corp 多層配線構造
JPH06101547B2 (ja) * 1985-05-13 1994-12-12 株式会社日立製作所 半導体集積回路装置及びその製造方法
JPH0652732B2 (ja) * 1985-08-14 1994-07-06 三菱電機株式会社 パツシベ−シヨン膜の形成方法
US4803375A (en) * 1985-12-27 1989-02-07 Kabushiki Kaisha Toshiba Image sensors and methods of manufacturing same including semiconductor layer over entire substrate surface
US4755480A (en) * 1986-02-03 1988-07-05 Intel Corporation Method of making a silicon nitride resistor using plasma enhanced chemical vapor deposition
JPH0789569B2 (ja) * 1986-03-26 1995-09-27 株式会社日立製作所 半導体集積回路装置及びその製造方法
US4767724A (en) * 1986-03-27 1988-08-30 General Electric Company Unframed via interconnection with dielectric etch stop
KR910003742B1 (ko) * 1986-09-09 1991-06-10 세미콘덕터 에너지 라보라터리 캄파니 리미티드 Cvd장치
JPS6373660A (ja) * 1986-09-17 1988-04-04 Fujitsu Ltd 半導体装置
JPS6386559A (ja) * 1986-09-30 1988-04-16 Toshiba Corp 半導体記憶装置
US5000113A (en) * 1986-12-19 1991-03-19 Applied Materials, Inc. Thermal CVD/PECVD reactor and use for thermal chemical vapor deposition of silicon dioxide and in-situ multi-step planarized process
US4892753A (en) * 1986-12-19 1990-01-09 Applied Materials, Inc. Process for PECVD of silicon oxide using TEOS decomposition
US4960488A (en) * 1986-12-19 1990-10-02 Applied Materials, Inc. Reactor chamber self-cleaning process
US4872947A (en) * 1986-12-19 1989-10-10 Applied Materials, Inc. CVD of silicon oxide using TEOS decomposition and in-situ planarization process
US5158644A (en) * 1986-12-19 1992-10-27 Applied Materials, Inc. Reactor chamber self-cleaning process
JPS63157340A (ja) * 1986-12-20 1988-06-30 Fujitsu Ltd 光磁気記録再生装置
US4782380A (en) * 1987-01-22 1988-11-01 Advanced Micro Devices, Inc. Multilayer interconnection for integrated circuit structure having two or more conductive metal layers
JP2550337B2 (ja) * 1987-03-03 1996-11-06 日本電気株式会社 半導体装置の製造方法
US5010024A (en) * 1987-03-04 1991-04-23 Advanced Micro Devices, Inc. Passivation for integrated circuit structures
US4962060A (en) * 1987-03-10 1990-10-09 Advanced Micro Devices, Inc. Making a high speed interconnect system with refractory non-dogbone contacts and an active electromigration suppression mechanism
JPH0821682B2 (ja) * 1987-04-24 1996-03-04 株式会社日立製作所 半導体装置の製造方法
US4824803A (en) * 1987-06-22 1989-04-25 Standard Microsystems Corporation Multilayer metallization method for integrated circuits
JP2557898B2 (ja) * 1987-07-31 1996-11-27 株式会社東芝 半導体装置
JPH0666437B2 (ja) * 1987-11-17 1994-08-24 富士通株式会社 半導体記憶装置及びその製造方法
US5194749A (en) * 1987-11-30 1993-03-16 Hitachi, Ltd. Semiconductor integrated circuit device
JPH01264253A (ja) * 1988-04-15 1989-10-20 Hitachi Ltd 半導体装置の製造方法
JPS63296237A (ja) * 1988-04-22 1988-12-02 Hitachi Ltd ウエーハの自動アライメント方法
US4871688A (en) * 1988-05-02 1989-10-03 Micron Technology, Inc. Sequence of etching polysilicon in semiconductor memory devices
US5027185A (en) * 1988-06-06 1991-06-25 Industrial Technology Research Institute Polycide gate FET with salicide
US4986878A (en) * 1988-07-19 1991-01-22 Cypress Semiconductor Corp. Process for improved planarization of the passivation layers for semiconductor devices
JP2769331B2 (ja) * 1988-09-12 1998-06-25 株式会社日立製作所 半導体集積回路の製造方法
JPH0828473B2 (ja) * 1988-09-29 1996-03-21 三菱電機株式会社 半導体装置およびその製造方法
US4978594A (en) * 1988-10-17 1990-12-18 International Business Machines Corporation Fluorine-containing base layer for multi-layer resist processes
US4920072A (en) * 1988-10-31 1990-04-24 Texas Instruments Incorporated Method of forming metal interconnects
US4962063A (en) * 1988-11-10 1990-10-09 Applied Materials, Inc. Multistep planarized chemical vapor deposition process with the use of low melting inorganic material for flowing while depositing
JP2859288B2 (ja) * 1989-03-20 1999-02-17 株式会社日立製作所 半導体集積回路装置及びその製造方法
JP2866389B2 (ja) * 1989-03-20 1999-03-08 株式会社日立製作所 半導体集積回路装置
US4933303A (en) * 1989-07-25 1990-06-12 Standard Microsystems Corporation Method of making self-aligned tungsten interconnection in an integrated circuit
US5192715A (en) * 1989-07-25 1993-03-09 Advanced Micro Devices, Inc. Process for avoiding spin-on-glass cracking in high aspect ratio cavities
US5314845A (en) * 1989-09-28 1994-05-24 Applied Materials, Inc. Two step process for forming void-free oxide layer over stepped surface of semiconductor wafer
US5166101A (en) * 1989-09-28 1992-11-24 Applied Materials, Inc. Method for forming a boron phosphorus silicate glass composite layer on a semiconductor wafer
US5057897A (en) * 1990-03-05 1991-10-15 Vlsi Technology, Inc. Charge neutralization using silicon-enriched oxide layer
US5164811A (en) * 1990-04-20 1992-11-17 Seiko Epson Corporation Semiconductor integrated circuit with varying channel widths
US5514624A (en) * 1990-08-07 1996-05-07 Seiko Epson Corporation Method of manufacturing a microelectronic interlayer dielectric structure
JP3433808B2 (ja) * 1992-08-05 2003-08-04 株式会社日立製作所 半導体集積回路装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4475118A (en) * 1978-12-21 1984-10-02 National Semiconductor Corporation Dynamic MOS RAM with storage cells having a mainly insulated first plate
JPS61276351A (ja) * 1985-05-31 1986-12-06 Toshiba Corp 半導体装置およびその製造方法
JPS6298659A (ja) * 1985-10-25 1987-05-08 Hitachi Ltd 半導体装置
JPS63226055A (ja) * 1987-03-16 1988-09-20 Hitachi Ltd 半導体集積回路装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101466993B1 (ko) * 2008-12-30 2014-12-10 주식회사 동부하이텍 반도체 소자의 제조방법

Also Published As

Publication number Publication date
US5739589A (en) 1998-04-14
US20030189255A1 (en) 2003-10-09
US20020017669A1 (en) 2002-02-14
US6548847B2 (en) 2003-04-15
JPH0316153A (ja) 1991-01-24
US5780882A (en) 1998-07-14
US6342412B1 (en) 2002-01-29
US5202275A (en) 1993-04-13
US5811316A (en) 1998-09-22
JP2859288B2 (ja) 1999-02-17
US5557147A (en) 1996-09-17
US6894334B2 (en) 2005-05-17
US6127255A (en) 2000-10-03
US5331191A (en) 1994-07-19
KR100237909B1 (ko) 2000-01-15
US6169324B1 (en) 2001-01-02
KR900015324A (ko) 1990-10-26

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JP2005327962A (ja) 半導体装置の製造方法

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