JP2818144B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP2818144B2
JP2818144B2 JP8064746A JP6474696A JP2818144B2 JP 2818144 B2 JP2818144 B2 JP 2818144B2 JP 8064746 A JP8064746 A JP 8064746A JP 6474696 A JP6474696 A JP 6474696A JP 2818144 B2 JP2818144 B2 JP 2818144B2
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敏宏 関口
博之 内山
尚 中村
敏夫 前田
修 笠原
弘充 榎並
淳史 荻島
真樹 長尾
倫正 舟橋
保雄 木口
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淳義 小池
弘幸 宮沢
征人 定岡
和也 門田
正 千川原
一男 野尻
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体技術に関
し、特に、ＤＲＡＭ(Ｄynamic Ｒandom Ａccess Ｍemor
y)を有する半導体集積回路装置及びその形成技術に適用
して有効な技術に関するものである。
【０００２】
【従来の技術】ＤＲＡＭの１[bit]の情報を保持するメ
モリセルはメモリセル選択用ＭＩＳＦＥＴと情報蓄積用
容量素子との直列回路で構成されている。前記メモリセ
ル選択用ＭＩＳＦＥＴのゲート電極は行方向に延在する
ワード線に接続されている。メモリセル選択用ＭＩＳＦ
ＥＴの一方の半導体領域は相補性データ線に接続されて
いる。他方の半導体領域は前記情報蓄積用容量素子の一
方の電極に接続されている。情報蓄積用容量素子の他方
の電極には所定電位が印加されている。
【０００３】この種のＤＲＡＭは大容量化のために集積
化され、メモリセルのサイズが縮小される傾向にある。
メモリセルのサイズが縮小された場合、情報蓄積用容量
素子のサイズも縮小されるので、情報となる電荷蓄積量
が低下する。電荷蓄積量の低下はα線ソフトエラー耐圧
を低下させ、特に１[Ｍbit]以上の大容量のＤＲＡＭは
α線ソフトエラー耐圧の向上が重要な技術的課題の一つ
となっている。
【０００４】このような技術的課題に基づき、ＤＲＡＭ
のメモリセルの情報蓄積用容量素子にスタックド構造
(ＳＴＣ構造)が採用される傾向にある。このスタックド
構造の情報蓄積用容量素子は、下層電極層、誘電体膜、
上層電極層の夫々を順次積層し構成されている。下層電
極層は、メモリセル選択用ＭＩＳＦＥＴの他方の半導体
領域に一部が接続され、他の領域がゲート電極上まで引
き伸ばされている。下層電極層は、ＣＶＤ法で堆積した
多結晶珪素膜にフォトリソグラフィ技術及びエッチング
技術を施し、所定平面形状を有するようにパターンニン
グされている。誘電体膜は前記下層電極層の上面及び側
面に沿って設けられている。上層電極層は前記誘電体膜
の表面上に設けられている。上層電極層は、隣接する他
のメモリセルのスタックド構造の情報蓄積用容量素子の
上層電極層と一体に構成され、共通プレート電極として
使用されている。上層電極層は前記下層電極層と同様に
多結晶珪素膜で形成されている。
【０００５】なお、スタックド構造の情報蓄積用容量素
子でメモリセルを構成するＤＲＡＭについては例えば特
願昭６２−２３５９０６号に記載されている。
【０００６】
【発明が解決しようとする課題】本発明者は４[Ｍbit]
の大容量を有するＤＲＡＭの開発中に以下に記載する問
題点を見出した。
【０００７】前記本発明者が開発中のＤＲＡＭはフォー
ルデッドビットライン方式(２交点方式)を採用してい
る。この種のＤＲＡＭは相補性データ線の延在する方向
に交互に反転パターンでメモリセルを配置している。前
記メモリセルのスタックド構造の情報蓄積用容量素子の
下層電極層は平面形状が方形状で形成されている。隣接
するメモリセルのスタックド構造の情報蓄積用容量素子
の下層電極層間隔は、メモリセル選択用ＭＩＳＦＥＴの
一方の半導体領域と相補性データ線との接続領域を大き
く、それ以外は小さく設定されている。つまり、前記接
続領域において、下層電極層間は上層電極層、接続孔等
との製造工程での合せ余裕寸法や絶縁分離のための寸法
が加算されているので間隔が大きい。一方、前記接続領
域以外において、下層電極層間は最小加工寸法又はそれ
に近い寸法で加工されているので間隔が小さい。このた
め、製造工程において、フォトリソグラフィ技術を使用
して下層電極層を加工するエッチングマスクを形成する
露光工程時に、回折現象によりエッチングマスクの前記
接続領域側が特に過剰に露光される。さらに、ゲート電
極層の段差からの反射光により前記接続領域側が過剰に
露光される。つまり、前記エッチングマスクを使用して
加工(エッチング)された下層電極層は設計されたサイズ
に比べてかなり小さいサイズになり、スタックド構造の
情報蓄積用容量素子の電荷蓄積量が低下する。この電荷
蓄積量の低下は、α線ソフトエラー耐圧を劣化させ、Ｄ
ＲＡＭの誤動作を誘発するばかりか、情報蓄積用容量素
子のサイズを大きくする必要があるので、ＤＲＡＭの集
積度を低下させる。
【０００８】本発明の目的は下記のとおりである。
【０００９】（１）記憶機能を有する半導体集積回路装
置において、集積度を向上することが可能な技術を提供
することにある。
【００１０】（２）前記半導体集積回路装置において、
ソフトエラー耐圧を向上することが可能な技術を提供す
ることにある。
【００１１】（３）前記半導体集積回路装置において、
動作速度の高速化を図ることが可能な技術を提供するこ
とにある。
【００１２】（４）前記半導体集積回路装置において、
電気的信頼性を向上することが可能な技術を提供するこ
とにある。
【００１３】（５）前記半導体集積回路装置において、
製造上の加工精度を向上することが可能な技術を提供す
ることにある。
【００１４】（６）前記半導体集積回路装置において、
製造上の歩留りを向上することが可能な技術を提供する
ことにある。
【００１５】（７）前記半導体集積回路装置において、
製造工程数を低減することが可能な技術を提供すること
にある。
【００１６】（８）前記半導体集積回路装置において、
それに使用される絶縁膜の膜質を向上することが可能な
技術を提供することにある。
【００１７】（９）前記（８）の絶縁膜の膜質を向上す
る装置を提供することにある。
【００１８】（１０）前記半導体集積回路装置におい
て、外部装置の駆動能力を向上することが可能な技術を
提供することにある。
【００１９】（１１）前記半導体集積回路装置におい
て、素子形成面の表面の平坦化を図ることが可能な技術
を提供することにある。
【００２０】（１２）前記半導体集積回路装置におい
て、製造プロセスの安定化を図ることが可能な技術を提
供することにある。
【００２１】（１３）前記（１２）の製造プロセスの安
定化を図る装置を提供することにある。
【００２２】（１４）前記半導体集積回路装置におい
て、それに搭載される素子の高耐圧化を図ることが可能
な技術を提供することにある。
【００２３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００２４】
【課題を解決するための手段】（１）主面を有する半導
体基板と、前記半導体基板主面の第１領域、第２領域、
第３領域を夫々囲むように形成されたフィールド絶縁膜
と、前記第１領域上及び前記フィールド絶縁膜上に形成
され、行方向に沿って延在する第１ワード線と、前記第
１領域上及び前記フィールド絶縁膜上に形成され、行方
向に沿って、前記第１ワード線と近接して延在する第２
ワード線と、前記第２領域上及び前記フィールド絶縁膜
上に形成され、行方向に沿って、前記第２ワード線の反
対側に第１ワード線と近接して延在する第３ワード線
と、前記第３領域上及び前記フィールド絶縁膜上に形成
され、行方向に沿って、前記第１ワード線の反対側に第
２ワード線と近接して延在する第４ワード線と、前記第
１ワード線及び第２ワード線間の前記第１領域中に形成
された第１導電型の第１半導体領域と、前記第１ワード
線に対して、前記第１半導体領域と反対側の前記第１領
域中に形成された第１導電型の第２半導体領域と、前記
第２ワード線に対して、前記第１半導体領域と反対側の
前記第１領域中に形成された第１導電型の第３半導体領
域と、前記第３ワード線の両側に位置する前記第２領域
中に形成された第１導電型の第４半導体領域及び第５半
導体領域と、前記第４ワード線の両側に位置する前記第
３領域中に形成された第１導電型の第６半導体領域及び
第７半導体領域と、前記第２半導体領域に接続された第
１電極と、前記第１電極上に誘電体膜を介して形成され
た第２電極との積層構造からなり当該積層構造の一部が
上記第１ワード線上に延在してなる第１容量素子と、前
記第３半導体領域に接続された第３電極と、前記第３電
極上に誘電体膜を介して形成された第４電極との積層構
造からなり当該積層構造の一部が上記第２ワード線上に
延在してなる第２容量素子と、前記第４半導体領域に接
続された第５電極と、前記第５電極上に誘電体膜を介し
て形成された第６電極との積層構造からなり当該積層構
造の一部が上記第３ワード線上に延在してなる第３容量
素子と、前記第６半導体領域に接続された第７電極と、
前記第７電極上に誘電体膜を介して形成された第８電極
との積層構造からなり当該積層構造の一部が上記第４ワ
ード線上に延在してなる第４容量素子と、前記第１ワー
ド線、第２ワード線、第３ワード線及び第４ワード線上
に形成され、かつ前記第１ 領域、第２領域及び第３領域
を覆う第１絶縁膜と、前記第１絶縁膜上に形成され、か
つ列方向に沿って形成され、前記第１絶縁膜中に形成さ
れた開口を経由して前記第１半導体領域、第５半導体領
域或いは第７半導体領域に夫々連結された複数のデータ
線とを含む半導体集積回路装置であって、前記第１領域
上に位置する第１ワード線は、第１ＭＩＳＦＥＴの第１
ゲート電極として用いられ、前記第２半導体領域及び第
１半導体領域は第１ＭＩＳＦＥＴのソース領域及びドレ
イン領域として用いられ、前記第１領域上に位置する第
２ワード線は、第２ＭＩＳＦＥＴの第２ゲート電極とし
て用いられ、前記第３半導体領域及び第１半導体領域は
第２ＭＩＳＦＥＴのソース領域及びドレイン領域として
用いられ、前記第２領域上に位置する第３ワード線は、
第３ＭＩＳＦＥＴの第３ゲート電極として用いられ、前
記第４半導体領域及び第５半導体領域は第３ＭＩＳＦＥ
Ｔのソース領域及びドレイン領域として用いられ、前記
第３領域上に位置する第４ワード線は、第４ＭＩＳＦＥ
Ｔの第４ゲート電極として用いられ、前記第６半導体領
域及び第７半導体領域は第４ＭＩＳＦＥＴのソース領域
及びドレイン領域として用いられ、前記第１ゲート電極
は、前記第２半導体領域側に突出部を設け、前記第２ゲ
ート電極は、前記第３半導体領域側に突出部を設け、第
３ゲート電極は、前記第４半導体領域側に突出部を設
け、前記第４ゲート電極は、前記第６半導体領域側に突
出部を設けることによって、第１ゲート電極、第２ゲー
ト電極、第３ゲート電極及び第４ゲート電極の夫々の列
方向の幅は、前記フィールド絶縁膜上に位置する前記第
１ワード線、第２ワード線、第３ワード線及び第４ワー
ド線の夫々の列方向の幅よりも大きく形成され、前記第
１ゲート電極及び第２ゲート電極の列方向の離隔寸法
は、フィールド絶縁膜上に位置する前記第１ワード線及
び第２ワード線の列方向の離隔寸法よりも大きく形成さ
れていることを特徴とする半導体集積回路装置。
【００２５】
【００２６】
【００２７】（２）前記第１ワード線、第２ワード線、
第３ワード線及び第４ワード線の夫々は、多結晶シリコ
ン膜を含む。
【００２８】
【００２９】（３）前記各容量素子の各電極は多結晶シ
リコン層を含む。
【００３０】（４）前記各領域に形成された第２導電型
の半導体領域を有し、前記第１導電型の各半導体領域の
夫々は前記第２導電型の半導体領域の主面に形成されて
いる。
【００３１】（５）前記各ゲート電極下に位置する前記
第２導電型の半導体領域は、前記第１ＭＩＳＦＥＴのチ
ャネル領域として用いられる。
【００３２】（６）前記第２導電型の半導体領域はウエ
ル領域である。
【００３３】（７）前記第１導電型はｎ型であり、前記
第２導電型はｐ型である。
【００３４】（作用）上述した手段によれば、前記第１
ワード線及びその突出部は第１交差部においてメモリセ
ル選択用ＭＩＳＦＥＴのゲート電極として、第２ワード
線及びその突出部は第２交差部においてメモリセル選択
用ＭＩＳＦＥＴのゲート電極として夫々使用され、前記
突出させた分、メモリセル選択用ＭＩＳＦＥＴのゲート
長を確保することができるので、短チャネル効果を低減
し、ＤＲＡＭの集積度を向上することができると共に、
前記第１交差部、第２交差部の夫々に配置されたメモリ
セル間隔を縮小することができるので、ＤＲＡＭの集積
度をより向上することができる。
【００３５】以下、本発明の構成について、メモリセル
選択用ＭＩＳＦＥＴとスタックド構造の情報蓄積用容量
素子との直列回路でメモリセルを構成するＤＲＡＭに本
発明を適用した一実施の形態とともに説明する。
【００３６】なお、実施の形態を説明するための全図に
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
【００３７】
【発明の実施の形態】
（実施の形態１)本発明の実施の形態１であるＤＲＡＭ
を封止する樹脂封止型半導体装置を図２（部分断面平面
図）で示す。
【００３８】図２に示すように、ＤＲＡＭ（半導体ペレ
ット）１はＳＯＪ(Ｓmall Ｏut-line Ｊ-bend）型の樹
脂封止型半導体装置２で封止されている。ＤＲＡＭ１は
樹脂封止型半導体装置２のタブ３Ａの表面上に接着剤を
介在させて塔載されている。
【００３９】前記ＤＲＡＭ１は４[Ｍbit]の大容量で構
成される。このＤＲＡＭ１は３５０[ｍｉｌ]の樹脂封止
型半導体装置２に封止されている。ＤＲＡＭ１の主面に
は１[bit]の情報を記憶するメモリセル（記憶素子）が
行列状に複数配置されたメモリセルアレイが配置されて
いる。メモリセルアレイ以外において、ＤＲＡＭ１の主
面には直接周辺回路及び間接周辺回路が配置されてい
る。直接周辺回路は、メモリセルの情報書込み動作や情
報読出し動作を直接制御する回路であり、ロウアドレス
デコーダ回路、カラムアドレスデコーダ回路、センスア
ンプ回路等が含まれる。間接周辺回路は、前記直接周辺
回路の動作を間接的に制御する回路であり、クロック信
号発生回路、バッファ回路等が含まれる。
【００４０】前記ＤＲＡＭ１の最も周辺部において、Ｄ
ＲＡＭ１の短辺側、長辺側の中央部分の夫々には外部端
子（ボンディングパッド）ＢＰが配列されている。この
外部端子ＢＰはボンディングワイヤ４を介在させてイン
ナーリード３Ｂに接続されている。ボンディングワイヤ
４はアルミニウム（Ａｌ）ワイヤを使用する。また、ボ
ンディングワイヤ４としては、金（Ａｕ）ワイヤ、銅
（Ｃｕ）ワイヤ、金属ワイヤの表面に絶縁性樹脂を被覆
した被覆ワイヤ等を使用してもよい。ボンディングワイ
ヤ４は熱圧着に超音波振動を併用したボンディング法に
よりボンディングされている。
【００４１】前記インナーリード３Ｂはアウターリード
３Ｃに一体に構成されている。このインナーリード３
Ｂ、アウターリード３Ｃ、前記タブ３Ａの夫々はリード
フレームから切断されかつ成型されている。リードフレ
ームは例えばＣｕ、Ｆｅ−Ｎｉ（例えばＮｉ含有率４２
[％]）合金等で形成されている。前記タブ３Ａには短辺
側、長辺側の夫々においてタブ吊りリード３Ｄが連結さ
れている。
【００４２】前記アウターリード３Ｃは、標準規格に基
づき、夫々に印加される信号が規定され、番号が付され
ている。同図２中、左上端は１番端子、左下端は１０番
端子、右下端は１１番端子、右上端は２０番端子であ
る。このアウターリード３Ｃに印加される信号について
は、前述の外部端子ＢＰとの兼ね合いがあるので後述す
る。
【００４３】前記ＤＲＡＭ１、タブ３Ａ、ボンディング
ワイヤ４、インナーリード３Ｂ及びタブ吊りリード３Ｄ
は樹脂封止部５で封止されている。樹脂封止部５は、低
応力化を図るために、フェノール系硬化剤、シリコーン
ゴム及びフィラーが添加されたエポキシ系樹脂を使用し
ている。シリコーンゴムはエポキシ系樹脂の熱膨張率を
低下させる作用がある。フィラーは球形の酸化珪素粒で
形成されており、同様に熱膨張率を低下させる作用があ
る。
【００４４】次に、前記樹脂封止型半導体装置１に封止
されたＤＲＡＭ１の概略構成を図３（チップレイアウト
図）に示す。
【００４５】図３に示すように、ＤＲＡＭ１の中央部の
表面上にはメモリセルアレイ（ＭＡ）１１が配置されて
いる。本実施の形態のＤＲＡＭ１は、これに限定されな
いが、メモリセルアレイ１１は大きく４個のメモリセル
アレイ１１Ａに分割され、マット構成が採用されてい
る。つまり、同図３中、ＤＲＡＭ１の上側に２個のメモ
リセルアレイ１１Ａが配置され、下側に２個のメモリセ
ルアレイ１１Ａが配置されている。この４個に分割され
たメモリセルアレイ１１Ａの夫々はさらに４個のメモリ
セルアレイ１１Ｂに細分化されている。つまり、ＤＲＡ
Ｍ１は１６個のメモリセルアレイ１１Ｂが配置されてい
る。１６個に細分化された１個のメモリセルアレイ１１
Ｂは２５６[Ｋbit]の容量で構成されている。
【００４６】前記１６個に細分化されたうちの２個のメ
モリセルアレイ１１Ｂの間には夫々カラムアドレスデコ
ーダ回路（ＹＤＥＣ）１２及びセンスアンプ回路（Ｓ
Ａ）１３の一部が配置されている。センスアンプ回路１
３は相補型ＭＩＳＦＥＴ（ＣＭＯＳ）で構成され、セン
スアンプ回路１３の一部はｎチャネルＭＩＳＦＥＴで構
成されている。センスアンプ回路１３の他部であるｐチ
ャネルＭＩＳＦＥＴは前記一部と対向した位置において
メモリセルアレイ１１Ｂの端部に配置されている。セン
スアンプ回路１３の一端側からは相補性データ線（２本
のデータ線）がメモリセルアレイ１１Ｂ上に延在してお
り、本実施の形態のＤＲＡＭ１はフォールデッドビット
ライン方式（２交点方式）を採用している。
【００４７】前記１６個に細分化されたメモリセルアレ
イ１１Ｂの夫々の中央側の一端にはロウアドレスデコー
ダ回路（ＸＤＥＣ）１４及びワードドライバ回路（Ｗ
Ｄ）１５が配置されている。
【００４８】これらメモリセルアレイ１１の周辺に配置
された回路１２〜１５はＤＲＡＭ１の直接周辺回路とし
て構成されている。
【００４９】前記ＤＲＡＭ１の上辺には上辺周辺回路１
６、下辺には下辺周辺回路１７が配置されている。ＤＲ
ＡＭ１の上側に配置された２個のメモリセルアレイ１１
Ａと下側に配置された２個のメモリセルアレイ１１Ａと
の間には中辺周辺回路１８が配置されている。また、Ｄ
ＲＡＭ１の上側に配置された２個のメモリセルアレイ１
１Ａ間、下側に配置された２個のメモリセルアレイ１１
Ａ間の夫々には中央周辺回路１９が配置されている。こ
れらの周辺回路１６〜１９はＤＲＡＭ１の間接周辺回路
として構成されている。
【００５０】次に、前述したＤＲＡＭ１の外部端子ＢＰ
の具体的な機能及び前記間接周辺回路の具体的な回路配
置について、図４（要部拡大レイアウト図）を用いて簡
単に説明する。
【００５１】まず、ＤＲＡＭ１の周辺に配置された外部
端子ＢＰのうち、Ａ0〜Ａ9はアドレス信号用の外部端子
ＢＰである。Ｉ／Ｏ1〜Ｉ／Ｏ4は入出力信号用の外部端
子ＢＰである。ＲＡＳはロウアドレスストローブ信号用
の外部端子ＢＰ、ＣＡＳはカラムアドレスストローブ信
号用の外部端子ＢＰである。ＷＥはライトイネーブル信
号用の外部端子ＢＰ、ＯＥはアウトプットイネーブル信
号用の外部端子ＢＰである。Ｖssは基準電位例えば回路
の接地電位０[Ｖ]用の外部端子ＢＰ、Ｖccは電源電位例
えば回路の動作電位５[Ｖ]用の外部端子ＢＰである。図
示しないが、特に入力信号用の外部端子ＢＰの近傍には
入力保護回路（静電気破壊防止回路）が配置されてい
る。
【００５２】前記間接周辺回路の上辺周辺回路１６の夫
々の回路は基本的には各信号が印加される外部端子ＢＰ
の近傍に配置されている。１６０１はライト系回路、１
６０２はＲＡＳ系コントロール回路である。１６０３は
基板電位ＶBB発生回路であり、例えば−２.５〜−３.５
[Ｖ]の電位を生成する回路である。１６０４はデータ出
力バッファ回路、１６０５は入出力データ回路、１６０
６はデータ出力コントロール回路である。１６０７はＣ
ＡＳ系コントロール回路、１６０８はリード・ライトコ
ントロール回路、１６０９はテストモードコントロール
回路、１６１０はメインアンプコントロール回路であ
る。１６１１はＩＯセレクト回路、１６１２はマット選
択及びコモンソース駆動回路である。１６１４はボンデ
ィングマスタ制御回路、１６１６はＡＴＤ回路、１６１
７はＸアドレスバッファ回路、１６１９はＹアドレスバ
ッファ回路である。１６２０はメインアンプ回路、１６
２１はニブルカウンタ回路、１６２２はテスト論理回路
である。
【００５３】中辺周辺回路１８において、１８０１はＹ
アドレスバッファ回路、１８０２はＡＴＤ回路、１８０
３はマット選択回路である。１８０４はＸ系プリデコー
ダ回路、１８０５はＸ系冗長回路、１８０６はリフレッ
シュカウンタ回路、１８０７はカラム系イコライズ回路
である。１８０８はデコーダモニタ回路、１８０９はＸ
アドレスバッファ回路、１８１０はコモンＩ／Ｏイコラ
イズ制御回路、１８１２はＸアドレスラッチ回路、１８
１３はリフレッシュコントロール回路である。
【００５４】下辺周辺回路１７において、１７０１はマ
ット選択回路及びコモンソース駆動回路、１７０２はＹ
プリデコーダ回路である。１７０３はＸアドレスバッフ
ァ回路、１７０４はＹアドレスバッファ回路である。１
７０５はＡＴＤ回路、１７０６はＹ系冗長回路、１７０
７はＸプリデコーダ回路である。
【００５５】次に、前記ＤＲＡＭ１の細分化されたメモ
リセルアレイ１１Ｂの要部及びその周辺回路の要部につ
いて、図５（要部等価回路図）を用いて説明する。
【００５６】図５に示すように、フォールデッドビット
ライン方式を採用するＤＲＡＭ１はメモリセルアレイ
（ＭＡ）１１Ｂにおいて相補性データ線ＤＬ，ＤＬを列
方向に延在させている。この相補性データ線ＤＬは行方
向に複数組配置されている。相補性データ線ＤＬはセン
スアンプ回路（ＳＡ）１３に接続されている。
【００５７】前記メモリセルアレイ１１Ｂにおいて、ワ
ード線ＷＬは相補性データ線ＤＬと交差する行方向に延
在させている。ワード線ＷＬは列方向に複数本配置され
ている。図示していないが、夫々のワード線ＷＬはロウ
アドレスバッファ回路（ＸＤＥＣ）１４に接続され選択
されるように構成されている。
【００５８】相補性データ線ＤＬの夫々とワード線ＷＬ
との交差部には１[bit]の情報を記憶するメモリセル
（記憶素子）Ｍが配置されている。メモリセルＭはメモ
リセル選択用ｎチャネルＭＩＳＦＥＴＱｓと情報蓄積用
容量素子Ｃとの直列回路で構成されている。
【００５９】メモリセルＭのメモリセル選択用ＭＩＳＦ
ＥＴＱｓは一方の半導体領域を相補性データ線ＤＬに接
続している。他方の半導体領域は情報蓄積用容量素子Ｃ
の一方の電極に接続されている。ゲート電極はワード線
ＷＬに接続されている。情報蓄積用容量素子Ｃの他方の
電極は電源電圧１／２Ｖccに接続されている。電源電圧
１／２Ｖccは前記基準電圧Ｖssと電源電圧Ｖccとの中間
電位例えば約２.５[Ｖ]である。電源電圧１／２Ｖcc
は、情報蓄積用容量素子Ｃの電極間に加わる電界強度を
低減し、誘電体膜の絶縁耐圧の劣化を低減することがで
きる。
【００６０】前記センスアンプ回路１３は前記相補性デ
ータ線ＤＬで伝達されるメモリセルＭの情報を増幅する
ように構成されている。センスアンプ回路１３で増幅さ
れた情報はカラムスイッチ用ｎチャネルＭＩＳＦＥＴＱ
ｙを通してコモンデータ線Ｉ／Ｏ、Ｉ／Ｏの夫々に出力
される。カラムスイッチ用ＭＩＳＦＥＴＱｙはカラムア
ドレスデコーダ回路（ＹＤＥＣ）１２で制御される。
【００６１】前記コモンデータ線Ｉ／Ｏはメインアンプ
回路（ＭＡＰ）１６２０に接続されている。メインアン
プ回路１６２０はスイッチ用ＭＩＳＦＥＴ（符号は付け
ない）、出力信号線ＤＯＬ、ＤＯＬ、データ出力バッフ
ァ回路（ＤｏＢ）１６０４の夫々を通して出力信号用外
部端子（Ｄout）ＢＰに接続されている。つまり、メイ
ンアンプ回路１６２０でさらに増幅されたメモリセルＭ
の情報は出力信号線ＤＯＬ、データ出力バッファ回路１
６０４、外部端子ＢＰの夫々を通してＤＲＡＭ１の外部
に出力される。
【００６２】次に、前記ＤＲＡＭ１のメモリセルＭ及び
周辺回路（センスアンプ回路やデコーダ回路等）を構成
する素子の具体的な構造について説明する。メモリセル
アレイ１１Ｂの平面構造は図６（要部平面図）で示す。
メモリセルアレイ１１Ｂの断面構造及び周辺回路の素子
の断面構造は図１（要部断面図）で示す。なお、図６の
左側に示すメモリセルＭの断面構造は図１のＩ−Ｉ切断
線で切った部分の断面構造を示している。また、図１の
右側は周辺回路を構成するＣＭＯＳの断面構造を示して
いる。
【００６３】図１及び図６に示すように、ＤＲＡＭ１は
単結晶珪素からなるｐ−型半導体基板２０で構成されて
いる。半導体基板２０は、（１００）結晶面を素子形成
面として使用し、例えば１０[Ω−ｃｍ]程度の抵抗値で
形成されている。半導体基板２０の一部の主面はイオン
打込法による約１０15[atoms/ｃｍ2]以上の不純物の導
入が行われていない。一部の領域とは少なくともメモリ
セルアレイ１１Ｂの領域である。前記不純物の導入は結
晶欠陥を多量に発生させ、情報となる電荷をリークさせ
てしまうので、不純物の導入の領域が部分的に制限され
ている。したがって、Ｎａ等の重金属による汚染を低減
するために、本実施の形態のＤＲＡＭ１は半導体基板２
０の深い領域にゲッタリング層を有したものが使用され
ている。ゲッタリング層は半導体基板２０の主面から約
１０[μｍ]より深い領域（ウエル領域２１、２２の夫々
よりも深い領域）に形成されている。
【００６４】前記半導体基板２０のメモリセルＭ（メモ
リセルアレイ１１）、ｎチャネルＭＩＳＦＥＴＱｎの夫
々の形成領域の主面部にはｐ−型ウエル領域２２が設け
られている。半導体基板２０のｐチャネルＭＩＳＦＥＴ
Ｑｐの形成領域の主面部にはｎ−型ウエル領域２１が設
けられている。つまり、本実施の形態のＤＲＡＭ１はツ
インウエル構造で構成されている。
【００６５】ウエル領域２１、２２の夫々の半導体素子
形成領域間の主面上には素子間分離用絶縁膜（フィール
ド絶縁膜）２３が設けられている。ｐ−型ウエル領域２
２の主面部において、素子間分離用絶縁膜２３下にはｐ
型チャネルストッパ領域２４Ａが設けられている。素子
間分離用絶縁膜２３をゲート絶縁膜とする寄生ＭＯＳは
ｎ型反転し易いので、チャネルストッパ領域２４Ａは少
なくともｐ−型ウエル領域２２の主面部に設けられてい
る。
【００６６】メモリセルアレイ１１のメモリセルＭの形
成領域において、ｐ−型ウエル領域２２の主面部にはｐ
型半導体領域２４Ｂが設けられている。ｐ型半導体領域
２４Ｂは実質的にメモリセルアレイ１１の全面に設けら
れている。ｐ型半導体領域２４Ｂは、前記ｐ型チャネル
ストッパ領域２４Ａと同一製造工程、同一製造マスクで
形成され、ｐ型チャネルストッパ領域２４Ａを形成する
ｐ型不純物（Ｂ）の横方向の拡散により形成されてい
る。周辺回路を構成するｎチャネルＭＩＳＦＥＴＱｎに
比べて、メモリセルＭのメモリセル選択用ＭＩＳＦＥＴ
Ｑｓのゲート幅寸法は小さく構成されている。つまり、
前記ｐ型不純物の横方向の拡散により、メモリセルＭの
実質的に全面に前記ｐ型半導体領域２４Ｂが形成される
ようになっている。このｐ型半導体領域２４Ｂはｐ−型
半導体基板２０に比べて不純物濃度が高いｐ−型ウエル
領域２２よりもさらに高い不純物濃度で形成されてい
る。ｐ型半導体領域２４Ｂは、メモリセル選択用ＭＩＳ
ＦＥＴＱｓのしきい値電圧を高めることができ、又情報
蓄積用容量素子Ｃの電荷蓄積量を高めることができる。
また、ｐ型半導体領域２４Ｂは少数キャリアに対するポ
テンシャルバリア領域としても作用している。
【００６７】メモリセルＭのメモリセル選択用ＭＩＳＦ
ＥＴＱｓは図１、図６及び図７（所定の製造工程におけ
る要部平面図）に示すようにｐ−型ウエル領域２２（実
際にはｐ型半導体領域２４Ｂ）の主面部に構成されてい
る。メモリセル選択用ＭＩＳＦＥＴＱｓは素子間分離用
絶縁膜２３及びｐ型チャネルストッパ領域２４Ａで規定
された領域内に構成されている。メモリセル選択用ＭＩ
ＳＦＥＴＱｓは主にｐ−型ウエル領域２２、ゲート絶縁
膜２５、ゲート電極２６、ソース領域又はドレイン領域
である一対のｎ型半導体領域２８で構成されている。
【００６８】前記ｐ−型ウエル領域２２はチャネル形成
領域として使用されている。ゲート絶縁膜２５はｐ−型
ウエル領域２２の主面を酸化して形成した酸化珪素膜で
形成されている。
【００６９】ゲート電極２６はゲート絶縁膜６の上部に
設けられている。ゲート電極２６は、例えば、ＣＶＤ法
で堆積した多結晶珪素膜で形成し、２００〜３００[ｎ
ｍ]程度の膜厚で形成されている。この多結晶珪素膜は
抵抗値を低減するｎ型不純物（Ｐ或はＡｓ）を導入して
いる。また、ゲート電極２６は、高融点金属（Ｍo,Ｔi,
Ｔa,Ｗ）膜や高融点金属シリサイド（ＭoＳi2,ＴiＳi2,
ＴaＳi2,ＷＳi2）膜の単層で構成してもよい。また、ゲ
ート電極２６は、多結晶珪素膜上に前記高融点金属膜や
高融点金属シリサイド膜を積層した複合膜で構成しても
よい。
【００７０】ゲート電極２６は、図６及び図７に示すよ
うに、行方向に延在するワード線（ＷＬ）２６と一体に
構成されている。つまり、ゲート電極２６、ワード線２
６の夫々は同一導電層で形成されている。ワード線２６
は行方向に配置された複数のメモリセルＭのメモリセル
選択用ＭＩＳＦＥＴＱｓの夫々のゲート電極２６を接続
するように構成されている。
【００７１】図７に示すように、メモリセル選択用ＭＩ
ＳＦＥＴＱｓのゲート電極２６のゲート長寸法はワード
線２６の幅寸法に比べて太く構成されている。例えば、
ゲート電極２６のゲート長寸法は１.０[μｍ]に対して
ワード線の幅寸法は０.６[μｍ]で構成されている。な
お、本実施の形態のＤＲＡＭ１は、前記ワード線２６の
配線間寸法０.６[μｍ]を除き、最小加工寸法を０.８
[μｍ]とする所謂０.８［μｍ］製造プロセスを採用し
ている。
【００７２】図６及び図７に示すように、メモリセルＭ
は相補性データ線（５０）の一方のデータ線ＤＬとワー
ド線２６との図６の交差部、前記相補性データ線の他方
のデータ線ＤＬと前記ワード線２６の列方向に隣接する
他のワード線２６との第２の交差部の夫々に配置されて
いる。前記夫々のワード線２６は実質的に同一幅寸法で
所定隔離寸法を保持した状態で平行に行方向に延在させ
ている。この２本のワード線２６は、相補性データ線の
夫々のデータ線ＤＬ、データ線ＤＬ毎に互いに反対方向
に突出するように、ジグザグに行方向に延在させてい
る。前記第１の交差部において、ワード線２６はそれに
隣接する他のワード線２６側にメモリセルＭの形状に沿
って突出部２６Ａが設けられている。同様に、第２の交
差部において、他のワード線２６の前記ワード線２６側
にメモリセルＭの形状に沿って突出部２６Ａが設けられ
ている。この突出部２６Ａは、実質的にメモリセル選択
用ＭＩＳＦＥＴＱｓのゲート電極２６として使用され、
ワード線２６の配線幅寸法に比べてゲート長寸法を長く
するようになっている。しかも、突出部２６Ａは、メモ
リセルＭの周囲を規定する素子間分離用絶縁膜２３と少
なくとも製造工程における合せ余裕寸法を有する程度に
重ね合せるだけで、前述のようにメモリセルＭの形状に
沿って（メモリセル選択用ＭＩＳＦＥＴＱｓのゲート幅
寸法と同程度で）突出させている。つまり、図７に示す
ように、メモリセル選択用ＭＩＳＦＥＴＱｓのゲート長
寸法で単純にワード線２６の配線幅寸法を規定した場合
のワード線２６間の離隔寸法Ａに比べて、素子間分離用
絶縁膜２３上での離隔寸法を充分に確保することができ
るので、ワード線２６の延在方向のメモリセルＭ間隔を
縮小することができる。
【００７３】このように、（請求項２４−手段１４）メ
モリセル選択用ＭＩＳＦＥＴＱｓと情報蓄積用容量素子
Ｃとの直列回路で形成されたメモリセルＭを配置する、
フォールデットビットライン方式のＤＲＡＭ１におい
て、相補性データ線（５０）の一方の第１データ線ＤＬ
と第１ワード線２６との第１交差部、前記相補性データ
線の他方の第２データ線ＤＬと前記第１ワード線２６の
列方向に隣接する他の第２ワード線２６との第２交差部
の夫々に前記メモリセルＭを配置し、前記第１ワード線
２６、第２ワード線２６の夫々を実質的に同一幅寸法で
所定隔離寸法を保持した状態で平行に行方向に延在させ
ると共に、前記第１データ線ＤＬ、第２データ線ＤＬの
夫々毎に互いに反対方向に突出するように第１ワード線
２６、第２ワード線２６の夫々をジグザグに延在させ、
前記第１交差部の第１ワード線２６の第２ワード線２６
側をメモリセルＭの形状に沿って突出させる（突出部２
６Ａを設ける）と共に、第２交差部の第２ワード線２６
の第１ワード線２６側をメモリセルＭの形状に沿って突
出させる。この構成により、前記第１ワード線２６及び
その突出部２６Ａは第１交差部においてメモリセル選択
用ＭＩＳＦＥＴＱｓのゲート電極２６として、第２ワー
ド線２６及びその突出部２６Ａは第２交差部においてメ
モリセル選択用ＭＩＳＦＥＴＱｓのゲート電極２６とし
て夫々使用され、前記突出させた分、メモリセル選択用
ＭＩＳＦＥＴＱｓのゲート長を確保することができるの
で、短チャネル効果を低減することができると共に、前
記第１交差部、第２交差部の夫々に配置されたメモリセ
ルＭ間隔を縮小することができる。この結果、メモリセ
ルＭの占有面積を縮小し、かつメモリセルＭ間の分離領
域の占有面積を縮小することができるので、ＤＲＡＭ１
の集積度を向上することができる。
【００７４】前記ｎ型半導体領域２８は、周辺回路を構
成するＭＩＳＦＥＴＱｎのｎ＋型半導体領域（３７）に
比べて、少なくとも情報蓄積用容量素子Ｃを接続する側
を低不純物濃度で形成している。具体的に、ｎ型半導体
領域２８は１×１０14[atoms／ｃｍ2]未満の低不純物濃
度のイオン打込法で構成されている。つまり、ｎ型半導
体領域２８は、不純物の導入に起因する結晶欠陥の発生
を低減し、しかも不純物の導入後の熱処理によって結晶
欠陥を充分に回復できるように形成されている。したが
って、ｎ型半導体領域２８は、ｐ−型ウエル領域２２と
のｐｎ接合部においてリーク電流量が少ないので、情報
蓄積用容量素子Ｃに蓄積された情報となる電荷を安定に
保持することができる。
【００７５】前記ｎ型半導体領域２８は、ゲート電極２
６に対して自己整合で形成され、チャネル形成領域側が
低不純物濃度で構成されているので、ＬＤＤ（Ｌightly
Ｄoped Ｄrain）構造のメモリセル選択用ＭＩＳＦＥＴ
Ｑｓを構成する。
【００７６】また、前記メモリセル選択用ＭＩＳＦＥＴ
Ｑｓの一方（相補性データ線の接続側）のｎ型半導体領
域２８はｎ＋型半導体領域４１と一体に構成されてい
る。他方（情報蓄積用容量素子Ｃの接続側）のｎ型半導
体領域２８はｎ＋型半導体領域３３Ａと一体に構成され
ている。前記ｎ＋型半導体領域４１は相補性データ線
（５０）と一方のｎ型半導体領域２８との接続を行う接
続孔４０Ａに規定された領域内において形成されてい
る。ｎ＋型半導体領域４１は相補性データ線（５０）と
ｐ−型ウエル領域２２との短絡を防止するように構成さ
れている。前記ｎ＋型半導体領域３３Ａは、後述するス
タックド構造の情報蓄積用容量素子Ｃの下層電極層（３
３）と他のｎ型半導体領域２８との接続を行う接続孔３
２で規定された領域内において形成されている。ｎ＋型
半導体領域３３Ａは、前記下層電極層３３に導入された
ｎ型不純物を拡散することにより形成されている。
【００７７】前記メモリセル選択用ＭＩＳＦＥＴＱｓの
ゲート電極２６の上層には絶縁膜２７が設けられ、ゲー
ト電極２６、絶縁膜２７の夫々の側壁にはサイドウォー
ルスペーサ２９が設けられている。絶縁膜２７は主にゲ
ート電極２６、その上に形成される情報蓄積用容量素子
Ｃの各電極（特に３３）の夫々を電気的に分離するよう
に構成されている。サイドウォールスペーサ２９は主に
ＬＤＤ構造のメモリセル選択用ＭＩＳＦＥＴＱｓを構成
するようになっている。前記絶縁膜２７、サイドウォー
ルスペーサ２９の夫々は、その製造方法については後述
するが、無機シランガス及び酸化窒素ガスをソースガス
とするＣＶＤ法で堆積された酸化珪素膜で形成されてい
る。この酸化珪素膜は、有機シランガスをソースガスと
するＣＶＤ法で堆積した酸化珪素膜に比べて、下地の段
差状でのステップカバレッジが高く、又膜の縮みが小さ
い。
【００７８】このように、（１０−６）メモリセル選択
用ＭＩＳＦＥＴＱｓのゲート電極２６上に絶縁膜２７を
形成し、前記ゲート電極２６の側壁及びその上層の絶縁
膜２７の側壁にサイドウォールスペーサ２９を形成する
ＤＲＡＭ１において、前記ゲート電極２６上の絶縁膜２
６、サイドウォールスペーサ２９の夫々を、無機シラン
ガス及び酸化窒素ガスをソースガスとするＣＶＤ法で堆
積した酸化珪素膜で構成する。この構成により、前記ゲ
ート電極２６上の絶縁膜２７、サイドウォールスペーサ
２９の夫々である酸化珪素膜は有機シランをソースガス
とするＣＶＤ法で堆積した酸化珪素膜に比べで膜の縮み
を低減することができるので、前記絶縁膜２７とサイド
ウォールスペーサ２９との間の剥離を低減し、前記ゲー
ト電極２６とそれ以外の導電層（例えば下層電極層３
３）との間のリークを防止し、電気的信頼性を向上する
ことができると共に、前記ゲート電極２６上の絶縁膜２
７、サイドウォールスペーサ２９の夫々である酸化珪素
膜のステップカバレッジが高いので、酸化珪素膜の膜厚
の均一性を高め、絶縁耐圧を向上することができる。ま
た、ステップカバレッジが高いので、同一の側壁膜厚を
得るのに必要な堆積膜厚を薄膜化でき、段差を低減で
き、前記下層電極層３３の加工が容易となる。
【００７９】前記メモリセルＭの情報蓄積用容量素子Ｃ
は、図１、図６及び図８（所定の製造工程における要部
平面図）に示すように、主に、下層電極層３３、誘電体
膜３４、上層電極層３５の夫々を順次積層して構成され
ている。情報蓄積用容量素子Ｃは所謂スタックド構造
（積層型：ＳＴＣ）で構成されている。
【００８０】このスタックド構造の情報蓄積用容量素子
Ｃの下層電極層３３の一部（中央部分）はメモリセル選
択用ＭＩＳＦＥＴＱｓの他方のｎ型半導体領域２８に接
続されている。この接続は層間絶縁膜３１に形成された
接続孔３１Ａ及びサイドウォールスペーサ２９で規定さ
れた接続孔３２を通して行われている。接続孔３２の列
方向の開口サイズはメモリセル選択用ＭＩＳＦＥＴＱｓ
のゲート電極２６、それに隣接するワード線２６の夫々
の離隔寸法で規定されている。接続孔３１Ａの開口サイ
ズと接続孔３２の開口サイズとの差は少なくとも製造工
程におけるマスク合せ余裕寸法に相当する分より大きく
なっている。下層電極層３３の他部（周辺部分）はゲー
ト電極２６、ワード線２６の夫々の上部まで引き伸ばさ
れている。
【００８１】前記層間絶縁膜３１はその下層の絶縁膜２
７、サイドウォールスペーサ２９の夫々と同様の絶縁膜
で形成されている。つまり、無機シランガス及び酸化窒
素ガスをソースガスとするＣＶＤ法で堆積した酸化珪素
膜で形成されている。
【００８２】前記下層電極層３３は例えばＣＶＤ法で堆
積した多結晶珪素膜で形成し、この多結晶珪素膜には抵
抗値を低減するｎ型不純物（Ａｓ或はＰ）が高濃度に導
入されている。下層電極層３３は、下地の段差形状を利
用し、かつ側壁を利用してスタックド構造の情報蓄積用
容量素子Ｃの電荷蓄積量を増加するために、例えば２０
０〜４００［ｎｍ］程度の比較的厚い膜厚で形成されて
いる。
【００８３】前記下層電極層３３の平面形状は、図６及
び図８に示すように、相補性データ線（５０）が延在す
る列方向に長い方形状で構成されている。図８に示すよ
うに、ワード線２６が延在する行方向に配置された各下
層電極層３３は製造工程における最小加寸法か又はそれ
に近い加工寸法で形成されている。同様に、相補性デー
タ線（５０）が延在する列方向に配置された各下層電極
層３３のうち、相補性データ線の接続側でなく、素子間
分離用絶縁膜２３を介在させる下層電極層３３間は前記
最小加寸法か又はそれに近い加工寸法で形成されてい
る。これに対して、相補性データ線の接続側において、
下層電極層３３間は、メモリセル選択用ＭＩＳＦＥＴＱ
ｓのｎ型半導体領域２８と相補性データ線（５０）との
接続領域、上層電極層３５と相補性データ線（５０）と
の絶縁耐圧、下層電極層３３と上層電極層３５との重な
り、及び下層電極層３３と相補性データ線（５０）との
絶縁耐圧を確保する寸法に相当する分、離隔されてい
る。この下層電極層３３には、前記ｎ型半導体領域２８
と相補性データ線（５０）との接続側に平面方形状に形
成された領域から平面方向に突出する補正パターン３３
Ａが設けられている。下層電極層３３を加工するエッチ
ングマスク（フォトレジスト膜）は、前記接続領域にお
いて下層電極層３３間隔が広い領域で発生する回折現象
及びワード線２６の段差からの反射光によりサイズが縮
小されてしまう。このため、下層電極層３３のサイズが
所定の設定値よりも小さくなるので、スタックド構造の
情報蓄積用容量素子Ｃの電荷蓄積量が低下する。そこ
で、補正パターン３３Ａは、予じめサイズの縮小分を見
込んで下層電極層３３のサイズを大きくするように構成
されている。補正パターン３３は、レイアウト的に下層
電極層３３間に余裕がある前記接続側に配置されている
が、これに限定されず、前述の位置と反対側に配置して
もよい。なお、現実の下層電極層３３の平面形状は方形
状の角部分がかなり落ちるので、全体的にまるみを有す
るように形成される。
【００８４】このように、（１−１）メモリセル選択用
ＭＩＳＦＥＴＱｓとスタックド構造の情報蓄積用容量素
子Ｃとの直列回路でメモリセルを構成するＤＲＡＭ１に
おいて、前記スタックド構造の情報蓄積用容量素子Ｃの
下層電極層３３にその表面々積を増加させる補正パター
ン３３Ａを構成する。これにより、隣接する下層電極層
３３の間隔の大きい領域（相補性データ線側）におい
て、フォトリソグラフィ技術の露光時の回折現象及びワ
ード線２６からの反射光によって、前記下層電極層３３
を加工するエッチングマスクのサイズが縮小されること
を低減できる（予じめサイズが縮小される分補正してい
る）ので、下層電極層３３の表面々積を確保し、スタッ
クド構造の情報蓄積用容量素子Ｃの電荷蓄積量を増加す
ることができる。この結果、α線ソフトエラー耐圧を向
上し、メモリセルＭ面積を縮小できるので、ＤＲＡＭ１
の集積度を向上することができる。
【００８５】誘電体膜３４は、基本的には下層電極層
（多結晶珪素膜）３３の上層（表面上）にＣＶＤ法で堆
積させた窒化珪素膜３４Ａ、この窒化珪素膜３４Ａを高
圧で酸化した酸化珪素膜３４Ｂを積層した２層構造で構
成されている。実際には、誘電体膜３４は、下層電極層
３３である多結晶珪素膜の表面に自然酸化珪素膜（３
［ｎｍ］未満の非常に薄い膜厚なので図示しない）が形
成されるので、自然酸化珪素膜、窒化珪素膜３４Ａ、酸
化珪素膜３４Ｂの夫々を順次積層した３層構造で構成さ
れている。前記誘電体膜３４の窒化珪素膜３４Ａは、Ｃ
ＶＤ法で堆積されるので、下地の多結晶珪素膜（下層電
極層３３）の結晶状態や段差形状に影響されず、下地に
対して独立なプロセス条件で形成することができる。つ
まり、窒化珪素膜３４Ａは、多結晶珪素膜の表面を酸化
して形成した酸化珪素膜に比べて、絶縁耐圧が高く、単
位面積当りの欠陥数が少ないので、リーク電流が非常に
少ない。しかも、窒化珪素膜３４Ａは酸化珪素膜に比べ
て誘電率が高い特徴がある。酸化珪素膜３４Ｂは、非常
に良質な膜で形成することができるので、前記窒化珪素
膜３４Ａの前記特性をさらに向上させることができる。
また、後に詳述するが、酸化珪素膜３４Ｂは、高圧酸化
（１．５〜１０［気圧］）で形成されるので、常圧酸化
に比べて短い酸化時間つまり熱処理時間で形成すること
ができる。酸化珪素膜３４Ｂが薄く（例えば２［ｎｍ］
以下）、常圧（１［気圧］）の酸化によっても熱処理時
間が許容される範囲であるときは、常圧酸化でも形成す
ることができる。
【００８６】誘電体膜３４は、下層電極層３３の上面及
び側壁に沿って設けられており、下層電極層３３の側壁
部分を利用して高さ方向に面積を稼いでいる。誘電体膜
３４の面積の増加はスタックド構造の情報蓄積用容量素
子Ｃの電荷蓄積量を向上することができる。この誘電体
膜３４の平面形状は上層電極層３５の平面形状で規定さ
れ、実質的に上層電極層３５と同一形状で構成されてい
る。
【００８７】前記上層電極層３５は誘電体膜３４を介在
させて下層電極層３３を覆うようにその上部に設けられ
ている。上層電極層３５は隣接する他のメモリセルＭの
スタックド構造の情報蓄積用容量素子Ｃの上層電極層３
５と一体に構成されている。上層電極層３５には電源電
圧１／２Ｖｃｃが印加されている。上層電極層３５は例
えばＣＶＤ法で堆積した多結晶珪素膜で形成され、この
多結晶珪素膜には抵抗値を低減するｎ型不純物が導入さ
れている。上層電極層３５は例えば前記下層電極層３３
と同等か同等以下の膜厚で形成されている。
【００８８】このように、（１１−７）層間絶縁膜（下
地絶縁膜）３１上に形成された下層電極層３３、前記層
間絶縁膜３１上及び下層電極層３３の表面上に形成され
た誘電体膜３４及びこの誘電体膜３４上に形成された上
層電極層３５で構成されたスタックド構造の情報蓄積用
容量素子Ｃを有するＤＲＡＭ１において、前記スタック
ド構造の情報蓄積用容量素子Ｃの誘電体膜３４を窒化珪
素膜３４Ａを有する複合膜で構成し、前記層間絶縁膜３
１を無機シランガス及び酸化窒素ガスをソースガスとす
るＣＶＤ法で堆積した酸化珪素膜で構成する。この構成
により、前記スタックド構造の情報蓄積用容量素子Ｃの
誘電体膜３４に対する層間絶縁膜３１の膜の縮みを低減
し、前記誘電体膜３４と層間絶縁膜３１との間に発生す
るストレスを低減することができるので、誘電体膜３４
の破壊を防止し、下層電極層３３と上層電極層３５との
間のリーク電流を防止し、電気的信頼性を向上すること
ができると共に、前記層間絶縁膜３１のステップカバレ
ッジが高いので、層間絶縁膜３１の膜厚の均一性を高
め、層間絶縁膜３１上の下層電極層３３とその下の導電
層（例えばゲート電極２６やワード線２６）との間の絶
縁耐圧を高めることができる。
【００８９】前記メモリセルＭは図１、図６、図７及び
図８に示すように列方向に隣接する他の１個のメモリセ
ルＭと接続されている。つまり、列方向に隣接する２個
のメモリセルＭは、夫々のメモリセル選択用ＭＩＳＦＥ
ＴＱｓの一方のｎ型半導体領域２８を一体に構成し、そ
の部分を中心に反転パターンで構成されている。この２
個のメモリセルＭは行方向に配置され、この２個のメモ
リセルＭと行方向に隣接する他の２個のメモリセルＭと
は列方向に２分の１ピッチずれて配置されている。
【００９０】メモリセルＭのメモリセル選択用ＭＩＳＦ
ＥＴＱｓの一方のｎ型半導体領域２８には図１及び図６
に示すように相補性データ線（ＤＬ）５０が接続されて
いる。相補性データ線５０は層間絶縁膜３６、３９、４
０の夫々に形成された接続孔４０Ａを通してｎ型半導体
領域２８に接続されている。相補性データ線５０とｎ型
半導体領域２８との接続にはｎ＋型半導体領域４１を介
在させて行われている。
【００９１】前記層間絶縁膜３６、３９の夫々は例えば
ＣＶＤ法で堆積した酸化珪素膜で形成されている。層間
絶縁膜４０はフローによる平坦化が可能なリン及びホウ
素を含んだ酸化珪素膜（ＢＰＳＧ）で構成されている。
前記層間絶縁膜３９は、絶縁耐圧の確保及びその上層の
層間絶縁膜４０に導入されているＢやＰが素子に漏れる
ことを防止する目的で設けられている。
【００９２】前記相補性データ線５０は、遷移金属膜
（バリアメタル膜）５０Ａ、アルミニウム膜又はアルミ
ニウム合金膜５０Ｂ、遷移金属膜（保護膜）５０Ｃの夫
々を順次積層した３層構造で構成されている。
【００９３】前記相補性データ線５０のうちの下層の遷
移金属膜５０Ａは、アルミニウム膜５０Ｂとｎ型半導体
領域２８（実際にはｎ＋型半導体領域４１）との接続部
に単結晶珪素が析出し、接続部の抵抗値が増加すること
を防止するように構成されている。つまり、下層の遷移
金属膜５０Ａは所謂バリアメタル膜として使用されてい
る。この下層の遷移金属膜５０Ａは、その上層のアルミ
ニウム膜５０Ｂを形成する前に形成することができるの
で、アルミニウム膜５０Ｂの溶融温度に近い又はそれ以
上の温度のＣＶＤ法を使用することができる。具体的
に、下層の遷移金属膜５０ＡはＣＶＤ法で堆積したＷＳ
ｉ2膜を使用する。また、下層の遷移金属膜５０Ａは例
えばＴａＳｉ2膜やＴｉＮ膜で形成してもよい（つま
り、本実施の形態の遷移金属膜は、遷移金属膜、遷移金
属珪化膜及び遷移金属窒化膜を含む）。ＣＶＤ法で堆積
された下層の遷移金属膜５０Ａは、下地の段差形状の大
きい部分、特に、相補性データ線５０の接続部分でのス
テップカバレッジを大幅に向上することができる。な
お、下層の遷移金属膜５０Ａは、低温度のスパッタ法で
堆積した場合、抵抗値を低減し安定化を図る目的で約９
００［℃］程度の高温度の熱処理を施さなければならな
い。下層の遷移金属膜５０Ａはｎ型半導体領域２８や周
辺回路の領域においてｐ＋型半導体領域（３８）に接続
され、さらに層間絶縁膜４０上に形成されているので、
前記高温度の熱処理は不純物の相互拡散を生じ、各接続
部分での抵抗値を増大させてしまう。この点からも、前
記下層の遷移金属膜５０Ａは低抵抗化のための熱処理が
不要な６５０［℃］以上９００［℃］以下のＣＶＤ法で
形成することが望ましい。
【００９４】前記相補性データ線５０の中層のアルミニ
ウム膜５０Ｂは、基本的に配線の主要部として使用さ
れ、抵抗値の低い材料で形成されている。アルミニウム
膜５０Ｂとしてその合金膜を使用する場合、アルミニウ
ム膜にＣｕやＣｕ及びＳｉを添加する。Ｃｕは、マイグ
レーション現象を低減するために添加され、例えば０．
５［重量％］程度添加されている。Ｓｉは、アロイスパ
イク現象を低減するために添加され、例えば１〜１．５
［重量％］程度添加されている。アルミニウム膜５０Ｂ
は例えばスパッタ法で堆積されている。
【００９５】相補性データ線５０の上層の遷移金属膜５
０Ｃは主にアルミニウム膜５０Ｂの表面に析出するアル
ミヒルロック現象を低減する目的で形成されている。ま
た、上層の遷移金属膜５０Ｃは、相補性データ線５０の
表面の反射率をアルミニウム膜５０Ｂの表面の場合に比
べて低減し、相補性データ線５０を加工するエッチング
マスクの露出時に回折現象及び隣接する下地の段差から
の反射光により前記エッチングマスクのサイズが縮小さ
れることを低減できるように構成されている。上層の遷
移金属膜５０Ｃは、下層の遷移金属膜５０Ａと異なり、
アルミニウム膜５０Ｂを形成した後に堆積されるので、
アルミニウム膜５０Ｂが溶融しない低温度のスパッタ法
で堆積されている。上層の遷移金属膜５０Ｃは相補性デ
ータ線５０の抵抗値を実質的に低下させる必要がないの
で、スパッタ法で堆積した後に高温度の熱処理を施す必
要がない。この上層の遷移金属膜５０ＣはＭｏＳｉ2膜
で形成されている。また、上層の遷移金属膜５０Ｃは前
記以外の遷移金属膜例えばＷＳｉ2，ＴａＳｉ2，ＴｉＳ
ｉ2膜等で形成してもよい。
【００９６】このように、（３−２）段差形状を有する
下地表面（４０）上に相補性データ線（配線）５０を延
在させるＤＲＡＭ１において、前記相補性データ線５０
を、ＣＶＤ法で堆積した遷移金属膜５０Ａ、スパッタ法
で堆積したアルミニウム膜（又はその合金膜）５０Ｂの
夫々を順次積層した複合膜で構成する。この構成によ
り、前記アルミニウム膜５０Ｂは抵抗値が小さく、相補
性データ線５０の信号伝達速度を速くすることができる
ので、情報書込み動作速度、情報読出し動作速度の高速
化を図ることができると共に、前記遷移金属膜５０Ａは
下地の段差部分でのステップカバレッジが高く、相補性
データ線５０の断線不良を低減することができるので、
電気的信頼性を向上することができる。また、前記相補
性データ線５０の下層の遷移金属膜５０Ａはｎ型半導体
領域２８等のＳｉとの接続部においてＳｉの析出現象を
防止することができる。
【００９７】また、（４−３）前記相補性データ線５０
は、ＣＶＤ法で堆積した遷移金属膜５０Ａ、スパッタ法
で堆積したアルミニウム膜５０Ｂ、スパッタ法で堆積し
た遷移金属膜５０Ｃの夫々を順次積層した３層構造の複
合膜で構成する。この構成により、前記相補性データ線
５０の上層の遷移金属膜５０Ｃはアルミニウムヒルロッ
クの発生を防止することができる。また、相補性データ
線５０の上層の遷移金属膜５０Ｃはアルミニウム膜５０
Ｂやその合金膜の表面の反射率を低減し、相補性データ
線５０の加工を行うエッチングマスクを形成する際の露
光時の回折現象及び下地段差からの反射光による過剰な
露光を低減することができるので、相補性データ線５０
の加工精度を向上することができる。また、相補性デー
タ線５０の上層の遷移金属膜５０Ｃは、その下層のアル
ミニウム膜５０Ｂの溶融点に比べて低い温度で堆積する
ことができるので、アルミニウム膜５０Ｂを溶融させる
ことがない。
【００９８】前記相補性データ線５０は製造工程におけ
る第１層目の配線形成工程により形成されている。この
相補性データ線５０は、多層配線構造特有の段差形状を
緩和するために、その上層の製造工程における第２層目
の配線形成工程で形成される配線（５３）に比べて薄い
膜厚で形成されている。なお、本実施の形態のＤＲＡＭ
１は２層配線構造（２層アルミニウム配線構造）で構成
されている。また、ＤＲＡＭ１は３層ゲート配線構造
（３層多結晶珪素膜構造）で構成されている。
【００９９】前記図１及び図６に示すように、相補性デ
ータ線５０の上層には層間絶縁膜５１を介在させてシャ
ント用ワード線（ＷＬ）５３が行方向に延在するように
構成されている。シャント用ワード線５３は、図示しな
いが、数十〜数百個のメモリセルＭ毎に相当する所定領
域において、後述するようにワード線（ＷＬ）２６に接
続されている。ワード線２６はメモリセルアレイ１１Ｂ
において延在方向に複数個に分割されており、シャント
用ワード線５３は前記分割された複数個の夫々のワード
線２６に接続されている。シャント用ワード線５３は、
ワード線２６の抵抗値を低減し、情報書込み動作、情報
読出し動作の夫々においてメモリセルＭの選択速度を速
くできるように構成されている。
【０１００】前記層間絶縁膜５１は、図１に示すよう
に、酸化珪素膜（堆積型絶縁膜）５１Ａ、酸化珪素膜
（塗布型絶縁膜）５１Ｂ、酸化珪素膜（堆積型絶縁膜）
５１Ｃの夫々を順次積層した複合膜で構成されている。
層間絶縁膜５１の下層の酸化珪素膜５１Ａ、上層の酸化
珪素膜５１Ｃの夫々はプラズマＣＶＤ法で堆積させた酸
化珪素膜で形成する。中層の酸化珪素膜５１ＢはＳＯＧ
（Ｓpin Ｏn Ｇlass）法で塗布した後ベーク処理を施し
た酸化珪素膜で形成する。この中層の酸化珪素膜５１Ｂ
は層間絶縁膜５１の表面を平坦化する目的で形成されて
いる。中層の酸化珪素膜５１Ｂは、塗布した後ベーク処
理を施し、さらに全表面にエッチング処理を施して段差
部の凹部のみに埋込むように形成されている。特に、中
層の酸化珪素膜５１Ｂは第１層目の配線（５０）と第２
層目の配線（５３）との接続部分（接続孔５２）におい
て残存しないようにエッチング処理により除去されてい
る。つまり、中層の酸化珪素膜５０Ｂはそれに含まれる
水分による前記配線（５０、５３の夫々）のアルミニウ
ム膜の腐食を低減できるように構成されている。
【０１０１】前記シャント用ワード線５３は、前記相補
性データ線５０の断面構造と類似した構造で形成されて
おり、遷移金属膜５３Ａ、アルミニウム膜（アルミニウ
ム合金膜）５３Ｂ、遷移金属膜５３Ｃの夫々を順次積層
した３層構造の複合膜で構成されている。シャント用ワ
ード線５３の下層の遷移金属膜５３Ａ、上層の遷移金属
膜５３Ｃの夫々は、下層配線である相補性データ線５０
でアルミニウム膜５０Ｂを形成しているので、低温度で
堆積できるスパッタ法で堆積されている。下層の遷移金
属膜５３Ａ、上層の遷移金属膜５３Ｃの夫々は例えばＭ
ｏＳｉ2膜で形成されている。下層の遷移金属膜５３Ａ
は主に下層の配線（５０）との接続部分の抵抗値を低減
するために形成されている。上層の遷移金属膜５３Ｃは
主にアルミヒルロックを低減するため及び反射率を下げ
回折現象を低減するために形成されている。シャント用
ワード線５３は、前述のように下層配線例えば相補性デ
ータ線５３の膜厚に比べて厚い膜厚で形成され、抵抗値
を低減するように構成されている。
【０１０２】前述のワード線２６、シャント用ワード線
５３の夫々の接続は図９（接続領域の平面図）及び図１
０（図９のＩＩ−ＩＩ切断線で切った断面図）で示すよ
うに中間導電層５０Ｄを介在して行われている。すなわ
ち、シャント用ワード線５３は接続孔５２を通して一旦
中間導電層５０Ｄに引き落される。前記接続孔５２は異
方性エッチングで形成された実質的に垂直な段差形状を
有する下側接続孔５２Ａ及び等方性エッチングで形成さ
れた緩い段差形状を有する上側接続孔５２Ｂで構成され
ている。つまり、接続孔５２は、シャント用ワード線５
３のステップカバレッジを向上し、断線不良を低減でき
るように構成されている。そして、前記中間導電層５０
Ｄは、シャント用ワード線５３の延在方向に引き伸ばさ
れ、前記接続孔５２と異なる位置に配置された接続孔４
０Ａを通してワード線２６に接続されている。中間導電
層５０Ｄは相補性データ線５０と同一導電層つまり第１
層目の配線形成工程で形成されている。この中間導電層
５０Ｄは、シャント用ワード線５３とワード線２６とを
接続する際の段差形状を緩和し、シャント用ワード線５
３の断線不良を防止するように構成されている。
【０１０３】前記中間導電層５０Ｄ、ワード線２６の夫
々の接続部つまり接続孔４０Ａの近傍の周囲には、スタ
ックド構造の情報蓄積用容量素子Ｃの上層電極層３５が
メモリセルアレイ１１Ｂから引き伸ばされている。中間
導電層５０Ｄとワード線２６とを接続する接続孔４０Ａ
は前記引き伸ばされた上層電極層３５に形成された開口
３５Ａが設けられた領域内において配置されている。前
記メモリセルアレイ１１Ｂはメモリセル選択用ＭＩＳＦ
ＥＴＱｓ、スタックド構造の情報蓄積用容量素子Ｃの夫
々を積層して段差形状を他の領域に比べて大きく構成し
ているので、前述のように、シャント用ワード線５３、
ワード線２６の夫々の接続領域に上層電極層３５を引き
伸している。つまり、この上層電極層３５は、メモリセ
ルアレイ１１Ｂ、前記接続領域の夫々の間において、第
１層目の配線(例えば中間導電層５０Ｄ)５０、第２層目
の配線(例えばシャント用ワード線５３)の夫々の下地層
の表面を平坦化できるように構成されている。
【０１０４】このように、（２２−１３）相補性データ
線５０とワード線２６との交差部に複数のメモリセルＭ
が配置されメモリセルアレイ１１を構成し、前記ワード
線２６の上層に前記メモリセルアレイ１１以外の領域
(実際にはメモリセルアレイ１１内の所定の領域)で前記
ワード線２６と接続されたシャント用ワード線５３を配
置するＤＲＡＭ１において、前記ワード線２６とシャン
ト用ワード線５３との接続部分の周囲に段差緩和層(引
き出された上層電極層３５)を設ける。この構成によ
り、前記ワード線２６とシャント用ワード線５３との接
続部分の周囲と前記メモリセルアレイ１１（実際にはメ
モリセルＭが配置される領域）との間の段差部を緩和
し、夫々の領域上を延在するシャント用ワード線５３等
の配線やその配線を接続する接続孔(４０Ａや５２)を加
工するフォトリソグラフィ技術の安定化を図ることがで
きるので、前記配線の前記段差部での断線不良や導通不
良を低減し、製造上の歩留りを向上することができる。
【０１０５】また、前記段差緩和層(３５)はメモリセル
Ｍのスタックド構造の情報蓄積用容量素子Ｃの上層電極
層３５と同一導電層で形成する。この構成により、前記
段差緩和層を上層電極層３５で形成することができるの
で、段差緩和層を形成する工程に相当する分、ＤＲＡＭ
１の製造工程数を低減することができる。
【０１０６】前記同第９図及び図１０に示すように、前
記上層電極層３５は、前記メモリセルアレイ１１Ｂ、シ
ャント用ワード線５３とワード線２６との接続領域の夫
々の間において、電源電圧1／2Ｖccが印加された電源配
線５０Ｅに接続されている。
【０１０７】前記図６及び図１１（図６のIII−III切断
線で切った断面図、同図は配線５０より上層を省略して
いる）に示すように、メモリセルアレイ１１Ｂの周囲の
端部にはガードリング領域ＧＬが設けられている。ガー
ドリング領域ＧＬは、メモリセルアレイ１１Ｂの周囲を
取り囲み、主に基板電位発生回路(ＶBBジェネレータ回
路)１６０３から放出される少数キャリアを捕獲するよ
うに構成されている。ガードリング領域ＧＬはメモリセ
ルアレイ１１Ｂと周辺回路との間に配置されている。ガ
ードリング領域ＧＬは、素子間分離用絶縁膜２３及びｐ
型チャネルストッパ領域２４Ａで規定された領域内にお
いて、ｐ−型ウエル領域２２の主面部に設けられたｎ型
半導体領域２８（及びｎ＋型半導体領域３３Ａ）で構成
されている。つまり、ガードリング領域ＧＬは、メモリ
セルＭの形状を利用し、メモリセルＭの繰り返しパター
ンを乱さないように、メモリセル選択用ＭＩＳＦＥＴＱ
ｓのゲート幅寸法と実質的に同一寸法で構成されてい
る。ガードリング領域ＧＬには図示していないが電源配
線(５０)を介在させて電源電位１／２Ｖccが印加されて
いる。
【０１０８】メモリセルアレイ１１Ｂ、前記ガードリン
グ領域ＧＬの夫々の間には段差緩和層(３３Ｄ、３５Ｄ)
が配置されている。段差緩和層は本実施の形態において
２段で配置されている。つまり、段差緩和層は、メモリ
セルアレイ１１Ｂ側からガードリング領域ＧＬ側に向っ
て、第１段差緩和層(３３Ｄ及び３５Ｄ)、第２段差緩和
層(３５Ｄ)の夫々が順次配置されている。第１段差緩和
層(３３Ｄ及び３５Ｄ)は２段構造で構成されている。第
１段差緩和層(３３Ｄ及び３５Ｄ)の下層の段差緩和層３
３Ｄはスタックド構造の情報蓄積用容量素子Ｃの下層電
極層３３と同一導電層で構成され、上層の段差緩和層３
５Ｄは上層電極層３５と同一導電層で構成されている。
第２段差緩和層（３５Ｄ又は３３Ｄでもよい）は前記ス
タックド構造の情報蓄積用容量素子Ｃの上層電極層３５
と同一導電層で構成されている。つまり、段差緩和層
(３３Ｄ、３５Ｄ)はメモリセルアレイ１１Ｂからガード
リング領域ＧＬに向って順次段差形状を小さくするよう
に構成されている。
【０１０９】このように、(１８−１０)メモリセル選択
用ＭＩＳＦＥＴＱｓとその上層に積層されたスタックド
構造の情報蓄積用容量素子Ｃとの直列回路からなるメモ
リセルＭを行列状に配置したメモリセルアレイ１１Ｂを
構成し、このメモリセルアレイ１１Ｂの周辺領域に周辺
回路を配置したＤＲＡＭ１において、前記メモリセルア
レイ１１Ｂと周辺回路との間に前記スタックド構造の情
報蓄積用容量素子Ｃの下層電極層３３、上層電極層３５
又は両者の層と同一導電層で形成された段差緩和層(３
３Ｄ、３５Ｄ)を設ける。この構成により、前記メモリ
セルアレイ１１Ｂと周辺回路との間の段差部を前記段差
緩和層(３３Ｄ、３５Ｄ)で緩和し、夫々の領域上を延在
する配線(相補性データ線５０やシャント用ワード線５
３）を加工するフォトリソグラフィ技術の安定化を図る
ことができるので、前記配線の前記段差部での断線不良
を低減し、製造上の歩留りを向上することができる。
【０１１０】また、(１９−１１)前記メモリセルアレイ
１１Ｂと周辺回路との間には、前者から後者に向って、
前記スタックド構造の情報蓄積用容量素子Ｃの下層電極
層３３及び上層電極層３５と同一導電層で形成された第
１段差緩和層(３３Ｄ及び３５Ｄ)、前記下層電極層３３
又は上層電極層３５と同一導電層で形成された第２段差
緩和層(３３Ｄ又３５Ｄ)の夫々を順次配置する。この構
成により、前記メモリセルアレイ１１Ｂと周辺回路との
間の段差部を前記第１段差緩和層(３３Ｄ及び３５Ｄ)、
第２段差緩和層（３３Ｄ又３５Ｄ）の夫々で段階的に緩
和することができるので、より製造上の歩留りを向上す
ることができる。
【０１１１】また、(２０−１２)メモリセルアレイ１１
Ｂと周辺回路との間にはガードリング領域ＧＬを配置
し、前記段差緩和層(３３Ｄ、３５Ｄ)は前記ガードリン
グ領域ＧＬに配置する。この構成により、前記段差緩和
層(３３Ｄ、３５Ｄ)の占有面積の全部又は一部をガード
リング領域ＧＬの占有面積で兼用することができるの
で、段差緩和層(３３Ｄ、３５Ｄ)の占有面積を縮小し、
集積度を向上することができる。
【０１１２】前記シャント用ワード線５３の上層を含む
ＤＲＡＭ１の実質的に全面には前記図１に示すようにパ
ッシベーション膜５４が設けられている。図１には細詳
に図示していないが、パッシベーション膜５４は、後述
するように(図１５参照)ＣＶＤ法で堆積した酸化珪素膜
(５４Ａ)、プラズマＣＶＤ法で堆積した窒化珪素膜(５
４Ｂ)、塗布された樹脂膜(例えばポリイミド系樹脂膜５
４Ｃ)の夫々を順次積層した複合膜で構成されている。
パッシベーション膜５４の上層の樹脂膜(５４Ｃ)は主に
メモリセルアレイ１１Ｂ、直接周辺回路の一部の夫々へ
のα線の入射を低減する目的で形成されている。つま
り、樹脂膜５４Ｃはα線ソフトエラー耐圧を向上するよ
うに構成されている。なお、樹脂膜５４Ｃは、ＤＲＡＭ
１の周辺に配置された外部端子ＢＰにボンディングワイ
ヤ４を接続する領域においては除去されている。この領
域の詳細な説明については後述する。
【０１１３】前記ＤＲＡＭ１の周辺回路を構成するＣＭ
ＯＳは前記図１の右側に示すように構成されている。Ｃ
ＭＯＳのｎチャネルＭＩＳＦＥＴＱｎは、素子間分離用
絶縁膜２３及びｐ型チャネルストッパ領域２４Ａで周囲
を囲まれた領域内において、ｐ−型ウエル領域２２の主
面部に構成されている。ｎチャネルＭＩＳＦＥＴＱｎ
は、主に、ｐ−型ウエル領域２２、ゲート絶縁膜２５、
ゲート電極２６、ソース領域及びドレイン領域である一
対のｎ型半導体領域２８及び一対のｎ＋型半導体領域３
７で構成されている。
【０１１４】ｐ−型ウエル領域２２、ゲート絶縁膜２
５、ゲート電極２６及びｎ型半導体領域２８の夫々は、
前記メモリセル選択用ＭＩＳＦＥＴＱｓと同一製造工程
で構成され、実質的に同様の機能を有している。つま
り、ｎチャネルＭＩＳＦＥＴＱｎはＬＤＤ構造で構成さ
れている。
【０１１５】高不純物濃度のｎ＋型半導体領域３７はソ
ース領域、ドレイン領域の夫々の比抵抗値を低減するよ
うに構成されている。ｎ＋型半導体領域３７は、ゲート
電極２６の側壁に自己整合で形成されたサイドウォール
スペーサ２９に規定されて形成され、ゲート電極２６に
対して自己整合で形成される。
【０１１６】ソース領域として使用されるｎ＋型半導体
領域３７には接続孔４０Ａを通して基準電圧Ｖssが印加
された配線５０が接続されている。ドレイン領域として
使用されるｎ＋型半導体領域３７には接続孔４０Ａを通
して出力信号用の配線５０が接続されている。ｎ＋型半
導体領域３７と配線５０とは接続孔４０Ａで規定された
領域内に形成されたｎ＋型半導体領域４１を介在させて
電気的に接続されている。配線５０は前記相補性データ
線５０と同一導電層で形成されている。
【０１１７】ＣＭＯＳのｐチャネルＭＩＳＦＥＴＱｐ
は、素子間分離用絶縁膜２３で周囲を囲まれた領域内に
おいて、ｎ−型ウエル領域２１の主面部に構成されてい
る。ｐチャネルＭＩＳＦＥＴＱｐは、主に、ｎ−型ウエ
ル領域２１、ゲート絶縁膜２５、ゲート電極２６、ソー
ス領域及びドレイン領域である一対のｐ型半導体領域３
０及び一対のｐ＋型半導体領域３８で構成されている。
【０１１８】ｎ−型ウエル領域２１、ゲート絶縁膜２５
及びゲート電極２６の夫々は、前記メモリセル選択用Ｍ
ＩＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥＴＱｎの夫々と
実質的に同様の機能を有している。
【０１１９】低不純物濃度のｐ型半導体領域３０はＬＤ
Ｄ構造のｐチャネルＭＩＳＦＥＴＱｐを構成する。ソー
ス領域として使用される高不純物濃度のｐ＋型半導体領
域３８には接続孔４０Ａを通して電源電圧Ｖccが印加さ
れた配線５０が接続されている。ドレイン領域として使
用されるｐ＋型半導体領域３８には接続孔４０Ａを通し
て前記出力信号用の配線５０と一体に構成された出力信
号用の配線５０が接続されている。この出力信号用の配
線５０には接続孔５２を通してその上層の配線５３が接
続されている。配線５３は前記シャント用ワード線５３
と同一導電層で形成されている。
【０１２０】前記ＤＲＡＭ１の出力段回路を含む断面構
造を図１２(要部断面図)に示す。同図１２中、左側には
前記図１と同様にメモリセルアレイ１１Ｂのメモリセル
Ｍが示されている。メモリセルＭは前述のように基本的
にｐ−型ウエル領域２２に設けられている。ｐ−型ウエ
ル領域２２は、それに比べて低不純物濃度で形成された
ｐ−型半導体基板２０との間にポテンシャルバリア領域
を形成し、α線ソフトエラー耐圧を向上することができ
る。メモリセルＭのメモリセル選択用ＭＩＳＦＥＴＱｓ
は、前記ｐ型チャネルストッパ領域２４Ａの横方向の拡
散で形成されたｐ型半導体領域２４Ｂの主面部に形成さ
れているので、ｐ−型ウエル領域２２に比べて不純物濃
度が高い領域に形成されている。このｐ型半導体領域２
４Ａは、前述のようにｐ型チャネルストッパ領域２４Ａ
の横方向の拡散である程度不純物濃度が高くされている
が、必要に応じて新たにメモリセルアレイ１１Ｂのみに
選択的にｐ型不純物（しきい値電圧調整用不純物）を導
入し、不純物濃度をより一層高くしてもよい。不純物の
導入は例えばイオン打込法で行う。ｐ型半導体領域２４
Ｂはメモリセル選択用ＭＩＳＦＥＴＱｓのしきい値電圧
を高く設定している。本実施の形態のＤＲＡＭ１のメモ
リセル選択用ＭＩＳＦＥＴＱｓはゲート長１．０［μ
ｍ］の場合（実効チャネル長は０．７〜０．８［μ
ｍ］）、しきい値電圧は約０．８［Ｖ］以上の高い値に
設定されている。前記メモリセルＭのメモリセル選択用
ＭＩＳＦＥＴＱｓは、電源配線（Ｖss又はＶcc）と非選
択状態のワード線２６又はシャント用ワード線５３(Ｖs
s)との交差部において、電源配線に発生したノイズに基
づき、前記ワード線２６又は前記シャント用ワード線５
３の電位が浮き、誤動作(誤導通)が発生するので、しき
い値電圧が高く設定されている。このような非選択状態
のメモリセルＭが誤動作する現象は高集積化に伴い顕著
に生じる。
【０１２１】前記図１２中、右側には前記図１と同様に
周辺回路のＣＭＯＳを示している。このＣＭＯＳのｎチ
ャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐ
の夫々は、カラムアドレスデコーダ回路１２、センスア
ンプ回路１３等の直接周辺回路やクロック系回路等の間
接周辺回路で使用されている。ｎチャネルＭＩＳＦＥＴ
Ｑｎは、高集積化に伴う短チャネル効果を低減するため
に、ｐ−型半導体基板２０に比べて不純物濃度が高いｐ
−型ウエル領域２２に設けられている。また、ｎチャネ
ルＭＩＳＦＥＴＱｎ特に直接周辺回路の一部（α線ソフ
トエラー耐圧を確保したい回路）のｎチャネルＭＩＳＦ
ＥＴＱｎはメモリセルＭと同様にｐ−型ウエル領域２２
に設けられている。ｎチャネルＭＩＳＦＥＴＱｎは、Ｄ
ＲＡＭ１において標準（基準）のＭＩＳＦＥＴとして構
成され、ｐ−型ウエル領域２２とその主面部に導入され
るしきい値電圧調整用不純物の濃度で一義的にしきい値
電圧が設定されている。ｎチャネルＭＩＳＦＥＴＱｎ
は、使用される回路によりゲート長が異なるが、ゲート
長１．０［μｍ］で換算した場合（実効チャネル長は
０．７〜０．８［μｍ］）、しきい値電圧は約０．３〜
０．８［Ｖ］の範囲で設定されている。つまり、ｎチャ
ネルＭＩＳＦＥＴＱｎは、特に高速動作性能を要求され
るので、伝達コンダクタンスを高くするように、しきい
値電圧が設定されている。
【０１２２】前記図１２中、中央には出力段回路を構成
するｎチャネルＭＩＳＦＥＴＱｏを示している。このｎ
チャネルＭＩＳＦＥＴＱｏは、基本的には前記周辺回路
のｎチャネルＭＩＳＦＥＴＱｎと同様のＬＤＤ構造で構
成されている。つまり、ｎチャネルＭＩＳＦＥＴＱｏ
は、ｐ−型半導体基板２０、ゲート絶縁膜２５、ゲート
電極２６、ソース領域及びドレイン領域である一対のｎ
型半導体領域２８及び一対のｎ＋型半導体領域３７で構
成されている。ｐ−型半導体基板２０は、ｐ−型ウエル
領域２２に比べて低い不純物濃度で形成され、ｎチャネ
ルＭＩＳＦＥＴＱｏのチャネル形成領域として使用され
ている。このｎチャネルＭＩＳＦＥＴＱｏは例えばプッ
シュプル型の出力段回路を構成している。ｎチャネルＭ
ＩＳＦＥＴＱｏは、使用される回路や要求される仕様形
態によりゲート長が異なるが、ゲート長１．０［μｍ］
で換算した場合（実効チャネル長は０．７〜０．８［μ
ｍ］）、しきい値電圧は約０．３［Ｖ］程度以下の低い
値に設定されている。つまり、ｎチャネルＭＩＳＦＥＴ
Ｑｏは、基板効果定数を低減し、出力信号レベルを増加
するように構成されている。また、前記ｐ−型半導体基
板２０の使用は、その表面の不純物濃度が低いので、特
に製造プロセス上、ｎチャネルＭＩＳＦＥＴＱｏのしき
い値電圧を低く設定し易い特徴がある。本来、ツインウ
エル方式を採用す場合は、製造プロセスの増加を抑える
ために、ｎチャネルＭＩＳＦＥＴＱｎ及びＱｏの形成領
域の全べてにｐ−型ウエル領域２２を形成するが、本実
施の形態のＤＲＡＭ１は前述の理由に基づきｐ−型半導
体基板２０の一部の主面を使用している。
【０１２３】このように、(１３−８)メモリセルＭのメ
モリセル選択用ＭＩＳＦＥＴＱｓ、周辺回路を構成する
ｎチャネルＭＩＳＦＥＴＱｎ及び出力段回路を構成する
ｎチャネルＭＩＳＦＥＴＱｏを有するＤＲＡＭ１におい
て、夫々のチャネル型を同一ｎ型としかつ夫々のゲート
長(実効チャネル長)サイズを実質的に同一とした場合
に、前記メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチャネ
ルＭＩＳＦＥＴＱｎ、ｎチャネルＭＩＳＦＥＴＱｏの夫
々のしきい値電圧を順次低くする。この構成により、電
源に発生するノイズに基づき、非選択状態のメモリセル
Ｍのメモリセル選択用ＭＩＳＦＥＴＱｓが誤導通するこ
とを防止することができるので、情報書込み動作、情報
読出し動作の夫々において電気的信頼性を向上すること
ができ、前記出力段回路のｎチャネルＭＩＳＦＥＴＱｏ
の基板効果定数を低減することができるので、出力信号
レベルを高くし、外部装置の駆動能力を向上することが
でき、さらに、前記メモリセルＭのメモリセル選択用Ｍ
ＩＳＦＥＴＱｓに比べて周辺回路のｎチャネルＭＩＳＦ
ＥＴＱｎのしきい値電圧を低くしたので、伝達コンダク
タンスを向上し、動作速度の高速化を図ることができ
る。
【０１２４】また、(１５−９)前記出力段回路のｎチャ
ネルＭＩＳＦＥＴＱｏをｐ−型半導体基板２０の主面に
構成し、前記メモリセルＭのメモリセル選択用ＭＩＳＦ
ＥＴＱｓ、周辺回路のｎチャネルＭＩＳＦＥＴＱｎの夫
々を前記ｐ−型半導体基板２０の主面にそれに比べて不
純物濃度を高く形成したｐ−型ウエル領域２２の主面に
構成する。この構成により前記出力段回路のｎチャネル
ＭＩＳＦＥＴＱｏは、ｐ−型半導体基板２０の不純物濃
度が低いので、ｐ−型半導体基板２０の主面の不純物濃
度又は若干の不純物濃度の制御で簡単にしきい値電圧を
低く設定することができると共に、前記メモリセルＭの
メモリセル選択用ＭＩＳＦＥＴＱｓ、周辺回路のｎチャ
ネルＭＩＳＦＥＴＱｎの夫々は、ｐ−型半導体基板２０
とｐ−型ウエル領域２２との不純物濃度の差によるポテ
ンシャルバリア領域を形成することができるので、α線
ソフトエラー耐圧を向上することができる。α線ソフト
エラー耐圧の向上は、ＤＲＡＭ１のメモリセルＭの占有
面積を縮小することができるので、集積度を向上するこ
とができる。
【０１２５】前記ＤＲＡＭ１のワードドライバ回路(Ｗ
Ｌ)１５(図３参照)の入力信号のジェネレータ回路を図
１３(等価回路図)で示す。同図１３中、ＷＣはワードク
リア信号、ＷＤはワードデコード信号、ＸＩはワードブ
ースト電位、ＸＰはセルフブーストノードプリチャージ
信号である。ＸＩＪＬはワードブースト電位のディスチ
ャージ信号である。ＸＩＪ０、ＸＩＪ９、ＸＮＫ、ＢＸ
１Ｉ、ＢＸ２Ｉの夫々はジェネレータ回路のデコード信
号である。ジェネレータ回路には破線で囲まれた領域内
に高耐圧カット用ＭＩＳＦＥＴＱｃ１、Ｑｃ２の夫々が
配置されている。高耐圧カット用ＭＩＳＦＥＴＱｃ１、
Ｑｃ２の夫々はｎチャネルで構成されている。
【０１２６】前記ジェネレータ回路は、セルフブースト
ノードプリチャージ信号ＸＰ(＝Ｌｏｗ)によりプリチャ
ージされると、ノードＮが電源電位Ｖcc−しきい値電圧
Ｖthまでプリチャージされる。次に、ワードブースト電
位ＸＩが電源電位Ｖcc以上に立上がると、ｎチャネルＭ
ＩＳＦＥＴＱｄのゲート容量のカップリングにより、前
記ノードＮは浮遊容量によって決まる高電位（約１０
［Ｖ］以上）まで上昇する。前記高耐圧カット用ＭＩＳ
ＦＥＴＱｃ１、Ｑｃ２の夫々のドレイン領域は前記高電
位に上昇したノードＮに接続されている。
【０１２７】前記ジェネレータ回路の高耐圧カット用Ｍ
ＩＳＦＥＴＱｃ１、Ｑｃ２の夫々は図１４（要部平面
図）に示すように構成されている。高耐圧カット用ＭＩ
ＳＦＥＴＱｃ１、Ｑｃ２の夫々は、素子間分離用絶縁膜
２３及びｐ型チャネルストッパ領域２４Ａで周囲を囲ま
れた領域内において、ｐ−型ウエル領域２２の主面に構
成されている。つまり、高耐圧カット用ＭＩＳＦＥＴＱ
ｃ１、Ｑｃ２の夫々は、ｐ−型ウエル領域２２、ゲート
絶縁膜２５、ゲート電極２６、ソース領域及びドレイン
領域である一対のｎ型半導体領域２８及び一対のｎ＋型
半導体領域３７で構成されている。
【０１２８】前記ゲート電極２６は、前記素子間分離用
絶縁膜２３及びｐ型チャネルストッパ領域２４Ａで囲ま
れた領域内において、平面形状がリング状に構成されて
いる。ゲート電極２６は、その一部にＴ字型の分岐部が
設けられ、この分岐された部分(２６)は素子間分離用絶
縁膜２３上において信号配線５０に接続されている。ド
レイン領域として使用される一方のｎ＋型半導体領域３
７は前記リング形状のゲート電極２６で周囲を規定され
た領域内において設けられている。ソース領域として使
用される他方のｎ＋型半導体領域３７は、前記素子間分
離用絶縁膜２３及びｐ型チャネルストッパ領域２４Ａで
周囲を囲まれた領域内において、前記リング形状のゲー
ト電極２６の外周に設けられている。つまり、高耐圧カ
ット用ＭＩＳＦＥＴＱｃ１、Ｑｃ２の夫々は、一方のｎ
＋型半導体領域３７の周囲にチャネル形成領域を介在さ
せて他方のｎ＋型半導体領域３７を設けて構成されてい
る。前記一方のｎ＋型半導体領域３７には高電位が印加
されるようになっているが、一方のｎ＋型半導体領域３
７は型ｐチャネルストッパ領域２４Ａには接触しないレ
イアウトになっている。
【０１２９】前記高耐圧カット用ＭＩＳＦＥＴＱｃ１、
Ｑｃ２の夫々のｎ＋型半導体領域３７には接続孔４０Ａ
を通して信号配線５０が接続されている。一方のｎ＋型
半導体領域３７(高電圧側)に接続される信号配線５０の
外周端はゲート電極２６上(又はソース領域側)まで引き
伸ばされている。前記リング形状のゲート電極２６は、
その段差形状により、リング形状の中央部分において、
信号配線５０の下地の層間絶縁膜４０の表面に凹部を形
成する。この凹部は、信号配線５０を加工するエッチン
グマスク（フォトレジスト膜）の露光時に信号配線５０
の表面の反射等に基づく回折現象により、前記エッチン
グマスクのサイズを縮小させてしまう。したがって、信
号配線５０(それを加工するエッチングマスク)は前記回
折現象が生じない領域で加工するようにしている。
【０１３０】このように、(３２−１７)ｐ型チャネルス
トッパ領域２４Ａで周囲を囲まれた高耐圧カット用ＭＩ
ＳＦＥＴＱｃを有するＤＲＡＭ１において、前記高耐圧
カット用ＭＩＳＦＥＴＱｃが、高電圧が印加される一方
のｎ＋型半導体領域３７の周囲をチャネル形成領域(ｐ
−型ウエル領域２２)を介在させて低電圧が印加される
他方のｎ＋型半導体領域３７で取り囲み、前記チャネル
形成領域上にゲート絶縁膜２５を介在させてゲート電極
２６を配置して構成され、前記ｐ型チャネルストッパ領
域２４Ａを前記他方のｎ＋型半導体領域３７の周囲を取
り囲み構成する。この構成により、前記高耐圧カット用
ＭＩＳＦＥＴＱｃの一方のｎ＋型半導体領域３７がｐ型
チャネルストッパ領域２４Ａと接触しないので、一方の
ｎ＋型半導体領域３７のｐｎ接合耐圧を向上し、前記高
耐圧カット用ＭＩＳＦＥＴＱｃを高耐圧化することがで
きる。
【０１３１】また、(３４−１８)前記高耐圧カット用Ｍ
ＩＳＦＥＴＱｃの一方のｎ＋型半導体領域３７に接続さ
れる上層の信号配線５０の外周端を、前記ゲート電極２
６上に配置するか又は他方のｎ＋型半導体領域３７上ま
で引き出して配置する。この構成により、前記一方のｎ
＋型半導体領域３７と前記上層の信号配線５０との間の
層間絶縁膜４０等の表面にゲート電極２６の段差形状で
凹状が形成され、この凹状に起因し上層の信号配線５０
を加工するエッチングマスクがその露光時に上層配線形
成層(５０)の表面に反射する光によりサイズが縮小され
ることを低減することができるので、上層の信号配線５
０の加工精度を向上することができる。
【０１３２】前記ＤＲＡＭ１の最も周辺に配置された外
部端子(ボンディングパッド)ＢＰの断面構造を図１５
(要部拡大断面図)で示す。同図１５に示すように、外部
端子ＢＰは製造工程における第２層目の配線５３で形成
されている。ＤＲＡＭ１の内部で使用される配線５３
は、前述のシャント用ワード線５３で説明したように、
遷移金属膜５３Ａ、アルミニウム膜５３Ｂ、遷移金属膜
５３Ｃの夫々を積層した３層構造で構成されている。こ
れに対して、外部端子ＢＰは、上層の遷移金属膜５３Ｃ
を除去した、下層の遷移金属膜５３Ａ、中層のアルミニ
ウム膜５３Ｂの夫々を順次積層した２層構造で構成され
ている。ボンディング装置は、外部端子ＢＰの表面、パ
ッシベーション膜５４の表面の夫々の反射率の差によ
り、前記外部端子ＢＰの表面にボンディングワイヤ４を
ボンディングする際の位置決めを行っている。配線５３
の上層の遷移金属膜５３Ｃは反射率が低く、パッシベー
ション膜５４との間の反射率の差が小さいので、外部端
子ＢＰの表面は前記上層の遷移金属膜５３Ｃに比べて反
射率が高いアルミニウム膜５３Ｂを露出させている。
【０１３３】前記外部端子ＢＰのアルミニウム膜５３Ｂ
の表面を露出させる工程は上層のパッシベーション膜５
４の酸化珪素膜５４Ａ及び窒化珪素膜５４Ｂに形成され
るボンディング開口５５を形成する工程と同一工程で行
う(同一マスクを使用して形成する)。パッシベーション
膜５４の上層の樹脂膜５４Ｃには、前記ボンディング開
口５５上においてそれよりも大きなサイズのボンディン
グ開口５６が設けられている。
【０１３４】このように、(７−４)パッシベーション膜
５４に形成されたボンディング開口５５(及び５６)を通
してボンディングワイヤ４が接続される、内部配線５３
と同一導電層で形成された外部端子ＢＰを有するＤＲＡ
Ｍ１において、前記内部配線５３をアルミニウム膜(又
はその合金膜)５３Ｂ、遷移金属膜５３Ｃの夫々を順次
積層した複合膜で構成し、前記外部端子ＢＰを前記遷移
金属膜５３Ｃを除去したアルミニウム膜５３Ｂで構成す
る。この構成により、ボンディング工程において、外部
端子ＢＰの表面の反射率を向上し、外部端子ＢＰとパッ
シベーション膜５４との反射率差による外部端子ＢＰの
ボンディング位置の認識を確実に行うことができるの
で、ボンディング不良を低減し、ＤＲＡＭ１の組立工程
の歩留りを向上することができる。また、ボンディング
ワイヤ４をアルミニウムワイヤで形成した場合、前記外
部端子ＢＰの表面がアルミニウム膜５３Ｂを露出させて
いるので、外部端子ＢＰとボンディングワイヤ４とのボ
ンダビリティを向上し、ボンディング不良を低減するこ
とができる。この結果、ＤＲＡＭ１の組立工程の歩留り
をより向上することができる。
【０１３５】また、(８−５)前記外部端子ＢＰのアルミ
ニウム膜５３Ｂ上の遷移金属膜５３Ｃは前記パッシベー
ション膜５４に形成されたボンディング開口５５で規定
される領域内において除去する。この構成により、前記
外部端子ＢＰの表面の遷移金属膜５３Ｃを除去するエッ
チングマスクが前記パッシベーション膜５４にボンディ
ング開口５５を形成するエッチングマスクと兼用するこ
とができるので、マスクを形成する工程に相当する分、
ＤＲＡＭ１の製造工程数を低減することができる。
【０１３６】次に、前述のＤＲＡＭ１の具体的な製造方
法について、図１６乃至図３３（所定の製造工程毎に示
す要部断面図）を用いて簡単に説明する。
【０１３７】（ウエル形成工程）まず、単結晶珪素から
なるｐ−型半導体基板２０を用意する。
【０１３８】次に、前記ｐ−型半導体基板２０の主面上
に酸化珪素膜６０、窒化珪素膜６１の夫々を順次積層す
る。酸化珪素膜６０は、約９００〜１０００［℃］程度
の高温度のスチーム酸化法により形成し、例えば３０〜
５０［ｎｍ］程度の膜厚で形成する。この酸化珪素膜６
０はバッファ層として使用される。前記窒化珪素膜６１
は不純物導入マスク、耐酸化マスクの夫々に使用する。
窒化珪素膜６１は、例えばＣＶＤ法で堆積させ、３０〜
６０［ｎｍ］程度の膜厚で形成する。
【０１３９】次に、ｎ−型ウエル領域（２１）形成領域
の窒化珪素膜６１を除去し、マスクを形成する。このマ
スクの形成はフォトリソグラフィ技術（フォトレジスト
マスクの形成技術）及びエッチング技術を用いて行う。
【０１４０】次に、図１６に示すように、前記マスク
（６１）を用い、酸化珪素膜６０を通してｐ−型半導体
基板２０の主面部にｎ型不純物２１ｎを導入する。ｎ型
不純物２１ｎは、例えば１０13［ａｔｏｍｓ／ｃｍ2］
程度の不純物濃度のＰを用い、１２０〜１５０［Ｋｅ
Ｖ］程度のエネルギのイオン打込法で導入する。
【０１４１】次に、前記マスク（６１）を用い、図１７
に示すように、マスクから露出する酸化珪素膜６０を成
長させ、それに比べて厚い酸化珪素膜６０Ａを形成す
る。酸化珪素膜６０Ａは、ｎ−型ウエル領域（２１）形
成領域だけに形成され、前記マスク（６１）を除去する
マスク及び不純物導入マスクとして使用される。酸化珪
素膜６０Ａは、約９００〜１０００［℃］の高温度のス
チーム酸化法により形成し、例えば最終的に１１０〜１
５０［ｎｍ］程度の膜厚になるように形成する。この酸
化珪素膜６０Ａを形成する熱処理工程によって、前記導
入されたｎ型不純物２１ｎが若干拡散され、ｎ−型半導
体領域（最終的にはｎ−型ウエル領域２１となる）２１
Ａが形成される。
【０１４２】次に、前記マスク（６１）を選択的に除去
する。マスク（６１）は例えば熱リン酸で除去する。こ
の後、図示しないが、ＤＲＡＭ１の出力段回路のｎチャ
ネルＭＩＳＦＥＴＱｏの形成領域（図１２参照）におい
て、不純物導入マスク（例えばフォトレジスト膜）を形
成する。
【０１４３】次に、図１８に示すように、前記酸化珪素
膜６０Ａ、前記不純物導入マスク（図示しない）の夫々
を用い、酸化珪素膜６０を通したｐ−型半導体基板２０
の主面部にｐ型不純物２２ｐを導入する。ｐ型不純物２
２ｐは、例えば１０12〜１０13［ａｔｏｍｓ／ｃｍ2］
程度の不純物濃度のＢＦ2(又はＢ)を用い、５０〜７０
［ＫｅＶ］程度のエネルギのイオン打込法で導入する。
このｐ型不純物２２ｐは、酸化珪素膜６０Ａの膜厚を厚
く形成しているので、ｎ−型ウエル領域（２１）形成領
域には導入されない。
【０１４４】次に、前記ｎ型不純物２１ｎ、ｐ型不純物
２２ｐの夫々に引き伸し拡散を施し、第１９図に示すよ
うに、ｎ−型ウエル領域２１及びｐ−型ウエル領域２２
を形成する。このｎ−型ウエル領域２１及びｐ−型ウエ
ル領域２２は１１００〜１３００［℃］程度の高温度の
雰囲気中で熱処理を施すことによって形成する。結果的
に、ｐ−型ウエル領域２２はｎ−型ウエル領域２１に対
して自己整合で形成される。この後、前記出力段回路の
領域に形成された不純物導入マスクを除去する。
【０１４５】（分離領域形成工程）次に、前記酸化珪素
膜６０上、６０Ａ上の夫々を含む基板全面に窒化珪素膜
６２を形成する。この窒化珪素膜６２は不純物導入マス
ク及び耐酸化マスクとして使用される。窒化珪素膜６２
は、例えばＣＶＤ法で堆積させ、１００〜１５０［ｎ
ｍ］程度の膜厚で形成する。
【０１４６】次に、ＭＩＳＦＥＴ形成領域間（素子間分
離用絶縁膜形成領域）において前記窒化珪素膜６２を除
去し、残存する窒化珪素膜６２でマスクを形成する。こ
のマスク（６２）の形成はフォトリソグラフィ技術及び
エッチング技術を用いて行う。この後、前記マスク（６
２）を用い、図２０に示すように、ｐ−型ウエル領域２
２の主面部に前記酸化珪素膜６０を通してｐ型不純物２
４ｐを導入する。ｐ型不純物２４ｐは、ｐ−型ウエル領
域２２の主面上に形成された酸化珪素膜６０に比べて厚
い膜厚の酸化珪素膜６０Ａが形成されているので、ｎ−
型ウエル領域２１の主面部に導入されない。つまり、ｐ
型不純物２４ｐはｐ−型ウエル領域２２の主面部に選択
的に導入される。ｐ型不純物２４ｐは、例えば１０
13［atoms／ｃｍ2］程度の不純物濃度のＢＦ2を用い、
５０〜７０[ＫｅＶ]程度のエネルギのイオン打込法で導
入する。なお、ｐ型不純物２４ｐの導入に際しては前記
マスク(６２)を加工したエッチングマスク(フォトレジ
スト膜)を併用してもよい。
【０１４７】次に、前記マスク(６２)を用い、それから
露出する酸化珪素膜６０、６０Ａの夫々を成長させて素
子間分離用絶縁膜（フィールド絶縁膜）２３を形成す
る。
【０１４８】素子間分離用絶縁膜２３は、例えば１００
０［℃］程度の高温度で窒素ガス雰囲気中において約１
００〜１４０［分］の熱処理を行った後、スチーム酸化
法により約１４０〜１７０［分］程度酸化することで形
成することができる。あるいは、素子間分離用絶縁膜２
３はスチーム酸化雰囲気のみで形成してもよい。素子間
分離用絶縁膜２３は例えば６００〜８００［ｎｍ］程度
の膜厚で形成する。
【０１４９】この素子間分離用絶縁膜２３を形成する工
程と実質的に同一製造工程によって、前記ｐ−型ウエル
領域２２の主面部に導入されたｐ型不純物２４ｐが引き
伸し拡散され、ｐ型チャネルストッパ領域２４Ａが形成
される。このｐ型チャネルストッパ領域２４Ａの形成の
際、前述のように比較的長い熱処理を施しているので、
前記ｐ型不純物２４ｐは横方向の拡散量が大きい。した
がって、特にメモリセルアレイ１１Ｂにおいてはメモリ
セルＭ形成領域の略全面にｐ型不純物２４ｐが拡散さ
れ、ｐ型半導体領域２４Ｂが形成される。一方、周辺回
路のＣＭＯＳを構成するｎチャネルＭＩＳＦＥＴＱｎ、
Ｑｏの夫々の形成領域においては、ゲート幅寸法等、サ
イズがメモリセルＭに比べて大きいので、ｐ型不純物２
４ｐの横方向の拡散量が相対的に小さく、素子間分離用
絶縁膜２３の近傍にしかｐ型不純物２４ｐが拡散されな
い。つまり、ｎチャネルＭＩＳＦＥＴＱｎ、Ｑｏの夫々
の形成領域においてはｐ型半導体領域２４Ｂが実質的に
形成されない。したがって、このｐ型半導体領域２４Ｂ
は、周辺回路のｎチャネルＭＩＳＦＥＴＱｎ、Ｑｏの夫
々の形成領域には形成されず、メモリセルアレイ１１Ｂ
の形成領域には選択的に形成されるようになっている。
しかも、ｐ型半導体領域２４Ｂはｐ型チャネルストッパ
領域２４Ａと同一製造工程で形成することができる。前
記ｐ型チャネルストッパ領域２４Ａ、ｐ型半導体領域２
４Ｂの夫々は、熱処理後、１０16〜１０17［atoms／ｃ
ｍ3］程度の不純物濃度で形成される。この後、図２１
に示すように、前記マスク(６２)を除去する。
【０１５０】次に、前記ｐ−型ウエル領域２２の主面上
の酸化珪素膜６０及びｎ−型ウエル領域２１の主面上の
酸化珪素膜６０Ａを除去し、ｐ−型ウエル領域２２、ｎ
−型ウエル領域２１の夫々の主面を露出させる。
【０１５１】（ゲート絶縁膜形成工程）次に、前記露出
させたｐ−型ウエル領域２２、ｎ−型ウエル領域２１の
夫々の主面上に酸化珪素膜６３を形成する。酸化珪素膜
６３は、主に素子間分離用絶縁膜２３の形成の際に窒化
珪素膜(マスク)６２によって素子間分離用絶縁膜２３の
端部に形成される珪素の窒化物所謂ホワイトリボンを酸
化するために行う。酸化珪素膜６３は、例えば９００〜
１０００［℃］程度の高温度のスチーム酸化法で形成
し、４０〜１００［ｎｍ］程度の膜厚で形成する。
【０１５２】次に、素子間分離用絶縁膜２３で規定され
る素子形成領域において、ｐ−型ウエル領域２２（メモ
リセルアレイ１１Ｂにおいてはｐ型半導体領域２４Ｂ）
の主面部、ｎ−型ウエル領域２１の主面部、ｐ−型半導
体基板２０の主面部つまり基板全面にしきい値電圧を調
整するｐ型不純物６４ｐを導入する。このｐ型不純物６
４ｐは、例えば５×１０11〜９×１０11［atoms／ｃ
ｍ2］程度の不純物濃度のＢを用い、２０〜４０[Ｋｅ
Ｖ]程度のエネルギのイオン打込法で導入する。このｐ
型不純物６４ｐは主にｎチャネルＭＩＳＦＥＴＱｓ、Ｑ
ｎ、Ｑｏの夫々のしきい値電圧を調整するために導入さ
れている。
【０１５３】次に、素子間分離用絶縁膜２３で規定され
る素子形成領域において、ｎ−型ウエル領域２１の主面
部に、しきい値電圧を調整するｐ型不純物６５ｐを導入
する。このｐ型不純物６５ｐは、例えば１０12[atoms／
ｃｍ2]程度の不純物濃度のＢを用い、２０〜４０[Ｋｅ
Ｖ]程度のエネルギのイオン打込法で導入する。ｐ型不
純物６５ｐは主にｐチャネルＭＩＳＦＥＴＱｐのしきい
値電圧を調整するために導入されている。
【０１５４】次に、図２２に示すように、素子間分離用
絶縁膜２３で規定されるメモリセルアレイ１１Ｂの形成
領域において、ｐ−型ウエル領域２２の主面部にしきい
値電圧を調整するｐ型不純物６６ｐを導入する。ｐ型不
純物６６ｐは、例えば１０11［atoms／ｃｍ2］程度の不
純物濃度のＢを用い、２０〜４０［ＫｅＶ］程度のエネ
ルギのイオン打込法で導入する。ｐ型不純物６６ｐは主
にメモリセルＭのメモリセル選択用ＭＩＳＦＥＴＱｓの
しきい値電圧を調整するために導入されている。なお、
このｐ型不純物６６ｐの導入は、前述のｐ型半導体領域
２４Ｂの不純物濃度の変更や、前記ｐ型不純物６５ｐの
導入量に近い場合には省略することができる。また、前
記ｐ型不純物６４ｐ、６５ｐ、６６ｐの夫々の導入順序
は変更してもよい。また、前記ｐ型不純物６４ｐ、６５
ｐ、６６ｐの夫々の導入は、ｐ−型半導体基板２０、ｐ
−型ウエル領域２２、ｎ−型ウエル領域２１の夫々の不
純物濃度の設定のし方によっていずれかを省略すること
ができる。
【０１５５】次に、前記酸化珪素膜６３を選択的に除去
し、ｐ−型ウエル領域２２、ｎ−型ウエル領域２１（図
示しないがｐ−型半導体基板２０も含む）の夫々の主面
を露出させる。
【０１５６】次に、露出されたｐ−型ウエル領域２２、
ｎ−型ウエル領域２１の夫々の主面上にゲート絶縁膜２
５を形成する。ゲート絶縁膜２５は、８００〜１０００
［℃］程度の高温度のスチーム酸化法で形成し、１５〜
２５［ｎｍ］程度の膜厚で形成する。
【０１５７】（ゲート配線形成工程１）次に、ゲート絶
縁膜２５上及び素子間分離用絶縁膜２３上を含む基板全
面に多結晶珪素膜を形成する。多結晶珪素膜は、ＣＶＤ
法で堆積させ、１５０〜３００[ｎｍ]程度の膜厚で形成
する。多結晶珪素膜には、熱拡散法により、抵抗値を低
減するｎ型不純物例えばＰが導入されている。
【０１５８】次に、前記多結晶珪素膜上の全面に層間絶
縁膜２７を形成する。層間絶縁膜２７は前記多結晶珪素
膜の表面上に形成された酸化珪素膜２７Ａ及びその上層
に積層された酸化珪素膜２７Ｂで構成されている。下層
の酸化珪素膜２７Ａは８００〜１０００［℃］程度の酸
素ガス雰囲気中において２０〜５０［ｎｍ］程度の膜厚
で形成する。上層の酸化珪素膜２７Ｂは無機シランガス
（ＳｉＨ4又はＳｉＨ2Ｃl2）及び酸化窒素ガス（Ｎ
2Ｏ）をソースガスとするＣＶＤ法で形成する。層間絶
縁膜２７の上層の酸化珪素膜２７Ｂは例えば２５０〜４
００［ｎｍ］程度の膜厚で形成する。
【０１５９】次に、図２３に示すように、図示しないエ
ッチングマスクを用い、前記層間絶縁膜２７、多結晶珪
素膜の夫々を順次エッチングし、ゲート電極２６及びワ
ード線(ＷＬ)２６を形成する。また、ゲート電極２６、
ワード線２６の夫々の上部には層間絶縁膜２７を残存さ
せておく。前記エッチングは異方性エッチングで行う。
また、前記エッチングは、後述するチョッピングエッチ
ング法を利用することにより、エッチングの異方性を高
めかつオーバエッチング量を低減することができる。
【０１６０】（低濃度の半導体領域形成工程）次に、不
純物導入に起因する汚染を低減するために、基板全面に
酸化珪素膜(符号を付けない)を形成する。この酸化珪素
膜は前記エッチングで露出されたｐ−型ウエル領域２
２、ｎ−型ウエル領域２１の夫々の主面上やゲート電極
２６、ワード線２６の夫々の側壁に形成される。酸化珪
素膜は、例えば８５０〜９５０［℃］程度の高温度の酸
素ガス雰囲気中で形成され、１０〜８０［ｎｍ］程度の
膜厚で形成される。
【０１６１】次に、素子間分離用絶縁膜２３及び層間絶
縁膜２７（及びゲート電極２６）を不純物導入マスクと
して用い、メモリセルアレイ１１Ｂ、ｎチャネルＭＩＳ
ＦＥＴＱｎ、Ｑｏの夫々の形成領域において、ｐ−型ウ
エル領域２２、ｐ−型半導体基板２０の夫々の主面部に
ｎ型不純物を導入する。ｎ型不純物の導入によりゲート
電極２６又はワード線２６に対して自己整合で形成され
た低不純物濃度のｎ型半導体領域２８を形成することが
できる。前記ｎ型不純物は、例えば１０13［atoms／ｃ
ｍ2］程度の不純物濃度のＰ（又はＡｓ）を用い、８０
〜１２０［ＫｅＶ］程度のエネルギのイオン打込法で導
入する。前述したように、メモりセルＭのメモリセル選
択用ＭＩＳＦＥＴＱｓの少なくともスタックド構造の情
報蓄積用容量素子Ｃに接続される側のｎ型半導体領域２
８は１０14[atoms／ｃｍ2]未満の低不純物濃度のイオン
打込法で形成されている。ｎ型半導体領域２８は、低不
純物濃度で形成されているので、メモリセル選択用ＭＩ
ＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥＴＱｎ、Ｑｏの夫
々をＬＤＤ構造で構成することができる。ｎ型半導体領
域２８を形成する際にはｐチャネルＭＩＳＦＥＴＱｐの
形成領域は不純物導入マスク（フォトレジスト膜）で覆
われている。このｎ型半導体領域２８を形成する工程に
より、メモリセルＭのメモリセル選択用ＭＩＳＦＥＴＱ
ｓが略完成する。
【０１６２】次に、素子間分離用絶縁膜２３及び層間絶
縁膜２７(及びゲート電極２６)を不純物導入マスクとし
て用い、ｐチャネルＭＩＳＦＥＴＱｐの形成領域におい
て、ｎ−型ウエル領域２１の主面部にｐ型不純物を導入
する。このｐ型不純物の導入により、図２４に示すよう
に、ゲート電極２６に対して自己整合で形成された低不
純物濃度のｐ型半導体領域３０を形成することができ
る。ｐ型不純物は、例えば１０13[atoms／ｃｍ2]程度の
不純物濃度のＢＦ2(又はＢ）を用い、６０〜１００[Ｋ
ｅＶ]程度のエネルギのイオン打込法で導入する。ｐ型
不純物を導入する際にはメモリセルアレイ１１Ｂ、ｎチ
ャネルＭＩＳＦＥＴＱｎ、Ｑｏの夫々の形成領域は不純
物導入マスク(フォトレジスト膜)で覆れている。
【０１６３】次に、図示しないが、ＤＲＡＭ１の入力段
回路(又は出力段回路)に付加された静電気破壊防止回路
の形成領域において、ｎチャネルＭＩＳＦＥＴＱｎの少
なくともドレイン領域の形成領域にｎ型不純物を高不純
物濃度で導入する。このｎチャネルＭＩＳＦＥＴＱｎ
は、追加のｎ型不純物の導入により、ドレイン領域に入
力される、静電気破壊を生じる過大電圧をｐ−型ウエル
領域２２側に抜け易くすることができる。つまり、この
ｎチャネルＭＩＳＦＥＴＱｎは静電気破壊耐圧を高める
ことができる。
【０１６４】（スペーサ形成工程及び接続孔形成工程
１）次に、図２５に示すように、ゲート電極２６、ワー
ド線２６、それらの上層の層間絶縁膜２７の夫々の側壁
にサイドウォールスペーサ２９を形成する。サイドウォ
ールスペーサ２９は、酸化珪素膜を堆積し、この酸化珪
素膜を堆積した膜厚に相当する分、ＲＩＥ等の異方性エ
ッチングを施すことにより形成することができる。サイ
ドウォールスペーサ２９の酸化珪素膜は前記層間絶縁膜
２７の上層の酸化珪素膜２７Ｂと同一膜質を有する、無
機シランガス及び酸化窒素ガスをソースガスとするＣＶ
Ｄ法で形成する。この酸化珪素膜は例えば２００〜４０
０[ｎｍ]程度の膜厚で形成する。サイドウォールスペー
サ２９のゲート長方向(チャネル長方向)の長さは約２０
０〜４００[ｎｍ]程度で形成される。なお、サイドウォ
ールスペーサ２９は、必要に応じて領域を限定し、一部
の領域に形成してもよい。
【０１６５】次に、前記層間絶縁膜２７上、サイドウォ
ールスペーサ２９上等を含む基板全面に層間絶縁膜３１
を形成する。この層間絶縁膜３１はスタックド構造の情
報蓄積用容量素子Ｃの夫々の電極層を加工する際のエッ
チングストッパ層として使用されている。また、層間絶
縁膜３１はスタックド構造の情報蓄積用容量素子Ｃの下
層電極層(３３)とメモリセル選択用ＭＩＳＦＥＴＱｓの
ゲート電極２６、ワード線２６の夫々とを電気的に分離
するために形成されている。層間絶縁膜３１は上層導電
層の加工時のオーバエッチングによる削れ量、洗浄工程
での削れ量等を見込んだ膜厚で形成されている。層間絶
縁膜３１は無機シランガス及び酸化窒素ガスをソースガ
スとするＣＶＤ法で堆積した酸化珪素膜で形成されてい
る。つまり、この層間絶縁膜３１は、スタックド構造の
情報蓄積用容量素子Ｃの誘電体膜(３４)や下地の層間絶
縁膜２７との間に線膨張係数差に基づき発生するストレ
スを低減することができる。層間絶縁膜３１は例えば１
００〜２００[ｎｍ]程度の膜厚で形成する。
【０１６６】次に、図２６に示すように、メモリセルＭ
形成領域のメモリセル選択用ＭＩＳＦＥＴＱｓの他方の
ｎ型半導体領域（情報蓄積用容量素子Ｃの下層電極層３
３が接続される側）２８上の前記層間絶縁膜３１を除去
し、接続孔３１Ａ、３２の夫々を形成する。
【０１６７】（ゲート配線形成工程２）次に、図２７に
示すように、メモリセルＭのスタックド構造の情報蓄積
用容量素子Ｃの下層電極層３３を形成する。下層電極層
３３は、前記接続孔３１Ａ、３２の夫々を通して一部を
ｎ型半導体領域２８に接続し、他部を層間絶縁膜２７上
及び３１上に延在させている。下層電極層３３は、前記
層間絶縁膜３１に形成した接続孔３１Ａの開口サイズに
比べて、少なくとも製造工程におけるマスク合せ余裕寸
法に相当する分、大きく形成されている。
【０１６８】下層電極層３３は、ＣＶＤ法で堆積させた
多結晶珪素膜で形成し、２００〜４００[ｎｍ]程度の厚
い膜厚で形成する。この多結晶珪素膜は製造工程におけ
る第２層目のゲート配線形成工程により形成されてい
る。下層電極層３３は、多結晶珪素膜の堆積後、抵抗値
を低減するｎ型不純物例えばＰを熱拡散法により前記多
結晶珪素膜に導入し、この後フォトリソグラフィ技術及
びエッチング技術を用いて前記多結晶珪素膜を加工する
ことにより形成されている。前記フォトリソグラフィ技
術はエッチングマスク(フォトレジスト膜)の形成工程及
びエッチングマスクの除去工程を含む。前記エッチング
マスクの除去工程はフレオンガス(ＣＨＦ3)と酸素ガス
(Ｏ2)との混合ガスによるダウンストリームのプラズマ
処理で行われている。この処理はＤＲＡＭ１の各素子の
ダメージを低減する効果がある。ところが、このプラズ
マ処理によるエッチングマスクの除去は、前記フレオン
ガスにより多結晶珪素膜の表面に析出したＰ(ｎ型不純
物)を選択的にエッチングする現象を生じる事実が、本
発明者により確認された。析出されたＰの選択的なエッ
チングは、下層電極層３３の表面に微小な穴を形成し、
誘電体膜(３４)の絶縁耐圧を劣化させるので、好ましく
ない。そこで、本実施例のＤＲＡＭ１は、多結晶珪素膜
を堆積し、ｎ型不純物を導入した後、エッチングマスク
を除去する前に、多結晶珪素膜の表面を酸化し、その酸
化珪素膜を除去することによりＰの析出層を除去してい
る。多結晶珪素膜の表面の酸化は多結晶珪素膜の表面に
数[ｎｍ]程度の膜厚の酸化珪素膜を形成する程度の酸化
でよい。この酸化工程の追加は、第２層目ゲート配線形
成工程(３３)だけに限らず、第１層目ゲート配線形成工
程(２６)、第３層目ゲート配線形成工程(３５)の夫々に
も適用することができる。
【０１６９】また、前記多結晶珪素膜のエッチング工程
は異方性エッチングを使用する。また、前記エッチング
工程は、後述するチョッピングエッチング法を利用する
ことにより、エッチングの異方性を高めかつオーバエッ
チング量を低減してエッチング残りを確実に除去するこ
とができる。
【０１７０】このように、多結晶珪素膜を堆積し、この
多結晶珪素膜にｎ型不純物を熱拡散により導入した後
に、この多結晶珪素膜をフォトリソグラフィ技術及びエ
ッチング技術を用いて加工するＤＲＡＭ１の製造方法に
おいて、前記多結晶珪素膜にｎ型不純物を導入した後、
前記フォトリソグラフィ技術のエッチングマスクの除去
工程の前に、多結晶珪素膜の表面に析出するｎ型不純物
を除去する工程を備える。この構成により、エッチング
マスクの除去で多結晶珪素膜の表面に微小な穴が形成さ
れることがない。つまり、ＤＲＡＭ１のスタックド構造
の情報蓄積用容量素子Ｃにおいては誘電体膜(３４)の絶
縁耐圧を向上することができる。
【０１７１】前記接続孔３２で規定された領域内におい
て、メモリセル選択用ＭＩＳＦＥＴＱｓの他方のｎ型半
導体領域２８の主面部には、前記下層電極層３３に導入
されたｎ型不純物が拡散され、ｎ＋型半導体領域３３Ａ
が形成される。このｎ＋型半導体領域３３Ａ、ｎ型半導
体領域２８の夫々は一体に形成される。前記ｎ＋型半導
体領域３３Ａはメモリセル選択用ＭＩＳＦＥＴＱｓの他
方のｎ型半導体領域２８と下層電極層３３とのオーミッ
ク特性を向上できるようになっている(接触抵抗値の低
減)。
【０１７２】（誘電体膜形成工程）次に、図２８に示す
ように、前記メモリセルＭのスタックド構造の情報蓄積
用容量素子Ｃの下層電極層３３上を含む基板全面に誘電
体膜３４を形成する。誘電体膜３４は、前述したように
基本的には窒化珪素膜３４Ａ、酸化珪素膜３４Ｂの夫々
を順次積層した２層構造で形成されている。下層の窒化
珪素膜３４Ａは、例えばＣＶＤ法で堆積させ、５〜１０
[ｎｍ]程度の膜厚で形成する。この窒化珪素膜３４Ａを
形成する際には酸素の巻き込みをできる限り抑える。通
常の生産レベルで下層電極層３３（多結晶珪素膜）上に
窒化珪素膜３４Ａを形成した場合には、極微量の酸素の
巻き込みが生じるので、下層電極層３３と窒化珪素膜３
４Ａとの間に自然酸化珪素膜(図示しない)が形成され
る。
【０１７３】前記誘電体膜３４の上層の酸化珪素膜３４
Ｂは、下層の窒化珪素膜３４Ａに高圧酸化法を施して形
成し、１〜６[ｎｍ]程度の膜厚で形成する。酸化珪素膜
３４Ｂを形成すると下層の窒化珪素膜３４Ａは若干膜厚
が減少するので、窒化珪素膜３４Ａは最終的に４〜８
[ｎｍ]程度の膜厚で形成される。酸化珪素膜３４Ｂは、
基本的には１.５〜１０[気圧]の高圧及び８００〜１０
００[℃]程度の高温度の酸素ガス雰囲気中において形成
する。本実施例においては、酸化珪素膜３４Ｂは、３〜
４[気圧]の高圧及び酸化の際の酸素流量(ソースガス)を
４〜６[ｌ/min]、水素流量(ソースガス)を３〜１０[ｌ/
min]として形成している。高圧酸化法で形成される酸化
珪素膜３４Ｂは常圧(１[気圧])で形成される酸化珪素膜
に比べて短時間で所望の膜厚に形成することができる。
つまり、高圧酸化法は、高温度の熱処理時間を短縮する
ことができるので、メモリセル選択用ＭＩＳＦＥＴＱｓ
等のソース領域及びドレイン領域のｐｎ接合深さを浅く
することができる。
【０１７４】したがって、前記誘電体膜３４は、自然酸
化珪素膜、窒化珪素膜３４Ａ、酸化珪素膜３４Ｂの夫々
を順次積層した３層構造で構成されている。自然酸化珪
素膜は酸素の巻き込みを低減すれば薄くすることができ
る。また、製造工程数は増加するが、自然酸化珪素膜を
窒化し、誘電体膜３４を２層構造で構成することもでき
る。
【０１７５】（ゲート配線形成工程３）次に、前記誘電
体膜３４上を含む基板全面に多結晶珪素膜を堆積する。
多結晶珪素膜は、ＣＶＤ法で堆積させ、１５０〜２５０
[ｎｍ]程度の膜厚で形成する。この多結晶珪素膜は製造
工程における第３層目のゲート配線形成工程により形成
される。この後、前記多結晶珪素膜に抵抗値を低減する
ｎ型不純物例えばＰを熱拡散法により導入する。
【０１７６】次に、メモリセル選択用ＭＩＳＦＥＴＱｓ
の一方のｎ型半導体領域２８と相補性データ線(５０)と
の接続領域を除くメモリセルアレイ１１Ｂの全面におい
て、前記多結晶珪素膜上にエッチングマスク６７を形成
する。エッチングマスク６７は例えばフォトリソグラフ
ィ技術を使用したフォトレジスト膜で形成されている。
この後、前記エッチングマスク６７を用い、前記多結晶
珪素膜、誘電体膜３４の夫々を順次エッチングすること
により、図２９に示すように、前記多結晶珪素膜で上層
電極層３５を形成することができる。前記多結晶珪素膜
は例えばプラズマステップエッチング法によりエッチン
グする。この上層電極層３５を形成することによりスタ
ックド構造の情報蓄積用容量素子Ｃが略完成し、この結
果、ＤＲＡＭ１のメモリセルＭが完成する。このメモリ
セルＭの完成後、前記エッチングマスク６７は除去す
る。
【０１７７】（高濃度の半導体領域形成工程）次に、前
記スタックド構造の情報蓄積用容量素子Ｃの上層電極層
３５上、ｎチャネルＭＩＳＦＥＴＱｎ上、ｐチャネルＭ
ＩＳＦＥＴＱｐ上の夫々を含む基板全面に絶縁膜３６を
形成する。絶縁膜３６は主に不純物導入の際の汚染防止
膜として使用される。この絶縁膜３６は、例えば有機シ
ランガス（Ｓｉ(ＯＣ2Ｈ5)4)をソースガスとするＣＶＤ
法、又は無機シランガス及び酸化窒素ガスをソースガス
とするＣＶＤ法で堆積させた酸化珪素膜で形成し、３０
[ｎｍ]程度の膜厚で形成する。
【０１７８】次に、ＤＲＡＭ１の周辺回路のＣＭＯＳを
構成するｎチャネルＭＩＳＦＥＴＱｎ(Ｑｏも含む)の形
成領域において、ｐ−型ウエル領域２２の主面部にｎ型
不純物を導入する。ｎ型不純物の導入には主にゲート電
極２６及びその上層の層間絶縁膜２７、サイドウォール
スペーサ２９の夫々を不純物導入マスクとして使用す
る。ｎ型不純物の導入に際してはメモリセルＭの形成領
域及びｐチャネルＭＩＳＦＥＴＱｐの形成領域は不純物
導入マスク（フォトレジスト膜）で覆われている。ｎ型
不純物は、例えば１０15〜１０16[atoms／ｃｍ2]程度の
不純物濃度のＡｓを用い、７０〜９０[ＫｅＶ]程度のエ
ネルギのイオン打込法で導入する。
【０１７９】次に、前記ＣＭＯＳを構成するｐチャネル
ＭＩＳＦＥＴＱｐの形成領域において、ｎ−型ウエル領
域２１の主面部にｐ型不純物を導入する。ｐ型不純物の
導入には主にゲート電極２６及びその上層の層間絶縁膜
２７、サイドウォールスペーサ２９の夫々を不純物導入
マスクとして使用する。ｐ型不純物の導入に際してはメ
モリセルＭの形成領域及びｎチャネルＭＩＳＦＥＴＱｎ
の形成領域は不純物導入マスクで覆われている。ｐ型不
純物は、例えば１０15[atoms／ｃｍ2]程度の不純物濃度
のＢＦ2を用い、６０〜９０[ＫｅＶ]程度のエネルギの
イオン打込法で導入する。
【０１８０】この後、前記ｎ型不純物及びｐ型不純物に
引き伸し拡散を施し、図３０に示すように、ｐ−型ウエ
ル領域２２の主面部にｎ＋型半導体領域３７、ｎ−型ウ
エル領域２１の主面部にｎ＋型半導体領域３８の夫々を
形成する。前記引き伸し拡散は、９００〜１０００[℃]
程度の高温度の熱処理で行い、約１０[分]程度行う。こ
のｎ＋型半導体領域３７を形成する工程によりｎチャネ
ルＭＩＳＦＥＴＱｎは略完成し、ｎ＋型半導体領域３８
を形成する工程によりｐチャネルＭＩＳＦＥＴＱｐは略
完成する。
【０１８１】（層間絶縁膜形成工程１）次に、前記ＤＲ
ＡＭ１の各素子上を含む基板全面に層間絶縁膜３９、４
０の夫々を順次積層する。下層の層間絶縁膜３９は例え
ば有機シランガスをソースガスとするＣＶＤ法で堆積さ
せた酸化珪素膜で形成する。層間絶縁膜３９は、上層の
層間絶縁膜４０(ＢＰＳＧ)からの不純物(Ｐ、Ｂの夫々)
の漏れを防止するため、例えば１５０〜２５０[ｎｍ]程
度の膜厚で形成する。上層の層間絶縁膜４０は例えばＣ
ＶＤ法で堆積された酸化珪素膜(ＢＰＳＧ膜)で形成す
る。この層間絶縁膜４０は例えば４００〜７００[ｎｍ]
程度の膜厚で形成されている。層間絶縁膜４０には、窒
素ガス雰囲気中において、約９００〜１０００[℃]程度
の温度でフローが施され、その表面が平坦化されてい
る。
【０１８２】（接続孔形成工程２）次に、前記層間絶縁
膜４０、３９の夫々に接続孔４０Ａを形成する。接続孔
４０Ａは、前記ＤＲＡＭ１の各素子のｎ型半導体領域２
８、ｎ＋型半導体領域３７、ｎ＋型半導体領域３８の夫
々の上部、ワード線２６の上部(図示しない)等において
形成されている。接続孔４０Ａは、例えば上層の層間絶
縁膜４０側を等方性エッチング、下層の層間絶縁膜３６
側を異方性エッチングの夫々を施して形成する。つま
り、接続孔４０Ａは上層の配線(例えば相補性データ線
５０等)のステップカバレッジを高めて断線不良を防止
できるように構成されている。また、接続孔４０Ａは異
方性エッチングだけで形成してもよい。
【０１８３】次に、前記接続孔４０Ａから露出するｎ型
半導体領域２８、ｎ＋型半導体領域３７の夫々の主面上
に酸化珪素膜(符号を付けない)を形成する。酸化珪素膜
は、後工程の熱処理（ｎ＋型半導体領域４１を形成する
不純物の引き伸し拡散）で層間絶縁膜４０に添加されて
いるＢ或はＰが接続孔４０Ａを通してｎ型半導体領域２
８、ｎ＋型半導体領域３７、ｎ＋型半導体領域３８の夫
々の主面部に導入されることを防止することができる。
Ｂがｎ型半導体領域２８やｎ＋型半導体領域３７の主面
部に導入されたり、Ｐがｎ＋型半導体領域３８の主面部
に導入された場合には実効的な不純物濃度が低下し、各
半導体領域とそれに接続される配線(５０)との接触抵抗
値が増大する。前記酸化珪素膜３０は１２〜５０[ｎｍ]
程度の薄膜で形成される。
【０１８４】次に、メモリセル選択用ＭＩＳＦＥＴＱ
ｓ、ｎチャネルＭＩＳＦＥＴＱｎ、Ｑｏの夫々の形成領
域において、前記接続孔４０Ａを通してｎ型半導体領域
２８、ｎ＋型半導体領域３７の夫々の主面部にｎ型不純
物を導入する。ｎ型不純物は前記薄い酸化珪素膜を通過
させ夫々の主面部に導入される。そして、このｎ型不純
物に引き伸し拡散を施すことにより、図３１に示すよう
に、高不純物濃度のｎ＋型半導体領域４１を形成する。
ｎ＋型半導体領域４１は、製造工程におけるマスク合せ
ずれでｎ型半導体領域２８、ｎ＋型半導体領域３７の夫
々と接続孔４０Ａとがずれた場合、接続孔４０Ａに通さ
れる配線(５０)とｐ−型ウエル領域２２とが短絡するこ
とを防止するために形成されている。このｎ＋型半導体
領域４１を形成するｎ型不純物は、例えば１０15[atoms
／ｃｍ2]程度の高不純物濃度のＡｓを用い、１１０〜１
３０[ＫｅＶ]程度のエネルギのイオン打込法で導入す
る。ｎ＋型半導体領域４１は、メモリセルＭにおいて、
メモリセル選択用ＭＩＳＦＥＴＱｓの一方のｎ型半導体
領域２８と一体に構成され、ソース領域又はドレイン領
域の一部を構成する。ｎ＋型半導体領域４１は、高不純
物濃度で形成されているので、上層配線例えば相補性デ
ータ線(５０)との接触抵抗値を低減することができる。
【０１８５】（配線形成工程１）次に、図３２に示すよ
うに、前記接続孔４０Ａを通してｎ＋型半導体領域４
１、ｎ＋型半導体領域３８等と接続し、層間絶縁膜４０
上を延在する配線５０を形成する。配線５０は製造工程
における第１層目の配線形成工程で形成する。配線５０
はメモリセルアレイ１１Ｂ及びそれとカラムアドレスデ
コーダ回路１２との間においては相補性データ線(ＤＬ)
５０として使用される。配線５０は、遷移金属膜５０
Ａ、アルミニウム膜（又はその合金膜）５０Ｂ、遷移金
属膜５０Ｃの夫々を順次積層した３層構造で構成されて
いる。
【０１８６】前記配線５０の下層の遷移金属膜５０Ａ
は、ＣＶＤ法で堆積した例えばＷＳｉ2膜で形成し、５
０〜２００[ｎｍ]程度の膜厚で形成する。ＷＳｉ2膜の
反応生成式は以下のとおりである。
【０１８７】
【数１】 650〜700℃ ＷＦ6＋３ＳｉＣｌ2Ｈ2⇒ＷＳｉ2＋ＨＣｌ＋ＳｉＦ4＋
Ｆ2 前記中層のアルミニウム膜５０Ｂは、例えばスパッタ法
で堆積させ、３００〜６００[ｎｍ]程度の膜厚で形成す
る。
【０１８８】前記上層の遷移金属膜５０Ｃは、スパッタ
法で堆積させた例えばＭoＳi2膜で形成し、１０〜４０
[ｎｍ]程度の膜厚で形成する。
【０１８９】この配線５０は、遷移金属膜５０Ａ、アル
ミニウム膜５０Ｂ、遷移金属膜５０Ｃの夫々を順次積層
した後に、フォトリソグラフィ技術及びエッチング技術
を用いて加工する。この配線５０及びその上層の配線５
３の加工技術については後に詳細に説明する。
【０１９０】（層間絶縁膜形成工程２）次に、前記配線
５０上を含む基板全面に層間絶縁膜５１を形成する。層
間絶縁膜５１は酸化珪素膜（堆積型絶縁膜）５１Ａ、酸
化珪素膜(塗布型絶縁膜)５１Ｂ、酸化珪素膜(堆積型絶
縁膜)５１Ｃの夫々を順次積層した３層構造で構成され
ている。
【０１９１】下層の酸化珪素膜５１Ａは、プラズマＣＶ
Ｄ法で堆積し、４００〜７００[ｎｍ]程度の膜厚で形成
する。
【０１９２】中層の酸化珪素膜５１Ｂは層間絶縁膜５１
の表面を平坦化するために形成されている。酸化珪素膜
５１Ｂは、ＳＯＧ法で広い平坦なパターン上で１００〜
１５０[ｎｍ]程度の膜厚に塗布し、この後ベーク処理
(約４５０[℃])を施し、表面をエッチングで後退させる
ことにより形成されている。前記エッチングによる後退
により、酸化珪素膜５１Ｂは下層の酸化珪素膜５１Ａの
表面の段差形状のうち凹部のみに形成される。また、前
記エッチングによる後退により下層の段差形状の凸部で
は下層の酸化珪素膜もエッチングされて後退し、酸化珪
素膜５１Ｂ塗布後の平坦度が保たれる。また、層間絶縁
膜５１の中層は前記酸化珪素膜５１Ｂに変えて有機物膜
例えばポリイミド系樹脂膜で形成してもよい。
【０１９３】上層の酸化珪素膜５１Ｃは、層間絶縁膜５
１全体としての膜の強度を高めるために、例えばプラズ
マＣＶＤ法で堆積し、５００〜７００[ｎｍ]程度の膜厚
で形成する。
【０１９４】（接続孔形成工程３）次に、図３３に示す
ように、前記層間絶縁膜５１に接続孔５２を形成する。
接続孔５２は、層間絶縁膜５１の上層の酸化珪素膜５１
Ｃ側に等方性エッチングを施して形成した上側接続孔５
２Ｂ、下層の酸化珪素膜５１Ａ側に異方性エッチングを
施して形成した下側接続孔５２Ａの夫々で形成されてい
る。この接続孔５２を形成した後、エッチングによるダ
メージを回復するため、約４００[℃]程度の熱処理を行
う。
【０１９５】（配線形成工程２）次に、前記図１に示す
ように、接続孔５２を通して配線５０に接続するよう
に、層間絶縁膜５１上を延在する配線５３を形成する。
この配線５３は、第２層目の配線形成工程により形成さ
れる。配線５３は、前述のように、遷移金属膜５３Ａ、
アルミニウム膜(又はその合金膜)５３Ｂ、遷移金属膜５
３Ｃの夫々を順次積層した３層構造で構成されている。
【０１９６】前記下層の遷移金属膜５３Ａは、スパッタ
法で堆積させた例えばＭoＳi2膜で形成し、５０〜１０
０[ｎｍ]程度の膜厚で形成する。
【０１９７】中層のアルミニウム膜５３Ｂは、スパッタ
法で堆積させ、前記配線５０のアルミニウム膜５０Ｂに
比べて厚い７００〜１０００[ｎｍ]程度の膜厚で形成す
る。
【０１９８】上層の遷移金属膜５３Ｃは、スパッタ法で
堆積させた例えばＭoＳi2膜で形成し、１０〜４０［ｎ
ｍ］程度の膜厚で形成する。
【０１９９】この配線５３は、遷移金属膜５３Ａ、アル
ミニウム膜５３Ｂ、遷移金属膜５３Ｃの夫々を順次積層
した後に、フォトリソグラフィ技術及びエッチング技術
を用いて加工する。この配線５３の加工技術については
後に詳細に説明する。
【０２００】前記配線５３を形成する工程の後に、配線
５３を加工するエッチングによるダメージを回復するた
めに熱処理を施す。
【０２０１】（パッシベーション膜形成工程）次に、前
記図１及び図１５に示すように、前記配線５３上を含む
基板全面にパッシベーション膜５４を形成する。パッシ
ベーション膜５４は、前述のように、酸化珪素膜５４
Ａ、窒化珪素膜５４Ｂ、樹脂膜５４Ｃの夫々を順次積層
した複合膜で形成されている。前記パッシベーション膜
５４の下層の酸化珪素膜５４Ａは、１５０〜６００[ｎ
ｍ]程度の膜厚で形成する。前記中層の窒化珪素膜５４
Ｂは、例えばプラズマＣＶＤ法で堆積し、１.０〜１.２
［μｍ］程度の膜厚で形成する。前記上層の樹脂膜５４
Ｃは、例えば塗布法により塗布されたポリイミド系樹脂
膜で形成され、３〜１２[μｍ]程度の膜厚で形成されて
いる。
【０２０２】次に、前記ＤＲＡＭ１の外部端子ＢＰの形
成領域において、前記パッシベーション膜５４の上層の
樹脂膜５４Ｃにボンディング開口５６を形成する。この
ボンディング開口５６はフォトリソグラフィ技術及びエ
ッチング技術を用いて形成する。そして、この後、前記
外部端子ＢＰの形成領域において、前記パッシベーショ
ン膜５４の中層の窒化珪素膜５４Ｂ、下層のシラン膜５
４Ａの夫々を順次除去し、ボンディング開口５５を形成
する。このボンディング開口５５は例えば異方性エッチ
ングで形成する。また、このボンディング開口５５を形
成する工程と同一製造工程により、前記図１５に示すよ
うに、外部端子ＢＰの形成領域において、配線５３の上
層の遷移金属膜５３Ｃを除去することができる。
【０２０３】これら一連の工程を施すことにより、本実
施例のＤＲＡＭ１は完成する。
【０２０４】次に、前述のＤＲＡＭ１の製造プロセスに
おいて、個々の要部の製造工程について、詳細に説明す
る。
【０２０５】−（ゲート配線形成工程２）まず、前記図
２７に示すメモリセルＭのスタックド構造の情報蓄積用
容量素子Ｃの下層電極層３３はチョッピングエッチング
法により加工する。
【０２０６】チョッピングエッチング装置は、図３４
（要部概略構成図）に示すように、エッチングチャンバ
７０に制御バルブ７１Ａを介在させて複数本の分岐され
たエッチングガス供給管７２Ａ〜７２Ｃが接続されてい
る。また、前記エッチングチャンバ７０には排気管７０
Ａが設けられている。
【０２０７】分岐されたエッチングガス供給管７２Ａ
は、制御バルブ７１Ｂ、マスフローコントローラ(ＭＦ
Ｃ)７３Ａの夫々を通してエッチングチャンバ７０にエ
ッチングガスＧ１を供給できるように構成されている。
分岐されたエッチングガス供給管７２Ｂは、制御バルブ
７１Ｃ、マスフローコントローラ７３Ｂの夫々を通して
エッチングチャンバ７０にエッチングガスＧ２を供給で
きるように構成されている。同様に、分岐されたエッチ
ングガス供給管７２Ｃは、制御バルブ７１Ｄ、マスフロ
ーコントローラ７３Ｃの夫々を通してエッチングチャン
バ７０にエッチングガスＧ３を供給できるように構成さ
れている。各マスフローコントローラ７３Ａ〜７３Ｃの
夫々はチョッピングコントローラ(ＣＣ)７３で制御され
ている。前記チョッピングコントローラ７３は、エッチ
ングガス供給管７２Ａ〜７２Ｃの夫々に流れるエッチン
グガスの流量を交互に制御できるように構成されてい
る。
【０２０８】前記エッチングガス供給管７２Ａに流れる
エッチングガスＧ１は異方性エッチングガス例えばハロ
ゲン化合物(Ｃ2Ｃｌ2Ｆ4)を使用する。このエッチング
ガスＧ１の流量は図３５（ガス流量のタイムチャート
図）に示すように定期的に増減させている。このガス流
量の制御は前記チョッピングコントローラ７３で制御さ
れている。図３８（エッチング速度とテーパ角度との関
係を示す図）で示すように、エッチングガスＧ１の流量
を増加した場合、エッチングの異方性を高めることがで
きる。
【０２０９】一方、エッチングガス供給管７２Ｂ、７２
Ｃの夫々に流れるエッチングガスＧ２、Ｇ３の夫々は等
方性エッチングガス例えばハロゲン元素(ＳＦ6)を使用
する。エッチングガスＧ２の流量は図３６(ガス流量の
タイムチャート図)に示すように定期的に増減させてい
る。このガス流量の制御は前記チョッピングコントロー
ラ７３で制御され、前記エッチングガスＧ２はエッチン
グガスＧ１の流量を増加した時に減少させ減少させた時
に増加させている。図３８に示すように、エッチングガ
スＧ２の流量を増加した場合、エッチングの等方性を高
めることができる。エッチングガスＧ３の流量は図３７
(ガス流量のタイムチャート図)に示すように一定にして
いる。このガス流量の制御は前記チョッピングコントロ
ーラ７３で制御され、前記エッチングガスＧ３はエッチ
ングガスＧ１の流量を増加した時よりも少なくかつ減少
させた時よりも多く流している。図３８で示すように、
エッチングガスＧ３はエッチングの等方性を高めること
ができる。
【０２１０】このチョッピングエッチング装置は、前記
エッチングガスＧ１、エッチングガスＧ２の夫々を前記
図３５及び図３６に示すようにエッチングチャンバ７０
に流し、前記スタックド構造の情報蓄積用容量素子Ｃの
下層電極層３３の多結晶珪素膜を加工している。つま
り、多結晶珪素膜は異方性エッチング、等方性エッチン
グの夫々を交互に繰り返し行うことにより加工されてい
る。このエッチングの繰り返しは１[秒]以下の高速で行
われる。エッチングの繰り返しが高速で行われる場合、
異方性エッチングで多結晶珪素膜をエッチング中にその
側壁に有機ポリマーが付着し、等方性エッチングで前記
有機ポリマーが破壊される前に再度異方性エッチングを
行い、新たに有機ポリマーを付着することができる。有
機ポリマーは等方性エッチングに基づくサイドエッチン
グのストッパ層として作用するので、等方性エッチング
時においてもエッチングの異方性を高めることができ
る。通常、前記多結晶珪素膜を異方性エッチングでエッ
チングした場合、特に下地表面の段差部でエッチング残
りを生じるので約５００[％]程度のオーバーエッチング
が施されるが、前記チョッピングエッチング法を使用す
ることにより、等方性エッチングで前記エッチング残り
を除去しつつエッチングの異方性を確保することができ
る。
【０２１１】具体的には、エッチングガスの全流量のう
ち約１０[％]程度エッチングガスＧ１を有すると極端な
異方性を示し、３０[％]程度エッチングガスＧ２を有す
ると極端な等方性を示す。本発明者の実験結果によれ
ば、約１００〜１５０[％]程度のオーバーエッチング量
でエッチング残りを除去することができる。
【０２１２】また、前記チョッピングエッチング法は、
エッチングガスＧ３(ガス流量は一定)とエッチングガス
Ｇ１(ガス流量は定期的に増減)とを組合せて行ってもよ
い。
【０２１３】このように、(４３−２４)段差形状を有す
る下地(層間絶縁膜３１)の表面上に形成された多結晶珪
素膜(下層電極層３３)を異方性エッチングでパターンニ
ングするＤＲＡＭ１の形成方法において、前記多結晶珪
素膜を異方性エッチング、等方性エッチングの夫々を交
互に繰返し行うことによりパターンニングする。この構
成により、前記多結晶珪素膜のパターンニングに際して
エッチングの異方性を確保しながら等方性エッチングで
下地の段差形状部分の表面上のエッチング残りを低減す
ることができるので、オーバエッチング量を低減し、下
地表面の損傷や破壊を防止することができる。
【０２１４】また、(４５−２５)前記異方性エッチング
は、この異方性エッチングで多結晶珪素膜のパターンニ
ングされた側面に付着する有機ポリマーが等方性エッチ
ングにより破壊される前に再度行う。この構成により、
前記異方性エッチングで生成される有機ポリマーは等方
性エッチングのストッパ層として作用するので、等方性
エッチングのサイドエッチング量を低減し、エッチング
の異方性を高めることができる。
【０２１５】また、(請求項４６)前記チョッピングエッ
チング装置は、エッチングチャンバ(エッチング室)７０
を設け、このエッチングチャンパ７０にマスフローコン
トローラ７３Ａを介在させて異方性エッチングガスＧ１
を供給するガス供給系、マスフローコントローラ７３Ｂ
又は７３Ｃを介在させて等方性エッチングガスＧ２又は
Ｇ３を供給するガス供給系の夫々を設け、前記マスフロ
ーコントローラ７３Ａ、マスフローコントローラ７３Ｂ
又は７３Ｃの夫々に流れるガス供給量を交互に繰返し制
御するチョッピングコントローラ７３を設ける。この構
成により、前記チョピングエッチング方法を実現するこ
とができる。
【０２１６】また、前記チョッピングエッチング法は、
異方性エッチングガスＧ１、等方性エッチングガスＧ２
又はＧ３の夫々を連続的に交互に繰り返し流しているの
で、排気処理がなく、エッチング時間を大幅に短縮する
ことができる。
【０２１７】なお、このチョッピングエッチング法は、
前記下層電極層３３の多結晶珪素膜に限定されず、前記
メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極２６、
スタックド構造の情報蓄積用容量素子Ｃの上層電極層３
５の夫々の多結晶珪素膜にも適用することができる。
【０２１８】また、前記チョッピングエッチング法は、
アルミニウム膜を主体とする前記配線５０、５３にも適
用することができる。この場合、異方性エッチングガス
Ｇ１としてはＣＦ4、ＣＨＦ3、ＣＣｌＦ3等を使用す
る。等方性エッチンガスＧ２としてはＣｌ2又はＧ３と
してはＢＣｌ3等を使用する。
【０２１９】（ゲート配線形成工程１，２，３）前記図
２３に示すメモリセルＭのメモリセル選択用ＭＩＳＦＥ
ＴＱｓのゲート電極２６（ワード線２６も含む）、図２
７に示すメモリセルＭのスタックド構造の情報蓄積用容
量素子Ｃの下層電極層３３、図２９に示す前記スタック
ド構造の情報蓄積用容量素子Ｃの上層電極層３５の夫々
は低温異方性エッチングで加工する。
【０２２０】まず、ＤＲＡＭ１（ダイシング工程前の半
導体ウエーハ）を静電吸着板を介在させてエッチングチ
ャンバ内の下部電極に直接吸着させる。この下部電極は
常時冷却され、結果的に半導体ウエーハは常温以下の温
度に保持される。この状態において、異方性エッチング
を行い、多結晶珪素膜を所定の形状に加工することによ
り、前記ゲート電極２６、下層電極層３３又は上層電極
層３５を形成することができる。
【０２２１】異方性エッチングガス（ハロゲン化合物Ｃ
2Ｃｌ2Ｆ4）はエッチングチャンバの内壁に比べて温度
が低い半導体ウエーハの表面に多く堆積するので、低温
異方性エッチングの採用は前記異方性エッチングガスの
流量を低減することができ、又エッチングチャンバの内
壁に付着される汚染物を低減することができる。
【０２２２】（配線形成工程１，２）前記図３２に示す
配線５０、前記図１に示す配線５３の夫々は、図３９
(装置の概略構成図)に示す、エッチング処理−アッシン
グ処理−湿式処理−乾燥処理の夫々を一貫して連続処理
する連続処理装置を使用し、加工する。
【０２２３】図３９に示す連続処理装置８０は、ロード
・アンロード室８１、ロード室８２、エッチング室８
３、アッシング室８３、アンロード室８５、水洗処理室
８６、ベーク乾燥室８７の夫々を系列的に備えている。
前記ロード室８２、エッチング室８３、アッシング室８
３、アンロード室８５の夫々は、装置外部の大気と遮蔽
されたバッファ室(同一真空系内)８０Ａに配置されてい
る。バッファ室８０Ａは例えば１０~3〜１０~6[気圧]程
度の真空度を保持している。
【０２２４】連続処理装置８０のロード・アンロード室
８１にはロードカセット８１Ａが着脱自在に装着される
ように構成されている。このロードカセット８１Ａは未
処理の半導体ウエーハ１００を複数枚収納できるように
構成されている。ロードカセット８１Ａに収納された半
導体ウエーハ１００は搬送用アーム８８Ａを介在させて
バッファ室８０Ａ内に配置されたロード室８２に搬送さ
れる。
【０２２５】前記ロード室８２に搬送された半導体ウエ
ーハ１００はスイングアーム８８Ｂを介在させてエッチ
ング室８３に搬送される。エッチング室８３は、予じめ
フォトリソグラフィ技術で形成されたエッチングマスク
(フォトレジスト膜)を用い、異方性エッチング法(又は
前述したチョッピングエッチング法)により前記配線５
０又は５３を形成する。異方性エッチングガスとして
は、ハロゲン化合物(ＢＣｌ3＋ＣＦ4)及びハロゲン元素
(Ｃｌ2)の混在ガスを使用する。エッチング室８３は例
えばエッチング時に１０~1〜１０~3[気圧]程度の真空度
になっている。
【０２２６】前記エッチング室８３でエッチング処理が
施された半導体ウエーハ１００は、大気中に開放するこ
となく、スイングアーム８８Ｃを介在させてアッシング
室８３に搬送される。アッシング室８３は、前記エッチ
ングマスク(フォトレジスト膜)をハロゲン化合物(ＣＦ4
又はＣＨＦ3)及び酸素(Ｏ2)の混合ガスで除去する。ア
ッシング室８３は、例えば２〜１０~1[気圧]程度の真空
度に保持された状態において、約２５〜２００[℃]程度
の温度でアッシング処理が行われる。
【０２２７】アッシング室８３でアッシング処理が施さ
れた半導体ウエーハ１００は、スイングアーム８８Ｃを
介在させてアンロード室８５に搬送される。アンロード
室８５に搬送された半導体ウエーハ１００は搬送アーム
８８Ｄを介在させて水洗処理室８６に搬送される。この
水洗処理室８６及びこの後のベーク乾燥室８７は、バッ
ファ室８０Ａの外部(連続処理装置８０の内部)に配置さ
れ、大気圧に保持されている。
【０２２８】前記水洗処理室８６は前記エッチング処理
で発生したハロゲン元素(Ｃｌ2)を除去する処理であ
る。このハロゲン元素は、連続処理装置８０の外部の大
気特にＨ2Ｏに触れると、配線５０のアルミニウム膜(又
はその合金膜)５０Ｂ又は配線５３のアルミニウム膜(又
はその合金膜)５３Ｂの露出する表面を腐食させてしま
う。前記水洗処理の後、半導体ウエーハ１００は、搬送
アーム８８Ｅでベーク乾燥室８７に搬送され、このベー
ク乾燥室８７で乾燥される。ベーク乾燥処理が終了する
と、半導体ウエーハ１００はアンロードカセット８１Ｂ
に収納される。
【０２２９】前記アンロードカセット８１Ｂに収納され
た半導体ウエーハ１００は、前記連続処理装置８０と別
の装置により洗浄処理、乾燥処理、不活性処理の夫々が
施される。前記洗浄処理はエッチング後の異物や前記配
線５０のアルミニウム膜５０Ｂ又は前記配線５３のアル
ミニウム膜５３Ｂの露出する表面に付着するサイドフィ
ルム（例えばＡｌ等を含んだ化合物薄膜）を除去する処
理である。この洗浄処理はアルカリ洗浄液か又は酸洗浄
液により行う。前記乾燥処理は洗浄後の乾燥である。前
記不活性処理は前記アルミニウム膜５０Ｂ又は５３Ｂの
露出する表面に酸化被膜を形成する処理である。
【０２３０】このように、(２８−１６)異方性エッチン
グによりアルミニウム膜(又はその合金膜)５０Ｂ又は５
３ＢをパターンニングするＤＲＡＭ１の形成方法におい
て、前記アルミニウム膜５０Ｂ又は５３Ｂを堆積し、こ
の表面上にエッチングマスク（フォトレジストマスク）
を形成する工程と、ハロゲン元素及びハロゲン化合物を
エッチングガスとする異方性エッチングを用い、真空系
内(バッファ室８０Ａ内)で前記アルミニウム膜５０Ｂ又
は５３Ｂに所定のパターンニングを施す工程と、前記異
方性エッチング工程と同一真空系内で前記エッチングマ
スクをハロゲン化合物及び酸素ガスを使用するアッシン
グで除去する工程と、前記異方性エッチング処理で生成
される塩素を装置外部の大気と遮蔽された系内で洗浄
し、この後乾燥させる工程とを備える。この構成によ
り、前記アッシング処理をエッチング処理と同一真空系
内で行い、前記異方性エッチング処理で発生する塩素を
大気と遮蔽された系内で行う水洗処理(８６)で除去する
ことができるので、前記アルミニウム膜５０Ｂ又は５３
Ｂの腐食を低減することができる。
【０２３１】また、前記配線５０、５３の夫々は、第４
０図（装置の概略構成図）に示す、エッチング処理−低
温アッシング処理−真空ベーク処理の夫々を一貫して連
続処理する連続処理装置を使用し、加工する。
【０２３２】図４０に示す連続処理装置８０Ｉは、ロー
ド・アンロード室８１、ロード室８２、エッチング室８
３、低温アッシング室８３Ａ、窒素ガスブロー真空ベー
ク室８９、アンロード室８５の夫々を系列的に備えてい
る。前記ロード室８２、エッチング室８３、低温アッシ
ング室８３Ａ、窒素ガスブロー真空ベーク室８９、アン
ロード室８５の夫々はバッファ室８０Ａに配置されてい
る。
【０２３３】前記エッチング処理が施された半導体ウエ
ーハ１００はスイングアーム８８Ｃを介在させて低温ア
ッシング室８３Ａに搬送される。低温アッシング室８３
Ａは、エッチング室８３と同一真空系内のバッファ室８
０Ａ内に配置され、室温(約２０[℃])以下の低温度にお
いてアッシング処理を行っている。このアッシング処理
は前述と同様にハロゲン化合物及び酸素の混合ガスによ
りエッチングマスクを除去する処理である。低温アッシ
ング処理は、前記配線５０のアルミニウム膜５０Ｂ又は
配線５３のアルミニウム膜５３Ｂの側面及びレジストの
側面に付着したサイドフィルム中のＡｌが酸化されＡｌ
2Ｏ3化されずらい低温領域におけるアッシング処理であ
る。
【０２３４】前記低温アッシング処理が施された半導体
ウエーハ１００はスイングアーム８８Ｃを介在させて窒
素ガスブロー真空ベーク室８９に搬送される。この窒素
ガスブロー真空ベーク室８９は、ホットプレート又は加
熱ランプにより半導体ウエーハ１００の表面を約２００
〜４００[℃]に加熱し、前記エッチング処理で発生した
ハロゲン元素を低減するように構成されている。また、
窒素ガスブロー真空ベーク室８９は、前記半導体ウエー
ハ１００の加熱中に高純度の窒素ガス(Ｎ2：露点−６０
[℃]以下)をキャリアガスとして流し、空気や酸素の混
入を低減している。
【０２３５】前記真空ベーク処理後は、前述と同様に、
洗浄処理、乾燥処理、不活性処理の夫々を順次行う。
【０２３６】このように、(２６−１５)異方性エッチン
グによりアルミニウム膜５０Ｂ又は５３Ｂをパターンニ
ングするＤＲＡＭ１の形成方法において、前記アルミニ
ウム膜５０Ｂ又は５３Ｂを堆積し、この表面上にエッチ
ングマスクを形成する工程と、ハロゲン元素及びハロゲ
ン化合物をエッチングガスとする異方性エッチングを用
い、真空系内で前記アルミニウム膜５０Ｂ又は５３Ｂに
所定パターンニングを施す工程と、前記異方性エッチン
グ工程と同一真空系内で前記エッチングマスクをハロゲ
ン化合物及び酸素ガスを使用する、室温以下の低温アッ
シングで除去する工程と、前記低温アッシング処理と同
一真空系内で前記所定のパターンニングが施されたアル
ミニウム膜又はその合金膜に真空ベーク処理を施す工程
とを備える。この構成により、前記アッシング処理を低
温度でかつエッチング処理と同一真空系内で行っている
ので、アルミニウム膜５０Ｂ又は５３Ｂの側壁及びレジ
ストの側面に付着したサイドフィルム中のＡｌがＡｌ2
Ｏ3化することを低減でき、サイドフィルムの除去が容
易になると共に、前記異方性エッチング処理から真空ベ
ーク処理まで大気中に開放することなく同一真空系内で
行い、かつ前記異方性エッチング処理で発生する塩素を
真空ベーク処理で低減することができるので、前記アル
ミニウム膜５０Ｂ又は５３Ｂの腐食を低減することがで
きる。
【０２３７】また、前記配線５０、５３の夫々は、図４
１（装置の概略構成図）に示す、エッチング処理−低温
アッシング処理−真空ベーク処理−洗浄処理−不活性処
理の夫々を一貫して連続処理する連続処理装置を使用
し、加工する。
【０２３８】図４１に示す連続処理装置８０IIは、ロー
ド・アンロード室８１、ロード室８２、エッチング室８
３、低温アッシング室８３Ａ、窒素ガスブロー真空ベー
ク室８９、アンロード室８５、洗浄処理室９０、不活性
処理室９１の夫々を系列的に備えている。つまり、連続
処理装置８０IIは、前記連続処理装置８０Ｉとその装置
で行われる処理以降の処理を行う処理装置とを組合せて
構成されている。前述のように、洗浄処理室９０は酸及
びアルカリ洗浄液か又は酸洗浄液で異物やサイドフィル
ムを除去するように構成されている。前記不活性処理室
９１はアルミニウム膜５０Ｂ又は５３Ｂの表面に酸化被
膜を生成する処理である。
【０２３９】また、前記アッシング処理又は低温アッシ
ング処理は、前述のようにハロゲン化合物(ＣＦ4)と酸
素との混合ガスで行っている。酸素はエッチングマスク
を除去する作用があり、ハロゲン化合物は前記エッチン
グマスクの除去する速度を高める作用がある。前記配線
５０の表面には薄い膜厚の遷移金属膜５０Ｃ、配線５３
の表面には薄い膜厚の遷移金属膜５３Ｃの夫々が設けら
れており、前記混合ガスを使用するアッシング処理にお
いては前記遷移金属膜５０Ｃ、５３Ｃの夫々をオーバー
アッシングにより除去してしまう。そこで、本実施例に
おいて、前記アッシング処理又は低温アッシング処理
は、配線５０の遷移金属膜５０Ｃ又は配線５３の遷移金
属膜５３Ｃの表面が露出するまで前記混合ガスでアッシ
ングし(ジャストアッシングし)、この後、酸素ガスのみ
でオーバーアッシングしている。
【０２４０】（実施の形態２）本実施の形態２は、前記
実施の形態１のＤＲＡＭ１において、メモリセルＭの面
積を縮小し、集積度を向上した、本発明の第２実施の形
態である。
【０２４１】本発明の実施の形態２であるＤＲＡＭのメ
モリセルアレイの平面構造を図４２(要部平面図)で示
す。
【０２４２】本実施の形態２のＤＲＡＭ１は、図４２に
示すように、メモリセルＭのメモリセル選択用ＭＩＳＦ
ＥＴＱｓの一方のｎ型半導体領域２８と相補性データ線
(ＤＬ)５０とを接続する接続孔３０Ｂを、スタックド構
造の情報蓄積用容量素子Ｃの上層電極層３５に対して自
己整合で形成している。前記接続孔３０Ｂ内において、
相補性データ線５０、上層電極層３５の夫々は図４２に
おいては図示していない分離用絶縁膜(３５Ａ)で電気的
に分離されている。
【０２４３】次に、前記ＤＲＡＭ１の具体的な製造方法
ついて、図４３乃至図４５（所定の製造工程毎に示す、
メモリセルアレイ及び周辺回路のＣＭＯＳの要部断面
図）を用いて簡単に説明する。
【０２４４】まず、前記実施の形態１の図２９に示す工
程と同様に、メモリセルＭのスタックド構造の情報蓄積
用容量素子Ｃの上層電極層３５を形成する多結晶珪素膜
を堆積した後、この多結晶珪素膜上にエッチングマスク
６７Ａを形成する。エッチングマスク６７Ａは、前記実
施の形態１の図２９に示すエッチングマスク６７と異な
り、メモリセルＭと相補性データ線(５０)との接続領域
を含むメモリセルアレイ１１Ｂの全域を覆うように形成
されている。
【０２４５】この後、前記エッチングマスク６７Ａを用
い、周辺回路の領域の前記多結晶珪素膜、誘電体膜３
３、層間絶縁膜３１の夫々を順次エッチングすることに
より、図４３に示すように、上層電極層３５が形成され
る。この上層電極層３５を形成することにより、スタッ
クド構造の情報蓄積用容量素子Ｃが略完成する。
【０２４６】次に、図４４に示すように、前記上層電極
層３５の表面上を含む基板全面に絶縁膜３６を形成し、
この後、層間絶縁膜３９、３０の夫々を順次積層する。
【０２４７】次に、メモリセルアレイ１１Ｂ内のメモリ
セルＭと相補性データ線(５０)との接続領域において、
層間絶縁膜３０、３９、絶縁膜３６、上層電極層３５の
夫々を順次エッチングにより除去し、接続孔３０Ｂの一
部を形成する。このエッチングは、例えば異方性エッチ
ング法（又は等方性エッチング法を組合せてもよい）で
行い、誘電体膜３３（又は層間絶縁膜３１）をエッチン
グストッパ層として使用する。
【０２４８】次に、前記接続孔３０Ｂの一部から露出す
る誘電体膜３３(特に窒化珪素膜３３Ａ)を耐酸化マスク
として用い、前記接続孔３０Ｂの一部の内壁に露出する
上層電極層３５の表面を酸化し、分離用絶縁膜（酸化珪
素膜）３５Ａを形成する。この分離用絶縁膜３５Ａは例
えば少なくとも１００[ｎｍ]程度の膜厚で形成される。
この後、前記接続孔３０Ｂの一部から露出する誘電体膜
３３、層間絶縁膜３１の夫々を順次エッチングすること
により、図４５に示すように、接続孔３０Ｂは完成す
る。また、前記分離用絶縁膜３５Ａは、誘電体膜３３を
耐酸化マスクとして使用せず（条件によってはエッチン
グ時に除去される）、別工程で耐酸化マスクを形成して
もよい。
【０２４９】次に、前記実施の形態１と同様に、ｎ＋型
半導体領域３１を形成し、相補性データ線５０及びそれ
以外の配線５０を形成する。これ以後の製造工程は前記
実施の形態１と同様であるので、ここでは省略する。
【０２５０】前記実施の形態１のＤＲＡＭ１のメモリセ
ルＭは、相補性データ線５０を接続する接続孔３０Ｂ
と、メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極２
６、スタックド構造の情報蓄積用容量素子Ｃの上層電極
層３５の夫々との間に製造工程における合せ余裕寸法を
確保している。上層電極層３５はその下層の下層電極層
３３との間に合せ余裕寸法を確保しており、この下層電
極層３３はその下層のゲート電極２６との間に合せ余裕
寸法を確保している。ところが、本実施の形態２のＤＲ
ＡＭ１は、前記接続孔３０Ｂ、上層電極層３５の夫々が
自己整合で形成されるので、両者間の合せ余裕寸法に相
当する分、メモリセルＭの面積を縮小し、集積度を向上
することができる。
【０２５１】（実施の形態３）本実施の形態３は、前記
実施の形態１のＤＲＡＭ１において、スタックド構造の
情報蓄積用容量素子Ｃの電荷蓄積量を向上してメモリセ
ル面積を縮小し、かつ、相補性データ線のステップカバ
レッジを高めた、本発明の第３実施の形態である。
【０２５２】本発明の実施の形態３であるＤＲＡＭのメ
モリセルアレイ及び周辺回路の製造方法について、図４
６乃至図５０（所定の製造工程毎に示す要部断面図）を
用いて簡単に説明する。
【０２５３】まず、前記実施の形態１の図２３に示す工
程と同様に、ゲート絶縁膜２５上を含む基板全面にゲー
ト電極(２６)及びワード線(２６)として使用される多結
晶珪素膜、層間絶縁膜２７Ｃの夫々を順次積層する。層
間絶縁膜２７Ｃは、スタックド構造の情報蓄積用容量素
子Ｃの電荷蓄積量を増加するために、例えば６００[ｎ
ｍ]程度の厚い膜厚で形成する。層間絶縁膜２７Ｃとし
ては前述と同様に無機シランガス及び酸化窒素ガスをソ
ースガスとするＣＶＤ法で堆積する。
【０２５４】次に、メモリセルアレイ１１Ｂのメモリセ
ル選択用ＭＩＳＦＥＴＱｓ、周辺回路のｎチャネルＭＩ
ＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐの夫々の形
成領域において、前記層間絶縁膜２７Ｃにエッチングを
施し、薄い膜厚の層間絶縁膜２７を形成する。層間絶縁
膜２７は例えば３００[ｎｍ]程度の膜厚までエッチング
する。
【０２５５】次に、図４６に示すように、前記層間絶縁
膜２７、２７Ｃ、多結晶珪素膜の夫々を順次異方性エッ
チングによりエッチングし、ゲート電極２６、ワード線
２６の夫々を形成する。同図４６に示すように、メモリ
セル選択用ＭＩＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥＴ
Ｑｎ、ｐチャネルＭＩＳＦＥＴＱｐの夫々のゲート電極
２６上には薄い層間絶縁膜２７が形成される。一方、ワ
ード線２６上には厚い層間絶縁膜２７Ｃが形成される。
【０２５６】次に、図４７に示すように、ｎ型半導体領
域２８、ｐ型半導体領域３０の夫々を形成する。ｎ型半
導体領域２８を形成することにより、メモリセル選択用
ＭＩＳＦＥＴＱｓが略完成する。
【０２５７】次に、図４８に示すように、前記ゲート電
極２６の側壁及びその上層の層間絶縁膜２７の側壁にサ
イドウォールスペーサ２９、前記ワード線２６の側壁及
び層間絶縁膜２７Ｃの側壁にサイドウォールスペーサ２
９Ａの夫々を形成する。
【０２５８】次に、前記層間絶縁膜２７、２７Ｃの夫々
を含む基板全面に層間絶縁膜３１を形成し、この後、図
４９に示すように、前記実施の形態１と同様に接続孔３
１Ａ及び３２を形成する。
【０２５９】次に、図５０に示すように、メモリセルＭ
の形成領域において、層間絶縁膜３１を介在させて層間
絶縁膜２７、２７Ｃの夫々の上部に引き伸ばされたスタ
ックド構造の情報蓄積用容量素子Ｃの下層電極層３３を
形成する。同図５０に示すように、下層電極層３３は、
ワード線２６の上部において高さ方向に面積を増加して
いるので、スタックド構造の情報蓄積用容量素子Ｃの電
荷蓄積量を増加することができる。また、下層電極層３
３は、ゲート電極２６の上部において段差形状を低減し
（アスペクト比を小さくし）ているので、相補性データ
線５０とメモリセルＭとの接続領域において相補性デー
タ線５０のステップカバレッジを向上することができ
る。また、下層電極層３３は、前述のように電荷蓄積量
を増加することができるので、膜厚を薄くすることがで
き、ｎ型不純物の導入や加工を簡単化することができ
る。
【０２６０】前記下層電極層３３を形成する工程以降
は、前記実施の形態１と同様であるので、ここでの説明
は省略する。
【０２６１】このように、(３７−２０)相補性データ線
５０とワード線２６との交差部にメモリセルＭが配置さ
れ、このメモリセルＭがメモリセル選択用ＭＩＳＦＥＴ
Ｑｓとスタックド構造の情報蓄積用容量素子Ｃとの直列
回路で構成されるＤＲＡＭ１において、前記メモリセル
Ｍのスタックド構造の情報蓄積用容量素子Ｃの下層電極
層３３を、このメモリセルＭのメモリセル選択用ＭＩＳ
ＦＥＴＱｓのゲート電極２６とそのゲート幅方向に隣接
する他のメモリセルＭを選択するワード線２６との間に
夫々重合するように構成し、前記下層電極層３３と前記
ワード線２６との間の層間絶縁膜２７Ｃを前記下層電極
層３３と前記ゲート電極２６との間の層間絶縁膜２７に
比べて厚く構成する。この構成により、前記下層電極層
３３とワード線２６との間の層間絶縁膜２７Ｃを厚く
し、下層電極層３３の段差を高くしたので、下層電極層
３３の面積を高さ方向で増加し、スタックド構造の情報
蓄積用容量素子Ｃの電荷蓄積量を増加することができる
と共に、前記下層電極層３３とゲート電極２６との間の
層間絶縁膜２７を薄くし、メモリセル選択用ＭＩＳＦＥ
ＴＱｓと相補性データ線５０との接続部分の段差を低く
したので、前記接続部分でのアスペクト比を小さくし、
相補性データ線５０の断線不良を低減することができ
る。この結果、α線ソフトエラー耐圧を向上し、ＤＲＡ
Ｍ１の集積度を向上することができると共に、ＤＲＡＭ
１の電気的信頼性を向上することができる。
【０２６２】なお、前記層間絶縁膜２７、２７Ｃの夫々
は別々の工程で形成した絶縁膜で形成してもよい。
【０２６３】（実施の形態４)本実施の形態４は、前記
実施の形態１のＤＲＡＭにおいて、メモリセルのスタッ
クド構造の情報蓄積用容量素子Ｃの下層電極層の膜厚を
厚くし、電荷蓄積量を増加した、本発明の第４実施の形
態である。
【０２６４】本発明の実施の形態４であるＤＲＡＭのメ
モリセルの断面構造を図５１乃至図５４(要部断面図)で
示す。
【０２６５】図５１に示すＤＲＡＭ１のメモリセルＭ
は、スタックド構造の情報蓄積用容量素子Ｃの下層電極
層３３の膜厚を厚く構成している。例えば、下層電極層
３３は、接続孔３２の内部を確実に埋込み、その表面が
実質的に平坦化される程度の膜厚又はそれ以上の膜厚で
形成されている。例えば、接続孔３２の開口寸法Ｌ（ゲ
ート電極２６とワード線２６との間の寸法）を約１.０
[μｍ]とした場合、下層電極層３３の膜厚Ｔは約５００
[ｎｍ]程度又はそれ以上で形成する(Ｔ≧１／２×Ｌ)。
【０２６６】このように構成されるスタックド構造の情
報蓄積用容量素子Ｃは、下層電極層３３の端面の面積を
増加し、この端面で電荷蓄積量を増加することができる
ので、メモリセルＭの面積を縮小し、ＤＲＡＭ１の集積
度を向上することができる。
【０２６７】第５２図に示すＤＲＡＭ１のメモリセルＭ
は、スタックド構造の情報蓄積用容量素子Ｃの下層電極
層３３を前記接続孔３２が埋まり込む直前の膜厚で形成
している。
【０２６８】このように構成されるスタックド構造の情
報蓄積用容量素子Ｃは、下層電極層３３の膜厚がある程
度厚いので、下層電極層３３の端面で電荷蓄積量を増加
することができると共に、前記接続孔３２及び３１Ａの
段差形状に沿って下層電極層３３を形成し、前記段差に
相当する分、高さ方向に下層電極層３３の面積を増加す
ることができるので、電荷蓄積量を増加することができ
る。つまり、前記スタックド構造の情報蓄積用容量素子
Ｃの電荷蓄積量の増加は、メモリセルＭの面積を縮小
し、ＤＲＡＭ１の集積度を向上することができる。
【０２６９】図５３、図５４の夫々に示すＤＲＡＭ１の
メモリセルＭは、スタックド構造の情報蓄積用容量素子
Ｃの下層電極層３３を複数の層で構成している。図５３
に示すスタックド構造の情報蓄積用容量素子Ｃの下層電
極層３３は下層電極層３３Ｅ、３３Ｆの夫々を積層した
２層構造で構成されている。下層電極層３３は、下層電
極層３３Ｅを形成する多結晶珪素膜を堆積後、ｎ型不純
物を熱拡散法又はイオン打込法で導入し、この後、下層
電極層３３Ｆを形成する多結晶珪素膜を堆積後、同様に
ｎ型不純物を導入し、この後、夫々の多結晶珪素膜を加
工することにより形成されている。つまり、下層電極層
３３は、その膜厚が厚くなると不純物濃度の分布の制御
が難しくなるので、複数層に分割し、分割された夫々の
層にｎ型不純物を導入し、全体としての不純物濃度の分
布を均一化している。図５４に示すスタックド構造の情
報蓄積用容量素子Ｃの下層電極層３３は、同様に下層電
極層３３Ｅ、３３Ｆ、３３Ｇの夫々を積層した３層構造
で構成されている。
【０２７０】このように構成されるスタックド構造の情
報蓄積用容量素子Ｃは下層電極層３３の不純物濃度の分
布を均一化することができる。
【０２７１】（実施の形態５）本実施の形態５は、前記
実施の形態１のＤＲＡＭにおいて、メモリセルのメモリ
セル選択用ＭＩＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥＴ
Ｑｎの挟チャネル効果を低減した、本発明の第５実施の
形態である。
【０２７２】本発明の実施の形態５であるＤＲＡＭ１
は、前記実施の形態１の図２０に示すｐ型不純物（チャ
ネルストッパ領域２４Ａを形成する不純物）２４ｐを高
エネルギのイオン打込法で導入する。イオン打込法のエ
ネルギ量は約１００〜１５０[ＫｅＶ]程度で行う。この
高エネルギを使用するイオン打込法で導入されるｐ型不
純物２４ｐは、その導入時、素子間分離用絶縁膜２３よ
りも深い位置に不純物濃度の最大ピーク値を有する。前
記ｐ型不純物２４ｐの導入に際しては前記マスク(６２)
を加工したエッチングマスク(フォトレジスト膜)を併用
してもよい。前記ｐ型不純物２４ｐは、酸化珪素膜６０
Ａを突き抜け、ｎ−型ウエル領域２１の主面部に導入さ
れる可能性があるので、ｐ型不純物２４ｐの導入時、ｎ
−型ウエル領域２１の主面上には不純物導入マスク例え
ばフォトレジスト膜を形成する。このｐ型不純物２４ｐ
の導入後は、前記実施の形態１と同様に、素子間分離用
絶縁膜２３を形成し、この形成と共に、前記ｐ型不純物
２４ｐを拡散してｐ型チャネルストッパ領域２４Ａ、ｐ
型半導体領域２４Ｂの夫々を形成する。
【０２７３】このように、ＤＲＡＭ１の製造方法におい
て、ｐ型チャネルストッパ領域２４Ａを形成するｐ型不
純物２４ｐを高エネルギのイオン打込法で導入する。こ
の構成により、前記ｐ型不純物２４ｐをｐ−型ウエル領
域２２の深い領域に導入し、素子間分離用絶縁膜２３の
形成時の横方向の拡散量を低減することができるので、
ｐ−型ウエル領域２２特にチャネル形成領域の不純物濃
度の増加を抑制し、メモリセル選択用ＭＩＳＦＥＴＱ
ｓ、ｎチャネルＭＩＳＦＥＴＱｎ、Ｑｏの夫々の挟チャ
ネル効果を低減することができる。また、前記ｐ型不純
物２４ｐをｐ−型ウエル領域２２の深い領域に導入し、
素子間分離用絶縁膜２３の形成時にそれにｐ型不純物２
４ｐが食われることを低減することができるので、ｐ型
チャネルストッパ領域２４Ａの不純物濃度を高め、寄生
ＭＯＳのしきい値電圧を上昇させ、素子間の分離を確実
に行うことができる。
【０２７４】（実施の形態６）本実施の形態６は、前記
実施の形態１のＤＲＡＭ１において、パッシベーション
膜の上層の樹脂膜を分割した、本発明の第６実施の形態
である。
【０２７５】本発明の実施の形態６であるＤＲＡＭを形
成する半導体ウエーハの平面構造を図５５(要部平面図)
に示す。
【０２７６】図５５に示すように、半導体ウエーハ１０
０は、前記実施の形態１のＤＲＡＭ１を行列状に複数個
配置している。同図５５に示す半導体ウエーハ１００は
ダイシング工程前の状態を示しいる。夫々のＤＲＡＭ１
はスクライブエリア(ダイシングエリア)１００Ａで周囲
を規定された領域内に配置されている。
【０２７７】半導体ウエーハ１００に配置された個々の
ＤＲＡＭ１の表面には前記実施の形態１で説明したパッ
シベーション膜５４の上層の樹脂膜（例えばポリイミド
系樹脂膜）５４Ｃが塗布されている。この樹脂膜５４Ｃ
は、半導体ウエーハ１００のスクライブエリア１００Ａ
及び各ＤＲＡＭ１の外部端子ＢＰに相当する領域には塗
布されておらず、しかも各ＤＲＡＭ１の表面上において
複数に分割されている。樹脂膜５４Ｃは、α線ソフトエ
ラー耐圧を高める目的で塗布されているので、メモリセ
ルアレイ１１Ａ及びセンスアンプ回路(ＳＡ)１３、カラ
ムアドレスデコーダ回路(ＹＤＥＣ)１２等α線ソフトエ
ラー耐圧を確保したい直接周辺回路の一部には塗布され
ている。つまり、樹脂膜５４Ｃは、前記α線ソフトエラ
ー耐圧を確保する必要がない直接周辺回路の他部及び間
接周辺回路上の領域を分割領域としている。前記直接周
辺回路の他部としてはロウアドレスデコーダ回路(ＸＤ
ＥＣ)１４、ワードドライバ回路（ＷＤ）１５等があ
る。間接周辺回路としてはクロック系回路、バッファ回
路等がある。この樹脂膜５４Ｃは、分割されたことによ
り、その下層のパッシベーション膜５４の窒化珪素膜５
４Ｂ等の膜や半導体ウエーハ１００そのものに作用する
ストレスを緩和することができる。
【０２７８】前記樹脂膜５４Ｃの形成方法は以下のとお
りである。
【０２７９】まず、下地の窒化珪素膜５４Ｂの表面上に
樹脂膜を塗布し、第１回目のベーク処理を行う。このベ
ーク処理は、例えば８０〜９０[℃]、８００〜１０００
[秒]を施した後、再度、例えば１２０〜１４０[℃]、８
００〜１０００[秒]を施している。
【０２８０】次に、フォトリソグラフィ技術及びエッチ
ング技術を使用し、樹脂膜のスクライブエリア１００Ａ
及び外部端子ＢＰの領域、分割領域の夫々を除去する。
【０２８１】そして、再度、前記樹脂膜に第２回目のベ
ーク処理を施し、前述の樹脂膜５４Ｃを形成する。この
ベーク処理は、例えば１５０〜２００[℃]、８００〜１
０００[秒]を施した後、再度、例えば３００〜４００
[℃]、８００〜１０００[秒]を施している。第２回目の
ベーク処理においては、樹脂膜５４Ｃはその下層や半導
体ウエーハ１００に作用するストレスが最っとも大きい
が、樹脂膜５４Ｃは分割されているので、前記ストレス
は低減されている。
【０２８２】なお、前記半導体ウエーハ１００にダイシ
ング処理を施し、ＤＲＡＭ１を個々の半導体チップにし
た場合においても、同図５５に示すように、樹脂膜５４
Ｃの塗布された領域(分割された領域)に変化はない。
【０２８３】このように、(３８−２１)ｐ−型半導体基
板２２の主面(又は半導体ウエーハ１００の主面)に配置
されたメモリセルアレイ１１Ａ、メモリセルＭの情報書
込み動作及び情報読出し動作を直接制御する直接周辺回
路及びそれ以外の間接周辺回路の表面に樹脂膜５４Ｃを
塗布したＤＲＡＭ１において、前記樹脂膜５４Ｃを複数
に分割する。この構成により、前記ｐ−型半導体基板２
０(又は半導体ウエーハ１００)、樹脂膜５４Ｃの夫々の
線膨張係数差に基づくストレスを緩和することができる
ので、ｐ−型半導体基板２０の反りやその主面上の膜に
クラックが発生することを防止することができる。前記
樹脂膜５４Ｃはダイシング工程前の半導体ウエーハ１０
０のときに塗布されベーク処理することにより形成され
ているので、プローブ試験時にプローブ針の接触不良を
低減し、ウエーハ検査工程の信頼性を高め又歩留りを向
上することができる。
【０２８４】また、(４０−２２)前記スクライブ工程前
の前記ＤＲＡＭ１の形成領域が複数個行列状に配置され
た半導体ウエーハ１００の表面上の全面に樹脂膜５４Ｃ
を塗布する工程と、この樹脂膜５４Ｃの各ＤＲＡＭ１の
形成領域間(スクライブエリア１００Ａ)及び外部端子Ｂ
Ｐの領域を除去すると共に、前記各ＤＲＡＭ１の形成領
域上の樹脂膜５４Ｃを分割する工程と、前記半導体ウエ
ーハ１００のスクライブエリア１００Ａをスクライブ
し、複数個のＤＲＡＭ１を形成する工程とを備える。こ
の構成により、前記樹脂膜５４Ｃを分割する工程を前記
半導体ウエーハ１００のスクライブエリア１００Ａ及び
外部端子ＢＰの領域において樹脂膜５４Ｃを除去する工
程で行うことができるので、前記樹脂膜５４Ｃを分割す
る工程に相当する分、ＤＲＡＭ１の形成工程数を低減す
ることができる。
【０２８５】（実施の形態７）本実施の形態７は、前記
実施の形態１のＤＲＡＭにおいて、カラムアドレスデコ
ーダ回路数を低減した、本発明の第７実施の形態であ
る。
【０２８６】本発明の実施の形態７であるＤＲＡＭのメ
モリセルアレイの平面構造を図５６(要部平面図)及び図
５７(所定の製造工程における要部平面図)で示す。
【０２８７】前記実施の形態１のＤＲＡＭ１に示すカラ
ムアドレスデコーダ回路(ＹＤＥＣ)１２の配置数を低減
する場合、図５６に示すようにカラムセレクト信号線
(ＹＳＬ)５０が配置されている。カラムセレクト信号線
５０はカラムアドレスデコーダ回路１２によりカラムス
イッチ用ｎチャネルＭＩＳＦＥＴＱｙを制御するように
構成されている。カラムスイッチ用ｎチャネルＭＩＳＦ
ＥＴＱｙは相補性データ線５０、コモンデータ線Ｉ／Ｏ
の夫々を接続するように構成されている。カラムセレク
ト信号線５０は、情報書込み動作速度及び情報読出し動
作速度の高速化を図る目的で低抵抗配線材料を使用しか
つ製造工程数を低減するために、相補性データ線５０と
同一導電層(同一製造工程)で形成されている。
【０２８８】前記カラムスイッチ用ｎチャネルＭＩＳＦ
ＥＴＱｙの配置形態により異なるが、基本的には１組の
相補性データ線５０に対して１本のカラムセレクト信号
線５０が配置されている。
【０２８９】本実施の形態のＤＲＡＭ１は２組の相補性
データ線(４本のデータ線ＤＬ，ＤＬ)５０毎に１本配置
されている。通常、２組の相補性データ線５０のうちの
１組の相補性データ線５０と他の１組の相補性データ線
５０との間にはダミーカラムセレクト信号線が配置され
ている。ダミーカラムセレクト信号線は、この領域にお
いて相補性データ線５０の間隔が広くなることを低減
し、相補性データ線５０の配置間隔を均一化するために
配置される。つまり、フォトリソグラフィ技術でエッチ
ングマスク（例えばフォトレジスト膜）を形成する際
に、間隔の広い領域においては露光時の回折現象により
他の領域に比べてエッチングマスクのサイズが縮小され
るが、ダミーカラムセレクト信号線はこの現象を低減す
るために配置されている。この対象となるエッチングマ
スクとしては、スタックド構造の情報蓄積用容量素子Ｃ
の下層電極層３３、相補性データ線５０又はシャント用
ワード線５３を加工するマスクである。ところが、本実
施の形態のＤＲＡＭ１は、このような現象が無視できる
ので、ダミーカラムセレクト信号線を削除している。
【０２９０】前記カラムセレクト信号線５０は、ダミー
カラムセレクト信号線と同様に、相補性データ線５０の
間隔を広くする。このカラムセレクト信号線５０の近傍
の特にメモリセルＭのスタックド構造の情報蓄積用容量
素子Ｃの下層電極層３３はそれ以外のスタックド構造の
情報蓄積用容量素子Ｃの下層電極層３３に比べて大きな
サイズ(大きな電荷蓄積量)で構成されている。つまり、
この下層電極層３３は、前記ダミーカラムセレクト信号
線を配置した場合と同様の現象を生じるので、サイズの
縮小に相当する分、予じめサイズを大きく構成してい
る。この下層電極層３３はカラムセレクト信号線５０の
下部に平面方向において引き伸ばされた(交差された)突
出部３３Ｈによりサイズを大きく構成している。つま
り、突出部３３Ｈは、カラムセレクト信号線５０の占有
面積内に形成することができるので、この占有面積を兼
用した分、ＤＲＡＭ１の集積度を向上することができ
る。
【０２９１】前記サイズが小さい下層電極層３３は、情
報読出し動作が可能でしかもα線ソフトエラー耐圧を確
保できる最小限の電荷蓄積量が得られるように構成され
ている。これに対して、サイズが大きい下層電極層３３
は、その加工時にサイズが縮小される分を考慮し、少な
くとも最小限の電荷蓄積量が得られるように構成されて
いる。この下層電極層３３はサイズが大きい分には特に
問題はない。したがって、本実施の形態のＤＲＡＭ１
は、夫々異なるサイズの下層電極層３３を有する２種類
のスタックド構造の情報蓄積用容量素子Ｃを配置してい
る。
【０２９２】このように、(３５−１９)相補性データ線
５０とワード線２６との交差部にメモリセル選択用ＭＩ
ＳＦＥＴＱｓとスタックド構造の情報蓄積用容量素子Ｃ
との直列回路からなるメモリセルＭを配置し、前記２組
の相補性データ線５０毎に相補性データ線５０と同一導
電層でかつ同一方向に延在するカラムセレクト信号線５
０を延在させるＤＲＡＭ１であって、前記カラムセレク
ト信号線５０に隣接する相補性データ線５０のうちの一
方のデータ線に接続されたメモリセルＭのスタックド構
造の情報蓄積用容量素子Ｃの下層電極層３３を他のメモ
リセルＭのスタックド構造の情報蓄積用容量素子Ｃの下
層電極層３３に比べて大きなサイズで構成する。この構
成により、前記カラムセレクト信号線５０を配置した分
に相当する相補性データ線５０間の寸法の広がりに基づ
き、下層電極層３３を加工するエッチングマスクが露光
時に回折現象でサイズが縮小化される分、予じめ前記カ
ラムセレクト信号線５０に隣接する一方のデータ線に接
続されたメモリセルＭのスタックド構造の情報蓄積用容
量素子Ｃの下層電極層３３のサイズを大きくしたので、
この下層電極層３３が設定値以下のサイズに縮小化され
ることがなく、スタックド構造の情報蓄積用容量素子Ｃ
の電荷蓄積量を確保することができる。この結果、α線
ソフトエラー耐圧を向上し、メモリセルＭの面積を縮小
することができるので、ＤＲＡＭの集積度を向上するこ
とができる。
【０２９３】（実施の形態８）本実施の形態８は、前記
実施の形態１のＤＲＡＭにおいて、ゲート配線間や配線
間の層間絶縁膜の膜質を高めた、本発明の第８実施の形
態である。
【０２９４】本発明の実施の形態８であるＣＶＤ装置の
概略構成を図５８(ガス供給系を示すブロック図)で示
す。
【０２９５】図５８に示すＣＶＤ装置は、主に、反応炉
体１１０、真空ポンプ１１１、ソースガス供給管１１２
及び１１３、キャリアガス供給管１１４、各供給経路に
配置されたマスフローコントローラ１１５及び制御バル
ブ１１６で構成されている。このＣＶＤ装置はステップ
カバレッジが高くかつ膜の縮みが小さい酸化珪素膜を形
成するように構成されている。このＣＶＤ装置は、前記
実施の形態１のＤＲＡＭ１において、具体的には層間絶
縁膜２７、サイドウォールスペーサ２９、層間絶縁膜３
１の夫々を形成する。
【０２９６】前記ソースガス供給管１１２はソースガス
Ｇ４例えば無機シランガス(ＳｉＨ4,Ｓｉ2Ｈ6等)を反応
炉体１１０に供給するように構成されている。ソースガ
ス供給管１１３はソースガスＧ５例えば酸化窒素ガス
(Ｎ2Ｏ)を反応炉体１１０に供給するように構成されて
いる。キャリアガス供給管１１４はキャリアガスＧ６例
えば窒素ガス(Ｎ2)を供給するように構成されている。
【０２９７】前記反応炉体１１０は、図５９(概略構成
図)に示すように、反応管(外管)１１０Ａの内側に反応
管(内管)１１０Ｂを設けた２重構造で構成されている。
前記反応管(外管)１１０Ａの外周には加熱ヒータ１１０
Ｃが配置されている。同図５９に示す反応炉体１１０の
一端側は真空ポンプ１１１に接続されている。また、反
応炉体１１０の他端側には半導体ウエーハ１００を複数
枚挿入する(バッチ処理を行う)ことがきる開閉扉１１０
Ｄが設けられている。反応炉体１１０内においては、半
導体ウエーハ１００の酸化珪素膜の堆積面と反応ガスの
供給方向とが交差するように、半導体ウエーハ１００を
立て掛けた状態で挿入し、保持できるように構成されて
いる。
【０２９８】前記反応炉体１１０の他端側の反応管１１
０Ｂ内には前記ソースガス供給管１１２に接続されたノ
ズル１１２Ａ及びそれに近接した位置にソースガス供給
管１１３に接続されたノズル１１３Ａが配置されてい
る。図６０(要部拡大断面図)に示すように、ノズル１１
２ＡはソースガスＧ４を反応管１１０Ｂ内に供給し、ノ
ズル１１３Ａは前記ソースガスＧ４と混合するようにソ
ースガスＧ５を反応管１１０Ｂ内に供給するように構成
されている。この構成に限定されないが、ノズル１１２
Ａ、ノズル１１３Ａの夫々のガス供給方向は互いに交差
するように構成されている。
【０２９９】前記ノズル１１２Ａから供給されるソース
ガスＧ４例えばＳｉＨ4は熱分解温度が約４００[℃]で
ある。ノズル１１３Ａから供給されるソースガスＧ５例
えばＮ2Ｏは熱分解温度が約５５０[℃]である。したが
って、単純にソースガスＧ４、Ｇ５の夫々を反応管１１
０Ｂ内に供給した場合、ＳｉＨ4が先に熱分解し、反応
管１１０Ｂ内壁や半導体ウエーハ１００の表面に珪素、
ポーラスな酸化珪素等の異物が付着してしまうが、本実
施の形態のＣＶＤ装置は、特にソースガスＧ４の熱分解
温度に達する前にソースガスＧ４、Ｇ５の夫々を混合
し、ソースガスＧ４を希薄化しているので、前述のよう
な異物の付着を低減することができる。
【０３００】例えば、具体的な酸化珪素膜の一例の生成
条件は次のとおりである。
【０３０１】（生成条件） １．ソースガスの流量
【０３０２】２．ガス圧力 ４０〜６０[ｐａ］ ３．生成温度 ８００〜８３０[℃] また、前記ソースガスＧ４及びＧ５は反応管１１０Ｂの
外部つまりガス供給経路において混合してもよい。
【０３０３】このように、(４７−２６)反応炉体１１０
内に半導体ウエーハ１００を保持し、ソースガスＧ４
（無機シランガス)及びソースガスＧ５(酸化窒素ガス）
を反応炉体１１０の一端側からその内部に供給し、前記
半導体ウエーハ１００の表面に酸化珪素膜を生成するＣ
ＶＤ装置において、前記ソースガスＧ４の熱分解温度以
下でソースガスＧ４、Ｇ５の夫々を混合させてソースガ
スを生成し、このソースガスを前記反応炉体１１０内に
保持された半導体ウエーハ１００側に供給する。この構
成により、前記ソースガスをソースガスＧ４の熱分解温
度以下で混合させ、ソースガスＧ４の濃度を希薄化する
ことができるので、前記反応炉体１１０内のソースガス
の供給部と半導体ウエーハ１００の保持部との間に飛散
する異物(珪素粒子等)や反応炉体１１０内壁に付着する
異物を低減し、結果的に半導体ウエーハ１００の表面に
生成される酸化珪素膜中に混入する異物やその表面に付
着する異物を低減することができるので、酸化珪素膜の
膜質を向上することができる。また、ＣＶＤ装置におい
ては前記反応炉体１１０内壁に付着する異物を低減する
ことができる。
【０３０４】（実施の形態９)本実施の形態９は、前記
実施の形態１のＤＲＡＭにおいて、配線５０と配線５３
との間の層間絶縁膜５１の膜質を高めた、本発明の第９
実施の形態である。
【０３０５】本発明の実施の形態９である連続処理装置
を図６１(概略構成図)で示す。
【０３０６】図６１に示す連続処理装置は、前記実施の
形態１のＤＲＡＭ１において、層間絶縁膜５１のうちの
下層の酸化珪素膜(堆積型絶縁膜)５１Ａを形成した後に
その上層に堆積される酸化珪素膜（塗布型絶縁膜）５１
Ｂ、酸化珪素膜(堆積型絶縁膜)５１Ｃの夫々を連続で形
成する装置である。この連続処理装置は、主に、ウエー
ハロード部１２０Ａ、ＳＯＧ塗布部１２１、ロードロッ
ク部１２２、ウエーハ搬送部１２３、ランプアニール部
１２４、エッチング部１２５、絶縁膜堆積部１２６、ウ
エーハアンロード部１２０Ｂの夫々で構成されている。
【０３０７】前記ウエーハロード部１２０Ａには複数枚
の半導体ウエーハ１００が収納されている。半導体ウエ
ーハ１００は、前記実施の形態１のＤＲＡＭ１において
配線５０を形成した後、その表面上に酸化珪素膜５１Ａ
が堆積された状態にある。この半導体ウエーハ１００
は、次にＳＯＧ塗布部１２１に搬送され、前記酸化珪素
膜５１Ａ上にＳＯＧ法により酸化珪素膜（塗布型絶縁
膜）５１Ｂを塗布する。
【０３０８】前記酸化珪素膜５１Ｂが塗布された半導体
ウエーハ１００はロードロック部１２２、ウエーハ搬送
部１２３の夫々を介在させてランプアニール部１２４に
搬送される。このランプアニール部１２４は前記酸化珪
素膜５１Ｂに低温ベーク処理(無機化処理)及び硬化ベー
ク処理を施す。
【０３０９】前記ベーク処理が施された半導体ウエーハ
１００はウエーハ搬送部１２３を介在させてエッチング
部１２５に搬送される。エッチング部１２５は、前記酸
化珪素膜５１Ｂの表面にエッチング(エッチバック)を施
し、余分な前記酸化珪素膜５１Ｂを除去する。具体的に
は接続孔５２が開口される部分の配線５０の上に塗布さ
れた酸化珪素膜を除去する。
【０３１０】前記酸化珪素膜５１Ｂの表面がエッチング
された半導体ウエーハ１００は即座にウエーハ搬送部１
２３を介在させて絶縁膜堆積部１２６に搬送される。こ
の絶縁膜堆積部１２６は、前記酸化珪素膜５１Ｂの表面
上に酸化珪素膜(堆積型絶縁膜)５１Ｃを堆積する。
【０３１１】前記酸化珪素膜５１Ｃが堆積された半導体
ウエーハ１００はウエーハ搬送部１２３を介在させてウ
エーハアンロード部１２０Ｂに搬送される。
【０３１２】この連続処理装置は、層間絶縁膜５１Ａ上
に酸化珪素膜５１Ｂを堆積後、この酸化珪素膜５１Ｂに
ベーク処理を施し、この後酸化珪素膜をエッチング処理
し、この後即座に（装置外部の大気に触れることなく）
酸化珪素膜５１Ｂの表面上に酸化珪素膜５１Ｃを堆積で
きるように、一貫して各処理が連続できるように構成さ
れている。
【０３１３】このように、(４１−２３)下地表面（酸化
珪素膜５１Ａ）上に塗布された酸化珪素膜（塗布型絶縁
膜）５１Ｂにベーク処理を施した後、この酸化珪素膜５
１Ｂの表面に酸化珪素膜(堆積型絶縁膜)５１Ｃを堆積す
るＤＲＡＭ１の形成方法において、大気から遮蔽された
系内(装置内)で前記酸化珪素膜５１Ｂを塗布する工程、
前記酸化珪素膜５１Ｂにベーク処理を施す工程、この酸
化珪素膜５１Ｂをエッチバックする工程、前記酸化珪素
膜５１Ｂの表面に酸化珪素膜(堆積型絶縁膜)５１Ｃを堆
積する工程の夫々を順次行う。この構成により、前記酸
化珪素膜５１Ｂの塗布そしてベーク処理後に大気に接す
ることなく酸化珪素膜５１Ｃで被覆されるので、酸化珪
素膜５１Ｂの吸湿を低減し、酸化珪素膜５１Ｂの膜質の
劣化を低減することができる。この結果、酸化珪素膜５
１Ｂとその上層の酸化珪素膜５１Ｃとの接着性の向上
や、酸化珪素膜５１Ｂのエッチングレートの変化を防止
することができる。
【０３１４】また、前記連続処理装置は、図６２（概略
構成図）に示すように、ＳＯＧ塗布部(バッチ式)１２１
Ａとウエーハ搬送部１２３との間にウエーハ搬送部１２
７、ウエーハ冷却部１２８、ウエーハカセット部１２９
の夫々を順次配置して構成してもよい。この連続処理装
置はＳＯＧ塗布部１２１Ａにおいてバッチ式で酸化珪素
膜５１Ｂを塗布した後に即座にベーク処理が施せない場
合に最適な装置である。つまり、この連続処理装置は、
前記酸化珪素膜５１Ｂを塗布した後にランプアニール部
１２４に搬送するまでの間、その経路において装置外部
の大気に触れないように構成されている。
【０３１５】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
【０３１６】例えば、本発明は、マイクロコンピュータ
（１チップマイコン）等、ＤＲＡＭを１つのユニットし
て使用する半導体集積回路装置に適用することができ
る。
【０３１７】また、本発明は、前記ＤＲＡＭに限定され
ず、ＳＲＡＭ、ＲＯＭ等他の記憶機能を有する半導体集
積回路装置に適用することができる。
【０３１８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０３１９】本発明によれば、前記第１ワード線及びそ
の突出部は第１交差部においてメモリセル選択用ＭＩＳ
ＦＥＴのゲート電極として、第２ワード線及びその突出
部は第２交差部においてメモリセル選択用ＭＩＳＦＥＴ
のゲート電極として夫々使用され、前記突出させた分、
メモリセル選択用ＭＩＳＦＥＴのゲート長を確保するこ
とができるので、短チャネル効果を低減し、ＤＲＡＭの
集積度を向上することができると共に、前記第１交差
部、第２交差部の夫々に配置されたメモリセル間隔を縮
小することができるので、ＤＲＡＭの集積度をより向上
することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるＤＲＡＭの要部断
面図である。
【図２】前記ＤＲＡＭを封止する樹脂封止型半導体装置
の部分断面平面図である。
【図３】前記ＤＲＡＭのチップレイアウト図である。
【図４】前記ＤＲＡＭの要部拡大レイアウト図である。
【図５】前記ＤＲＡＭの要部等価回路図である。
【図６】前記ＤＲＡＭの要部平面図である。
【図７】前記ＤＲＡＭの所定の製造工程における要部平
面図である。
【図８】前記ＤＲＡＭの所定の製造工程における要部平
面図である。
【図９】前記ＤＲＡＭのワード線とシャント用ワード線
との接続部分の平面図である。
【図１０】前記図９のII−II切断線で切った断面図であ
る。
【図１１】前記図６のIII−III切断線で切った断面図で
ある。
【図１２】前記ＤＲＡＭの出力段回路の領域を含む要部
断面図である。
【図１３】前記ＤＲＡＭのワードブースト回路の要部等
価回路図である。
【図１４】前記ワードブースト回路で使用される素子の
要部平面図である。
【図１５】前記ＤＲＡＭの外部端子の領域の要部断面図
である。
【図１６】前記ＤＲＡＭを各製造工程毎に示す要部断面
図である。
【図１７】前記ＤＲＡＭを各製造工程毎に示す要部断面
図である。
【図１８】前記ＤＲＡＭを各製造工程毎に示す要部断面
図である。
【図１９】前記ＤＲＡＭを各製造工程毎に示す要部断面
図である。
【図２０】前記ＤＲＡＭを各製造工程毎に示す要部断面
図である。
【図２１】前記ＤＲＡＭを各製造工程毎に示す要部断面
図である。
【図２２】前記ＤＲＡＭを各製造工程毎に示す要部断面
図である。
【図２３】前記ＤＲＡＭを各製造工程毎に示す要部断面
図である。
【図２４】前記ＤＲＡＭを各製造工程毎に示す要部断面
図である。
【図２５】前記ＤＲＡＭを各製造工程毎に示す要部断面
図である。
【図２６】前記ＤＲＡＭを各製造工程毎に示す要部断面
図である。
【図２７】前記ＤＲＡＭを各製造工程毎に示す要部断面
図である。
【図２８】前記ＤＲＡＭを各製造工程毎に示す要部断面
図である。
【図２９】前記ＤＲＡＭを各製造工程毎に示す要部断面
図である。
【図３０】前記ＤＲＡＭを各製造工程毎に示す要部断面
図である。
【図３１】前記ＤＲＡＭを各製造工程毎に示す要部断面
図である。
【図３２】前記ＤＲＡＭを各製造工程毎に示す要部断面
図である。
【図３３】前記ＤＲＡＭを各製造工程毎に示す要部断面
図である。
【図３４】チョッピングエッチング装置の要部概略構成
図である。
【図３５】前記エッチング装置のガス流量のタイムチャ
ート図である。
【図３６】前記エッチング装置のガス流量のタイムチャ
ート図である。
【図３７】前記エッチング装置のガス流量のタイムチャ
ート図である。
【図３８】エッチング速度とテーパ角度との関係を示す
図である。
【図３９】連続処理装置の概略構成図である。
【図４０】連続処理装置の概略構成図である。
【図４１】連続処理装置の概略構成図である。
【図４２】本発明の実施の形態２であるＤＲＡＭの要部
断面図である。
【図４３】前記ＤＲＡＭを各製造工程毎に示す要部断面
図である。
【図４４】前記ＤＲＡＭを各製造工程毎に示す要部断面
図である。
【図４５】前記ＤＲＡＭを各製造工程毎に示す要部断面
図である。
【図４６】本発明の実施の形態３であるＤＲＡＭを各製
造工程毎に示す要部断面図である。
【図４７】本発明の実施の形態３であるＤＲＡＭを各製
造工程毎に示す要部断面図である。
【図４８】本発明の実施の形態３であるＤＲＡＭを各製
造工程毎に示す要部断面図である。
【図４９】本発明の実施の形態３であるＤＲＡＭを各製
造工程毎に示す要部断面図である。
【図５０】本発明の実施の形態３であるＤＲＡＭを各製
造工程毎に示す要部断面図である。
【図５１】本発明の実施の形態４であるＤＲＡＭの要部
断面図である。
【図５２】本発明の実施の形態４であるＤＲＡＭの要部
断面図である。
【図５３】本発明の実施の形態４であるＤＲＡＭの要部
断面図である。
【図５４】本発明の実施の形態４であるＤＲＡＭの要部
断面図である。
【図５５】本発明の実施の形態５である半導体ウエーハ
の要部平面図である。
【図５６】本発明の実施の形態６であるＤＲＡＭの要部
平面図である。
【図５７】前記ＤＲＡＭの所定の製造工程における要部
平面図である。
【図５８】本発明の実施の形態８であるＣＶＤ装置のガ
ス供給系を示すブロック図である。
【図５９】前記ＣＶＤ装置の要部の概略構成図である。
【図６０】前記ＣＶＤ装置の要部の拡大断面図である。
【図６１】本発明の実施の形態９である連続処理装置の
概略構成図である。
【図６２】本発明の実施の形態９である連続処理装置の
概略構成図である。
【符号の説明】
１…ＤＲＡＭ、Ｍ…メモリセル、Ｃ…スタックド構造の
情報蓄積用容量素子、Ｑｓ…メモリセル選択用ＭＩＳＦ
ＥＴ、Ｑｎ，Ｑｐ…ＭＩＳＦＥＴ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 兼子 宏子 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 関口 敏宏 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 内山 博之 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 中村 尚 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 前田 敏夫 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (72)発明者 笠原 修 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 榎並 弘充 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 荻島 淳史 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 長尾 真樹 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 舟橋 倫正 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 木口 保雄 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 児島 雅之 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 小池 淳義 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 宮沢 弘幸 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 定岡 征人 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 門田 和也 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 千川原 正 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 野尻 一男 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 武蔵工場内 (72)発明者 小林 裕 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (56)参考文献 特開 昭63−278363（ＪＰ，Ａ) 特開 昭63−193555（ＪＰ，Ａ) 特開 昭64−32668（ＪＰ，Ａ) 特開 昭54−524（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 主面を有する半導体基板と、 前記半導体基板主面の第１領域、第２領域、第３領域を
    夫々囲むように形成されたフィールド絶縁膜と、 前記第１領域上及び前記フィールド絶縁膜上に形成さ
    れ、行方向に沿って延在する第１ワード線と、 前記第１領域上及び前記フィールド絶縁膜上に形成さ
    れ、行方向に沿って、前記第１ワード線と近接して延在
    する第２ワード線と、前記第２領域上及び前記フィールド絶縁膜上に形成さ
    れ、行方向に沿って、前記第２ワード線の反対側に第１
    ワード線と近接して延在する第３ワード線と、 前記第３領域上及び前記フィールド絶縁膜上に形成さ
    れ、行方向に沿って、前記第１ワード線の反対側に第２
    ワード線と近接して延在する第４ワード線と、 前記第１ワード線及び第２ワード線間の前記第１領域中
    に形成された第１導電型の第１半導体領域と、 前記第１ワード線に対して、前記第１半導体領域と反対
    側の前記第１領域中に形成された第１導電型の第２半導
    体領域と、 前記第２ワード線に対して、前記第１半導体領域と反対
    側の前記第１領域中に形成された第１導電型の第３半導
    体領域と、前記第３ワード線の両側に位置する前記第２領域中に形
    成された第１導電型の第４半導体領域及び第５半導体領
    域と、 前記第４ワード線の両側に位置する前記第３領域中に形
    成された第１導電型の第６半導体領域及び第７半導体領
    域と、 前記第２半導体領域に接続された第１電極と、前記第１
    電極上に誘電体膜を介して形成された第２電極との積層
    構造からなり当該積層構造の一部が上記第１ワード線上
    に延在してなる第１容量素子と、 前記第３半導体領域に接続された第３電極と、前記第３
    電極上に誘電体膜を介して形成された第４電極との積層
    構造からなり当該積層構造の一部が上記第２ワード線上
    に延在してなる第２容量素子と、前記第４半導体領域に接続された第５電極と、前記第５
    電極上に誘電体膜を介 して形成された第６電極との積層
    構造からなり当該積層構造の一部が上記第３ワード線上
    に延在してなる第３容量素子と、 前記第６半導体領域に接続された第７電極と、前記第７
    電極上に誘電体膜を介して形成された第８電極との積層
    構造からなり当該積層構造の一部が上記第４ワード線上
    に延在してなる第４容量素子と、 前記第１ワード線、第２ワード線、第３ワード線及び第
    ４ワード線上に形成され、かつ前記第１領域、第２領域
    及び第３領域を覆う第１絶縁膜と、 前記第１絶縁膜上に形成され、かつ列方向に沿って形成
    され、前記第１絶縁膜中に形成された開口を経由して前
    記第１半導体領域、第５半導体領域或いは第７半導体領
    域に夫々連結された複数のデータ線とを含む半導体集積
    回路装置であって、 前記第１領域上に位置する第１ワード線は、第１ＭＩＳ
    ＦＥＴの第１ゲート電極として用いられ、 前記第２半導体領域及び第１半導体領域は第１ＭＩＳＦ
    ＥＴのソース領域及びドレイン領域として用いられ、 前記第１領域上に位置する第２ワード線は、第２ＭＩＳ
    ＦＥＴの第２ゲート電極として用いられ、 前記第３半導体領域及び第１半導体領域は第２ＭＩＳＦ
    ＥＴのソース領域及びドレイン領域として用いられ、前記第２領域上に位置する第３ワード線は、第３ＭＩＳ
    ＦＥＴの第３ゲート電極として用いられ、 前記第４半導体領域及び第５半導体領域は第３ＭＩＳＦ
    ＥＴのソース領域及びドレイン領域として用いられ、 前記第３領域上に位置する第４ワード線は、第４ＭＩＳ
    ＦＥＴの第４ゲート電極として用いられ、 前記第６半導体領域及び第７半導体領域は第４ＭＩＳＦ
    ＥＴのソース領域及びドレイン領域として用いられ、 前記第１ゲート電極は、前記第２半導体領域側に突出部
    を設け、前記第２ゲート電極は、前記第３半導体領域側
    に突出部を設け、第３ゲート電極は、前記第４ 半導体領
    域側に突出部を設け、前記第４ゲート電極は、前記第６
    半導体領域側に突出部を設けることによって、第１ゲー
    ト電極、第２ゲート電極、第３ゲート電極及び第４ゲー
    ト電極の夫々の列方向の幅は、前記フィールド絶縁膜上
    に位置する前記第１ワード線、第２ワード線、第３ワー
    ド線及び第４ワード線の夫々の列方向の幅よりも大きく
    形成され、 前記第１ゲート電極及び第２ゲート電極の列方向の離隔
    寸法は、フィールド絶縁膜上に位置する前記第１ワード
    線及び第２ワード線の列方向の離隔寸法よりも大きく形
    成されていることを特徴とする半導体集積回路装置。
  2. 【請求項２】 前記第１ワード線、第２ワード線、第３
    ワード線及び第４ワード線の夫々は、多結晶シリコン膜
    を含むことを特徴とする請求項１に記載の半導体集積回
    路装置。
  3. 【請求項３】 前記各容量素子の各電極は多結晶シリコ
    ン層を含むことを特徴とする請求項１又は請求項２に記
    載の半導体集積回路装置。
  4. 【請求項４】 前記各領域に形成された第２導電型の半
    導体領域を有し、前記第１導電型の各半導体領域の夫々
    は前記第２導電型の半導体領域の主面に形成されている
    ことを特徴とする請求項１に記載の半導体集積回路装
    置。
  5. 【請求項５】 前記各ゲート電極下に位置する前記第２
    導電型の半導体領域は、前記第１ＭＩＳＦＥＴのチャネ
    ル領域として用いられることを特徴とする請求項４に記
    載の半導体集積回路装置。
  6. 【請求項６】 前記第２導電型の半導体領域はウエル領
    域であることを特徴とする請求項５に記載の半導体集積
    回路装置。
  7. 【請求項７】 前記第１導電型はｎ型であり、前記第２
    導電型はｐ型であることを特徴とする請求項６に記載の
    半導体集積回路装置。
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