KR100191021B1 - 반도체집적회로장치 - Google Patents

Abstract

반도체집적회로장치에 관한 것으로써, 집적화, 소프트에러내압의 향상 및 동작속도의 고속화등을 도모하기 위해, 주면을 갖는 반도체기판, 반도체기판의 주면의 제1 영역에 형성되며, 또한 행방향 및 열방향으로 배치된 여러개의 제1 메모리셀로써, 각각의 메모리셀이 MISFET와 용량소자를 포함하는 여러개의 제1 메모리셀, 제1 영역과 다른 반도체기판의 주면의 제2영역에 형성되며, 또한 행방향 및 열방향으로 배치된 여러개의 제2메모리셀로써, 각각의 메모리셀이 MISFET와 용량소자를 포함하는 여러개의 제2메모리셀, 제1 및 제2메모리셀을 피복하도록 형성된 제1절연막, 제1절연막상에 형성되며, 또한 행방향을 따라서 형성된 여러개의 워드선 및 열방향을 따라서 형성된 여러개의 데이타선을 갖는 반도체집적회로장치에 있어서, 행방향을 따라서 형성된 제1 및 제2 메모리셀의 MISFET의 각각은 행방향을 따라서 형성되며, 또한 제1도전층으로 구성된 공통의 게이트전극을 갖고, 제1 및 제2 메모리셀의 용량소자의 각각은 제2도전층, 제2도전층상에 형성된 제3도전층 및 제2도전층과 제3도전층사이에 형성된 유전체막을 갖고, 여러개의 워드선의 각각은 제1 및 제2영역사이의 제3영역에 있어서 대응하는 공통의 게이트전극에 전기적으로 연결되고, 제3영역에 있어서, 여러개의 워드선의 각각과 대응하는 공통의 게이트전극의 연결부의 근방에 제4도전층이 형성되고, 제4도전층은 용량소자의 제2도전층과 제3도전층중 적어도 한쪽과 동일층으로 형성되어 있다.

이러한 장치를 이용하는 것에 의해, 집적화, 소프트에러내압의 향상및 동작속도의 고속화등이 도모된다.

Description

반도체집적회로장치

제1도는 본 발명의 실시예 1인 DRAM의 주요부 단면도.

제2도는 상기 DRAM을 봉하여 막는 수지봉지형 반도체장치의 부분단면 평면도.

제3도는 상기 DRAM의 칩의 레이아우트도.

제4도는 상기 DRAM의 주요부 확대레이아우트도.

제5도는 상기 DRAM의 주요부 등가회로도.

제6도는 상기 DRAM의 주요부 평면도.

제7도 및 제8도는 상기 DRAM의 소정의 제조공정에 있어서의 주요부 평면도.

제9도는 상기 DRAM의 워드선과 션트용 워드선의 접속부분의 평면도.

제10도는 상기 제9도의 Ⅱ-Ⅱ선을 절단한 단면도.

제11도는 상기 제6도의 Ⅲ-Ⅲ선을 절단한 단면도.

제12도는 상기 DRAM의 출력단회로의 영역을 포함하는 주요부 단면도.

제13도는 상기 DRAM의 워드부스트회로의 주요부 등가회로도.

제14도는 상기 워드부스트회로에서 사용되는 소자의 주요부평면도.

제15도는 상기 DRAM의 외부단자의 영역의 주요부 단면도.

제16∼제33도는 상기 DRAM을 각 제조공정마다 도시한 주요부 단면도.

제34도는 초핑에칭장치의 주요부의 개략적인 구성도.

제35도∼제37도는 상기 에칭장치의 가스유량의 타이밍도.

제38도는 에칭속도와 테이퍼각도의 관계를 도시한 도면.

제39도∼제41도는 연속처리장치의 개략적인 구성도.

제42도는 본 발명의 실시예 2인 DRAM의 주요부 단면도.

제43도∼제45도는 상기 DRAM을 각 제조공정마다 도시한 주요부 단면도.

제46도∼제50도는 본 발명의 실시예 3인 DRAM을 각 제조공정마다 도시한 주요부 단면도.

제51도∼제54도는 본 발명의 실시예 4인 DRAM의 주요부 단면도.

제55도는 본 발명의 실시예 5인 반도체웨이퍼의 주요부 평면도.

제56도는 본 발명의 실시예 6인 DRAM의 주요부 평면도.

제57도는 상기 DRAM의 소정의 제조공정에 있어서의 주요부 평면도.

제58도는 본 발명의 실시예 8인 CVD장치의 가스공급계를 도시한 블럭도.

제59도는 상기 CVD장치의 주요부의 개략적인 구성도.

제60도는 상기 CVD장치의 주요부의 확대단면도.

제61도 및 제62도는 본 발명의 실시예 9인 연속처리장치의 개략적인 구성도.

본 발명은 반도체기술에 관한 것으로써, 특히 DRAM(Dynamic Random Access Memory)을 갖는 반도체집적회로장치에 적용해서 유효한 기술에 관한 것이다.

DRAM의 1비트의 정보를 유지하는 메모리셀은 메모리셀 선택용 MISFET와 정보축적용 용량소자의 직렬회로로 구성되어 있다. 상기 메모리셀 선택용 MISFET의 게이트전극은 행방향으로 연장하는 워드선에 접속되어 있다. 메모리셀 선택용 MISFET의 한쪽의 반도체영역은 상보성 데이타선에 접속되어 있다. 다른쪽의 반도체영역은 상기 정보축적용 용량소자의 한쪽의 전극에 접속되어 있다. 정보축적용 용량소자의 다른쪽의 전극에는 소정의 전위가 인가되어 있다.

이러한 종류의 DRAM은 대용량화를 위해 집적화되어 메모리셀의 크기가 축소되는 경향에 있다. 메모리셀의 크기가 축소된 경우, 정보축적용 용량소자의 크기도 축소되므로 정보로 되는 전하축적량이 저하한다. 전하축적량의 저하는 α선 소프트에러내압을 저하시키며, 특히 1M비트이상의 대용량의 DRAM은 α선 소프트에러내압의 향상이 중요한 기술적 과제의 하나로 되어 있다.

이와 같은 기술적 과제에 따라 DRAM의 메모리셀의 정보축적용 용량소자에 적층구조(STC구조)가 채용되는 경향에 있다. 이 적층구조의 정보축적용 용량소자는 하층전극층, 유전체막, 상층전극층의 각각을 순차로 적층하여 구성되어 있다. 하층전극층은 메모리셀 선택용 MISFET의 다른쪽의 반도체영역에 일부가 접속되어 다른 영역이 게이트전극상까지 신장되어 있다. 하층전극층은 CVD법으로 퇴적한 다결정규소막에 포토리도그래피기술 및 에칭기술을 실시하여 소정의 평면형상을 갖도록 패터닝되어 있다. 유전체막은 상기 하층전극층의 상면 및 측면을 따라서 마련되어 있다. 상층전극층은 상기 유전체막의 표면상에 마련되어 있다. 상층전극층은 인접한 다른 메모리셀의 적층구조의 정보축적용 용량소자의 상층전극층과 일체로 구성되어 공통플레이트전극으로써 사용되고 있다. 상층전극층은 상기 하층전극층과 마찬가지로 다결정규소막으로 형성되어 있다.

또한, 적층구조의 정보축적용 용량소자로 메모리셀을 구성하는 DRAM에 관해서는 예를들면 미국특허출원 No. 07/246514에 기재되어 있다.

본 발명자들은 4M비트의 대용량을 갖는 DRAM의 개발중에 다음과 같은 문제점을 발견하였다.

상기 본 발명자들이 개발중이 DRAM은 폴디드비트선방식(2교점방식)을 채용하고 있다. 이러한 종류의 DRAM은 상보성데이타선이 연장하는 방향에 교대로 반전패턴으로 메모리셀을 배치하고 있다. 상기 메모리셀의 적층구조의 정보축적용 용량소자의 하층전극층은 평면형상이 4각형으로 형성되어 있다. 인접하는 메모리셀의 적층구조의 정보축적용 용량소자의 하층전극층의 간격은 메모리셀 선택용 MISFET의 한쪽의 반도체영역과 상보성 데이타선의 접속영역을 크게, 그 이외는 작게 설정되어 있다. 즉, 상기 접속영역에 있어서 하층전극층사이는 상층전극층, 접속구멍등과의 제조공정에서의 맞춤여유치수나 절연분리를 위한 치수가 가산되어 있으므로 간격이 크다. 한편, 상기 접속영역 이외에 있어서 하층전극층사이는 최소가공치수 또는 그것에 가까운 치수로 가공되어 있으므로 간격이 작다. 이 때문에 제조공정에 있어서 포토리도그래피기술을 사용해서 하층전극층을 가공하는 에칭마스크를 형성하는 노출공정시에 회절현상에 의해 에칭마스크의 상기 접속영역측이 특히 지나치게 노출된다. 또, 게이트전극층의 단차로 부터의 반사광에 의해 상기 접속영역측이 지나치게 노출된다. 즉, 상기 에칭마스크를 사용해서 가공(에칭)된 하층전극층은 설계된 크기에 비해 제법 작은 크기로 되어 적층구조의 정보축적용 용량소자의 전하축적량이 저하한다. 이 전하축적량의 저하는 α선 소프트에러내압을 떨어지게 하여 DRAM의 오동작을 유발시킬 뿐만 아니라 정보축적용 용량소자의 크기를 크게 할 필요가 있으므로 DRAM의 집적도를 저하시킨다.

본 발명의 목적은 다음과 같다.

(1) 기억기능을 갖는 반도체집적회로장치에 있어서, 집적도를 향상할 수 있는 기술을 제공하는 것이다.

(2) 상기 반도체집적회로장치에 있어서, 소프트에러내압을 향상할 수 있는 기술을 제공하는 것이다.

(3) 상기 반도체집적회로장치에 있어서, 동작속도의 고속화를 도모할 수 있는 기술을 제공하는 것이다.

(4) 상기 반도체집적회로장치에 있어서, 전기적 신뢰성을 향상할 수 있는 기술을 제공하는 것이다.

(5) 상기 반도체집적회로장치에 있어서, 제조상의 가공정밀도를 향상할 수 있는 기술을 제공하는 것이다.

(6) 상기 반도체집적회로장치에 있어서, 제조상의 제조효율을 향상할 수 있는 기술을 제공하는 것이다.

(7) 상기 반도체집적회로장치에 있어서, 제조공정수를 저감할 수 있는 기술을 제공하는 것이다.

(8) 상기 반도체집적회로장치에 있어서, 그것에 사용되는 절연막의 막질을 향상할 수 있는 기술을 제공하는 것이다.

(9) 상기 (8)의 절연막의 막질을 향상하는 장치를 제공하는 것이다.

(10) 상기 반도체집적회로장치에 있어서, 외부장치의 구동능력을 향상할 수 있는 기술을 제공하는 것이다.

(11) 상기 반도체집적회로장치에 있어서, 소자형성면의 표면의 평탄화를 도모할 수 있는 기술을 제공하는 것이다.

(12) 상기 반도체집적회로장치에 있어서 제조프로세스의 안정화를 도모할 수 있는 기술을 제공하는 것이다.

(13) 상기 (12)의 제조프로세스의 안정화를 도모하는 장치를 제공하는 것이다.

(14) 상기 반도체집적회로장치에 있어서, 그것에 탑재되는 소자의 고내압화를 도모할 수 있는 기술을 제공하는 것이다.

본 발명의 상기 및 그외의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.

본원에서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.

(1) 주면을 갖는 반도체기판, 상기 반도체기판의 주면의 제1영역에 형성되며, 또한 행방향 및 열방향으로 배치된 여러개의 제1메모리셀로써, 각각의 메모리셀이 MISFET와 용량소자를 포함하는 여러개의 제1메모리셀, 상기 제1영역과 다른 상기 반도체기판의 주면의 제2영역에 형성되며, 또한 행방향 및 열방향으로 배치된 여러개의 제2메모리셀로써, 각각의 메모리셀이 MISFET와 용량소자를 포함하는 여러개의 제2메모리셀, 상기 제1 및 제2메모리셀을 피복하도록 형성된 제1절연막, 상기 제1절연막상에 형성되며, 또한 상기 행방향을 따라서 형성된 여러개의 워드선 및 상기 열방향을 따라서 형성된 여러개의 데이타선을 갖는 반도체집적회로장치에 있어서, 상기 행방향을 따라서 형성된 상기 제1 및 제2메모리셀의 MISFET의 각각은 상기 행방향을 따라서 형성되며, 또한 제1도전층으로 구성된 공통의 게이트전극을 갖고, 상기 제1 및 제2메모리셀의 용량소자의 각각은 제2도전층, 상기 제2도전층상에 형성된 제3도전층 및 상기 제2도전층과 제3도전층사이에 형성된 유전체막을 갖고, 상기 여러개의 워드선의 각각은 상기 제1 및 제2영역사이의 제3영역에 있어서 대응하는 상기 공통의 게이트전극에 전기적으로 연결되고, 상기 제3영역에 있어서, 상기 여러개의 워드선의 각각과 상기 대응하는 상기 공통의 게이트전극의 연결부의 근방에 제4도전층이 형성되고, 상기 제4도전층은 상기 용량소자의 상기 제2도전층과 제3도전층중 적어도 한쪽과 동일층으로 형성되어 있는 것을 특징으로 한다.

(2) 상기 (1)에 있어서, 상기 여러개의 워드선의 각각은 상기 제1절연막중에 형성된 제1접속구멍을 경유해서 상기 공통의 게이트전극에 연결되어 있는 것을 특징으로 한다.

(3) 상기 (2)에 있어서, 상기 제3영역에 형성되며, 또한 상기 여러개의 워드선의 각각과 상기 공통의 게이트전극사이에 형성된 제5도전층 및 상기 제5도전층과 상기 공통의 게이트전극사이에 형성된 제2절연막을 갖고, 상기 여러개의 워드선의 각각은 상기 제1접속구멍을 경유해서 상기 제5도전층에 접속되고, 상기 제5도전층은 상기 제2절연막중에 형성된 제2접속구멍을 경유해서 상기 공통의 게이트전극에 접속되어 있는 것을 특징으로 한다.

(4) 상기 (3)에 있어서, 상기 제4도전층은 상기 제5도전층의 하부에 형성되며, 또한 상기 제1접속구멍의 하부에 위치하는 것을 특징으로 한다.

(5) 상기 (1)에 있어서, 상기 제3영역의 상기 반도체기판의 주면에 필드절연막이 형성되고, 상기 여러개의 워드선의 각각과 상기 대응하는 상기 공통의 게이트전극의 연결부는 상기 필드절연막상에 위치하는 것을 특징으로 한다.

(6) 상기 (1)에 있어서, 상기 여러개의 워드선은 상기 제1도전층으로 형성된 공통의 게이트전극보다 저항값이 낮은 도전층으로 형성되어 있는 것을 특징으로 한다.

(7) 상기 (6)에 있어서, 상기 제1도전층은 다결정실리콘층을 포함하고, 상기 여러개의 워드선은 알루미늄층을 포함하는 것을 특징으로 한다.

(8) 주면을 갖는 반도체기판, 상기 반도체기판의 주면의 제1영역에 형성되며, 또한 행방향 및 열방향에 배치된 여러개의 메모리셀을 포함하는 메모리셀어레이로써, 각각의 메모리셀이 MISFET와 용량소자를 포함하는 메모리셀어레이, 상기 제1영역과 다른 상기 반도체기판의 주면의 제2영역에 형성된 주변회로, 상기 메모리셀어레이와 상기 주변회로를 피복하도록 형성된 절연막 및 상기 절연막상에 형성된 배선층을 갖는 반도체집적회로장치에 있어서, 상기 용량소자의 각각은 제1도전층, 상기 제1도전층상에 형성된 제2도전층 및 상기 제1도전층과 제2도전층사이에 형성된 유전체막을 가고, 상기 제1 및 제2영역사이의 반도체기판의 주면상에 상기 용량소자의 상기 제1도전층과 제2도전층중 적어도 한쪽과 동일층으로 형성된 도전층이 형성되어 있는 것을 특징으로 한다.

(9) 상기 (8)에 있어서, 상기 MISFET는 제1도전형이며, 또한 상기 제1영역에 형성된 제2도전형의 웰영역의 주면에 형성되고, 상기 제1 및 제2영역사이의 반도체기판의 주면에는 제1도전형의 반도체영역으로 이루어지는 가드링이 형성되어 있는 것을 특징으로 한다.

(10) 상기 (9)에 있어서, 상기 용량소자의 상기 제1도전층과 제2도전층중 적어도 한쪽과 동일층으로 형성된 상기 도전층은 상기 가드링에 전기적으로 접속되어 있는 것을 특징으로 한다.

(11) 상기 (10)에 있어서, 상기 용량소자의 상기 제1도전층과 제2도전층중 적어도 한쪽과 동일층으로 형성된 도전층에 고정전위가 공급되어 있는 것을 특징으로 한다.

상기에 의해, 인접하는 하층전극층의 간격이 큰 영역(데이타선측)에 있어서 포토리도그래피 기술의 노출시의 회절현상 및 바닥단차로부터의 반사광에 의해서 상기 하층전극층을 가공하는 에칭마스크의 크기가 축소되는 것을 저감할 수 있으므로(미리 크기가 축소되는 분만큼 보정하고 있으므로) 하층전극층의 표면면적을 확보하여 적층구조의 정보축적용 용량소자의 전하축적량을 증가할 수 있다. 이 결과, α선 소프트에러내압을 향상하고, 메모리셀면적을 축소할 수 있으므로 DRAM의 집적도를 향상할 수 있다.

상기에 의해, 상기 알루미늄막 또는 그 합금막은 저항값이 작아 신호전달속도를 빠르게 할 수 있으므로, 회로의 동작속도의 고속화를 도모할 수 있음과 동시에 상기 천이금속막은 바닥의 단차부분에서의 스텝커버리지가 높아 배선의 단선불량을 저감할 수 있으므로 전기적 신뢰성을 향상할 수 있다. 또, 상기 배선의 하층의 천이금속막은 규소와의 접속부에 있어서 규소의 석출현상을 방지할 수 있다.

상기에 의해, 상기 배선의 상층의 천이금속막은 알루미늄힐력의 발생을 방지할 수 있다. 또, 배선의 상층의 천이금속막은 알루미늄막이나 그 합금막의 표면의 반사율을 저감하여 배선의 가공을 실행하는 에칭마스크를 형성할때의 노출시의 회절현상을 저감할 수 있으므로 배선의 가공정밀도를 향상할 수 있다. 또, 배선의 상층의 천이금속막은 그 하층의 알루미늄막이나 그 합금막의 융점에 비해서 낮은 온도로 퇴적할 수 있으므로 알루미늄막이나 그 합금막을 용융시키지 않는다.

상기에 의해, 본딩공정에 있어서 외부단자의 표면의 반사율을 향상하여 외부단자와 패시베이션막의 반사율차에 의한 외부단자의 본딩위치의 인식을 확실하게 실행할 수 있으므로 본딩불량을 저감하여 반도체집적회로장치의 제조효율을 향상할 수가 있다. 또, 상기 외부단자와 본딩와이어(알루미늄 와이어)의 본딩능력을 향상할 수 있으므로 본딩불량을 저감하여 반도체집적회로장치의 제조효율을 향상할 수 있다.

상기에 의해, 상기 외부단자의 표면의 천이금속막을 제거하는 마스크가 상기 패시베이션막에 열린구멍을 형성하는 마스크와 겸용할 수 있으므로 마스크를 형성하는 공정에 해당하는 만큼 제조공정수를 저감할 수 있다.

상기에 의해, 상기 게이트전극상의 절연막과 사이드월스페이서의 각각인 산화규소막은 유기실란을 소오스가스로 하는 CVD법으로 퇴적한 산화규소막에 비해서 막의 축소를 저감할 수 있으므로 상기 절연막과 사이드월스페이서사이의 박리를 저감하고, 상기 게이트전극과 그 이외의 도전층 사이의 누설을 방지하여 전기적 신뢰성을 향상할 수 있음과 동시에 상기 게이트전극상의 절연막과 사이드월스페이서의 각각인 산화규소막의 스텝커버리지가 높으므로 산화규소막의 막두께의 균일성을 높여 절연내압을 향상할 수 있다. 또, 스텝커버리지가 높은 것에 의해 동일한 측벽막두께를 얻기 위해 필요한 퇴적막두께는 박막화할 수 있어 상기 하층전극층의 가공이 용이하게 된다.

상기에 의해, 상기 적층구조의 정보축적용 용량소자의 유전체막에 대한 바닥절연막의 막의 축소를 저감하고 상기 유전체막과 바닥절연막 사이에 발생하는 스트레스를 저감할 수 있으므로 유전체막의 파괴를 방지하고, 하층전극층과 상층전극층 사이의 누설전류를 방지하여 전기적 신뢰성을 향상할 수 있음과 동시에 상기 바닥절연막의 스텝 커버리지가 높으므로 산화규소막의 막두께의 균일성을 높여 바닥절연막상의 하층전극층과 그 아래의 도전층 사이의 절연내압을 높일 수 있다.

상기에 의해, 전원에 발생하는 잡음에 따라 비선택상태의 메모리셀의 제1MISFET가 잘못 도통하는 것을 방지할 수 있으므로 정보라이트동작과 정보리드동작의 각각에 있어서 전기적 신뢰성을 향상할 수 있어 상기 출력단회로의 제3MISFET의 기판효과정수를 저감할 수 있으므로 출력신호레벨을 높게 하여 외부장치의 구동능력을 향상할 수 있으며, 또 상기 메모리셀의 제1MISFET에 비해서 주변회로의 제2MISFET의 임계값전압을 낮게 했으므로 전달 콘덕턴스를 향상하여 동작속도의 고속화를 도모할 수 있다.

상기에 의해, 상기 출력단회로의 제3MISFET는 반도체기판의 불순물농도가 낮으므로 반도체기판의 주변의 불순물농도 또는 약간의 불순물농도의 제어로 간단하게 임계값전압을 설정할 수 있음과 동시에 상기 메모리셀의 제1MISFET와 주변회로의 제2MISFET의 각각은 반도체기판과 웰영역의 불순물농도의 차에 의한 퍼텐셜장벽을 형성할 수 있으므로 α선 소프트에러내압을 향상할 수 있다. α선 소프트에러내압의 향상은 메모리셀면적을 축소할 수 있으므로 집적도를 향상할 수 있다.

상기에 의해, 상기 메모리셀어레이와 주변회로 사이의 단차부를 상기 단차완화층으로 완화하여 각각의 영역상을 연장하는 배선(예를들면, 알루미늄배선)을 가공하는 포토리도그래피기술의 안정화를 도모할 수 있으므로 상기 배선의 상기 단차부에서의 단선불량을 저감하여 제조상의 제조효율을 향상할 수 있다.

상기에 의해, 상기 메모리셀어레이와 주변회로 사이의 단차부를 상기 단차완화층으로 단계적으로 완화할 수 있으므로 제조상의 제조효율을 보다 향상할 수 있다.

상기에 의해, 상기 단차완화층의 점유면적의 전부 또는 일부를 가드링영역의 점유면적으로 겸용할 수 있으므로 단차완화층의 점유면적을 축소하여 집적도를 향상할 수 있다.

상기에 의해, 상기 워드선과 션트용 워드선의 접속부분의 주위와 상기 메모리셀어레이 사이의 단차부를 완화하여 각각의 영역상을 연장하는 션트용 워드선등의 배선(예를들면 알루미늄배선)이나 그 배선을 접속하는 접속구멍을 가공하는 포토리도그래피기술의 안정화를 도모할 수 있으므로 상기 배선의 단차부에서의 단선불량이나 도통불량을 저감하여 제조상의 제조효율을 향상할 수가 있다.

상기에 의해, 상기 제1워드선과 그 돌출부는 제1교차부에 있어서 메모리셀선택용 MISFET의 게이트전극으로써, 제2워드선과 그 돌출부는 제2교차부에 있어서 메모리셀선택용 MISFET의 게이트전극으로써 각각 사용되고, 상기 돌출시킨 분만큼 메모리셀선택용 MISFET의 게이트길이를 확보할 수 있으므로 단채널효과를 저감하여 DRAM의 집적도를 향상할 수 있음과 동시에 상기 제1교차부와 제2교차부의 각각에 배치된 메모리셀간격을 축소할 수 있으므로 DRAM의 집적도를 보다 향상할 수 있다.

상기에 의해, 상기 애싱처리를 저온도이고, 또한 동일진공계내에서 실행하고 있으므로 알루미늄막의 측벽에 생성된 사이드막중의 알루미늄과 산소의 화합물이 생성되는 것을 저감할 수 있어 사이드막의 제거가 용이하게 됨과 동시에 상기 이방성에칭처리에서 베이크처리까지 대기중에 개방하는 일없이 동일진공계내에서 실행하며, 상기 이방성에칭처리에서 발생하는 염소를 베이크처리로 저감할 수 있으므로 상기 알루미늄막의 부식을 저감할 수가 있다.

상기에 의해, 상기 애싱처리를 상기 에칭처리와 동일진공계내에서 실행하고 있으므로 알루미늄막 또는 그 합금막의 측벽에 생성되는 사이드막이 알루미나(Al₂O₃)화되는 것을 저감할 수 있음과 동시에 이방성에칭처리에서 발생하는 염소를 수세처리로 제거할 수 있으므로 상기 알루미늄막 또는 그 합금막의 부식을 저감할 수 있다.

상기에 의해, 상기 MISFET의 한쪽의 반도체영역의 채널스토퍼영역과 접촉하지 않으므로 한쪽의 반도체영역의 pn접합내압을 향상하여 상기 MISFET를 고내압화할 수 있다.

상기에 의해, 상기 한쪽의 반도체영역과 상기 상층배선 사이의 층간절연막의 표면에 게이트전극의 단차형상으로 오목형상으로 형성되고, 이 오목형상에 기인하여 상층배선을 가공하는 에칭마스크가 그 노출시에 상층배선형성층의 표면에 반사하는 광에 의해 크기가 축소되는 것을 저감할 수 있으므로 상층배선의 가공정밀도를 향상할 수가 있다. 상기에 의해, 상기 칼럼선택신호선을 배치한 분에 해당하는 상보성데이타선 사이의 치수의 확장에 따라 하층전극층을 가공하는 에칭마스크가 노출시에 회절현상으로 크기가 축소화되는 만큼 미리 상기 칼럼선택신호선에 인접하는 한쪽의 데이타선에 접속된 메모리셀의 적층구조의 정보축적용 용량소자의 하층전극층의 크기를 크게 했으므로 이 하층전극층이 설정값 이하의 크기로 축소되는 일이 없어 적층구조의 정보축적용 용량소자의 전하축적량을 확보할 수가 있다. 이 결과 α선 소프트에러내압을 향상하고 메모리셀의 면적을 축소할 수 있으므로 DRAM의 집적도를 향상할 수 있다.

상기에 의해, 상기 하층전극층과 워드선 사이의 층간절연막을 두껍게 하여 하층전극층의 단차를 높게 했으므로 하층전극층의 면적을 높이방향에서 증가하여 적층구조의 정보축적용 용량소자의 전하축적량을 증가할 수 있음과 동시에 상기 하층전극층과 게이트전극 사이의 층간절연막을 얇게 하여 메모리셀 선택용 MISFET와 상보성 데이타선의 접속부분의 단차를 낮게 했으므로 상기 접속부분에서의 애스펙트비를 작게 하여 상보성데이타선의 단선불량을 저감할 수 있다. 이 결과, α선 소프트에러내압을 향상하고 DRAM의 집적도를 향상할 수 있음과 동시에 DRAM의 전기적 신뢰성을 향상할 수 있다.

상기에 의해, 상기 반도체기판과 수지막의 각각의 선팽창계수차에 따른 스트레스를 완화할 수 있으므로 반도체기판의 휘어짐이나 반도체기판이나 그 주면상의 막에 균열이 발생하는 것을 방지할 수 있다. 상기 수지막은 스크라이브공정전의 반도체웨이퍼상태일때, 도포되어 베이크처리하는 것에 의해 형성되어 있으므로 프로브시험시에 프로브침의 접촉불량을 저감하여 웨이퍼검사공정의 신뢰성을 높이며, 또, 제조효율을 향상할 수 있다.

상기에 의해, 상기 수지막을 분할하는 공정을 상기 반도체웨이퍼의 각 반도체집적회로장치의 형성영역 사이 및 외부단자의 영역의 수지막을 제거하는 공정으로 실행할 수 있으므로 상기 수지막을 분할하는 공정에 해당하는 만큼 반도체집적회로장치의 형성공정수를 저감할 수 있다.

상기에 의해, 상기 도포형 절연막의 도포, 그리고 베이크처리후에 대기에 접촉하는 일없이 퇴적형 절연막으로 피복되므로 도포형 절연막의 흡습을 저감하여 도포형 절연막의 막질의 저하를 저감할 수 있다. 이 결과, 도포형 절연막과 퇴적형 절연막의 접착성의 향상이나 도포형 절연막의 에칭레이트의 변화를 방지할 수가 있다.

상기에 의해, 상기 막의 패터닝시 에칭의 이방성을 확보하면서 등방성에칭에 의해 바닥의 단차형상부분의 표면상의 에칭나머지를 저감할 수 있으므로 오버에칭량을 저감하여 바닥표면의 손상이나 파괴를 방지할 수 있다.

상기에 의해, 상기 이방성에칭에 의해 생성하는 유기폴리머는 등방성에칭의 스토퍼층으로써 작용하므로 등방성에칭의 사이드에칭량을 저감하여 에칭의 이방성을 높일 수 있다.

상기에 의해, 상기 소오스가스를 무기실란가스의 열분해온도 이하에서 혼합시켜 무기실란의 농도를 희박화할 수 있으므로 상기 반응실내의 소오스가스의 공급부와 반도체웨이퍼의 유지부사이로 비산하는 이물질(규소입자)이나 반응실내벽에 부착되는 이물질을 저감하여 결과적으로 반도체웨이퍼의 표면에 생성되는 산화규소막중에 혼입하는 이물질이나 그 표면에 부착되는 이물질을 저감할 수 있으므로 산화규소막의 막질을 향상할 수가 있다. 또, CVD장치에 있어서는 상기 반응실내벽에 부착되는 이물질을 저감할 수가 있다.

상기에 의해, 폴리실리콘막의 표면에 열산화막을 형성하는 것에 의해 폴리실리콘막의 표면에 부착된 이물질이나 오염물질이 산화분해된다.

또, 폴리실리콘막상에 절연막을 피착하는 공정으로 폴리실리콘막중에서 그 표면에 바깥쪽으로 확산하는 불순물이 상기 열산화막중에 혼입되며, 또한 형성된 열산화막이 불순물의 바깥쪽으로의 확산을 방지하므로 폴리실리콘막상에 절연막을 피착할때 사용하는 반응가스와 상기 불순물이 폴리실리콘막의 표면에서 반응하여 이물질을 생성하는 일도 없다.

이하, 본 발명의 구성에 대해서 메모리셀선택용 MISFET와 적층구조의 정보축적용 용량소자의 직렬회로로 메모리셀을 구성하는 DRAM에 본 발명을 적용한 실시예 1와 함께 설명한다.

또한, 실시예를 설명하기 위한 전체 도면에 있어서 동일 기능을 갖는 것은 동일부호를 붙이고, 그 반복적인 설명은 생략한다.

[실시예 1]

본 발명의 실시예 1인 DRAM을 봉하여 막는 수지봉지형 반도체 장치를 제2도(부분단면 평면도)에 도시한다.

제2도에 도시한 바와 같이, DRAM(반도체펠릿)(1)은 SOJ(Small Out-line J-bend)형의 수지봉지형 반도체장치(2)에 의해 봉해져 있다. DRAM(1)은 수지봉지형 반도체장치(2)의 탭(3A)의 표면상에 접착제를 개재시켜서 탑재되어 있다.

상기 DRAM(1)은 4M비트의 대용량으로 구성된다. 이 DRAM(1)은 350mil의 수지봉지형 반도체장치(2)에 봉해져 있다. DRAM(1)의 주면에는 1비트의 정보를 기억하는 메모리셀(기억소자)가 행열형상으로 여러개 배치된 메모리셀어레이가 배치되어 있다. 메모리셀어레이 이외에 있어서 DRAM(1)의 주면에는 직접주변회로 및 간접주변회로가 배치되어 있다. 직접 주변회로는 메모리셀의 정보라이트동작이나 정보리드동작을 직접 제어하는 회로로써, 로우어드레스디코더회로, 칼럼어드레스디코더회로, 센스앰프회로등이 포함된다. 간접주변회로는 상기 직접주변회로의 동작을 간접적으로 제어하는 회로로써, 클럭신호발생회로, 버퍼회로등이 포함된다.

상기 DRAM(1)의 가장 주변부에 있어서 DRAM(1)의 짧은변측, 긴변측의 중앙부분의 각각에는 외부단자(본딩패드) BP가 배열되어 있다. 이 외부단자BP는 본딩와이어(4)를 개재시켜서 내부리이드(3B)에 접속되어 있다. 본딩와이어(4)는 알루미늄(Al)와이어를 사용한다. 또, 본딩와이어(4)로써는 금(Au)와이어, 동(Cu)와이어, 금속와이어의 표면에 절연성수지를 피복한 피복와이어등을 사용해도 좋다. 본딩와이어(4)는 열압착에 초음파진동을 병용한 본딩법으로 본딩되어 있다.

상기 내부리이드(3B)는 외부리이드(3C)에 일체로 구성되어 있다. 이 내부리이드(3B), 외부리이드(3C), 상기 탭(3A)의 각각은 리이드프레임에서 절단되며, 또한 성형되어 있다.

리이드프레임은 예를들면 Cu, Fe-Ni (예를들면 Ni 함유율 42%) 합금등으로 형성되어 있다. 상기 탭(3A)에는 짧은 변에서 탭서스펜션리이드(3D)가 연결되어 있다.

상기 외부리이드(3C)는 표준규격에 따라 각각에 인가되는 신호가 규정되어 번호가 부가되어 있다. 제2도중, 좌측상단은 1번 단자, 좌측하단은 10번단자, 우측하단은 11번단자, 우측상단은 20번단자이다. 이 외부리이드(3C)에 인가되는 신호에 대해서는 상술한 외부단자BP와의 균형맞춤이 있으므로 후술한다.

상기 DRAM(1), 탭(3A), 본딩와이어(4), 내부리이드(3B) 및 탭서스펜션리이드(3D)는 수지봉지부(5)로 봉해져 있다. 수지봉지부(5)는 저응력화를 도모하기 위해서 페놀계 경화제, 실리콘고무 및 필러가 첨가된 에폭시계 수지를 사용하고 있다. 실리콘고무는 에폭시계 수지의 열팽창율을 저하시키는 작용을 한다. 필러는 구형의 산화규소입자로 형성되어 있으며, 마찬가지로 열팽창율을 저하시키는 작용을 한다.

다음에 상기 수지봉지형 반도체장치(2)에 봉해진 DRAM(1)의 개략적인 구성을 제3도(칩레이아우트도)에 도시한다.

제3도에 도시한 바와 같이, DRAM(1)의 중앙부의 표면상에는 메모리셀어레이(MA)(11)이 배치되어 있다. 본 실시예의 DRAM(1)은 이것에 한정되지 않지만, 메모리셀어레이(11)은 크게 4개의 메모리셀어레이(11A)로 분할되어 매트구성이 채용되고 있다. 즉, 제3도중, DRAM(1)의 상측에 2개의 메모리셀어레이(11A)가 배치되고, 하측에 2개의 메모리셀어레이(11A)가 배치되어 있다. 이 4개로 분할된 메모리셀어레이(11A)의 각각은 또 4개의 메모리셀어레이(11B)로 세분화되어 있다. 즉, DRAM(1)에는 16개의 메모리셀어레이(11B)가 배치되어 있다. 16개로 세분화된 1개의 메모리셀어레이(11B)는 256K비트의 용량으로 구성되어 있다.

상기 16개로 세분화된 것 중의 2개의 메모리셀어레이(11B) 사이에는 각각 칼럼어드레스디코더회로(YDEC)(12) 및 센스앰프회로(SA)(13)의 일부가 배치되어 있다. 센스앰프회로(13)은 상보형 MISFET(CMOS)로 구성되고, 센스앰프회로(13)의 일부는 n채널 MISFET로 구성되어 있다. 센스앰프회로(13)의 다른 부분인 p채널MISFET는 상기 일부와 대향한 위치에서 메모리셀어레이(11B)의 끝부에 배치되어 있다. 센스앰프회로(13)의 한쪽끝에서는 상보성데이타선(2개의 데이타선)이 메모리셀어레이(11B)상으로 연장하고 있으며, 본 실시예의 DRAM(1)은 폴디드비트선방식(2교점방식)을 채용하고 있다.

상기 16개로 세분화된 메모리셀어레이(11B)의 각각의 중앙쪽의 한쪽끝에는 로우어드레스디코더회로(XDEC)(14) 및 워드드라이버회로(WD)(15)가 배치되어 있다.

이들 메모리셀어레이(11)의 주변에 배치된 회로(12)∼(15)는 DRAM(1)의 직접주변회로로써 구성되어 있다.

상기 DRAM(1)의 상변에는 상변주변회로(16), 하변에는 하변주변회로(17)이 배치되어 있다. DRAM(1)의 상측에 배치된 2개의 메모리셀어레이(11A)와 하측에 배치된 2개의 메모리셀어레이(11A) 사이에는 중간변 주변회로(18)이 배치되어 있다. 또, DRAM(1)의 상측에 배치된 2개의 메모리셀어레이(11A) 사이 및 하측에 배치된 2개의 메모리셀어레이(11A) 사이의 각각에는 중앙주변회로(19)가 배치되어 있다. 이들 주변회로(16)∼(19)는 DRAM(1)의 간접주변회로로써 구성되어 있다.

다음에 상술한 DRAM(1)의 외부단자BP의 구체적인 기능 및 상기 간접주변회로의 구체적인 회로배치에 대해서 제4도(주요부 확대 레이아우트도)를 사용해서 간단히 설명한다.

먼저, DRAM(1)의 주변에 배치된 외부단자BP중 A₀∼A₉는 어드레스신호용의 외부단자BP이다. I/O₁∼I/O₄는 입출력신호용의 외부단자BP이다.는 로우어드레스스트로브신호용의 외부단자BP,는 칼럼어드레스스트로브신호용의 외부단자BP이다.는 라이트인에이블신호용의 외부단자BP,는 출력인에이블신호용의 외부단자BP이다. Vss는 기준전위, 예를들면 회로의 접지전위OV용의 외부단자BP, Vcc는 전원전위, 예를들면 회로의 동작전위5V용의 외부단자BP이다. 도시하지 않았지만, 특히 입력신호용의 외부단자BP의 근방에는 입력보호회로(정전기 파괴방지회로)가 배치되어 있다.

상기 간접주변회로의 상변주변회로(16)의 각각의 회로는 기본적으로 각 신호가 인가되는 외부단자BP의 근방에 배치되어 있다.(1601)은 라이트계 회로, (1602)는 RAS계 제어회로이다. (1603)은 기판전위 V_BB발생회로로써, 예를들면 -2.5∼-3.5V의 전위를 생성하는 회로이다. (1604)는 데이타출력버퍼회로, (1605)는 입출력데이타회로, (1606)은 데이타출력제어 회로이다. (1607)은 CAS계 제어회로, (1608)은 리드/라이트제어회로, (1609)는 테스트모드제어회로, (1610)은 메인앰프제어회로이다. (1611)은 IO선택회로, (1612)는 매트선택 및 공통 소오스구동회로이다. (1614)는 본딩 마스터제어회로, (1616)은 ATD회로, (1617)은 X어드레스 버퍼회로, (1619)는 Y어드레스버퍼회로이다. (1620)은 메인앰프회로, (1621)은 니블카운터회로, (1622)는 테스트논리회로이다.

중간변주변회로(18)에 있어서, (1801)은 Y어드레스버퍼회로, (1802)는 ATD회로, (1803)은 매트선택회로이다. (1804)는 X계 프리디코더회로, (1805)는 X계 용장회로, (1806)은 재생카운터회로, (1807)은 칼럼계 등화회로이다. (1808)은 디코더모니터회로, (1809)는 X어드레스버퍼회로, (1810)은 공통 I/O등화제어회로, (1812)는 X어드레스래치회로, (1813)은 재생제어회로이다.

하변주변회로(17)에 있어서, (1701)은 매트선택회로 및 공통소오스구동회로, (1702)는 X프리디코더회로이다. (1703)은 X어드레스버퍼회로, (1704)는 Y어드레스버퍼회로이다. (1705)는 ATD회로, (1706)은 Y계 용장회로, (1707)은 X프리디코더회로이다.

다음에 상기 DRAM(1)의 세분화된 메모리셀어레이(11B)의 주요부 및 그 주변회로의 주요부에 대해서 제5도(주요부 등가회로도)를 참조해서 설명한다.

제5도에 도시한 바와 같이, 폴디드비트선방식을 채용하는 DRAM(1)은 메모리셀어레이(MA)(11B)에서 상보성데이타선DL,를 열방향으로 연장시키고 있다. 이 상보성데이타선DL은 행방향으로 여러조 배치되어 있다. 상보성데이타선DL은 센스앰프회로(SA)(13)에 접속되어 있다.

상기 메모리셀어레이(11B)에 있어서, 워드선WL은 상보성데이타선DL과 교차하는 행방향으로 연장시키고 있다. 워드선WL은 열방향으로 여러개 배치되어 있다. 도시하지 않았지만, 각각의 워드선WL은 로우어드레스디코더회로(XDEC)(14)에 접속되어 선택되도록 구성되어 있다.

상보성데이타선DL의 각각과 워드선WL의 교차부에는 1비트의 정보를 기억하는 메모리셀(기억소자) M이 배치되어 있다. 메모리셀M은 메모리셀 선택용 N채널MISFETQs와 정보축적용 용량소자 C의 직렬회로로 구성되어 있다.

메모리셀M의 메모리셀선택용 MISFETQs는 한쪽의 반도체영역을 상보성데이타선DL에 접속하고 있다. 다른쪽의 반도체영역은 정보축적용 용량소자C의 한쪽의 전극에 접속되어 있다. 게이트 전극은 워드선WL에 접속되어 있다. 정보축적용 용량소자C의 다른쪽의 전극은 전원전압 1/2Vcc에 접속되어 있다. 전원전압 1/2Vcc는 상기 기준전압Vss와 전원전압Vcc의 중간전위, 예를들면 약 2.5V이다. 전원전압 1/2Vcc는 정보축적용 용량소자C의 전극사이에 가해지는 전계강도를 저감하여 유전체막의 절연내압의 저하를 저감할 수 있다.

상기 센스앰프회로(13)은 상기 상보성데이타선DL에 의해 전달되는 메모리셀M의 정보를 증폭하도록 구성되어 있다. 센스앰프회로(13)에 의해 증폭된 정보는 칼럼스위치용 n채널MISFETQy를 통해서 공통데이타선 I/O,의 각각으로 출력된다. 칼럼스위치용 MISFETQy는 칼럼어드레스디코더회로(YDEC)(12)에 의해 제어된다.

상기 공통데이타선 I/O는 메인앰프회로(MAP)(1620)에 접속되어 있다. 메인앰프회로(1620)은 스위치용 MISFET(부호는 붙이지 않음), 출력신호선 DOL,, 데이타출력버퍼회로(DoB)(1604)의 각각을 통해서 출력신호용 외부단자(Dout) BP에 접속되어 있다. 즉, 메인앰프회로(1620)에 의해 더욱 증폭된 메모리셀M의 정보는 출력신호선 DOL, 데이타출력버퍼회로(1604), 외부단자BP의 각각을 통해서 DRAM(1)의 외부로 출력된다.

다음에 상기 DRAM(1)의 메모리셀M 및 주변회로(센스앰프회로나 디코더회로등)를 구성하는 소자의 구체적인 구조에 대해서 설명한다. 메모리셀어레이(11B)의 평면구조는 제6도(주요부평면도)에 도시한다. 메모리셀어레이(11B)의 단면구조 및 주변회로의 소자의 단면구조는 제1도(주요부 단면도)에 도시한다. 또한, 제1도의 좌측에 도시한 메모리셀M의 단면구조는 제6도의 I-I선을 절단한 부분의 단면구조를 나타내고 있다. 또, 제1도의 우측은 주변회로를 구성하는 CMOS의 단면구조를 나타내고 있다.

제1도 및 제6도에 도시한 바와 같이, DRAM(1)은 단결정규소로 이루어지는 p^-형 반도체기판(20)으로 구성되어 있다. 반도체기판(20)은 (100)결정면을 소자형성면으로 사용하고, 예를들면 10Ω-cm정도의 저항값으로 형성되어 있다. 반도체기판(20)의 일부의 주면은 이온주입법에 의한 약 10¹⁵atoms/㎠ 이상의 불산물의 도입이 실행되고 있지 않다. 일부의 영역이라 함은 적어도 메모리셀어레이(11B)의 영역이다. 상기 불순물의 도입은 결정결함을 다량으로 발생시켜 정보로 되는 전하를 누설시켜 버리므로 불순물도입의 영역이 부분적으로 제한되어 있다. 따라서, Na등의 중금속에 의한 오염을 저감하기 위해서 본 실시예의 DRAM(1)은 반도체기판(20)의 깊은 영역에 게터링층을 갖는 것이 사용되고 있다. 게터링층은 반도체기판(20)의 주면에서 약 10㎛보다 깊은 영역(웰영역(21),(22)의 각각보다 깊은 영역)에 형성되어 있다.

상기 반도체기판(20)의 메모리셀M(메모리셀어레이(11)), n채널MISFETQn의 각각의 형성영역의 주면부에는 p^-형 웰영역(22)가 마련되어 있다. 반도체기판(20)의 p채널 MISFETQp의 형성영역의 주면부에는 n^-형 웰영역(21)이 마련되어 있다. 즉, 본 실시예의 DRAM(1)은 트윈웰구조로 구성되어 있다.

웰영역(21), (22)의 각각의 반도체소자 형성영역사이의 주면상에는 소자간 분리용 절연막(필드절연막)(23)이 마련되어 있다. p^-형 웰영역(22)의 주면부에 있어서 소자간 분리용 절연막(23)아래에는 p형 채널스토퍼영역(24A)가 마련되어 있다. 소자간 분리용 절연막(23)을 게이트절연막으로 하는 기생MOS는 n형으로 반전되기 쉬우므로 채널스토퍼영역(24A)는 적어도 p^-형 웰영역(22)의 주면부에 마련되어 있다.

메모리셀어레이(11)의 메모리셀M의 형성영역에 있어서 p^-형 웰영역(22)의 주면부에는 p형 반도체영역(24B)가 마련되어 있다. p형 반도체영역(24B)는 실질적으로 메모리셀어레이(11)의 전면에 마련되어 있다. p형 반도체영역(24B)는 상기 p형 채널스토퍼영역(24A)와 동일 제조공정, 동일 제조마스크로 형성되고, p형 채널스토퍼영역(24A)를 형성하는 p형 불순물(B)의 가로방향의 확산에 의해 형성되어 있다. 주변회로를 구성하는 n채널MISFETQn에 비해서 메모리셀M의 메모리셀 선택용 MISFETQs의 게이트폭치수는 작게 구성되어 있다. 즉, 상기 p형 불순물의 가로방향의 확산에 의해 실질적으로 메모리셀M의 전면에 상기 p형 반도체영역(24B)가 형성되도록 되어 있다. 이 p형 반도체영역(24B)는 p^-형 반도체기판(20)에 비해서 불순물 농도가 높은 p^-형 웰영역(22)보다 더욱 높은 불순물 농도로 형성되어 있다. p형 반도체영역(24B)는 메모리셀 선택용 MISFETQs의 임계값전압을 높일 수 있으며, 또 정보축적용 용량소자C의 저하축적량을 높일 수 있다. 또, p형 반도체영역(24B)는 소수캐리어에 대한 퍼텐셜장벽영역으로써도 작용하고 있다.

메모리셀M의 메모리셀선택용 MISFETQs는 제1도,제6도 및 제7도(소정의 제조공정에 있어서의 주요부 평면도)에 도시한 바와 같이, p^-형 웰영역(22)(실제로는 p형 반도체영역(24B))의 주면부에 구성되어 있다. 메모리셀 선택용 MISFETQs는 소자간 분리용 절연막(23) 및 p형 채널스토퍼영역(24A)로 규정된 영역내에 구성되어 있다. 메모리셀 선택용 MISFETQs는 주로 p^-형 웰영역(22), 게이트절연막(25), 게이트전극(26), 소오스영역 또는 드레인영역인 1쌍의 n형 반도체영역(28)로 구성되어 있다.

상기 p^-형 웰영역(22)는 채널형성영역으로써 사용되고 있다. 게이트절연막(25)는 p^-형 웰영역(22)의 주면을 산화해서 형성한 산화규소막으로 형성되어 있다.

게이트전극(26)은 게이트절연막(25)의 상부에 마련되어 있다. 게이트전극(26)은 예를들면 CVD법으로 퇴적한 다결정규소막으로 형성하고, 200∼300nm정도의 막두께로 형성되어 있다. 이 다결정규소막은 저항값을 저감하는 n형 불순물(P 또는 As)을 도입하고 있다. 또, 게이트전극(26)은 고융점금속(Mo, Ti, Ta, W)막이나 고융점금속 실리사이드(MoSi₂, TiSi₂, TaSi₂, WSi₂)막의 단층으로 구성해도 좋다. 또, 게이트전극(26)은 다결정규소막상에 상기 고융점금속막이나 고융점금속 실리사이드막을 적층한 복합막으로 구성해도 좋다.

게이트전극(26)은 제6도 및 제7도에 도시한 바와 같이, 행방향으로 연장하는 워드선(WL)(26)과 일체로 구성되어 있다. 즉, 게이트전극(26). 워드선(26)의 각각은 동일 도전층으로 형성되어 있다. 워드선(26)은 행방향으로 배치된 여러개의 메모리셀M의 메모리셀 선택용MISFETQs의 각각의 게이트전극(26)을 접속하도록 구성되어 있다.

제7도에 도시한 바와 같이, 메모리셀 선택용 MISFETQs의 게이트전극(26)의 게이트길이치수는 워드선(26)의 폭치수에 비해서 굵게 구성되어 있다. 예를들면 게이트전극(26)의 게이트길이치수는 1.0㎛에 대해서 워드선의 폭치수는 0.6㎛로 구성되어 있다. 또한, 본 실시예의 DRAM(1)은 상기 워드선(26)의 배선사이의 치수 0.6㎛를 제외하고 최소가공 치수를 0.8㎛로 하는 소위 0.8㎛제조프로세스를 채용하고 있다.

제6도 및 제7도에 도시한 바와 같이, 메모리셀M은 상보성 데이타선(50)의 한쪽의 데이타선DL과 워드선(26)의 제1교차부, 상기 상보성 데이타선의 다른쪽의 데이타선와 상기 워드선(26)의 열방향으로 인접하는 다른 워드선(26)의 제2교차부의 각각에 배치되어 있다. 상기 각각의 워드선(26)은 실질적으로 동일 폭치수로 소정 격리치수를 유지한 상태에서 평행하게 행방향으로 연장시키고 있다. 이 2개의 워드선(26)은 상보성 데이타선의 각각의 데이타선DL,마다 서로 반대방향으로 돌출하도록 지그재그로 행방향으로 연장시키고 있다. 상기 제1교차부에 있어서 워드선(26)은 그것과 인접하는 다른 워드선(26)측에 메모리셀M의 형상에 따라서 돌출부(26A)가 마련되어 있다. 마찬가지로 제2교차부에 있어서 다른 워드선(26)의 상기 워드선(26)측에 메모리셀M의 형상에 따라서 돌출부(26A)가 마련되어 있다. 이 돌출부(26A)는 실질적으로 메모리셀선택용 MISFETQs의 게이트전극(26)으로써 사용되고, 워드선(26)의 배선폭치수에 비해서 게이트길이치수를 길게 하도록 되어 있다.

그리고, 돌출부(26A)는 메모리셀M의 주위를 규정하는 소자간 분리용 절연막(23)과 적어도 제조공정에 있어서의 맞춤여유치수를 가질 정도로 중첩시키는 것만으로 상술한 바와 같이 메모리셀M의 형상에 따라서(메모리셀 선택용 MISFETQs의 게이트폭치수와 같은 정도로) 돌출시키고 있다. 즉, 제7도에 도시한 바와 같이 메모리셀 선택용MISFETQs의 게이트길이치수로 단순이 워드선(26)의 배선폭치수를 규정한 경우의 워드선(26) 사이의 격리치수A에 비해서 소자간 분리용 절연막(23)상에서의 격리치수를 충분히 확보할 수 있으므로, 워드선(26)의 연장방향의 메모리셀M의 간격을 축소할 수 있다.

이와 같이, 메모리셀 선택용 MISFETQs와 정보축적용 용량소자C의 직렬회로로 형성된 메모리셀M을 배치하는 폴디드비트선방식의 DRAM(1)에 있어서 상보성 데이타선(50)의 한쪽의 제1데이타선DL과 제1워드선(26)의 제1교차부, 상기 상보성 데이타선의 다른쪽의 제2데이타선와 상기 제1워드선(26)의 열방향으로 인접하는 다른 제2워드선(26)의 제2교차부의 각각에 상기 메모리셀M을 배치하고, 상기 제1워드선(26), 제2워드선(26)의 각각을 실질적으로 동일 폭치수로 소정의 격리치수를 유지한 상태에서 평행하게 행방향으로 연장시킴과 동시에 상기 제1데이타선DL과 제2데이타선DL마다 서로 반대방향으로 돌출하도록 제1워드선(26)과 제2워드선(26)의 각각을 지그재그로 연장시키고, 상기 제1교차부의 제1워드선(26)의 제2워드선(26)측을 메모리셀M의 형상에 따라서 돌출(돌출부(26A)를 마련)시킴과 동시에 제2교차부의 제2워드선(26)의 제1워드선(26)측을 메모리셀M의 형상에 따라서 돌출시킨다. 이 구성에 의해, 상기 제1워드선(26) 및 그 돌출부(26A)는 제1교차부에 있어서 메모리셀 선택용 MISFETQs의 게이트전극(26)으로써 제2워드선(26) 및 그 돌출부(26A)는 제2교차부에 있어서 메모리셀선택용 MISFETQs의 게이트전극(26)으로써 각각 사용되어 상기 돌출시킨것만큼 메모리셀 선택용 MISFETQs의 게이트길이를 확보할 수 있으므로 단채널효과를 저감할 수 있음과 동시에 상기 제1교차부, 제2교차부의 각각에 배치된 메모리셀M의 간격을 축소할 수 있다. 이 결과, 메모리셀M의 점유면적을 축소하며, 또한 메모리셀M사이의 분리영역의 점유면적을 축소할 수 있으므로 DRAM(1)의 집적도를 향상할 수 있다.

상기 n형 반도체영역(28)은 주변회로를 구성하는 MISFETQn의 n⁺형 반도체영역(37)에 비해서 적어도 정보축적용 용량소자C를 접속하는 측을 저불순물농도로 형성하고 있다. 구체적으로 N형 반도체영역(28)은 1×10¹⁴atoms/㎠미만의 저불순물농도의 이온주입법으로 구성되어 있다. 즉, n형 반도체 영역(28)은 불순물도입에 기인하는 결정결함의 발생을 저감하며, 또 불순물도입후의 열처리에 의해서 결정결함을 충분히 회복할 수 있도록 형성되어 있다. 따라서, n형 반도체영역(28)은 p^-형 웰영역(22)와의 pn접합부에서 누설전류량이 적으므로 정보축적용 용량소자C에 축적된 정보로 되는 전하를 안정하게 유지할 수 있다.

상기 N형 반도체영역(28)은 게이트전극(26)에 대해서 자기정합으로 형성되고 채널형성영역측이 저불순물농도로 구성되어 있으므로 LDD(Lightly Doped Drain) 구조의 메모리셀 선택용 MISFEQs를 구성한다.

또, 상기 메모리셀선택용 MISFETQs의 한쪽(상보성 데이타선의 접속측)의 n형 반도체영역(28)은 n⁺형 반도체영역(41)과 일체로 구성되어 있다. 다른쪽(정보축적용 용량소자C의 접속측)의 n형 반도체영역(28)은 n⁺형 반도체영역(33A)와 일체로 구성되어 있다. 상기 n⁺형 반도체영역(41)은 상보성데이타선(50)과 한쪽의 n형 반도체영역(28)의 접속을 실행하는 접속구멍(40A)로 규정된 영역내에 형성되어 있다.

n⁺형 반도체영역(41)은 상보성 데이타선(50)과 p^-형 웰영역(22)의 단락을 방지하도록 구성되어 있다. 상기 n⁺형 반도체영역(33A)는 후술하는 적층구조의 정보축적용 용량소자C의 하층전극층(33)과 다른 n형 반도체영역(28)의 접속을 실행하는 접속구멍(32)로 규정된 영역내에 형성되어 있다. n⁺형 반도체영역(33A)는 상기 하층전극층(33)에 도입된 n형 불순물을 확산하는 것에 의해 형성되어 있다.

상기 메모리셀 선택용 MISFETQs의 게이트전극(26)의 상층에는 절연막(27)이 마련되고, 게이트전극(26), 절연막(27)의 각각의 측벽에는 사이드월스페이서(29)가 마련되어 있다. 절연막(27)은 주로 게이트전극(26), 그 위에 형성되는 정보축적용 용량소자C의 각 전극(특히 (33))의 각각을 전기적으로 분리하도록 구성되어 있다. 사이드월스페이서(29)는 주로 LDD구조의 메모리셀선택용 MISFETQs를 구성하도록 되어 있다. 상기 절연막(27), 사이드월스페이서(29)의 각각은 그 제조방법에 대해서는 후술하지만 무기실란가스 및 산화질소가스를 소오스가스로 하는 CVD법으로 퇴적된 산화규소막으로 형성되어 있다. 이 산화규소막은 유기실란가스를 소오스가스로 하는 CVD법으로 퇴적한 산화규소막에 비해서 바닥의 단차형상에서의 스텝커버리지가 높으며, 또 막의 축소가 작다.

이와 같이, 메모리셀 선택용 MISFETQs의 게이트전극(26)상에 절연막(27)을 형성하고, 상기 게이트전극(26)의 측벽 및 그 상층의 절연막(27)의 측벽에 사이드월스페이서(29)를 형성하는 DRAM(1)에 있어서 상기 게이트전극(26)상의 절연막(27), 사이드월스페이서(29)의 각각을 무기실란가스 및 산화질소가스를 소오스가스로 하는 CVD법으로 퇴적한 산화규소막으로 구성한다. 이 구성에 의해, 상기 게이트전극(26)상의 절연막(27), 사이드월스페이스(29)의 각각인 산화규소막은 유기실란을 소오스가스로 하는 CVD법으로 퇴적한 산화규소막에 비해서 막의 축소를 저감할 수 있으므로 상기 절연막(27)과 사이드월스페이서(29) 사이의 박리를 저감하고, 상 게이트전극(26)과 그 이외의 도전층(예를들면, 하층전극층(33))사이의 누설을 방지하여 전기적 신뢰성을 향상할 수 있음과 동시에 상기 게이트전극(26)상의 절연막(27), 사이드월스페이서(29)의 각각인 산화규소막의 스텝커버리지가 높으므로 산화규소막의 막두께의 균일성을 높여 절연내압을 향상할 수 있다. 또, 스텝커버리지가 높으므로 동일한 측벽막두께를 얻는데 필요한 퇴적막두께를 박막화할 수 있고 단차를 저감할 수 있어 상기 하층전극층(33)의 가공이 용이하게 된다.

상기 메모리셀M의 정보축적용 용량소자C는 제1도, 제6도 및 제8도(소정의 제조공정에 있어서의 주요부 평면도)에 도시한 바와 같이 주로 하층전극층(33), 유전체막(34) 및 상층전극층(35)의 각각을 순차로 적층해서 구성되어 있다. 정보축적용 용량소자C는 소위 적층구조(적층형:STC)로 구성되어 있다.

이 적층구조의 정보축적용 용량소자C의 하층전극층(33)의 일부(중앙부분)는 메모리셀선택용 MISFETQs의 다른쪽의 n형 반도체영역(28)에 접속되어 있다. 이 접속은 층간절연막(31)에 형성된 접속구멍(31A) 및 사이드월스페이서(29)로 규정된 접속구멍(32)를 통해서 실행되고 있다. 접속구멍(32)의 열방향의 열린구멍 크기는 메모리셀선택용 MISFETQs의 게이트전극(26)과 그것에 인접하는 워드선(26)의 각각의 격리치수로 규정되어 있다. 접속구멍(31A)의 열린구멍크기와 접속구멍(32)의 열린구멍 크기의 차는 적어도 제조공정에 있어서의 마스크맞춤여유치수에 상당하는 것보다 크게 되어 있다. 하층전극층(33)의 다른 부(주변부분)는 게이트전극(26)과 워드선(26)의 각각의 상부까지 신장되어 있다.

상기 층간절연막(31)은 그 하층의 절연막(27)과 사이드월스페이서(29)의 각각과 동일한 절연막으로 형성되어 있다. 즉, 무기실란가스 및 산화질소가스를 소오스가스로 하는 CVD법으로 퇴적한 산화규소막으로 형성되어 있다.

상기 하층전극층(33)은 예를들면 CVD법으로 퇴적한 다결정규소막으로 형성하고, 이 다결정규소막에는 저항값을 저감하는 n형 불순물(As 또는 P)이 고농도로 도입되어 있다. 하층전극층(33)은 바닥의 단차형상을 이용하며, 또한 측벽을 이용해서 적층구조의 정보축적용 용량소자C의 전하축적량을 증가하기 위해서 예를들면 200∼400nm정도의 비교적 두꺼운 막두께로 형성되어 있다.

상기 하층전극층(33)의 평면형상은 제6도 및 제8도에 도시한 바와 같이, 상보성 데이타선(50)이 연장하는 열방향으로 긴 사각형으로 구성되어 있다. 제8도에 도시한 바와 같이, 워드선(26)이 연장하는 행방향에 배치된 각 하층전극층(33)은 제조공정에 있어서의 최소가공치수 또는 그것에 가까운 가공치수로 형성되어 있다. 마찬가지로 상보성데이타선(50)이 연장하는 열방향에 배치된 각 하층전극층(33)중 상보성 데이타선의 접속측이 아니고 소자간 분리용 절연막(23)을 개재시키는 하층전극층(33)사이는 상기 최소가공치수 또는 그것에 가까운 가공치수로 형성되어 있다. 이것에 대해서 상보성 데이타선의 접속측에 있어서 하층전극층(33) 사이는 메모리셀 선택용 MISFETQs의 n형 반도체영역(28)과 상보성 데이타선(50)의 접속영역, 하층전극층(35)와 상보성 데이타선(50)의 절연내압, 하층전극층(33)과 상층전극층(35)의 중첩 및 하층전극층(33)과 상보성 데이타선(50)의 절연내압을 확보하는 치수에 해당하는 만큼 떨어져 있다. 이 하층전극층(33)에는 상기 n형 반도체영역(28)과 상보성 데이타선(50)의 접속측에 평면이 사각형으로 형성된 영역에서 평면방향으로 돌출하는 보정패턴(33A)가 마련되어 있다. 하층전극층(33)을 가공하는 에칭마스크(포토레지스트막)는 상기 접속영역에 있어서 하층전극층(33)의 간격이 넓은 영역에서 발생하는 회절현상 및 워드선(26)의 단차로 부터의 반사광에 의해 크기가 축소된다. 이 때문에 하층전극층(33)의 크기가 소정의 설정값보다 작게 되므로 적층구조의 정보축적용 용량소자C의 전하축적량이 저하한다. 그래서, 보정패턴(33A)는 미리 크기의 축소분을 예상해서 하층전극층(33)의 크기를 크게 하도록 구성되어 있다. 보정패턴(33A)는 레이아우트적으로 하층전극층(33)사이에 여유가 있는 상기 접속측에 배치되어 있지만, 이것에 한정되지 않고 상술한 위치와 반대측에 배치해도 좋다. 또한, 현실적인 하층전극층(33)의 평면형상은 사각형의 모서리부분이 상당히 떨어지므로 전체적으로 둥근형상을 갖도록 형성된다.

이와 같이, 메모리셀 선택용 MISFETQs와 적층구조의 정보축적용 용량소자C의 직렬회로로 메모리셀을 구성하는 DRAM(1)에 있어서, 상기 적층구조의 정보축적용 용량소자C의 하층전극층(33)에 그 표면면적을 증가시키는 보정패턴(33A)를 구성한다. 이것에 의해, 인접하는 하층전극층(33)의 간격이 큰 영역(상보성데이타선측)에 있어서 포토리도그래피기술의 노출시의 회절현상 및 워드선(26)으로 부터의 반사광에 의해서 상기 하층전극층(33)을 가공하는 에칭마스크의 크기가 축소되는 것을 저감할 수 있으므로(미리 크기가 축소되는 만큼 보정하고 있으므로) 하층전극층(33)의 표면면적을 확보하여 적층구조의 정보축적용 용량소자C의 전하축적량을 증가할 수 있다. 이 결과, α선 소프트에러내압을 향상하여 메모리셀M의 면적을 축소할 수 있으므로 DRAM(1)의 집적도를 향상할 수 있다.

유전체막(34)는 기본적으로 하층전극층(다결정규소막)(33)의 상층(표면상)에 CVD법으로 퇴적시킨 질화규소막(34A), 이 질화규소막(34A)를 고압으로 산화한 산화규소막(34B)를 적층한 2층구조로 구성되어 있다. 실제로 유전체막(34)는 하층전극층(33)인 다결정규소막의 표면에 자연산화규소막(3nm미만의 매우 얇은 막두께이므로 도시하지 않음)이 형성되므로 자연산화규소막, 질화규소막(34A) 및 산화규소막(34B)의 각각을 순차로 적층한 3층구조로 구성되어 있다. 상기 유전체막(34)의 질화규소막(34A)는 CVD법으로 퇴적되므로 바닥의 다결정규소막(하층전극층(33))의 결정상태나 단차형상에 영향을 받지 않아 하부에 대해서 독립된 프로세스조건으로 형성할 수 있다. 즉, 질화규소막(34A)는 다결정규소막의 표면을 산화해서 형성한 산화규소막에 비해서 절연내압이 높고 단위면적당의 결함수가 적으므로 누설전류가 매우 적다. 그리고, 질화규소막(34A)는 산화규소막에 비해서 유전율이 높은 특징이 있다. 산화규소막(34B)는 매우 양질의 막으로 형성할 수 있으므로 상기 질화규소막(34A)의 상기 특성을 더욱 향상시킬 수 있다. 또, 다음에 상세히 기술하지만 산화규소막(34B)는 고압산화(1.5∼10기압)로 형성되므로 상압산화에 비해서 짧은 산화시간, 즉 열처리시간으로 형성할 수 있다. 산화규소막(34B)가 얇고(예를들면 2nm이하) 상압(1기압)의 산화에 의해서도 열처리시간이 허용되는 범위일때에는 상압산화라도 형성할 수 있다.

유전체막(34)는 하층전극층(33)의 상면 및 측벽을 따라서 마련되어 있고, 하층전극층(33)의 측벽부분을 이용해서 높이방향으로 면적을 증가시키고 있다. 유전체막(34)의 면적의 증가는 적층구조의 정보축적용 용량소자C의 전하축적량을 향상할 수 있다. 이 유전체막(34)의 평면형상은 상층전극층(35)의 평면형상으로 규정되어 실질적으로 상층전극층(35)와 동일현상으로 구성되어 있다.

상기 상층전극층(35)는 유전체막(34)를 개재시켜서 하층전극층(33)을 덮도록 그 상부에 마련되어 있다. 상층전극층(35)는 인접하는 다른 메모리셀M의 적층구조의 정보축적용 용량소자C의 상층전극층(35)와 일체로 구성되어 있다. 상층전극층(35)에는 전원전압 1/2Vcc가 인가되어 있다. 상층전극층(35)는 예를들면 CVD법으로 퇴적한 다결정규소막으로 형성되고, 이 다결정규소막에는 저항값을 저감하는 n형 불순물이 도입되어 있다. 상층전극층(35)는 예를들면 상기 하층전극층(33)과 동일하던가 그 이하의 막두께로 형성되어 있다.

이와 같이, 층간절연막(바닥절연막)(31)상에 형성된 하층전극층(33), 상기 층간절연막(31)상 및 하층전극층(33)의 표면상에 형성된 유전체막(34), 그리고 이 유전체막(34)상에 형성된 상층전극층(35)로 구성된 적층구조의 정보축적용 용량소자C를 갖는 DRAM(1)에 있어서 상기 적층구조의 정보축적용 용량소자C의 유전체막(34)를 질화규소막(34A)를 갖는 복합막으로 구성하고, 상기 층간절연막(31)을 무기실란가스 및 산화질소가스를 소오스가스로 하는 CVD법으로 퇴적한 산화규소막으로 구성한다.

이 구성에 의해, 상기 적층구조의 정보축적용 용량소자C의 유전체막(34)에 대한 층간절연막(31)의 막의 축소를 저감하여 상기 유전체막(34)와 층간절연막(31) 사이에 발생하는 스트레스를 저감할 수 있으므로 유전체막(34)의 파괴를 방지하고, 하층전극층(33)과 상층전극층(35) 사이의 누설전류를 방지하여 전기적 신뢰성을 향상할 수 있음과 동시에 상기 층간절연막(31)의 스텝커버리지가 높으므로 층간절연막(31)의 막두께의 균일성을 높여 층간절연막(31)상의 하층전극층(33)과 그 아래의 도전층(예를들면 게이트전극(26)이나 워드선(26)) 사이의 절연내압을 높일 수 있다.

상기 메모리셀M은 제1도, 제6도, 제7도 및 제8도에 도시한 바와 같이 열방향으로 인접하는 다른 1개의 메모리셀M과 접속되어 있다. 즉, 열방향으로 인접하는 2개의 메모리셀M은 각각의 메모리셀 선택용 MISFETQs의 한쪽의 n형 반도체영역(28)을 일체로 구성하고, 그 부분을 중심으로 반전패턴으로 구성되어 있다. 이 2개의 메모리셀M은 행방향으로 배치되고, 이 2개의 메모리셀M과 행방향으로 인접하는 다른 2개의 메모리셀M은 열방향으로 1/2피치 어긋나게 배치되어 있다.

메모리셀M의 메모리셀 선택용 MISFETQs의 한쪽의 n형 반도체영역(28)에는 제1도 및 제6도에 도시한 바와 같이 상보성 데이타선(DL)(50)이 접속되어 있다. 상보성 데이타선(50)은 층간절연막(36), (39), (40)의 각각에 형성된 접속구멍(40A)를 통해서 n형 반도체영역(28)에 접속되어 있다. 상보성 데이타선(50)과 n형 반도체영역(28)의 접속에는 n+형 반도체영역(41)을 개재시켜서 실행되고 있다.

상기 층간절연막(36), (39)의 각각은 예를들면 CVD법으로 퇴적한 산화규소막으로 형성되어 있다. 층간절연막(40)은 리플로에 의한 평탄화가 가능한 P 또는 B를 포함한 산화규소막(BPSG)로 구성되어 있다. 상기 층간절연막(39)는 절연내압의 확보 및 그 상층의 층간절연막(40)에 도입되어 있는 B나 P가 소자로 누설되는 것을 방지할 목적으로 마련되어 있다.

상기 상보성데이타선(50)은 천이금속막(장벽금속막)(50A), 알루미늄막 또는 알루미늄합금막(50B), 천이금속막(보호막)(50C)의 각각을 순차로 적층한 3층 구조로 구성되어 있다.

상기 상보성 데이타선(50) 중 하층의 천이금속막(50A)는 알루미늄막(50B)와 n형 반도체영역(28)(실제로는 n⁺형 반도체영역(41))의 접속부에 단결정규소가 석출하여 접속부의 저항값이 증가하는 것을 방지하도록 구성되어 있다. 즉, 하층의 천이금속막(50A)는 소위 장벽금속막으로써 사용되고 있다. 이 하층의 천이금속막(50A)는 그 상층의 알루미늄막(50B)를 형성하기 전에 형성할 수 있으므로 알루미늄막(50B)의 용융온도에 가깝거나 또는 그 이상의 온도의 CVD법을 사용할 수 있다.

구체적으로 하층의 천이금속막(50A)는 CVD법으로 퇴적한 WSi₂막을 사용한다. 또, 하층의 천이금속막(50A)는 예를들면 TaSi₂막이나 Tin막으로 형성해도 좋다(즉, 본 실시예의 천이금속막은 천이금속막, 천이금속규화막 및 천이금속질화막을 포함한다). CVD법으로 퇴적된 하층의 천이금속막(50A)는 바닥의 단차형상이 큰 부분, 특히 상보성 데이타선(50)의 접속부분에서의 스텝커버리지를 대폭으로 향상할 수 있다. 또한, 하층의 천이금속막(50A)는 저온도의 스퍼터법으로 퇴적한 경우, 저항값을 저감하여 안정화를 도모할 목적으로 약 900℃정도의 고온도의 열처리를 실시해야만 한다. 하층의 천이금속막(50A)는 n형 반도체영역(28)이나 주변회로의 영역에서 p+형 반도체영역(38)에 접속되며, 또 층간절연막(40)상에 형성되어 있으므로 상기 고온도의 열처리는 불순물의 상호확산을 일으켜 각 접속부분에서의 저항값을 증대시킨다. 이러한 점에서도 상기 하층의 천이금속막(50A)는 저저항화를 위한 열처리가 불필요한 650℃이상 900℃이하의 CVD법으로 형성하는 것이 바람직하다.

상기 상보성 데이타선(50)의 중간층의 알루미늄막(50B)는 기본적으로 배선의 주요부로써 사용되며, 저항값이 낮은 재료로 형성되어 있다. 알루미늄막(50B)로써 그 합금막을 사용하는 경우, 알루미늄막에 Cu나 Cu 및 Si를 첨가한다. Cu는 마이그레이션형상을 저감하기 위해 첨가되고, 예를들면 0.5중량%정도 첨가되어 있다. Si는 얼로이스파이크현상을 저감하기 위해 첨가되고, 예를들면 1∼1.5중량%정도 첨가되어 있다. 알루미늄막(50B)는 예를들면 스퍼터법으로 퇴적되어 있다.

상보성 데이타선(50)의 상층의 천이금속막(50C)는 주로 알루미늄막(50B)의 표면에 석출하는 알루미늄힐럭현상을 저감할 목적으로 형성되어 있다. 또, 상층의 천이금속막(50C)는 상보성데이타선(50) 표면의 반사율을 알루미늄막(50B) 표면의 경우에 비해서 저감하고, 상보성 데이타선(50)을 가공하는 에칭마스크의 노출시에 회절현상 및 인접하는 바닥의 단차로 부터의 반사광에 의해 상기 에칭마스크의 크기가 축소되는 것을 저감할 수 있도록 구성되어 있다. 상층의 천이금속막(50C)는 하층의 천이금속막(50A)와 달리 알루미늄막(50B)를 형성한후에 퇴적되므로 알루미늄막(50B)가 용융하지 않는 저온도의 스퍼터법으로 퇴적되어 있다. 상층의 천이금속막(50C)는 상보성 데이타선(50)의 저항값을 실질적으로 저하시킬 필요가 없으므로 스퍼터법으로 퇴적한 후에 고온도의 열처리를 실시할 필요가 없다. 이 상층의 천이금속막(50C)는 MoSi₂막으로 형성되어 있다. 또, 상층의 천이금속막(50C)는 상기 이외의 천이금속막, 예를들면 WSi₂, TaSi₂, TiSi₂막등으로 형성해도 좋다.

이와 같이, 단차형상을 갖는 바닥표면(40)상에 상보성 데이타선(배선)(50)을 연장시키는 DRAM(1)에 있어서, 상기 상보성 데이타선(50)을 CVD법으로 퇴적한 천이금속막(50A)와 스퍼터법으로 퇴적한 알루미늄막(또는 그 합금막)(50B)의 각각을 순차로 적층한 복합막으로 구성한다. 이 구성에 의해, 상기 알루미늄막(50B)는 저항값이 작아 상보성 데이타선(50)의 신호전달속도를 빠르게 할 수 있으므로 정보라이트동작속도, 정보리드동작속도의 고속화를 도모할 수 있음과 동시에 상기 천이금속막(50A)는 바닥의 단차부분에서의 스텝커버리지가 높아 상보성 데이타선(50)의 단선불량을 저감할 수 있으므로 전기적 신뢰성을 향상할 수 있다. 또, 상기 상보성 데이타선(50)의 하층의 천이금속막(50A)는 n형 반도체영역(28)의 Si와의 접속부에서 Si의 석출현상을 방지할 수 있다.

또, 상기 상보성 데이타선(50)은 CVD법으로 퇴적한 천이금속막(50A), 스퍼터법으로 퇴적한 알루미늄막(50B) 및 스퍼터법으로 퇴적한 천이금속막(50C)를 각각을 순차로 적층한 3층구조의 복합막으로 구성한다. 이 구성에 의해, 상기 상보성 데이타선(50)의 상층의 천이금속막(50C)는 알루미늄힐럭의 발생을 방지할 수 있다. 또, 상보성데이타선(50)의 상층의 천이금속막(50C)는 알루미늄막(50B)나 그 합금막표면의 반사율을 저감하고 상보성 데이타선(50)의 가공을 실행하는 에칭마스크를 형성할때의 노출시의 회절현상 및 바닥 단차로 부터의 반사광에 의한 과잉 노출을 저감할 수 있으므로 상보성 데이타선(50)의 가공정밀도를 향상할 수 있다. 또, 상보성 데이타선(50)의 상층의 천이금속막(50C)는 그 하층의 알루미늄막(50B)의 용융점에 비해서 낮은 온도로 퇴적할 수 있으므로 알루미늄막(50B)를 용융시키는 일이 없다.

상기 상보성 데이타선(50)은 제조공정에 있어서의 제1층째의 배선형성공정에 의해 형성되어 있다. 이 상보성 데이타선(50)은 다층배선구조 특유의 단차형상을 완화하기 위해서 그 상층의 제조공정에 있어서의 제2층째의 배선형성공정으로 형성되는 배선(53)에 비해 얇은 막두께로 형성되어 있다. 또한, 본 실시예의 DRAM(1)은 2층배선구조(2층 알루미늄배선구조)로 구성되어 있다. 또, DRAM(1)은 3층 게이트배선구조(3층 다결정규소막구조)로 구성되어 있다.

상기 제1도 및 제6도에 도시한 바와 같이, 상보성 데이타선(50)의 상층에는 층간절연막(51)을 개재시켜서 션트용 워드선(WL)(53)이 행방향으로 연장하도록 구성되어 있다. 션트용 워드선(53)은 도시하지 않았지만 수십 내지 수백개의 메모리셀M마다 상당하는 소정의 영역에서 후술하는 바와 같이, 워드선(WL)(26)에 접속되어 있다. 워드선(26)은 메모리셀어레이(11B)에서 연장방향으로 여러개로 분할되어 있고, 션트용 워드선(53)은 상기 분할된 여러개의 각각의 워드선(26)에 접속되어 있다. 션트용 워드선(53)은 워드선(26)의 저항값을 저감하여 정보라이트동작과 정보리드동작의 각각에 있어서 메모리셀M의 선택속도를 빠르게 할 수 있도록 구성되어 있다.

상기 층간절연막(51)은 제1도에 도시한 바와 같이, 산화규소막(퇴적형 절연막)(51A), 산화규소막(도포형 절연막)(51B), 산화규소막(퇴적형 절연막)(51C)의 각각을 순차로 적층한 복합막으로 구성되어 있다. 층간절연막(51)의 하층의 산화규소막(51A)와 상층의 산화규소막(51C)의 각각은 플라즈마CVD법으로 퇴적한 산화규소막으로 형성한다. 중간층의 산화규소막(51B)는 SOG(Spin On Glass)법으로 도포한후 베이크처리를 실시한 산화규소막으로 형성한다. 이 중간층의 산화규소막(51B)는 층간절연막(51)의 표면을 평탄화할 목적으로 형성되어 있다. 중간층의 산화규소막(51B)는 도포한후 베이크처리를 실시하고, 또 전체 표면에 에칭처리를 실시해서 단차부의 오목부에만 매립하도록 형성되어 있다. 특히, 중간층의 산화규소막(51B)는 제1층째의 배선(50)과 제2층째의 배선(53)의 접속부분(접속구멍(52))에 잔존하지 않도록 에칭처리에 의해 제거되고 있다. 즉, 중간층의 산화규소막(51B)는 그것에 포함되는 수분에 의한 상기 배선(50), (53)의 각각)의 알루미늄막의 부식을 저감할 수 있도록 구성되어 있다.

상기 션트용 워드선(53)은 상기 상보성 데이타선(50)의 단면구조와 유사한 구조로 형성되어 있고, 천이금속막(53A), 알루미늄막(알루미늄합금막)(53B) 및 천이금속막(53C)의 각각을 순차로 적층한 3층구조의 복합막으로 구성되어 있다. 션트용 워드선(53)의 하층의 천이금속막(53A)와 상층의 천이금속막(53C)의 각각은 하층배선인 상보성 데이타선(50)으로 알루미늄막(50B)를 형성하고 있으므로 저온도에서 퇴적할 수 있는 스퍼터법으로 퇴적되어 있다. 하층의 천이금속막(53A)와 상층의 천이금속막(53C)의 각각은 예를들면 MoSi₂막으로 형성되어 있다. 하층의 천이금속막(53A)는 주로 하층의 배선(50)과의 접속부분의 저항값을 저감하기 위해서 형성되어 있다. 상층의 천이금속막(53C)는 주로 알루미늄힐력을 저감하기 위해서 및 반사율을 저하하여 회절현상을 저감하기 위해서 형성되어 있다. 션트용 워드선(53)은 상술한 바와 같이 하층배선, 예를들면 상보성 데이타선(53)의 막두께에 비해서 두꺼운 막두께로 형성되어 저항값을 저감하도록 구성되어 있다.

상술한 워드선(26), 션트용 워드선(53)의 각각의 접속은 제9도(접속영역의 평면도) 및 제10도(제9도의 Ⅱ-Ⅱ선의 단면도)에 도시한 바와 같이 중간도전층(50D)를 개재시켜서 실행되고 있다. 즉, 션트용 워드선(53)은 접속구멍(52)를 통해서 일단 중간도전층(50D)으로 끌어들여진다. 상기 접속구멍(52)는 이방성에칭으로 형성된 실질적으로 수직의 단차형상을 갖는 하측접속구멍(52A) 및 등방성에칭으로 형성된 완만한 단차형상을 갖는 상측접속구멍(52B)로 구성되어 있다. 즉, 접속구멍(52)는 션트용 워드선(53)의 스텝커버리지를 향상하여 단선불량을 저감할 수 있도록 구성되어 있다. 그리고, 상기 중간도전층(50D)는 션트용 워드선(53)의 연장방향으로 신장되고, 상기 접속구멍(52)와 다른 위치에 배치된 접속구멍(40A)를 통해서 워드선(26)에 접속되어 있다. 중간도전층(50D)는 상보성 데이타선(50)과 동일도전층, 즉 제1층째의 배선형성공정으로 형성되어 있다. 이 중간도전층(50D)는 션트용 워드선(53)과 워드선(26)을 접속할때의 단차형상을 완화하여 션트용 워드선(53)의 단선불량을 방지하도록 구성되어 있다.

상기 중간도전층(50D)와 워드선(26)의 각각의 접속부, 즉 접속구멍(40A) 근방의 주위에는 적층구조의 정보축적용 용량소자C의 상층전극층(35)가 메모리셀어레이(11B)에서 신장되어 있다. 중간도전층(50D)와 워드선(26)을 접속하는 접속구멍(40A)는 상기 신장된 상층전극층(35)에 형성된 열린구멍(35A)가 마련되어 있는 영역내에 배치되어 있다. 상기 메모리셀어레이(11B)는 메모리셀 선택용 MISFETQs, 적층구조의 정보축적용 용량소자C의 각각을 적층해서 단차형상을 다른 영역에 비해서 크게 구성하고 있으므로 상기와 같이 션트용 워드선(53), 워드선(26)의 각각의 접속영역으로 상층전극층(35)를 신장하고 있다.

즉, 이 상층전극층(35)는 메모리셀어레이(11B)와 상기 접속영역의 각각의 사이에 있어서 제1층째의 배선(예를들면 중간도전층(50D))(50), 제2층째의 배선(예를들면 션트용 워드선(53))의 각각의 바닥층의 표면을 평탄화할 수 있도록 구성되어 있다.

이와 같이, 상보성 데이타선(50)과 워드선(26)의 교차부에 여러개의 메모리셀M이 배치되어 메모리셀어레이(11)을 구성하고, 상기 워드선(26)의 상층에 상기 메모리셀어레이(11)이외의 영역(실제로는 메모리셀어레이(11)내의 소정의 영역)에서 상기 워드선(26)과 접속된 션트용 워드선(53)을 배치하는 DRAM(1)에 있어서, 상기 워드선(26)과 션트용 워드선(53)의 접속부분의 주위에 단차완화층(인출된 상층전극층(35))을 마련한다. 이 구성에 의해, 상기 워드선(26)과 션트용 워드선(53)의 접속부분의 주위와 상기 메모리셀어레이(11)(실제로는 메모리셀M이 배치되는 영역) 사이의 단차부를 완화하여 각각의 영역상을 연장하는 션트용 워드선(53) 등의 배선이나 그 배선을 접속하는 접속구멍(40A)나 (52)를 가공하는 포토리도그래피기술의 안정화를 도모할 수 있으므로 상기 배선의 상기 단차부에서의 단선불량이나 도통불량을 저감하여 제조상의 제조효율을 향상할 수 있다.

또, 상기 단차완화층(35)는 메모리셀M의 적층구조의 정보축적용 용량소자C의 상층전극층(35)와 동일 도전층으로 형성한다. 이 구성에 의해, 상기 단차완화층을 상층전극층(35)로 형성할 수 있으므로 단차완화층을 형성하는 공정에 해당하는 만큼 DRAM(1)의 제조공정수를 저감할 수 있다.

상기 제9도 및 제10도에 도시한 바와 같이 상기 상층전극층(35)는 상기 메모리셀어레이(11B), 션트용 워드선(53)과 워드선(26)의 접속영역의 각각의 사이에 있어서 전원전압 1/2Vcc가 인가된 전원배선(50E)에 접속되어 있다.

제6도 및 제11도(제6도의 Ⅲ∼Ⅲ선의 단면도, 동일 도면은 배선(50)에서 상층을 생략하고 있다)에 도시한 바와 같이 메모리 셀어레이(11B)의 주위의 끝부분에는 가드링영역GL이 마련되어 있다. 가드링영역GL은 메모리셀어레이(11B)의 주위를 둘러싸며 주로 기판전위 발생회로(V_BB제너레이터회로)(1603)에서 방출되는 소수캐리어를 포획하도록 구성되어 있다. 가드링영역GL은 메모리셀어레이(11B)와 주변회로사이에 배치되어 있다.

가드링영역GL은 소자간 분리용 절연막(23) 및 p형 채널 스토퍼영역(24A)에 으해 규정된 영역내에서 p-형 웰영역(22)의 주면부에 마련된 n형 반도체영역(28)(및 n⁺형 반도체영역(33A))로 구성되어 있다. 즉, 가드링영역GL은 메모리셀M의 형상을 이용하여 메모리셀M의 반복패턴이 흐트러지지 않게 메모리셀선택용 MISFETQs의 게이트폭치수와 실질적으로 동일 치수로 구성되어 있다. 가드링영역GL에는 도시하지 않았지만 전원배선(50)을 개재시켜서 전원전위 1/2Vcc가 인가되어 있다.

메모리셀어레이(11B)와 상기 가드링영역GL사이에는 단차완화층(33D),(35D)가 배치되어 있다. 단차완화층은 본 실시예에서 2단으로 배치되어 있다. 즉, 단차완화층은 메모리셀어레이(11B)측에서 가드링영역GL측을 향해서 제1단차완화층(33D 및 35D), 제2단차완화층(35D)의 각각이 순차로 배치되어 있다. 제1단차완화층(33D 및 35D)는 2단구조로 구성되어 있다. 제1단차완화층(33D 및 35D)의 하층의 단차완화층(33D)는 적층구조의 정보축적용 용량소자C의 하층전극층(33)과 동일 도전층으로 구성되고, 상층의 단차완화층(35D)는 상층전극층(35)와 동일도전층으로 구성되어 있다. 제2단차완화층(35D 또는 33D라도 좋다)은 상기 적층구조의 정보축적용 용량소자C의 상층전극층(35)와 동일 도전층으로 구성되어 있다. 즉, 단차완화층(33D), (35D)는 메모리셀어레이(11B)에서 가드링영역GL을 향해서 순차로 단차형상을 작게 하도록 구성되어 있다.

이와 같이, 메모리셀 선택용 MISFETQs와 그 상층에 적층된 적층구조의 정보축적용 용량소자C의 직렬회로로 이루어지는 메모리셀M을 행열형상으로 배치한 메모리셀어레이(11B)을 구성하고, 이 메모리셀어레이(11B)의 주변영역에 주변회로를 배치한 DRAM(1)에 있어서, 상기 메모리셀어레이(11B)와 주변회로사이에 상기 적층구조의 정보축적용 용량소자C의 하층전극층(33), 상층전극층(35) 또는 양자의 층과 동일 도전층으로 형성된 단차완화층(33D), (35D)를 마련한다. 이 구성에 의해, 상기 메모리셀어레이(11B)와 주변회로사이의 단차부를 상기 단차완화층(33D),(35D)로 완화하여 각각의 영역상을 연장하는 배선(상보성 데이타선(50)이나 션트용 워드선(53))을 가공하는 포토리도그래피기술의 안정화를 도모할 수 있으므로 상기 배선의 상기 단차부에서의 단선불량을 저감하여 제조상의 제조효율을 향상할 수 있다.

또, 상기 메모리셀어레이(11B)와 주변회로사이에는 전자에서 후자를 향해서 상기 적층구조의 정보축적용 용량소자C의 하층전극층(33) 및 상층전극층(35)와 동일 도전층으로 형성된 제1단차완화층(33D 및 35D), 상기 하층전극층(33) 또는 상층전극층(35)와 동일 도전층으로 형성된 제2단차완화층(33D 또는 35D)의 각각을 순차로 배치한다. 이 구성에 의해, 상기 메모리셀어레이(11B)와 주변회로사이의 단차부를 상기 제1단차완화층(33D 및 35D), 제2단차완화층(33D 또 35D)의 각각에서 단계적으로 완화할 수 있으므로 제조상의 제조효율을 더욱 향상할 수 있다.

또, 메모리셀어레이(11B)와 주변회로사이에는 가드링영역GL을 배치하고, 상기 단차완화층(33D,35D)는 상기 가드링영역GL에 배치한다. 이 구성에 의해, 상기 단차완화층(33D,35D)의 점유면적의 전부 또는 일부를 가드링영역GL의 점유면적으로 겸용할 수 있으므로 단차완화층(33D,35D)의 점유면적을 축소하여 집적도를 향상할 수 있다.

상기 션트용 워드선(53)의 상층을 포함하는 DRAM(1)의 실질적인 전면에는 상기 제1도에 도시한 바와 같이 패시베이션막(54)가 마련되어 있다. 제1도에는 상세하게 도시하고 있지는 않지만 패시베이션막(54)는 후술하는 바와 같이(제15도참조) CVD법으로 퇴적한 산화규소막(54A), 플라즈마CVD법으로 퇴적한 질화규소막(54B), 도포된 수지막(예를들면 폴리이미드계 수지막(54C))의 각각을 순차로 적층한 복합막으로 구성되어 있다. 패시베이션막(54)의 상층의 수지막(54C)는 주로 메모리셀어레이(11B), 직접주변회로의 일부의 각각으로서 α선의 입사를 저감할 목적으로 형성되어 있다. 즉, 수지막(54C)는 α선 소프트에러내압을 향상하도록 구성되어 있다. 또한, 수지막(54C)는 DRAM(1) 주변에 배치된 외부단자BP에 본딩와이어(4)를 접속하는 영역에서는 제거되어 있다. 이 영역의 상세한 설명은 후술한다.

상기 DRAM(1)의 주변회로를 구성하는 CMOS는 상기 제1도의 우측에 도시한 바와 같이 구성되어 있다. CMOS의 n채널 MISFETQn은 소자간 분리용 절연막(23) 및 p형 채널스토퍼영역(24A)로 주위를 둘러싼 영역내에서 p^-형 웰영역(22)의 주면부에 구성되어 있다. n채널 MISFETQn은 주로 p^-형 웰영역(22), 게이트절연막(25), 게이트전극(26), 소오스영역 및 드레인영역인 1쌍의 n형 반도체영역(28) 및 1쌍의 n⁺형 반도체영역(37)로 구성되어 있다.

p^-형 웰영역(22), 게이트절연막(25), 게이트전극(26) 및 n형 반도체영역(28)의 각각은 상기 메모리셀 선택용 MISFETQs와 동일 제조공정으로 구성되고, 실질적으로 같은 기능을 갖고 있다. 즉, n채널 MISFETQn은 LDD구조로 구성되어 있다.

고불순물농도의 n⁺형 반도체영역(37)은 소오스영역, 드레인영역의 각각의 비저항값을 저감하도록 구성되어 있다. n⁺형 반도체영역(37)은 게이트전극(26)의 측벽에 자기정합으로 형성된 사이드월스페이서(29)로 규정되어 형성되고, 게이트전극(26)에 대해서 자기정합으로 형성된다.

소오스영역으로써 사용되는 n⁺형 반도체영역(37)에는 접속구멍(40A)를 통해서 기준전압Vss가 인가된 배선(50)이 접속되어 있다. 드레인영역으로써 사용되는 n⁺형 반도체영역(37)에는 접속구멍(40A)를 통해서 출력신호용의 배선(50)이 접속되어 있다. n⁺형 반도체영역(37)과 배선(50)은 접속구멍(40A)로 규정된 영역내에 형성된 n⁺형 반도체영역(41)을 개재시켜서 전기적으로 접속되어 있다. 배선(50)은 상기 상보성 데이타선(50)과 동일 도전층으로 형성되어 있다.

CMOS의 p채널MISFETQp은 소자간 분리용 절연막(23)으로 주위를 둘러싼 영역내에서 n^-형 웰영역(21)의 주면부에 구성되어 있다. p채널MISFETQp는 주로 n^-형 웰영역(21), 게이트절연막(25), 게이트전극(26), 소오스영역과 드레인영역인 1쌍의 p형 반도체영역(30) 및 1쌍의 p⁺형 반도체영역(38)로 구성되어 있다.

n^-형 웰영역(21), 게이트절연막(25) 및 게이트전극(26)의 각각은 상기 메모리셀 선택용 MISFETQs, n채널 MISFETQn의 각각과 실질적으로 같은 기능을 갖고 있다.

저불순물농도의 p형 반도체영역(30)은 LDD구조의 p채널MISFETQp를 구성한다. 소오스영역으로써 사용되는 고불순물농도의 p⁺형 반도체영역(38)에는 접속구멍(40A)를 통해서 전원전압Vcc가 인가된 배선(50)이 접속되어 있다. 드레인영역으로써 사용되는 p⁺형 반도체영역(38)에는 접속구멍(40A)를 통해서 상기 출력신호용의 배선(50)과 일체로 구성된 출력신호용 배선(50)이 접속되어 있다. 이 출력신호용의 배선(50)에는 접속구멍(52)를 통해서 그 상층의 배선(53)이 접속되어 있다. 배선(53)은 상기 션트용 워드선(53)과 동일 도전층으로 형성되어 있다.

상기 DRAM(1)의 출력단회로를 포함하는 단면구조를 제12도(주요부 단면도)에 도시한다. 제12도중, 좌측에는 상기 제1도와 마찬가지로 메모리셀어레이(11B)의 메모리셀M이 도시되어 있다. 메모리셀M은 상술한 바와 같이 기본적으로 p^-형 웰영역(22)에 마련되어 있다. p^-형 웰영역(22)는 그것에 비해서 저불순물농도로 형성된 p^-형 반도체기판(20)과의 사이에 퍼텐셜장병영역을 형성하여 α선 소프트에러내압을 향상할 수 있다. 메모리셀M의 메모리셀 선택용 MISFETQs는 상기 p형 채널스토퍼영역(24A)의 가로방향 확산에 의해 형성된 p형 반도체영역(24B)의 주면부에 형성되어 있으므로 p^-형 웰영역(22)에 비해서 불순물농도가 높은 영역에 형서되어 있다. 이 p형 반도체영역(24B)는 상술한 바와 같이 p형 채널스토퍼영역(24A)의 가로방향의 확산인 정도로 불순물농도가 높게 되어 있지만 필요에 따라서 새로이 메모리셀어레이(11B)에만 선택적으로 p형 불순물(임계값전압 조정용 불순물)을 도입하여 불순물농도를 더욱 더 높게 해도 좋다. 불순물의 도입은 예를들면 이온주이법으로 실행한다. p형 반도체영역(24B)는 메모리셀 선택용 MISFETQs의 임계값전압을 높게 설정하고 있다. 본 실시예의 DRAM(1)의 메모리셀 선택용 MISFETQs는 게이트길이가 1.0㎛인 경우(실효채널길이는 0.7∼0.8㎛), 임계값전압은 약 0.8V이상의 높은 값으로 설정되어 있다. 상기 메모리셀M의 메모리셀 선택용MISFETQs는 전원배선(Vss 또는 Vcc)과 비선택상태의 워드선(26) 또는 션트용 워드선(53)(Vss)과의 교차부에서 전원배선에 발생한 잡음에 따라 상기 워드선(26) 또는 상기 션트용 워드선(53)의 전위가 플로팅하여 오동작(오도통)이 발생하므로 임계값전압이 높게 설정되어 있다. 이와 같은 비선택상태의 메모리셀M이 오동작하는 현상은 고집적화에 따라 현저하게 발생한다.

상기 제12도중, 우측에는 상기 제1도와 마찬가지로 주변회로의 CMOS를 도시하고 있다. 이 CMOS의 n채널 MISFETQn, p채널 MISFETQp의 각각은 칼럼어드레스디코더회로(12), 센스앰프회로(13)등의 직접주변회로나 클럭계 회로등의 간접주변회로에서 사용되고 있다. n채널 MISFETQn은 고집적화에 따른 단채널효과를 저감하기 위해서 p-형 웰영역(22)에 마련되어 있다. 또, n채널 MISFETQn, 특히 직접주변회로의 일부(α선 소프트에러내압을 확보하고자 하는 회로)의 n채널 MISFETQn은 메모리셀M과 마찬가지로 p^-형 웰영역(22)에 마련되어 있다. n채널 MISFETQn은 DRAM(1)에 있어서 표준(기준)의 MISFET로써 구성되고, p^-형 웰영역(22)와 그 주면부에 도입되는 임계값전압 조정용 불순물의 농도로 일정하게 임계값전압이 설정되어 있다. n채널 MISFETQn은 사용되는 회로에 의해 게이트 길이가 다르지만 게이트길이 1.0㎛로 환산한 경우(실효채널길이는 0.7∼0.8㎛), 임계값전압은 약 0.3∼0.8V의 범위에서 설정되어 있다. 즉, n채널 MISFETQn은 특히 고속동작성능이 요구되는 전달콘덕턴스를 높게 하도록 임계값전압이 설정되어 있다.

상기 제12도중, 중앙에는 출력단회로를 구성하는 n채널MISFETQo를 도시하고 있다. 이 n채널 MISFETQo는 기본적으로 상기 주변회로의 n채널MISFETQn과 동일한 LDD구조로 구성되어 있다. 즉, n채널MISFETQo는 p^-형 반도체기판(20), 게이트절연막(25), 게이트전극(26), 소오스영역과 드레인영역인 1쌍의 n형 반도체영역(28) 및 1쌍의 n⁺형 반도체영역(37)로 구성되어 있다. p^-형 반도체기판(20)은 p^-형 웰영역(22)에 비해서 낮은 불순물농도로 형성되고, n채널 MISFETQo의 채널형성영역으로써 사용되고 있다. 이 n채널MISFETQo는 예를들면 푸시풀형의 출력단회로를 구성하고 있다. n채널MISFETQo는 사용되는 회로나 요구되는 사양형태에 의해 게이트길이가 다르지만 게이트길이 1.0㎛로 환산한 경우(실효채널길이는 0.7∼0.8㎛), 임계값전압은 약 0.3V 정도 이하의 낮은 값으로 설정되어 있다. 즉, n채널MISFETQo는 기판효과 정수를 저감하여 출력신호레벨을 증가하도록 구성되어 있다. 또, 상기 p^-형 반도체기판(20)의 사용은 그 표면의 불순물농도가 낮으므로, 특히 제조프로세스상 n채널MISFETQo의 임계값전압을 낮게 설정하기 쉬운 특징이 있다. 본래 트윈웰방식을 채용하는 경우는 제조프로세스의 증가를 억제하기 위해서 n채널MISFETQn 및 Qo의 형성영역 모두에 p^-형 웰영역(22)를 형성하지만 본 실시예의 DRAM(1)은 상술한 이유에 따라 p^-형 반도체기판(20)의 일부의 주면을 사용하고 있다.

이와 같이, 메모리셀M의 메모리셀 선택용 MISFETQs, 주변회로를 구성하는 n채널MISFETQn 및 출력단회로를 구성하는 n채널MISFETQo를 갖는 DRAM(1)에 있어서, 각각의 채널형을 동일 n형으로 하며, 또한 각각의 게이트길이(실효채널길이)의 크기를 실질적으로 동일하게 한 경우에 상기 메모리셀 선택용 MISFETQs, n채널MISFETQn 및 n채널MISFETQo의 각각의 임계값전압을 순차로 낮게 한다. 이 구성에 의해 전원에 발생하는 잡음에 따라 비선택상태의 메모리셀M의 메모리셀 선택용 MISFETQs가 잘못 도통하는 것을 방지할 수 있으므로 정보라이트동작과 정보리드동작의 각각에 있어서 전기적 신뢰성을 향상할 수 있고 상기 출력단회로의 n채널MISFETQo의 기판효과 정수를 저감할 수 있으므로 출력신호레벨을 높게 하여 외부장치의 구동능력을 향상할 수 있으며, 또 상기 메모리셀M의 메모리셀 선택용 MISFETQs에 비해서 주변회로의 n채널MISFETQn의 임계값전압을 낮게 했으므로, 전달콘덕턴스를 향상시켜 동작속도의 고속화를 도모할 수 있다.

또, 상기 출력단회로의 n채널MISFFETQo를 p^-형 반도체기판(20)의 주면에 구성하고, 상기 메모리셀M의 메모리셀 선택용 MISFETQs, 주변회로의 n채널MISFETQn의 각각을 상기 p^-형 반도체기판(20)의 주면에 그것에 비해서 불순물농도를 높게 형성한 p^-형 웰영역(22)의 주면에 구성한다. 이 구성에 의해, 상기 출력단회로의 n채널MISFETQo는 p^-형 반도체기판(20)의 불순물농도가 낮으므로 p^-형 반도체기판(20)의 주면의 불순물농도 또는 약간의 불순물농도의 제어로 간단하게 임계값전압을 낮게 설정할 수 있음과 동시에 상기 메모리셀M의 메모리셀 선택용 MISFETQs, 주변회로의 n채널MISFETQn의 각각은 p^-형 반도체기판(20)과 p^-형 웰영역(22)의 불순물농도의 차에 의한 퍼텐셜장벽영역을 형성할 수 있으므로, α선 소프트에러내압을 향상할 수 있다. α선 소프트에러내압의 향상은 DRAM(1)의 메모리셀M의 점유면적을 축소할 수 있으므로 집적도를 향상할 수 있다.

상기 DRAM(1)의 워드드라이버(WL)(15)(제3도참조)의 입력신호의 제너레이터회로를 제13도(등가회로도)에 도시한다. 제13도중,는 워드클리어신호, WD는 워드디코드신호, XI는 워드부스트전위, XP는 셀프부스트노드 프리차지신호이다. XIJL은 워드부스트전위의 디스차지신호이다. XIJ0, XKJ9, XNK, BX1Ⅰ 및 BX2Ⅰ의 각각은 제너레이터회로의 디코드신호이다. 제너레이터회로에는 점선으로 둘러싼 영역내에 고내압 커트용 MISFETQc1, Qc2의 각각이 배치되어 있다. 고내압 커트용 MISFETQc1, Qc2의 각각은 n채널로 구성되어 있다.

상기 제너레이터회로는 셀프부스트노드 프리차지신호XP(=LOW)에 의해 프리차지되면 노드N이 전원전위Vcc-임계값전압Vth까지 프리차지된다. 다음에 워드부스트전위X1가 전원전위Vcc이상으로 상승하면 n채널MISFETQd의 게이트용량의 커플링에 의해 상기 노드N은 부유용량에 의해서 결정되는 고전위(약10V이상) 까지 상승한다. 상기 고내압 커트용 MISFETQc1, Qc2의 각각의 드레인영역은 상기 고전위로 상승한 노드N에 접속되어 있다.

상기 제너레이터회로의 고내압 커트용 MISFETQc1, Qc2의 각각은 제14도(주요부 평면도)에 도시한 바와 같이 구성되어 있다. 고내압 커트용 MISFETQc1, Qc2의 각각은 소자간 분리용 절연막(23) 및 p형 채널스토퍼영역(24A)로 주위를 둘러싼 영역내에서 p^-형 웰영역(22)의 주면에 구성되어 있다. 즉, 고내압커트용 MISFETQc1, Qc2의 각각은 p^-형 웰영역(22), 게이트절연막(25), 게이트전극(26), 소오스영역과 드레인영역인 1쌍의 n형 반도체영역(28) 및 1쌍의 n⁺형 반도체 영역(37)로 구성되어 있다.

상기 게이트전극(26)은 상기 소자간 분리용 절연막(23) 및 p형 채널스토퍼영역(24A)로 둘러싸인 영역내에서 평면형상이 링형상으로 구성되어 있다. 게이트전극(26)은 그 일부에 T자형의 분기부가 마련되고, 이 분기된 부분(26)은 소자간 분리용 절연막(23)상에서 신호배선(50)에 접속되어 있다. 드레인 영역으로써 사용되는 한쪽의 n⁺형 반도체영역(37)은 상기 링형상의 게이트전극(26)으로 주위를 규정한 영역내에 마련되어 있다. 소오스영역으로써 사용되는 다른쪽의 n⁺형 반도체영역(37)은 상기 소자간 분리용 절연막(23) 및 p형 채널스토퍼영역(24A)로 주위를 둘러싼 영역내에서 상기 링형상의 레이트전극(26)의 바깥둘레에 마련되어 있다. 즉, 고내압 커트용 MISFETQc1, Qc2의 각각은 한쪽의 n⁺형 반도체영역(37)의 주위에 채널형성영역을 개재시켜서 다른쪽의 n⁺형 반도체영역(37)을 마련해서 구성되어 있다. 상기 한쪽의 n⁺형 반도체영역(37)에는 고전위가 인가되도록 되어 있지만 한쪽의 n⁺형 반도체영역(37)은 p형 채널스토퍼영역(24A)에 접촉하지 않는 레이아우트로 되어 있다.

상기 고내압 커트용 MISFETQc1, Qc2의 각각의 n⁺형 반도체영역(37)에는 접속구멍(40A)를 통해서 신호배선(50)이 접속되어 있다. 한쪽의 n⁺형 반도체영역(37)(고전압측)에 접속되는 신호배선(50)의 바깥둘레끝은 게이트전극(26)상(또는 소오스영역측)까지 신장되어 있다. 상기 링형상의 게이트전극(26)은 그 단차형상에 의해 링형상의 중앙부분에서 신호배선(50)의 바닥의 층간절연막(40)의 표면에 오목부를 형성한다. 이 오목부는 신호배선(50)을 가공하는 에칭마스크(포토레지스트막)의 노출시에 신호배선(50)의 표면의 반사등에 따른 회절현상에 의해 상기 에칭마스크의 크기를 축소시켜 버린다. 따라서, 신호배선(50)(그것을 가공하는 에칭마스크)은 상기 회절현상이 발생하지 않는 영역에서 가공하도록 하고 있다.

이와 같이, p형 채널스토퍼영역(24A)로 주위를 둘러싼 고내압커트용 MISFETQc를 갖는 DRAM(1)에 있어서, 상기 고내압 커트용 MISFETQc가 고전압이 인가되는 한쪽의 n⁺형 반도체영역(37)의 주위를 채널형성영역(p^-형 웰영역(22))를 개재시켜서 저전압이 인가되는 다른쪽의 n⁺형 반도체영역(37)로 둘러싸고, 상기 채널형성영역상에 게이트절연막(25)를 개재시켜서 게이트전극(26)을 배치해서 구성되고, 상기 p형 채널스토퍼영역(24A)를 상기 다른쪽의 n⁺형 반도체영역(37)의 주위를 둘러싸서 구성한다. 이 구성에 의해, 상기 고내압 커트용 MISFETQc의 한쪽의 n⁺형 반도체영역(37)이 p형 채널스토퍼영역(24A)와 접촉하지 않으므로 한쪽의 n⁺형 반도체영역(37)의 pn접합내압을 향상하여 상기 고내압 커트용 MISFETQc를 고내압화할 수 있다.

또, 상기 고내압 커트용 MISFETQc의 한쪽의 n⁺형 반도체 영역(37)에 접속되는 상층의 신호배선(50)의 바깥둘레끝을 상기 게이트전극(26)상에 배치하던가 또는 다른쪽의 n⁺형 반도체 영역(37)상까지 인출해서 배치한다. 이 구성에 의해, 상기 한쪽의 n⁺형 반도체영역(37)과 상기 상층의 신호배선(50) 사이의 층간절연막(40)등의 표면에 게이트전극(26)의 단차형상에 의해 오목형상이 형성되고, 이 오목형상에 기인하여 상층의 신호배선(50)을 가공하는 에칭마스크가 그의 노출시에 상층배선 형성층(50)의 표면에 반사하는 광에 의해 크기가 축소되는 것을 저감할 수 있으므로 상층의 신호배선(50)의 가공정밀도를 향상할 수 있다.

상기 DRAM(1)의 가장 주변에 배치된 외부단자(본딩패드) BP의 단면구조를 제15도(주요부 확대단면도)에 도시한다. 제15도에 도시한 바와 같이, 외부단자BP는 제조공정에 있어서의 제2층째의 배선(53)으로 형성되어 있다. DRAM(1)의 내부에서 사용되는 배선(53)은 상술한 션트용 워드선(53)에서 설명한 바와 같이 천이금속막(53A0, 알루미늄막(53B) 및 천이금속막(53C)의 각각을 적층한 3층 구조로 구성되어 있다. 이것에 대해서 외부단자BP는 상층의 천이금속막(53C)를 제거한 하층의 천이금속막(53A)와 중간층의 알루미늄막(53B)의 각각을 순차로 적층한 2층구조로 구성되어 있다. 본딩장치는 외부단자BP의 표면과 패시베이션막(54)의 표면의 각각의 반사율의 차에 의해 상기 외부단자BP의 표면에 본딩와이어(4)를 본딩할때의 위치결정을 실행하고 있다. 배선(53)의 상층의 천이금속막(53C)는 반사율이 낮아 패시베이션막(54)와의 사이의 반사율의 차가 작으므로 외부단자BP의 표면은 상기 상층의 천이금속막(53C)에 비해서 반사율이 높은 알루미늄막(53B)를 노출시키고 있다.

상기 외부단자BP의 알루미늄막(53B)의 표면을 노출시키는 공정은 상층의 패시베이션막(54)의 산화규소막(54A0 및 질화규소막(54B)에 형성되는 본딩 열린구멍(55)를 형성하는 공정과 동일공정으로 실행한다(동일 마스크를 사용해서 형성한다). 패시베이션막(54)의 상층의 수지막(54C)에는 상기 본딩 열린구멍(55)상에 그것보다 큰 크기의 본딩 열린구멍(56)이 마련되어 있다.

이와 같이, 패시베이션막(54)에 형성된 본딩 열린구멍(55) 및 (56)을 통해서 본딩와이어(4)가 접속되는 내부배선(53)과 동일도전층으로 형성된 외부단자BP를 갖는 DRAM(1)에 있어서, 상기 내부배선(53)을 알루미늄막(또는 그 합금막)(53B), 천이금속막(53C)의 각각을 순차로 적층한 복합막으로 구성하고, 상기 외부단자BP를 상기 천이금속막(53C)를 제거한 알루미늄막(53B)로 구성한다. 이 구성에 의해 본딩공정에 있어서, 외부단자BP의 표면의 반사율을 향상하여 외부단자BP와 패시베이션막(54)의 반사율차에 의한 외부단자BP의 본딩위치의 인식을 확실하게 할 수 있으므로 본딩불량을 저감하여 DRAM(1)의 조립공정의 제조효율을 향상할 수 있다. 또, 본딩와이어(4)를 알루미늄와이어로 형성한 경우, 상기 외부단자BP의 표면이 알루미늄막(53B)를 노출시키고 있으므로 외부단자BP와 본딩와이어(4)의 본딩능력을 향상시켜 본딩불량을 저감할 수 있다. 이 결과, DRAM(1)의 조립공정의 제조효율을 보다 향상할 수 있다.

또, 상기 외부단자BP의 알루미늄막(53B) 상의 천이금속막(53C)는 상기 패시베이션막(54)에 형성된 본딩 열린구멍(55)로 규정되는 영역내에서 제거한다. 이 구성에 의해, 상기 외부단자 BP의 표면의 천이금속막(53C)를 제거하는 에칭마스크가 상기 패시베이션막(54)에 본딩 열린구멍(55)를 형성하는 에칭마스크와 겸용할 수 있으므로 마스크를 형성하는 공정에 해당하는 만큼 DRAM(1)의 제조공정수를 저감할 수 있다.

다음에 상술한 DRAM(1)의 구체적인 제조방법에 대해서 제16도∼제33도(소정의 제조공정마다 도시한 주요부 단면도)에 따라 간단히 설명한다.

[웰형성공정]

먼저, 단결정규소로 이루어지는 p^-형 반도체기판(20)을 준비한다.

다음에 상기 p^-형 반도체기판(20)의 주면상에 산화규소막(60)과 질화규소막(61)의 각각을 순차로 적층한다. 산화규소막(60)은 약 900∼1000℃정도의 고온도의 스팀산화법으로 형성하고, 예를들면 30∼50nm정도의 막두께로 형성한다. 이산화규소막(60)은 버퍼층으로써 사용된다. 상기 질화규소막(61)은 불순물 도입마스크와 내산화마스크로써 사용한다. 질화규소막(61)은 예를들면 CVD법으로 퇴적시켜 30∼60nm정도의 막두께로 형성한다.

다음에 n^-형 웰영역(21) 형성영역의 질화규소막(61)을 제거하고 마스크를 형성한다. 이 마스크의 형성은 포토리도그래피기술(포토레지스트 마스크의 형성기술) 및 에칭기술을 사용해서 실행한다.

다음에 제16도에 도시한 바와 같이, 상기 마스크(61)을 사용하여 산화규소막(60)을 통해서 p^-형 반도체기판(20)의 주면부에 n형 불순물(21n)을 도입한다. n형 불순물(21n)은 예를들면 10¹³atoms/㎠ 정도의 불순물농도의 P을 사용하여 120∼150KeV정도의 에너지의 이온주입법으로 도입한다.

다음에 상기 마스크(61)을 사용하여 제17도에 도시한 바와 같이 마스크에서 노출하는 산화규소막(60)을 성장시켜 그것에 비해 두꺼운 산화규소막(60A)를 형성한다. 산화규소막(60A)는 n^-형 웰영역(21) 형성영역에만 형성하고, 상기 마스크(61)을 제거하는 마스크 및 불순물 도입마스크로써 사용된다.

산화규소막(60A)는 약 900∼1000℃의 고온도의 스팀산화법으로 형성하고, 예를들면 최종적으로 110∼150nm정도의 막두께가 되도록 형성한다. 이 산화규소막(60A)를 형성하는 열처리공정에 의해서 상기 도입된 n형 불순물(21n)이 약간 확산되어 n^-형 반도체영역(최종적으로는 n^-형 웰영역(21)로 된다)(21A)가 형성된다.

다음에 상기 마스크(61)을 선택적으로 제거한다. 마스크(61)은 예를들면 열인산으로 제거한다. 그후, 도시하지 않았지만 DRAM(1)의 출력단회로의 n채널MISFETQo의 형성영역(제12도참조)에 있어서 불순물도입마스크(예를들면 포토레지스트막)를 형성한다.

다음에 제18도에 도시한 바와 같이, 상기 산화규소막(60A)와 상기 불순물도입마스크(도시하지 않음)의 각각을 사용하여 산화규소막(60)을 통과한 p^-형 반도체기판(20)의 주면부에 p형 불순물(22p)를 도입한다. p형 불순물(22p)는 예를들면 10¹²∼10¹³atoms/㎠정도의 불순물농도의 BF₂(또는 B)를 사용하여 50∼70KeV정도의 에너지의 이온주입법으로 도입한다. 이 p형 불순물(22p)는 산화규소막(60A)의 막두께를 두껍게 형성하고 있으므로 n^-형 웰영역(21A) 형성영역에는 도입되지 않는다.

다음에 상기 n형 불순물(21n)과 p형 불순물(22p)의 각각에 신장확산을 실시하여 제19도에 도시한 바와 같이, n^-형 웰영역(21) 및 p-형 웰영역(22)를 형성한다. 이 n^-형 웰영역(21) 및 p^-형 웰영역(22)는 1100∼1300℃정도의 고온도의 분위기중에서 열처리를 실시하는 것에 의해 형성한다. 결과적으로 p^-형 웰영역(22)는 n^-형 웰영역(21)에 대해서 자기정합으로 형성된다. 그후, 상기 출력단회로의 영역에 형성된 불순물도입마스크를 제거하다.

[분리영역 형성공정]

다음에 상기 산화규소막(60)상과 (60A)상의 각각을 포함하는 기판전면에 질화규소막(62)를 형성한다. 이 질화규소막(62)는 불순물도입마스크 및 내산화마스크로써 사용된다. 질화규소막(62)는 예를들면 CVD법으로 퇴적시켜 100∼150nm정도의 막두께로 형성한다.

다음에 MISFET형성영역사이(소자간 분리용 절연막형성영역)에 있어서 상기 질화규소막(62)를 제거하여 잔존하는 질화규소막(62)로 마스크를 형성한다. 이 마스크(62)의 형성은 포토리도그래피기술 및 에칭기술을 사용해서 실행한다. 그후, 상기 마스크(62)를 사용하여 제20도에 도시한 바와 같이, p^-형 웰영역(22)의 주면부에 상기 산화규소막(60)을 통해서 p형 불순물(24p)를 도입한다. p형 불순물(24p)는 p^-형 웰영역(22)의 주면상에 형성된 산화규소막(60)에 비해 두꺼운 막두께의 산화규소막(60A)가 형성되어 있으므로 n^-형 웰영역(21)의 주면부에 도입되지 않는다. 즉, p형 불순물(24p)는 p^-형 웰영역(22)의 주면부에 선택적으로 도입된다. p형 불순물(24p)는 예를들면 10¹³atoms/㎠ 정도의 불순물농도의 BF₂를 사용하여 50∼70KeV정도의 에너지의 이온주입법으로 도입한다. 또한, p형 불순물(24p)의 도입시에는 상기 마스크(62)를 가공한 에칭마스크(포토레지스트막)을 병용해도 좋다.

다음에 상기 마스크(62)를 사용하여 그것에서 노출하는 산화규소막(60), (60A)의 각각을 성장시켜서 소자간 분리용 절연막(필드절연막)(23)을 형성한다. 소자간 분리용 절연막(23)은 예를들면 1000℃정도의 고온도로 질소가스분위기중에서 약 100∼140분의 열처리를 한후 스팀산화법에 의해 약 140∼170분정도 산화하는 것에 의해 형성할 수 있다. 또는 소자간 분리용 절연막(23)은 스팀산화분위기에서만 형성해도 좋다. 소자간 분리용 절연막(23)은 예를들면 600∼800nm정도의 막두께로 형성한다.

이 소자간 분리용 절연막(23)을 형성하는 공정과 실질적으로 동일 제조공정에 의해서 상기 p^-형 웰영역(22)의 주면부에 도입된 p형 불순물(24p)가 확대 확산되어 p형 채널스토퍼영역(24A)가 형성된다. 이 p형 채널스토퍼영역(24A)를 형성할때 상술한 바와 같이 비교적 긴 열처리를 실시하므로 상기 p형 불순물(24p)는 가로방향의 확산량이 크다. 따라서, 특히 메모리셀어레이(11B)에서는 메모리셀M형성영역의 거의 전면에 p형 불순물(24p)가 확산되어 p형 반도체영역(24B)가 형성된다. 한편, 주변회로의 CMOS를 구성하는 n채널 MISFETQn, Qo의 각각의 형성영역에 있어서는 게이트폭 치수등 크기가 메모리셀M에 비해서 크므로 p형 불순물(24p)의 가로방향의 확산량이 상대적으로 작아 소자간 분리용 절연막(23)의 근방으로만 p형 불순물(24p)가 확산된다. 즉, n채널MISFETQn, Qo의 각각의 형성영역에서는 p형 반도체영역(24B)가 실질적으로 형성되지 않는다. 따라서, 이 p형 반도체영역(24B)는 주변회로의 n채널MISFETQn, Qo의 각각의 형성영역에는 형성되지 않고, 메모리셀어레이(11B)의 형성영역에는 선택적으로 형성되도록 되어 있다. 그리고, p형 반도체영역(24B)는 p형 채널스토퍼영역(24A)와 동일 제조공정으로 형성할 수 있다. 상기 p형 채널스토퍼영역(24A)와 p형 반도체영역(24B)의 각각은 열처리후 10¹⁶∼10¹⁷atoms/㎤ 정도의 불순물농도로 형성된다. 그후, 제21도에 도시한 바와 같이, 상기 마스크(62)를 제거한다.

다음에 상기 p^-형 웰영역(22)의 주면상의 산화규소막(60) 및 n^-형 웰영역(21)의 주면상의 산화규소막(60A)를 제거하여 p^-형 웰영역(22)와 n^-형 웰영역(21)의 각각의 주면을 노출시킨다.

[게이트절연막 형성공정]

다음에 상기 노출시킨 p^-형 웰영역(22)와 n^-형 웰영역(21)의 각각의 주면상에 산화규소막(63)을 형성한다. 산화규소막(63)은 주로 소자간 분리용 절연막(23)의 형성시에 질화규소막(마스크)(62)에 의해서 소자간 분리용 절연막(23)의 끝부에 형성되는 규소의 질화물, 소위 화이트리본을 산화하기 위해 실행한다. 산화규소막(63)은 예를들면 900∼1000℃정도의 고온도의 스팀산화법으로 형성하여 40∼100nm정도의 막두께로 형성한다.

다음에 소자간 분리용 절연막(23)으로 규정된 소자형성영역에서 p^-형 웰영역(22)(메모리셀어레이(11B)에서는 p형 반도체영역(24B))의 주면부, n^-형 웰영역(21)의 주면부, p^-형 반도체기판(20)의 주면부, 즉 기판전면에 임계값전압을 조정하는 p형 불순물(64p)를 도입한다. 이 p형 불순물(64p)는 예를들면 5×10¹¹∼9×10¹¹atoms/㎠ 정도의 불순물농도의 B를 사용하여 20∼40KeV정도의 에너지의 이온주입법으로 도입한다. 이 p형 불순물(64p)는 주로 n채널MISFETQs, Qn, Qo의 각각의 임계값전압을 조정하기 위해 도입되고 있다.

다음에 소자간 분리용 절연막(23)으로 규정되는 소자형성영역에 있어서 n^-형 웰영역 (21)의 주면부에 임계값전압을 조정하는 p형 불순물(65p)를 도입한다. 이 p형 불순물(65p)는 예를들면 10¹²atoms/㎠ 정도의 불순물정도의 B를 사용하여 20∼40KeV정도의 에너지의 이온주입법으로 도입한다. p형 불순물(65p)는 주로 p채널MISFETQp의 임계값전압을 조정하기 위해서 도입되고 있다.

다음에 제22도에 도시한 바와 같이 소자간 분리용 절연막(23)으로 규정된 메모리셀어레이(11B)의 형성영역에서 p^-형 웰영역(22)의 주면부에 임계값전압을 조정하는 p형 불순물(66p)를 도입한다. p형 불순물(66p)는 예를들면 10¹¹atoms/㎠ 정도의 불순물농도의 B를 사용하여 20∼40KeV정도의 에너지의 이온주입법으로 도입한다. p형 불순물(66p)는 주로 메모리셀M의 메모리셀선택용 MISFETQs의 임계값전압을 조정하기 위해 도입되고 있다. 또한, 이 p형 불순물(66p)의 도입은 상술한 p형 반도체영역(24B)의 불순물농도의 변경이나 상기 p형 불순물(65p)의 도입량에 가까운 경우는 생략할 수 있다. 또, 상기 p형 불순물(64p), (65p), (66p)의 각각의 도입순서는 변경해도 좋다. 또, 상기 p형 불순물(64p), (65p), (66p)의 각각의 도입은 p^-형 반도체기판(20), p^-형 웰영역(22) 및 n^-형 웰영역(21)의 각각의 불순물농도의 설정방법에 의해서 어느 것인가를 생략할 수 있다.

다음에 상기 산화규소막(63)을 선택적으로 제거하여 p^-형 웰영역(22)와 n^-형 웰영역(21)(도시하지 않았지만 p^-형 반도체기판(20)도 포함한다)의 각각의 주면을 노출시킨다.

다음에 노출된 p^-형 웰영역(22)와 n^-형 웰영역(21)의 각각의 주면상에 게이트절연막(25)를 형성한다. 게이트절연막(25)는 800∼1000℃정도의 고온도의 스팀산화법으로 형성하여 15∼25nm정도의 막두께로 형성한다.

[게이트배선 형성공정1]

다음에 게이트절연막(25)상 및 소자간 분리용 절연막(23)상을 포함하는 기판전면에 다결정규소막을 형성한다. 다결정규소막은 CVD법으로 퇴적시켜 150∼300nm정도의 막두께로 형성한다. 다결정규소막에는 열확산법에 의해 저항값을 저감하는 n형불순물, 예를들면 P이 도입되어 있다.

다음에 상기 다결정규소막상의 전면에 층간절연막(27)을 형성한다. 층간절연막(27)은 상기 다결정규소막의 표면상에 형성된 산화규소막(27A) 및 그 상층에 적층된 산화규소막(27B)로 구성되어 있다. 하층의 산화규소막(27A)는 열산화막으로써 800∼1000℃정도의 산소가스분위기중에서 20∼50nm정도의 막두께로 형성한다. 상층의 산화규소막(27B)는 무기실란가스(SiH₄또는 SiH₂Cl₂) 및 산화질소가스(N₂O)를 소오스가스로 하는 CVD법으로 형성한다. 층간절연막(27)의 상층의 산화규소막(27B)는 예를들면 250∼400nm정도의 막두께로 형성한다.

상술한 바와 같이, 산화규소막(27B)를 형성하기 전에 다결정규소막표면에 산화규소막(27A0를 형성해두는 것에 의해 폴리실리콘막의 표면에 부착된 이물질이나 오염물질을 폴리실리콘막의 표면에 열산화막을 형성할때 산화분해할 수 있다. 또, 폴리실리콘막상에 절연막을 피착하는 공정으로 폴리실리콘막중에서 그 표면에 바깥쪽으로 확산하는 불순물을 열산화막에 의해 방지할 수 있으므로, 폴리실리콘막상에 절연막을 피착할때 사용하는 반응가스와 상기 불순물이 폴리실리콘막의 표면에서 반응하여 이물질을 생성하는 일도 엇다.

이것에 의해, 폴리실리콘막을 에칭할때의 에칭나머지를 방지할 수 있으므로 반도체장치의 제조효율을 향상시킬 수 있다.

다음에 제23도에 도시한 바와 같이, 도시하지 않은 예를들면 포토레지스트등의 에칭마스크를 사용하여 상기 층간절연막(27)과 다결정규소막을 각각을 순차로 에칭하고 게이트전극(26) 및 워드선(WL)(26)을 형성한다. 또, 게이트전극(26)과 워드선(26)의 각각의 상부에는 층간절연막(27)을 잔존시켜둔다. 상기 에칭은 이방성에칭으로 실행한다. 또, 상기 에칭은 후술하는 초핑에칭법을 이용하는 것에 의해 에칭의 이방성을 높이며, 또한 오버에칭량을 저감할 수 있다.

[저농도의 반도체영역 형성공정]

다음에 불순물도입에 기인하는 오염을 저감하기 위해서 기판전면에 산화규소막(부호를 붙이지 않음)을 형성한다. 이 산화규소막은 상기 에칭으로 노출된 p^-형 웰영역(22)와 n^-형 웰영역(21)의 각각의 주면상이나 게이트전극(26)과 워드선(26)의 각각의 측벽에 형성된다. 산화규소막은 예를들면 850∼950℃정도의 고온도의 산소가스분위기중에서 형성되어 10∼80nm정도의 막두께로 형성된다.

다음에 소자간 분리용 절연막(23) 및 층간절연막(27)(및 게이트전극(26))을 불순물도입마스크로써 사용하여 메모리셀어레이(11B), n채널MISFETQn, Qo의 각각의 형성영역에서 p^-형 웰영역(22)의 p^-형 반도체기판(20)의 각각의 주면부에 n형 불순물을 도입한다. n형 불순물의 도입에 의해 게이트전극(26) 또는 워드선(26)에 대해서 자기정합으로 형성된 저불순물농도의 n형 반도체영역(28)을 형성할 수 있다. 상기 n형 불순물은 예를들면 10¹³atoms/㎠ 정도의 불순물농도의 P 또는 As를 사용하여 80∼120KeV정도의 에너지의 이온주입법으로 도입한다. 상술한 바와 같이 메모리셀M의 메모리셀 선택용 MISFETQs의 적어도 적층구조의 정보축적용 용량소자C에 접속되는 측의 n형 반도체영역(28)은 10¹⁴atoms/㎠ 미만의 저불순물농도의 이온주입법으로 형성되어 있다. n형 반도체영역(28)은 저불순물농도로 형성되어 있으므로 메모리셀선택용 MISFETQs와 n채널MISFETQn, Qo의 각각을 LDD구조로 구성할 수 있다. n형 반도체영역(28)을 형성할 때에는 p채널 MISFETQp의 형성영역이 불순물도입마스크(포토레지스트막)으로 피복되어 있다. 이 n형 반도체영역(28)을 형성하는 공정에 의해 메모리셀M의 메모리셀 선택용 MISFETQs가 거의 완성된다.

다음에 소자간 분리용 절연막(23) 및 층간절연막(27)(및 게이트전극(26))을 불순물도입마스크로써 사용하여 p채널MISFETQp의 형성영역에서 n^-형 웰영역(21)의 주면부에 p형 불순물을 도입한다. 이 p형 불순물의 도입에 의해 제24도에 도시한 바와 같이 게이트전극(26)에 대해서 자기정합으로 형성된 저불순물농도의 p형 반도체영역(30)을 형성할 수 있다. p형 불순물은 예를들면 10¹³atoms/㎠ 정도의 불순물농도의 BF₂또는 B를 사용하여 60∼100KeV정도의 에너지의 이온주입법으로 도입한다. p형 불순물을 도입할때 메모리셀어레이(11B), n채널MISFETQn, Qo의 각각의 형성영역은 불순물 도입마스크(포토레지스트막)로 피복되어 있다.

다음에 도시하지 않았지만 DRAM(1)의 입력단회로 또는 출력단회로에 부가된 정전기파괴방지회로의 형성영역에서 n채널MISFETQn의 적어도 드레인영역의 형성영역에 n형 불순물을 고불순물농도로 도입한다. 이 n채널MISFETQn은 추가의 n형 불순물도입에 의해 드레인영역에 입력된다. 정전기파괴를 일으키는 과대전압을 p^-형 웰영역(22)측으로 빼내기 쉽게 할 수 있다. 즉, 이 n채널MISFETQn은 정전기파괴내압을 높일 수 있다.

[스페이서형성공정 및 접속구멍 형성공정 1]

다음에 제25도에 도시한 바와 같이, 게이트전극(26), 워드선(26)과 그들의 상층의 층간절연막(27)의 각각의 측벽에 사이드월스페이서(29)를 형성한다. 사이드월스페이서(29)는 산화규소막을 퇴적하여 이 산화규소막을 퇴적한 막두께에 해당하는 만큼 RIE등의 이방성에칭을 실시하는 것에 의해 형성할 수 있다. 사이드월스페이서(29)의 산화규소막은 상기 층간절연막(27)의 상층 산화규소막(27B)와 동일 막질을 갖는 무기실란가스 및 산화질소가스를 소오스가스로 하는 CVD법으로 형성한다. 이 산화규소막은 예를들면 200∼400nm정도의 막두께로 혀성한다. 사이드월스페이서(29)의 게이트길이방향(채널길이방향)의 길이는 약 200∼400nm정도로 형성된다. 또한, 사이드월스페이서(29)는 필요에 따라서 영역을 한정하여 일부 영역에 형성해도 좋다.

다음에 상기 층간절연막(27)상, 사이드월스페이서(29)상 등을 포함하는 기판전면에 층간절연막(31)을 형성한다. 이 층간절연막(31)은 적층구조의 정보축적용 용량소자C의 각각의 전극층을 가공할때의 에칭스토퍼층으로써 사용되고 있다. 또, 층간절연막(31)은 적층구조의 정보축적용 용량소자C의 하층전극층(33)과 메모리셀선택용 MISFETQs의 게이트전극(26), 워드선(26)의 각각을 전기적으로 분리하기 위해 형성되어 있다. 층간절연막(31)은 상층도전층의 가공시의 오버에칭에 의한 삭제량, 세정공정에서의 삭제량등을 예상한 막두께로 형성되어 있다. 층간절연막(31)은 무기실란가스 및 산화질소가스를 소오스가스로 하는 CVD법으로 퇴적한 산화규소막으로 형성되어 있다. 즉, 이 층간 절연막(31)은 적층구조의 정보축적용 용량소자C의 유전체막(34)나 바닥의 층간절연막(27)사이에 선팽창계수차에 따라 발생하는 스트레스를 저감할 수 있다. 층간절연막(31)은 예를들면 100∼200nm정도의 막두께로 형성한다.

다음에 제26도에 도시한 바와 같이, 메모리셀M형성영역의 메모리셀선택용 MISFETQs의 다른쪽의 n형 반도체영역(정보축적용 용량소자C의 하층전극층(33)이 접속되는 측)(28)상의 상기 층간절연막(31)을 제거하여 접속구멍(31A)와 (32)의 각각을 형성한다.

[게이트배선 형성공정2]

다음에 제27도에 도시한 바와 같이, 메모리셀M의 적층구조의 정보축적용 용량소자C의 하층전극층(33)을 형성한다. 하층전극층(33)은 상기 접속구멍(31A), (32)의 각각을 통해서 일부를 n형 반도체영역(28)에 접속하고, 다른 부분을 층간절연막(27) 상 및 (31)상으로 연장시키고 있다. 하층전극층(33)은 상기 층간절연막(31)에 형성한 접속구멍(31A)의 열린구멍크기에 비해서 적어도 제조공정에 있어서의 마스크 맞춤여유치수에 해당하는 만큼 크게 형성되어 있다.

하층전극층(33)은 CVD법으로 퇴적시킨 다결정규소막으로 형성하여 200∼400nm정도의 두꺼운 막두께로 형성한다. 이 다결정규소막은 제조공정에 있어서의 제2층째의 게이트배선 형성공정에 의해 형성되어 있다. 하층전극층(33)은 다결정규소막의 퇴적후에 저항값을 저감하는 n형 불순물, 예를들면 P을 열확산법에 의해 상기 다결정규소막에 도입하고, 그후 포토리도그래피기술 및 에칭기술을 사용해서 상기 다결정규소막을 가공하는 것에 의해 형성되어 있다. 상기 포토리도그래피기술은 에칭마스크(포토레지스트막)의 형성공정 및 에칭마스크의 제거공정을 포함한다. 상기 에칭마스크의 제거공정은 프레온가스(CHF₃)와 산소가스(O₂)의 혼합가스에 의한 다운스트림의 플라즈마처리로 실행되고 있다.

이 처리는 DRAM(1)의 각 소자의 손상을 저감하는 효과가 있다. 그러나, 이 플라즈마처리에 의한 에칭마스크의 제거는 상기 프레온가스에 의해 다결정규소막표면에 석출한 P(n형 불순물)을 선택적으로 에칭하는 현상을 일으키는 것이 본 발명자에 의해 확인되었다. 석출된 P의 선택적인 에칭은 하층전극층(33)의 표면에 미소한 구멍을 형성하여 유전체막(34)의 절연내압을 저하시키므로 바람직하지 않다. 그래서, 본 실시에의 DRAM(1)은 다결정규소막을 퇴적하여 n형 불순물을 도입한후 에칭마스크를 제거하기 전에 다결정규소막 표면을 산화하여 그 산화규소막을 제거하는 것에 의해 P의 석출층을 제거하고 있다. 다결정규소막 표면의 산화는 다결정규소막 표면에 수nm정도의 막두께의 산화규소막을 형성할 정도의 산화이면 좋다. 이 산화공정의 추가는 제2층째의 게이트배선형성공정(33)에만 한정되지 않고 제1층째의 게이트배선형성공정(26)과 제3층째의 게이트배선형성공정(35)의 각각에도 적용할 수 있다.

또, 상기 다결정규소막의 에칭공정은 이방성에칭을 사용한다. 또, 상기 에칭공정은 후술하는 초핑에칭법을 이용하는 것에 의해 에칭의 이방성을 높이며, 또한 오버에칭량을 저감해서 에칭나머지를 확실하게 제거할 수 있다.

이와 같이, 다결정규소막을 퇴적하여 이 다결정규소막에 n형 불순물을 열확산에 의해 도입한후 이 다결정규소막을 포토리도그래피기술 및 에칭기술을 사용해서 가공하는 DRAM(1)의 제조방법에 있어서, 상기 다결정규소막에 n형 불순물을 도입한후 상기 포토리도그래피기술의 에칭마스크의 제거 공정전에 다결정규소막 표면에 석출하는 n형 불순물을 제거하는 공정을 구비한다. 이 구성에 의해, 에칭마스크의 제거로 다결정규소막표면에 미소한 구멍이 형성되는 일이 없다. 즉, DRAM(1)의 적층구조의 정보축적용 용량소자C에서는 유전체막(34)의 절연내압을 향상할 수 있다.

상기 접속구멍(32)로 규정된 영역내에서 메모리셀 선택용MISFETQs의 다른쪽의 n형 반도체영역(28)의 주면부에는 상기 하층전극층(33)에 도입된 n형 불순물이 확산되어 n⁺형 반도체영역(33A)가 형성된다. 이 n⁺형 반도체영역(33A)와 n형 반도체영역(28)의 각각은 일체로 형성된다. 상기 n⁺형 반도체영역(33A)는 메모리셀 선택용 MISFETQs의 다른쪽의 n형 반도체영역(28)과 하층전극층(33)의 옴특성을 향상할 수 있게 되어 있다(접촉저항값의 저감).

[유전체막 형성공정]

다음에 제28도에 도시한 바와 같이, 상기 메모리셀M의 적층구조의 정보축적용 용량소자C의 하층전극층(33)상을 포함하는 기판전면에 유전체막(34)를 형성한다. 유전체막(34)는 상술한 바와 같이 기본적으로 질화규소막(34A)와 산화규소막(34B)의 각각을 순차로 적층한 2층구조로 형성되어 있다. 하층의 질화규소막(34A)는 예를들면 CVD법으로 퇴적시켜 5∼10nm정도의 막두께로 형성한다. 이 질화규소막(34A)를 형성할때에는 산소가 혼입되는 것을 가능한한 억제한다. 통상적인 생산레벨에서 하층전극층(33)(다결정규소막)상에 질화규소막(34A)를 형성한 경우에는 극히 미량의 산소가 혼입되는 일이 생기므로 하층전극층(33)과 질화규소막(34A) 사이에 자연산화규소막(도시하지 않음)이 형성된다.

상기 유전체막(34)의 상층의 산화규소막(34B)는 하층의 질화규소막(34A)에 고압산화법을 실시해서 형성하고 1∼6nm정도의 막두께로 형성한다. 산화규소막(34B)를 형성하면 하층의 질화규소막(34A)는 약간 막두께가 감소하므로 질화규소막(34A)는 최종적으로 4∼8nm정도의 막두께로 형성된다. 산화규소막(34B)는 기본적으로 1.5∼10기압의 고압 및 800∼1000℃정도의 고온도의 산소가스분위기중에서 형성한다. 본 실시예에서 산화규소막(34B)는 3∼4기압의 고압 및 산화시의 산소유량(소오스가스)를 4∼61/min, 수소유량(소오스가스)을 3∼101/min으로 형성하고 있다. 고압산화법으로 형성되는 산화규소막(34B)는 상압(1기압)으로 형성되는 산화규소막에 비해서 단시간에 원하는 막두께로 형성할 수 있다. 즉, 고압산화법은 고온도의 열처리시간을 단축할 수 있으므로 메모리셀 선택용 MISFETQs등의 소오스영역 및 드레인영역의 pn접합깊이를 얕게 할 수 있다.

따라서, 상기 유전체막(34)는 자연산화규소막, 질화규소막(34A) 및 산화규소막(34B)의 각각을 순차로 적층한 3층구조로 구성되어 있다. 자연산화규소막은 산호가 혼입되는 것을 저감하면 얇게 할 수 있다. 또, 제조공정수는 증가하지만 자연산화규소막을 질화하여 유전체막(34)를 2층구조로 구성할 수도 있다.

[게이트배선 형성공정3]

다음에 상기 유전체막(34)상을 포함하는 기판전면에 다결정규소막을 퇴적한다. 다결정규소막은 CVD법으로 퇴적시켜 150∼250nm정도의 막두께로 형성한다. 이 다결정규소막은 제조공정에 있어서의 제3층째의 게이트배선 형성공정에 의해 형성된다. 그후, 다결정규소막에 저항값을 저감하는 n형 불순물, 예를들면 P을 열확산법으로 도입한다.

다음에 메모리셀 선택용 MISFETQs의 한쪽의 n형 반도체영역(28)과 상보성데이타선(50)의 접속영역을 제외한 메모리셀어레이(11B)의 전면에 있어서 상기 다결정규소막상에 에칭마스크(67)을 형성한다. 에칭마스크(67)은 예를들면 포토리도그래피기술을 사용한 포토레지스트막으로 형성되어 있다. 그후, 상기 에칭마스크(67)을 사용하여 상기 다결정규소막, 유전체막(34)의 각각을 순차로 에칭하는 것에 의해 제29도에 도시한 바와 같이 상기 다결정규소막으로 상층전극층(35)를 형성할 수 있다. 상기 다결정규소막은 예를들면 플라즈마 스텝에칭법으로 에칭한다. 이 상층전극층(35)를 형성하는 것에 의해 적층구조의 정보축적용 용량소자C가 거의 완성되고, 그 결과 DRAM(1)의 메모리셀M이 완성된다. 이 메모리셀M의 완성후에 상기 에칭마스크(67)은 제거한다.

[고농도의 반도체영역 형성공정]

다음에 상기 적층구조의 정보축적용 용량소자C의 상층전극층(35)상, n채널MISFETQn상 및 p채널MISFETQp상의 각각을 포함하는 기판전면에 절연막(36)을 형성한다. 절연막(36)은 주로 불순물도입시의 오염방지막으로써 사용된다. 이 절연막(36)은 예를들면 유기실란가스(Si(OC₂H₅)₄)를 소오스가스로 하는 CVD법, 또는 무기실란가스 및 산화질소가스를 소오스가스로 하는 CVD법으로 퇴적시킨 산화규소막으로 형성하고 30nm정도의 막두께로 형성한다.

다음에 DRAM(1)의 주변회로의 CMOS를 구성하는 n채널MISFETQn(Qo도 포함)의 형성영역에 있어서 p^-형 웰영역(22)의 주면부에 n형 불순물을 도입한다. n형 불순물의 도입에는 주로 게이트전극(26) 및 그 상층의 층간절연막(27), 사이드월스페이서(29)의 각각을 불순물도입마스크로써 사용한다. n형불순물의 도입시에는 메모리셀M의 형성영역 및 p채널MISFETQp의 형성영역은 불순물도입마스크(포토레지스트막)을 피복되어 있다. n형 불순물은 예를들면 10¹⁵∼10¹⁶atoms/㎠ 정도의 불순물농도의 As를 사용하여 70∼90KeV정도의 에너지의 이온주입법으로 도입한다.

다음에 상기 CMOS를 구성하는 p채널MISFETQp의 형성영역에 있어서 n^-형 웰영역(21)의 주면부에 p형 불순물을 도입한다. p형 불순물의 도입에는 주로 게이트전극(26) 및 그 상층의 층간절연막(27), 사이드월스페이서(29)의 각각을 불순물도입마스크로써 사용한다. p형 불순물의 도입시에는 메모리셀M의 형성영역 및 n채널MISFETQn의 형성영역은 불순물도입마스크로 피복되어 있다. p형 불순물은 예를들면 10¹⁵atoms/㎠정도의 불순물농도의 BF₂를 사용하여 60∼90KeV정도의 에너지의 이온주입법으로 도입한다.

그후, 상기 n형 불순물 및 p형 불순물에 확대확산을 실시하여 제30도에 도시한 바와 같이 p^-형 웰영역(22)의 주면부에 n⁺형 반도체영역(37), n^-형 웰영역(21)의 주면부에 p⁺형 반도체영역(38)의 각각을 형성한다. 상기 확대확산은 900∼1000℃정도의 고온도 열처리로 실행하고 약10분정도 실행한다. 이 n⁺형 반도체영역(37)을 형성하는 공정에 의해 n채널MISFETQn은 대략 완성되고, p⁺형 반도체영역(38)을 형성하는 공정에 의해 p채널MISFETQp은 대략 완성된다.

[층간절연막 형성공정 1]

다음에 상기 DRAM(1)의 각 소자상을 포함하는 기판전면에 층간절연막(39), (40)의 각각을 순차로 적층한다. 하층의 층간절연막(39)는 예를들면 유기실란가스를 소오스가스로 하는 CVD법으로 퇴적시킨 산화규소막으로 형성한다. 층간절연막(39)는 상층의 층간절연막(40)(BPSG)로 부터의 불순물(P,B의 각각)의 누설을 방지하기 위해, 예를들면 150∼250nm정도의 막두께로 형성한다. 상층의 층간절연막(40)은 예를들면 CVD법으로 퇴적된 산화규소막(BPSG막)으로 형성한다. 이 층간절연막(40)은 예를들면 400∼700nm정도의 막두께로 형성되어 있다. 층간절연막(40)에는 질소가스분위기중에서 약900∼1000℃정도의 온도에서 플로가 실시되어 그 표면이 평탄화되어 있다.

[접속구멍 형성공정2]

다음에 상기 층간절연막(40), (39)의 각각에 접속구멍(40A)를 형성한다. 접속구멍(40A)는 상기 DRAM(1)의 각 소자의 n형 반도체영역(28), n⁺형 반도체영역(37) 및 p⁺형 반도체영역(38)의 상부, 워드선(26)의 상부(도시하지 않음)등에 형성되어 있다. 접속구멍(40A)는 예를들면 상층의 층간절연막(40)측을 등방성에칭, 하층의 층간절연막(36)측을 이방성에칭을 실시해서 각각 형성한다. 즉, 접속구멍(40A)는 상층의 배선(예를들면 상보성 데이타선(50)등)의 스텝커버리지를 높여서 단선불량을 방지할 수 있도록 구성되어 있다. 또, 접속구멍(40A)는 이방성에칭만으로 형성해도 좋다.

다음에 상기 접속구멍(40A)에서 노출되는 n형 반도체영역(28), n⁺형 반도체영역(37)의 각각의 주면상에 산화규소막(부호를 붙이지 않음)을 형성한다. 산화규소막은 후공정의 열처리(n⁺형 반도체영역(41)을 형성하는 불순물의 확대확산)에 의해 층간절연막(40)에 첨가되어 있는 B 또는 P가 접속구멍(40A)를 통해서 n형 반도체영역(28), n⁺형 반도체영역(37) 및 p⁺형 반도체영역(38)의 주면부에 도입되는 것을 방지할 수 있다. B이 n형 반도체영역(28)이나 n⁺형 반도체영역(37)의 주면부에 도입되거나 P이 p⁺형 반도체영역(38)의 주면부에 도입된 경우에는 실효적인 불순물농도가 저하하여 각 반도체영역과 그것에 접속되는 배선(50)의 접촉저항값이 증대한다. 상기 산화규소막(30)은 12∼50nm정도의 박막으로 형성된다.

다음에 메모리셀 선택용 MISFETQs, n채널MISFETQn, Qo의 각각의 형성영역에 있어서 상기 접속구멍(40A)를 통해서 n형 반도체영역(28), n⁺형 반도체영역(37)의 각각의 주면부에 n형 불순물을 도입한다. n형 불순물은 상기 얇은 산화규소막을 통과시켜 각각의 주면부에 도입된다. 그리고, 이 n형 불순물에 확대확산을 실시하는 것에 의해 제31도에 도시한 바와 같이 고불순물농도의 n⁺형 반도체영역(41)을 형성한다. n⁺형 반도체영역(41)은 제조공정에 있어서의 마스크 맞춤어긋남으로 n형 반도체영역(28) 및 n⁺형 반도체영역(37)의 각각과 접속구멍(40A)가 어긋난 경우 접속구멍(40A)에 통과되는 배선(50)과 p^-형 웰영역(22)가 단락하는 것을 방지하기 위해서 형성되어 있다. 이 n⁺형 반도체영역(41)을 형성하는 n형 불순물은 예를들면 10¹⁵atoms/㎠정도의 고불순물농도의 As를 사용하여 110∼130KeV정도의 에너지의 이온주입법으로 도입한다. n⁺형 반도체영역(41)은 메모리셀M에 있어서 메모리셀선택용 MISFETQs의 한쪽의 n형 반도체영역(28)과 일체로 구성되어 소오스영역 또는 드레인영역의 일부를 구성한다. n⁺형 반도체영역(41)은 고불순물농도로 구성되어 있으므로 상층배선, 에를들면 상보성데이타선(50)과의 접촉저항값을 저감할 수 있다.

[배선형성공정 1]

다음에 제32도에 도시한 바와 같이 상기 접속구멍(40A)를 통해서 n⁺형 반도체영역(41), p⁺형 반도체영역(38)등과 접속하여 층간절연막(40)상을 연장하는 배선(50)을 형성한다. 배선(50)은 제조공정에 잇어서의 제1층째의 배선형성공정으로 형성한다. 배선(50)은 메모리셀어레이(11B) 및 그것과 칼럼어드레스 디코더회로(12) 사이에서는 상보성 데이타선(DL)(50)으로써 사용된다. 배선(50)은 천이금속막(50A0, 알루미늄막 또는 그 합금막(50B) 및 천이금속막(50C)의 각각을 순차로 적층한 3층구조로 구성되어 있다.

상기 배선(50)의 하층천이금속막(50A)는 CVD법으로 퇴적한 예를들면 WSi₂막으로 형성하고 50∼200nm정도의 막두께로 형성한다. WSi₂막의 반응생성식은 다음과 같다.

650∼700℃

WF₆+3SiCl₂H₂⇒ WSi₂+HCl+SiF₄+F₂

상기 중간층의 알루미늄막(50B)는 예를들면 스퍼터법으로 퇴적시켜 300∼600nm정도의 막두께로 형성한다.

상기 상층의 천이금속막(50C)는 스퍼터법으로 퇴적시킨 예를들면 MoSi₂막으로 형성하고 10∼40nm정도의 막두께로 형성한다.

이 배선(50)은 천이금속막(50A), 알루미늄막(50B), 천이금속막(50C)의 각각을 순차로 적층한후 포토리도그래피기술 및 에칭기술을 사용해서 가공한다. 이 배선(50) 및 그 상층의 배선(53)의 가공기술에 관해서는 다음에 상세히 설명한다.

[층간절연막 형성공정2]

다음에 상기 배선(50)상을 포함하는 기판전면에 층간절연막(51)을 형성한다. 층간절연막(51)은 산화규소막(퇴적형 절연막)(51A), 산화규소막(도포형 절연막)(51B), 산화규소막(퇴적형 절연막)(51C)의 각각을 순차로 적층한 3층구조로 구성되어 있다.

하층의 산화규소막(51A)는 플라즈마CVD법으로 퇴적하여 400∼700nm정도의 막두께로 형성한다.

중간층의 산화규소막(51B)는 층간절연막(51)의 표면을 평탄화하기 위해 형성되어 있다. 산화규소막(51B)는 SOG법으로 넓은 평탄화 패턴상에서 100∼150nm정도의 막두께로 도포하고, 그후 베이크처리(약 450℃)를 실시하여 표면을 에칭으로 후퇴시키는 것에 의해 형성되어 있다. 상기 에칭에 의한 후퇴로 산화규소막(51B)는 하층의 산화규소막(51A)의 표면의 단차형상중 오목부에만 형성된다. 또, 상기 에칭에 의한 후퇴로 하층의 단차형상의 볼록부에서는 하층의 산화규소막도 에칭되어 후퇴하여 산화규소막(51B) 도포후의 평탄도가 유지된다. 또, 층간절연막(51)의 중간층은 상기 산화규소막(51B)대신에 유기물막, 예를들면 폴리이미드계 수지막으로 형성해도 좋다.

상층의 산화규소막(51C)는 층간절연막(51) 전체로써의 막의 강도를 높이기 위해 예를들면 플라즈마CVD법으로 퇴적하여 500∼700nm정도의 막두께로 형성한다.

[접속구멍 형성공정3]

다음에 제33도에 도시한 바와 같이, 상기 층간절연막(51)에 접속구멍(52)를 형성한다. 접속구멍(52)는 층간절연막(51)의 상층의 산화규소막(51C)측에 등방성에칭을 실시해서 형성한 상측 접속구멍(52B), 하층의 산화규소막(51A)측에 이방성 에칭을 실시해서 형성한 하측 접속구멍(52A)로 형성되어 있다. 이 접속구멍(52)를 형성한후 에칭에 의한 손상을 회복하기 위해서 약 400℃정도의 열처리를 실행한다.

[배선형성공정 2]

다음에 상기 제1도에 도시한 바와 같이, 접속구멍(52)를 통해서 배선(50)에 접속하도록 층간절연막(51)상을 연장하는 배선(53)을 형성한다. 이 배선(53)은 제2층째의 배선형성공정에 의해 형성된다. 배선(53)은 상술한 바와 같이 천이금속막(53A), 알루미늄막(또는 그 합금막)(53B) 및 천이금속막(53C)의 각각을 순차로 적층한 3층구조로 구성되어 있다.

상기 하층의 천이금속막(53A)는 스퍼터법으로 퇴적시킨 예를들면 MoSi₂막으로 형성하고 50∼100nm정도의 막두께로 형성한다.

중간층의 알루미늄막(50B)는 스퍼터법으로 퇴적시켜 상기 배선(50)의 알루미늄막(50B)에 비해서 두꺼운 700∼1000nm정도의 막두께로 형성한다.

상층의 전이금속막(53C)는 스퍼터법으로 퇴적시킨 예를들면 MoSi₂막으로 형성하고 10∼40nm정도의 막두께로 형성한다.

이 배선(53)은 천이금속막(53A), 알루미늄막(53B) 및 천이금속막(53C)의 각각을 순차로 적층한후 포토리도그래피기술 및 에칭기술을 사용해서 가공한다. 이 배선(53)의 가공기술에 관해서는 다음에 상세히 설명한다.

상기 배선(53)을 형성하는 공정 다음에 배선(53)을 가공하는 에칭에 의한 손상을 회복하기 위해 열처리를 실시한다.

[패시베이션막 형성공정]

다음에 상기 제1도 및 제15도에 도시한 바와 같이 상기 배선(53) 상을 포함하는 기판전면에 패시베이션막(54)을 형성한다. 패시베이션막(54)는 상술한 바와 같이 산화규소막(54A), 질화규소막(54B) 및 수지막(54C)의 각각을 순차로 적층한 복합막으로 형성되어 있다. 이 패시베이션막(54)의 하층의 산화규소막(54A)는 150∼600nm정도의 막두께로 형성한다.

상기 중간층의 질화규소막(54B)는 예를들면 플라즈마CVD법으로 퇴적하여 1.0∼1.2㎛정도의 막두께로 형성한다. 상기 상층의 수지막(54C)는 예를들면 도포법에 의해 도포된 폴리이미드계 수지막으로 형성되고 3∼12㎛정도의 막두께로 형성되어 있다.

다음에 상기 DRAM(1)의 외부단자BP의 형성영역에 있어서 상기 패시베이션막(54)의 상층의 수지막(54C)에 본딩 열린구멍(56)을 형성한다. 이 본딩 열린구멍(56)은 포토리도그래피기술 및 에칭기술을 사용해서 형성한다. 그리고, 그후, 상기 외부단자BP의 형성영역에 있어서 상기 패시베이션막(54)의 중간층 질화규소막(54B)와 하층의 실란막(54A)의 각각을 순차로 제거하여 본딩 열린구멍(55)를 형성한다. 이 본딩 열린구멍(55)는 예를들면 이방성에칭으로 형성한다. 또, 이 본딩 열린구멍(55)를 형성하는 공정과 동일 제조공정에 의해 상기 제15도에 도시한 바와 같이 외부단자BP의 형성영역에 있어서 배선(53)의 상층의 천이금속막(53C)를 제거할 수 있다.

이들 일련의 공정을 실시하는 것에 의해 본 실시예의 DRAM(1)이 완성된다.

다음에 상술한 DRAM(1)의 제조프로세스에 있어서, 각각의 주요부의 제조공정에 관해서 상세히 설명한다.

[게이트배선 형성공정 2]

먼저 상기 제27도에 도시한 메모리셀M의 적층구조의 정보축적용 용량소자C의 하층전극층(33)은 초핑에칭법으로 가공한다.

초핑에칭장치는 제34도(주요부 개략구성도)에 도시한 바와 같이 에칭실(70)에 제어밸브(71A)를 개재시켜서 여러개의 분기된 에칭가스공급관(72A)∼(72C)가 접속되어 있다. 또, 상기 에칭실(70)에는 배기관(70A)가 마련되어 있다.

분기된 에칭가스공급관(72A)는 제어밸브(71B), 매스플로 컨트롤러(MFC)(73A)의 각각을 통해서 에칭실(70)에 에칭가스G1을 공급할 수 있도록 구성되어 있다. 분기된 에칭가스공급관(72B)는 제어밸브(71C), 매스플로 컨트롤러(73B)를 통해서 에칭실(70)에 에칭가스G2를 공급할 수 있도록 구성되어 있다. 마찬가지로 분기된 에칭가스공급관(72C)는 제어밸브(71D)와 매스플로 컨트롤러(73C)의 각각을 통해서 에칭실(70)에 에칭가스G3을 공급할 수 있도록 구성되어 있다. 각 매스플로 컨트롤러(73A)∼(73C)의 각각은 초핑컨트롤러(CC)(74)에 의해 제어되고 있다. 상기 초핑컨트로러(74)는 에칭가스공급관(72A)∼(72C)의 각각에 흐르는 에칭가스의 유량을 교대로 제어할 수 있게 구성되어 있다.

상기 에칭가스공급관(72A)에 흐르는 에칭가스G1은 이방성에칭가스, 예를들면 할로겐화합물(C₂Cl₂F₄)을 사용한다. 이 에칭가스 G1의 유량은 제35도(가스유량의 타이밍도)에 도시한 바와 같이 정기적으로 증감시키고 있다. 이 가스유량의 제어는 상기 초핑컨트롤러(74)에 의해 제어되고 있다. 제38도(에칭속도와 테이퍼각도의 관계를 도시한 도면)에 도시한 바와 같이 에칭가스G1의 유량을 증가한 경우 에칭의 이방성을 높일 수 있다.

한편, 에칭가스공급관(72B), (72C)의 각각에 흐르는 에칭가스G2,G3의 각각은 등방성에칭가스, 예를들면 할로겐원소(SF₆)를 사용한다. 에칭가스G2의 유량은 제36도(가스유량의 타이밍도)에 도시한 바와 같이 정기적으로 증감시키고 있다. 이 가스유량의 제어는 상기 초핑컨트롤러(74)에 의해 제어되고, 상기 에칭가스G2는 에칭가스G1의 유량을 증가했을 때 감소시키고, 감소시켰을때 증가시키고 있다. 제38도에 도시한 바와 같이 에칭가스G2의 유량을 증가한 경우 에칭의 등방성을 높일 수 있다. 에칭가스G3의 유량은 제37도(가스유량의 타이밍도)에 도시한 바와 같이 일정하게 하고 있다. 이 가스유량의 제어는 상기 초핑컨트롤러(74)에 의해 제어되고, 상기 에칭가스G3은 에칭가스G1의 유량을 증가했을때보다 적게, 또한 감소시켰을때보다 많이 흐르게 하고 있다. 제38도에 도시한 바와 같이 에칭가스G3은 에칭의 등방성을 높일 수 있다.

이 초핑에칭장치는 상기 에칭가스G1과 에칭가스G2의 각각을 상기 제35도 및 제36도에 도시한 바와 같이 에칭실(70)에 흐르게 하여 상기 적층구조의 정보축적용 용량소자C의 하층전극층(33)의 다결정규소막을 가공하고 있다. 즉, 다결정규소막은 이방성에칭과 등방성에칭의 각각을 교대로 반복 실행하는 것에 의해 가공되고 있다. 이 에칭의 반복은 1초이하의 고속으로 실행된다. 에칭의 반복이 고속으로 실행되는 경우 이방성에칭으로 다결정규소막을 에칭중에 그 측벽에 유기폴리머가 부착되고, 등방성에칭으로 상기 유기폴리머가 파괴되기 전에 재차 이방성에칭을 실행하여 새로 유기폴리머를 부착할 수 있다. 유기폴리머는 등방성에칭에 따른 사이드에칭의 스토퍼층으로써 작용하므로 등방성에칭시에도 에칭의 이방성을 높일 수 있다. 통상, 상기 다결정규소막을 이방성에칭으로 에칭한 경우, 특히 바닥표면의 단차부에서 에칭나머지가 생기므로 약500%정도의 오버에칭이 실시되지만 상기 초핑에칭법을 사용하는 것에 의해 등방성에칭으로 상기 에칭나머지를 제거하면서 에칭의 이방성을 확보할 수 있다.

구체적으로는 에칭가스의 전체유량중 약 10%정도의 에칭가스G1을 가지면 극단적인 이방성을 나타내고, 30%정도의 에칭가스G2를 가지면 극단적인 등방성을 나타낸다. 본 발명자들의 실험결과에 의하면 약 100∼150%정도의 오버에칭량으로 에칭나머지를 제거할 수 있다.

또, 상기 초핑에칭법은 에칭가스G3(가스유량은 일정)과 에칭가스G1(가스유량은 정기적으로 증감)을 조합해서 실행해도 좋다.

이와 같이, 단차형상을 갖는 하부(층간절연막(31))의 표면상에 형성된 다결정규소막(하층전극층(33))을 이방성에칭으로 패터닝하는 DRAM(1)의 형성방법에 있어서, 상기 다결정규소막을 이방성에칭과 등방성에칭의 각각을 교대로 반복 실행하는 것에 의해 패터닝한다. 이 구성에 의해, 상기 다결정규소막의 패터닝시 에칭의 이방성을 확보하면서 등방성에칭으로 바닥의 단차형상 부분의 표면상의 에칭나머지를 저감할 수 있으므로 오버에칭량을 저감하여 하부표면의 손상이나 파괴를 방지할 수 있다.

또, 상기 이방성에칭은 이 이방성에칭으로 다결정규소막의 패터닝된 측면에 부착하는 유기폴리머가 등방성에칭에 의해 파괴되기 전에 재차 실행한다. 이 구성에 의해, 상기 이방성에칭으로 생성되는 유기폴리머는 등방성에칭의 스토퍼층으로써 작용하므로 등방성에칭의 사이드에칭량을 저감하여 에칭의 이방성을 높일 수 있다.

또, 상기 초핑에칭장치는 에칭실(70)을 마련하고, 이 에칭실(70)에 매스플로 컨트롤러(73A)를 개재시켜서 이방성에칭가스G1을 공급하는 가스공급계 및 매스플로 컨트롤러(73B) 또는 (73C)를 개재시켜서 등방성에칭가스G2 또는 G3을 공급하는 가스공급계의 각각을 마련하고, 상기 매스플로 컨트롤러(73A), (73B) 또는 (73C)의 각각에 흐르는 가스공급량을 교대로 반복제어하는 초핑컨트롤러(74)를 마련한다. 이 구성에 의해, 상기 초핑에칭법을 실현할 수 있다.

또, 상기 초핑에칭법은 이방성에칭가스G1, 등방성에칭가스G2 또는 G3의 각각을 연속적으로 교대로 반복해서 흐르게 하고 있으므로 배기처리가 없어 에칭시간을 대폭으로 단축할 수 있다.

또한, 이 초핑에칭법은 상기 하층전극층(33)의 단결정규소막에 한정되지 않고, 상기 메모리셀선택용 MISFETQs의 게이트전극(26)과 적층구조의 정보축적용 용량소자C의 상층전극층(35)의 각각의 다결정규소막에도 적용할 수 있다.

또, 상기 초핑에칭법은 알루미늄막을 주체로 하는 상기 배선(50),(53)에도 적용할 수 있다. 이 경우, 이방성에칭가스G1로써는 CF₄, CHF₃, CClF₃등을 사용한다. 등방성에칭가스G2로써는 Cl₂또는 G3으로써는 BCl₃등을 사용한다.

[게이트배선 형성공정 1,2,3]

상기 제23도에 도시한 메모리셀M의 메모리셀선택용 MISFETQs의 게이트전극(26)(워드선(26)도 포함), 제27도에 도시한 메모리셀M의 적층구조의 정보축적용 용량소자C의 하층전극층(3), 제29도에 도시한 상기 적층구조의 정보축적용 용량소자C의 상층전극층(35)의 각각은 저온 이방성에칭으로 가공한다.

먼저, DRAM(1)(다이싱공정전의 반도체웨이퍼)을 정전흡착판을 개재시켜서 에칭실내의 하부전극에 직접 흡착시킨다. 이 하부전극은 항상 냉각되어 결과적으로 반도체웨이퍼는 상온이하의 온도로 유지된다. 이 상태에서 이방성에칭을 실행하여 다결정규소막을 소정의 형상으로 가공하는 것에 의해 상기 게이트전극(26), 하층전극층(33) 또는 상층전극층(35)를 형성할 수 있다.

이방성에칭가스(할로겐화합물C₂Cl₂F₄)는 에칭실의 내벽에 비해서 온도가 낮은 반도체웨이퍼표면에 많이 퇴적되므로 저온이방성에칭의 채용은 상기 이방성에칭가스의 유량을 저감할 수 있으며, 또 에칭실내벽에 부착되는 오염물질을 저감할 수 있다.

[배선형성공정 1, 2]

상기 제32도에 도시한 배선(50), 상기 제1도에 도시한 배선(53)의 각각은 제39도(장치의 개략적인 구성도)에 도시한 예칭처리-애싱처리-습식처리-건조처리의 각각을 일괄해서 연속처리하는 연속처리장치를 사용하여 가공한다.

제39도에 도시한 연속처리장치(80)은 로드/언로드실(81), 로드실(82), 에칭실(83), 애싱실(84), 언로드실(85), 수세처리실(86), 베이크건조실(87)의 각각을 계열적으로 마련하고 있다. 상기 로드실(82), 에칭실(83), 애싱실(84) 및 언로드실(85)의 각각은 장치외부의 대기와 차폐된 버퍼실(동일진공계내)(80A)에 배치되어 있다. 버퍼실(80A)는 예를들면 10^-3∼10^-6기압정도의 진공도를 유지하고 있다.

연속처리장치(80)의 로드/언로드실(81)에는 로드카세트(8A)가 착탈이 자유롭게 장착되도록 구성되어 있다. 이 로드카세트(81A)는 미처리의 반도체웨이퍼(100)을 여러개 수납할 수 있게 구성되어 있다. 로드카세트(81A)에 수납된 반도체웨이퍼(100)은 반송용 암(88A)를 거쳐서 버퍼실(80A)내에 배치된 로드실(82)로 반송된다.

상기 로드실(82)로 반송된 반도체웨이퍼(100)은 스윙암(88B)를 거쳐서 에칭실(83)으로 반송된다. 에칭실(83)은 미리 포토리도그래피기술로 형성된 에칭마스크(포토레지스트막)를 사용하여 이방성에칭법(또는 상술한 초핑에칭법)에 의해 상기 배선(50) 또는 (53)을 형성한다. 이방성에칭가스로써는 할로겐화합물(BCl₃+CF₄) 및 할로겐원소(Cl₂)의 혼합가스를 사용한다. 에칭실(83)은 예를들면 에칭시에 10^-1∼10^-3기압정도의 진공도로 되어 있다.

상기 에칭실(83)에서 에칭처리가 실시된 반도체웨이퍼(100)은 대기중에 개방되는 일없이 스윙암(88C)를 거쳐서 애싱실(84)로 반송된다. 애싱실(84)는 상기 에칭마스크(포토레지스트막)를 할로겐화합물(CF₄또는 CHF₃) 및 산소(O₂)의 혼합가스로 제거한다. 애싱실(84)는 예를들면 2∼10^-1기압정도의 진공도로 유지된 상태에 있어서 약25∼200℃정도의 온도에서 애싱처리가 실행된다.

애싱실(84)에서 애싱처리가 실시된 반도체웨이퍼(100)은 스윙암(88C)를 거쳐서 언로드실(85)로 반송된다. 언로드실(85)로 반송된 반도체웨이퍼(100)은 반송암(88D)를 거쳐서 수세처리실(86)으로 반송된다. 이 수세처리실(86) 및 이 뒤의 베이스건조실(87)은 버퍼실(80A)의 외부(연속처리장치(80)의 내부)에 배치되어 대기압으로 유지되어 있다.

상기 수세처리실(86)은 상기 에칭처리로 발생한 할로겐원소(Cl₂)를 제거하는 처리이다. 이 할로겐원소는 연속처리장치(80)의 외부의 대기, 특히 H₂O에 접촉하면 배선(50)의 알루미늄막 또는 그 합금막(50B) 또는 배선(53)의 알루미늄막 또는 그 합금막(53B)가 노출하는 표면을 부식시켜버린다. 상기 수세처리후 반도체웨이퍼(100)은 반송암(88E)에 의해 베이크건조실(87)로 반송되어 이 베이크건조실(87)에서 건조된다. 베이크건조처리가 종료하면 반도체웨이퍼(100)은 언로드카세트(81B)에 수납된다.

상기 언로드카세트(81B)에 수납된 반도체웨이퍼(100)은 상기 연속처리장치(80)과는 다른 장치에 의해 세정처리, 건조처리 및 불활성처리의 각각이 실시된다. 상기 세정처리는 에칭후의 이물질이나 상기 배선(50)의 알루미늄막(50B) 또는 상기 배선(53)의 알루미늄막(53B)의 노출하는 표면에 부착하는 사이드막(예를들면 Al등을 포함하는 화합물박막)을 제거하는 처리이다. 이 세정처리는 알카리세정액 또는 산세정액에 의해 실행된다. 상기 건조처리는 세정후의 건조이다. 상기 불활성처리는 상기 알루미늄막(50B) 또는 (53B)의 노출하는 표면에 산화피복을 형성하는 처리이다.

이와 같이, 이방성에칭에 의해 알루미늄막 또는 그 합금막(50B) 또는 (53B)를 패터닝하는 DRAM(1)의 형성방법에 있어서, 상기 알루미늄막(50B) 또는 (53B)를 퇴적하고 그 표면상에 에칭마스크(포토레지스트막)을 형성하는 공정, 할로겐원소 및 할로겐화합물을 에칭가스로 하는 이방성에칭을 사용하여 진공계내(버퍼실(80A)내)에서 상기 알루미늄막(50B) 또는 (53B)에 소정의 패터닝을 실시하는 공정, 상기 이방성에칭공정과 동일 진공계 내에서 상기 에칭마스크를 할로겐화합물 및 산소가스를 사용하는 애싱에 의해 제거하는 공정 및 상기 이방성에칭처리에 의해 생성되는 염소를 장치외부의 대기와 차폐된 시스템내에서 세정한후 건조시키는 공정을 구비한다. 이 구성에 의해, 상기 애싱처리를 에칭처리와 동일 진공계내에서 실행하고, 상기 이방성에칭처리에서 발생하는 염소를 대기와 차폐된 시스템내에서 실행하는 수세처리(86)에 의해 제거할 수 있으므로 상기 알루미늄막(50B) 또는 (53B)의 부식을 저감할 수 있다.

또, 상기 배선(50), (53)의 각각은 제40도(장치의 개략적인 구성도)에 도시한 에칭처리-저온애싱처리-진공베이크처리의 각각을 일괄해서 연속처리하는 연속처리장치를 사용하여 가공한다.

제40도에 도시한 연속처리장치(80Ⅰ)는 로드/언로드실(81), 로드실(82), 에칭실(83), 저온애싱실(84A), 질소가스블로진공베이크실(85)의 각각을 계열적으로 마련하고 있다. 상기로드실(82), 에칭실(83), 저온에싱실(84A), 질소가스블로 진공베이크실(89) 및 언로드실(85)의 각각은 버퍼실(80A)에 배치되어 있다.

상기 에칭처리가 실시된 반도체웨이퍼(100)은 스윙암(88C)를 거쳐서 저온애싱실(84A)로 반송된다. 저온애싱실(84A)는 에칭실(83)과 동일 진공계내의 버퍼실(80A)내에 배치되고, 실온(약20℃)이하의 저온도에 있어서 애싱처리를 실행하고 있다. 이 애싱처리는 상술한 바와 같이 할로겐화합물 및 산소의 혼합가스에 의해 에칭마스크를 제거하는 처리이다. 저온애싱처리는 상기 배선(50)의 알루미늄막(50B) 또는 배선(53)의 알루미늄막(53B)의 측면 및 레지스트의 측면에 부착한 사이드막중의 Al이 산화되어 Al₂O₃화되지 않는 저온영역에 있어서의 애싱처리이다.

상기 저온애싱처리가 실시된 반도체웨이퍼(100)은 스윙암(88C)를 거쳐서 질소가스블로 진공베이크실(89)로 반송된다.

이 질소가스블로 진공베이크실(89)는 핫플레이트 또는 가열램프에 의해 반도체웨이퍼(100)의 표면을 약 200∼400℃로 가열하여 상기 에칭처리에서 발생한 할로겐원소를 저감하도록 구성되어 있다. 또, 질소가스블로 진공베이크실(89)는 상기 반도체웨이퍼(100)의 가열중에 고순도의 질소가스(N₂:노점-60℃이하)를 캐리어가스로써 흐르게 하여 공기나 산소의 혼입을 저감하고 있다.

상기 진공베이크처리후는 상기와 마찬가지로 세정처리, 건조처리 및 불활성처리의 각각을 순차로 실행한다.

이와 같이 이방성에칭에 의해 알루미늄막(50B) 또는 (53B)를 패터닝하는 DRAM(1)의 형성방법에 있어서, 상기 알루미늄막(50B) 또는 (53B)를 퇴적하고 이 표면상에 에칭마스크를 형성하는 공정, 할로겐원소 및 할로겐화합물을 에칭가스로 하는 이방성에칭을 사용하여 진공계내에서 상기 알루미늄막(50B) 또는 (53B)에 소정의 패터닝을 실시하는 공정, 상기 이방성에칭공정과 동일 진공계내에서 상기 에칭마스크를 할로겐화합물 및 산소가스를 사용하는 실온이하의 저온애싱으로 제거하는 공정 및 상기 저온애싱처리와 동일 진공계내에서 상기 소정의 패터닝이 실시된 알루미늄막 또는 그 합금막에 진공베이크처리를 실시하는 공정을 구비한다.

이 구성에 의해, 상기 애싱처리를 저온도에서 또한 에칭처리와 동일진공계내에서 실행하고 있으므로 알루미늄막(50B) 또는 (53B)의 측벽 및 레지스트의 측벽에 부착한 사이드막중의 Al이 Al₂O₃화되는 것을 저감할 수 있어 사이드막의 제거가 용이하게 됨과 동시에 상기 이방성에칭처리에서 진공베이크처리까지 대기중에 개방되는 일없이 동일 진공계내에서 실행하며, 또한 이방성에칭처리에서 발생하는 염소를 진공베이크처리로 저감할 수 있으므로 상기 알루미늄막(50B) 또는 (53B)의 부식을 저감할 수 있다.

또, 상기 배선(50), (53)의 각각은 제41도(장치의 개략적인 구성도)에 도시한 에칭처리-저온애싱처리-진공베이크처리-세성처리-불활성처리의 각각을 일괄해서 연속처리하는 연속처리장치를 사용하여 가공한다.

제41도에 도시한 연속처리장치(80Ⅱ)는 로드/언로드실(81), 로드실(82), 에칭실(83), 저온애싱실(84A), 질소가스블로 진공베이크실(89), 언로드실(85), 세정처리실(90), 불활성처리실(91)의 각각을 계열적으로 마련하고 있다. 즉, 연속처리장치(80Ⅱ)는 상기 연속처리장치(80Ⅰ)와 그 장치에서 실행되는 처리이후의 처리를 실행하는 처리장치를 조합해서 구성되어 있다. 상술한 바와 같이 세정처리실(90)은 산 및 알카리세정액 또는 산세정액으로 이물질이나 사이드막을 제거하도록 구성되어 있다. 상기 불활성처리실(91)은 알루미늄막(50B) 또는 (53B)의 표면에 산화피막을 생성하는 처리이다.

또, 상기 애싱처리 또는 저온애싱처리는 상술한 바와 같이 할로겐화합물(CF₄)와 산소의 혼합가스로 실행하고 있다. 산소는 에칭마스크를 제거하는 작용을 하고, 할로겐화합물은 에칭마스크의 제거속도를 높이는 작용을 한다. 상기 배선(50)의 표면에는 얇은 막두께의 천이금속막(50C), 배선(53)의 표면에는 얇은 막두께의 천이금속막(53C)의 각각이 마련되어 있고, 상기 혼합가스를 사용하는 애싱처리에 있어서는 상기 천이금속막(50C), (53C)의 각각을 오버애싱에 의해 제거해버린다. 그래서, 본 실시예에 있어서 상기 애싱처리 또는 저온애싱처리는 배선(50)의 천이금속막(50C) 또는 배선(53)의 천이금속막(53C)의 표면이 노출될때까지 상기 혼합가스로 애싱하고(저스트애싱하고), 그후 산소가스만으로 오버애싱하고 있다.

[실시예 2]

본 실시예 2는 상기 실시예 1의 DRAM(1)에 있어서 메모리셀M의 면적을 축소하여 집적도를 향상한 본 발명의 실시예 2이다.

본 발명의 실시예 2인 DRAM의 메모리셀어레이의 평면구조를 제42도(주요부 평면도)에 도시한다.

본 실시예 2의 DRAM(1)은 제42도에 도시한 바와 같이 메모리셀M의 메모리셀선택용 MISFETQs의 한쪽의 n형 반도체영역(28)과 상보성데이타선(DL)(50)을 접속하는 접속구멍(40B)를 적층구조의 정보축적용 용량소자C의 상층전극층(35)에 대해서 자기정합으로 형성하고 있다. 상기 접속구멍(40A)내에 있어서 상보성 데이타선(50)과 상층전극층(35)의 각각은 제42도에는 도시하지 않은 분리용 절연막(35A)에 의해 전기적으로 분리되어 있다.

다음에 상기 DRAM(1)의 구체적인 제조방법에 대해서 제43도∼제45도(소정의 제조공정마다 도시한 메모리셀어레이 및 주변회로의 CMOS의 주요부 단면도)를 사용해서 간단히 설명한다.

먼저, 상기 실시예 1의 제29도에 도시한 공정과 마찬가지로 메모리셀M의 적층구조의 정보축적용 용량소자C의 상층전극층(35)를 형성하는 다결정규소막을 퇴적한후, 이 다결정규소막상에 에칭마스크(67A)를 형성한다. 에칭마스크(67A)는 상기 실시예 1의 제29도에 도시한 에칭마스크(67)과 달리 메모리셀M과 상보성데이타선(50)의 접속영역을 포함하는 메모리셀어레이(11B)의 전역을 피복하도록 형성되어 있다.

그후, 상기 에칭마스크(67A)를 사용하여 주변회로영역의 상기 다결정규소막, 유전체막(34) 및 층간절연막(31)의 각각을 순차로 에칭하는 것에 의해 제43도에 도시한 바와 같이 상층전극층(35)가 형성된다. 이 상층전극층(35)를 형성하는 것에 의해 적층구조의 정보축적용 용량소자C가 거의 완성된다.

다음에 제44도에 도시한 바와 같이 상기 상층전극층(35)의 표면상을 포함하는 기판전면에 절연막(36)을 형성한후 층간절연막(39)와 (40)의 각각을 순차로 적층한다.

다음에 메모리셀어레이(11B)내의 메모리셀M과 상보성데이타선(50)의 접속영역에 있어서 층간절연막(40), (39), 절연막(36) 및 상층전극층(35)의 각각을 순차로 에칭하는 것에 의해 제거하는 접속구멍(40B)의 일부를 형성한다. 이 에칭은 예를들면 이방성에칭법(또는 등방성에칭법을 조합해도 좋다)으로 실행하며 유전체막(34)(또는 층간절연막(31))을 에칭스토퍼층으로써 사용한다.

다음에 상기 접속구멍(40B)의 일부에서 노출하는 유전체막(34)(특히 질화규소막(34A))를 내산화마스크로써 사용하고, 상기 접속구멍(40B)의 일부의 내벽에 노출하는 상층전극층(35)의 표면을 산화하여 분리용 절연막(산화규소막)(35A)를 형성한다. 이 분리용 절연막(35A)는 예를들면 적어도 100nm정도의 막두께로 형성된다. 그후, 상기 접속구멍(40B)의 일부에서 노출하는 유전체막(34)와 층간절연막(31)의 각각을 순차로 에칭하는 것에 의해 제45도에 도시한 바와 같이 접속구멍(40B)는 완성된다. 또, 상기 분리용 절연막(35A)는 유전체막(34)를 내산화마스크로써 사용하지 않고(조건에 따라서는 에칭시에 제거된다) 다른 공정으로 내산화마스크를 형성해도 좋다.

다음에 상기 실시예 1과 마찬가지로 n⁺형 반도체영역(41)을 형성하고, 상보성데이타선(50) 및 그 이외의 배선(50)을 형성한다. 그 이후의 제조공정은 상기 실시예 1과 마찬가지이므로 설명은 생략한다.

상기 실시예 1의 DRAM(1)의 메모리셀M은 상보성데이타선(50)을 접속하는 접속구멍(40B)와 메모리셀선택용 MISFETQs의 게이트전극(26), 적층구조의 정보축적용 용량소자C의 상층전극층(35)의 각각의 사이에 제조공정에 있어서의 맞춤여유치수를 확보하고 있다. 상층전극층(35)는 그 하층의 하층전극층(33)과의 사이에 맞춤여유치수를 확보하고 있고, 이 하층전극층(33)은 그 하층의 게이트전극(26)과의 사이에 맞춤여유치수를 확보하고 있다. 그러나, 본 실시예 2의 DRAM(1)은 상기 접속구멍(40B)와 상층전극층(35)의 각각이 자기정합으로 형성되므로 양자간의 맞춤여유치수에 해당하는 분만큼 메모리셀M의 면적을 축소하여 집적도를 형성할 수 있다.

[실시예 3]

본 실시예 3은 상기 실시예 1의 DRAM(1)에 있어서 적층구조의 정보축적용 용량소자C의 전하축적량을 향상해서 메모리셀면적을 축소하며, 또한 상보성데이타선의 스텝커버리지를 향상한 본 발명의 실시예 3이다.

본 발명의 실시예 3인 DRAM의 메모리셀어레이 및 주변회로의 제조방법에 대해서 제46도∼제50도(소정의 제조공정마다 도시한 주요부 단면도)을 사용해서 간단히 설명한다.

먼저, 상기 실시예 1의 제23도에 도시한 공정과 마찬가지로 게이트절연막(25)상을 포함하는 기판전면에 게이트전극(26) 및 워드선(26)으로써 사용되는 다결정규소막과 층간절연막(27C)의 각각을 순차로 적층한다. 층간절연막(27C)는 적층구조의 정보축적용 용량소자C의 전하축적량을 증가하기 위해서 예를들면 600nm정도의 두꺼운 막두께로 형성한다. 층간절연막(27C)로써는 상기와 마찬가지로 무기실란가스 및 산화질소가스를 소오스가스로 하는 CVD법으로 퇴적한다.

다음에 메모리셀어레이(11B)의 메모리셀선택용 MISFETQs, 주변회로의 n채널MISFETQn 및 p채널MISFETQp의 각각의 형성영역에 있어서 상기 층간절여막(27C)에 에칭을 실시하여 얇은 막두께의 층간절연막(27)을 형성한다. 층간절연막(27)은 예를들면 300nm정도의 막두께까지 에칭한다.

다음에 제46도에 도시한 바와 같이, 상기 층간절연막(27), (27C)와 다결정규소막의 각각을 순차로 이방성에칭에 의해 에칭하여 게이트전극(26)과 워드선(26)의 각각을 형성한다. 제46도에 도시한 바와 같이 메모리셀선택용 MISFETQs, n채널 MISFETQn 및 p채널MISFETQp의 각각의 게이트전극(26)상에는 얇은 층간절연막(27)이 형성된다. 한편, 워드선(26)상에는 두꺼운 층간절연막(27C)가 형성된다.

다음에 제47도에 도시한 바와 같이, n형 반도체영역(28)과 p형 반도체영역(30)의 각각을 형성한다. n형 반도체영역(28)을 형성하는 것에 의해 메모리셀선택용 MISFETQs가 거의 완성된다.

다음에 제48도에 도시한 바와 같이, 상기 게이트전극(26)의 측벽 및 그 상층의 층간절연막(27)의 측벽에 사이드월스페이서(29), 상기 워드선(26)의 측벽 및 층간절연막(27C)의 측벽에 사이드월스페이서(29A)를 각각 형성한다.

다음에 상기 층간절연막(27), (27C)의 각각을 포함하는 기판전면에 층간절연막(31)을 형성한후 제49도에 도시한 바와 같이 상기 실시예 1과 마찬가지로 접속구멍(31A) 및 (32)를 형성한다.

다음에 제50도에 도시한 바와 같이, 메모리셀M의 형성영역에 있어서 층간절연막(31)을 개재시켜서 층간절연막(27), (27C)의 각각의 상부에 신장된 적층구조의 정보축적용 용량소자C의 하층전극층(33)을 형성한다. 제50도에 도시한 바와 같이, 하층전극층(33)은 워드선(26)의 상부에 있어서 높이방향으로 면적을 증가하고 있으므로 적층구조의 정보축적용 용량소자C의 전하축적량을 증가할 수 있다. 또, 하층전극층(33)은 게이트전극(26)의 상부에 있어서 단차형상을 저감하고(애스펙트비를 작게 하고)있으므로 상보성데이타선(50)과 메모리셀M의 접속영역에 있어서 상보성데이타선(50)의 스텝커버리지를 향상할 수 있다. 또, 하층전극층(33)은 상술한 바와 같이 전하축적량을 증가할 수 있으므로 막두께를 얇게 할 수 있어 n형 불순물의 도입이나 가공을 간단하게 할 수 있다.

상기 하층전극층(33)을 형성하는 공정이후는 상기 실시예 1과 마찬가지이므로 여기에서의 설명은 생략한다.

이와 같이, 상보성데이타선(50)과 워드선(26)의 교차부에 메모리셀M이 배치되고, 이 메모리셀M이 메모리셀선택용 MISFETQs와 적층구조의 정보축적용 용량소자C의 직렬회로로 구성되는 DRAM(1)에 있어서, 상기 메모리셀M의 적층구조의 정보축적용 용량소자C의 하층전극층(33)을 이 메모리셀M의 메모리셀선택용 MISFETQs의 게이트전극층(26)과 그 게이트폭방향에 인접하는 다른 메모리셀M을 선택하는 워드선(26)사이에 각각 중첩되도록 구성하고, 상기 하층전극층(33)과 상기 워드선(26) 사이의 층간절연막(27C)를 상기 하층전극층(33)과 상기 게이트전극(26)사이의 층간절연막(27)에 비해 두껍게 구성한다. 이 구성에 의해, 상기 하층전극층(33)과 워드선(26)사이의 층간절연막(27C)를 두껍게 하여 하층전극층(33)의 단차를 높게 했으므로 하층전극층(33)의 면적을 높이방향에서 증가하여 적층구조의 정보축적용 용량소자C의 전하축적량을 증가할 수 있음과 동시에 상기 하층전극층(33)과 게이트전극(26)사이의 층간절연막(27)을 얇게 하여 메모리셀선택용 MISFETQs와 상보성데이타선(50)의 접속부분의 단차를 낮게 했으므로 상기 접속부분에서의 애스펙트비를 작게 하여 상보성데이타선(50)의 단선불량을 저감할 수 있다. 이 결과, α선 소프트에러내압을 향상하여 DRAM(1)의 집적도를 향상할 수 있음과 동시에 DRAM(1)의 전기적 신뢰성을 향상할 수 있다.

또한, 상기 층간절연막(27), (27C)의 각각은 각각의 공정으로 형성한 절연막으로 형성해도 좋다.

[실시예 4]

본 실시예 4는 상기 실시예 1의 DRAM에 있어서 메모리셀의 적층구조의 정보축적용 용량소자C의 하층전극층의 막두께를 두껍게 하여 전하축적량을 증가한 본 발명의 실시예 4이다.

본 발명의 실시예 4인 DRAM의 메모리셀의 단면구조를 제51도∼제54도(주요부 단면도)에 도시한다.

제51도에 도시한 DRAM(1)의 메모리셀M은 적층구조의 정보축적용 용량소자C의 하층전극층(33)의 막두께를 두껍게 구성하고 있다. 예를들면 하층전극층(33)은 접속구멍(32)의 내부를 확실하게 매립하여 그 표면이 실질적으로 평탄화될 정도의 막두께 또는 그 이상의 막두께로 형성되어 있다. 예를들면 접속구멍(32)의 열린구멍치수L(게이트전극(26)과 워드선(26) 사이의 치수)을 약 1.0㎛로 한 경우 하층전극층(33)의 막두께T는 약 500nm정도 또는 그 이상으로 형성한다(T≥1/2×L).

이와 같이 구성되는 적층구조의 정보축적용 용량소자C는 하층전극층(33)의 끝면의 면적을 증가하고, 이 끝면에서 전하축적량을 증가할 수 있으므로 메모리셀M의 면적을 축소하여 DRAM(1)의 집적도를 향상할 수 있다.

제52도에 도시한 DRAM(1)의 메모리셀M은 적층구조의 정보축적용 용량소자C의 하층전극층(33)을 상기 접속구멍(32)가 매립되기 직전의 막두께로 형성하고 있다.

이와 같이 구성되는 적층구조의 정보축적용 용량소자C는 하층전극층(33)의 막두께가 어느 정도 두꺼우므로 하층전극층(33)의 끝면에서 전하축적량을 증가할 수 있음과 동시에 상기 접속구멍(32) 및 (31A)의 단차형상에 따라서 하층전극층(33)을 형성하여 상기 단차에 해당하는 분만큼 높이방향으로 하층전극층(33)의 면적을 증가할 수 있으므로 전하축적량을 증가할 수 있다. 즉, 상기 적층구조의 정보축적용 용량소자C의 전하축적량의 증가는 메모리셀M의 면적을 축소하여 DRAM(1)의 집적도를 향상할 수 있다.

제53도 및 제54도에 도시한 DRAM(1)의 메모리셀M은 적층구조의 정보축적용 용량소자C의 하층전극층(33)을 여러개의 층으로 구성하고 있다. 제53도에 도시한 적층구조의 정보축적용 용량소자C의 하층전극층(33)은 하층전극층(33E),(33F)의 각각을 적층한 2층 구조로 구성되어 있다. 하층전극층(33)은 하층전극층(33E)를 형성하는 다결정규소막을 퇴적한후 n형 불순물을 열확산법 또는 이온주입법으로 도입하고, 그후 하층전극층(33F)를 형성하는 다결정규소막을 퇴적한후 마찬가지로 n형 불순물을 도입하고, 그후 각각의 다결정규소막을 가공하는 것에 의해 형성되어 있다. 즉, 하층전극층(33)은 그 막두께가 두껍게 되면 불순물농도분포의 제어가 곤란하게 되므로 여러층으로 분할하여 분할된 각각의 층에 n형 불순물을 도입하고 전체로써의 불순물농도의 분포를 균일하게 하고 있다. 제54도에 도시한 적층구조의 정보축적용 용량소자C의 하층전극층(33)은 마찬가지로 하층전극층(33E), (33F), (33G)의 각각을 적층한 3층구조로 구성되어 있다.

이와 같이 구성되는 적층구조의 정보축적용 용량소자C는 하층전극층(33)의 불순물농도의 분포를 균일하게 할 수 있다.

[실시예 5]

본 실시예 5는 상기 실시예 1의 DRAM에 있어서 메모리셀의 메모리셀선택용 MISFETQs, n채널MISFETQn의 단채널효과를 저감한 본 발명의 실시예 5이다.

본 발명의 실시예 5인 DRAM(1)은 상기 실시예 1의 제20도에 도시한 p형 불순물(채널스토퍼영역(24A)를 형성하는 불순물)(24p)를 고에너지의 이온주입법으로 도입한다. 이온주입법의 에너지량은 약100∼150KeV정도로 실행한다. 이 고에너지를 사용하는 이온주입법으로 도입되는 p형 불순물(24p)는 그 도입시 소자간 분리용 절연막(23)보다 깊은 위치에 불순물농도의 최대 피크값을 갖는다. 상기 p형 불순물(24p)의 도입시에는 상기 마스크(62)를 가공한 에칭마스크(포토레지스트막)를 병용해도 좋다. 상기 p형 불순물(24p)는 산화규소막(60A)를 관통하여 n^-형 웰영역(21)의 주면부에 도입될 가능성이 있으므로 p형 불순물(24p)의 도입시 n^-형 웰영역(21)의 주면상에는 불순물도입마스크, 예를들면 포토레지스트막을 형성한다. 이 p형 불순물(24p)를 도입한후에는 상기 실시예 1과 마찬가지로 소자간 분리용 절연막(23)을 형성하고, 이 형성과 함께 상기 p형 불순물(24p)를 확산해서 p형 채널스토퍼영역(24A) 및 p형 반도체영역(24B)의 각각을 형성한다.

이와 같이 DRAM(1)의 제조방법에 있어서 p형 채널스토퍼영역(24A)를 형성하는 p형 불순물(24p)를 고에너지의 이온주입법으로 도입한다. 이 구성에 의해 상기 p형 불순물(24p)를 p^-형 웰영역(22)의 깊은 영역에 도입하여 소자간 분리용 절연막(23)의 형성시의 가로방향의 확산량을 저감할 수 있으므로 p^-형 웰영역(22), 특히 채널형성영역의 불순물농도의 증가를 억제하여 메모리셀선택용 MISFETQs, n채널MISFETQn, Qo의 각각의 단채널효과를 저감할 수 있다. 또, 상기 p형 불순물(24p)를 p^-형 웰영역(22)의 깊은 영역에 도입하여 소자간 분리용 절연막(23)의 형성시에 그것에 p형 불순물(24p)가 침식되는 것을 저감할 수 있으므로 p형 채널스토퍼영역(24A)의 불순물농도를 높이고 기생MOS의 임계값전압을 상승시켜 소자간의 분리를 확실하게 실행할 수 있다.

[실시예 6]

본 실시예 6은 상기 실시예 1의 DRAM(1)에 있어서 패시베이션막의 상층의 수지막을 분할한 본 발명의 실시예 6이다.

본 발명의 실시예 6인 DRAM을 형성하는 반도체웨이퍼의 평면구조를 제55도(주요부 평면도)에 도시한다.

제55도에 도시한 바와 같이, 반도체웨이퍼(100)은 실시예 1의 DRAM(1)을 행열형상으로 여러개 배치하고 있다. 제55도에 도시한 반도체웨이퍼(100)은 다이싱공정전의 상태를 도시하고 있다. 각각의 DRAM(1)은 스크라이브에리어(다이싱에리어)(100A)에 의해 주위가 규정된 영역내에 배치되어 있다.

반도체웨이퍼(100)에 배치된 각각의 DRAM(1)의 표면에는 상기 실시예 1에서 설명한 패시베이션막(54)의 상층의 수지막(예를들면 폴리이미드계 수지막)(54C)가 도포되어 있다. 이 수지막(54C)는 반도체웨이퍼(100)의 스크라이브에리어(100A) 및 각 DRAM(1)의 외부단자BP에 상당하는 영역에는 도포되어 있지 않고, 그리고 각 DRAM(1)의 표면상에서 여러개로 분할되어 있다. 수지막(54C)는 α선 소프트에러내압을 높일 목적으로 도포되어 있으므로 메모리셀어레이(11A) 및 센스앰프회로(SA)(13), 칼럼어드레스디코더회로(YDEC)(12)등 α선 소프트에러내압을 확보하고자 하는 직접주변회로의 일부에는 도포되어 있다. 즉, 수지막(54C)는 상기 α선 소프트에러내압을 확보할 필요가 없는 직접주변회로의 다른 부분 및 간접주변회로상의 영역을 분할영역으로 하고 있다. 상기 직접주변회로의 다른 부분으로써는 로우어드레스디코더회로(XDEC)(14), 워드드라이버회로(WD)(15)등이 있다. 간접주변회로로써는 클럭계 회로, 버퍼회로 등이 있다. 이 수지막(54C)는 분할된 것에 의해 그 하층의 패시베이션막(54)의 질화규소막(54B)등의 막이나 반도체웨이퍼(100) 그 자체에 작용하는 스트레스를 완화할 수 있다.

상기 수지막(54C)의 형성방법은 다음과 같다.

먼저, 바닥의 질화규소막(54B)의 표면상에 수지막을 도포하고 1회째의 베이크처리를 실행한다. 이 베이크처리는 예를들면 80∼90℃, 800∼1000초를 실시한후, 재차 예를들면 120∼140℃, 800∼1000초를 실시하고 있다.

다음에 포토리도그래피기술 및 에칭기술을 사용하여 수지막의 스크라이브에리어(100A) 및 외부단자BP의 영역, 분할영역의 각각을 제거한다.

그리고, 재차 상기 수지막에 2회째의 베이크처리를 실시하여 상술한 수지막(54C)를 형성한다. 이 베이크처리는 예를들면 150∼200℃, 800∼1000초를 실시한후 재차 예를들면 300∼400℃, 800∼1000초를 실시하고 있다. 2회째의 베이크처리에 있어서 수지막(54C)는 그 하층이나 반도체웨이퍼(100)에 작용하는 스트레스가 가장 크지만 수지막(54C)는 분할되어 있으므로 상기 스트레스는 저감되고 있다.

또한, 상기 반도체웨이퍼(100)에 다이싱처리를 실시하여 DRAM(1)을 각각의 반도체칩으로 한 경우에도 제55도에 도시한 바와 같이 수지막(54C)의 도포된 영역(분할된 영역)에 변화는 없다.

이와 같이, p^-형 반도체기판(22)의 주면(또는 반도체웨이퍼(100)의 주면)에 배치된 메모리셀어레이(11A), 메모리셀M의 정보라이트동작 및 정보리드동작을 직접제어하는 직접주변회로 및 그 이외의 간접주변회로의 표면에 수지막(54C)를 도포한 DRAM(1)에 있어서, 상기 수지막(54C)를 여러개로 분할한다. 이 구성에 의해서 상기 p^-형 반도체기판(20)(또는 반도체웨이퍼(100)), 수지막(54C)의 각각의 선팽창계수차에 따른 스트레스를 완화할 수 있으므로 p^-형 반도체기판(20)의 휘어짐이나 그 주면상의 막에 균열이 발생하는 것을 방지할 수 있다. 상기 수지막(54C)는 다이싱공정전의 반도체웨이퍼(100)일때 도포되어 베이크처리하는 것에 의해 형성되어 있으므로 프로브시험시에 프로브침의 접촉불량을 저감하여 웨이퍼검사공정의 신뢰성을 높이며, 또 제조효율을 향상할 수 있다.

또, 상기 스크라이브공정전의 상기 DRAM(1)의 형성영역이 여러개 행열형상으로 배치된 반도체웨이퍼(100)의 표면상 전면에 수지막(54C)를 도포하는 공정, 이 수지막(54C)의 각 DRAM(1)의 형성영역사이(스크라이브에리어(100A)) 및 외부단자 BP의 영역을 제거함과 동시에 상기 각 DRAM(1)의 형성영역상의 수지막(54C)를 분할하는 공정 및 상기 반도체웨이퍼(100)의 스크라이브에리어(100A)를 스크라이브하여 여러개의 DRAM(1)을 형성하는 공정을 구비한다. 이 구성에 의해 상기 수지막(54C)를 분할하는 공정을 상기 반도체웨이퍼(100)의 스크라이브에리어(100A) 및 외부단자BP의 영역에 있어서 수지막(54C)를 제거하는 공정으로 실행할 수 있으므로 상기 수지막(54C)를 분할하는 공정에 해당하는 만큼 DRAM(1)의 형성공정수를 저감할 수 있다.

[실시예 7]

본 실시예 7은 상기 실시예 1의 DRAM에 있어서 칼럼어드레스디코더회로수를 저감한 본 발명의 실시예 7이다.

본 발명의 실시예 7인 DRAM의 메모리셀어레이의 평면구조를 제56도(주요부 평면도) 및 제57도(소정의 제조공정에 있어서의 주요부 평면도)에 도시한다.

상기 실시예 1의 DRAM(1)에 나타낸 칼럼어드레스디코더회로(YDEC)(12)의 배치수를 저감하는 경우 제56도에 도시한 바와 같이 칼럼선택신호선(YSL)(50)이 배치되어 있다. 칼럼선택신호선(50)은 칼럼어드레스디코더회로(12)에 의해 칼럼스위치용 n채널MISFETQy를 제어하도록 구성되어 있다. 칼럼스위치용 n채널MISFETQy는 상보성데이타선(50), 공통데이타선 I/O의 각각을 접속하도록 구성되어 있다. 칼럼선택신호선(50)은 정보라이트동작속도 및 정보리드동작속도의 고속화를 도모할 목적으로 저저항배선재료를 사용하며, 또한 제조공정수를 저감하기 위해 상보성데이타선(50)과 동일도전층(동일제조고정)으로 형성되어 있다.

상기 칼럼스위치용 n채널MISFETQy의 배치형태에 따라 다르지만 기본적으로는 1조의 상보성 데이타선(50)에 대해서 1개의 칼럼선택신호선(50)이 배치되어 있다.

본 실시예의 DRAM(1)은 2조의 상보성 데이타선(4개의 데이타선DL,)(50)마다 1개 배치되어 있다. 통상 2조의 상보성데이타선(50)중 1조의 상보성 데이타선(50)과 다른 1조의 상보성 데이타선(50)사이에는 더미칼럼선택신호선이 배치되어 있다. 더미칼럼선택신호선은 이 영역에서 상보성데이타선(50)의 간격이 넓게 되는 것을 저감하고 상보성데이타선(50)의 배치간격을 균일하게 하기 위해 배치된다. 즉, 포토리도그래피기술로 에칭마스크(예를들면 포토레지스트막)를 형성할때 간격이 넓은 영역에서는 노출시의 회절현상에 의해 다른 영역에 비해서 에칭마스크의 크기가 축소되지만 더미칼럼 선택신호선은 이 현상을 저감하기 위해 배치되어 있다. 이 대상으로 되는 에칭마스크로써는 적층구조의 정보축적용 용량소자C의 하층전극층(33), 상보성데이타선(50) 또는 션트용 워드선(53)을 가공하는 마스크이다. 그러나, 본 실시예의 DRAM(1)은 이와 같은 현상을 무시할 수 있으므로 더미칼럼선택선을 삭제하고 있다.

상기 칼럼선택신호선(50)은 더미칼럼 선택신호선과 마찬가지로 상보성데이타선(50)의 간격을 넓게 한다. 이 칼럼선택신호선(50) 근방의 특히 메모리셀M의 적층구조의 정보축적용 용량소자C의 하층전극층(33)은 그 이외의 적층구조의 정보축적용 용량소자C의 하층전극층(33)에 비해서 큰 크기(큰 전하축적량)로 구성되어 있다. 즉, 이 하층전극층(33)은 상기 더미칼럼 선택신호선을 배치한 경우와 마찬가지의 현상을 일으키므로 크기의 축소에 해당하는 만큼 미리 크기를 크게 구성하고 있다. 이 하층전극층(33)은 칼럼선택신호선(50)의 하부에 평면방향에 있어서 신장된(교차된) 돌출부(33H)에 의해 크기를 크게 구성하고 있다. 즉, 돌출부(33H)는 칼럼선택신호선(50)의 점유면적내에 형성할 수 있으므로 이 점유면적을 경용한 만큼 DRAM(1)의 집적도를 향상할 수 있다.

상기 크기가 작은 하층전극층(33)은 정보리드동작이 가능하며, 그리고 α선 소프트에러내압을 확보할 수 있는 최소한의 전하축적량이 얻어지도록 구성되어 있다. 이것에 대해서 크기가 큰 하층전극층(33)은 그 가공시에 크기가 축소되는 분을 고려해서 적어도 최소한의 전하축적량이 얻어지도록 구성되어 있다. 이 하층전극층(33)을 크기가 큰 것에는 특별히 문제가 없다. 따라서, 본 실시예의 DRAM(1)은 각각 다른 크기의 하층전극층(33)을 갖는 2종류의 적층구조의 정보축적용 용량소자C를 배치하고 있다.

이와 같이 상보성데이타선(50)과 워드선(26)의 교차부에 메모리셀선택용 MISFETQs와 적층구조의 정보축적용 용량소자C의 직렬회로로 이루어지는 메모리셀M을 배치하고, 상기 2조의 상보성데이타선(50)마다 상보성데이타선(50)과 동일도전층이며, 또한 동일방향으로 연장하는 칼럼선택신호선(50)을 연장시키는 DRAM(1)로써, 상기 칼럼선택신호선(50)에 인접하는 상보성데이타선(50) 중 한쪽의 데이타선에 접속된 메모리셀M의 적층구조의 정보축적용 용량소자C의 하층전극층(33)을 다른 메모리셀M의 적층구조의 정보축적용 용량소자C의 하층전극층(33)에 비해서 큰 크기로 구성한다. 이 구성에 의해 상기 칼럼선택신호선(50)을 배치한 분에 해당되는 상보성 데이타선(50)사이의 치수의 확장에 따라 하층전극층(33)을 가공하는 에칭마스크가 노출시에 회절현상으로 크기가 축소된만큼 미리 상기 칼럼선택신호선(50)에 인접하는 한쪽의 데이타선에 접속된 메모리셀M의 적층구조의 정보축적용 용량소자C의 하층전극층(33)의 크기를 크게 했으므로 이 하층전극층(33)이 설정값이하의 크기로 축소화되는 일이 없어 적층구조의 정보축적용 용량소자C의 전하축적량을 확보할 수 있다. 이 결과, α선 소프트에러내압을 향상하여 메모리셀M의 면적을 축소할 수 있으므로 DRAM의 집적도를 향상할 수 있다.

[실시예 8]

본 실시예 8은 상기 실시예 1의 DRAM에 있어서 게이트배선사이나 배선사이의 층간절연막의 막질을 향상한 본 발명의 실시예 8이다.

본 발명의 실시예 8인 CVD장치의 개략적인 구성을 제58도(가스공급계를 도시한 블럭도)에 도시한다.

제58도에 도시한 CVD장치는 주로 반응로(110), 진공펌프(111), 소오스가스공급관(112), (113), 캐리어가스공급관(114), 각 공급경로에 배치된 매스플로 컨트롤러(115) 및 제어밸브(116)으로 구성되어 있다. 이 CVD장치는 스텝커버리지가 높으며, 또한 막의 축소가 작은 산화규소막을 형성하도록 구성되어 있다. 이 CVD장치는 상기 실시예 1의 DRAM(1)에 있어서 구체적으로는 층간절연막(27), 사이드월스페이서(29) 및 층간절연막(31)의 각각을 형성한다.

상기 소오스가스공급관(112)는 소오스가스G4, 예를들면 무기실란가스(SiH₄, Si₂H₆등)를 반응로(110)에 공급하도록 구성되어 있다. 소오스가스공급관(113)은 소오스가스G5, 예를들면 산화질소가스(N₂O)를 반응로(110)에 공급하도록 구성되어 있다. 캐리어가스공급관(114)는 캐리어가스G6, 예를들면 질소가스(N₂)를 공급하도록 구성되어 있다.

상기 반응로(110)은 제59도(개략적인 구성도)에 도시한 바와 같이 반응관(외관)(110A)의 안쪽에 반응관(내관)(110B)를 마련한 2중구조로 구성되어 있다. 상기 반응관(외관)(110A)의 바깥둘레에는 가열히터(110C)가 배치되어 있다. 제59도에 도시한 반응로(110)의 한쪽끝은 진공펌프(111)에 접속되어 있다. 또, 반응로(110)의 다른쪽끝에는 반도체웨이퍼(100)을 여러개 삽입할 수(일괄처리를 실행한다)있는 개폐문(110D)가 마련되어 있다. 반응로(110)내에 있어서는 반도체웨이퍼(100)의 산화규소막의 퇴적면과 반응가스의 공급방향이 교차되도록 반도체웨이퍼(100)을 세운 상태에서 삽입하여 유지할 수 있게 구성되어 있다.

상기 반응로(110)의 다른쪽끝의 반응관(110B)내에는 상기 소오스가스공급관(112)에 접속된 노즐(112A) 및 그것에 근접한 위치에 소오스가스공급관(113)에 접속된 노즐(113A)가 배치되어 있다. 제60도(주요부 확대단면도)에 도시한 바와 같이 노즐(112A)는 소오스가스G4를 반응관(110B)내에 공급하고, 노즐(113A)는 상기 소오스가스G4와 혼합되도록 소오스가스G5를 반응관(110B)내에 공급하도록 구성되어 있다. 이 구성에 한정되지 않지만 노즐(112A)와 노즐(113A)의 각각의 가스공급방향은 서로 교차되도록 구성되어 있다.

상기 노즐(112A)에서 공급되는 소오스가스G4, 예를들면 SiH₄는 열분해온도가 약400℃이다. 노즐(113A)에서 공급되는 소오스가스G5, 예를들면 N₂O는 열분해온도가 약550℃이다. 따라서, 단순히 소오스가스G4, G5의 각각을 반응관(110B)내에 공급한 경우 SiH₄가 먼저 열분해하여 반응관(110B)의 내벽이나 반도체웨이퍼(100)의 표면에 규소, 다공질의 산화규소등의 이물질이 부착하지만 본 실시에의 CVD장치는 특히 소오스가스G4의 열분해온도에 도달하기 전에 소오스가스G4와 G5의 각각을 혼합하여 소오스가스G4를 희박화하고 있으므로 상술한 바와 같은 이물질의 부착을 저감할 수 있다.

예를들면 구체적인 산화규소막의 1예의 생성조건은 다음과 같다.

[생성조건]

1. 소오스가스의 유량

2. 가스압력 40∼60pa

3. 생성온도 800∼830℃

또, 상기 소오스가스G4 및 G5는 반응관(110B)의 외부, 즉 가스공급경로에서 혼합해도 좋다.

이와 같이, 반응로(110)내에 반도체웨이퍼(100)을 유지하고, 소오스가스G4(무기실란가스) 및 소오스가스G5(산화질소가스)를 반응로(110)의 한쪽끝에서 그 내부에 공급하여 상기 반도체웨이퍼(100)의 표면에 산화규소막을 생성하는 CVD장치에 있어서, 상기 소오스가스G4의 열분해 온도이하에서 소오스가스G4와 G5의 각각을 혼합시켜서 소오스가스를 생성하고, 이 소오스가스를 상기 반응로(110)내에 유지된 반도체웨이퍼(100)측에 공급한다. 이 구성에 의해, 상기 소오스가스를 소오스가스G4의 열분해 온도이하에서 혼합시켜 소오스가스G4의 농도를 희박화할 수 있으므로 상기 반응로(110)내의 소오스가스의 공급부와 반도체웨이퍼(100)의 유지부사이로 비산하는 이물질(규소입자등)이나 반응로(110)의 내벽에 부착되는 이물질을 저감하고 결과적으로 반도체웨이퍼(100)의 표면에 생성되는 산화규소막중에 혼입되는 이물질이나 그 표면에 부착되는 이물질을 저감할 수 있으므로 산화규소막의 막질을 향상할 수 있다. 또, CVD장치에 있어서는 상기 반응로(110)의 내벽에 부착되는 이물질을 저감할 수 있다.

[실시예 9]

본 실시예 9는 상기 실시예 1의 DRAM에 있어서 배선(50)과 배선(53) 사이의 층간절연막(51)의 막질을 향상한 본 발명의 실시예 9이다.

본 발명의 실시예 9인 연속처리장치를 제61도(대략적인 구성도)에 도시하다.

제61도에 도시한 연속처리장치는 상기 실시예 1의 DRAM(1)에 있어서 층간절연막(51)중 하층의 산화규소막(퇴적형 절연막)(51A)를 형성한후 그 상층에 퇴적되는 산화규소막(도포형 절연막)(51B)와 산화규소막(퇴적형 절연막)(51C)의 각각을 연속으로 형성하는 장치이다. 이 연속처리장치는 주로 웨이퍼로드부(120A), SOG도포부(121), 로드록부(122), 웨이퍼반송부(123), 램프어닐부(124), 에칭부(125), 절연막 퇴적부(126) 및 웨이퍼언로드부(120B)의 각각으로 구성되어 있다.

상기 웨이퍼로드부(120A)에는 여러개의 반도체웨이퍼(100)이 수납되어 있다. 반도체웨이퍼(100)은 상기 실시예 1의 DRMA(1)에 있어서 배선(50)을 형성한후 그 표면상에 산화규소막(51A)가 퇴적된 상태에 있다. 이 반도체웨이퍼(100)은 다음에 SOG도포부(121)로 반송되어 상기 산화규소막(51A)상에 SOG법으로 산화규소막(도포형 절연막)(51B)를 도포한다.

상기 산화규소막(51B)가 도포된 반도체웨이퍼(100)은 로드록부(122), 웨이퍼반송부(123)의 각각을 개재시켜서 램프어닐부(124)로 반송된다. 이 램프어닐부(124)는 상기 산화규소막(51B)에 저온베이크처리(무기화처리) 및 경화베이크처리를 실시한다.

상기 베이크처리가 실시된 반도체웨이퍼(100)은 웨이퍼반송부(123)을 개재시켜서 에칭부(125)로 반송된다. 에칭부(125)는 상기 산화규소막(51B)의 표면에 에칭(에치백)을 실시하여 여분의 상기 산화규소막(51B)를 제거한다. 구체적으로는 접속구멍(52)가 구멍이 뚫린 부분의 배선(50)상에 도포된 산화규소막을 제거한다.

상기 산화규소막(51B)의 표면이 에칭된 반도체웨이퍼(100)은 즉시 웨이퍼반송부(123)을 개재시켜서 절연막 퇴적부(126)으로 반송된다. 이 절연막퇴적부(126)은 상기 산화규소막(51B)의 표면상에 산화규소막(퇴적형 절연막)(51C)를 퇴적한다.

상기 산화규소막(51C)가 퇴적된 반도체웨이퍼(100)은 웨이퍼반송부(123)을 개재시켜서 웨이퍼언로드부(120B)로 반송된다.

이 연속처리장치는 층간절연막(51A)상에 산화규소막(51B)를 퇴적한후 이 산화규소막(51B)에 베이크처리를 실시하고, 그후 산화규소막을 에칭처리하고, 그후 즉시(장치외부의 대기에 접촉하지 않고) 산화규소막(51B)의 표면상에 산화규소막(51C)를 퇴적할 수 있게 일괄해서 각 처리가 연속되도록 구성되어 있다.

이와 같이, 바닥표면(산화규소막(51A))상에 도포된 산화규소막(도포형 절연막)(51B)에 베이크처리를 실시한후 이 산화규소막(51B)의 표면에 산화규소막(퇴적형 절연막)(51C)를 퇴적하는 DRAM(1)의 형성방법에 있어서, 대기로 부터 차폐된 시스템내(장치내)에서 상기 산화규소막(51B)를 도포하는 공정, 상기 산화규소막(51B)에 베이크처리를 실시하는 공정, 이 산화규소막(51B)를 에치백하는 공정 및 상기 산화규소막(51B)의 표면에 산화규소막(퇴적형 절연막)(51C)를 퇴적하는 공정의 각각을 순차로 실행한다. 이 구성에 의해, 상기 산화규소막(51B)의 도포, 그리고 베이크처리후 대기에 접촉하는 일없이 산화규소막(51C)로 피복되므로 산화규소막(51B)의 흡습을 저감하여 산화규소막(51B)의 막질의 저하를 저감할 수 있다. 이 결과, 산화규소막(51B)와 그 상층의 산화규소막(51C)의 접착성의 향상이나 산화규소막(51B)의 에칭레이트의 변화를 방지할 수 있다.

또, 상기 연속처리장치는 제62도(개략적인 구성도)에 도시한 바와 같이, SOG도포부(배치식)(121A)와 웨이퍼반송부(123)사이에 웨이퍼반송부(127), 웨이퍼냉각부(128), 웨이퍼카세트(129)의 각각을 순차로 배치해서 구성해도 좋다. 이 연속처리장치는 SOG도포부(121A)에 있어서 배치식으로 산화규소막(51B)를 도포한후, 즉시 베이크처리가 실시되지 않는 경우에 최적한 장치이다. 즉, 이 연속처리장치는 상기 산화규소막(51B)를 도포한후 램프어닐부(124)로 반송할때까지의 사이에 그 경로에서 장치외부의 대기에 접촉되지 않도록 구성되어 있다.

이상, 본 발명자들에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.

예를들면, 본 발명은 마이크로컴퓨터(1칩마이컴)등 DRAM을 1개의 유닛으로써 사용하는 반도체집적회로장치에 적용할 수 있다.

또, 본 발명은 상기 DRAM에 한정되지 않고, SRAM, ROM등 다른 기억기능을 갖는 반도체집적회로장치에 적용할 수 있다.

본원에서 개시된 발명중 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 다음과 같다.

(1) 기억기능을 갖는 반도체집적회로장치에 있어서, 집적도를 향상할 수 있다.

(2) 상기 반도체집적회로장치에 있어서, 소프트에러내압을 향상할 수 있다.

(3) 상기 반도체집적회로장치에 있어서, 동작속도의 고속화를 도모할 수 있다.

(4) 상기 반도체집적회로장치에 있어서, 전기적신뢰성을 향상할 수 있다.

(5) 상기 반도체집적회로장치에 있어서, 제조상의 가공정밀도를 향상할 수 있다.

(6) 상기 반도체집적회로장치에 있어서, 제조상의 제조효율을 향상할 수 있다.

(7) 상기 반도체집적회로장치에 있어서, 제조공정수를 저감할 수 있다.

(8) 상기 반도체집적회로장치에 있어서, 그것에 사용되는 절연막의 막질을 향상할 수 있다.

(9) 상기 (8)의 절연막의 막질을 향상하는 장치를 제공할 수 있다.

(10) 상기 반도체집적회로장치에 있어서, 외부장치의 구동능력을 향상할 수 있다.

(11) 상기 반도체집적회로장치에 있어서, 소자형성면의 표면의 평탄화를 도모할 수 있다.

(12) 상기 반도체집적회로장치에 있어서, 제조프로세스의 안정화를 도모할 수 있다.

(13) 상기 (12)의 제조프로세스의 안정화를 도모하는 장치를 제공할 수 있다.

(14) 상기 반도체집적회로장치에 있어서, 소자의 고내압화를 도모할 수 있다.

Claims (13)

1. 주면을 갖는 반도체기판, 상기 반도체기판의 주면의 제1영역에 형성되며 또한 행방향 및 열방향으로 배치된 여러개의 제1 메모리셀로써, 각각의 메모리셀의 MISFET와 용량소자를 포함하는 여러개의 제1 메모리셀, 상기 제1영역과 다른 상기 반도체기판의 주면의 제2 영역에 형성되고 또한 행방향 및 열방향으로 배치된 여러개의 제2 메모리셀로써, 각각의 메모리셀이 MISFET와 용량소자를 포함하는 여러개의 제2 메모리셀, 상기 제1 및 제2 메모리셀을 피복하도록 형성된 제1 절연막, 상기 제1 절연막상에 형성되며 또한 상기 행방향을 따라서 형성된 여러개의 워드선 및 상기 열방향을 따라서 형성된 여러개의 데이타선을 갖는 반도체 집적회로장치에 있어서, 상기 행방향을 따라서 형성된 상기 제1 및 제2 메모리셀의 MISFET의 각각은 상기 행방향을 따라서 형성되며 또한 제1 도전형으로 구성된 공통의 게이트전극을 갖고, 상기 제1 및 제2 메모리셀의 용량소자의 각각은 제2 도전층, 상기 제2 도전층상에 형성된 제3 도전층 및 상기 제2 도전층과 제3 도전층 사이에 형성된 유전체막을 갖고, 상기 여러개의 워드선의 각각은 상기 제1 및 제2 영역 사이의 제3 영역에 있어서 대응하는 상기 공통의 게이트전극에 전기적으로 연결되고, 상기 제3 영역에 있어서 상기 여러개의 워드선의 각각과 상기 대응하는 상기 공통의 게이트전극의 연결부의 근방에 제4 도전층이 형성되고, 상기 제4 도전층은 상기 용량소자의 상기 제3 도전층과 동일층으로 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
2. 제1항에 있어서, 상기 여러개의 워드선의 각각은 상기 제1 절연막중에 형성된 제1 접속구멍을 경유해서 상기 공통의 게이트전극에 연결되어 있는 것을 특징으로 하는 반도체 집적회로장치.
3. 제2항에 있어서, 상기 제3영역에 형성되며 또한 상기 여러개의 워드선의 각각과 상기 공통의 게이트전극 사이에 형성된 제5 도전층 및 상기 제5 도전층과 상기 공통의 게이트전극 사이에 형성된 제2 절연막을 갖고, 상기 여러개의 워드선의 각각은 상기 제1 접속구멍을 경유해서 상기 제5도전층에 접속되고, 상기 제5 도전층은 상기 제2 절연막중에 형성된 제2 접속구멍을 경유해서 상기 공통의 게이트전극에 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
4. 제3항에 있어서, 상기 제4 도전층은 상기 제5 도전층의 하부에 형성되며 또한 상기 제1 접속구멍의 하부에 위치하는 것을 특징으로 하는 반도체 집적회로장치.
5. 제1항에 있어서, 상기 제3 영역의 상기 반도체기판의 주면에 필드절연막이 형성되고, 상기 여러개의 워드선의 각각과 상기 대응하는 상기 공통의 게이트전극의 연결부는 상기 필드절연막상에 위치하는 것을 특징으로 하는 반도체 집적회로장치.
6. 제1항에 있어서, 상기 여러개의 워드선은 상기 제1 도전층으로 형성된 공통의 게이트전극보다 저항값이 낮은 도전층으로 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
7. 제6항에 있어서, 상기 제1 도전층은 다결정 실리콘층을 포함하고, 상기 여러개의 워드선은 알루미늄층을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
8. 주면을 갖는 반도체기판, 상기 반도체기판의 주면의 제1 영역에 형성되며 또한 행방향 및 열방향으로 배치된 여러개의 메모리셀을 포함하는 메모리셀 어레이로써, 각각의 메모리셀이 제1 MISFET와 용량소자를 포함하는 메모리셀 어레이, 상기 제1 영역과 다른 상기 반도체기판의 주면의 제2 영역에 형성되고 제2 MISFET를 포함하는 주변회로, 상기 메모리셀 어레이와 상기 주변회로를 피복하도록 형성된 절연막 및 상기 절연막상에 형성된 배선층을 갖는 반도체 집적회로장치에 있어서, 상기 용량소자의 각각은 상기 반도체기판의 주면상에 형성된 제1 도전층, 상기 제1 도전층상에 형성된 제2 도전층 및 상기 제1 도전층과 제2 도전층 사이에 형성된 유전체막을 갖고, 상기 제1 및 제2 영역 사이의 반도체기판의 주면상에 상기 용량소자의 상기 제1 도전층과 제2 도전층중 적어도 한쪽과 동일층으로 형성된 도전층이 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
9. 제8항에 있어서, 상기 제1 MISFET는 제1 도전형이며, 또한 상기 제1 영역에 형성된 제2도전형의 웰영역의 주면에 형성되고, 상기 제1 및 제2 영역 사이의 반도체기판의 주면에는 제1 도전형의 반도체영역으로 이루어지는 가드링이 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
10. 제9항에 있어서, 상기 용량소자의 상기 제1 도전층과 동일층으로 형성된 상기 도전층은 상기 가드링에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
11. 제8항에 있어서, 상기 용량소자의 상기 제2 도전층과 동일층으로 형성된 도전층에 고정전위가 공급되어 있는 것을 특징으로 하는 반도체 집적회로장치.
12. 제8항에 있어서, 상기 제1 및 제2 영역 사이의 반도체기판의 주면상으로서 상기 메모리셀 어레이에 근접하는 측에는 상기 제1 도전층 및 제2 도전층과 동일층으로 형성된 2층의 도전층이 배치되고, 상기 2층의 도전층과 상기 주변회로 사이에는 상기 제2 도전층과 동일층으로 형성된 도전층이 배치되어 있는 것을 특징으로 하는 반도체 집적회로장치.
13. 제8항에 있어서, 상기 배선층은 알루미늄층을 포함하는 것을 특징으로 하는 반도체 집적회로장치.