JP3115818B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP3115818B2 JP08064077A JP6407796A JP3115818B2 JP 3115818 B2 JP3115818 B2 JP 3115818B2 JP 08064077 A JP08064077 A JP 08064077A JP 6407796 A JP6407796 A JP 6407796A JP 3115818 B2 JP3115818 B2 JP 3115818B2
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剛 田丸
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裕之 秋森
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体技術に関
し、特に、ＤＲＡＭ(Ｄynamic Ｒandom Ａccess Ｍemor
y)を有する半導体集積回路装置及びその形成技術に適用
して有効な技術に関するものである。
【０００２】
【従来の技術】ＤＲＡＭの１[bit]の情報を保持するメ
モリセルはメモリセル選択用ＭＩＳＦＥＴと情報蓄積用
容量素子との直列回路で構成されている。前記メモリセ
ルのメモリセル選択用ＭＩＳＦＥＴは半導体基板(又は
ウエル領域)の活性領域の主面に構成されている。この
半導体基板の活性領域は前記半導体基板の非活性領域に
形成された素子間分離用絶縁膜(フィールド絶縁膜)及び
チャネルストッパ領域で周囲を規定された領域内に設け
られている。前記メモリセル選択用ＭＩＳＦＥＴのゲー
ト電極は行方向に延在するワード線に接続されている。
メモリセル選択用ＭＩＳＦＥＴの一方の半導体領域は相
補性データ線に接続されている。他方の半導体領域は前
記情報蓄積用容量素子の一方の電極に接続されている。
情報蓄積用容量素子の他方の電極には所定電位が印加さ
れている。
【０００３】この種のＤＲＡＭは大容量化のために集積
化され、メモリセルのサイズが縮小される傾向にある。
メモリセルのサイズが縮小された場合、情報蓄積用容量
素子のサイズも縮小されるので、情報となる電荷蓄積量
が低下する。電荷蓄積量の低下はα線ソフトエラー耐圧
を低下させる。このため、特に１[Ｍbit]以上の大容量
を有するＤＲＡＭはこのα線ソフトエラー耐圧の向上が
重要な技術的課題の一つとなっている。
【０００４】このような技術的課題に基づき、ＤＲＡＭ
のメモリセルの情報蓄積用容量素子にスタックド構造
(ＳＴＣ構造)が採用される傾向にある。このスタックド
構造の情報蓄積用容量素子は、下層電極層、誘電体膜、
上層電極層の夫々を順次積層し構成されている。下層電
極層は、メモリセル選択用ＭＩＳＦＥＴの他方の半導体
領域に一部が接続され、他の領域がゲート電極上まで引
き伸ばされている。上層電極層は前記下層電極層の表面
上に誘電体膜を介在させて形成されている。この上層電
極層は、隣接する他のメモリセルのスタックド構造の情
報蓄積用容量素子の上層電極層と一体に構成され、共通
プレート電極として使用されている。
【０００５】なお、スタックド構造の情報蓄積用容量素
子でメモリセルを構成するＤＲＡＭについては例えば特
願昭６２−２３５９０６号に記載されている。
【０００６】
【発明が解決しようとする課題】本発明者は１６[Ｍbi
t]の大容量を有するＤＲＡＭの開発中に以下に記載する
問題点を見出した。
【０００７】ＤＲＡＭにおいて、現在、メモリセル間の
分離は素子間分離用絶縁膜及びチャネルストッパ領域で
行っている。素子間分離用絶縁膜は、半導体基板の活性
領域の主面上に形成された耐酸化マスク(窒化珪素膜)を
用い、半導体基板の非活性領域の主面を酸化することに
より形成されている。一方、チャネルストッパ領域は、
半導体基板の活性領域(メモリセルアレイのみ)及び非活
性領域の主面部に導入された不純物例えばＢにより形成
されている。この不純物は、素子間分離用絶縁膜を形成
した後、この素子間分離用絶縁膜を通過する程度の高エ
ネルギのイオン打込法により導入されている。つまり、
半導体基板の非活性領域の素子間分離用絶縁膜下の主面
部に導入された不純物が前記チャネルストッパ領域とし
て形成される。半導体基板の活性領域の主面部に導入さ
れた不純物は、非活性領域の主面部に導入された不純物
に比べて深い領域に導入されるので、メモリセルに悪影
響を与えることがない。この高エネルギのイオン打込法
を使用するチャネルストッパ領域の形成方法はメモリセ
ル選択用ＭＩＳＦＥＴの挟チャネル効果を低減すること
ができる特徴がある。つまり、前記形成方法は、素子間
分離用絶縁膜に対して自己整合的にチャネルストッパ領
域を形成することができるので、チャネルストッパ領域
を形成する不純物の活性領域側の拡散量を低減すること
ができる。
【０００８】ところが、本発明者が開発中のＤＲＡＭ
は、１６[Ｍbit]の大容量化がなされ、メモリセル面積
及びメモリセル間の分離面積を充分に確保することが難
い。つまり、前記素子間分離用絶縁膜は横方向の酸化量
(バーズビーク)が大きいので、素子間分離用絶縁膜の面
積が必要以上に増大する。この素子間分離用絶縁膜の面
積の増大は逆にメモリセル面積を必要以上に縮小する。
そこで、前記素子間分離用絶縁膜の膜厚を薄くし、横方
向の酸化量を低減した場合、半導体基板の活性領域の主
面部の浅い領域にチャネルストッパ領域を形成する不純
物が導入される。この半導体基板の活性領域の主面部に
導入された不純物は、表面の不純物濃度を高めるので、
メモリセルのメモリセル選択用ＭＩＳＦＥＴのしきい値
電圧を変動させる。このため、メモリセル面積を確保し
かつメモリセル間の分離面積を縮小することができない
ので、ＤＲＡＭの高集積化を図ることができないという
問題があった。
【０００９】本発明の目的は下記のとおりである。
【００１０】（１）記憶機能を有する半導体集積回路装
置において、集積度を向上することが可能な技術を提供
することにある。
【００１１】（２）前記半導体集積回路装置において、
電気的信頼性を向上することが可能な技術を提供するこ
とにある。
【００１２】（３）前記半導体集積回路装置において、
ソフトエラー耐圧を向上することが可能な技術を提供す
ることにある。
【００１３】（４）前記半導体集積回路装置において、
製造工程数を低減することが可能な技術を提供すること
にある。
【００１４】（５）前記半導体集積回路装置において、
製造上の加工精度を向上することが可能な技術を提供す
ることにある。
【００１５】（６）前記半導体集積回路装置において、
半導体素子の駆動能力を向上することが可能な技術を提
供することにある。
【００１６】（７）前記半導体集積回路装置において、
製造上の歩留りを向上することが可能な技術を提供する
ことにある。
【００１７】（８）前記半導体集積回路装置において、
動作速度の高速化を図ることが可能な技術を提供するこ
とにある。
【００１８】（９）前記半導体集積回路装置において、
配線の断線不良を防止することが可能な技術を提供する
ことにある。
【００１９】（１０）前記半導体集積回路装置におい
て、耐湿性を向上することが可能な技術を提供すること
にある。
【００２０】（１１）冗長用ヒューズ素子を有する半導
体集積回路装置において、前記冗長用ヒューズ素子の形
成工程を簡単化することが可能な技術を提供することに
ある。
【００２１】（１２）前記半導体集積回路装置におい
て、それに使用される膜の膜質を向上することが可能な
技術を提供することにある。
【００２２】（１３）前記（１２）の製造装置を提供す
ることにある。
【００２３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００２４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００２５】（１）主面を有する半導体基板と、前記半
導体基板の主面上に形成された絶縁膜と、前記絶縁膜上
に形成された金属膜からなる複数の配線とを有する半導
体集積回路装置において、前記金属膜は、スパッタ法で
形成された第１金属膜と、ＣＶＤ法で形成された第２金
属膜を有し、前記第２金属膜は、前記第１金属膜の上に
形成されていることを特徴とする半導体集積回路装置。
【００２６】（２）更に、前記第１金属膜の膜厚は、前
記第２金属膜の膜厚よりも小である。
【００２７】（３）更に、前記第１金属膜と第２金属膜
とは、同一材料からなる。
【００２８】（４）更に、前記絶縁膜は、酸化珪素膜で
ある。
【００２９】（５）更に、前記金属膜は、タングステン
からなる。
【００３０】（作用）上述した手段によれば、前記スパ
ッタ法で堆積した遷移金属膜は前記下地絶縁膜、配線の
夫々との接着性が高いので、前記下地絶縁膜と配線との
接着性を向上することができると共に、前記スパッタ法
で堆積した遷移金属膜はその上層の配線と実質的に同種
の遷移金属膜で形成されているので、配線及びその下層
の遷移金属膜の加工精度を向上することができる。
【００３１】以下、本発明の構成について、メモリセル
選択用ＭＩＳＦＥＴとスタックド構造の情報蓄積用容量
素子との直列回路でメモリセルを構成するＤＲＡＭに本
発明を適用した一実施例とともに説明する。
【００３２】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００３３】
【発明の実施の形態】
（実施の形態１)本発明の実施の形態１であるＤＲＡＭ
を封止する樹脂封止型半導体装置を図２(部分断面斜視
図)で示す。
【００３４】図２に示すように、ＤＲＡＭ（半導体ペレ
ット）１はＳＯＪ(Ｓmall Ｏut-line Ｊ-bend)型の樹脂
封止型半導体装置２で封止されている。前記ＤＲＡＭ１
は、１６[Ｍbit]×１[bit]の大容量で構成され、１６.
４８[ｍｍ]×８.５４[ｍｍ]の平面長方形状で構成され
ている。このＤＲＡＭ１は４００[ｍｉｌ]の樹脂封止型
半導体装置２に封止される。
【００３５】前記ＤＲＡＭ１の主面には主にメモリセル
アレイ及び周辺回路が配置されている。メモリセルアレ
イは後に詳述するが１[bit]の情報を記憶するメモリセ
ル(記憶素子)を行列状に複数配置している。前記周辺回
路は直接周辺回路及び間接周辺回路で構成されている。
直接周辺回路はメモリセルの情報書込み動作や情報読出
し動作を直接制御する回路である。直接周辺回路はロウ
アドレスデコーダ回路、カラムアドレスデコーダ回路、
センスアンプ回路等を含む。間接周辺回路は前記直接周
辺回路の動作を間接的に制御する回路である。間接周辺
回路はクロック信号発生回路、バッファ回路等を含む。
【００３６】前記ＤＲＡＭ１の主面つまり前記メモリセ
ルアレイ及び周辺回路を配置した表面上にはインナーリ
ード３Ａを配置している。ＤＲＡＭ１とインナーリード
３Ａとの間には絶縁性フィルム４を介在している。絶縁
性フィルム４は例えばポリイミド系樹脂膜で形成されて
いる。この絶縁性フィルム４のＤＲＡＭ１側、インナー
リード３Ａ側の夫々の表面には接着層(図示しない)が設
けられている。接着層としては例えばポリエーテルアミ
ドイミド系樹脂やエポキシ系樹脂を使用する。この種の
樹脂封止型半導体装置２はＤＲＡＭ１上にインナーリー
ド３Ａを配置したＬＯＣ(Ｌead Ｏn Ｃhip)構造を採用
している。ＬＯＣ構造を採用する樹脂封止型半導体装置
２は、ＤＲＡＭ１の形状に規制されずにインナーリード
３Ａを自由に引き回せるので、この引き回しに相当する
分、サイズの大きなＤＲＡＭ１を封止することができ
る。つまり、ＬＯＣ構造を採用する樹脂封止型半導体装
置２は、大容量化に基づきＤＲＡＭ１のサイズが大型化
しても、封止サイズは小さく抑えられるので、実装密度
を高めることができる。
【００３７】前記インナーリード３Ａはその一端側をア
ウターリード３Ｂと一体に構成している。アウターリー
ド３Ｂは、標準規格に基づき、夫々に印加される信号が
規定され、番号が付されている。同図２中、左端手前は
１番端子、右端手前は１４番端子である。右端裏側（端
子番号はインナーリード３Ａに示す）は１５番端子、左
端裏側は２８番端子である。つまり、この樹脂封止型半
導体装置２は１〜６番端子、９〜１４番端子、１５〜２
０番端子、２３〜２８番端子の合計２４端子で構成され
ている。
【００３８】前記１番端子は電源電圧Ｖcc端子である。
前記電源電圧Ｖccは例えば回路の動作電圧５[Ｖ]であ
る。２番端子はデータ入力信号端子(Ｄ)、３番端子は空
き端子、４番端子はライトイネーブル信号端子(Ｗ)、５
番端子はロウアドレスストローブ信号端子(ＲＥ)、６番
端子はアドレス信号端子(Ａ11)である。
【００３９】９番端子はアドレス信号端子(Ａ10)、１０
番端子はアドレス信号端子(Ａ0)、１１番端子はアドレ
ス信号端子(Ａ1)、１２番端子はアドレス信号端子
(Ａ2)、１３番端子はアドレス信号端子(Ａ3)である。１
４番端子は電源電圧Ｖcc端子である。
【００４０】１５番端子は基準電圧Ｖss端子である。前
記基準電圧Ｖssは例えば回路の基準電圧０[Ｖ]である。
１６番端子はアドレス信号端子(Ａ4)、１７番端子はア
ドレス信号端子(Ａ5)、１８番端子はアドレス信号端子
(Ａ6)、１９番端子はアドレス信号端子(Ａ7)、２０番端
子はアドレス信号端子(Ａ8)である。
【００４１】２３番端子はアドレス信号端子(Ａ9)、２
４番端子は空き端子、２５番端子はカラムアドレススト
ローブ信号端子(ＣＥ)、２６番端子は空き端子、２７番
端子はデータ出力信号端子である。２８番端子は基準電
圧Ｖss端子である。
【００４２】前記インナーリード３Ａの他端側は、ＤＲ
ＡＭ１の長方形状の夫々の長辺を横切り、ＤＲＡＭ１の
中央側に引き伸ばされている。インナーリード３Ａの他
端側の先端はボンディングワイヤ５を介在させてＤＲＡ
Ｍ１の中央部分に配列された外部端子(ボンディングパ
ッド)ＢＰに接続されている。ボンディングワイヤ５は
アルミニウム(Ａｌ)ワイヤを使用する。また、ボンディ
ングワイヤ５としては、金(Ａｕ)ワイヤ、銅(Ｃｕ)ワイ
ヤ、金属ワイヤの表面に絶縁性樹脂を被覆した被覆ワイ
ヤ等を使用してもよい。ボンディングワイヤ５は熱圧着
に超音波振動を併用したボンディング法によりボンディ
ングされている。
【００４３】前記インナーリード３Ａのうち１番端子、
１４番端子の夫々のインナーリード(Ｖcc)３Ａは一体に
構成され、ＤＲＡＭ１の中央部分をその長辺に平行に引
き伸ばされている。同様に、１５番端子、２８番端子の
夫々のインナーリード(Ｖss)３Ａは一体に構成され、Ｄ
ＲＡＭ１の中央部分をその長辺に平行に引き伸ばされて
いる。インナーリード(Ｖcc)３Ａ、インナーリード(Ｖs
s)３Ａの夫々は、その他のインナーリード３Ａの他端側
の先端で規定された領域内において平行に延在させてい
る。このインナーリード(Ｖcc)３Ａ、インナーリード
(Ｖss)３Ａの夫々はＤＲＡＭ１の主面のどの位置におい
ても電源電圧Ｖcc、基準電圧Ｖssを供給することができ
るように構成されている。つまり、この樹脂封止型半導
体装置２は、電源ノイズを吸収し易く構成され、ＤＲＡ
Ｍ１の動作速度の高速化を図れるように構成されてい
る。
【００４４】前記ＤＲＡＭ１の長方形状の短辺にはペレ
ット支持用リード３Ｃが設けられている。
【００４５】前記インナーリード３Ａ、アウターリード
３Ｂ、ペレット支持用リード３Ｃの夫々はリードフレー
ムから切断されかつ成型されている。リードフレームは
例えばＦｅ−Ｎｉ（例えばＮｉ含有率４２又は５０
[％]）合金、Ｃｕ等で形成されている。
【００４６】前記ＤＲＡＭ１、ボンディングワイヤ５、
インナーリード３Ａ及びペレット支持用リード３Ｃは樹
脂封止部６で封止されている。樹脂封止部６は、低応力
化を図るために、フェノール系硬化剤、シリコーンゴム
及びフィラーが添加されたエポキシ系樹脂を使用してい
る。シリコーンゴムはエポキシ系樹脂の熱膨張率を低下
させる作用がある。フィラーは球形の酸化珪素粒で形成
されており、同様に熱膨張率を低下させる作用がある。
【００４７】次に、前記樹脂封止型半導体装置２に封止
されたＤＲＡＭ１の概略構成を図３（チップレイアウト
図）に示す。
【００４８】図３に示すように、ＤＲＡＭ１の表面の略
全域にメモリセルアレイ(ＭＡ)１１が配置されている。
本実施の形態のＤＲＡＭ１は、これに限定されないが、
メモリセルアレイ１１は大きく４個のメモリセルアレイ
１１Ａ〜１１Ｄに分割されている。同図３中、ＤＲＡＭ
１の上側に２個のメモリセルアレイ１１Ａ及び１１Ｂが
配置され、下側に２個のメモリセルアレイ１１Ｃ及び１
１Ｄが配置されている。この４個に分割されたメモリセ
ルアレイ１１Ａ〜１１Ｄの夫々はさらに１６個のメモリ
セルアレイ(ＭＡ)１１Ｅに細分化されている。つまり、
ＤＲＡＭ１は６４個のメモリセルアレイ１１Ｅを配置す
る。この６４個に細分化された１個のメモリセルアレイ
１１Ｅは２５６[Ｋbit]の容量で構成されている。
【００４９】前記ＤＲＡＭ１の６４個に細分化されたう
ちの２個のメモリセルアレイ１１Ｅの間には夫々センス
アンプ回路(ＳＡ)１３が配置されている。センスアンプ
回路１３は相補型ＭＩＳＦＥＴ(ＣＭＯＳ)で構成されて
いる。ＤＲＡＭ１の４個に分割されたうちのメモリセル
アレイ１１Ａ、１１Ｂの夫々の下側の一端にはカラムア
ドレスデコーダ回路(ＹＤＥＣ)１２が配置されている。
同様に、メモリセルアレイ１１Ｃ、１１Ｄの夫々の上側
の一端にはカラムアドレスデコーダ回路(ＹＤＥＣ)１２
が配置されている。
【００５０】前記ＤＲＡＭ１の４個に分割されたうちの
メモリセルアレイ１１Ａ、１１Ｃの夫々の右側の一端に
はワードドライバ回路(ＷＤ)１４、ロウアドレスデコー
ダ回路(ＸＤＥＣ)１５、単位マット制御回路１６の夫々
が左側から右側に向って順次配置されている。同様に、
メモリセルアレイ１１Ｂ、１１Ｄの夫々の左側の一端に
はワードドライバ回路１４、ロウアドレスデコーダ回路
１５、単位マット制御回路１６の夫々が右側から左側に
向って順次配置されている。
【００５１】前記センスアンプ回路１３、カラムアドレ
スデコーダ回路１２、ワードドライバ回路１４、ロウア
ドレスデコーダ回路１５の夫々はＤＲＡＭ１の周辺回路
のうちの直接周辺回路を構成する。この直接周辺回路は
メモリセルアレイ１１の細分化されたメモリセルアレイ
１１Ｅに配置されたメモリセルを直接制御する回路であ
る。
【００５２】前記ＤＲＡＭ１の４個に分割されたうちの
メモリセルアレイ１１Ａ、１１Ｂの夫々の間、メモリセ
ルアレイ１１Ｃ、１１Ｄの夫々の間には、夫々周辺回路
１７及び外部端子ＢＰが配置されている。周辺回路１７
としてはメインアンプ回路１７０１、出力バッファ回路
１７０２、基板電位発生回路（Ｖssジェネレータ回路）
１７０３、電源回路１７０４の夫々を配置している。メ
インアンプ回路１７０１は４個単位に合計１６個配置さ
れている。出力バッファ回路１７０２は合計４個配置さ
れている。
【００５３】前記外部端子ＢＰは、前記樹脂封止型半導
体装置２をＬＯＣ構造で構成し、ＤＲＡＭ１の中央部ま
でインナーリード３Ａを引き伸しているので、ＤＲＡＭ
１の中央部分に配置されている。外部端子ＢＰは、メモ
リセルアレイ１１Ａ及び１１Ｃ、１１Ｂ及び１１Ｄの夫
々で規定された領域内に、ＤＲＡＭ１の上端側から下端
側に向って配置されている。外部端子ＢＰに印加される
信号は、前述の図２に示す樹脂封止型半導体装置２にお
いて説明したので、ここでの説明は省略する。基本的に
は、ＤＲＡＭ１の表面上の上端側から下端側に向って基
準電圧(Ｖss)、電源電圧(Ｖcc)の夫々が印加されたイン
ナーリード３Ａが延在するので、ＤＲＡＭ１はその延在
方向に沿って基準電圧(Ｖss)用、電源電圧(Ｖcc)用の夫
々の外部端子ＢＰを複数配置している。つまり、ＤＲＡ
Ｍ１は基準電圧(Ｖss)、電源電圧(Ｖcc)の夫々の電源の
供給が充分に行えるように構成されている。データ入力
信号(Ｄ)、データ出力信号(Ｑ)、アドレス信号(Ａ0〜Ａ
11)、クロック系信号、制御信号の夫々はＤＲＡＭ１の
中央部分に集中的に配置されている。
【００５４】前記ＤＲＡＭ１の４個に分割されたうちの
メモリセルアレイ１１Ａ、１１Ｃの夫々の間、１１Ｂ、
１１Ｄの夫々の間には夫々周辺回路１８が配置されてい
る。周辺回路１８のうち左側にはロウアドレスストロー
ブ(ＲＥ)系回路１８０１、ライトイネーブル(Ｗ)系回路
１８０２、データ入力バッファ回路１８０３、ＶＣＣ用
リミッタ回路１８０４、Ｘアドレスドライバ回路（論理
段）１８０５、Ｘ系冗長回路１８０６、Ｘアドレスバッ
ファ回路１８０７の夫々が配置されている。周辺回路１
８のうち右側にはカラムアドレスストローブ（ＣＥ）系
回路１８０８、テスト回路１８０９、ＶＤＬ用リミッタ
回路１８１０、Ｙアドレスドライバ回路(論理段)１８１
１、Ｙ系冗長回路１８１２、Ｙアドレスバッファ回路１
８１３の夫々が配置されている。周辺回路１８のうち中
央にはＹアドレスドライバ回路(ドライブ段)１８１４、
Ｘアドレスドライバ回路(ドライブ段)１８１５、マット
選択信号回路(ドライブ段)１８１６の夫々が配置されて
いる。
【００５５】前記周辺回路１７、１８(１６も含む)はＤ
ＲＡＭ１の間接周辺回路として使用されている。
【００５６】次に、前記ＤＲＡＭ１の１６個に細分化さ
れたメモリセルアレイ１１Ｅの要部及びその周辺回路の
要部について、図４（要部等価回路図)を用いて説明す
る。
【００５７】図４に示すように、前記ＤＲＡＭ１はフォ
ールデットビットライン方式（折り返しビット線方式又
は２交点方式）で構成されている。ＤＲＡＭ１の１６個
に細分化された夫々のメモリセルアレイ１１Ｅ内には行
列状にメモリセルＭを複数配置している。メモリセルＭ
は相補性データ線（相補性ビット線）ＤＬ，ＤＬとワー
ド線ＷＬとの交差部分に配置されている。相補性データ
線ＤＬは、同図４中行方向に延在し、列方向に複数本配
置されている。ワード線ＷＬは、列方向に延在し、行方
向に複数本配置されている。行方向に延在する相補性デ
ータ線ＤＬにはシェアードセンス方式のセンスアンプ回
路Ｓａ、プリチャージ回路ＤＰ、入出力信号選択回路Ｖ
Ｏの夫々が接続されている。前記ワード線ＷＬは前記図
３に示すワードドライバ回路(ＷＤ)１４を介在させてロ
ウアドレスデコーダ回路(ＸＤＥＣ)１５に接続されてい
る。同図４においては図示しないが、前記ワード線ＷＬ
に沿った位置には列方向に延在するシャント用ワード線
ＷＬが配置されている。シャント用ワード線ＷＬは、所
定部において（例えば所定数のメモリセル毎に）ワード
線ＷＬと短絡され、ワード線ＷＬの比抵抗を低減するよ
うに構成されている。
【００５８】前記メモリセルＭはメモリセル選択用ＭＩ
ＳＦＥＴＱｓと情報蓄積用容量素子Ｃとの直列回路で構
成されている。メモリセル選択用ＭＩＳＦＥＴＱｓはｎ
チャネルで構成されている。メモリセル選択用ＭＩＳＦ
ＥＴＱｓの一方の半導体領域は前記相補性データ線ＤＬ
に接続されている。他方の半導体領域は情報蓄積用容量
素子Ｃの一方の電極(下層電極層)に接続されている。ゲ
ート電極はワード線ＷＬに接続されている。情報蓄積用
容量素子Ｃの他方の電極は低電源電圧１／２Ｖccに接続
されている。前記ＤＲＡＭ１は外部装置とのインターフ
ェイスとして使用される入力段回路及び出力段回路の動
作電圧に前述の電源電圧Ｖccつまり５[Ｖ]を使用してい
る。ＤＲＡＭ１の内部回路すなわちメモリセルアレイ１
１、直接周辺回路（１２，１３，１４，１５）、間接周
辺回路(１６,１７,１８)の夫々の動作電圧に電源電圧Ｖ
ccよりも低い低電源電圧Ｖcc例えば３.３[Ｖ]を使用し
ている。低電源電圧Ｖccは、特にＤＲＡＭ１の情報書込
み動作及び情報読出し動作時において、相補性データ線
ＤＬの充放電量を低減することができるので、ＤＲＡＭ
１の消費電力を低減することができる。したがって、前
記低電源電圧１／２Ｖccは低電源電圧Ｖccと基準電圧Ｖ
ssとの中間の電位約１.６５[Ｖ]である。
【００５９】前記プリチャージ回路ＤＰは、プリチャー
ジ信号線φpcに夫々ゲート電極が接続された２個のプリ
チャージ用ＭＩＳＦＥＴ、同様にプリチャージ信号線φ
pcにゲート電極が接続された１個の短絡用ＭＩＳＦＥＴ
で構成されている。プリチャージ用ＭＩＳＦＥＴは、一
方の半導体領域を相補性データ線ＤＬに接続し、他方の
半導体領域をコモンソース線(基準電圧Ｖss)ＰＮに接続
している。短絡用ＭＩＳＦＥＴの夫々の半導体領域は相
補性データ線ＤＬの夫々に接続されている。プリチャー
ジ用ＭＩＳＦＥＴ、短絡用ＭＩＳＦＥＴの夫々はｎチャ
ネルで構成されている。
【００６０】センスアンプ回路Ｓａは２個のｎチャネル
ＭＩＳＦＥＴＱｎ及び２個のｐチャネルＭＩＳＦＥＴＱ
ｐで構成されている。センスアンプ回路Ｓａのｎチャネ
ルＭＩＳＦＥＴＱｎの夫々の一方の半導体領域は相補性
データ線ＤＬに接続され、夫々の他方の半導体領域はコ
モンソース線（基準電位Ｖss）ＰＮに接続されている。
ｎチャネルＭＩＳＦＥＴＱｎの夫々のゲート電極は互い
に交差し一方の半導体領域が接続された相補性データ線
ＤＬの一方のデータ線と異なる他方のデータ線に接続さ
れている。センスアンプ回路ＳａのｐチャネルＭＩＳＦ
ＥＴＱｐの夫々の一方の半導体領域は相補性データ線Ｄ
Ｌに接続され、夫々の他方の半導体領域はコモンソース
線(Ｖcc:３.３[Ｖ])ＰＰに接続されている。ｐチャネル
ＭＩＳＦＥＴＱｐの夫々のゲート電極は同様に互いに交
差し一方の半導体領域が接続された相補性データ線ＤＬ
の一方のデータ線と異なる他方のデータ線に接続されて
いる。
【００６１】入出力信号選択回路ＶＯはｎチャネルで形
成された入出力選択用ＭＩＳＦＥＴ(カラムスイッチ)で
構成されている。この入出力選択用ＭＩＳＦＥＴは相補
性データ線ＤＬのデータ線毎に配置されている。入出力
選択用ＭＩＳＦＥＴは一方の半導体領域を相補性データ
線ＤＬに接続し他方の半導体領域を相補性入出力信号線
Ｉ／Ｏのいずれかに接続している。前記入出力選択用Ｍ
ＩＳＦＥＴのゲート電極にはカラムセレクト信号線ＹＳ
Ｌが接続されている。カラムセレクト信号線ＹＳＬはカ
ラムアドレスデコーダ回路１２に接続されている。
【００６２】前記センスアンプ回路１３には上側のメモ
リセルアレイ１１Ｅの相補性データ線ＤＬとセンスアン
プ回路Ｓａとの間、下側のメモリセルアレイ１１Ｅの相
補性データ線ＤＬと入出力信号選択回路ＶＯとの間の夫
々にマット選択用ＭＩＳＦＥＴが設けられている。この
マット選択用ＭＩＳＦＥＴは、ｎチャネルで構成され、
マット選択信号ＳＨＬ、ＳＨＲの夫々で制御されるよう
に構成されている。
【００６３】前記センスアンプ回路１３の近傍におい
て、メモリセルアレイ１１Ｅには相補性データ線ＤＬと
ダミーワード線ＤＷＬとの交差部にダミーセルＤＳが配
置されている。このダミーセルＤＳはｎチャネルＭＩＳ
ＦＥＴで構成されている。
【００６４】また、前記メモリセルアレイ１１Ｅのワー
ド線ＷＬのワードドライバ回路１４に接続される側と反
対側にはクリア用ＭＩＳＦＥＴが配置されている。この
クリア用ＭＩＳＦＥＴはクリア信号ＷＬＣにより制御さ
れる。
【００６５】次に、前記ＤＲＡＭ１のメモリセルＭ及び
周辺回路(センスアンプ回路やデコーダ回路等)を構成す
る素子の具体的な構造について説明する。メモリセルア
レイ１１Ｅの平面構造は図５（要部平面図）で示す。メ
モリセルアレイ１１Ｅの断面構造及び周辺回路の素子の
断面構造は図１（要部断面図）で示す。なお、図１の左
側に示すメモリセルＭの断面構造は図５のI−I切断線で
切った部分の断面構造を示している。また、図１の右側
は周辺回路を構成する相補型ＭＩＳＦＥＴ（ＣＭＯＳ）
の断面構造を示している。
【００６６】図１及び図５に示すように、ＤＲＡＭ１は
単結晶珪素からなるｐ−型半導体基板２０で構成されて
いる。ｐ−型半導体基板２０は、（１００）結晶面を素
子形成面として使用し、例えば１０［Ω／ｃｍ］程度の
抵抗値で形成されている。ｐ−型半導体基板２０の一部
の主面はイオン打込法による約１０15[atoms／ｃｍ2]以
上のｎ型不純物の導入が行われていない。一部の領域と
は少なくともメモリセルアレイ１１Ｅの領域である。前
記ｎ型不純物の導入は結晶欠陥を多量に発生させ、情報
となる電荷をリークさせてしまうので、不純物の導入の
領域が部分的に制限されている。したがって、Ｆｅ等の
重金属による汚染を低減するために、本実施の形態のＤ
ＲＡＭ１は半導体基板２０の深い領域にゲッタリング層
を有したものが使用されている。
【００６７】前記ｐ−型半導体基板２０のメモリセルＭ
（メモリセルアレイ１１Ｅ）、ｎチャネルＭＩＳＦＥＴ
Ｑｎの夫々の形成領域の主面部にはｐ−型ウエル領域２
２が設けられている。また、ｐ−型半導体基板２０のｐ
チャネルＭＩＳＦＥＴＱｐの形成領域の主面部にはｎ−
型ウエル領域２１が設けられている。つまり、本実施の
形態のＤＲＡＭ１はツインウエル構造で構成されてい
る。後述する製造方法において説明するが、ｐ−型ウエ
ル領域２２はｎ−型ウエル領域２１に対して自己整合で
形成されている。
【００６８】前記ウエル領域２１、２２の夫々の半導体
素子形成領域間の主面(非活性領域)上には素子間分離用
絶縁膜(フィールド絶縁膜)２３が設けられている。前記
ｐ−型ウエル領域２２のメモリセルアレイ１１Ｅの形成
領域の主面部において、素子間分離用絶縁膜２３下(非
活性領域)にはｐ型チャネルストッパ領域２５Ａが設け
られている。素子間分離用絶縁膜２３をゲート絶縁膜と
する寄生ＭＯＳはｎ型反転し易いので、チャネルストッ
パ領域は少なくともｐ−型ウエル領域２２の主面部に設
けられている。ｐ型チャネルストッパ領域２５Ａはｐ−
型半導体基板２０、ｐ−型ウエル領域２２の夫々に比べ
て高い不純物濃度で構成されている。
【００６９】メモリセルアレイ１１ＥのメモリセルＭの
形成領域において、ｐ−型ウエル領域２２の主面部には
ｐ型半導体領域２５Ｂが設けられている。ｐ型半導体領
域２５Ｂは実質的にメモリセルアレイ１１Ｅの活性領域
の全面に設けられている。ｐ型半導体領域２５Ｂは前記
ｐ型チャネルストッパ領域２５Ａと同一製造工程で形成
されている。ｐ型半導体領域２５Ｂ及びｐ型チャネルス
トッパ領域２５Ａは、後に詳細するが、前記素子間分離
用絶縁膜２３を形成した後に、ｐ−型ウエル領域２２の
メモリセルアレイ１１Ｅの活性領域、非活性領域の夫々
の主面部に不純物を導入し、この不純物を活性化するこ
とにより形成されている。不純物としては例えばＢを使
用し、この不純物は高いエネルギのイオン打込法により
導入される。ｐ−型ウエル領域２２の非活性領域の主面
部には前記素子間分離用絶縁膜２３を通過させて不純物
を導入している。ｐ−型ウエル領域２２の活性領域(メ
モリセルＭの形成領域)の主面部には、前記素子間分離
用絶縁膜２３の膜厚に相当する分、前記主面から深い位
置に前記不純物を導入している。
【００７０】このように構成される前記ｐ型チャネルス
トッパ領域２５Ａは素子間分離用絶縁膜２３に対して自
己整合で形成され、かつ後述するが素子間分離用絶縁膜
２３を形成する熱処理の後に形成しているので、前記ｐ
型チャネルストッパ領域２５Ａを形成するｐ型不純物の
活性領域側への拡散量を低減することができる。このｐ
型不純物の拡散量の低減はメモリセルＭのメモリセル選
択用ＭＩＳＦＥＴＱｓの挟チャネル効果を低減すること
ができる。また、前記ｐ型半導体領域２５Ｂは、メモリ
セルＭ下に形成され、少数キャリアに対するポテンシャ
ルバリア領域として作用するので、α線ソフトエラー耐
圧を高めることができる。また、前記ｐ型半導体領域２
５Ｂは、ｐ−型ウエル領域２２の主面の不純物濃度を若
干高め、メモリセル選択用ＭＩＳＦＥＴＱｓのしきい値
電圧を高くすることができるので、非選択状態のワード
線ＷＬ等にノイズが発生しても誤導通することがない。
また、ｐ型半導体領域２５Ｂは、メモリセル選択用ＭＩ
ＳＦＥＴＱｓの情報蓄積用容量素子Ｃの電極と接続され
る側の半導体領域(２９)に形成されるｐｎ接合容量を増
加することができるので、情報蓄積用容量素子Ｃの電荷
蓄積量を高めることができる。
【００７１】前記メモリセルＭのメモリセル選択用ＭＩ
ＳＦＥＴＱｓは図１、図５及び図６（所定の製造工程に
おける要部平面図）に示すようにｐ−型ウエル領域２２
の主面部に構成されている。実際には、メモリセル選択
用ＭＩＳＦＥＴＱｓは、ｐ型半導体領域２５Ｂで周囲を
覆われた、若干不純物濃度が高く形成されたｐ−型ウエ
ル領域２２の主面部に構成されている。メモリセル選択
用ＭＩＳＦＥＴＱｓは素子間分離用絶縁膜２３及びｐ型
チャネルストッパ領域２５Ａで規定された領域内に構成
されている。メモリセル選択用ＭＩＳＦＥＴＱｓは主に
ｐ−型ウエル領域２２、ゲート絶縁膜２６、ゲート電極
２７、ソース領域及びドレイン領域である一対のｎ型半
導体領域２９で構成されている。
【００７２】前記ｐ−型ウエル領域２２はチャネル形成
領域として使用されている。ゲート絶縁膜２６はｐ−型
ウエル領域２２の主面を酸化して形成した酸化珪素膜で
形成されている。また、ゲート絶縁膜２６の薄膜化に伴
い絶縁耐圧を確保する場合には、ゲート絶縁膜２６は酸
化珪素膜、窒化珪素膜の夫々を順次積層した複合膜で形
成してもよい。
【００７３】ゲート電極２７はゲート絶縁膜２６の上部
に設けられている。ゲート電極２７は、例えば、ＣＶＤ
法で堆積した多結晶珪素膜で形成し、２００〜３００
[ｎｍ]程度の膜厚で形成されている。この多結晶珪素膜
は抵抗値を低減するｎ型不純物（Ｐ或はＡｓ）を導入し
ている。また、ゲート電極２７は、遷移金属(高融点金
属Ｍo,Ｔi,Ｔa,Ｗ)膜や遷移金属シリサイド(高融点金属
シリサイドＭoＳi2,ＴiＳi2,ＴaＳi2,ＷＳi2)膜の単層
で構成してもよい。また、ゲート電極２７は、多結晶珪
素膜上に前記遷移金属膜や遷移金属シリサイド膜を積層
した複合膜で構成してもよい。
【００７４】ゲート電極２７は、図５及び図６に示すよ
うに、列方向に延在するワード線(ＷＬ)２７と一体に構
成されている。つまり、ゲート電極２７、ワード線２７
の夫々は同一導電層で形成されている。ワード線２７は
列方向に配置された複数のメモリセルＭのメモリセル選
択用ＭＩＳＦＥＴＱｓの夫々のゲート電極２７を接続す
るように構成されている。
【００７５】図６に示すように、メモリセル選択用ＭＩ
ＳＦＥＴＱｓのゲート電極２７のゲート長寸法はワード
線２７の幅寸法に比べて長く構成されている。例えば、
ゲート電極２７のゲート長寸法は０.７[μｍ]に対して
ワード線２７の幅寸法は０.５[μｍ]で構成されてい
る。つまり、メモリセル選択用ＭＩＳＦＥＴＱｓは、実
効ゲート長(実効チャネル長)寸法を確保し、短チャネル
効果を低減できるように構成されている。一方、ワード
線２７は、ワード線２７間隔を最小限に小さくし、メモ
リセルＭの面積を縮小して集積度を向上するように構成
されている。このワード線２７は、後述するが、シャン
ト用ワード線(ＷＬ)５５で抵抗値を低減しているので、
幅寸法を縮小しても情報書込み動作、情報読出し動作の
夫々の動作速度を低下することがない。なお、本実施例
においてＤＲＡＭ１は最小加工寸法を０.５[μｍ]とす
る所謂０.５[μｍ]製造プロセスを採用している。
【００７６】ｎ型半導体領域２９は、周辺回路を構成す
るＭＩＳＦＥＴＱｎのｎ＋型半導体領域(３２)に比べ
て、低不純物濃度で形成されている。具体的に、ｎ型半
導体領域２９は１×１０14[atoms／ｃｍ2]未満の低不純
物濃度のイオン打込法で構成されている。つまり、ｎ型
半導体領域２９は、不純物の導入に起因する結晶欠陥の
発生を低減し、しかも不純物の導入後の熱処理によって
結晶欠陥を充分に回復できるように形成されている。し
たがって、ｎ型半導体領域２９は、ｐ−型ウエル領域２
２とのｐｎ接合部においてリーク電流量が少ないので、
情報蓄積用容量素子Ｃに蓄積された情報となる電荷を安
定に保持することができる。
【００７７】前記ｎ型半導体領域２９は、ゲート電極２
７に対して自己整合で形成され、チャネル形成領域側が
低不純物濃度で構成されているので、ＬＤＤ(Ｌightly
Ｄoped Ｄrain)構造のメモリセル選択用ＭＩＳＦＥＴＱ
ｓを構成する。
【００７８】また、前記メモリセル選択用ＭＩＳＦＥＴ
Ｑｓの一方(相補性データ線５０の接続側)のｎ型半導体
領域２９は、後述する接続孔(４０Ａ)で規定された領域
内において、相補性データ線(５０)の下層の多結晶珪素
膜(５０Ａ)に導入されたｎ型不純物が拡散され、若干不
純物濃度が高く構成されている。このｎ型半導体領域２
９に導入されるｎ型不純物は、ｎ型半導体領域２９、相
補性データ線(５０)の夫々をオーミック接続することが
できるので、接続部分の抵抗値を低減することができ
る。また、前記ｎ型不純物は、ｎ型半導体領域２９と前
記接続孔(４０Ａ)との間に製造工程におけるマスク合せ
ずれが生じ、前記接続孔(４０Ａ)が素子間分離用絶縁膜
２３に重合し、接続孔(４０Ａ)内にｐ−型ウエル領域２
２の主面が露出した場合においても、相補性データ線
(５０)とｐ−型ウエル領域２２が短絡しないように、ｎ
型半導体領域を形成するようになっている。
【００７９】また、メモリセル選択用ＭＩＳＦＥＴＱｓ
の他方(情報蓄積用容量素子Ｃの接続側)のｎ型半導体領
域２９は、接続孔(３４)で規定される領域内において、
後述する情報蓄積用容量素子Ｃの下層電極層(３５)に導
入されたｎ型不純物が拡散され、若干不純物濃度が高く
形成されている。このｎ型半導体領域２９に導入される
ｎ型不純物は、ｎ型半導体領域２９、下層電極層(３５)
の夫々をオーミック接続することができるので、接続部
分の抵抗値を低減することができる。また、前記ｎ型不
純物は、ｎ型半導体領域２９の不純物濃度を高め、ｎ型
半導体領域２９とｐ−型ウエル領域２２とで形成される
ｐｎ接合容量を増加することができるので、情報蓄積用
容量素子Ｃの電荷蓄積量を増加することができる。
【００８０】前記メモリセル選択用ＭＩＳＦＥＴＱｓの
ゲート電極２７の上層には絶縁膜２８が設けられ、ゲー
ト電極２７、絶縁膜２８の夫々の側壁にはサイドウォー
ルスペーサ３１が設けられている。絶縁膜２８は主にゲ
ート電極２７、その上に形成される情報蓄積用容量素子
Ｃの各電極(特に３５)の夫々を電気的に分離するように
構成されている。サイドウォールスペーサ３１は、メモ
リセルＭの形成領域において、メモリセル選択用ＭＩＳ
ＦＥＴＱｓのゲート電極２７に対して自己整合で、他方
のｎ型半導体領域２９、情報蓄積用容量素子Ｃの下層電
極層３５の夫々を接続するために形成されている。ま
た、サイドウォールスペーサ３１は、周辺回路の形成領
域において、ＣＭＯＳをＬＤＤ構造にするために構成さ
れている。前記絶縁膜２８、サイドウォールスペーサ３
１の夫々は、その製造方法については後述するが、無機
シランガス及び酸化窒素ガスをソースガスとするＣＶＤ
法で堆積された酸化珪素膜で形成されている。この酸化
珪素膜は、有機シランガスをソースガスとするＣＶＤ法
で堆積した酸化珪素膜に比べて、下地の段差部分でのス
テップカバレッジが高く、又膜の縮みが小さい。つま
り、この方法で形成される前記絶縁膜２８、サイドウォ
ールスペーサ３１の夫々は膜の縮みによる両者間の剥離
を低減することができるので、前記ゲート電極２７とそ
れ以外の導電層例えば下層電極層３５との間の短絡を防
止することができる。
【００８１】前記メモリセルＭの情報蓄積用容量素子Ｃ
は、図１、図５及び第７図（所定の製造工程における要
部平面図）に示すように、主に、下層電極層３５、誘電
体膜３６、上層電極層３７の夫々を順次積層して構成さ
れている。情報蓄積用容量素子Ｃは所謂スタックド構造
(積層型：ＳＴＣ)で構成されている。
【００８２】このスタックド構造の情報蓄積用容量素子
Ｃの下層電極層３５の一部(中央部分)はメモリセル選択
用ＭＩＳＦＥＴＱｓの他方のｎ型半導体領域２９に接続
されている。この接続は層間絶縁膜３３に形成された接
続孔３３Ａ、サイドウォールスペーサ３１及び３３Ｂで
規定された接続孔３４の夫々を通して行われている。接
続孔３４の行方向の開口サイズはメモリセル選択用ＭＩ
ＳＦＥＴＱｓのゲート電極２７、それに隣接するワード
線２７の夫々の離隔寸法及びサイドウォールスペーサ３
１、３３Ｂの夫々の膜厚で規定されている。接続孔３３
Ａの開口サイズと接続孔３４の開口サイズとの差は少な
くとも製造工程におけるマスク合せ余裕寸法に相当する
分より大きくなっている。下層電極層３５の他部(周辺
部分)はゲート電極２７、ワード線２７の夫々の上部ま
で引き伸ばされている。
【００８３】前記層間絶縁膜３３はその下層の絶縁膜２
８、サイドウォールスペーサ３１の夫々と同様の絶縁膜
で形成されている。つまり、無機シランガス及び酸化窒
素ガスをソースガスとするＣＶＤ法で堆積した酸化珪素
膜で形成されている。
【００８４】前記下層電極層３５は例えばＣＶＤ法で堆
積した多結晶珪素膜で形成し、この多結晶珪素膜には抵
抗値を低減するｎ型不純物(Ａｓ或はＰ)が高濃度に導入
されている。下層電極層３５はその表面のうち側壁の面
積を増加してスタックド構造の情報蓄積用容量素子Ｃの
電荷蓄積量を増加するように構成されている。下層電極
層３５は、その表面が平坦化されるように、前記接続孔
３４の開口サイズのゲート長方向の２分の１のサイズと
同等か又はそれ以上の膜厚で形成されている。例えば、
下層電極層３５は４００〜６００[ｎｍ]程度の比較的厚
い膜厚で形成されている。下層電極層３５の平面形状
は、図５及び第７図に示すように、相補性データ線(５
０)が延在する行方向に長い長方形状で構成されてい
る。
【００８５】誘電体膜３６は、基本的には下層電極層
（多結晶珪素膜）３５の上層(表面上)にＣＶＤ法で堆積
させた窒化珪素膜３６Ａ、この窒化珪素膜３６Ａを高圧
で酸化した酸化珪素膜３６Ｂを積層した２層構造で構成
されている。実際には、誘電体膜３６は、下層電極層３
５である多結晶珪素膜の表面に自然酸化珪素膜（５[ｎ
ｍ]未満の非常に薄い膜厚なので図示しない）が形成さ
れるので、自然酸化珪素膜、窒化珪素膜３６Ａ、酸化珪
素膜３６Ｂの夫々を順次積層した３層構造で構成されて
いる。前記誘電体膜３６の窒化珪素膜３６Ａは、ＣＶＤ
法で堆積されるので、下地の多結晶珪素膜(下層電極層
３５)の結晶状態や段差形状に影響されず、下地に対し
て独立なプロセス条件で形成することができる。つま
り、窒化珪素膜３６Ａは、多結晶珪素膜の表面を酸化し
て形成した酸化珪素膜に比べて、絶縁耐圧が高く、単位
面積当りの欠陥数が少ないので、リーク電流が非常に少
ない。しかも、窒化珪素膜３６Ａは酸化珪素膜に比べて
誘電率が高い特徴がある。酸化珪素膜３６Ｂは、非常に
良質な膜で形成することができるので、前記窒化珪素膜
３６Ａの前記特性をさらに向上させることができる。ま
た、後に詳述するが、酸化珪素膜３６Ｂは、高圧酸化
(１.５〜１０[toll])で形成されるので、常圧酸化に比
べて短い酸化時間つまり熱処理時間で形成することがで
きる。
【００８６】誘電体膜３６は、下層電極層３５の上面及
び側壁に沿って設けられており、下層電極層３５の側壁
部分を利用して高さ方向に面積を稼いでいる。誘電体膜
３６の面積の増加はスタックド構造の情報蓄積用容量素
子Ｃの電荷蓄積量を向上することができる。この誘電体
膜３６の平面形状は上層電極層３７の平面形状で規定さ
れ、実質的に上層電極層３７と同一形状で構成されてい
る。
【００８７】前記上層電極層３７は誘電体膜３６を介在
させて下層電極層３５を覆うようにその上部に設けられ
ている。上層電極層３７は隣接する他のメモリセルＭの
スタックド構造の情報蓄積用容量素子Ｃの上層電極層３
７と一体に構成されている。上層電極層３７には低電源
電圧１／２Ｖccが印加されている。上層電極層３７は例
えばＣＶＤ法で堆積した多結晶珪素膜で形成され、この
多結晶珪素膜には抵抗値を低減するｎ型不純物が導入さ
れている。上層電極層３７は例えば前記下層電極層３５
に比べて薄い膜厚で形成されている。前記上層電極層３
７の表面には絶縁膜３８が設けられている。絶縁膜３８
は後述するが上層電極層３７を加工した際に下地表面の
段差部分に残存するエッチング残りを除去する際に形成
される。
【００８８】前記スタックド構造の情報蓄積用容量素子
Ｃの誘電体膜３６は、下層電極層３５以外の領域におい
て、層間絶縁膜３３上に形成されている。層間絶縁膜３
３は前述のように無機シランガス及び酸化窒素ガスをソ
ースガスとするＣＶＤ法で堆積した酸化珪素膜で形成さ
れている。つまり、誘電体膜３６の特に下層の窒化珪素
膜３６Ａはそれに対して膜の縮みが少ない層間絶縁膜３
３に接触しているので、このスタックド構造の情報蓄積
用容量素子Ｃは誘電体膜３６のストレスに基づく破壊を
防止することができるように構成されている。
【００８９】前記メモリセルＭは図１、図５、図６及び
図７に示すように行方向に隣接する他の１個のメモリセ
ルＭと接続されている。つまり、行方向に隣接する２個
のメモリセルＭは、夫々のメモリセル選択用ＭＩＳＦＥ
ＴＱｓの一方のｎ型半導体領域２９を一体に構成し、そ
の部分を中心に反転パターンで構成されている。この２
個のメモリセルＭは列方向に複数配置され、この２個の
メモリセルＭと列方向に隣接する他の２個のメモリセル
Ｍとは行方向に２分の１ピッチずれて配置されている。
【００９０】メモリセルＭのメモリセル選択用ＭＩＳＦ
ＥＴＱｓの一方のｎ型半導体領域２９には図１及び図５
に示すように相補性データ線(ＤＬ)５０が接続されてい
る。相補性データ線５０は層間絶縁膜３３、４０の夫々
に形成された接続孔４０Ａを通してｎ型半導体領域２９
に接続されている。
【００９１】前記層間絶縁膜４０は例えば無機シランガ
ス及び酸化窒素ガスをソースガスとするＣＶＤ法で堆積
した酸化珪素膜で形成されている。前記スタックド構造
の情報蓄積用容量素子Ｃは下層電極層３５、誘電体膜３
６、上層電極層３７の夫々を順次重ね合せしかも下層電
極層３５の膜厚を厚く形成しているので段差形状が大き
くなる。そこで、層間絶縁膜４０はその表面を平坦化し
ている。つまり、層間絶縁膜４０は前記下層電極層３５
の膜厚に相当する分表面の段差形状が大きく成長するの
で、前記下層電極層３５と隣接する他の下層電極層３５
との間を層間絶縁膜４０で埋込むことにより、層間絶縁
膜４０の表面は平坦化される。隣接するメモリセルＭの
スタックド構造の情報蓄積用容量素子Ｃの下層電極層３
５間のうち、最小間隔の領域はアスペクト比が１以上の
大きな段差形状を形成する。本実施例において、下層電
極層３５間の最小間隔は約０.５[μｍ]である。この下
層電極層３５間には誘電体膜３６及び上層電極層３７を
介在する。したがって、層間絶縁膜４０は前記誘電体膜
３６及び上層電極層３７を介在させた下層電極層３５間
の最小間隔の２分の１以上の膜厚で形成する。しかも、
層間絶縁膜４０は絶縁耐圧を確保しかつ寄生容量を低減
できる膜厚で形成する。層間絶縁膜４０は例えば２５０
〜３５０［ｎｍ］程度の膜厚で形成されている。
【００９２】前記相補性データ線５０は多結晶珪素膜５
０Ａ、遷移金属シリサイド膜５０Ｂの夫々を順次積層し
た２層構造の複合膜で構成されている。下層の多結晶珪
素膜５０Ａは、ＣＶＤ法で堆積し、例えば１００〜１５
０[ｎｍ]程度の膜厚で形成されている。この多結晶珪素
膜５０Ａには抵抗値を低減するｎ型不純物例えばＰが導
入されている。下層の多結晶珪素膜５０Ａは、下地段差
部分においてステップカバレッジが良好であるので、相
補性データ線５０の断線不良を低減することができる。
上層の遷移金属シリサイド膜５０Ｂは、ＣＶＤ法(又は
スパッタ法)で堆積され、例えば１００〜２００[ｎｍ]
程度の膜厚で形成されている。上層の遷移金属シリサイ
ド膜５０Ｂは相補性データ線５０の抵抗値を低減し、情
報書込み動作、情報読出し動作の夫々の動作速度を速く
することができる。また、上層の遷移金属シリサイド膜
５０Ｂは下地段差部分においてステップカバレッジが良
好であるので、相補性データ線５０の断線不良を低減す
ることができる。この相補性データ線５０の下層の多結
晶珪素膜５０Ａ、上層の遷移金属シリサイド膜５０Ｂの
夫々は耐熱性及び耐酸化性を有している。相補性データ
線５０は例えば０.６［μｍ］程度の配線幅で形成され
ている。
【００９３】このように、(請求項２３−手段１４)一方
のｎ型半導体領域２９に相補性データ線５０が接続され
るメモリセル選択用ＭＩＳＦＥＴＱｓと、その上層に形
成される下層電極層３５、誘電体膜３６、上層電極層３
７の夫々を順次積層したスタックド構造の情報蓄積用容
量素子Ｃとの直列回路でメモリセルＭを構成するＤＲＡ
Ｍ１において、前記スタックド構造の情報蓄積用容量素
子Ｃの上層電極層３７の上層に、層間絶縁膜４０を介在
させ、ＣＶＤ法で堆積した多結晶珪素膜５０Ａ、遷移金
属シリサイド膜５０Ｂの夫々を順次積層した複合膜で形
成された前記相補性データ線５０を構成し、前記上層電
極層３７と相補性データ線５０との間の層間絶縁膜４０
の膜厚を、前記メモリセルＭのスタックド構造の情報蓄
積用容量素子Ｃの下層電極層３５と最小間隔で隣接する
他のメモリセルＭのスタックド構造の情報蓄積用容量素
子Ｃの下層電極層３５との間の前記上層電極層３７を介
在させた間隔の２分の１よりも厚く構成する。この構成
により、前記相補性データ線５０の上層の遷移金属シリ
サイド膜５０Ｂは不純物の相互拡散を生じるので、層間
絶縁膜４０としてＢＰＳＧ膜やＰＳＧ膜を使用してフロ
ーを施し、前記相補性データ線５０の下地表面の平坦化
を促進することができないが、前記最小間隔で隣接する
下層電極層３５間の間隔の寸法に基づき前記層間絶縁膜
４０の膜厚を制御し、前記下層電極層３５間の間隔を前
記層間絶縁膜４０で埋込みこの層間絶縁膜４０の表面の
平坦化を図ることができるので、前記相補性データ線５
０の加工時に前記下層電極層３５間において層間絶縁膜
４０の段差部分に残存するエッチング残りに起因する相
補性データ線５０間の短絡を防止し、電気的信頼性を向
上することができる。
【００９４】前記相補性データ線５０の上層には層間絶
縁膜５１を介在させてカラムセレクト信号線(ＹＳＬ)５
２が構成されている。
【００９５】前記層間絶縁膜５１は例えばＣＶＤ法で堆
積した酸化珪素膜５１Ａ、ＣＶＤ法で堆積したＢＰＳＧ
膜５１Ｂの夫々を順次積層した２層構造の複合膜で構成
されている。下層の酸化珪素膜５１Ａは上層のＢＰＳＧ
膜５１Ｂに添加されたＢやＰが下層に漏れることを防止
するために設けられている。下層の酸化珪素膜５１Ａは
例えば無機シランガス及び酸化窒素ガスをソースガスと
するＣＶＤ法で堆積した酸化珪素膜で形成されている。
下層の酸化珪素膜５１Ａは例えば１００〜２００[ｎｍ]
程度の膜厚で形成されている。上層のＢＰＳＧ膜５１Ｂ
はその表面を平坦化するようにフローが施されている。
ＢＰＳＧ膜５１Ｂは例えば２５０〜３５０[ｎｍ]程度の
膜厚で形成されている。
【００９６】前記カラムセレクト信号線５２は、下地の
層間絶縁膜５１の表面上に堆積させるので、例えばスパ
ッタ法で堆積した遷移金属膜で形成されている。この遷
移金属膜は例えばＷ膜で形成する。カラムセレクト信号
線５２は例えば３５０〜４５０[ｎｍ]程度の膜厚で形成
されている。このカラムセレクト信号線５２は、前記相
補性データ線５０と異なる上層で形成しているので、相
補性データ線５０の配線ピッチに規定されず、又相補性
データ線５０とメモリセルＭとの接続部分を回避する必
要がない。つまり、カラムセレクト信号線５２は、相補
性データ線５０の配線幅寸法に比べて広く、又実質的に
直線的に延在させることができるので、抵抗値を低減す
ることができる。カラムセレクト信号線５２は例えば
２.０[μｍ]程度の配線幅寸法で形成されている。
【００９７】前記カラムセレクト信号線５２の上層には
層間絶縁膜５３を介在させてシャント用ワード線(ＷＬ)
５５が構成されている。シャント用ワード線５５は、図
示しないが、数十〜数百個のメモリセルＭ毎に相当する
所定領域において、前記ワード線(ＷＬ)２７に接続され
ている。ワード線２７はメモリセルアレイ１１Ｅにおい
て延在方向に複数個に分割されており、シャント用ワー
ド線５５は前記分割された複数個の夫々のワード線２７
に接続されている。シャント用ワード線５５は、ワード
線２７の抵抗値を低減し、情報書込み動作、情報読出し
動作の夫々においてメモリセルＭの選択速度を速くでき
るように構成されている。
【００９８】前記層間絶縁膜５３は、図１に示すよう
に、酸化珪素膜(堆積型絶縁膜)５３Ａ、酸化珪素膜（塗
布型絶縁膜）５３Ｂ、酸化珪素膜(堆積型絶縁膜)５３Ｃ
の夫々を順次積層した複合膜で形成される３層構造で構
成されている。層間絶縁膜５３の下層の酸化珪素膜５３
Ａ、上層の酸化珪素膜５３Ｃの夫々はテトラエポキシシ
ラン(ＴＥＯＳ:Ｓｉ(ＯＣ2Ｈ5)4)ガスをソースガスとす
るコンフォーマルプラズマＣＶＤ(以下、Ｃ−ＣＶＤ)法
で堆積されている。Ｃ−ＣＶＤ法で堆積された下層の酸
化珪素膜５３Ａ、上層の酸化珪素膜５３Ｃの夫々は低温
度（約４００[℃]以下）で堆積することができ、高いス
テップカバレッジを有している。下層の酸化珪素膜５３
Ａ、上層の酸化珪素膜５３Ｃの夫々は例えば２５０〜３
５０[ｎｍ]程度の膜厚で形成されている。層間絶縁膜５
３の中層の酸化珪素膜５３ＢはＳＯＧ(Ｓpin Ｏn Ｇlas
s)法で塗布した後ベーク処理を施した酸化珪素膜で形成
されている。この中層の酸化珪素膜５３Ｂは層間絶縁膜
５３の表面を平坦化する目的で形成されている。中層の
酸化珪素膜５３Ｂは、塗布した後ベーク処理を施し、さ
らに全表面にエッチング処理を施して段差部の凹部のみ
に埋込むように形成されている。特に、中層の酸化珪素
膜５３Ｂは後述するが層間絶縁膜５３に形成される接続
孔５３Ｄの内壁の表面において残存しないようにエッチ
ング処理により除去されている。つまり、中層の酸化珪
素膜５３Ｂはそれに含まれる水分により前記シャント用
ワード線５５のアルミニウム膜又はその合金膜が腐食さ
れることを低減できるように構成されている。中層の酸
化珪素膜５３Ｂは例えば１００[ｎｍ]程度の膜厚で塗布
される。
【００９９】前記シャント用ワード線５５は、遷移金属
窒化膜(又は遷移金属シリサイド膜)５５Ａ、アルミニウ
ム合金膜(又はアルミニウム膜)５５Ｂの夫々を順次積層
して形成された複合膜で構成されている。
【０１００】下層の遷移金属窒化膜５５Ａは、上層のア
ルミニウム合金膜５５ＢにＣｕが添加されている場合、
バリア性を有する例えばＴｉＮ膜で形成する。また、下
層の遷移金属窒化膜５５Ａは、上層のアルミニウム合金
膜５５ＢにＳｉが添加されている場合、例えばＴｉＮ膜
で形成する。また、この場合、遷移金属シリサイド膜例
えばＭｏＳｉ2等で形成する。この下層の遷移金属窒化
膜５５Ａは、例えばスパッタ法で堆積され、１００[ｎ
ｍ]程度の膜厚で形成されている。下層の遷移金属窒化
膜５５ＡとしてＴｉＮ膜を使用する場合、後に詳細する
が、（２００）の結晶の配向性を有するＴｉＮ膜を使用
する。
【０１０１】上層のアルミニウム合金膜５５Ｂはアルミ
ニウムにＣｕ及びＳｉを添加している。Ｃｕは、マイグ
レーション現象を低減するために添加され、例えば０.
５[重量％]程度添加されている。Ｓｉは、アロイスパイ
ク現象を低減するために添加され、例えば１.５[重量
％]程度添加されている。アルミニウム合金膜５０Ｂ
は、例えばスパッタ法で堆積され、６００〜８００[ｎ
ｍ]程度の膜厚で形成されている。
【０１０２】前記シャント用ワード線５５は例えば０.
７[μｍ]程度の配線幅寸法で構成されている。
【０１０３】このように、本実施の形態のＤＲＡＭ１の
メモリセルアレイ１１Ｅは４層ゲート配線構造上に２層
配線構造を設けた合計６層の多層配線構造で構成されて
いる。
【０１０４】前記４層ゲート配線構造はメモリセル選択
用ＭＩＳＦＥＴＱｓのゲート電極２７（又はワード線２
７）、スタックド構造の情報蓄積用容量素子Ｃの下層電
極層３５、上層電極層３７及び相補性データ線５０で構
成されている。前記２層の配線構造はカラムセレクト信
号線５２及びシャント用ワード線５５で構成されてい
る。
【０１０５】前記ＤＲＡＭ１の周辺回路を構成するＣＭ
ＯＳは前記図１の右側に示すように構成されている。Ｃ
ＭＯＳのｎチャネルＭＩＳＦＥＴＱｎは、素子間分離用
絶縁膜２３及びｐ型チャネルストッパ領域２４で周囲を
囲まれた領域内において、ｐ−型ウエル領域２２の主面
部に構成されている。ｎチャネルＭＩＳＦＥＴＱｎは、
主に、ｐ−型ウエル領域２２、ゲート絶縁膜２６、ゲー
ト電極２７、ソース領域及びドレイン領域である一対の
ｎ型半導体領域２９及び一対のｎ＋型半導体領域３２で
構成されている。
【０１０６】前記ｎチャネルＭＩＳＦＥＴＱｎの周囲を
囲むｐ型チャネルストッパ領域２４は前記メモリセルＭ
のメモリセル選択用ＭＩＳＦＥＴＱｓの周囲を囲むｐ型
チャネルストッパ領域２５Ａと別の製造工程で形成され
ている。ｐ型チャネルストッパ領域２４は、前記素子間
分離用絶縁膜２３を形成するマスクと同一マスクを使用
してｐ型不純物を導入し、このｐ型不純物を素子間分離
用絶縁膜２３を形成する熱処理で活性化することにより
形成されている。このｐ型チャネルストッパ領域２４
は、素子間分離用絶縁膜２３と同一製造工程で形成され
るので、ｐ型不純物の活性領域側への拡散量が若干大き
いが、ｎチャネルＭＩＳＦＥＴＱｎはメモリセル選択用
ＭＩＳＦＥＴＱｓに比べて大きいサイズで形成されてい
るので、前記ｐ型不純物の拡散量は相対的に小さい。し
たがって、ｎチャネルＭＩＳＦＥＴＱｎは挟チャネル効
果の影響が小さい。逆に、ｐ型チャネルストッパ領域２
４を形成するｐ型不純物は、ｐ−型ウエル領域２２の非
活性領域の主面部にしか導入しないので、ｐ−型ウエル
領域２２の活性領域の主面の不純物濃度を低くすること
ができる。つまり、ｎチャネルＭＩＳＦＥＴＱｎはしき
い値電圧を低くすることができるので、基板効果を低減
し、駆動能力を高めることができる。特に、ｎチャネル
ＭＩＳＦＥＴＱｎを出力段回路として使用する場合、出
力信号レベルを充分に確保することができる。
【０１０７】前記ｐ−型ウエル領域２２、ゲート絶縁膜
２６、ゲート電極２７及びｎ型半導体領域２９の夫々
は、前記メモリセル選択用ＭＩＳＦＥＴＱｓと同一製造
工程で構成され、実質的に同様の機能を有している。つ
まり、ｎチャネルＭＩＳＦＥＴＱｎはＬＤＤ構造で構成
されている。
【０１０８】高不純物濃度のｎ＋型半導体領域３２はソ
ース領域、ドレイン領域の夫々の比抵抗値を低減するよ
うに構成されている。ｎ＋型半導体領域３２は、ゲート
電極２６の側壁に自己整合で形成されたサイドウォール
スペーサ３１に規定されて形成され、ゲート電極２７に
対して自己整合で形成される。前記サイドウォールスペ
ーサ３１は前記ＬＤＤ構造を形成するｎ型半導体領域２
９のゲート長方向の長さを規定するようになっている。
サイドウォールスペーサ３１は、ｎチャネルＭＩＳＦＥ
ＴＱｎの形成領域において単層で形成されているので、
前記ｎ型半導体領域２９のゲート長方向の寸法を短くす
ることができる。ｎ型半導体領域２９は不純物濃度が低
いので、高い抵抗値を有しているが、ｎ型半導体領域２
９の長さが短いので、ｎチャネルＭＩＳＦＥＴＱｎは伝
達コンダクタンスを向上できるようになっている。
【０１０９】ｎチャネルＭＩＳＦＥＴＱｎのうち、入出
力段回路で使用されるｎチャネルＭＩＳＦＥＴＱｎは、
単一電源電圧Ｖcc(５[Ｖ])で外部装置とインターフェイ
スが行われるので、電源電圧Ｖccで駆動される。このｎ
チャネルＭＩＳＦＥＴＱｎは、例えばゲート長を８[μ
ｍ]程度で構成し、ドレイン領域近傍での電界強度を緩
和している。一方、内部回路例えば直接周辺回路や間接
周辺回路で使用されるｎチャネルＭＩＳＦＥＴＱｎは低
消費電力化を図るために低電源電圧Ｖcc(約３.３[Ｖ]）
で駆動されている。このｎチャネルＭＩＳＦＥＴＱｎは
高集積化を図るためにゲート長を例えば０.８〜１.４
[μｍ]程度の範囲で構成し、ドレイン領域近傍の電界強
度は低電源電圧Ｖccの導入で緩和されている。この入出
力段回路、内部回路の夫々のｎチャネルＭＩＳＦＥＴＱ
ｎは、ゲート長の寸法を変化させかつ使用電源を変える
だけで、実質的に同一構造で構成されている。つまり、
入出力段回路、内部回路の夫々のｎチャネルＭＩＳＦＥ
ＴＱｎは、ゲート絶縁膜２６、ゲート電極２７、ｎ型半
導体領域２９及びｎ＋型半導体領域３２で構成すること
ができる。さらに、夫々のｎチャネルＭＩＳＦＥＴＱｎ
はサイドウォールスペーサ３１のゲート長方向のサイズ
を実質的に同一寸法で構成することができる。
【０１１０】このように、(１１−６)入出力段回路とし
て使用されるＬＤＤ構造のｎチャネルＭＩＳＦＥＴＱ
ｎ、内部回路として使用されるＬＤＤ構造のｎチャネル
ＭＩＳＦＥＴＱｎの夫々を有するＤＲＡＭ１において、
前記入出力段回路のｎチャネルＭＩＳＦＥＴＱｓの使用
電圧を前記内部回路のｎチャネルＭＩＳＦＥＴＱｎの使
用電圧に比べて高く構成し、前記入出力段回路のｎチャ
ネルＭＩＳＦＥＴＱｎのゲート長寸法を前記内部回路の
ｎチャネルＭＩＳＦＥＴＱｎのゲート長寸法に比べて長
く構成し、前記入出力段回路、内部回路の夫々のｎチャ
ネルＭＩＳＦＥＴのＬＤＤ構造を形成する低不純物濃度
のｎ型半導体領域２９のゲート長方向の寸法を実質的に
同一寸法で構成する。この構成により、前記入出力段回
路のｎチャネルＭＩＳＦＥＴＱｎは、ゲート長寸法を長
くしてホットキャリア耐圧を向上したので、経時的なし
きい値電圧の劣下を低減し、電気的特性を向上すること
ができると共に、前記内部回路のｎチャネルＭＩＳＦＥ
ＴＱｎは、低電源電圧Ｖccを使用してホットキャリア耐
圧を確保しながら低電源電圧Ｖccの使用により低消費電
力化を図ることができ、しかも、前記入出力段回路のｎ
チャネルＭＩＳＦＥＴＱｎはゲート長寸法を長くし、内
部回路のｎチャネルＭＩＳＦＥＴＱｎは低電源電圧Ｖcc
の使用により夫々ホットキャリア耐圧を向上しているの
で、前記ＬＤＤ構造を形成する低不純物濃度のｎ型半導
体領域２９のゲート長方向の長さを独立に制御すること
ができ、前記入出力段回路、内部回路の夫々のｎチャネ
ルＭＩＳＦＥＴＱｎの夫々の低不純物濃度のｎ型半導体
領域２９のゲート長方向の長さ（又はサイドウォールス
ペーサ３１のゲート長方向の長さ）を実質的に同一にす
ることができる。つまり、ＤＲＡＭ１は、低消費電力化
を図ると共にホットキャリア耐圧を向上することがで
き、しかも後述するがｎチャネルＭＩＳＦＥＴＱｎを形
成するための製造工程数を低減することができる。
【０１１１】前記ｎチャネルＭＩＳＦＥＴＱｎのｎ＋型
半導体領域３２には層間絶縁膜４０及び層間絶縁膜５１
に形成された接続孔５１Ｃを通して配線５２が接続され
ている。配線５２は前記カラムセレクト信号線５２と同
一導電層である２層配線構造の下層の配線層で形成され
ている。
【０１１２】ＣＭＯＳのｐチャネルＭＩＳＦＥＴＱｐ
は、素子間分離用絶縁膜２３で周囲を囲まれた領域内に
おいて、ｎ−型ウエル領域２１の主面部に構成されてい
る。ｐチャネルＭＩＳＦＥＴＱｐは、主に、ｎ−型ウエ
ル領域２１、ゲート絶縁膜２６、ゲート電極２７、ソー
ス領域及びドレイン領域である一対のｐ型半導体領域３
０及び一対のｐ＋型半導体領域３９で構成されている。
【０１１３】ｎ−型ウエル領域２１、ゲート絶縁膜２６
及びゲート電極２７の夫々は、前記メモリセル選択用Ｍ
ＩＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥＴＱｎの夫々と
実質的に同様の機能を有している。
【０１１４】低不純物濃度のｐ型半導体領域３０はＬＤ
Ｄ構造のｐチャネルＭＩＳＦＥＴＱｐを構成する。高不
純物濃度のｐ＋型半導体領域３９はゲート電極２７の側
壁にそれに対して自己整合で形成されたサイドウォール
スペーサ３１及び３３Ｃに対して自己整合で形成されて
いる。つまり、ｐチャネルＭＩＳＦＥＴＱｐの高不純物
濃度のｐ＋型半導体領域３９は、サイドウォールスペー
サ３１の側壁にサイドウォールスペーサ３３Ｃを積層し
た２層構造のもので形成されている。このサイドウォー
ルスペーサ３１及び３３Ｃは、ｎチャネルＭＩＳＦＥＴ
Ｑｎのサイドウォールスペーサ３１に比べて、サイドウ
ォールスペーサ３３Ｃに相当する分、ゲート長方向の寸
法が長く構成されている。つまり、サイドウォールスペ
ーサ３１及び３３Ｃは、そのゲート長方向の寸法を長く
し、前記ｐ＋型半導体領域３９のｐ型不純物のチャネル
形成領域側への拡散量を低減することができるので、実
効チャネル長を確保し、ｐチャネルＭＩＳＦＥＴＱｐの
短チャネル効果を低減できるように構成されている。ｎ
型不純物に比べてｐ型不純物は拡散係数が大きいので、
ｐチャネルＭＩＳＦＥＴＱｐは前述の構造で構成されて
いる。
【０１１５】このように、(１５−８)ＬＤＤ構造のｎチ
ャネルＭＩＳＦＥＴＱｎ、ＬＤＤ構造のｐチャネルＭＩ
ＳＦＥＴＱｐの夫々を有するＤＲＡＭ１において、前記
ｐチャネルＭＩＳＦＥＴＱｐのゲート電極２７の側壁に
それに対して自己整合で形成されるサイドウォールスペ
ーサ３１及び３３Ｃのゲート長方向の寸法を、前記ｎチ
ャネルＭＩＳＦＥＴＱｎのゲート電極２７の側壁にそれ
に対して自己整合で形成されるサイドウォールスペーサ
３１のゲート長方向の寸法に比べて長く構成する。この
構成により、前記ｎチャネルＭＩＳＦＥＴＱｎのサイド
ウォールスペーサ３１のゲート長方向の寸法を短くし、
ＬＤＤ構造を形成する低不純物濃度のｎ型半導体領域２
９のゲート長方向の長さを短くすることができるので、
ｎチャネルＭＩＳＦＥＴＱｎの伝達コンダクタンスを向
上し、動作速度の高速化を図ることができると共に、前
記ｐチャネルＭＩＳＦＥＴＱｐのサイドウォールスペー
サ３１及び３３Ｃのゲート長方向の寸法を長くし、高不
純物濃度のｐ＋型半導体領域３９のチャネル形成領域側
への回り込みを低減することができるので、ｐチャネル
ＭＩＳＦＥＴＱｐの短チャネル効果を低減し、高集積化
を図ることができる。
【０１１６】前記ｐチャネルＭＩＳＦＥＴＱｐのｐ＋型
半導体領域３９には前記接続孔５１Ｃを通して配線５２
が接続されている。
【０１１７】前記図１の右側に示すように、配線５２は
層間絶縁膜５３に形成された接続孔５３Ｄ内に埋込まれ
た遷移金属膜５４を介在させて上層の配線５５に接続さ
れている。前記層間絶縁膜５３上に延在する配線５５は
前記シャント用ワード線５５と同一導電層である２層配
線構造の上層の配線層で形成されている。前記接続孔５
３Ｄ内に埋込まれた遷移金属膜５４は例えば選択ＣＶＤ
法で前記接続孔５３Ｄ内から露出する配線５２の表面上
に選択的に堆積したＷ膜で形成されている。前記遷移金
属膜５４は配線５５の接続孔５３Ｄで形成される段差形
状においてステップカバレッジを向上するために形成さ
れている。
【０１１８】前記配線５５(シャント用ワード線５５も
含む)は前述のように遷移金属窒化膜５５Ａ、アルミニ
ウム合金膜５５Ｂの夫々を順次積層した複合膜で形成さ
れている。配線５５は主に上層のアルミニウム合金膜５
５Ｂにより信号伝達速度が律則されている。配線５５の
下層の遷移金属窒化膜（遷移金属シリサイド膜）５５Ａ
は、上層のアルミニウム合金膜５５ＢにＳｉが添加され
ている場合、配線５５と接続孔５３Ｄ内に埋込まれた遷
移金属膜５４との接続部分を含む、上層のアルミニウム
合金膜５５Ｂと層間絶縁膜５３との間の全域に設けられ
ている。つまり、配線５５は、上層のアルミニウム合金
膜５５Ｂの下地の材質を前記接続孔５３Ｄ部分、層間絶
縁膜５３部分の夫々において均一化している。また、配
線５５の下層の遷移金属膜５５Ａはマイグレーション耐
圧が上層のアルミニウム合金膜５５Ｂに比べて高い。つ
まり、上層のアルミニウム合金膜５５Ｂがマイグレーシ
ョン現象で断線した場合においても、下層の遷移金属膜
５５Ａで信号を伝達することができるので、配線５５の
断線不良を低減することができる。
【０１１９】このように、(２９−１６)下地の層間絶縁
膜５３に形成された接続孔５３Ｄ内に選択ＣＶＤ法で埋
込まれた遷移金属膜５４、前記層間絶縁膜５３上に延在
するＳｉが添加されたアルミニウム合金膜５５Ｂの夫々
を接続するＤＲＡＭ１において、前記接続孔５３内に埋
込まれた遷移金属膜５４とアルミニウム合金膜５５Ｂと
の間を含む前記アルミニウム合金膜５５Ｂと下地の層間
絶縁膜５３との間に遷移金属窒化膜(又は遷移金属シリ
サイド膜)５５Ａを設ける。この構成により、前記アル
ミニウム合金膜５５Ｂの下地を前記接続孔５３Ｄ内に埋
込まれた遷移金属膜５４上、層間絶縁膜５３上の夫々に
おいて均一化し、前記アルミニウム合金膜５５Ｂに添加
されたＳｉが前記接続孔５３Ｄ内に埋込まれた遷移金属
膜５４とアルミニウム合金膜５５Ｂとの界面に析出され
ることを低減することができるので、前記界面の抵抗値
を低減することができる。また、前記アルミニウム合金
膜５５Ｂの下層に設けられた遷移金属窒化膜５５Ａは、
前記アルミニウム合金膜５５Ｂが例えばマイグレーショ
ン現象により断線されてもこの断線部を介在させてアル
ミニウム合金膜５５Ｂ間を接続することができるので、
配線５５の断線不良を低減することができる。
【０１２０】前記配線５５(シャント用ワード線５５も
含む)は、上層のアルミニウム合金膜５５ＢにＣｕが添
加されている場合、少なくともアルミニウム合金膜５５
Ｂと接続孔５３Ｄ内に埋込まれた遷移金属膜５４との接
続部分(界面部分)に遷移金属窒化膜５５Ａが設けられて
いる。この遷移金属窒化膜５５Ａは前述のようにバリア
性を有している。つまり、配線５５は上層のアルミニウ
ム合金膜５５Ｂのアルミニウムと接続孔５３Ｄ内に埋込
まれた遷移金属膜５４のＷとの相互拡散による合金化反
応を防止するように構成されている。
【０１２１】このように、(３１−１７)下地の層間絶縁
膜５３に形成された接続孔５３Ｄ内に選択ＣＶＤ法で埋
込まれた遷移金属膜５４、前記層間絶縁膜５３上に延在
するＣｕが添加されたアルミニウム合金膜５５Ｂの夫々
を接続するＤＲＡＭ１において、前記接続孔５３Ｄ内に
埋込まれた遷移金属膜５４とアルミニウム合金膜５５Ｂ
との間にバリア性を有する遷移金属窒化膜５５Ａを設け
る。この構成により、前記接続孔５３Ｄ内に埋込まれた
遷移金属膜５４とアルミニウム合金膜５５Ｂとの界面に
おいて、遷移金属とアルミニウムとの相互拡散よる合金
化反応を防止し、前記界面の抵抗値を低減することがで
きる。
【０１２２】前記配線５５の下層の遷移金属窒化膜５５
Ａは前述のように結晶の配向性が（２００）のものを積
極的に使用する。図８にスパッタ時のターゲット電圧
[ＫＷ]と比抵抗値[μΩ-ｃｍ]との関係を示す。データ
(Ａ)、(Ｂ)の夫々は半導体ウエーハの表面にスパッタ法
で堆積されたＴｉＮ膜の半導体ウエーハの中心からの距
離を示している。データ(Ａ)は半導体ウエーハの中心か
らの距離が０[μｍ]つまり半導体ウエーハの中心のＴｉ
Ｎ膜の特性を表している。データ(Ｂ)は半導体ウエーハ
の中心からの距離が５０[μｍ]の位置のＴｉＮ膜の特性
を表している。
【０１２３】同図８に示すように、データ(Ｂ)つまり半
導体ウエーハの中心からの距離が遠い程、ＴｉＮ膜は比
抵抗値が低くなっている。この図８に示す比抵抗値が高
い領域Ｃ以上例えば約４６０[μΩ-ｃｍ]以上の領域に
おいて、ＴｉＮ膜にＸ線回折スペクトルを行った結果を
図９（Ｘ線の入射角度とＸ線回折強度との関係を示す
図）に示す。また、比抵抗値が低い領域Ｄ以下例えば約
４００[μΩ-ｃｍ]以下の領域において、ＴｉＮ膜にＸ
線回折スペクトルを行った結果を図１０（Ｘ線の入射角
度とＸ線回折強度との関係を示す図）に示す。前記図９
に示すように、比抵抗値が高い領域において、ＴｉＮ膜
は（１１１）の結晶の配向、（２００）の結晶の配向の
夫々が混り合っている。これに対して、図１０に示すよ
うに、ＴｉＮ膜は（２００）の単独の結晶の配向を有し
ている。つまり、（２００）の結晶の配向を有するＴｉ
Ｎ膜は、（１１１）の単独や（１１１）及び（２００）
の混在した結晶の配向を有するＴｉＮ膜に比べて、図８
に示すように比抵抗値が低いので膜密度が高い物理的性
質がある。したがって、この（２００）の結晶の配向を
有するＴｉＮ膜は耐熱性（バリア性）に優れ、又Ｓｉの
析出を低減できる特徴がある。
【０１２４】このように、(３３−１８)前記配線５５の
下層の遷移金属窒化膜５５Ａ特に少なくとも前記接続孔
５３Ｄ内に埋込まれた遷移金属膜５４と上層のアルミニ
ウム合金膜５５Ｂとの間の遷移金属窒化膜５５Ａを結晶
の配向が（２００）のＴｉＮ膜で構成する。この構成に
より、前記（２００）の結晶の配向を有するＴｉＮ膜
は、（１１１）の結晶の配向を有するＴｉＮ膜や（１１
１）と（２００）との混合の結晶の配向を有するＴｉＮ
膜に比べてＳｉの析出量を低減することができるので、
前記界面（５４−５５Ｂ界面）の抵抗値をより低減する
ことができ、又前記他の結晶の配向を有するＴｉＮ膜に
比べて比抵抗値が小さいので、より前記界面での抵抗値
を低減することができ、又膜密度が高いので、よりバリ
ア性を向上することができる。
【０１２５】前記図１及び図１５（前記図１に示す断面
構造と異なる位置の断面構造を示す要部断面図）に示す
ように、ＤＲＡＭ１の周辺回路の領域において、２層配
線構造のうちの下層の配線５２は、高集積化で配線幅寸
法が縮小され、アルミニウム膜やアルミニウム合金膜で
はマイグレーション耐圧を確保できないので、前述のよ
うに遷移金属膜を使用している。周辺回路として特に直
接周辺回路は、メモリセルアレイ１１ＥのメモリセルＭ
の配列ピッチに対応させてｎチャネルＭＩＳＦＥＴＱ
ｎ、ｐチャネルＭＩＳＦＥＴＱｐの夫々を配置している
ので、配線５２のレイアウトルールを厳しくしている。
【０１２６】また、周辺回路の領域において、ｎチャネ
ルＭＩＳＦＥＴＱｎのｎ＋型半導体領域３２、ｐチャネ
ルＭＩＳＦＥＴＱｐのｐ＋型半導体領域３９の夫々を接
続する場合、遷移金属シリサイド膜又はその積層膜(例
えば相補性データ線５０と同一導電層)で配線を形成し
た場合には不純物の相互拡散を生じる。したがって、配
線５２は、前記メモリセルアレイ１１Ｅで使用される相
補性データ線５０と同一導電層を使用せずに、前記不純
物の相互拡散が生じない前述の遷移金属膜を使用してい
る。
【０１２７】このように、(２６−１５)メモリセルアレ
イ１１Ｅ上に相補性データ線、シャント用ワード線、カ
ラムセレクト信号線の夫々を有し、前記メモリセルアレ
イ１１Ｅの周辺回路の領域に２層の配線層を有するＤＲ
ＡＭ１において、前記メモリセルアレイ１１Ｅ上の相補
性データ線５０を、ＣＶＤ法で堆積した多結晶珪素膜５
０Ａ、遷移金属シリサイド膜５０Ｂの夫々を順次積層し
た複合膜で構成し、前記カラムセレクト信号線５２を、
前記相補性データ線５０の上層に、スパッタ法で堆積し
た遷移金属膜で構成し、前記シャント用ワード線５５
を、前記カラムセレクト信号線５２の上層に、スパッタ
法で堆積したアルミニウム合金膜５５Ｂ（遷移金属窒化
膜５５Ａも含む）で構成し、このシャント用ワード線５
５と同一導電層(５５)、その下層のカラムセレクト信号
線５２と同一導電層(５２)の夫々を、両者間の層間絶縁
膜５３に形成された接続孔５３Ｄ内に、選択ＣＶＤ法で
埋込まれた遷移金属膜５４を介在させて接続し、前記周
辺回路の領域の２層の配線層のうち、下層の配線５２は
前記カラムセレクト信号線５２と同一導電層で構成さ
れ、前記２層の配線層のうち、上層の配線５５は前記シ
ャント用ワード線５５と同一導電層で構成され、前記２
層の配線層の下層の配線５２、上層の配線５５の夫々は
前記選択ＣＶＤ法で接続孔５３Ｄ内に埋込まれた遷移金
属膜５４を介在させて接続する。この構成により以下の
効果を奏することができる。
【０１２８】（１）前記メモリセルアレイ１１Ｅ上の相
補性データ線５０は、耐熱処理性及び耐酸化性に優れ、
かつ下層のＣＶＤ法で堆積した多結晶珪素膜５０Ａのス
テップカバレッジが高いので断線不良を低減することが
できる。また、前記相補性データ線５０は、上層の遷移
金属シリサイド膜５０ＢをＣＶＤ法で堆積しているの
で、よりステップカバレッジを向上し、断線不良を低減
することができる。
【０１２９】（２）前記カラムセレクト信号線５２は、
前記相補性データ線５０の上層に形成し、相補性データ
線５０とメモリセルＭとの接続部(接続孔４０Ａ)を回避
することなく略直線状に延在させることができるので、
信号伝達速度を速めて情報書込み動作及び情報読出し動
作の夫々の速度を速くすることができると共に、前記相
補性データ線５０と別層で形成したので、下層の相補性
データ線５０の配線間隔を縮小して集積度を向上するこ
とができる。
【０１３０】（３）前記シャント用ワード線５５は、下
層の相補性データ線５０やカラムセレクト信号線５２に
比べて抵抗値が低いので、シャント用ワード線５５の抵
抗値を低減し、情報書込み動作及び情報読出し動作の夫
々の速度を速くすることができる。
【０１３１】（４）前記カラムセレクト信号線５２と同
一導電層５２、シャント用ワード線５５と同一導電層
(５５)の夫々を接続する遷移金属膜５４は、上層のシャ
ント用ワード線５５と同一導電層(５５)の接続部でのス
テップカバレッジを補い、この導電層(５５)の断線不良
を低減することができると共に、下地の導電層(５２)を
同種の遷移金属膜(５２)とすることで、下地の遷移金属
膜(５２)との間のストレスを低減することができる。
【０１３２】（５）前記周辺回路の領域の下層の配線５
２特に前記メモリセルアレイ１１Ｅの直接周辺回路（セ
ンスアンプ回路やデコーダ回路）は、遷移金属膜なので
マイグレーション耐圧が高く、配線５２幅を縮小する
（メモリセルＭの配置ピッチに対応させて縮小する）こ
とができるので、集積度を向上することができる。
【０１３３】前記図１に示すように、ＤＲＡＭ１のシャ
ント用ワード線５５及び配線５５の上層にはパッシベー
ション膜５６が設けられている。パッシベーション膜５
６は酸化珪素膜５６Ａ、窒化珪素膜５６Ｂの夫々を順次
積層した複合膜で構成されている。
【０１３４】下層の酸化珪素膜５６Ａはその表面つまり
上層の窒化珪素膜５６Ｂの下地表面を平坦化するように
構成されている。下層の酸化珪素膜５６Ａは、その下層
のシャント用ワード線５５、配線５５の夫々の上層にア
ルミニウム合金膜５５Ｂを形成しているので、このアル
ミニウム合金膜５５Ｂを溶融させない低温度で堆積す
る。すなわち、下層の酸化珪素膜５６Ａは例えばテトラ
エポキシシランガスをソースガスとするＣ−ＣＶＤ法で
堆積する。下層の酸化珪素膜５６Ａは、下地表面の段差
部分のステップカバレッジが良好であるので、表面を平
坦化するには、シャント用ワード線５５間又は配線５５
間とその膜厚との比であるアスペクト比が１以上の領域
において、前記シャント用ワード線５５間又は配線５５
間の２分の１以上の膜厚で形成する。前記アスペクト比
が１以上の領域は最小配線間隔又はそれに近い寸法に相
当し、アスペクト比が１以下の領域においては前記上層
の窒化珪素膜５６のステップカバレッジが問題とならな
い。前記シャント用ワード線５５間は約０.７[μｍ]程
度の配線間隔で形成されているので、前記下層の酸化珪
素膜５６Ａは３５０〜５００[ｎｍ]程度の膜厚で形成す
る。
【０１３５】前記パッシベーション膜５６の上層の窒化
珪素膜５６Ｂは耐湿性を向上するために形成されてい
る。この上層の窒化珪素膜５６Ｂは、例えばプラズマＣ
ＶＤ法で堆積され、１０００〜１２００[ｎｍ]程度の膜
厚で形成されている。この上層の窒化珪素膜５６Ｂは、
下層の酸化珪素膜５６Ａの表面が平坦化されているの
で、下地の段差部分においてオーバーハング形状の成長
による巣等の発生を防止することができる。
【０１３６】このように、(３４−１９)アルミニウム合
金膜５５Ｂを主体とした配線５５上にパッシベーション
膜５６が設けられたＤＲＡＭ１において、前記パッシベ
ーション膜５６を、テトラエポキシシランガスをソース
ガスとするＣ−ＣＶＤ法で堆積した酸化珪素膜５６Ａ、
プラズマＣＶＤ法で堆積した窒化珪素膜５６Ｂの夫々を
順次積層した複合膜で構成し、このパッシベーション膜
５６の下層の酸化珪素膜５６Ａを、前記配線５５間隔と
前記配線５５の膜厚とのアスペクト比が１以上の領域の
前記配線５５の間隔の２分の１又はそれ以上の膜厚で構
成する。この構成により、前記パッシベーション膜５６
の下層の酸化珪素膜５６Ａは、前記配線５５のアルミニ
ウム合金膜５５Ｂを溶融しない低温度でしかも高ステッ
プカバレッジで堆積することができ、前記配線５５で形
成される段差形状を平坦化することができるので、前記
パッシベーション膜５６の上層の耐湿性に優れた窒化珪
素膜５６Ｂを前記段差形状に基づく巣を生じることなく
形成することができる。この結果、前記パッシベーショ
ン膜５６の上層の窒化珪素膜５６Ｂに巣が発生しないの
で、前記窒化珪素膜５６の割れの発生や前記巣に水分が
溜まることがないので、前記パッシベーション膜５６の
耐湿性を向上することができる。
【０１３７】前記ＤＲＡＭ１のメモリセルアレイ(ＭＡ)
１１Ｅと周辺回路との境界領域は図１１(概略平面図)及
び図１２(前記図１１の要部拡大平面図)に示すように構
成されている。つまり、メモリセルアレイ１１Ｅの非活
性領域に形成されるｐ型チャネルストッパ領域２５Ａ、
周辺回路の非活性領域に形成されるｐ型チャネルストッ
パ領域２４の夫々は前記境界領域において重ね合せてい
ない。メモリセルアレイ１１Ｅのｐ型チャネルストッパ
領域２５Ａ、周辺回路のｐ型チャネルストッパ領域２４
の夫々は別々の製造工程で形成されているので、前記境
界領域で前記重合させずに、前記境界領域である非活性
領域の不純物濃度は低くされている。これは、活性領域
に形成されたｎ型半導体領域２９、ｎ＋型半導体領域３
２の夫々とｐ−型ウエル領域２２の前記境界領域の主面
部とのｐｎ接合耐圧を高めることができる。ところが、
ｐ−型ウエル領域２２の前記境界領域の非活性領域の主
面の不純物濃度が低いので、寄生ＭＯＳのしきい値電圧
は低下し、ｎ型反転層が発生しやすい。このｎ型反転層
はメモリセルアレイ１１Ｅを取り囲む大面積で形成さ
れ、前記境界領域を横切るように又はその近傍に活性領
域が存在すると、活性領域の面積が前記ｎ型反転層の面
積に相当する分増加する。これは、見かけ上、ｐｎ接合
面積を増大し、ｐｎ接合部においてリーク電流量を増加
する。したがって、図１２に示すように、活性領域Ａｃ
ｔ例えば周辺回路のｎチャネルＭＩＳＦＥＴＱｎは前記
境界領域から離隔させる(前記境界領域を横切らない)。
この離隔は、少なくとも製造工程におけるマスク合せず
れ量、及びｎ型半導体領域２９、ｎ＋型半導体領域３２
の夫々のｎ型不純物の拡散量を考慮した寸法で行う。
【０１３８】また、前記メモリセルアレイ(ＭＡ)１１Ｅ
と周辺回路との境界領域は図１３(概略平面図)及び図１
４(前記図１３の要部拡大平面図)に示すように構成して
もよい。つまり、メモリセルアレイ１１Ｅのｐ型チャネ
ルストッパ領域２５Ａ、周辺回路のｐ型チャネルストッ
パ領域２４の夫々は前記境界領域で重ね合せる。この重
ね合せは少なくとも製造工程におけるマスク合せ余裕寸
法に相当する分重ね合せる。ｐ型チャネルストッパ領域
２４、２５Ａの夫々を重ね合せた場合は非活性領域の前
記境界領域の不純物濃度が高くなる。ｐ−型ウエル領域
２２の非活性領域の主面部の不純物濃度が高くなると、
寄生ＭＯＳのしきい値電圧を高めて分離能力を向上する
ことができるが、逆に前記境界領域と活性領域に形成さ
れたｎ型半導体領域２９、ｎ＋型半導体領域３２の夫々
とのｐｎ接合耐圧が劣化する。
【０１３９】したがって、図１４に示すように、活性領
域Ａｃｔ例えば周辺回路のｎチャネルＭＩＳＦＥＴＱｎ
は前記境界領域から離隔させる。この離隔は、少なくと
も製造工程におけるマスク合せずれ量、及びｐ型チャネ
ルストッパ領域２４、２５Ａの夫々のｐ型不純物やｎ型
半導体領域２９、ｎ＋型半導体領域３２の夫々のｎ型不
純物の拡散量を考慮した寸法で行う。
【０１４０】前記境界領域には通常基板電位発生回路
（ＶBBジェネレータ回路）１７０３から発生する少数キ
ャリアがメモリセルアレイ１１Ｅに侵入することを防止
する図示しないガードリング領域が配置されている。こ
のガードリング領域は、メモリセルアレイ１１Ｅの周辺
に配置され、ｎ型半導体領域２９又はｎ＋型半導体領域
３２で構成されている。このガードリング領域は、前記
ｐ型チャネルストッパ領域２５Ａ、２４の夫々の境界領
域の内側であるメモリセルアレイ１１Ｅ内(前記境界領
域とは離隔させる)に設ける。このガードリング領域の
上部には、前記メモリセルＭのスタックド構造の情報蓄
積用容量素子Ｃの下層電極層３５、上層電極層３７又は
両者の層と同一導電層で形成された段差緩和層が設けら
れている。この段差緩和層は、メモリセルアレイ１１Ｅ
と周辺回路との間に発生する段差形状を緩和し、上層配
線例えばカラムセレクト信号線５２やシャント用ワード
線５５の加工精度の向上や断線不良の低減を図るように
構成されている。
【０１４１】このように、(８−５)ｐ−型ウエル領域２
２の非活性領域の主面部に形成されたｐ型チャネルスト
ッパ領域で周囲を規定された、前記ｐ−型ウエル領域２
２の夫々異なる活性領域内の主面にメモリセルＭ、周辺
回路のｎチャネルＭＩＳＦＥＴＱｎの夫々を配置する、
ＤＲＡＭ１において、前記メモリセルＭの周囲を囲むｐ
型チャネルストッパ領域２５Ａ、前記周辺回路のｎチャ
ネルＭＩＳＦＥＴＱｎの周囲を囲むｐ型チャネルストッ
パ領域２４の夫々を別々の製造工程で独立に構成し、前
記ｐ型チャネルストッパ領域２５Ａ、ｐ型チャネルスト
ッパ領域２４の夫々の境界領域には前記メモリセルＭ、
前記周辺回路のｎチャネルＭＩＳＦＥＴＱｎ等、活性領
域Ａｃｔを配置しない。この構成により、前記ｐ型チャ
ネルストッパ領域２５Ａ、ｐ型チャネルストッパ領域２
４の夫々が前記境界領域で離隔する場合は前記境界領域
にその面積に対応した大きなｎ型反転層が発生し易くな
り、前記境界領域に活性領域Ａｃｔが存在するとこの活
性領域Ａｃｔに形成されるｎ型半導体領域２９やｎ＋型
半導体領域３２の面積が見かけ上前記ｎ型反転層を加算
した分増加し、ｐ−型ウエル領域２２とｎ型半導体領域
２９やｎ＋型半導体領域３２との接合部においてリーク
電流量が増大するが、前記境界領域には活性領域Ａｃｔ
は配置していないので、前記接合部においてリーク電流
量を低減することができる。また、前記ｐ型チャネルス
トッパ領域２５Ａ、ｐ型チャネルストッパ領域２４の夫
々が前記境界領域で重なる場合はその領域の不純物濃度
が高くなるが、前記境界領域には活性領域Ａｃｔは配置
していないので、ｐ−型ウエル領域２２とｎ型半導体領
域２９やｎ＋型半導体領域３２とのｐｎ接合耐圧を向上
することができる。
【０１４２】次に、前述のＤＲＡＭ１の具体的な製造方
法について、図１６乃至図４９（各製造工程毎に示す要
部断面図）を用いて簡単に説明する。
【０１４３】まず、単結晶珪素からなるｐ−型半導体基
板２０を用意する。
【０１４４】（ウエル形成工程）次に、前記ｐ−型半導
体基板２０の主面上に酸化珪素膜６０、窒化珪素膜６１
の夫々を順次積層する。酸化珪素膜６０は、約９００〜
１０００[℃]程度の高温度のスチーム酸化法により形成
し、例えば４０〜５０[ｎｍ]程度の膜厚で形成する。こ
の酸化珪素膜６０はバッファ層として使用される。前記
窒化珪素膜６１は不純物導入マスク、耐酸化マスクの夫
々に使用する。窒化珪素膜６１は、例えばＣＶＤ法で堆
積させ、４０〜６０[ｎｍ]程度の膜厚で形成する。
【０１４５】次に、ｎ−型ウエル領域(２１)形成領域の
窒化珪素膜６１を除去し、マスクを形成する。マスク
(６１)の形成はフォトリソグラフィ技術（フォトレジス
トマスクの形成技術）及びエッチング技術を用いて行
う。
【０１４６】次に、図１６に示すように、前記マスク
(６１)を用い、酸化珪素膜６０を通してｐ−型半導体基
板２０の主面部にｎ型不純物２１ｎを導入する。ｎ型不
純物２１ｎは、例えば１０13[atoms／ｃｍ2]程度の不純
物濃度のＰを用い、１２０〜１３０[ＫｅＶ]程度のエネ
ルギのイオン打込法で導入する。
【０１４７】次に、前記マスク(６１)を用い、図１７に
示すように、マスクから露出する酸化珪素膜６０を成長
させ、それに比べて厚い酸化珪素膜６０Ａを形成する。
酸化珪素膜６０Ａは、ｎ−型ウエル領域(２１)形成領域
だけに形成され、前記マスク(６１)を除去するマスク及
び不純物導入マスクとして使用される。酸化珪素膜６０
Ａは、約９００〜１０００[℃]程度の高温度のスチーム
酸化法により形成し、例えば最終的に１１０〜１３０
[ｎｍ]程度の膜厚になるように形成する。この酸化珪素
膜６０Ａを形成する熱処理工程によって、前記導入され
たｎ型不純物２１ｎは若干拡散される。
【０１４８】次に、前記マスク(６１)を例えば熱リン酸
で選択的に除去する。
【０１４９】次に、図１８に示すように、前記酸化珪素
膜６０Ａを不純物導入マスクとして用い、酸化珪素膜６
０を通したｐ−型半導体基板２０の主面部にｐ型不純物
２２ｐを導入する。このｐ型不純物２２ｐは、例えば１
０12〜１０13[atoms／ｃｍ2]程度の不純物濃度のＢ(又
はＢＦ2)を用い、２０〜３０[ＫｅＶ]程度のエネルギの
イオン打込法で導入する。このｐ型不純物２２ｐは、酸
化珪素膜６０Ａの膜厚を厚く形成しているので、ｎ−型
ウエル領域(２１)の形成領域には導入されない。
【０１５０】次に、前記ｎ型不純物２１ｎ、ｐ型不純物
２２ｐの夫々に引き伸し拡散を施し、図１９に示すよう
に、ｎ−型ウエル領域２１及びｐ−型ウエル領域２２を
形成する。ｎ−型ウエル領域２１及びｐ−型ウエル領域
２２は１１００〜１３００[℃]程度の高温度の雰囲気中
で熱処理を施すことによって形成する。結果的に、ｐ−
型ウエル領域２２はｎ−型ウエル領域２１に対して自己
整合で形成される。
【０１５１】（分離領域形成工程）次に、前記酸化珪素
膜６０、６０Ａの夫々を除去し、ｎ−型ウエル領域２
１、ｐ−型ウエル領域２２の夫々の主面を露出する。
【０１５２】次に、図２０に示すように、前記ｎ−型ウ
エル領域２１、ｐ−型ウエル領域２２の夫々の主面上
に、酸化珪素膜６２、窒化珪素膜６３、多結晶珪素膜６
４の夫々を順次積層する。前記下層の酸化珪素膜６２は
バッファ層として使用される。
【０１５３】この酸化珪素膜６２は、例えば約９００〜
１０００[℃]程度の高温度のスチーム酸化法により形成
し、１５〜２５[ｎｍ]程度の膜厚で形成される。中層の
窒化珪素膜６３は主に耐酸化マスクとして使用される。
この窒化珪素膜６３は、例えばＣＶＤ法で堆積し、１５
０〜２５０[ｎｍ]程度の膜厚で形成される。上層の多結
晶珪素膜６４は、主に、その下層の窒化珪素膜６３のエ
ッチングマスク、溝堀深さ判定用マスク、サイドウォー
ルスペーサの長さ制御用マスクの夫々として使用され
る。前記多結晶珪素膜６４は、例えばＣＶＤ法で堆積
し、８０〜１２０[ｎｍ]程度の膜厚で形成される。
【０１５４】次に、図２１に示すように、ｎ−型ウエル
領域２１、ｐ−型ウエル領域２２の夫々の非活性領域の
主面上の上層の多結晶珪素膜６４を除去し、活性領域に
残存する多結晶珪素膜６４でマスクを形成する。このマ
スク(６４)はフォトリソグラフィ技術及びエッチング技
術を用いて形成される。マスク(６４)を形成した後は前
記フォトリソグラフィ技術で形成されたエッチングマス
ク(フォトレジスト膜)は除去される。
【０１５５】次に、図２２に示すように、前記マスク
(６４)をエッチングマスクとして用い、非活性領域に露
出された窒化珪素膜６３を除去し、前記マスク(６４)下
にマスク(６３)を形成する。このマスク(６３)のパター
ンニングは、フォトレジスト膜からの汚染物質がｎ−型
ウエル領域２１、ｐ−型ウエル領域２２の夫々の主面や
酸化珪素膜６２中に捕獲されることを防止するため、前
記マスク(６４)をパターンニングするフォトレジスト膜
を使用せずにマスク(６４)で行っている。
【０１５６】次に、図２３に示すように、前記マスク
(６４)上を含む基板全面に窒化珪素膜６５、酸化珪素膜
６６の夫々を順次積層する。下層の窒化珪素膜６５は、
主に耐酸化マスクとして使用され、前記マスク(６３)に
比べて薄い膜厚で形成されている。この窒化珪素膜６５
は、例えばＣＶＤ法で堆積し、１５〜２５[ｎｍ]程度の
膜厚で形成される。上層の酸化珪素膜６６は主にエッチ
ングマスクとして使用される。この酸化珪素膜６６は、
例えば無機シランガス（ＳｉＨ4又はＳｉＨ2Ｃｌ2)及び
酸化窒素ガス(Ｎ2Ｏ)をソースガスとするＣＶＤ法で堆
積し、１５０〜２５０[ｎｍ]程度の膜厚で形成される。
【０１５７】次に、図２４に示すように、前記酸化珪素
膜６６、窒化珪素膜６５の夫々に堆積された膜厚に相当
する分異方性エッチングを施し、前記マスク(６３)及び
(６４)の夫々の側壁にそれに対して自己整合でマスク
(６５)、(６６)の夫々を形成する。このマスク(６５)、
(６６)の夫々は所謂サイドウォールスペーサとして形成
されている。
【０１５８】次に、図２５に示すように、前記マスク
(６４)、(６６)の夫々をエッチングマスクとして用い、
ｎ−型ウエル領域２１、ｐ−型ウエル領域２２の夫々の
非活性領域の主面に浅溝６７を形成する。浅溝６７は、
後の工程で形成される素子間分離用絶縁膜(２３)の下面
の深さを例えばｎ型半導体領域(２９)や(３２)の接合深
さに比べて深く形成し、素子間の分離能力を高めるため
に形成されている。この浅溝６７の深さは、前記マスク
(６４)の膜厚で制御されている。つまり、浅溝６７を形
成すると共にマスク(６４)が除去され、このマスク(６
４)の反応ガス成分を検出し、このマスク(６４)の反応
ガス成分がなくなった時点又はその近傍で浅溝６７を形
成するエッチングを停止する。浅溝６７は、例えばＲＩ
Ｅ等の異方性エッチングで形成し、約８０〜１２０[ｎ
ｍ]程度の深さで形成される。
【０１５９】このように、(請求項３)前記ｎ−型ウエル
領域２１、ｐ−型ウエル領域２２の夫々と実質的に同等
のエッチング速度を有する材料で形成されたマスク(６
４)を用い、前記ｎ−型ウエル領域２１、ｐ−型ウエル
領域２２の夫々の非活性領域の主面を前記マスク(６４)
の膜厚に相当する分エッチングして浅溝６７を形成す
る。
【０１６０】この構成により、前記マスク(６４)の膜厚
で浅溝６７の深さを制御することができるので、前記浅
溝６７の深さの制御性を向上することができる。
【０１６１】次に、前記浅溝６７を形成したことにより
露出されたｎ−型ウエル領域２１、ｐ−型ウエル領域２
２の夫々の非活性領域の主面上に酸化珪素膜６２Ａを形
成する。この酸化珪素膜６２Ａは不純物を導入する際の
バッファ層として使用される。酸化珪素膜６２Ａは、例
えば熱酸化法で形成し、８〜１２[ｎｍ]程度の膜厚で形
成する。
【０１６２】次に、図２６に示すように、周辺回路の形
成領域において、ｐ−型ウエル領域２２の非活性領域の
主面部に、前記酸化珪素膜６２Ａを通してｐ型不純物２
４ｐを導入する。ｐ型不純物２４ｐの導入には前記マス
ク(６３)、(６６)、図示しないフォトレジストマスクの
夫々を不純物導入マスクとして使用する。ｐ型不純物２
４ｐは、例えば１０13[atoms／ｃｍ2]程度の不純物濃度
のＢＦ2を用い、５０〜７０[ＫｅＶ]程度のエネルギの
イオン打込法で導入する。このｐ型不純物２４ｐは、周
辺回路の形成領域において、活性領域に対して自己整合
で導入される。
【０１６３】次に、前記マスク(６３)、(６５)の夫々を
主に耐酸化マスクとして用い、ｎ−型ウエル領域２１、
ｐ−型ウエル領域２２の夫々の非活性領域の主面の酸化
珪素膜６２Ａ部分に素子間分離用絶縁膜（フィールド絶
縁膜）２３を形成する。このとき、酸化珪素膜６６は素
子間分離用絶縁膜２３の形成前にフッ酸系エッチング液
により除去する。素子間分離用絶縁膜２３は、例えば１
０５０〜１１５０[℃]程度のかなり高温度で酸素を微量
(約１[％]以下)含む窒素ガス雰囲気中において約３０〜
４０[分]の熱処理を行った後、スチーム酸化法により約
３０〜５０[分]程度酸化することで形成することができ
る。素子間分離用絶縁膜２３は例えば４００〜６００
[ｎｍ]程度の膜厚で形成する。
【０１６４】前記素子間分離用絶縁膜２３の活性領域側
の端部は、薄い膜厚のマスク(６５)を基板に直接々触さ
せているので、酸化初期の横方向(活性領域側)への成長
が低減され、かつ厚い膜厚のマスク(６３)は酸化が進行
しても、横方向への成長を低減することができるので、
バーズビークを少なくすることができる。一方、薄い膜
厚のマスク(６５)は、酸化が進むにつれ、バーズビーク
上に持ち上り、ストレスを緩和し、欠陥の発生を低減す
ることができる。つまり、素子間分離用絶縁膜２３は、
バーズビークが少なく、厚い膜厚で形成することができ
る。したがって、素子間分離用絶縁膜２３は、それを形
成するマスク(６３)のサイズにある程度等しいサイズで
形成することができるので、素子間の分離面積を縮小す
ると共に活性領域の有効面積を増加することができる。
【０１６５】前記素子間分離用絶縁膜２３を形成する熱
処理により、実質的に同一製造工程によって、前記ｐ−
型ウエル領域２２の主面部に導入されたｐ型不純物２４
ｐが引き伸し拡散され、ｐ型チャネルストッパ領域２４
が形成される。前記熱処理は、ｐ型不純物２４ｐを横方
向(活性領域側)へも拡散させるが、周辺回路のｎチャネ
ルＭＩＳＦＥＴＱｎは、メモリセルＭのメモリセル選択
用ＭＩＳＦＥＴＱｓのサイズに比べて大きいので、前記
ｐ型不純物２４ｐの横方向の拡散量は相対的に小さい。
つまり、ｎチャネルＭＩＳＦＥＴＱｎは挟チャネル効果
の影響が小さい。
【０１６６】次に、前記マスク(６３)、(６５)、酸化珪
素膜６２の夫々を除去し、ｎ−型ウエル領域２１、ｐ−
型ウエル領域２２の夫々の活性領域の主面を露出させ
る。この後、図２７に示すように、前記露出させたｎ−
型ウエル領域２１、ｐ−型ウエル領域２２の夫々の主面
上に酸化珪素膜６８を形成する。酸化珪素膜６８は、主
に素子間分離用絶縁膜２３の形成の際に使用される窒化
珪素膜(マスク)６３、６５の夫々によって素子間分離用
絶縁膜２３の端部に形成される珪素の窒化物所謂ホワイ
トリボンを酸化するために行う。酸化珪素膜６８は、例
えば９００〜１０００[℃]程度の高温度のスチーム酸化
法で形成し、４０〜１００[ｎｍ]程度の膜厚で形成す
る。
【０１６７】次に、図２８に示すように、メモリセルア
レイ１１Ｅの形成領域において、ｐ−型ウエル領域２２
の主面部にｐ型チャネルストッパ領域２５Ａ、ｐ型半導
体領域２５Ｂの夫々を形成する。ｐ型チャネルストッパ
領域２５Ａは素子間分離用絶縁膜２３下の非活性領域に
形成される。ｐ型半導体領域２５ＢはメモリセルＭの形
成領域である活性領域に形成される。前記ｐ型チャネル
ストッパ領域２５Ａ、ｐ型半導体領域２５Ｂの夫々は、
例えば１０12〜１０13[atoms／ｃｍ2]程度の不純物濃度
のＢを、２００〜３００[ＫｅＶ]程度の高エネルギのイ
オン打込法で導入することにより形成される。ｐ−型ウ
エル領域２２の非活性領域の主面部においては、前記ｐ
型不純物は素子分離用絶縁膜２３を通して導入される。
活性領域の主面部においては、前記素子間分離用絶縁膜
２３の膜厚に相当する分、前記ｐ型不純物はｐ−型ウエ
ル領域２２の主面部の深い位置に導入される。この方法
で形成されるｐ型チャネルストッパ領域２５Ａ、ｐ型半
導体領域２５Ｂの夫々は素子間分離用絶縁膜２３に対し
て自己整合で形成されている。
【０１６８】このように、(１−１)ｐ−型ウエル領域２
２の非活性領域で周囲を囲まれた活性領域内の主面にメ
モリセル選択用ＭＩＳＦＥＴＱｓを形成するＤＲＡＭ１
において、前記ｐ−型ウエル領域２２の活性領域の主面
上にマスク(６３)、(６４)の夫々を順次積層した第１マ
スクを形成する工程と、この第１マスクの側壁にそれに
対して自己整合で形成された、前記第１マスクのマスク
(６３)に比べて薄い膜厚のマスク(６５)、(６６)の夫々
を順次積層した第２マスクを形成する工程と、前記第１
マスク及び第２マスクを用いて前記ｐ−型ウエル領域２
２の非活性領域の主面にエッチング処理を施し、このｐ
−型ウエル領域２２の非活性領域に浅溝６７を形成する
工程と、前記第１マスク及び第２マスクを用いて熱酸化
処理を施し、前記ｐ−型ウエル領域２２の非活性領域の
主面上に素子間分離用絶縁膜(フィールド絶縁膜)２３を
形成する工程と、前記第１マスク及び第２マスクを除去
した後に、前記ｐ−型ウエル領域２２の活性領域及び非
活性領域を含むすべての主面部にｐ型不純物を導入し、
前記ｐ−型ウエル領域２２の素子間分離用絶縁膜２３下
の主面部に前記ｐ型チャネルストッパ領域２５Ａを形成
する工程とを備える。この構成により、前記素子間分離
用絶縁膜２３の横方向の酸化量を低減することができる
ので、素子間分離用絶縁膜２３のサイズを縮小し、かつ
その膜厚を厚くすることができ、前記浅溝６７を利用し
て素子間分離用絶縁膜２３の下面の位置をｐ−型ウエル
領域２２の活性領域の主面に比べて深くし、メモリセル
選択用ＭＩＳＦＥＴＱｓ間の離隔寸法をｐ−型ウエル領
域２２の深さ方向で稼ぐことができるので、メモリセル
選択用ＭＩＳＦＥＴＱｓ間の分離能力を高めることがで
き、前記素子間分離用絶縁膜２３の膜厚を厚く形成し、
前記ｐ型チャネルストッパ領域２５Ａを形成するｐ型不
純物を導入する際にｐ−型ウエル領域２２の活性領域の
主面部に導入されるｐ型不純物をｐ−型ウエル領域２２
の深い位置に導入することができるので、前記ｐ型不純
物の導入に基づくメモリセル選択用ＭＩＳＦＥＴＱｓの
しきい値電圧の変動を低減することができる。
【０１６９】また、(４−２)前記素子間分離用絶縁膜２
３を形成する工程は約１０５０〜１１５０[℃]の範囲の
高温酸化法で行う。この構成により、前記素子間分離用
絶縁膜２３を形成する際に高温酸化法に基づく酸化珪素
膜の流動性を促進し、素子間分離用絶縁膜２３とｎ−型
ウエル領域２１、ｐ−型ウエル領域２２の夫々の非活性
領域の主面との間に発生するストレスを低減することが
できるので、特にｎ−型ウエル領域２１、ｐ−型ウエル
領域２２の夫々の非活性領域の主面に形成された浅溝６
７の角部分における結晶欠陥の発生を低減することがで
きる。
【０１７０】また、前記ｎ−型ウエル領域２１、ｐ−型
ウエル領域２２の夫々の非活性領域の主面に形成される
浅溝６７は、結晶欠陥が回復できない場合や特に必要の
ない場合には形成しなくてもよい。この場合は、マスク
(６４)をなくし、マスク(６５)の膜厚を２００〜３００
[ｎｍ]としてもよい。
【０１７１】また、(５−３)メモリセルＭを形成するメ
モリセル選択用ＭＩＳＦＥＴＱｓ、周辺回路を形成する
ｎチャネルＭＩＳＦＥＴＱｎの夫々が、ｐ−型ウエル領
域２２の素子間分離用絶縁膜２３及びｐ型チャネルスト
ッパ領域で形成された非活性領域で周囲を囲まれた領域
内の活性領域の主面に構成されたＤＲＡＭ１において、
前記ｐ−型ウエル領域２２のメモリセル選択用ＭＩＳＦ
ＥＴＱｓを形成する活性領域及びその周囲を囲む非活性
領域の主面部に、前記非活性領域は素子間分離用絶縁膜
２３を通過させてｐ型不純物を導入して形成されるｐ型
チャネルストッパ領域２５Ａを設け、前記ｐ−型ウエル
領域２２のｎチャネルＭＩＳＦＥＴＱｎを形成する活性
領域の周囲を囲む非活性領域の主面部に、ｐ型不純物２
５ｐを導入してｐ型チャネルストッパ領域２４を設け
る。この構成により、前記ｐ型チャネルストッパ領域２
５Ａで寄生ＭＯＳのしきい値電圧を高め、メモリセルＭ
及びそれを形成するメモリセル選択用ＭＩＳＦＥＴＱｓ
とその周囲のメモリセルＭとの間の分離能力を確保し、
かつ前記ｐ型チャネルストッパ領域２５Ａは前記素子間
分離用絶縁膜２３に対して自己整合で形成され、ｐ型チ
ャネルストッパ領域２５Ａを形成するｐ型不純物は活性
領域側への拡散量を小さくすることができるので、前記
メモリセル選択用ＭＩＳＦＥＴＱｓの挟チャネル効果を
低減することができると共に、前記ｐ型チャネルストッ
パ領域２４を形成するｐ型不純物２４ｐは非活性領域だ
けに導入され、前記ｎチャネルＭＩＳＦＥＴＱｎを形成
する活性領域には導入されないので、基板効果の影響を
低減し、ｎチャネルＭＩＳＦＥＴＱｎのしきい値電圧の
変動を低減することができる。
【０１７２】なお、前述のように、前記ｎチャネルＭＩ
ＳＦＥＴＱｎはメモリセルＭのメモリセル選択用ＭＩＳ
ＦＥＴＱｓに比べてサイズが大きく構成されているの
で、ｎチャネルＭＩＳＦＥＴＱｎはｐ型チャネルストッ
パ領域２４ｐを形成するｐ型不純物２４ｐの活性領域側
への拡散量が相対的に小さく、挟チャネル効果をほとん
ど生じない。
【０１７３】また、前記ｎチャネルＭＩＳＦＥＴＱｎ
は、活性領域にｐ型チャネルストッパ領域２４を形成す
るｐ型不純物２４ｐが導入されず、前記活性領域の表面
の不純物濃度を低減することができるので、しきい値電
圧を低減し、駆動能力を増大することができる。特に、
前記ｎチャネルＭＩＳＦＥＴＱｎは出力段回路として使
用する場合に出力信号レベルを充分に確保することがで
きる。
【０１７４】また、(７−４)前記メモリセルＭのメモリ
セル選択用ＭＩＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥＴ
Ｑｎの夫々はｐ−型半導体基板２０に比べて高い不純物
濃度を有するｐ−型ウエル領域２２の主面部に設ける。
この構成により、前記ｐ−型ウエル領域２２のメモリセ
ル選択用ＭＩＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥＴＱ
ｎの夫々のチャネル形成領域の不純物濃度を高くできる
ので、短チャネル効果を低減することができると共に、
前記ｐ−型ウエル領域２２、前記ｐ−型半導体基板２０
の夫々の不純物濃度の差でポテンシャルバリア領域を形
成することができるので、特にメモリセルＭのα線ソフ
トエラー耐圧を向上することができる。
【０１７５】また、前記ｎチャネルＭＩＳＦＥＴＱｎ
は、カラムアドレスデコーダ回路(ＹＤＥＣ)１２やセン
スアンプ回路(ＳＡ)１３等の直接周辺回路を構成する場
合、同様にα線ソフトエラー耐圧を向上することができ
る。
【０１７６】（ゲート絶縁膜形成工程）次に、前記ｎ−
型ウエル領域２１、ｐ−型ウエル領域２２の夫々の活性
領域の主面上に酸化珪素膜６８Ａを形成する。酸化珪素
膜６８Ａは前記酸化珪素膜６８を除去した後改めて形成
する。この酸化珪素膜６８Ａは１５〜２４[ｎｍ]程度の
膜厚でよい。
【０１７７】次に、第２９図に示すように、周辺回路の
形成領域において、ｎ−型ウエル領域２１、ｐ−型ウエ
ル領域２２の夫々の素子間分離用絶縁膜２３で規定され
る活性領域の主面部にしきい値電圧を調整するｐ型不純
物６９ｐを導入する。ｐ型不純物６９ｐは、例えば１０
12[atoms／ｃｍ2]程度の不純物濃度のＢを用い、２０〜
３０[ＫｅＶ]程度のエネルギのイオン打込法で導入す
る。このｐ型不純物６９ｐは主にｎチャネルＭＩＳＦＥ
ＴＱｎ、Ｑｐの夫々のしきい値電圧を調整するために導
入されている。また、ｐ型不純物６９ｐはｎ−型ウエル
領域２１、ｐ−型ウエル領域２２の夫々の主面部に別々
の工程により導入してもよい。
【０１７８】次に、前記酸化珪素膜６８Ａを選択的に除
去し、ｐ−型ウエル領域２２、ｎ−型ウエル領域２１の
夫々の主面を露出させる。
【０１７９】次に、露出させたｐ−型ウエル領域２２、
ｎ−型ウエル領域２１の夫々の主面上にゲート絶縁膜２
６を形成する。ゲート絶縁膜２６は、８００〜１０００
[℃]程度の高温度のスチーム酸化法で形成し、１２〜１
８[ｎｍ]程度の膜厚で形成する。
【０１８０】（ゲート配線形成工程１）次に、ゲート絶
縁膜２６上及び素子間分離用絶縁膜２３上を含む基板全
面に多結晶珪素膜を形成する。多結晶珪素膜は、ＣＶＤ
法で堆積させ、２００〜３００[ｎｍ]程度の膜厚で形成
する。多結晶珪素膜には、熱拡散法により、抵抗値を低
減するｎ型不純物例えばＰが導入されている。この後、
多結晶珪素膜の表面上に図示しない酸化珪素膜を熱酸化
法により形成する。この多結晶珪素膜は製造工程におけ
る第１層目のゲート配線形成工程によって形成される。
【０１８１】次に、前記多結晶珪素膜上の全面に層間絶
縁膜２８を形成する。この層間絶縁膜２８は無機シラン
ガス及び酸化窒素ガスをソースガスとするＣＶＤ法で形
成する。層間絶縁膜２８は例えば２４０〜３５０[ｎｍ]
程度の膜厚で形成する。
【０１８２】次に、図３０に示すように、図示しないエ
ッチングマスクを用い、前記層間絶縁膜２８、多結晶珪
素膜の夫々を順次エッチングし、ゲート電極２７及びワ
ード線(ＷＬ)２７を形成する。また、ゲート電極２７、
ワード線２７の夫々の上部には層間絶縁膜２８を残存さ
せておく。前記エッチングは異方性エッチングで行う。
【０１８３】（低濃度の半導体領域形成工程）次に、不
純物導入に起因する汚染を低減するために、基板全面に
酸化珪素膜(符号を付けない)を形成する。この酸化珪素
膜は前記エッチングで露出されたｐ−型ウエル領域２
２、ｎ−型ウエル領域２１の夫々の主面上やゲート電極
２７、ワード線２７の夫々の側壁に形成される。酸化珪
素膜は、例えば８５０〜９５０[℃]程度の高温度の酸素
ガス雰囲気中で形成され、１０〜２０[ｎｍ]程度の膜厚
で形成される。
【０１８４】次に、素子間分離用絶縁膜２３及び層間絶
縁膜２８(及びゲート電極２７)を不純物導入マスクとし
て用い、メモリセルアレイ１１Ｅ、ｎチャネルＭＩＳＦ
ＥＴＱｎの夫々の形成領域において、ｐ−型ウエル領域
２２の主面部にｎ型不純物２９ｎを導入する。ｎ型不純
物２９ｎはゲート電極２７に対して自己整合で導入され
る。ｎ型不純物２９ｎは、例えば１０13[atoms／ｃｍ2]
程度の不純物濃度のＰ(又はＡｓ)を用い、３０〜５０
[ＫｅＶ]程度のエネルギのイオン打込法で導入する。図
示しないが、このｎ型不純物２９ｎの導入の際にはｐチ
ャネルＭＩＳＦＥＴＱｐの形成領域は不純物導入マスク
（例えばフォトレジスト膜）で覆われている。
【０１８５】次に、図３１に示すように、素子間分離用
絶縁膜２３及び層間絶縁膜２８(及びゲート電極２７)を
不純物導入マスクとして用い、ｐチャネルＭＩＳＦＥＴ
Ｑｐの形成領域において、ｎ−型ウエル領域２１の主面
部にｐ型不純物３０ｐを導入する。ｐ型不純物３０ｐは
ゲート電極２７に対して自己整合で導入される。ｐ型不
純物３０ｐは、例えば１０12[atoms／ｃｍ2]程度の不純
物濃度のＢ(又はＢＦ2）を用い、２０〜３０[ＫｅＶ]程
度のエネルギのイオン打込法で導入する。図示しない
が、ｐ型不純物３０ｐの導入の際にはメモリセルアレイ
１１Ｅ、ｎチャネルＭＩＳＦＥＴＱｎの夫々の形成領域
は不純物導入マスク(フォトレジスト膜)で覆れている。
【０１８６】（高濃度の半導体領域形成工程１）次に、
前記ゲート電極２７、ワード線２７、それらの上層の層
間絶縁膜２８の夫々の側壁にサイドウォールスペーサ３
１を形成する。サイドウォールスペーサ３１は、酸化珪
素膜を堆積し、この酸化珪素膜を堆積した膜厚に相当す
る分、ＲＩＥ等の異方性エッチングを施すことにより形
成することができる。サイドウォールスペーサ３１の酸
化珪素膜は前記層間絶縁膜２８と同一膜質を有する、無
機シランガス及び酸化窒素ガスをソースガスとするＣＶ
Ｄ法で形成する。この酸化珪素膜は例えば１３０〜１８
０[ｎｍ]程度の膜厚で形成する。サイドウォールスペー
サ３１のゲート長方向(チャネル長方向)の長さは約１５
０[ｎｍ]程度で形成される。
【０１８７】次に、周辺回路のｎチャネルＭＩＳＦＥＴ
Ｑｎの形成領域において、図３２に示すように、ｎ型不
純物３２ｎを導入する。ｎ型不純物３２ｎの導入に際し
ては主にサイドウォールスペーサ３１を不純物導入マス
クとして用いて行う。また、ｎチャネルＭＩＳＦＥＴＱ
ｎの形成領域以外の領域、つまり、メモリセルアレイ１
１Ｅ、ｐチャネルＭＩＳＦＥＴＱｐの夫々の形成領域
は、前記ｎ型不純物３２ｎの導入に際しては図示しない
不純物導入マスク(フォトレジスト膜)で覆われる。前記
ｎ型不純物３２ｎは、例えば１０15[atoms／ｃｍ2]程度
の不純物濃度のＡｓ(又はＰ)を用い、７０〜９０[Ｋｅ
Ｖ]程度のエネルギのイオン打込法で導入する。
【０１８８】次に、図３３に示すように、熱処理を施
し、前述のｎ型不純物２９ｎ、ｎ型不純物３２ｎ、ｐ型
不純物３０ｐの夫々に引き伸し拡散を施し、ｎ型半導体
領域２９、ｎ＋型半導体領域３２、ｐ型半導体領域３０
の夫々を形成する。前記熱処理は例えば９００〜１００
０[℃]程度の高温度で２０〜４０[分]程度行う。前記ｎ
型半導体領域２９を形成することにより、メモリセルＭ
のＬＤＤ構造のメモリセル選択用ＭＩＳＦＥＴＱｓが完
成する。また、ｎ型半導体領域２９及びｎ＋型半導体領
域３２を形成することにより、ＬＤＤ構造のｎチャネル
ＭＩＳＦＥＴＱｎが完成する。このｎチャネルＭＩＳＦ
ＥＴＱｎは、ＤＲＡＭ１の周辺回路(低電圧用)及び入出
力段回路(高電圧用)で使用される。また、ｐチャネルＭ
ＩＳＦＥＴＱｐのＬＤＤ構造を構成するｐ型半導体領域
３０は完成するが、ｐ＋型半導体領域３９はメモリセル
Ｍの完成後に形成されるので、ｐチャネルＭＩＳＦＥＴ
Ｑｐは後工程で完成される。
【０１８９】このように、(１３−７)入出力段回路とし
て使用される高電圧用のＬＤＤ構造のｎチャネルＭＩＳ
ＦＥＴＱｎ、周辺回路として使用される低電圧用のＬＤ
Ｄ構造のｎチャネルＭＩＳＦＥＴＱｎの夫々を有するＤ
ＲＡＭ１において、ｐ−型ウエル領域２２の夫々異なる
活性領域の主面に前記高電圧用ｎチャネルＭＩＳＦＥＴ
Ｑｎ、低電圧用ｎチャネルＭＩＳＦＥＴＱｎの夫々のゲ
ート絶縁膜２６及びゲート電極２７を同一製造工程で形
成する工程と、前記ｐ−型ウエル領域２２の夫々の活性
領域の主面部に前記高電圧用ｎチャネルＭＩＳＦＥＴＱ
ｎ、低電圧用ｎチャネルＭＩＳＦＥＴＱｎの夫々のゲー
ト電極２７に対して自己整合でＬＤＤ構造を形成する低
不純物濃度のｎ型半導体領域２９を同一製造工程で形成
する工程と、前記高電圧用ｎチャネルＭＩＳＦＥＴＱ
ｎ、低電圧用ｎチャネルＭＩＳＦＥＴＱｎの夫々のゲー
ト電極２７の側壁にサイドウォールスペーサ３１を同一
製造工程で形成する工程と、前記ｐ−型ウエル領域２２
の活性領域の前記高電圧用ｎチャネルＭＩＳＦＥＴＱ
ｎ、低電圧用ｎチャネルＭＩＳＦＥＴＱｎの夫々の主面
部にサイドウォールスペーサ３１に対して自己整合で高
不純物濃度のｎ＋型半導体領域３２を形成する工程とを
備える。この構成により、前記高電圧用ｎチャネルＭＩ
ＳＦＥＴＱｎ、低電圧用ｎチャネルＭＩＳＦＥＴＱｎの
夫々の形成工程をすべて兼用し、特に夫々のサイドウォ
ールスペーサ３１を同一製造工程で形成することができ
るので、ＤＲＡＭ１の製造工程数を低減することができ
る。
【０１９０】（層間絶縁膜形成工程１）次に、前記層間
絶縁膜２８上、サイドウォールスペーサ３１上等を含む
基板全面に層間絶縁膜３３を形成する。この層間絶縁膜
３３はスタックド構造の情報蓄積用容量素子Ｃの夫々の
電極層を加工する際のエッチングストッパ層として使用
されている。また、層間絶縁膜３３はスタックド構造の
情報蓄積用容量素子Ｃの下層電極層(３５)とメモリセル
選択用ＭＩＳＦＥＴＱｓのゲート電極２７、ワード線２
７の夫々とを電気的に分離するために形成されている。
また、層間絶縁膜３３はｐチャネルＭＩＳＦＥＴＱｐの
サイドウォールスペーサ３１の膜厚を厚くするように構
成されている。層間絶縁膜３３は主に上層導電層の加工
時のオーバエッチングによる削れ量、洗浄工程での削れ
量等を見込んだ膜厚で形成されている。層間絶縁膜３３
は無機シランガス及び酸化窒素ガスをソースガスとする
ＣＶＤ法で堆積した酸化珪素膜で形成されている。つま
り、この層間絶縁膜３３は、スタックド構造の情報蓄積
用容量素子Ｃの誘電体膜(３６)や下地の層間絶縁膜２８
との間に線膨張係数差に基づき発生するストレスを低減
することができる。層間絶縁膜３３は例えば１３０〜１
８０[ｎｍ]程度の膜厚で形成する。
【０１９１】次に、図３４に示すように、メモリセルＭ
形成領域のメモリセル選択用ＭＩＳＦＥＴＱｓの他方の
ｎ型半導体領域（情報蓄積用容量素子Ｃの下層電極層３
５が接続される側）２９上の前記層間絶縁膜３３を除去
し、接続孔３３Ａ、３５の夫々を形成する。この接続孔
３５は、前記サイドウォールスペーサ３１、層間絶縁膜
３３をエッチングした時にサイドウォールスペーサ３１
の側壁に堆積されるサイドウォールスペーサ３３Ｂの夫
々で規定された領域内において形成されている。
【０１９２】（ゲート配線形成工程２）次に、図３５に
示すように、層間絶縁膜３３上を含む基板全面に、メモ
リセルＭのスタックド構造の情報蓄積用容量素子Ｃの下
層電極層３５を形成する多結晶珪素膜を堆積する。この
多結晶珪素膜は前記接続孔３３Ａ、３５の夫々を通して
一部をｎ型半導体領域２９に接続させている。この多結
晶珪素膜は、ＣＶＤ法で堆積させた多結晶珪素膜で形成
し、１５０〜２４０[ｎｍ]程度の膜厚で形成する。この
多結晶珪素膜は製造工程における第２層目のゲート配線
形成工程により形成されている。多結晶珪素膜には堆積
後に抵抗値を低減するｎ型不純物例えばＰを熱拡散法に
より導入する。このｎ型不純物は前記接続孔３５を通し
てｎ型半導体領域２９に多量にｎ型不純物が拡散され、
このｎ型不純物がメモリセル選択用ＭＩＳＦＥＴＱｓの
チャネル形成領域側に拡散しないように、ｎ型不純物は
低不純物濃度で導入される。
【０１９３】次に、図３６に示すように、前記多結晶珪
素膜上にさらに多結晶珪素膜を堆積する。この上層の多
結晶珪素膜は、ＣＶＤ法で堆積させ、２４０〜３５０
[ｎｍ]程度の膜厚で形成する。上層の多結晶珪素膜には
堆積後に抵抗値を低減するｎ型不純物例えばＰを熱拡散
法により導入する。このｎ型不純物はスタックド構造の
情報蓄積用容量素子Ｃの電荷蓄積量を向上するために高
不純物濃度で導入される。
【０１９４】次に、図３７に示すように、フォトリソグ
ラフィ技術及び異方性エッチング技術を用いて前記２層
構造の多結晶珪素膜を所定の形状に加工し、下層電極層
３５を形成する。前記フォトリソグラフィ技術はエッチ
ングマスク(フォトレジスト膜)の形成工程及びエッチン
グマスクの除去工程を含む。前記エッチングマスクの除
去工程は例えばフレオンガス(ＣＨＦ3)と酸素ガス(Ｏ2)
との混合ガスによるダウンストリームのプラズマ処理で
行われている。この処理はＤＲＡＭ１の各素子のダメー
ジを低減する効果がある。
【０１９５】このように、(１９−１１)メモリセル選択
用ＭＩＳＦＥＴＱｓとスタックド構造の情報蓄積用容量
素子Ｃとの直列回路でメモリセルＭを構成するＤＲＡＭ
１において、前記スタックド構造の情報蓄積用容量素子
Ｃの前記メモリセル選択用ＭＩＳＦＥＴＱｓの一方のｎ
型半導体領域２９に接続される側の下層電極層３５を、
低濃度に抵抗値を低減するｎ型不純物を導入した多結晶
珪素膜、高濃度に前記ｎ型不純物を導入した多結晶珪素
膜の夫々を順次積層した複合膜で構成する。この構成に
より、前記メモリセルＭのスタックド構造の情報蓄積用
容量素子Ｃの下層電極層３５の膜厚を厚くし、この膜厚
を厚くした分、下層電極層３５の側壁の面積を高さ方向
に稼ぐことができるので、電荷蓄積量を増加し、メモリ
セルＭの面積を縮小して集積度を向上することができ、
前記下層電極層３５の上層の多結晶珪素膜の表面の不純
物濃度が高いので、電荷蓄積量を増加し、同様に集積度
をより向上することができ、しかも、前記下層電極層３
５の多結晶珪素膜の不純物濃度を低くし、メモリセル選
択用ＭＩＳＦＥＴＱｓの一方のｎ型半導体領域２９側へ
のｎ型不純物の拡散量を低減することができるので、メ
モリセル選択用ＭＩＳＦＥＴＱｓの短チャネル効果を低
減し、メモリセルＭの面積を縮小してさらに集積度を向
上することができる。なお、本発明は、３層又はそれ以
上の層数で多結晶珪素膜を堆積し、夫々の多結晶珪素膜
にｎ型不純物を導入し、前記下層電極層３５を形成して
もよい。
【０１９６】また、(２１−１２)メモリセル選択用ＭＩ
ＳＦＥＴＱｓとスタックド構造の情報蓄積用容量素子Ｃ
との直列回路でメモリセルＭを構成するＤＲＡＭ１にお
いて、ｐ−型ウエル領域２２の前記メモリセル選択用Ｍ
ＩＳＦＥＴＱｓ上を含む層間絶縁膜３３の全面に第１層
目の多結晶珪素膜を堆積した後、この第１層目の多結晶
珪素膜に抵抗値を低減するｎ型不純物を導入する工程
と、この第１層目の多結晶珪素膜上の全面に第２層目の
多結晶珪素膜を堆積後、この第２層目の多結晶珪素膜に
抵抗値を低減するｎ型不純物を導入する工程と、この第
２層目の多結晶珪素膜、前記第１層目の多結晶珪素膜の
夫々に異方性エッチングにより所定のパターンニングを
順次施し、前記スタックド構造の情報蓄積用容量素子Ｃ
の下層電極層３５を形成する工程とを備える。この構成
により、前記スタックド構造の情報蓄積用容量素子Ｃの
下層電極層３５の膜厚を厚くしても、それに導入された
不純物量がある程度確保されかつ均一化されているの
で、異方性エッチングの異方性を高めかつエッチング速
度を速くすることができる。異方性エッチングの異方性
の向上は、下層電極層３５のサイズを縮小することがで
きるので、メモリセルＭの面積を縮小し、ＤＲＡＭ１の
集積度を向上することができる。
【０１９７】（誘電体膜形成工程）次に、図３８に示す
ように、前記メモリセルＭのスタックド構造の情報蓄積
用容量素子Ｃの下層電極層３５上を含む基板全面に誘電
体膜３６を形成する。誘電体膜３６は、前述したように
基本的には窒化珪素膜３６Ａ、酸化珪素膜３６Ｂの夫々
を順次積層した２層構造で形成されている。下層の窒化
珪素膜３６Ａは、例えばＣＶＤ法で堆積させ、５〜７
[ｎｍ]程度の膜厚で形成する。この窒化珪素膜３６Ａを
形成する際には酸素の巻き込みをできる限り抑える。通
常の生産レベルで下層電極層３５（多結晶珪素膜）上に
窒化珪素膜３６Ａを形成した場合には、極微量の酸素の
巻き込みが生じるので、下層電極層３５と窒化珪素膜３
６Ａとの間に自然酸化珪素膜(図示しない)が形成され
る。
【０１９８】前記誘電体膜３６の上層の酸化珪素膜３６
Ｂは、下層の窒化珪素膜３６Ａに高圧酸化法を施して形
成し、１〜３[ｎｍ]程度の膜厚で形成する。酸化珪素膜
３６Ｂを形成すると下層の窒化珪素膜３６Ａは若干膜厚
が減少する。酸化珪素膜３６Ｂは基本的には１.５〜１
０[toll]の高圧及び８００〜１０００[℃]程度の高温度
の酸素ガス雰囲気中において形成する。本実施例におい
ては、酸化珪素膜３６Ｂは、３〜３.８[toll]の高圧及
び酸化の際の酸素流量(ソースガス)を２[ｌ/min]、水素
流量(ソースガス)を３〜８[ｌ/min]として形成してい
る。高圧酸化法で形成される酸化珪素膜３６Ｂは常圧
(１[toll])で形成される酸化珪素膜に比べて短時間で所
望の膜厚に形成することができる。つまり、高圧酸化法
は、高温度の熱処理時間を短縮することができるので、
メモリセル選択用ＭＩＳＦＥＴＱｓ等のソース領域及び
ドレイン領域のｐｎ接合深さを浅くすることができる。
前記自然酸化珪素膜は酸素の巻き込みを低減すれば薄く
することができる。また、製造工程数は増加するが、自
然酸化珪素膜を窒化し、誘電体膜３６を２層構造で形成
することもできる。
【０１９９】（ゲート配線形成工程３）次に、前記誘電
体膜３６上を含む基板全面に多結晶珪素膜を堆積する。
多結晶珪素膜は、ＣＶＤ法で堆積させ、８０〜１２０
[ｎｍ]程度の膜厚で形成する。この多結晶珪素膜は製造
工程における第３層目のゲート配線形成工程により形成
される。この後、前記多結晶珪素膜に抵抗値を低減する
ｎ型不純物例えばＰを熱拡散法により導入する。
【０２００】次に、メモリセル選択用ＭＩＳＦＥＴＱｓ
の一方のｎ型半導体領域２９と相補性データ線(５０)と
の接続領域を除くメモリセルアレイ１１Ｅの全面におい
て、前記多結晶珪素膜上にエッチングマスクを形成す
る。エッチングマスクは例えばフォトリソグラフィ技術
を使用したフォトレジスト膜で形成する。この後、図３
９に示すように、前記エッチングマスクを用い、前記多
結晶珪素膜、誘電体膜３６の夫々に順次異方性エッチン
グを施し、上層電極層３７を形成する。この上層電極層
３７を形成することにより、スタックド構造の情報蓄積
用容量素子Ｃが略完成し、この結果、ＤＲＡＭ１のメモ
リセルＭが完成する。このメモリセルＭの完成後、前記
エッチングマスクは除去する。
【０２０１】次に、図４０に示すように、熱酸化処理を
施し、前記上層電極層３７の表面上に絶縁膜（酸化珪素
膜）３８を形成する。絶縁膜３８を形成する工程は、前
記上層電極層３７をパターンニングした際に、下地表面
(層間絶縁膜３３の表面)に残存するエッチング残り(多
結晶珪素膜)を酸化する工程である。スタックド構造の
情報蓄積用容量素子Ｃは、メモリセル選択用ＭＩＳＦＥ
ＴＱｓの上層に２層の下層電極層３５及び上層電極層３
７を堆積するので、段差形状が大きく、特に相補性デー
タ線(５０)とメモリセルＭとの接続部分の段差形状が大
きく、エッチング残りを生じ易い。このエッチング残り
は相補性データ線(５０)と上層電極層３７とを短絡させ
る。
【０２０２】このように、(２２−１３)一方のｎ型半導
体領域２９が相補性データ線(５０)に接続されたメモリ
セル選択用ＭＩＳＦＥＴＱｓと、その上層に形成される
下層電極層３５、誘電体膜３６、上層電極層３７の夫々
を順次積層したスタックド構造の情報蓄積用容量素子Ｃ
との直列回路でメモリセルＭを構成するＤＲＡＭ１にお
いて、前記メモリセルＭの誘電体膜３６上にＣＶＤ法で
多結晶珪素膜を堆積し、この多結晶珪素膜に異方性エッ
チングにより所定のパターンニングを施して前記上層電
極層３７を形成する工程と、この上層電極層３７の表面
上に熱酸化法による絶縁膜３８(酸化珪素膜)を形成する
工程とを備える。この構成により、前記多結晶珪素膜の
パターンニング後に下地表面の段差部分に残存する多結
晶珪素膜のエッチング残りを、この後に行われる熱酸化
工程により酸化することができるので、前記上層電極層
３７と相補性データ線(５０)との短絡を防止し、製造上
の歩留りを向上することができる。
【０２０３】（高濃度の半導体領域形成工程２）次に、
前記周辺回路のｐチャネルＭＩＳＦＥＴＱｐの形成領域
において、前述の工程で形成された層間絶縁膜３３に異
方性エッチングを施し、図４１に示すように、サイドウ
ォールスペーサ３３Ｃを形成する。サイドウォールスペ
ーサ３３Ｃは、前記サイドウォールスペーサ３１の側壁
に形成され、前記ゲート電極２７に対して自己整合で形
成される。サイドウォールスペーサ３３Ｃは、ｐチャネ
ルＭＩＳＦＥＴＱｐのサイドウォールスペーサ３１のゲ
ート長方向の寸法を長くするように形成されている。サ
イドウォールスペーサ３１及び３３Ｃの合計のゲート長
方向の寸法は前述のように約２００[ｎｍ]程度で形成さ
れる。
【０２０４】次に、前記スタックド構造の情報蓄積用容
量素子Ｃの上層電極層３７上、ｎチャネルＭＩＳＦＥＴ
Ｑｎ上、ｐチャネルＭＩＳＦＥＴＱｐの形成領域上の夫
々を含む基板全面に図示しない絶縁膜を形成する。この
絶縁膜は主に不純物導入の際の汚染防止膜として使用さ
れる。この絶縁膜は、例えば無機シランガス及び酸化窒
素ガスをソースガスとするＣＶＤ法で堆積させた酸化珪
素膜で形成し、約１０[ｎｍ]程度の薄い膜厚で形成す
る。
【０２０５】次に、周辺回路のｐチャネルＭＩＳＦＥＴ
Ｑｐの形成領域において、図４２に示すように、ｐ型不
純物３９ｐを導入する。ｐ型不純物３９ｐの導入に際し
ては主にサイドウォールスペーサ３１及び３３Ｃを不純
物導入マスクとして用いる。また、ｐチャネルＭＩＳＦ
ＥＴＱｐの形成領域以外の領域つまりメモリセルアレイ
１１Ｅ、ｎチャネルＭＩＳＦＥＴＱｎの夫々の形成領域
はｐ型不純物３９ｐの導入に際しては図示しない不純物
導入マスク（フォトレジスト膜）で覆われる。前記ｐ型
不純物３９ｐは、例えば１０15[atoms／ｃｍ2]程度の不
純物濃度のＢＦ2(又はＢ)を用い、５０〜７０[ＫｅＶ]
程度のエネルギのイオン打込法で導入する。
【０２０６】この後、熱処理を施し、前述のｐ型不純物
３９ｐに引き伸し拡散を施し、ｐ＋型半導体領域３９を
形成する。前記熱処理は例えば９００〜１０００[℃]程
度の高温度で２０〜４０[分]程度行う。前記ｐ＋型半導
体領域３９を形成することにより、ＬＤＤ構造のｐチャ
ネルＭＩＳＦＥＴＱｐが完成する。このｐチャネルＭＩ
ＳＦＥＴＱｐは、サイドウォールスペーサ３３Ｃでサイ
ドウォールスペーサ３１のゲート長方向の寸法を増加
し、かつメモリセルＭのスタックド構造の情報蓄積用容
量素子Ｃを形成する熱処理(例えば誘電体膜３６)を施し
た後に形成されている。つまり、ｐチャネルＭＩＳＦＥ
ＴＱｐは、ｐ＋型半導体領域３９のチャネル形成領域側
への拡散を低減し、短チャネル効果を低減することがで
きる。
【０２０７】このように、(１７−９)メモリセル選択用
ＭＩＳＦＥＴＱｓとスタックド構造の情報蓄積用容量素
子Ｃとの直列回路で構成されるメモリセルＭ、周辺回路
を構成するＬＤＤ構造の相補型ＭＩＳＦＥＴの夫々を有
する、ＤＲＡＭ１において、前記メモリセルＭのメモリ
セル選択用ＭＩＳＦＥＴ、前記周辺回路のｎチャネルＭ
ＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐの夫々の
ゲート絶縁膜２６、ゲート電極２７の夫々を順次形成す
る工程と、このゲート電極２７に対して自己整合で、前
記メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチャネルＭＩ
ＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐの夫々のＬ
ＤＤ構造を形成する低不純物濃度のｎ型半導体領域２
９、ｐ型半導体領域３０の夫々を形成する工程と、この
メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチャネルＭＩＳ
ＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐの夫々のゲー
ト電極２７の側壁にサイドウォールスペーサ３１を形成
する工程と、このサイドウォールスペーサ３１に対して
自己整合で、前記ｎチャネルＭＩＳＦＥＴＱｎの高不純
物濃度のｎ＋型半導体領域３２を形成する工程と、前記
メモリセルＭのスタックド構造の情報蓄積用容量素子Ｃ
を形成する工程と、前記ｐチャネルＭＩＳＦＥＴＱｐの
ゲート電極２７の側壁に前記サイドウォールスペーサ３
１を介在させて前記ゲート電極２７に対して自己整合で
サイドウォールスペーサ３３Ｃを形成する工程と、この
サイドウォールスペーサ３３Ｃに対して自己整合で、前
記ｐチャネルＭＩＳＦＥＴＱｐの高不純物濃度のｐ＋型
半導体領域３９を形成する工程とを備える。この構成に
より、前記ｎチャネルＭＩＳＦＥＴＱｎは、単層のサイ
ドウォールスペーサ３１でＬＤＤ構造を形成する低不純
物濃度のｎ型半導体領域２９のゲート長方向の寸法を規
定しているので、前記ｎ型半導体領域２９のゲート長方
向の寸法を短くすることができ、前記ｐチャネルＭＩＳ
ＦＥＴＱｐは、複数層のサイドウォールスペーサ３１、
３３Ｃで高不純物濃度のｐ＋型半導体領域３９のチャネ
ル形成領域側への回り込み量を規定し、かつ前記メモリ
セルＭのスタックド構造の情報蓄積用容量素子Ｃを形成
する熱処理を施した後に高不純物濃度のｐ＋型半導体領
域３９を形成しているので、前記ｐ＋型半導体領域３９
のチャネル形成領域側への回り込み量をより低減するこ
とができる。
【０２０８】また、(１８−１０)前記ｎチャネルＭＩＳ
ＦＥＴＱｎの高不純物濃度のｎ＋型半導体領域３２を形
成する工程後、前記メモリセルＭのスタックド構造の情
報蓄積用容量素子Ｃを形成する工程の前には層間絶縁膜
３３を形成する工程を備え、この層間絶縁膜３３を形成
した後、前記サイドウォールスペーサ３３Ｃを前記層間
絶縁膜３３を利用して形成する。この構成により、前記
サイドウォールスペーサ３３Ｃを形成する工程の一部
(膜堆積工程)を前記層間絶縁膜３３を形成する工程で兼
用することができるので、この工程を兼用した分、ＤＲ
ＡＭ１の製造工程数を低減することができる。
【０２０９】（層間絶縁膜形成工程２）次に、前記ＤＲ
ＡＭ１の各素子上を含む基板全面に層間絶縁膜４０を積
層する。この層間絶縁膜４０は例えば無機シランガス及
び酸化窒素ガスをソースガスとするＣＶＤ法で堆積させ
た酸化珪素膜で形成する。この層間絶縁膜４０は例えば
２５０〜３５０[ｎｍ]程度の膜厚で形成する。
【０２１０】次に、図４３に示すように、メモリセルＭ
と相補性データ線(５０)との接続部分において、前記層
間絶縁膜４０に接続孔４０Ａを形成する。この接続孔４
０Ａは例えば異方性エッチングで形成する。
【０２１１】（ゲート配線形成工程４）次に、図４４に
示すように、前記接続孔４０Ａを通してメモリセル選択
用ＭＩＳＦＥＴＱｓの一方のｎ型半導体領域２９と接続
し、層間絶縁膜４０上を延在する相補性データ線(ＤＬ)
５０を形成する。相補性データ線５０は製造工程におけ
る第４層目のゲート配線形成工程で形成する。相補性デ
ータ線５０は多結晶珪素膜５０Ａ、遷移金属シリサイド
膜５０Ｂの夫々を順次積層した２層構造で構成されてい
る。下層の多結晶珪素膜５０Ａは、ＣＶＤ法で堆積し、
例えば８０〜１２０[ｎｍ]程度の膜厚で形成され。この
多結晶珪素膜５０Ａには堆積後にｎ型不純物例えばＰを
熱酸化法により導入している。ＣＶＤ法で堆積される多
結晶珪素膜５０Ａは、接続孔４０Ａの段差形状部分での
ステップカバレッジが高いので、相補性データ線５０の
断線不良を低減することができる。
【０２１２】また、前記メモリセルＭと相補性データ線
５０との接続部分において、前記接続孔４０Ａと素子間
分離用絶縁膜２３との製造工程におけるマスク合せずれ
により、素子間分離用絶縁膜２３上に接続孔４０Ａの一
部がかかった場合、多結晶珪素膜５０Ａからｐ−型ウエ
ル領域２２の主面部にｎ型不純物を拡散し、ｎ型半導体
領域２９と相補性データ線５０とを接続できるので、相
補性データ線５０とｐ−型ウエル領域２２との短絡を防
止することができる。前記上層の遷移金属シリサイド膜
５０Ｂは、例えばＣＶＤ法で堆積したＷＳｉ2膜で形成
し、１００〜２００[ｎｍ]程度の膜厚で形成する。この
上層の遷移金属シリサイド膜５０Ｂは、主に相補性デー
タ線５０Ｂの抵抗値を低減し、情報書込み動作、情報読
出し動作の夫々の速度を速くするために形成されてい
る。また、上層の遷移金属シリサイド膜５０Ｂは、ＣＶ
Ｄ法で堆積されるので、相補性データ線５０の断線不良
をより低減することができる。
【０２１３】前記相補性データ線５０は、下層の多結晶
珪素膜５０Ａ、上層の遷移金属シリサイド膜５０Ｂの夫
々を堆積後、例えば異方性エッチングで所定の形状にパ
ターンニングすることにより形成されている。
【０２１４】（層間絶縁膜形成工程３）次に、前記相補
性データ線５０上を含む基板全面に層間絶縁膜５１を形
成する。層間絶縁膜５１は酸化珪素膜５１Ａ、ＢＰＳＧ
膜５１Ｂの夫々を順次積層した２層構造で構成されてい
る。下層の酸化珪素膜５１Ａは、例えば無機シランガス
及び酸化窒素ガスをソースガスとするＣＶＤ法で堆積さ
れ、１００〜２００[ｎｍ]程度の膜厚で形成される。下
層の酸化珪素膜５１Ａは上層のＢＰＳＧ膜５１Ｂの不純
物(Ｐ、Ｂの夫々)の漏れを防止するために形成されてい
る。上層のＢＰＳＧ膜５１Ｂは、例えばＣＶＤ法で堆積
され、２５０〜３５０[ｎｍ]程度の膜厚で形成されてい
る。このＢＰＳＧ膜５１には、窒素ガス雰囲気中におい
て、約８００[℃]以上の温度でフローが施され、その表
面が平坦化されている。
【０２１５】次に、図４５に示すように、前記層間絶縁
膜５１に接続孔５１Ｃを形成する。接続孔５１Ｃは、Ｄ
ＲＡＭ１の各素子のｎ＋型半導体領域３２上、ｐ＋型半
導体領域３９上、図示しない配線５０上、上層電極層３
７上等の上部の層間絶縁膜５１を除去して形成する。接
続孔５１Ｃは例えば異方性エッチングで形成する。
【０２１６】また、前記ｐチャネルＭＩＳＦＥＴＱｐの
形成領域において、ｐ＋型半導体領域３９は、ｐ型不純
物の拡散係数が大きいので、表面の不純物濃度がｎ＋型
半導体領域３２に比べて薄くなる。また、ｐ＋型半導体
領域３２は、前記接続孔５１Ｃを形成する際のオーバー
エッチングにより表面の不純物濃度の高い領域がエッチ
ングされ、表面の不純物濃度がさらに低くなる。また、
ｐ＋型半導体領域３９は、それに接続される配線５２を
遷移金属膜(Ｗ膜)で形成しているので、ｎ＋型半導体領
域３２に比べて仕事関数差が大きくなる。そこで、ｐチ
ャネルＭＩＳＦＥＴＱｐは、前記接続孔５１Ｃで規定さ
れた領域内において、ｐ＋型半導体領域３９の表面にｐ
型不純物を導入し、ｐ＋型半導体領域３９の表面の不純
物濃度を高くしてもよい。この構成により、ｐチャネル
ＭＩＳＦＥＴＱｐのｐ＋型半導体領域３９と配線(５２)
との接続抵抗値を低減することができる。
【０２１７】（配線形成工程１）次に、図４６に示すよ
うに、前記接続孔５１Ｃを通してｎ＋型半導体領域３
２、ｐ＋型半導体領域３９等と接続するように、層間絶
縁膜５１上に配線（カラムセレクト信号線も含む）５２
を形成する。配線５２は、スパッタ法で堆積した遷移金
属膜例えばＷ膜で形成し、例えば３５０〜４５０[ｎｍ]
程度の膜厚で形成する。配線５２は、層間絶縁膜５１の
全表面に堆積後、例えば異方性エッチングで所定の形状
にパターンニングすることにより形成することができ
る。
【０２１８】（層間絶縁膜形成工程４） 次に、図４７に示すように、前記配線５２上を含む基板
全面に層間絶縁膜５３を形成する。層間絶縁膜５３は酸
化珪素膜(堆積型絶縁膜)５３Ａ、酸化珪素膜(塗布型絶
縁膜)５３Ｂ、酸化珪素膜（堆積型絶縁膜）５３Ｃの夫
々を順次積層した３層構造で構成されている。下層の酸
化珪素膜５３Ａは、テトラエトキシシランガスをソース
ガスとするＣ−ＣＶＤ法で堆積し、２５０〜３５０〔ｎ
ｍ〕程度の膜厚で形成する。中層の酸化珪素膜５３Ｂは
層間絶縁膜５３の表面を平坦化するために形成されてい
る。酸化珪素膜５３Ｂは、ＳＯＧ法で数回（２〜５回）
程度塗布し（合計１００〜１５０〔ｎｍ〕程度の膜厚に
塗布）、この後ベーク処理(約４５０〔℃〕)を施し、表
面をエッチングで後退させることにより形成されてい
る。
【０２１９】前記エッチングによる後退により、酸化珪
素膜５３Ｂは下層の酸化珪素膜５３Ａの表面の段差形状
のうち凹部のみに形成される。また、層間絶縁膜５３の
中層は前記酸化珪素膜５３Ｂに変えて有機物膜例えばポ
リイミド系樹脂膜で形成してもよい。上層の酸化珪素膜
５３Ｃは、層間絶縁膜５３全体としての膜の強度を高め
るために、例えばテトラエトキシシランガスをソースガ
スとするＣ−ＣＶＤ法で堆積し、２５０〜３５０〔ｎ
ｍ〕程度の膜厚で形成する。
【０２２０】次に、前記層間絶縁膜の所定の配線５３上
を除去し、接続孔５３Ｄを形成する。接続孔５３Ｄは例
えば異方性エッチングで形成する。
【０２２１】次に、前記接続孔５３Ｄ内に露出する配線
５２の表面上に遷移金属膜５４を積層する(埋込む)。遷
移金属膜５４は、選択ＣＶＤ法で堆積した例えばＷ膜で
形成し、６００〜８００[ｎｍ]程度の膜厚で形成する。
このＷ膜の反応生成式は以下のとおりである。
【０２２２】
【数１】
【０２２３】（配線形成工程２）次に、図４９に示すよ
うに、前記接続孔５３Ｄ内に埋込まれた遷移金属膜５４
と接続するように層間絶縁膜５３上に配線(シャント用
ワード線も含む)５５を形成する。配線５５は遷移金属
窒化膜（又は遷移金属膜）５５Ａ、アルミニウム合金膜
５５Ｂの夫々を順次積層した２層構造で構成されてい
る。下層の遷移金属窒化膜５５Ａは、例えばスパッタ法
で堆積したＴｉＮ膜で形成し、１３０〜１８０[ｎｍ]程
度の膜厚で形成される。この遷移金属窒化膜５５Ａは、
前述のように前記接続孔５３Ｄ部分において、Ｓｉの析
出現象やＷとアルミニウムとの合金化反応を防止するよ
うに構成されている。上層のアルミニウム合金膜５５Ｂ
は、例えばスパッタ法で堆積し、６００〜８００[ｎｍ]
程度の膜厚で形成する。配線５５は、下層の遷移金属シ
リサイド膜５５Ａ、上層のアルミニウム合金膜５５Ｂの
夫々を順次積層した後、例えば異方性エッチングで所定
の形状にパターンニングすることにより形成することが
できる。
【０２２４】（パッシベーション膜形成工程）次に、前
記図１に示すように、前記配線５５上を含む基板全面に
パッシベーション膜５６を形成する。パッシベーション
膜５６は、前述のように、酸化珪素膜５６Ａ、窒化珪素
膜５６Ｂの夫々を順次積層した複合膜で形成されてい
る。下層の酸化珪素膜５６Ａは前述のようにテトラエポ
キシシランガスをソースガスとするＣ−ＣＶＤ法で堆積
する。上層の窒化珪素膜５６ＢはプラズマＣＶＤ法で堆
積する。
【０２２５】なお、図１には図示していないが、パッシ
ベーション膜５６の上層には樹脂膜が塗布されている。
この樹脂膜はα線ソフトエラー耐圧を向上するために形
成されている。この樹脂膜は、例えばポッティング技術
（樹脂の滴下塗布工程、ベーク処理工程及びパターンニ
ング工程を含む）で塗布したポリイミド系樹脂膜を使用
し、８〜１２[μｍ]程度の膜厚で形成されている。樹脂
膜は、基本的には外部端子に相当する位置を開口し、こ
の領域を除くＤＲＡＭ１の全面に塗布される。
【０２２６】また、この樹脂膜は、ＤＲＡＭ１の表面上
において複数に分割した形状で配置してもよい。つま
り、樹脂膜は、ＤＲＡＭ１のα線ソフトエラー耐圧を確
保したい領域例えばメモリセルアレイ１１Ｅ、直接周辺
回路の一部(１２及び１３)の夫々には配置し、関接周辺
回路、直接周辺回路の他部には配置せず、この領域を分
割領域として使用する。このように、樹脂膜を分割する
ことにより、樹脂膜のストレスを低減し、パッシベーシ
ョン膜の割れ等を防止することができる。
【０２２７】（ヒューズ開口工程）また、前記ＤＲＡＭ
１には欠陥相補性データ線(ＤＬ)５０、欠陥ワード線
(ＷＬ)２７（又はシャント用ワード線５５）の夫々を救
済するＹ系冗長回路１８１２、Ｘ系冗長回路１８０６の
夫々が配置されている。このＹ系冗長回路１８１２は、
欠陥相補性データ線５０から冗長用相補性データ線５０
への切換をヒューズ素子Ｆを切断するか否かで行ってい
る。同様に、Ｘ系冗長回路１８０６は、欠陥ワード線２
７から冗長用ワード線２７への切換をヒューズ素子Ｆを
切断するか否かで行っている。
【０２２８】前記ヒューズ素子Ｆは、図５０(要部断面
図)に示すように、相補性データ線５０及び配線５０と
同一導電層で形成されている。本実施例のＤＲＡＭ１は
レーザ切断方式を採用しているので、ヒューズ素子５０
はレーザ光で切断している。ヒューズ素子５０は厚い膜
厚のパッシベーション膜５６が存在すると切断が不安定
になるので、ヒューズ素子５０の上部にはパッシベーシ
ョン膜５６に形成されたヒューズ開口５６Ｃが設けられ
ている。このヒューズ開口５６Ｃの開口の際に使用する
エッチングガスはヒューズ素子５０をエッチングするエ
ッチングガスでもあるので、ヒューズ素子５０上には層
間絶縁膜５１及び層間絶縁膜５３の適度な膜厚（８００
[ｎｍ]以下の膜厚）の絶縁膜を残存させている。ヒュー
ズ素子５０の下層の導電層例えばスタックド構造の情報
蓄積用容量素子Ｃの上層電極層３７と同一導電層は膜厚
が薄いので抵抗値が高くなりヒューズ素子Ｆとしては好
ましくない。また、下層電極層３５、ゲート電極２７の
夫々と同一導電層はその上層に多くの層数の絶縁膜が存
在するので、ヒューズ開口を形成する工程が多くなりか
つ複雑になる。また、ヒューズ素子５０の上層の配線５
２、５５の夫々と同一導電層はレーザ光を反射する性質
があるので、ヒューズ素子Ｆとしては好ましくない。
【０２２９】このヒューズ素子５０及びヒューズ開口５
６Ｃの形成方法について、図５１乃至図５３（各製造工
程毎に示す要部断面図）を用いて簡単に説明する。
【０２３０】まず、図５１に示すように、層間絶縁膜４
０のヒューズ素子Ｆの形成領域上に相補性データ線５０
と同一製造工程でヒューズ素子５０を形成する。
【０２３１】次に、層間絶縁膜５１(５１Ａ及び５１Ｂ)
を形成し、この後、図５２に示すように、配線５２を形
成する。同図５２に示すように、ヒューズ素子５０上に
は配線５２は存在しない。
【０２３２】次に、層間絶縁膜５３(５３Ａ、５３Ｂ及
び５３Ｃ)を形成し、この後、図５３に示すように、配
線５５を形成する。前記ヒューズ素子５０上には配線５
５は存在しない。
【０２３３】次に、パッシベーション膜５６を形成し、
前記図５０に示すように、ヒューズ素子５０上のパッシ
ベーション膜５６にヒューズ開口５６Ｃを形成する。こ
のヒューズ開口５６Ｃは、説明していないが、パッシベ
ーション膜５６の外部端子ＢＰが存在する（ボンディン
グ）部分を開口する工程と同一製造工程で形成すること
ができる。
【０２３４】このように、(３８−２３)相補性データ線
５０とワード線２７との交差部にメモリセル選択用ＭＩ
ＳＦＥＴＱｓとスタックド構造の情報蓄積用容量素子Ｃ
との直列回路で形成されたメモリセルＭを配置し、前記
相補性データ線５０又はワード線２７のうち欠陥相補性
データ線５０又は欠陥ワード線２７を救済するレーザ切
断用冗長ヒューズ素子５０を有する、ＤＲＡＭ１におい
て、前記相補性データ線５０をＣＶＤ法で堆積した多結
晶珪素膜５０Ａ、遷移金属シリサイド膜５０Ｂの夫々を
順次積層した複合膜で構成し、前記レーザ切断用冗長ヒ
ューズ素子５０を前記相補性データ線５０と同一導電層
で構成する。
【０２３５】この構成により、前記相補性データ線５０
は前記メモリセルＭのメモリセル選択用ＭＩＳＦＥＴＱ
ｓ及びスタックド構造の情報蓄積用容量素子Ｃよりも上
層で形成されているので、前記レーザ切断用冗長ヒュー
ズ素子５０の上層の絶縁膜の層数が低減され、このレー
ザ切断用冗長ヒューズ素子５０の上層の絶縁膜の開口プ
ロセスを簡単化することができると共に、前記多結晶珪
素膜５０Ａ及び遷移金属シリサイド膜５０Ｂで形成され
た複合膜はレーザ光の吸収率が相補性データ線５０上に
形成される配線５２、５５の夫々に比べて高いので、前
記レーザ切断用冗長ヒューズ素子５０の切断を簡単にか
つ確実に行うことができる。
【０２３６】前記パッシベーション膜５６及びそれに開
口を形成する、これら一連の工程を施すことにより、本
実施例のＤＲＡＭ１は完成する。
【０２３７】次に、前述のＤＲＡＭ１の製造プロセスに
おいて、個々の要部の製造工程について、詳細に説明す
る。
【０２３８】（配線・接続孔の形成工程）前述のＤＲＡ
Ｍ１の製造方法において、相補性データ線(ＤＬ)５０、
配線５２、配線５５、接続孔４０Ａ、５１Ｃ、５３Ｄの
夫々は基本的には多層レジストマスクを使用したフォト
リソグラフィ技術で加工する。この多層レジストマスク
は非感光性樹脂膜（ポリイミド系樹脂膜等の有機膜)、
中間膜(ＳＯＧ法で塗布した酸化珪素膜等の無機膜）、
感光性樹脂膜の夫々を順次積層した例えば３層構造で形
成される。
【０２３９】前記多層レジストマスクは、多層構造によ
り成長する段差形状を主に下層膜及び中間膜で緩和し、
上層の感光性樹脂膜の加工精度さらに被エッチング材の
加工精度を向上する目的で使用する。多層レジストマス
クは、次の方法により形成される。
【０２４０】まず、被エッチング材（例えば前記相補性
データ線５０等）の表面上に、非感光性樹脂膜、中間
膜、感光性樹脂膜の夫々を順次積層し、多層レジスト膜
を形成する。
【０２４１】次に、多層レジスト膜の上層の感光性樹脂
膜を通常の露光処理及び現象処理により加工し、エッチ
ングマスクを形成する。
【０２４２】次に、前記エッチングマスクを使用し、多
層レジスト膜の中間膜、非感光性樹脂膜の夫々を順次異
方性エッチングでパターンニングし、多層レジストマス
クを形成する。このパターンニングのうち、下層の非感
光性樹脂膜は酸素(Ｏ2)ガス及びハロゲン(Ｃｌ2，Ｂｒ2
等)ガスを使用した異方性エッチング技術でパターンニ
ングする。エッチング装置としては、例えば反応性イオ
ンエッチング(ＲＩＥ)装置、マグネトロン型ＲＩＥ装置
又はμ波ＥＣＲ装置を使用する。エッチング圧力は例え
ば１〜１０[ｍtoor]程度、高周波出力は０.２５〜３０
[Ｗ／ｃｍ2]程度を使用する。また、前記異方性エッチ
ングで使用するハロゲンガスは、真空チャンバ内に固体
例えば塩化ビニールを載置し、この塩化ビニールのアウ
トガスとしてのハロゲンガス(ハロゲン化合物が同時に
発生する)を使用するのではなく、真空チャンバの外部
からその内部に供給する。
【０２４３】前記酸素ガス及びハロゲンガスの異方性エ
ッチングガスは、下層の非感光性樹脂膜を酸素ガスによ
りエッチングするとカルボン酸を生成し、このカルボン
酸にハロゲンガスを添加するとより蒸気圧の低い酸塩化
物が生成されるので、生成ガスの抜けが良好となり、下
層の非感光性樹脂膜のサイドエッチング量を低減するこ
とができる。
【０２４４】このように、多層レジスト膜を３層構造で
形成し、このうち下層の非感光性樹脂膜を酸素ガス及び
ハロゲンガスを使用した異方性エッチングでパターンニ
ングする。この構成により、前記異方性エッチングガス
にハロゲンガスを使用しているので、下層の非感光性樹
脂膜のサイドエッチング量を低減し、加工精度を向上す
ることができると共に、異方性エッチングガスとしてハ
ロゲン化合物(ＣＦ4，ＣＣｌ4)を使用しないので、下層
の非感光性樹脂膜のパターンニングされた側面への有機
物の付着を防止することができる。この有機物の付着の
防止は、その除去工程を低減することができ、又エッチ
ング装置の真空チャンバ内壁の汚染を低減することがで
きる。また、前記真空チャンバ内壁に付着する汚染を低
減し、製造工程中の半導体ウエーハ表面に前記内壁から
落ちた有機物が再付着することを低減することができる
ので、製造上の歩留りを向上することができる。
【０２４５】また、異方性エッチングガスとしてハロゲ
ン化合物特に炭素(Ｃ)を使用していないので、異方性エ
ッチング速度を速くすることができる。
【０２４６】また、前記異方性エッチングは、固体のア
ウトガスとしてのハロゲンガスを使用せずに、真空チャ
ンバの外部から純粋のハロゲンガスを使用するので、前
述と同様の効果を奏することができる。
【０２４７】（配線形成工程１）前述のＤＲＡＭ１の製
造方法において、配線５２つまりＷ膜の加工は低温異方
性エッチングを採用することにより加工精度を向上する
ことができる。
【０２４８】前記配線５２を加工する異方性エッチング
はＲＩＥ装置等の真空チャンバ内において行われてい
る。真空チャンバ内は通常１０~2〜１０~3[torr]程度の
範囲の真空度に保持され、この状態において異方性エッ
チングが行われている。図５４（六フッ化タングステン
ＷＦ6の温度と蒸気圧との関係を示す図）に示すよう
に、ＷＦ6は約−４０[℃]以下の低温度において前記真
空チャンバ内の真空度に対する蒸気圧が０[ｍtorr]又は
それに近くなる。つまり、前記配線５２は、前記低温度
領域において異方性エッチングを施すことにより、加工
された側壁にイオンが衝突しないので気化せず、加工中
の底面にイオンが衝突して気化するので、エッチングの
異方性を向上することができる。この結果、配線５２の
加工精度を向上することができる。
【０２４９】（接続孔形成工程）前述のＤＲＡＭ１の製
造方法において、前記接続孔５１Ｃ(又は５３Ｄ)の夫々
は、マグネトロンＲＩＥ装置又はμ波ＥＣＲ装置を使用
し、テーパ状に形成することができる。
【０２５０】前記接続孔５１Ｃは、エッチング条件のう
ちエッチング圧力、エッチングガス流量又は高周波出力
を制御することにより、テーパ角度（接続孔の段差角
度）を制御することができる。エッチング性能を損なわ
ずに、前記テーパ角度を制御するには、エッチング圧力
又はエッチングガス流量を制御することが望しい。異方
性エッチングのエッチング速度はイオン電流と平均イオ
ンエネルギとの積で決定され、イオン電流が一定の場
合、前記テーパ角度は平均イオンエネルギで決定され
る。一方、前記イオン電流は高周波出力に比例し、高周
波出力が一定の場合、半導体ウエーハ(電極)とプラズマ
との間の電圧Ｖdcに反比例する傾向にある。
【０２５１】図５５（Ａ）にエッチング圧力とエネルギ
との関係を示すように、ＲＩＥ装置を使用した異方性エ
ッチングは、エッチング圧力に対する安定放電領域が狭
く、電圧Ｖdcの変化も急峻であり、しかも平均イオンエ
ネルギの変化も急激である。つまり、テーパ角度の制御
性が悪い。
【０２５２】これに対して、図５５（Ｂ）に同様にエッ
チング圧力とエネルギとの関係を示すように、マグネト
ロンＲＩＥ装置(又はμ波ＥＣＲ装置)を使用した異方性
エッチングは、１〜２桁程度イオン量が多いので、エッ
チング圧力に対する安定放電領域が広くなる。したがっ
て、図５５（Ｃ）にイオンエネルギとエッチング速度と
の関係、図５５（Ｄ）にイオンエネルギとテーパ角度と
の関係の夫々を示すように、テーパ角度の制御性は高く
なる。段差部のエッチング速度は平坦部のイオンエネル
ギのｃｏｓθ倍に相当するイオンエネルギで決定するエ
ッチング速度となる。これは、テーパ角度θの段差部の
イオン電流密度は平坦部のイオン電流密度のｃｏｓθ倍
に相当する。なお、テーパ角度θが９０度に近づくにし
たがって接続孔の段差部は急峻になり、テーパ角θが０
度に近づくにしたがって段差部は緩和されてくる。
【０２５３】このように、マグネトロンＲＩＥ装置（又
はμ波ＥＣＲ装置）を使用した異方性エッチングで接続
孔５１Ｃを形成することにより、エッチング圧力に対す
る安定放電領域を広くし、電圧Ｖdcの変化、平均イオン
エネルギの変化の夫々を低減することができるので、エ
ッチング性能を損なわずにテーパ角度の制御性を向上す
ることができる。つまり、図５５（Ｄ）に示すように、
テーパ角度は６０〜８０度にばらつくことなく簡単に形
成することができる。この結果、接続孔５１Ｃにテーパ
形状を形成することができるので、接続孔５１Ｃの段差
部において、配線５２の断線不良を低減することができ
る。なお、接続孔５３Ｄは、本実施の形態では遷移金属
膜５４を埋込んでいるので問題はないが、それを埋込ま
ない場合は同様にテーパ形状を設ける。
【０２５４】（接続孔形成工程）前述のＤＲＡＭ１の製
造方法において、前記接続孔５１Ｃ、５３Ｄ等、絶縁膜
の加工は低温異方性エッチングで加工する。
【０２５５】まず、ＤＲＡＭ１（ダイシング工程前の半
導体ウエーハ）を静電吸着板を介在させてエッチング装
置の真空チャンバ内の下部電極に直接吸着させる。この
下部電極は常時冷却され、結果的に半導体ウエーハは常
温以下の温度に保持される。この状態において、層間絶
縁膜５１、５３の夫々に異方性エッチングを施し、接続
孔５１Ｃ、５３Ｄの夫々を形成する。
【０２５６】異方性エッチングガス(ハロゲン化合物Ｃ
ＨＦ3)はエッチングチャンバの内壁に比べて温度が低い
半導体ウエーハの表面に多く堆積するので、低温異方性
エッチングの採用は前記異方性エッチングガス流量を低
減することができ、又真空チャンバの内壁に付着される
汚染物を低減することができる。
【０２５７】（実施の形態２）本実施の形態２は、前述
の実施の形態IのＤＲＡＭ１の製造上の歩留りを向上す
るために、異なる配線層間を接続する接続孔内に遷移金
属膜を埋込む工程に枚葉式を採用した、本発明の第２実
施の形態である。
【０２５８】本発明の実施の形態２であるＤＲＡＭ１の
要部を図５６（要部断面図)に示す。
【０２５９】図５６に示すように、本実施の形態２のＤ
ＲＡＭ１は、下地絶縁膜８０上に形成された配線８１
に、層間絶縁膜８２に形成された接続孔８２Ａ内に埋込
まれた遷移金属膜８３を接続している。配線８１はアル
ミニウム膜又はアルミニウム合金膜で形成されている。
層間絶縁膜８２は酸化珪素膜の単層又はそれを主体とす
る複合膜で形成されている。接続孔８２Ａ内に埋込まれ
た遷移金属膜８３は選択ＣＶＤ法で堆積したＷ膜で形成
されている。この遷移金属膜８３には図示しないが層間
絶縁膜８２上に延在する配線が接続される。
【０２６０】この図５６に示す構造は、次の枚葉式を採
用する製造方法により形成することができる。
【０２６１】まず、前記層間絶縁膜８２に接続孔８２Ａ
を形成し、接続孔８２Ａ内に配線８１の表面を露出させ
る。この配線８１の表面は露出させたことにより酸化さ
れ、アルミナ(Ａｌ2Ｏ3)が生成される。
【０２６２】次に、前記配線８１の表面に生成されたア
ルミナをスパッタ法により除去する。スパッタ法として
はアルゴン(Ａｒ)ガスにフッ素系(ＮＦ3、ＸｅＦ、ＣＦ
4又はＣＨＦ3）ガスを混合したスパッタ法を使用する。
前記アルゴンガスは、そのアルゴンイオンにより前記配
線８１の表面に生成されたアルミナをスパッタにより取
り除くことができる。フッ素系ガスは、前記アルミナの
スパッタ速度を促進することができる。また、フッ素系
BR>ガスは、層間絶縁膜８２の表面にアルゴンイオンの
衝突で形成された未結合手の層を取り除き、前記遷移金
属膜８３の選択性を向上すると共に、配線８１の表面を
腐食させることがない。つまり、アルゴンガスのみでは
層間絶縁膜８２の表面に未結合手を形成し、遷移金属膜
８３の選択性をなくし、アルゴンガスにハロゲン化合物
例えばＣｌ2を混合した場合には未結合手の層を取り除
くことができるが、配線８１の表面を腐食してしまうの
で、スパッタ法は前述のようにアルゴンガスにフッ素系
ガスを混在して形成する。
【０２６３】次に、前記接続孔８２Ａ内の配線８１の表
面上に遷移金属膜８３を選択的に堆積し、この接続孔８
２Ａ内に遷移金属膜８３を埋込む。
【０２６４】このように、前述の混合ガスを使用したス
パッタ法で配線８１の表面のアルミナを除去することに
より、配線８１と遷移金属膜８３との接続を良好に行う
ことができると共に、前記遷移金属膜８３の選択性を確
保することができる。
【０２６５】また、同図５６に示すように、前記スパッ
タ法で使用するフッ素系ガスのフッ素(Ｆ)は、配線８１
の表面をスパッタし、アルミニウム粒子を叩きだす。こ
のアルミニウム粒子は、接続孔８２Ａの内壁に付着し、
クロスコンタミネーション８１Ａを生成する。このクロ
スコンタミネーション８１Ａは、層間絶縁膜８２の表面
に比べて遷移金属膜８３の堆積速度が速いので、結果的
に遷移金属膜８３の上部を層間絶縁膜８２の表面よりも
突出させてしまう。この遷移金属膜８３の突出はそれに
接続される上層配線の加工精度を低下させてしまう。
【０２６６】図５７（要部断面図)に示すＤＲＡＭ１
は、前記遷移金属膜８３の突出を低減するために、クロ
スコンタミネーション８１Ａはそのまま残存させ、接続
孔８２Ａの上部にテーパ部８２Ｂを設けている。テーパ
部８２Ｂは等方性エッチングにより形成することができ
る。接続孔８２Ａは異方性エッチングにより形成するこ
とができる。つまり、前記テーパ部８２Ｂは、クロスコ
ンタミネーション８１Ａの上側の一部を除去して層間絶
縁膜８２の表面を露出させ、この部分の遷移金属膜８３
の堆積速度を低下させ、遷移金属膜８３の突出を防止す
ることができる。一方、クロスコンタミネーション８１
Ａを残存させることにより、遷移金属膜８３の堆積速度
を速くすることができるので、製造時間を短縮すること
ができる。
【０２６７】また、図５８（要部断面図)に示すＤＲＡ
Ｍ１は、前記接続孔８２Ａの内壁にクロスコンタミネー
ション８１を積極的に生成し、遷移金属膜８３の堆積速
度をさらに速くしている。
【０２６８】また、遷移金属膜８３の堆積速度は若干遅
くなるが、クロスコンタミネーション８１Ａを実質的に
すべて取り除き、接続孔８２Ａを完全にテーパ形状に形
成してもよい。
【０２６９】また、枚葉式を採用することにより、前記
遷移金属膜８３の膜厚の制御性をバッチ式に比べて向上
することができる。
【０２７０】（実施の形態３）本実施の形態３は、前述
の実施の形態２のＤＲＡＭ１と構造が異なるが、半導体
基板と配線層とを接続する接続孔内に遷移金属膜を埋込
み、しかもこの工程に枚葉式を採用した、本発明の第３
実施の形態である。
【０２７１】本発明の実施の形態３であるＤＲＡＭ１の
要部を図５９（要部断面図)に示す。
【０２７２】図５９に示すように、本実施の形態３のＤ
ＲＡＭ１は、ｐ−型ウエル領域２２の主面部に形成され
たｎ＋型半導体領域３２に、層間絶縁膜８０に形成され
た接続孔８０Ａに埋込まれた遷移金属膜８４を接続して
いる。ｎ＋型半導体領域３２は前述の実施の形態１で説
明したように珪素(Ｓｉ)である。層間絶縁膜８０は酸化
珪素膜の単層又はそれを主体とする複合膜で形成されて
いる。接続孔８０Ａ内に埋込まれた遷移金属膜８４は、
珪素還元反応（ｎ＋型半導体領域３２のＳｉとＷＦ6と
の反応）を利用する選択ＣＶＤ法で堆積したＷ膜８４
Ａ、シラン還元反応（ＳｉＨ4とＷＦ6との反応）を利用
する選択ＣＶＤ法で堆積したＷ膜８４Ｂの夫々を順次積
層した複合膜で形成されている。下層のＷ膜８４Ａは、
珪素還元反応であるので、ｎ＋型半導体領域３２と遷移
金属膜８４との接着性を向上することができる。上層の
Ｗ膜８４Ｂは、シラン還元反応であるので、ｎ＋型半導
体領域３２の表面が還元される量を低減し、浅いｐｎ接
合深さを有するｎ＋型半導体領域３２を形成することが
できる。この遷移金属膜８４の上部は層間絶縁膜８０上
に延在する配線(例えばアルミニウム合金膜)８１に接続
されている。
【０２７３】この図５９に示す構造は、前記接続孔８０
Ａ内に埋込まれる遷移金属膜８４の形成工程において、
下層のＷ膜８４Ａの形成後に若干の時間が経過した後上
層のＷ膜８４Ｂを堆積すると、両者の界面が剥離する
(剥離部は符号８４Ｃで示す)。この剥離は、下層のＷ膜
８４Ａに比べて上層のＷ膜８４Ｂのストレスが大きいた
めに生じる。また、前記剥離は、反応副生成物例えばフ
ッ素系ガスが存在した場合にも生じる。
【０２７４】図６０（要部断面図)に示すＤＲＡＭ１
は、前記遷移金属膜８４の下層のＷ膜８４Ａ、上層のＷ
膜８４Ｂの夫々を連続形成し、両者の界面の剥離をなく
している。この遷移金属膜８４の下層のＷ膜８４Ａ、上
層のＷ膜８４Ｂの夫々の連続形成方法は次のとおりであ
る。
【０２７５】まず、図６１（Ａ）に枚葉式を採用した選
択ＣＶＤ法においてＷ膜の堆積時間とソースガス流量と
の関係を示すように、ＣＶＤ装置の反応炉内にソースガ
スとしてＷＦ6を供給する。ＷＦ6は、前記図６０に示す
接続孔８０Ａ内に露出するｎ＋型半導体領域３２の表面
のＳｉと反応し、下層のＷ膜８４Ａを形成し始める。こ
のＷＦ6の供給と共に、図６１（Ｂ）に示すように、堆
積時間と反応副生成物(Ｆ2，ＳｉＦ3，ＳｉＦ4)の発生
量との関係をモニターする。反応副生成物の発生量は、
反応炉からの排気ガス供給管に配置されたガスマス(ガ
スマスアナライザー)或は反応炉(チャンバー)内に配置
されたプラズマ発光モニタで測定することができる。
【０２７６】次に、前記下層のＷ膜８４Ａが形成される
と、ｎ＋型半導体領域３２の表面のＳｉが露出しなくな
るので、Ｗ膜の堆積が自動的に停止されてしまうが、前
記図６１（Ａ）、（Ｂ）の夫々に示すように、反応副生
成物の発生量の減少から前記珪素還元反応の終了前にシ
ランガスを反応炉に供給し、上層のＷ膜８４Ｂを堆積し
始める。つまり、珪素還元反応からシラン還元反応に切
換え、下層のＷ膜８４Ａ、上層のＷ膜８４Ｂの夫々を連
続して順次形成する。この上層のＷ膜８４Ｂは所定の膜
厚で堆積される。
【０２７７】このように、前記遷移金属膜８４の下層の
Ｗ膜８４Ａ、上層のＷ膜８４Ｂの夫々を連続して形成す
ることにより、両者間の界面の剥離を防止することがで
きる。
【０２７８】また、枚葉式を採用することにより、前記
遷移金属膜８４の膜厚の制御性をバッチ式に比べて向上
することができる。
【０２７９】（実施の形態４)本実施の形態４は、前述
の実施の形態１のＤＲＡＭ１のメモリセルＭのスタック
ド構造の情報蓄積用容量素子Ｃにおいて、誘電体膜３６
の好適な形成方法及び実施装置について説明した、本発
明の第４実施の形態である。
【０２８０】本発明の実施の形態４である枚葉式のＣＶ
Ｄ装置を図６２（概略構成図)に示す。
【０２８１】図６２に示すように、枚葉式のＣＶＤ装置
は、主にロードアンロード室９０、搬送室９１、前処理
室９２、第１反応炉室９３及び第２反応炉室９４で構成
されている。各処理室９０〜９４の夫々はゲートバルブ
９６を介在させて連結されている。
【０２８２】前記ロードアンロード室９０は半導体ウエ
ーハ１００を複数枚収納したカセット９０Ａが着脱自在
に取り付けられるように構成されている。このロードア
ンロード室９０は、前記搬送室９１に未処理の半導体ウ
エーハ１００を供給し、又搬送室９１から処理済みの半
導体ウエーハ１００を収納するように構成されている。
【０２８３】搬送室９１は、各処理室９２〜９３の夫々
に未処理の半導体ウエーハ１００を供給し、又処理済の
半導体ウエーハ１００を各処理室９２〜９３の夫々から
取り出せるように構成されている。図６３（要部概略構
成図）に示すように、前記半導体ウエーハ１００の供給
及び取り出しは、回転駆動装置９１Ａに連結されかつそ
れで駆動されるウエーハ搬送アーム＆トレイ９１Ｂで行
われる。この搬送室９１は、各処理室９０、９２〜９３
の夫々と同様に、装置外部の大気と遮断され、Ｈ2Ｏや
Ｏ2が存在しない高真空度に保持されている。
【０２８４】この搬送室９１には、前記図６２及び図６
３に示すように、紫外線照射ランプ９５が設けられてい
る。この紫外線照射ランプ９５は、搬送室９１に搬送さ
れた半導体ウエーハ１００の表面に少なくとも５〜６
[ｅＶ]程度以上のエネルギの紫外線を照射し、後述する
がＳｉ−Ｆ間の結合を破壊するように構成されている。
【０２８５】前記前処理室９２は前処理用モジュール９
２Ａが設けられている。この前処理用モジュール９２Ａ
は、主に、ホットプレート９２ａ、温調器９２ｂ、排気
管９２ｃ、真空ポンプ９２ｄ、ラジカル発生管９２ｅ、
マイクロ波発生部９２ｆ、マイクロ波電源９２ｇ及びガ
ス制御部９２ｈで構成されている。つまり、前処理室９
２は、半導体ウエーハ１００の表面上の多結晶珪素膜の
表面に形成される自然酸化珪素膜を異方性エッチングに
より除去できるように構成されている。この多結晶珪素
膜は、前述の実施の形態１のＤＲＡＭ１において、スタ
ックド構造の情報蓄積用容量素子Ｃの下層電極層３５に
相当する。前記異方性エッチング(ドライエッチング)は
酸素ガス及びハロゲン化合物(ＣＨＦ3又はＣＦ4)を使用
する。
【０２８６】前記第１反応炉室９３、第２反応炉室９４
の夫々には共通(各々独立)のクリーニング用モジュール
９３Ａが設けられている。第１反応炉室９３、第２反応
炉室９４の夫々は、図６４（要部概略構成図)に示すよ
うに、主にソースガス供給管９３ａ、ソースガス吹き出
しプレート９３ｂ、プレート冷却管９３ｃ、サセプタ９
３ｄ、ウエーハ加熱ヒータ９３ｅ、反応炉冷却管９３
ｆ、排気管９３ｇ、真空ゲートバルブ９３ｈ及び真空ポ
ンプ９３ｉで構成されている。これに限定されないが、
第１反応炉室９３は窒化珪素膜（誘電体膜３６の下層の
窒化珪素膜３６Ａ）を堆積し、第２反応炉室９４は多結
晶珪素膜（下層電極層３５又は上層電極層３７）を堆積
できるように構成されている。
【０２８７】ＤＲＡＭ１は１６[Ｍbit]の大容量で構成
されると、例えばスタックド構造の情報蓄積用容量素子
Ｃの下層電極層３５や誘電体膜３６の膜厚の制御性を高
く要求される。したがって、このＤＲＡＭ１の製造には
枚葉式のＣＶＤ装置が好適である。前記第１反応炉室９
３、第２反応炉室９４の夫々には、サセプタ９３ｄで保
持された半導体ウエーハ１００の被堆積面となる表面に
対向した位置にソースガス吹き出しプレート９３ｂを配
置し、半導体ウエーハ１００の表面に均一な膜厚及び膜
質で膜を堆積できるように構成されている。前記第１反
応炉室９３、第２反応炉室９４の夫々は、反応炉冷却管
９３ｆにより全体的に低温度に保持され、ウエーハ加熱
ヒータ９３ｅにより半導体ウエーハ１００のみ反応に最
適な温度に加熱されている。
【０２８８】また、前記ソースガス吹き出しプレート９
３ｂは、半導体ウエーハ１００の輻射熱による温度上昇
を低減するために、プレート冷却管９３ｃが設けられて
いる。ソースガスの吹き出し口の近傍で即座に反応生成
された微粒子は半導体ウエーハ１００の表面に達した時
点で粗大粒子に成長し異物となるので、ソースガス吹き
出しプレート９３ｂはプレート冷却管９３ｃにより冷却
する必要がある。
【０２８９】前記枚葉式のＣＶＤ装置は前述のように第
１反応炉室９３、第２反応炉室９４の夫々の前段に前処
理室９２が設けられた一貫連続処理であり、その処理方
法は次のとおりである。
【０２９０】まず、図６２に示すように、半導体ウエー
ハ１００はロードアンロード室９０から搬送室９１を介
在させて前処理室９２に搬送される。半導体ウエーハ１
００の表面には多結晶珪素膜が堆積されている。
【０２９１】次に、この前処理室９２は、図６２及び図
６３に示すように、半導体ウエーハ１００の表面の多結
晶珪素膜の表面に形成された自然酸化珪素膜を異方性エ
ッチングにより除去する。この異方性エッチングは前述
のように酸化ガス及びハロゲン化合物をエッチングガス
として使用し行う。
【０２９２】次に、前処理室９２で自然酸化珪素膜が除
去された半導体ウエーハ１００は搬送室９１に搬送さ
れ、この搬送室９１において前記多結晶珪素膜の表面に
紫外線照射ランプ９５により紫外線を照射する。この紫
外線の照射は、前記多結晶珪素膜の表面に異方性エッチ
ングによる発生したフッ素(Ｆ)が付着するので、このフ
ッ素をラジカルとして多結晶珪素膜の表面から飛ばす作
用がある。
【０２９３】次に、半導体ウエーハ１００は搬送室９１
を介して第１反応炉室９３、第２反応炉室９４の夫々に
順次搬送され、この第１反応炉室９３、第２反応炉室９
４の夫々で多結晶珪素膜の表面上に窒化珪素膜等が堆積
される。
【０２９４】そして、処理が終了した半導体ウエーハ１
００は搬送室９１を介在させてローダアンローダ室９０
に収納される。
【０２９５】このように、(３９−２４)半導体ウエーハ
１００の表面に堆積された多結晶珪素膜（又は半導体ウ
エーハ１００の表面）に絶縁膜又は導電膜を堆積する膜
堆積方法において、真空系内で前記半導体ウエーハ１０
０の表面の多結晶珪素膜の表面を前処理室９２で洗浄
し、この多結晶珪素膜の表面を露出させる工程と、前記
洗浄工程と同一真空系内で前記多結晶珪素膜の表面に前
記第１反応炉室９３又は第２反応炉室９４で絶縁膜又は
導電膜を堆積する工程とを備える。この構成により、前
記多結晶珪素膜の表面に形成される自然酸化珪素膜を洗
浄工程で除去した後、大気に触れることなく、前記多結
晶珪素膜の表面に絶縁膜又は導電膜を堆積することがで
きるので、前記多結晶珪素膜の表面と前記絶縁膜又は導
電膜との間に前記自然酸化珪素膜を介在させることがな
くなる。この結果、前記多結晶珪素膜の表面とその表面
上に堆積される絶縁膜例えば誘電体膜３６の窒化珪素膜
３６Ａの厚さを前記自然酸化珪素膜に相当する分薄くす
ることができるので、スタックド構造の情報蓄積用容量
素子Ｃの電荷蓄積量を増加することができる。また、多
結晶珪素膜の表面とその表面上に堆積される導電膜との
間の導通を確実に行うことができる。
【０２９６】また、(４０−２５)半導体ウエーハ１００
の表面の多結晶珪素膜(又は半導体ウエーハ１００)の表
面に絶縁膜を堆積する膜堆積方法において、真空系内で
前記半導体ウエーハ１００の表面の多結晶珪素膜の表面
をハロゲン化合物を使用する異方性エッチングで洗浄
し、この多結晶珪素膜の表面を露出させる工程と、前記
洗浄工程と同一真空系内で前記露出された多結晶珪素膜
の表面に紫外線を照射する工程と、前記洗浄工程と同一
真空系内で前記多結晶珪素膜の表面に前記絶縁膜（例え
ば窒化珪素膜）を堆積する工程とを備える。この構成に
より、前記多結晶珪素膜の表面を洗浄した際にその表面
に付着するハロゲン元素のラジカルを前記紫外線で除去
することができるので、前記多結晶珪素膜の表面に堆積
される絶縁膜例えば窒化珪素膜のリーク電流の増大やエ
ッチング速度の変化を低減することができる。
【０２９７】（実施の形態５）本実施の形態５は、前述
の実施の形態１のＤＲＡＭ１のメモリセルＭのスタック
ド構造の情報蓄積用容量素子Ｃにおいて、下層電極層３
５の好適な形成方法及び実施の形態施装置について説明
した、本発明の第５実施の形態である。
【０２９８】本発明の実施の形態５である枚葉式のＣＶ
Ｄ法を図６５（ＣＶＤ装置のソースガスバルブの開閉動
作を示すタイムチャート）、図６６（前記ソースガスの
流量を示すタイムチャート）の夫々に示す。
【０２９９】前記実施の形態１のＤＲＡＭ１のメモリセ
ルＭのスタックド構造の情報蓄積用容量素子Ｃの下層電
極層３５は、前述のように、電荷蓄積量を増加するため
に厚い膜厚で形成されている。下層電極層３５の膜厚が
厚い場合、抵抗値を低減するｎ型不純物の導入が難しく
なるが、本実施の形態５は、前記ｎ型不純物が導入され
た多結晶珪素膜を堆積する技術所謂ドープドポリシリコ
ン技術を利用し、前記下層電極層３５を形成している。
【０３００】通常、ＣＶＤ法で堆積されるｎ型不純物が
導入されていない多結晶珪素膜は、下地の段差部におい
てステップカバレッジが高いが、膜厚が厚くなると堆積
後のｎ型不純物の導入が難しい。一方、ＣＶＤ法で堆積
されるｎ型不純物が導入されている多結晶珪素膜は、ｎ
型不純物の導入は簡単であるが、下地の段差部において
ステップカバレッジが悪い。そこで、本実施の形態５
は、ｎ型不純物が導入されていない多結晶珪素膜、ｎ型
不純物が導入されている多結晶珪素膜の夫々を交互に積
層し、下地の段差部でのステップカバレッジを向上す
る。また、夫々の多結晶珪素膜を堆積した後には熱処理
を施し、ｎ型不純物が導入されている多結晶珪素膜から
ｎ型不純物が導入されていない多結晶珪素膜にｎ型不純
物を導入する。
【０３０１】図６５はＣＶＤ装置のソースガス供給管に
配置された制御バルブの開閉動作を示している。ソース
ガスは無機シラン（ＳｉＨ4又はＳｉ2Ｈ6）ガス、フォ
スフィン（ＰＨ3）ガスの夫々を使用する。ソースガス
のうち無機シランガスの供給を制御するバルブは図６５
（Ａ）に示すように所定の膜厚に達するように一定時間
開かれる。これに対して、フォスフィンガスを供給する
制御バルブは図６５（Ｂ）に示すように無機シランガス
の制御バルブの開時に定期的に開閉動作を繰り返す。図
６６（Ａ）には前記制御バルブで供給が制御された無機
シランガスの流量、図６６（Ｂ）にはフォスフィンガス
の流量の夫々を示している。また、前記フォスフィンガ
スの断続的な供給はマスフローコントローラの設定値を
上下させることによっても制御することができる。この
制御バルブ又はマスフローコントローラによるフォスフ
ィンガスの断続的な供給の切換は１〜２[秒]程度の高速
で行うことができる。
【０３０２】また、図６７（枚葉式のＣＶＤ装置の概略
構成図）に示すように、ソースガス（ＰＨ3）供給管９
３ａの反応炉室９３（又は９４）の近傍にストップバル
ブ９３ｊを設け、このストップバルブ９３ｊによりソー
スガスを反応炉室９３、真空ポンプ９３ｉの夫々に高速
に供給してもよい。この図６７に示すＣＶＤ装置はフォ
スフィンガスの断続的な供給の切換を約０.１[秒]程度
で行うことができる。
【０３０３】このように、（４３−２６）段差形状を有
する下地表面上に多結晶珪素膜（例えば下層電極層３
５）を堆積する膜堆積方法において、前記下地表面上
に、抵抗値を低減するｎ型不純物を含有する多結晶珪素
膜、前記ｎ型不純物を含有しない多結晶珪素膜の夫々を
交互に複数層堆積する工程と、この積層された多結晶珪
素膜に熱処理を施し、前記ｎ型不純物を含有する多結晶
珪素膜からｎ型不純物を含有しない多結晶珪素膜に前記
ｎ型不純物を拡散する工程とを備える。この構成によ
り、前記下地表面の段差形状の領域において、ｎ型不純
物を含有する多結晶珪素膜のステップカバレッジをｎ型
不純物を含有しない多結晶珪素膜で補うことができるの
で、多結晶珪素膜の膜厚を均一化することができると共
に、前記ｎ型不純物を含有する多結晶珪素膜からｎ型不
純物を含有しない多結晶珪素膜に前記ｎ型不純物を拡散
することができるので、前記複数積層された多結晶珪素
膜の不純物濃度を均一化しながら厚い膜厚を確保するこ
とができる。
【０３０４】また、（４４−２７）段差形状を有する下
地表面上に多結晶珪素膜を堆積する膜堆積方法におい
て、前記多結晶珪素膜を堆積する真空系内に無機シラン
ガスを一定の流量で流し、熱分解に基づき不純物を含有
しない多結晶珪素膜を堆積すると共に、前記真空系内に
流量を定期的に増減してフォスフィンガスを流し、前記
堆積される多結晶珪素膜に定期的にｎ型不純物（Ｐ）を
含有させる。この構成により、前記ｎ型不純物を含有す
る多結晶珪素膜、ｎ型不純物を含有しない多結晶珪素膜
の夫々を同一真空系内で連続的に堆積することができる
ので、多結晶珪素膜の堆積時間を短縮することができ
る。つまり、ＤＲＡＭ１のスループットを向上すること
ができる。
【０３０５】（実施の形態６）本実施の形態６は、前述
のＤＲＡＭ１の製造方法において、ＭＩＳＦＥＴのしき
い値電圧を設定する工程を低減した、本発明の第６実施
の形態である。
【０３０６】本発明の実施の形態６であるＤＲＡＭ１の
製造方法について、図６８乃至図７１（各製造工程毎に
示す要部断面図）を用いて簡単に説明する。
【０３０７】本実施の形態６は、前記実施の形態１のＤ
ＲＡＭ１で使用される６個のＭＩＳＦＥＴのしきい値電
圧を設定する。つまり、ｎチャネルＭＩＳＦＥＴとして
はメモリセルＭのメモリセル選択用ＭＩＳＦＥＴＱｓ、
標準しきい値電圧を有するｎチャネルＭＩＳＦＥＴＱ
ｎ、低しきい値電圧を有するｎチャネルＭＩＳＦＥＴＱ
ｎの夫々である。ｐチャネルＭＩＳＦＥＴとしては標準
しきい値電圧を有するｐチャネルＭＩＳＦＥＴＱｐ、低
しきい値電圧を有するｐチャネルＭＩＳＦＥＴＱｐ、高
しきい値電圧を有するｐチャネルＭＩＳＦＥＴＱｐの夫
々である。
【０３０８】前記メモリセル選択用ＭＩＳＦＥＴＱｓ
（後述する製造方法において領域Iに形成される）はｎ
チャネルＭＩＳＦＥＴとしては最っとも高いしきい値電
圧に設定される。つまり、メモリセル選択用ＭＩＳＦＥ
ＴＱｓは、メモリセルアレイ１１Ｅにおいて、ｐ−型ウ
エル領域２２の主面部にｐ型半導体領域２５Ｂが形成さ
れるので、表面の不純物濃度が高くなり、しきい値電圧
が高く設定される。具体的には、メモリセル選択用ＭＩ
ＳＦＥＴＱｓは、ゲート長寸法を０.８[μｍ]で形成し
た場合、しきい値電圧を０.８[Ｖ]に設定している。
【０３０９】前記標準しきい値電圧を有するｎチャネル
ＭＩＳＦＥＴＱｎ（領域IIIに形成される）は、センス
アンプ回路（ＳＡ）１３を除く周辺回路の大部分つまり
低電源電圧Ｖccで動作させる領域で使用されている。こ
の標準しきい値電圧を有するｎチャネルＭＩＳＦＥＴＱ
ｎは、ゲート長寸法を０.８[μｍ]で形成した場合、し
きい値電圧を０.５[Ｖ]に設定している。
【０３１０】前記低しきい値電圧を有するｎチャネルＭ
ＩＳＦＥＴＱｎ（領域IIに形成される）は、主に前記セ
ンスアンプ回路１３、出力バッファ回路１７０２の夫々
で使用されている。この低しきい値電圧を有するｎチャ
ネルＭＩＳＦＥＴＱｎは、ゲート電極２７の加工ばらつ
き特にゲート長寸法の変動に基づくしきい値電圧の変動
を低減するためにゲート長寸法を長く構成している。セ
ンスアンプ回路１３は、ゲート長寸法が長くなると情報
判定時の感度が低下するので、ｎチャネルＭＩＳＦＥＴ
Ｑｎのしきい値電圧を低くしている。また、出力バッフ
ァ回路１７０２は、ゲート長寸法が長くなると次段装置
の駆動能力が低下するので、ｎチャネルＭＩＳＦＥＴＱ
ｎのしきい値電圧を低く設定している。この低しきい値
電圧を有するｎチャネルＭＩＳＦＥＴＱｎは、ゲート長
寸法を１.４[μｍ]で形成し、しきい値電圧を０.５[Ｖ]
に設定している。つまり、低しきい値電圧を有するｎチ
ャネルＭＩＳＦＥＴＱｎは、ゲート長寸法を０.８[μ
ｍ]に換算しなおすと、しきい値電圧を０.３[Ｖ]に設定
していることになる。
【０３１１】一方、前記標準しきい値電圧を有するｐチ
ャネルＭＩＳＦＥＴＱｐ（領域IVに形成される）は、セ
ンスアンプ回路１３を除く周辺回路の大部分つまり低電
源電圧Ｖccで動作させる領域で使用されている。この標
準しきい値電圧を有するｐチャネルＭＩＳＦＥＴＱｐ
は、ゲート長寸法を０.８[μｍ]で形成した場合、しき
い値電圧を−０.５[Ｖ]に設定している。
【０３１２】前記低しきい値電圧を有するｐチャネルＭ
ＩＳＦＥＴＱｐ（領域Ｖに形成される）は前記センスア
ンプ回路１３で使用される。また、低しきい値電圧を有
するｐチャネルＭＩＳＦＥＴＱｐはＶＣＣ用リミッタ回
路１８０４、ＶＤＬ用リミッタ回路１８１０の夫々の基
準電圧発生回路の基準電位（前記低電源電圧Ｖcc約３.
３[Ｖ]を形成するための基準電位−１.０[Ｖ]）を形成
する一方のｐチャネルＭＩＳＦＥＴＱｐとして使用され
る。センスアンプ回路１３として使用される低しきい値
電圧を有するｐチャネルＭＩＳＦＥＴＱｐは、ゲート長
寸法を１.４[μｍ]で形成し、しきい値電圧を−０.５
[Ｖ]に設定している（しきい値電圧は絶対値で低い）。
つまり、低しきい値電圧を有するｐチャネルＭＩＳＦＥ
ＴＱｐは、ゲート長寸法を０.８[μｍ]に換算しなおす
と、しきい値電圧を−０.２[Ｖ]に設定していることに
なる。一方、基準電圧発生回路で使用される低しきい値
電圧を有するｐチャネルＭＩＳＦＥＴＱｐは、ゲート長
寸法を８[μｍ]で形成し、しきい値電圧を−０.６[Ｖ]
に設定している。つまり、低しきい値電圧を有するｐチ
ャネルＭＩＳＦＥＴＱｐは、ゲート長寸法を０.８[μ
ｍ]に換算しなおすと、しきい値電圧を−０.２[Ｖ]に設
定していることになる。
【０３１３】前記高しきい値電圧を有するｐチャネルＭ
ＩＳＦＥＴＱｐ（領域VIに形成される）は前記基準電圧
発生回路の基準電位を形成する他方のｐチャネルＭＩＳ
ＦＥＴＱｐとして使用される。この基準電圧発生回路で
使用される高しきい値電圧を有するｐチャネルＭＩＳＦ
ＥＴＱｐは、ゲート長寸法を８[μｍ]で形成し、しきい
値電圧を−１.６[Ｖ]に設定している（しきい値電圧は
絶対値で高い）。つまり、高しきい値電圧を有するｐチ
ャネルＭＩＳＦＥＴＱｐは、ゲート長寸法を０.８[μ
ｍ]に換算しなおすと、しきい値電圧を−１.２[Ｖ]に設
定していることになる。
【０３１４】次に、このＤＲＡＭ１の夫々のＭＩＳＦＥ
Ｔの形成方法について簡単に説明する。
【０３１５】まず、前述の実施の形態１のＤＲＡＭ１の
製造方法と同様に、ｐ−型半導体基板２０の主面部にｎ
−型ウエル領域２１、ｐ−型ウエル領域２２の夫々を形
成し、この後、素子間分離用絶縁膜２３、ｐ型チャネル
ストッパ領域２４、ｐ型チャネルストッパ領域２５Ａ、
ｐ型半導体領域２５Ｂの夫々を順次形成する。この形成
された状態を図６８に示す。前記ＤＲＡＭ１は高集積化
により、ｐチャネルＭＩＳＦＥＴＱｐ間の離隔寸法が縮
小され分離能力が低下するので、前記ｎ−型ウエル領域
２１の不純物濃度は若干高く設定される。具体的にはｎ
−型ウエル領域２１は例えば１×１０13〜３×１０13[a
toms／cm2]程度の不純物濃度に設定する。このｎ−型ウ
エル領域２１の不純物濃度は領域VIに形成されるｐチャ
ネルＭＩＳＦＥＴＱｐの高しきい値電圧（絶対値）を設
定することができる。一方、前記ＤＲＡＭ１は高集積化
により、標準しきい値電圧を有するｎチャネルＭＩＳＦ
ＥＴＱｎのゲート長寸法が縮小されるので、基板効果定
数が低下し、ｐ−型ウエル領域２２の不純物濃度は短チ
ャネル効果を抑制するために若干高く設定することがで
きる。具体的にはｐ−型ウエル領域２２は例えば７×１
０12〜９×１０12[atoms／cm2]程度の不純物濃度に設定
する。このｐ−型ウエル領域２２の不純物濃度は領域II
に形成されるｎチャネルＭＩＳＦＥＴＱｎの低しきい値
電圧を設定することができる。また、前記ｐ−型ウエル
領域２２の不純物濃度及びｐ型半導体領域２５Ｂからの
不純物のわき上がりにより、領域Iのメモリセル選択用
ＭＩＳＦＥＴＱｓの高しきい値電圧を設定することがで
きる。
【０３１６】次に、図６９に示すように、領域IIIにｐ
型不純物２２ｐを導入し、ｎチャネルＭＩＳＦＥＴＱｎ
の標準しきい値電圧を設定する。ｐ型不純物２２ｐは、
例えば１×１０12〜２×１０12[atoms／cm2]程度の不純
物濃度のＢを用い、１５〜２５[ＫｅＶ]程度のエネルギ
のイオン打込法で導入する。このｐ型不純物２２ｐの導
入の際には同図６９に示す不純物導入マスク（例えばフ
ォトレジスト膜）１１０を使用する。
【０３１７】次に、図７０に示すように、領域IVにｐ型
不純物２１ｐ1を導入し、ｐチャネルＭＩＳＦＥＴＱｐ
の標準しきい値電圧を設定する。ｐ型不純物２１ｐ
1は、例えば２.０×１０12〜２.２×１０12[atoms／c
m2]程度の不純物濃度のＢを用い、１５〜２５[ＫｅＶ]
程度のエネルギのイオン打込法で導入する。このｐ型不
純物２１ｐ1の導入の際には同図７０に示す不純物導入
マスク（例えばフォトレジスト膜）１１１を使用する。
【０３１８】次に、図７１に示すように、領域Ｖにｐ型
不純物２１ｐ2を導入し、ｐチャネルＭＩＳＦＥＴＱｐ
の低しきい値電圧を設定する。このｐ型不純物２１ｐ2
は、例えば２.４×１０12〜２.６×１０12[atoms／cm2]
程度の不純物濃度のＢを用い、１５〜２５[ＫｅＶ]程度
のエネルギのイオン打込法で導入する。このｐ型不純物
２１ｐ2の導入の際には同図７０に示す不純物導入マス
ク（例えばフォトレジスト膜）１１２を使用する。
【０３１９】なお、前述のしきい値電圧調整用不純物の
導入順序はこれに限らず、いずれを先に又は後に導入し
てもよい。
【０３２０】このように、（３５−２０）相補型ＭＩＳ
ＦＥＴを有するＤＲＡＭ１において、ｎチャネルＭＩＳ
ＦＥＴＱｎの低しきい値電圧を設定する不純物濃度でｐ
−型ウエル領域２２、ｐチャネルＭＩＳＦＥＴＱｐの高
しきい値電圧（絶対値）を設定する不純物濃度でｎ−型
ウエル領域２１の夫々をｐ−型半導体基板２０の異なる
領域の主面部に形成する工程と、前記ｐ−型ウエル領域
２２の主面部に、しきい値電圧調整用ｐ型不純物２２ｐ
を導入し、ｎチャネルＭＩＳＦＥＴＱｎの標準しきい値
電圧を設定すると共に、前記ｎ−型ウエル領域２１の主
面部に、しきい値電圧調整用不純物２１ｐ1（又は２１
ｐ2）を導入し、ｐチャネルＭＩＳＦＥＴの標準（又は
絶対値で低い）しきい値電圧を設定する工程とを備え
る。この構成により、前記ｎチャネルＭＩＳＦＥＴの低
しきい値電圧をｐ−型ウエル領域２２の不純物濃度で設
定すると共に、前記ｐチャネルＭＩＳＦＥＴＱｐの高し
きい値電圧をｎ−型ウエル領域２１の不純物濃度で設定
することができ、４種類のしきい値電圧の設定を２回の
しきい値電圧調整用ｐ型不純物２２ｐ、２１ｐ1（又は
２１ｐ2）の夫々の導入で行うことができるので、しき
い値電圧調整用不純物の導入工程数を低減することがで
きる。
【０３２１】また、（３６−２１）前記ｎ−型ウエル領
域２１、ｐ−型ウエル領域２２の夫々はｐ−型半導体基
板２０の主面部に夫々に対して自己整合で形成する。こ
の構成により、前記ｎ−型ウエル領域２１、ｐ−型ウエ
ル領域２２の夫々以外にｐ−型半導体基板２０の表面を
露出させる工程がいらないので、この工程に相当する
分、ＤＲＡＭ１の製造工程数を低減することができる。
【０３２２】また、（３７−２２）基準電圧を発生させ
るｐチャネルＭＩＳＦＥＴＱｐ及び標準しきい値電圧を
有するｐチャネルＭＩＳＦＥＴＱｐを備えたＤＲＡＭ１
において、前記基準電圧を発生させるｐチャネルＭＩＳ
ＦＥＴＱｐの高しきい値電圧（絶対値で高い）を設定す
る不純物濃度でｎ−型ウエル領域２１を形成する工程
と、このｎ−型ウエル領域２１の異なる領域に、しきい
値電圧調整用不純物２１ｐ1（又は２１ｐ2）を導入し、
ｐチャネルＭＩＳＦＥＴＱｐの標準しきい値電圧（又は
低しきい値電圧）を設定する工程と、このｎ−型ウエル
領域２１の異なる領域に、しきい値電圧調整用不純物２
１ｐ2（又は２１ｐ1）を導入し、ｐチャネルＭＩＳＦＥ
ＴＱｐの低しきい値電圧（又は標準しきい値電圧）を設
定する工程とを備える。この構成により、前記基準電圧
を発生させるｐチャネルＭＩＳＦＥＴＱｐの低しきい値
電圧をｎ−型ウエル領域２１の不純物濃度で設定するこ
とができ、３種類のしきい値電圧の設定を２回のしきい
値電圧調整用不純物２１ｐ1、２１ｐ2の夫々の導入で行
うことができるので、しきい値電圧調整用不純物の導入
工程数を低減することができる。
【０３２３】（実施の形形態７）本実施の形形態７は、
前述の実施の形態１のＤＲＡＭ１において、メモリセル
Ｍのスタックド構造の情報蓄積用容量素子Ｃの電荷蓄積
量を増加した、本発明の第７実施の形態である。
【０３２４】本発明の実施の形形態７であるＤＲＡＭ１
の要部を図７２（所定の製造工程におけるメモリセルア
レイの要部平面図）で示す。
【０３２５】図７２に示すように、本実施の形形態７の
ＤＲＡＭ１のメモリセルＭは、スタックド構造の情報蓄
積用容量素子Ｃの下層電極層３５に溝３５ｇを設けてい
る。つまり、スタックド構造の情報蓄積用容量素子Ｃ
は、前記下層電極層３５の溝３５ｇの内壁により高さ方
向に表面々積を増加することができるので、電荷蓄積量
を向上することができる。この溝３５ｇはワード線（Ｗ
Ｌ）２７の延在する方向に下層電極層３５を横切るよう
に構成されている。
【０３２６】次に、前記メモリセルＭのスタックド構造
の情報蓄積用容量素子Ｃの形成方法について、図７３乃
至図７６（各製造工程毎に示す要部断面図）を用いて簡
単に説明する。
【０３２７】まず、前述の実施の形態１のＤＲＡＭ１の
製造方法と同様に、メモリセルＭのメモリセル選択用Ｍ
ＩＳＦＥＴＱｓを形成した後、図７３に示すように、層
間絶縁膜３３を形成する。
【０３２８】次に、図７４に示すように、前記層間絶縁
膜３３上を含む基板全面に多結晶珪素膜３５Ｂを形成す
る。多結晶珪素膜３５Ｂは、前述のように厚い膜厚で形
成され、抵抗値を低減するｎ型不純物が導入されてい
る。ｎ型不純物の導入には、前記実施の形態１に記載さ
れた、多結晶珪素膜を分割して複数層堆積し、その堆積
毎に熱拡散法によりｎ型不純物を導入する方法を採用す
る。また、ｎ型不純物の導入には、前記実施の形態５に
記載された、ｎ型不純物が導入されていない多結晶珪素
膜、ｎ型不純物が導入されている多結晶珪素膜の夫々を
交互に積層し、この後に熱処理を施す方法を採用する。
【０３２９】次に、図７５に示すように、メモリセル選
択用ＭＩＳＦＥＴＱｓとスタックド構造の情報蓄積用容
量素子Ｃの下層電極層３５との接続部分において、多結
晶珪素膜３５Ｂ、層間絶縁膜３３の夫々を順次除去し、
溝３５ｇを形成する。溝３５ｇは例えば異方性エッチン
グで形成される。この溝３５ｇを形成することにより、
メモリセル選択用ＭＩＳＦＥＴＱｓの他方のｎ型半導体
領域２９の表面が露出される。
【０３３０】次に、前記溝３５ｇの内壁の表面及び露出
されたｎ型半導体領域２９の表面を含む多結晶珪素膜３
５Ｂの全表面上に多結晶珪素膜３５Ｃを形成する。この
多結晶珪素膜３５Ｃは前記溝３５ｇ内を埋込まない薄い
膜厚（段差形状を確保できる膜厚）で形成される。多結
晶珪素膜３５Ｃにはｎ型不純物が導入され、このｎ型不
純物はメモリセル選択用ＭＩＳＦＥＴＱｓの短チャネル
効果を低減するために多結晶珪素膜３５Ｂに比べて低不
純物濃度で導入される。
【０３３１】次に、図７６に示すように、前記多結晶珪
素膜３５Ｃ、３５Ｂの夫々を順次パターンニングし、下
層電極層３５を形成する。これ以後の製造方法は、前記
実施の形態１のＤＲＡＭ１の製造方法と実施の形態質的
に同様であるので、ここでの説明は省略する。
【０３３２】このように、ＤＲＡＭ１のメモリセルＭの
スタックド構造の情報蓄積用容量素子Ｃにおいて、下層
電極層３５に溝３５ｇを設けることにより、前記溝３５
ｇに相当する分、電荷蓄積量を向上することができる。
【０３３３】また、前記スタックド構造の情報蓄積用容
量素子Ｃの下層電極層３５は、図７７（所定の製造工程
におけるメモリセルの要部平面図）に示すように、相補
性データ線（ＤＬ）５０の延在方向に横切る溝３５ｇを
設けてもよい。本実施の形形態７のＤＲＡＭ１は、フォ
ールデッドビットライン方式を採用しているので、下層
電極層３５のワード線２７の延在方向の配置間隔が小さ
く、下層電極層３５が相補性データ線５０の延在方向に
長い長方形状で形成されている。したがって、前記溝３
５ｇによる下層電極層３５の表面々積の増加が前述のも
のに比べて大きくなる。
【０３３４】この図７７に示すスタックド構造の情報蓄
積用容量素子Ｃの形成方法については、図７８乃至図８
０（各製造工程毎に示す要部断面図）を用いて簡単に説
明する。
【０３３５】まず、図７８に示すように、層間絶縁膜３
３上を含む基板全面に多結晶珪素膜３５Ｂを形成する。
【０３３６】次に、図７９に示すように、前記多結晶珪
素膜３５Ｂに溝３５ｇを形成する。
【０３３７】次に、前記多結晶珪素膜３５Ｂ上に多結晶
珪素膜３５Ｃを形成し、この多結晶珪素膜３５Ｃ、３５
Ｂの夫々にパターンニングを施すことにより、図８０に
示すように、下層電極層３５を形成することができる。
【０３３８】また、前記図７２乃至図７６図において説
明したスタックド構造の情報蓄積用容量素子Ｃの下層電
極層３５は、図８１乃至図８４（各製造工程毎に示す要
部断面図）に示すように、より電荷蓄積量を向上するこ
とができる。
【０３３９】まず、図８１に示すように、多結晶珪素膜
３５Ｂを形成した後、図８２に示すように、溝３５ｇを
形成する。
【０３４０】次に、図８３に示すように、多結晶珪素膜
３５Ｂを予じめ下層電極層３５の形状にパターンニング
すると共に溝３５ｇを形成する。
【０３４１】次に、前記溝３５ｇの内壁の表面上、多結
晶珪素膜３５Ｂの表面上及びｎ型半導体領域２９の露出
された表面上を含む基板全面に多結晶珪素膜３５Ｃを形
成する。
【０３４２】次に、前記多結晶珪素膜３５Ｃを異方性エ
ッチングでパターンニングすることにより、下層電極層
３５を形成する。下層電極層３５は、前記溝３５ｇによ
り前述と同様に電荷蓄積量を向上することができると共
に、下層電極層３５の多結晶珪素膜３５Ｂの外周の側壁
に多結晶珪素膜３５Ｃを残存させることができるので、
この残存した多結晶珪素膜３５Ｃの膜厚に相当する分、
さらに電荷蓄積量を向上することができる。
【０３４３】また、同様に前記図７７乃至図８０におい
て説明したスタックド構造の情報蓄積用容量素子Ｃの下
層電極層３５は、図８５乃至図８８（各製造工程毎に示
す要部断面図）に示すように、より電荷蓄積量を向上す
ることができる。
【０３４４】まず、図８５に示すように、多結晶珪素膜
３５Ｂを形成した後、図８６に示すように、溝３５ｇを
形成する。
【０３４５】次に、図８７に示すように、多結晶珪素膜
３５Ｂを予じめ下層電極層３５の形状にパターンニング
する。
【０３４６】次に、前記溝３５ｇの内壁の表面上、多結
晶珪素膜３５Ｂの表面上及びｎ型半導体領域２９の露出
された表面上を含む基板全面に多結晶珪素膜３５Ｃを形
成する。
【０３４７】次に、前記多結晶珪素膜３５Ｃを異方性エ
ッチングでパターンニングすることにより、下層電極層
３５を形成する。下層電極層３５は、多結晶珪素膜３５
Ｂの外周の側壁に多結晶珪素膜３５Ｃを残存させること
ができるので、この残存した多結晶珪素膜３５Ｃの膜厚
に相当する分、さらに電荷蓄積量を向上することができ
る。
【０３４８】（実施の形態８）本実施の形態８は、前述
の実施の形態１のＤＲＡＭ１の製造方法において、マス
ク合せ（アライメント）ずれ量を低減し、集積度を向上
した、本発明の第８実施の形態である。
【０３４９】本発明の実施の形態８であるＤＲＡＭ１の
製造プロセスにおいて、アライメント関係を図８９（ア
ライメントツリー図）で示す。
【０３５０】前記実施の形態１のＤＲＡＭ１は、製造工
程において、下層のパターンに対して上層のパターンを
アライメント（位置の合せを行っている）。図８９
（Ａ）に、Ｘ方向（例えばワード線の延在方向）のアラ
イメントの関係を示す。本実施の形態８のＤＲＡＭ１
は、アライメントの基準をｎ−型ウエル領域２１で行っ
ている。素子間分離用絶縁膜２３はｎ−型ウエル領域２
１に対してＸ方向のアライメントを行っている。ゲート
電極（ワード線）２７は素子間分離用絶縁膜２３に対し
てＸ方向のアライメントを行っている。このゲート電極
２７はその上層のアライメントの基準となる。スタック
ド構造の情報蓄積用容量素子Ｃの下層電極層３５、上層
電極層３７、接続孔４０Ａの夫々は前記ゲート電極２７
に対してＸ方向のアライメントを行っている。
【０３５１】これに対して、図８９（Ｂ）に、Ｙ方向
（例えば相補性データ線の延在方向）のアライメントの
関係を示す。本実施の形態８のＤＲＡＭ１はＸ方向及び
Ｙ方向の２方向でアライメントを行っている。同様に、
ｎ−型ウエル領域２１はアライメントの基準とされ、素
子間分離用絶縁膜２３はｎ−型ウエル領域２１に対して
Ｙ方向のアライメントを行っている。ゲート電極２７は
素子間分離用絶縁膜２３に対してＹ方向のアライメント
を行っている。下層電極層３５は、Ｘ方向のアライメン
トと異なり、素子間分離用絶縁膜２３に対してＹ方向の
アライメントを行っている。上層電極層３７、接続孔４
０Ａの夫々は前記ゲート電極２７に対してＹ方向のアラ
イメントを行っている。
【０３５２】前記素子間分離用絶縁膜２３に対してスタ
ックド構造の情報蓄積用容量素子Ｃの下層電極層３５が
大きくアライメントずれを生じた場合、メモリセル選択
用ＭＩＳＦＥＴＱｓの他方のｎ型半導体領域２９と下層
電極層３５とを接続する接続孔３４に目開きを生じる
（図１参照）。この目開きは、下層電極層３５の加工の
際に接続孔３４内から露出するｎ型半導体領域２９の表
面がエッチングされてしまう。したがって、素子間分離
用絶縁膜２３に対して下層電極層３５のアライメントず
れ量は最小限に押える必要がある。
【０３５３】前記下層電極層３５をその下層であるゲー
ト電極２７に対して単純にＸ方向、Ｙ方向の夫々のアラ
イメントを行った場合、素子間分離用絶縁膜２３とゲー
ト電極２７との間、ゲート電極２７と下層電極層３５と
の間の夫々のアライメントずれ量σが生じるので、素子
間分離用絶縁膜２３に対する下層電極層３５のアライメ
ントずれ量は１.４σとなる。
【０３５４】そこで、本実施の形態８において、下層電
極層３５は、図８９（Ａ）に示すように１層下のパター
ンであるゲート電極２７に対してＸ方向（又はＹ方向）
をアライメントし、図８９（Ｂ）に示すように２層下の
パターンである素子間分離用絶縁膜２３に対してＹ方向
（又はＸ方向）のアライメントを行っている。つまり、
スタックド構造の情報蓄積用容量素子Ｃの下層電極層３
５は、素子間分離用絶縁膜２３に対して又ゲート電極２
７に対してアライメントずれ量σしか生じない。この下
層電極層３５は、上層のアライメントの基準とならない
層であるので、前述のように異なる層にまたがってアラ
イメントすることができる。
【０３５５】このように、（４６−２８）素子間分離用
絶縁膜２３、ゲート電極２７、下層電極層３５の夫々異
なる３層のパターンをＸ方向及びＹ方向にアライメント
するアライメント方法において、前記ゲート電極（第２
層目パターン）２７をその下層の素子間分離用絶縁膜
（第１層目パターン）２３に対してＸ方向及びＹ方向に
アライメントし、このゲート電極２７上に形成される下
層電極層（第３層目パターン）３５をその下層のゲート
電極２７に対してＸ方向（又はＹ方向）にアライメント
すると共にさらに下層の素子間分離用絶縁膜２３に対し
てＹ方向（又はＸ方向）にアライメントする。この構成
により、前記素子間分離用絶縁膜２３とゲート電極２７
との間のアライメントずれ量、前記素子間分離用絶縁膜
２３と下層電極層３５との間のアライメントずれ量の夫
々を実質的に同一にすることができるので、素子間分離
用絶縁膜２３と下層電極層３５との間のアライメントず
れ量を低減することができる。この結果、製造工程にお
けるマスク合せ余裕寸法に相当する分、ＤＲＡＭ１の集
積度を向上することができる。また、前述のように、メ
モリセル選択用ＭＩＳＦＥＴＱｓの他方のｎ型半導体領
域２９と下層電極層３５とを接続する接続孔３４内に目
開きがなくなる。
【０３５６】（実施の形態９）本実施の形態９は、前述
の実施の形態１のＤＲＡＭ１において、前記実施の形態
８に記載されたアライメント方法を実施する際のターゲ
ットマークの好適な形成方法を説明する、本発明の第９
実施の形態である。
【０３５７】本実施の形態９であるＤＲＡＭ１のターゲ
ットマーク部分の構造を図９０（要部断面図）に示す。
【０３５８】図９０に示すように、ターゲットマークＴ
Ｍは、ＤＲＡＭ１の層間絶縁膜５３に形成される接続孔
５３Ｄ及び層間絶縁膜５３上に形成される配線５５で構
成される。ターゲットマークＴＭは、半導体ウエーハ状
態において、各ＤＲＡＭ１の形成領域間のスクライブエ
リア、ＤＲＡＭ１の形成領域の内部、又はダミーＤＲＡ
Ｍ１（ＤＲＡＭとして使用せず、アライメントのターゲ
ットマークとして使用する）の形成領域に配置される。
【０３５９】前記ターゲットマークＴＭは、層間絶縁膜
５１上に配線（遷移金属膜）５２が形成されていない領
域において、接続孔５３Ｄを形成することにより形成す
ることができる。この接続孔５３Ｄの内部には、下層に
配線５２が存在しないので、選択ＣＶＤ法で埋込用の遷
移金属膜５４が堆積されず、配線５５はステップカバレ
ッジの悪いアルミニウム合金膜５５Ｂを使用しているの
で、接続孔５３Ｄの段差形状で配線５５の表面に段差形
状が形成される。この段差形状が前記ターゲットマーク
ＴＭとして使用される。
【０３６０】このように、前記ゲットマークＴＭは、Ｄ
ＲＡＭ１の製造工程の接続孔５３Ｄを形成する工程、配
線５５を形成する工程の夫々を兼用して形成することが
できるので、製造工程数を低減することができる。
【０３６１】（実施の形態１０）本実施の形態１０は、
前述の実施の形態１のＤＲＡＭ１の製造方法において、
フォトリソグラフィ技術の露光時の焦点深度及び解像度
を向上した、本発明の第１０実施の形態である。
【０３６２】本発明の実施の形態１０であるＤＲＡＭ１
の製造プロセスで使用されるフォトリソグラフィ技術の
各工程を図９１（概念図）、図９２（工程フロー図）の
夫々で示す。
【０３６３】本実施の形態１０のフォトリソグラフィ技
術は、ＦＬＥＸ（Ｆocus Ｌatitudeenhancement Ｅxpos
ure）法及びＣＥＬ（Ｃontrast Ｅnhancement Ｌithogr
aphy）法を使用し、フォトレジスト膜の露光時の焦点深
度及び解像度を向上している。このフォトリソグラフィ
技術の露光処理の手順は次のとおりである。
【０３６４】図９１及び図９２に示すように、まず、半
導体ウエーハ１００にフォトレジスト膜１２０を塗布す
る（１）。
【０３６５】次に、前記半導体ウエーハ１００に塗布さ
れたフォトレジスト膜１２０の表面にホトクロミックな
ＣＥＬ材１２１Ａを滴下し、ホトクロミックなＣＥＬ膜
１２１を塗布する（２）。ホトクロミックなＣＥＬ膜１
２１としては例えば図９３（構造式）に示すようにニト
ロンを使用する。このホトクロミックなＣＥＬ膜１２１
は、図９４（露光に対する透過率を示す図）に示すよう
に、一定量以上の光照射を行う（照射開始ｔ1）と透明
化（ブリーチング）する性質を有している。また、ホト
クロミックなＣＥＬ膜１２１は光照射を停止する（照射
終了ｔ2）と次第に不透明化する性質を有している。し
かもこれらの性質は反復する性質を有している。
【０３６６】次に、投影露光装置において、投影光学系
１２４及び前記ホトクロミックなＣＥＬ膜１２１を介在
させ、レチクル１２５のパターンを前記半導体ウエーハ
１００の表面に塗布されたフォトレジスト膜１２０に転
写する（３）。この露光は、ＦＬＥＸ法を使用し、焦点
深度を変えながらパターンを重畳して露光する。
【０３６７】図９５にホトクロミックなＣＥＬ膜１２１
の有無によるライン・アンド・スペースパターンへのＦ
ＬＥＸ法の適用時の焦点深度の差を示す。図９５（Ａ）
は、ライン・アンド・スペースパターンの半導体ウエー
ハ１００の表面（フォトレジスト膜１２０中）での露光
時の光強度プロファイルを示す。同図９５（Ａ）に示す
ように、レチクル１２５のクロムパターン１２５Ａが存
在しない位置に対応する部分に光が照射され、焦点位置
（０[μｍ]）の光強度が最大で、焦点位置から上下にず
れるにしたがって光強度が低下していく。
【０３６８】図９５（Ｂ）は、ＦＬＥＸ法を適用し、半
導体ウエーハ１００の表面を段階的に上下させ焦点深度
を高めた場合において、光強度プロファイルとホトクロ
ミックなＣＥＬ膜１２１の特性との関係を示す。同図９
５（Ｂ）において、半導体ウエーハ１００の表面を０.
５[μｍ]上昇させると、（ａ）光強度はフォトレジスト
膜１２０の深い位置が高くなる。この光強度がホトクロ
ミックなＣＥＬ膜１２１を透明化する一定量に達する
と、（ｂ）フォトレジスト膜１２０には前記一定量を越
えた量の光照射が行われる。前記光強度が一定量以下の
場合つまりフォトレジスト膜１２０の浅い位置は光照射
がホトクロミックなＣＥＬ膜１２１により遮断される。
次に、同図９５（Ｂ）において、半導体ウエーハ１００
の表面を０.５[μｍ]下降させると、（ｃ）光強度はフ
ォトレジスト膜１２０の浅い位置が高くなる。この光強
度がホトクロミックなＣＥＬ膜１２１を透明化する一定
量に達すると、（ｄ）フォトレジスト膜１２０には前記
一定量を越えた量の光照射が行われる。前記光強度が一
定量以下の場合つまりフォトレジスト膜１２０の深い位
置は光照射がホトクロミックなＣＥＬ膜１２１により遮
断される。
【０３６９】図９５（Ｃ）は、前記図９５（Ｂ）に示す
ＦＬＥＸ法を適用した２回の光照射の合計の光強度プロ
ファイルを示し、（ａ＋ｂ）はホトクロミックなＣＥＬ
膜１２１が無い場合、（ａ×ｂ＋ｃ×ｄ）はホトクロミ
ックなＣＥＬ膜１２１が有る場合である。前者のホトク
ロミックなＣＥＬ膜１２１が無い場合、ライン・アンド
・スペースパターンでは、ＦＬＥＸ法を適用すると、光
強度プロファイルが非露光部においてフォトレジスト膜
１２０の溶解レベルを越え、焦点深度を向上させる手段
として好ましくない。これに対して、後者のホトクロミ
ックなＣＥＬ膜１２１が有る場合、ホトクロミックなＣ
ＥＬ膜１２１のブリーチング効果とＦＬＥＸ法による焦
点位置の変更により、解像度の向上と焦点深度の向上と
を図ることができる。
【０３７０】前記図９１及び図９２に示す露光工程の
後、洗浄液１２２によりホトクロミックなＣＥＬ膜１２
１を除去し（４）、前記フォトレジスト膜１２０を現像
液１２３で現像する（５）。
【０３７１】また、同図９１に示すように、ホトクロミ
ックなＣＥＬ膜１２１を塗布する工程に変えて、ホトク
ロミックなＣＥＬフィルム１２１Ｂを使用してもよい。
このホトクロミックなＣＥＬフィルム１２１Ａは半導体
ウエーハ１００の表面に塗布されたフォトレジスト膜１
２０の表面に押し付けて使用する。
【０３７２】このように、フォトリソグラフィ技術にお
いて、ＦＬＥＸ法及びＣＥＬ法を使用することにより、
パターンの高解像度及び高焦点深度を得ることができ
る。
【０３７３】（実施の形態１１）本実施の形態１１は、
前述の実施の形態１のＤＲＡＭ１の製造プロセスにおい
て、各層のアライメントの精度を向上した、本発明の第
１１実施の形態である。
【０３７４】本発明の実施の形態１１であるＤＲＡＭ１
のダイシング工程前の半導体ウエーハ１００の構成を図
９６（概略平面図）に示す。
【０３７５】図９６に示すように、半導体ウエーハ１０
０はダイシング工程前（ペレット状に形成される前）に
おいて行列状に複数個のＤＲＡＭ１を配列している。各
ＤＲＡＭ１間には図示しないスクライブエリアが設けら
れている。図９７（図９６のＡ部分の拡大平面図）及び
図９８（図９７のＢ部分の拡大平面図）に示すように、
半導体ウエーハ１００の互いに隣接するＤＲＡＭ（α〜
ε）１間のスクライブエリアには隣接するＤＲＡＭ１間
で互いに共用するターゲットマークＴＭが配置されてい
る。このターゲットマークＴＭは例えば縮小投影露光装
置においてアライメントの際の位置決めの基準となる。
同図９７及び図９８に示すように、隣接するＤＲＡＭ１
間例えばβ−γ間に互いに共用するターゲットマークＴ
ＭはアライメントビームＡＢの一度のＸ方向の走査で検
出できるように配置されている。同図９７及び図９８に
は、アライメントビームＡＢの走査により、ターゲット
マークＴＭを検出した際のアライメント信号Ｓの波形を
併せて記載している。このアライメント信号に基づき、
前記図９７に示すＤＲＡＭ（β）１のＸ方向の中心位置
Ｘβ、Ｙ方向の中心位置Ｙβ及び回転量Ｗβは次式によ
り算出することができる。
【０３７６】
【数２】
【０３７７】本実施の形態１１のアライメントは、半導
体ウエーハ１００の表面に配列された第１層目のＤＲＡ
Ｍ１のパターン（ペレットパターン）に対して第２層目
のＤＲＡＭ１のパターン（ペレットパターン）を配置す
る場合、第１層目のＤＲＡＭ１のパターンのターゲット
マークＴＭの位置をアライメントビームＡＢで検出しそ
の位置を算出し、隣接する第２層目のＤＲＡＭ１のパタ
ーン間の位置ずれが小さくなるように矯正しながら第２
層目のＤＲＡＭ１のパターンを配置する方法で行ってい
る。つまり、第１層目のＤＲＡＭ１のパターンに対して
第２層目のＤＲＡＭ１のパターンを連想的にアライメン
トする、連想アライメント方式を採用している。この連
想アライメント方式はペレットアライメント方式に比べ
てＤＲＡＭ１のパターン間相互の配列の規則性を確保す
ることができる。ペレットアライメント方式は半導体ウ
エーハ１００の表面上の各ＤＲＡＭ１のパターン毎にア
ライメント及び露光を繰り返す方式である。
【０３７８】また、前記連想アライメント方式は、ター
ゲットマークＴＭを大きく誤検出した場合でも、直接大
きなアライメントエラーとはならず、高いアライメント
精度を得ることができる。
【０３７９】また、連想アライメント方式は、第１層目
のＤＲＡＭ１のパターンの配列に大きな歪を持つ場合で
も、多点ウエーハアライメント方式に比べて高いアライ
メント精度を得ることができる。多点ウエーハアライメ
ント方式は、半導体ウエーハ１００の表面上の複数個の
ターゲットマークＴＭをサンプリングしアライメント
し、その結果からＤＲＡＭ１の配列を統計的計算から推
測し、その後に露光のみを行う方式である。
【０３８０】また、前記連想アライメント方式は、第１
層目のＤＲＡＭ１のパターンの４辺に配置されたターゲ
ットマークＴＭの検出に基づき、第２層目のＤＲＡＭ１
のパターンの回転量を算出し補正することができるの
で、ＤＲＡＭ１の２点例えば上下又は左右に配置された
ターゲットマークＴＭを検出し回転量を補正する場合に
比べて、高い回転量の補正精度を得ることができる。こ
の回転量の補正の場合においても、連想アライメント方
式は、１つのターゲットマークＴＭを誤検出した場合で
も、直接大きな回転量の補正エラーとならないので、高
いアライメント精度を得ることができる。
【０３８１】また、前述のペレットアライメント方式と
多点ウエーハアライメント方式とを混用した場合、一般
にアライメント精度は低下するが、前記連想アライメン
ト方式はいずれの方式と混用した場合でも高いアライメ
ント精度を得ることができる。
【０３８２】また、前記連想アライメント方式は、１度
のアライメントビームＡＢの走査で隣接する２個のＤＲ
ＡＭ１のパターンのターゲットマークＴＭを検出するこ
とができるので、前記ペレットアライメント方式と実質
的に同等のスループットを得ることができる。
【０３８３】図９９には、第１層目のＤＲＡＭ１のパタ
ーンの配列に歪や回転がある場合において、連想アライ
メント方式、ペレットアライメント方式、多点ウエーハ
アライメント方式の夫々のアライメント精度の比較を示
す。図９９（Ａ）には、（ａ）第１層目のＤＲＡＭ１の
パターン（１）の理想的な配列、（ｂ）第１層目のＤＲ
ＡＭ１のパターン（１）に配列歪及び回転がある場合の
配列の夫々を示す。後者の第１層目のＤＲＡＭ１のパタ
ーン（１）は、夫々のα〜γのＸ座標は一致せず、α−
β間、β−γ間の夫々のＹ座標方向のピッチが異なり、
かつα、γの夫々は回転エラーを有している。この配列
歪や回転は繰り返して施される熱処理等により半導体ウ
エーハ１００に生じる反りに起因する。
【０３８４】図９９（Ｂ）は、第１層目のＤＲＡＭ１の
パターン（１）の配列に前記配列歪及び回転がある場合
において、第２層目のＤＲＡＭ１のパターン（２）をア
ライメントしたときの各アライメント方式の比較を示し
ている。いずれの場合も、第２層目のＤＲＡＭ１のγの
パターン（２）は第１層目のＤＲＡＭ１のγのパターン
（１）に対してターゲットマークＴＭを大きく誤検出し
た場合を示している。また、回転量の補正は、連想アラ
イメント方式は４個のターゲットマークＴＭの検出に基
づき算出し、他の２つのアライメント方式は２個のター
ゲットマークＴＭの検出に基づき算出している。図９９
（Ｂ）に示すように、回転量の補正が無い場合、回転量
の補正がある場合の夫々において、連想アライメント方
式は他のペレットアライメント方式、多点ウエーハアラ
イメント方式の夫々に比べて高いアライメント精度を得
ることができる。
【０３８５】このように、連想アライメント方式を採用
することにより高いアライメント精度を得ることができ
る。
【０３８６】（実施の形態１２）本実施の形態１２は、
前述の実施の形態１のＤＲＡＭ１において、層間絶縁膜
の接続孔内に選択ＣＶＤ法で埋込まれる遷移金属膜と前
記層間絶縁膜上に延在する配線との接続部分での信頼性
を向上した、本発明の第１２実施の形態である。
【０３８７】本発明の実施の形態１２であるＤＲＡＭ１
の構成を図１００（要部断面図）で示す。
【０３８８】本実施の形態１２のＤＲＡＭ１は、図１０
０に示すように、層間絶縁膜５１に形成された接続孔５
１Ｄ、５１Ｓの夫々に遷移金属膜５４が埋込まれ、この
遷移金属膜５４に層間絶縁膜５１上を延在する配線５２
が接続されている。
【０３８９】メモリセルアレイ１１Ｅの領域は、メモリ
セル選択用ＭＩＳＦＥＴＱｓ及びスタックド構造の情報
蓄積用容量素子Ｃで構成されるメモリセルＭが配置され
ているので、周辺回路の領域に比べて段差形状が大きく
なる。このため、前記層間絶縁膜５１はメモリセルアレ
イ１１Ｅの領域の膜厚が周辺回路の領域に比べて薄くな
る。図１００及び図１０１（所定の製造工程における要
部断面図）に示すように、層間絶縁膜５１のメモリセル
アレイ１１Ｅの領域に形成される接続孔５１Ｓの深さは
浅く形成され、周辺回路の領域に形成される接続孔５１
Ｄは深く形成される。
【０３９０】前記遷移金属膜５４は前記実施の形態１と
同様に例えば選択ＣＶＤ法で堆積したＷ膜を使用する。
配線５２は本実施の形態１２においてはアルミニウム合
金膜を使用する。また、配線５２は例えばスパッタ法で
堆積したＷ膜等の遷移金属膜又はそれを主体する複合膜
で形成してもよい。
【０３９１】前記遷移金属膜５４は、同図１００及び図
１０１に示すように、メモリセルアレイ１１Ｅの領域の
浅い深さを有する接続孔５１Ｓが埋込まれる程度の膜厚
で形成する。つまり、遷移金属膜５４は、浅い深さの接
続孔５１Ｓを基準とし、この接続孔５１Ｓから突出しな
いように構成されている。前記遷移金属膜５４が接続孔
５１Ｓから大きく突出した場合には、この部分の上層の
配線５２の表面が突出し、結果的に配線５２を加工する
フォトレジスト膜の膜厚のばらつきや露光時の回折現象
によりエッチングマスクのサイズが設定値から変化し、
配線５２の加工精度が低下する。また、前記接続孔５１
Ｓから大きく突出する遷移金属膜５４はその表面を上層
の配線５２で覆うことができないので、配線５２の加工
を行うエッチング工程で遷移金属膜５４が必要以上にエ
ッチングされる。周辺回路の領域の深い深さを有する接
続孔５１Ｄ内に埋込まれる遷移金属膜５４は、図１００
に示すように、接続孔５１Ｄの部分でのアスペクト比が
１を越えない程度の膜厚で埋込まれている。アスペクト
比が１を越えた場合は上層の配線５２のステップカバレ
ッジが低下し、配線５２は接続孔５１Ｄ部分において断
線を多発する。
【０３９２】このように、（４８−２９）段差形状を有
する下地表面上に層間絶縁膜５１を形成し、この層間絶
縁膜５１の前記下地表面の段差形状の高い領域（メモリ
セルアレイ１１Ｅの領域）に浅い接続孔５１Ｓ、段差形
状の低い領域（周辺回路の領域）に深い接続孔５１Ｄの
夫々を形成し、前記接続孔５１Ｓ、接続孔５１Ｄの夫々
に埋込まれた遷移金属膜５４に接続するように前記層間
絶縁膜５１上に配線５２を延在させるＤＲＡＭ１におい
て、前記浅い接続孔５１Ｓ、深い接続孔５１Ｄの夫々に
埋込まれる遷移金属膜５４を選択ＣＶＤ法で堆積し、か
つこの遷移金属膜５４を前記浅い接続孔５１Ｓの深さと
同程度の膜厚で堆積する。この構成により、前記浅い接
続孔５１Ｓ、深い接続孔５１Ｄの夫々に埋込まれる遷移
金属膜５４を浅い接続孔５１Ｓの深さと同程度の膜厚で
形成し、浅い接続孔５１Ｓ、深い接続孔５１Ｄの夫々か
ら前記遷移金属膜５４が突出することがないので、前記
配線５２の加工精度の向上や配線の信頼性を向上するこ
とができる。
【０３９３】（実施の形態１３）本実施の形態１３は、
前述の実施の形態１のＤＲＡＭ１において、遷移金属膜
を主体とする配線５２の信頼性を向上した、本発明の第
１３実施の形態である。
【０３９４】本発明の実施の形態１３であるＤＲＡＭ１
の構成を図１０２（要部断面図）で示す。
【０３９５】図１０２に示すように、本実施の形態１３
のＤＲＡＭ１は、層間絶縁膜５１上に配線５２を延在さ
せている。配線５２は遷移金属膜５２Ａ上に実質的に同
一金属材料である遷移金属膜５２Ｂを積層した複合膜で
形成されている。
【０３９６】配線５２の下層の遷移金属膜５２Ａは、ス
パッタ法で堆積した例えばＷ膜で形成され、例えば８０
〜１２０［ｎｍ］程度の膜厚で形成されている。この下
層の遷移金属膜５２Ａは下地の層間絶縁膜（酸化珪素系
絶縁膜）５１との接着性が高い。また、下層の遷移金属
膜５２Ａは、膜厚を厚くしすぎると、接続孔５１Ｃで形
成される段差形状の上部において、オーバーハング形状
になり、巣の発生、上層の遷移金属膜５２Ａのステップ
カバレッジの低下等の原因となるので、前述の薄い膜厚
で形成される。また、下層の遷移金属膜５２Ａは、図１
０３にスパッタ時のターゲット電圧と膜応力との関係を
示すように、層間絶縁膜５１の表面からの剥離の原因と
なるので、膜応力が発生しない（応力０又はその近傍の
許容範囲内）ターゲット電圧を使用し堆積する。また、
下層の遷移金属膜５２Ａは、上層の遷移金属膜５２Ｂの
エッチング速度と実質的に等し性質を有している。ま
た、下層の遷移金属膜５２Ａは、ＴｉＮ膜等に比べて耐
腐食性が高く、しかもＳｉとの仕事関数差が小さいので
接触抵抗値を小さくすることができる。
【０３９７】前記配線５２の上層の遷移金属膜５２Ｂ
は、ＣＶＤ法で堆積されたＷ膜で形成され、例えば２５
０〜３５０［ｎｍ］程度の膜厚で形成されている。この
上層の遷移金属膜５２Ａは、配線５２の実質的な抵抗値
を低減し、配線５２の主体として構成されている。上層
の遷移金属膜５２Ｂは、ＣＶＤ法で堆積しているので、
下地の段差部分でのステップカバレッジが高く、断線不
良を低減することができるので、配線としての信頼性を
向上することができる。この上層の遷移金属膜５２Ｂ
は、同一金属膜材料で形成されているので、その下地の
下層の遷移金属膜５２Ａとの接着性が高い。
【０３９８】このように、（５１−３０）下地層間絶縁
膜５１上にＣＶＤ法で堆積した遷移金属膜５２Ｂで配線
５２を形成するＤＲＡＭ１において、前記下地層間絶縁
膜５１と前記配線５２の遷移金属膜５２Ｂとの間にスパ
ッタ法で堆積した前記遷移金属膜５２Ｂと実質的に同種
の遷移金属膜５２Ａを設ける。この構成により、前記ス
パッタ法で堆積した下層の遷移金属膜５２Ａは前記下地
層間絶縁膜５１、配線５２の上層の遷移金属膜５２Ｂの
夫々との接着性が高いので、前記下地層間絶縁膜５１と
配線５２との接着性を向上することができると共に、前
記スパッタ法で堆積した下層の遷移金属膜５２Ａはその
上層の遷移金属膜５２Ｂと実質的に同種の遷移金属膜で
形成されているので、配線５２の加工された側壁に凹凸
が形成されることを防止し、配線５２の加工精度を向上
することができる。
【０３９９】また、同図１０２に示すように、前記配線
５２の下層の遷移金属膜５２Ａが直接ｎ＋型半導体領域
３２やｐ＋型半導体領域３９に接続する場合は、前記下
層の遷移金属膜５２Ａの堆積後の熱処理をＷとＳｉとが
合金化反応しない温度以下で行う。具体的には熱処理は
約６００［℃］以下で行う。このように、前記配線５２
の下層の遷移金属膜５２Ａの熱処理温度を制限すること
により、前述のＷとＳｉとの合金化反応による接続部の
抵抗値の増大を抑制し、又アロイスパイク現象を防止す
ることができる。
【０４００】（実施の形態１４）本実施の形態１４は、
前述の実施の形態１のＤＲＡＭ１において、メモリセル
Ｍ、各素子の夫々と配線との接続部での信頼性を向上し
た、本発明の第１４実施の形態である。
【０４０１】本発明の実施の形態１４であるＤＲＡＭ１
の構成を図１０４（要部断面図）で示す。
【０４０２】本実施の形態１４のＤＲＡＭ１は、図１０
４に示すように、メモリセルアレイ１１Ｅにおいて、メ
モリセルＭのメモリセル選択用ＭＩＳＦＥＴＱｓの一方
のｎ型半導体領域２９と相補性データ線（ＤＬ）５０と
の間に中間導電膜１３０を介在させている。この中間導
電膜１３０は、層間絶縁膜１３１に形成された接続孔１
３１Ａ及び接続孔３４Ａを通して一部がｎ型半導体領域
２９に接続され、他部がサイドウォールスペーサ３１上
及び層間絶縁膜１３１上に引き伸ばされている。前記接
続孔３４Ａは、前記層間絶縁膜１３１に形成された接続
孔１３１Ａ内において、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓのゲート電極２７の側壁に形成されたサイドウォー
ルスペーサ３１で形成されかつそれで開口サイズを規定
している。この接続孔３４Ａはゲート電極２７に対して
自己整合で形成されるので、結果的に中間導電膜１３０
とｎ型半導体領域２９との接続は前記ゲート電極２７に
対して自己整合で行われる。つまり、メモリセル選択用
ＭＩＳＦＥＴＱｓのｎ型半導体領域２９と相補性データ
線５０とは、中間導電膜１３０を介在させ、メモリセル
選択用ＭＩＳＦＥＴＱｓのゲート電極２７に対して自己
整合で接続されている。
【０４０３】前記中間導電膜１３０は、メモリセル選択
用ＭＩＳＦＥＴＱｓのゲート電極２７（ワード線２７も
含む）よりも上層で形成され、かつスタックド構造の情
報蓄積用容量素子Ｃの下層電極層３５よりも下層に形成
される。つまり、スタックド構造の情報蓄積用容量素子
Ｃの下層電極層３５は電荷蓄積量を増加するために厚い
膜厚で形成されるので、中間導電膜１３０は、加工精度
を向上するために、前記下層電極層３５と別層でかつ下
層に形成されている。中間導電膜１３０は、例えばＣＶ
Ｄ法で堆積させた多結晶珪素膜で形成され、８０〜１２
０［ｎｍ］程度の薄い膜厚で形成されている。この多結
晶珪素膜には抵抗値を低減するｎ型不純物が導入されて
いる。
【０４０４】前記中間導電膜１３０は、メモリセルＭと
相補性データ線５０との接続部分の特に急峻な段差形状
を緩和することができるので、相補性データ線５０の断
線不良を低減することができる。
【０４０５】前記中間導電膜１３０は同一製造工程で周
辺回路の素子にも形成されている。これに限定されない
が、本実施の形態１４においては、ｎチャネルＭＩＳＦ
ＥＴＱｎ特にレイアウトルールが厳しい領域においてｎ
＋型半導体領域３２と配線５２との間に設けられてい
る。通常、周辺回路はメモリセルアレイ１１Ｅに比べて
レイアウトルールが緩い。同図１０４に示すように、周
辺回路の領域において、配線５２が素子間分離用絶縁膜
２３上に乗り上げる場合においても、中間導電膜１３０
を介在させてｎ＋型半導体領域３２と配線５２とを確実
に接続することができるので、ｎ＋型半導体領域３２の
面積を縮小し、結果的にＤＲＡＭ１の集積度を向上する
ことができる。また、周辺回路のｎチャネルＭＩＳＦＥ
ＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐの夫々を遷移金属
膜等不純物の相互拡散を生じ易い材料で形成された配線
５２で接続する場合においても、中間導電膜１３０は前
記相互拡散を防止することができるので接続部分での抵
抗値を低減することができる。
【０４０６】次に、本実施の形態１４であるＤＲＡＭ１
の形成方法について、図１０５及び図１０６（各製造工
程毎に示す要部断面図）を用いて簡単に説明する。
【０４０７】まず、前記実施の形態１のＤＲＡＭ１の形
成方法と同様に、メモリセルＭのメモリセル選択用ＭＩ
ＳＦＥＴＱｓ、周辺回路のｎチャネルＭＩＳＦＥＴＱｎ
の夫々を形成する。
【０４０８】次に、前記メモリセル選択用ＭＩＳＦＥＴ
Ｑｓ、ｎチャネルＭＩＳＦＥＴＱｎの夫々を覆うよう
に、基板全面に層間絶縁膜１３１を堆積する。層間絶縁
膜１３１は、例えば無機シランガス及び酸化窒素ガスを
ソースガスとするＣＶＤ法で堆積した酸化珪素膜を使用
し、４０〜６０［ｎｍ］程度の膜厚で形成する。
【０４０９】次に、メモリセルＭのメモリセル選択用Ｍ
ＩＳＦＥＴＱｓの一方のｎ型半導体領域２９、所定のｎ
チャネルＭＩＳＦＥＴＱｎのｎ＋型半導体領域３２の夫
々の領域において、前記層間絶縁膜１３１に接続孔１３
１Ａを形成すると共に接続孔３４Ａを形成する。
【０４１０】次に、図１０５に示すように、前記接続孔
１３１Ａ及び３４Ａを通してｎ型半導体領域２９、ｎ＋
型半導体領域３２の夫々に接続される中間導電膜１３０
を形成する。
【０４１１】次に、図１０６に示すように、前記中間導
電膜１３０上を含む基板全面に層間絶縁膜３３を形成す
る。そして、この後、スタックド構造の情報蓄積用容量
素子Ｃ、ｐチャネルＭＩＳＦＥＴＱｐ等、前記実施の形
態１のＤＲＡＭ１の形成方法と同様の工程を施すことに
より、本実施の形態１４のＤＲＡＭ１は完成する。
【０４１２】このように、（５３−３１）相補性データ
線５０とワード線２７との交差部に、メモリセル選択用
ＭＩＳＦＥＴＱｓと下層電極層３５、誘電体膜３６、上
層電極層３７の夫々を順積積層したスタックド構造の情
報蓄積用容量素子Ｃとの直列回路で形成されたメモリセ
ルＭを配置するＤＲＡＭ１において、前記相補性データ
線５０と前記メモリセル選択用ＭＩＳＦＥＴＱｓの一方
のｎ型半導体領域２９との間に、前記一方のｎ型半導体
領域２９に一部が自己整合で形成されかつ前記メモリセ
ル選択用ＭＩＳＦＥＴＱｓのゲート電極２７上に他部が
引き出されると共に、前記スタックド構造の情報蓄積用
容量素子Ｃの下層電極層３５の下層にそれと別層で形成
された中間導電膜１３０を設ける。この構成により、前
記中間導電膜１３０を介在させているので、メモリセル
選択用ＭＩＳＦＥＴＱｓの一方のｎ型半導体領域２９と
相補性データ線５０との間の製造工程におけるマスク合
せ余裕寸法に相当する分、メモリセルＭ面積を縮小して
集積度を向上することができると共に、前記中間導電膜
１３０とスタックド構造の情報蓄積用容量素子Ｃの下層
電極層３５との離隔寸法がなくなり、中間導電膜１３０
と独立に下層電極層３５の面積を増加することができる
ので、スタックド構造の情報蓄積用容量素子Ｃの電荷蓄
積量を増加してメモリセルＭ面積を縮小し、集積度を向
上することができる。
【０４１３】また、（５４−３２）中間導電膜１３０は
前記スタックド構造の情報蓄積用容量素子Ｃの下層電極
層３５の膜厚に比べて薄い膜厚で構成する。この構成に
より、前記スタックド構造の情報蓄積用容量素子Ｃは、
下層電極層３５の膜厚を厚くし、高さ方向に面積を稼ぐ
ことができるので、電荷蓄積量を向上してメモリセルＭ
面積を縮小し、集積度を向上することができると共に、
前記中間導電膜１３０は、その膜厚を薄く形成している
ので、加工を簡単化することができる。
【０４１４】また、（５５−３３）周辺回路を構成する
ｎチャネルＭＩＳＦＥＴＱｎのｎ＋型半導体領域３２と
それに接続される配線５２との間には前記メモリセルＭ
に設けられる中間導電膜１３０と同一導電層で形成され
た中間導電膜１３０を設ける。この構成により、ＤＲＡ
Ｍ１のメモリセルＭに形成される中間導電膜１３０を形
成する工程で周辺回路の中間導電膜１３０を形成するこ
とができるので、ＤＲＡＭ１の製造工程数を低減するこ
とができる。
【０４１５】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
【０４１６】例えば、本発明は、マイクロコンピュータ
（１チップマイコン）等、ＤＲＡＭを１つのユニットと
して使用する半導体集積回路装置に適用することができ
る。
【０４１７】また、本発明は、前記ＤＲＡＭに限定され
ず、ＳＲＡＭ、ＲＯＭ等他の記憶機能を有する半導体集
積回路装置に適用することができる。
【０４１８】また、本発明は、プリント配線基板等の多
層配線技術に適用することができる。
【０４１９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０４２０】本発明によれば、前記スパッタ法で堆積し
た遷移金属膜は前記下地絶縁膜、配線の夫々との接着性
が高いので、前記下地絶縁膜と配線との接着性を向上す
ることができると共に、前記スパッタ法で堆積した遷移
金属膜はその上層の配線と実質的に同種の遷移金属膜で
形成されているので、配線及びその下層の遷移金属膜の
加工精度を向上することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるＤＲＡＭの要部断
面図である。
【図２】前記ＤＲＡＭを封止する樹脂封止型半導体装置
の部分断面斜視図である。
【図３】前記ＤＲＡＭのチップレイアウト図である。
【図４】前記ＤＲＡＭのメモリセルアレイの要部等価回
路図である。
【図５】前記ＤＲＡＭのメモリセルアレイの要部平面図
である。
【図６】前記ＤＲＡＭのメモリセルアレイの所定の製造
工程における要部平面図である。
【図７】前記ＤＲＡＭのメモリセルアレイの所定の製造
工程における要部平面図である。
【図８】前記ＤＲＡＭに使用される膜のスパッタ時のタ
ーゲット電圧と比抵抗値との関係を示す図である。
【図９】前記膜のＸ線入射角度とＸ線回折スペクトルと
の関係を示す図である。
【図１０】前記膜のＸ線入射角度とＸ線回折スペクトル
との関係を示す図である。
【図１１】前記メモリセルアレイと周辺回路との境界領
域を示す概略平面図である。
【図１２】前記境界領域の要部拡大平面図である。
【図１３】前記メモリセルアレイと周辺回路との境界領
域を示す概略平面図である。
【図１４】前記境界領域の要部拡大平面図である。
【図１５】前記ＤＲＡＭの他の位置における要部断面図
である。
【図１６】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図１７】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図１８】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図１９】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図２０】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図２１】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図２２】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図２３】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図２４】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図２５】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図２６】前記Ｄ２ＡＭの各製造工程毎に示す要部断面
図である。
【図２７】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図２８】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図２９】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図３０】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図３１】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図３２】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図３３】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図３４】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図３５】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図３６】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図３７】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図３８】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図３９】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図４０】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図４１】前記Ｄ２ＡＭの各製造工程毎に示す要部断面
図である。
【図４２】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図４３】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図４４】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図４５】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図４６】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図４７】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図４８】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図４９】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図５０】前記ＤＲＡＭのヒューズ素子の要部断面図で
ある。
【図５１】前記ヒューズ素子の各製造工程毎に示す要部
断面図である。
【図５２】前記ヒューズ素子の各製造工程毎に示す要部
断面図である。
【図５３】前記ヒューズ素子の各製造工程毎に示す要部
断面図である。
【図５４】前記ＤＲＡＭで使用される膜の温度と蒸気圧
との関係を示す図である。
【図５５】前記ＤＲＡＭで使用されるエッチング特性を
示す図である。
【図５６】本発明の実施の形態２であるＤＲＡＭの要部
断面図である。
【図５７】本発明の実施の形態２であるＤＲＡＭの要部
断面図である。
【図５８】本発明の実施の形態２であるＤＲＡＭの要部
断面図である。
【図５９】本発明の実施の形態３であるＤＲＡＭの要部
断面図である。
【図６０】本発明の実施の形態３であるＤＲＡＭの要部
断面図である。
【図６１】（Ａ）は、前記ＤＲＡＭで使用される膜の堆
積時間とガス流量との関係を示す図でり、（Ｂ）は、前
記膜の堆積時間と反応副生成物の発生量との関係を示す
図である。
【図６２】本発明の実施の形態ＩＶであるＣＶＤ装置の
概略構成図である。
【図６４】前記ＣＶＤ装置の要部概略構成図である。
【図６３】前記ＣＶＤ装置の要部概略構成図である。
【図６５】本発明の実施の形態ＶであるＣＶＤ装置のガ
スバルブの開閉動作を示すタイムチャート図である。
【図６６】前記ＣＶＤ装置のガス流量を示すタイムチャ
ート図である。
【図６７】前記ＣＶＤ装置の概略構成図である。
【図６８】本発明の実施の形態６であるＤＲＡＭの各製
造工程毎に示す要部断面図である。
【図６９】本発明の実施の形態６であるＤＲＡＭの各製
造工程毎に示す要部断面図である。
【図７０】本発明の実施の形態６であるＤＲＡＭの各製
造工程毎に示す要部断面図である。
【図７１】本発明の実施の形態６であるＤＲＡＭの各製
造工程毎に示す要部断面図である。
【図７２】本発明の実施の形態７であるＤＲＡＭの所定
の製造工程における要部平面図である。
【図７３】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図７４】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図７５】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図７６】前記ＤＲＡＭの各製造工程毎に示す要部断面
図である。
【図７７】前記ＤＲＡＭの他の例の所定の製造工程にお
ける要部平面図である。
【図７８】前記ＤＲＡＭの他の例の各製造工程毎に示す
要部断面図である。
【図７９】前記ＤＲＡＭの他の例の各製造工程毎に示す
要部断面図である。
【図８０】前記ＤＲＡＭの他の例の各製造工程毎に示す
要部断面図である。
【図８１】前記ＤＲＡＭの他の例の各製造工程毎に示す
要部断面図である。
【図８２】前記ＤＲＡＭの他の例の各製造工程毎に示す
要部断面図である。
【図８３】前記ＤＲＡＭの他の例の各製造工程毎に示す
要部断面図である。
【図８４】前記ＤＲＡＭの他の例の各製造工程毎に示す
要部断面図である。
【図８５】前記ＤＲＡＭの他の例の各製造工程毎に示す
要部断面図である。
【図８６】前記ＤＲＡＭの他の例の各製造工程毎に示す
要部断面図である。
【図８７】前記ＤＲＡＭの他の例の各製造工程毎に示す
要部断面図である。
【図８８】前記ＤＲＡＭの他の例の各製造工程毎に示す
要部断面図である。
【図８９】本発明の実施の形態８であるＤＲＡＭのアラ
イメントツリー図である。
【図９０】本発明の実施の形態９であるＤＲＡＭのター
ゲットマーク部分の要部断面図である。
【図９１】本発明の実施の形態１０であるＤＲＡＭの製
造プロセスで使用されるフォトリソグラフィ技術の概念
図である。
【図９２】前記フォトリソグラフィ技術の工程フロー図
である。
【図９３】フォトリソグラフィ技術で使用される物質の
構造図である。
【図９４】前記物質の特性を示す図である。
【図９５】前記物質を使用した時の効果を説明するため
の図である。
【図９６】本発明の実施の形態１１である半導体ウエー
ハの構成を示す概略平面図である。
【図９７】前記半導体ウエーハの拡大平面図である。
【図９８】前記図９７に示す半導体ウエーハの拡大平面
図である。
【図９９】連想アライメント方式を適用した場合の効果
を説明するための図である。
【図１００】本発明の実施の形態１２であるＤＲＡＭ１
の要部断面図である。
【図１０１】前記ＤＲＡＭの所定の製造工程における要
部断面図である。
【図１０２】本発明の実施の形態１３であるＤＲＡＭの
要部断面図である。
【図１０３】前記ＤＲＡＭで使用される膜のスパッタ時
のターゲット電圧と応力との関係を示す図である。
【図１０４】本発明の実施の形態１４であるＤＲＡＭ１
の要部断面図である。
【図１０５】前記ＤＲＡＭの各製造工程毎に示す要部断
面図である。
【図１０６】前記ＤＲＡＭの各製造工程毎に示す要部断
面図である。
【符号の説明】
図中、１…ＤＲＡＭ、Ｑｓ…メモリセル選択用ＭＩＳＦ
ＥＴ、Ｃ…スタックド構造の情報蓄積用容量素子、Ｑ
ｎ，Ｑｐ…ＭＩＳＦＥＴである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小笠原 誠 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 大塚 文雄 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 鳥居 和功 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所 中央研究所内 (72)発明者 浅野 勇 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 大和田 伸郎 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 堀内 光明 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 田丸 剛 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 青木 英雄 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 大塚 伸宏 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 白井 精一郎 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 佐川 雅一 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 池田 良広 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 加賀 徹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所 中央研究所内 (72)発明者 恒岡 正年 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 新名 朋次 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 大岸 秀次 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 笠原 修 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 榎並 弘充 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 若原 篤志 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 秋森 裕之 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 鈴木 慎一 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 船津 圭亮 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (72)発明者 川崎 義直 山口県下松市東豊井794番地 株式会社 日立製作所 笠戸工場内 (72)発明者 坪根 恒彦 山口県下松市東豊井794番地 株式会社 日立製作所 笠戸工場内 (72)発明者 古賀野 正佳 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 津金 賢 東京都青梅市今井2326番地 株式会社日 立製作所 デバイス開発センタ内 (56)参考文献 特開 昭63−205951（ＪＰ，Ａ) 特開 平２−199827（ＪＰ，Ａ) 特開 平２−134815（ＪＰ，Ａ) 特開 平２−228034（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/768 H01L 21/8242

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の素子が形成された主面を有する半
    導体基板と、 前記半導体基板の主面上に形成された絶縁膜と、 前記絶縁膜上にパターン形成された金属膜からなる複数
    の配線とを有する半導体集積回路装置であって、 前記配線は、前記絶縁膜に設けられた開口部内及び絶縁
    膜上を連続して延在し、 前記金属膜は、スパッタ法で形成されたタングステンか
    らなる第１金属膜と、ＣＶＤ法で形成されたタングステ
    ンからなる第２金属膜を有し、前記第２金属膜は、前記
    第１金属膜の上に形成されていることを特徴とする半導
    体集積回路装置。
  2. 【請求項２】 請求項１において、 前記第１金属膜の膜厚は、前記第２金属膜の膜厚よりも
    小であることを特徴とする半導体集積回路装置。
  3. 【請求項３】 請求項２において、 前記絶縁膜は、酸化珪素膜であることを特徴とする半導
    体集積回路装置。
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