DE19726881A1 - Halbleiterschaltungsvorrichtung und Verfahren zur Herstellung - Google Patents

Description

Die Erfindung bezieht sich auf eine monolithisch integrierte Halbleiterschaltungsvorrichtung mit einem Halbleitersubstrat in dem bzw. auf dem mehrere Schaltungselemente ausgebildet sind, die untereinander und gegebenenfalls mit sonstigen, insbesondere am Rand des Halbleitersubstrates angeordneten Kontaktstellen vermittels Leiterbahnmuster elektrisch verbun­ den sind, die in mehreren Kontaktierungsebenen, beginnend mit einer ersten, der Hauptoberfläche des Halbleitersubstrats nächstliegenden, bis zu einer letzten Kontaktierungsebene vorgesehen sind. Die Erfindung bezieht sich ferner auf ein Verfahren zur Herstellung einer solchen monolithisch inte­ grierten Halbleiterschaltungsvorrichtung.

Bekanntlich werden in integrierten Schaltungen Fuse-Struktu­ ren eingesetzt, um nach dem eigentlichen Fertigungsprozeß elektrisch leitfähige Verbindungen vermittels Laserbestrah­ lung aufzutrennen ("Fuse") oder neu herzustellen ("Anti­ fuse"). In programmierbaren Logikarrays (PLA) werden durch Fuses die logischen Verknüpfungen programmiert. In sicher­ heitskritischen Schaltungen wird durch Fuses der Zugriff auf Testmodi der Schaltung für Unbefugte verhindert. Bei der der Erfindung zugrundeliegenden Anwendung werden Fuses verwendet, um redundante Schaltungsteile, namentlich Speicherzellen zu aktivieren und fehlerhafte abzuschalten. Bei der Verwendung von Polysilizium- oder auch Metallfuses zur Redundanzaktivie­ rung defekter Speicherzellen bei dynamischen Schreib-Lese- Speicher (DRAN) mit vielen Metallisierungslagen ergeben sich Probleme im Hinblick auf die Zuverlässigkeit der Aktivierung mittels Durchbrennen von Polysilizium- bzw. Ml-Leiterbahnen. Diese Problematik wird noch verstärkt bzw. ist bislang unge­ löst, wenn auf ein und demselben Halbleitersubstrat eine Halbleiterspeichereinrichtung mit normalerweise zwei Metalli­ sierungslagen (M1, M2) und ein digitales Logikbauelement mit demgegenüber mindestens einer weiteren Metallisierungsebene (M3) zusammengeführt werden sollen. Da das Logikbauelement somit über mehr als zwei Metallisierungslagen verfügt, ist ein Durchtrennen von tiefer liegenden Polysiliziumbahnen zur Aktivierung der Fuse mit großen Risiken und Fehlern verbun­ den.

Der Erfindung liegt die Aufgabe zugrunde, eine monolithisch integrierte Halbleiterschaltungsvorrichtung und ein Verfahren zu ihrer Herstellung anzugeben, bei welcher eine risiko- und fehlerlose Aktivierung der Fuses auch bei mehr als zwei Me­ tallisierungsebenen gewährleistet werden kann.

Die Aufgabe wird durch ein Verfahren nach Anspruch 1 und eine Halbleiterschaltungsvorrichtung nach Anspruch 5 gelöst.

Erfindungsgemäß ist vorgesehen, daß aus dem Leiterbahnmuster der vorletzten Kontaktierungsebene wenigstens bereichsweise eine Sicherungseinrichtung bestehend aus auftrennbaren Ver­ bindungsbrücken (Fuses) oder verbindbaren Leitungsunterbre­ chungen (Antifuses) ausgebildet sind. Durch die Anordnung der Sicherungseinrichtung innerhalb der vorletzten Kontaktie­ rungsebene, beispielsweise in der Ebene M2 bei einem vierla­ gigen Leiterbahnaufbau mit Metallisierungen M1, M2, M3, wer­ den die nachteiligen Einflüsse von Schichtdickenschwankungen der darunterliegenden Schichten reduziert und damit die Zu­ verlässigkeit der Redundanzaktivierung erhöht. Gleichzeitig können die Kosten der Herstellung durch Verringern der Ätz­ zeit während der Fertigung des Fusefensters verringert wer­ den. Darüber hinaus ist vermittels sogenannter Stacked Vias das Verlegen von Leiterbahnen ohne zusätzlichen Platzbedarf möglich.

Bei einer besonders bevorzugten Ausgestaltung ist vorgesehen, daß die monolithisch integrierte Halbleiterschaltungsvor­ richtung wenigstens eine vollständig ausgebildete Halbleiter­ speichereinrichtung mit den dazugehörigen Ansteuerschaltungen und auf dem gleichen Halbleitersubstrat monolithisch inte­ griert ein vollständiges digitales Logikbauelement aufweist, und die Sicherungseinrichtung der Redundanzaktivierung von defekten Speicherzellen oder Speicherzellengruppen der Halb­ leiterspeichereinrichtung zugeordnet ist. Hierbei stellt die Halbleiterspeichereinrichtung insbesondere einen dynamischen Schreib-Lese-Speicher (DRAN) mit einer Speicherkapazität von wenigstens 1 Megabit, insbesondere wenigstens 4 Megabit dar. Von Vorteil sind wenigstens drei Kontaktierungsebenen vorge­ sehen, wobei die erste Kontaktierungsebene ein Leiterbahnmu­ ster aus Polysilizium und die zweite, dritte, und gegebenen­ falls weitere Kontaktierungsebene jeweils ein Leiterbahnmu­ ster aus Metall aufweist.

Nachfolgend wird die Erfindung anhand eines in der Zeichnung dargestellten Ausführungsbeispieles weiter erläutert. Im Ein­ zelnen zeigen die schematischen Darstellungen in:

Fig. 1 eine schematische Aufsicht auf das Fuse-Fenster mit den zu durchtrennenden Fuse-Bahnen bei einer mono­ lithisch integrierten Halbleiterschaltungsvorrich­ tung; und

Fig. 2 einen schematischen Querschnitt durch die Halbleiter­ schaltungsvorrichtung entlang der Schnittlinie II-II nach Fig. 1.

Die Fig. 1 und 2 zeigen stark vereinfacht eine mono­ lithisch integrierte Halbleiterschaltungsvorrichtung 1 mit einem Halbleitersubstrat 2 aus einkristallinem Silizium, in dem bzw. auf dem mehrere Schaltungselemente wie beispielswei­ se Logikgatter, Transistoren, Speicherzellen und dergleichen digitale Schaltkreise ausgebildet sind, die untereinander und gegebenenfalls mit sonstigen, insbesondere am Rand des Halb­ leitersubstrates 2 angeordneten Kontaktstellen vermittels Leiterbahnmuster 4, 5, 6, 10 elektrisch verbunden sind, die n mehreren Kontaktierungsebenen, beim dargestellten Ausfüh­ rungsbeispiel in den vier Kontaktierungsebenen Poly-Si, M1 M2, M3 beginnend mit der ersten, der Hauptoberfläche 3 des Halbleitersubstrats 2 nächstliegenden Kontaktierungsebene Po­ ly-Si, bis zu der letzten, lediglich schematisch angedeuteten Kontaktierungsebene M3 vorgesehen sind. Die genaue Ausbildung und Anordnung der eigentlichen, in bzw. auf der Oberfläche 3 des Substrats 2 gefertigten Schaltungselemente, sowie der insbesondere am Rand des Substrats angeordneten Kontaktstel­ len bzw. Pads ist hinreichend bekannt und in den Figuren da­ her der Übersichtlichkeit halber weggelassen worden. Beim dargestellten Ausführungsbeispiel handelt es sich um eine mo­ nolithisch integrierte Halbleiterschaltungsvorrichtung mit einer DRAM-Speichereinrichtung mit einer Speicherkapazität von 1,5 Megabit, sowie einem digitalen Logikbauelement in Form eines Mikroprozessors auf demselben Substrat 2. Bei der erfindungsgemäßen Halbleiterschaltungsvorrichtung sind somit ein DRAM-Speicherbauelement und ein Logikbauelement zusammen­ geführt. Es sind vier Kontaktierungsebenen vorgesehen: In der ersten Kontaktierungsebene ist ein Leiterbahnmuster aus Poly­ silizium-Bahnen ausgebildet, welches beispielsweise der Kon­ taktierung von Gateanschlüssen der MOS-Bauelemente dient, die in bzw. auf dem Substrat 2 gebildet sind. Das Leiterbahnmu­ ster 5 der zweiten Kontaktierungsebene M1 aus Metall, insbe­ sondere Aluminium oder Wolfram, das Leiterbahnmuster 6 der vorletzten Kontaktierungsebene M2, wiederum aus Metall, ins­ besondere Aluminium oder Wolfram, kontaktieren über Wolfram- Stöpsel 9 ("Plugs") auf Polysilizium, sowie das Leiterbahnmu­ ster 10 der letzten Kontaktierungsebene (M3), die über weite­ re Wolframplugs 11 kontaktieren. Erfindungsgemäß ist vorgese­ hen, daß die auftrennbaren Verbindungsbrücken (Fuses) 8 der Sicherungseinrichtung in die vorletzte Kontaktierungebene, hier die Metallisierungsebene M2 verlegt ist, um Einflüsse von Schichtdickenschwankungen der darunterliegenden Schichten zu verringern und die Zuverlässigkeit der Redundanzaktivie­ rung letztlich zu erhöhen. Gleichzeitig werden die Kosten der Herstellung durch Verringern der Ätzzeit während der Herstel­ lung des Fuse-Fensters 7 reduziert.

Die aus dem Material der Metallisierungsebene M2 (beispiels­ weise Al oder AlSiCu) gefertigten Fuse-Bahnen 8 (in Fig. 1 sind lediglich zwei solcher Fuse-Bahnen angedeutet, in Wirk­ lichkeit sind innerhalb des Fuse-Fensters 7 wesentlich mehr parallel nebeneinanderliegend angeordneter Fuse-Bahnen vorge­ sehen) werden durch die Energie eines gepulsten Lasers (bei­ spielsweise Neodym YAG-Laser) lokal, d. h. in einer typischen Breite von 2 bis etwa 5 um aufgeschmolzen und auf diese Weise unterbrochen.

Die Erfindung ist nicht auf vierlagige Kontaktierungsebenen mit Metallisierungen M1, M2, M3 wie dargestellt begrenzt. Komplexere Logikbauelemente erfordern in der Regel mehr als zwei Metallisierungsebenen, d. h. M3, M4 und mehr; entschei­ dend ist hierbei, daß dem Prinzip der Erfindung folgend die zu durchtrennenden Fuse-Bahnen 8 stets in die vorletzte Kon­ taktierungsebene verlegt sind, also beispielsweise in die Ebene M4 bei einer bis zur Metallisierungsebene M5 gehenden Halbleiterschaltungsvorrichtung.

Bezugszeichenliste

1

Halbleiterschaltungsvorrichtung

2

Halbleitersubstrat

3

Hauptoberfläche

4

,

5

,

6

Leiterbahnmuster

7

Fuse-Fenster

8

auftrennbare Verbindungsbrücken (Fuses)

9

Wolfram-Stöpsel ("Plugs")

10

Leiterbahnmuster

11

Wolframplugs
Poly-Si, M1, M2, M3 Kontaktierungsebenen

Claims (9)

1. Verfahren zur Herstellung einer monolithisch integrierten Halbleiterschaltungsvorrichtung (1) auf der Grundlage eines Halbleitersubstrates (2), bei dem die verschiedenen in bzw. auf dem Halbleitersubstrat (2) ausgebildeten Schaltungsele­ mente und sonstigen, insbesondere am Rand des Halbleiter­ substrates (2) angeordneten Kontaktstellen vermittels Leiter­ bahnmuster (4, 5, 6, 10) elektrisch untereinander verbunden werden, die in mehreren Kontaktierungsebenen (Poly-Si, M1, M2, M3), beginnend mit einer ersten (Poly-Si), der Hauptober­ fläche (3) des Halbleitersubstrats (2) nächstliegenden, bis zu einer letzten Kontaktierungsebene (M3) gefertigt werden, dadurch gekennzeichnet, daß aus dem Leiterbahnmuster (6) der vorletzten Kontaktie­ rungsebene (M2) wenigstens bereichsweise eine Sicherungsein­ richtung bestehend aus auftrennbaren Verbindungsbrücken (Fuses) (8) oder verbindbaren Leitungsunterbrechungen (Antifuses) ausgebildet wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die monolithisch integrierte Halbleiterschaltungsvor­ richtung (1) wenigstens eine vollständig ausgebildete Halb­ leiterspeichereinrichtung mit den dazugehörigen Ansteuer­ schaltungen und auf dem gleichen Halbleitersubstrat (2) mono­ lithisch integriert ein vollständiges digitales Logikbauele­ ment aufweist, und die Sicherungseinrichtung der Redundanzak­ tivierung von defekten Speicherzellen oder Speicherzellen­ gruppen der Halbleiterspeichereinrichtung zugeordnet ist.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die wenigstens eine vollständige Halbleiterspeicherein­ richtung ein dynamischer Schreib-Lese-Speicher (DRAN) mit ei­ ner Speicherkapazität von wenigstens 1 Megabit, insbesondere wenigstens 4 Megabit darstellt.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß wenigstens drei Kontaktierungsebenen (Poly-Si, M1, M2) vorgesehen werden, wobei die erste Kontaktierungsebene (Poly- Si) ein Leiterbahnmuster (4) als Polysilizium und die zweite, dritte, und gegebenenfalls weitere Kontaktierungsebene (M1, M2) jeweils ein Leiterbahnmuster (5, 6) aus Metall aufweist.

5. Monolithisch integrierte Halbleiterschaltungsvorrichtung (1) mit einem Halbleitersubstrat (2), in dem bzw. auf dem mehrere Schaltungselemente ausgebildet sind, die untereinan­ der und gegebenenfalls mit sonstigen, insbesondere am Rand des Halbleitersubstrates (2) angeordneten Kontaktstellen ver­ mittels Leiterbahnmuster (4, 5, 6, 10) elektrisch verbunden sind, die in mehreren Kontaktierungsebenen (Poly-Si, M1, M2, M3), beginnend mit einer ersten (Poly-Si), der Hauptoberflä­ che (3) des Halbleitersubstrats (2) nächstliegenden, bis zu einer letzten Kontaktierungsebene (M3) vorgesehen sind, dadurch gekennzeichnet, daß aus dem Leiterbahnmuster (6) der vorletzten Kontaktie­ rungsebene (M2) wenigstens bereichsweise eine Sicherungsein­ richtung bestehend aus auftrennbaren Verbindungsbrücken (Fuses) (8) oder verbindbaren Leitungsunterbrechungen (Antifuses) ausgebildet ist.

6. Halbleiterschaltungsvorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die monolithisch integrierte Halbleiterschaltungsvor­ richtung (1) wenigstens eine vollständig ausgebildete Halb­ leiterspeichereinrichtung mit den dazugehörigen Ansteuer­ schaltungen und auf dem gleichen Halbleitersubstrat (2) mono­ lithisch integriert ein vollständiges digitales Logikbauele­ ment aufweist, und die Sicherungseinrichtung der Redundanzak­ tivierung von defekten Speicherzellen oder Speicherzellen­ gruppen der Halbleiterspeichereinrichtung zugeordnet ist.

7. Halbleiterschaltungsvorrichtung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die wenigstens eine vollständige Halbleiterspeicherein­ richtung ein dynamischer Schreib-Lese-Speicher (DRAN) mit ei­ ner Speicherkapazität von wenigstens 4 Megabyte, insbesondere wenigstens 16 Megabyte darstellt.

8. Halbleiterschaltungsvorrichtung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß die in der vorletzten Kontaktierungsebene ausgebildete Sicherungseinrichtung eine Fuse (8) oder Antifuse aus Metall aufweist.

9. Halbleiterschaltungsvorrichtung nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß wenigstens drei Kontaktierungsebenen (Poly-Si, M1, M2) vorgesehen sind, wobei die erste Kontaktierungsebene (Poly- Si) ein Leiterbahnmuster (4) aus Polysilizium und die zweite, dritte, und gegebenenfalls weitere Kontaktierungsebene (M1, M2) jeweils ein Leiterbahnmuster (5, 6) aus Metall aufweist.