DE3930622C2 - Statischer RAM - Google Patents

Description

Die Erfindung betrifft einen statischen RAM, bei dem jede Spei­ cherzelle aus einer Flipflopschaltung besteht.

Ein S-RAM, z. B. einer mit einem hohen Entladewiderstand für die Speicherladung, weist bekannterweise für jede Speicherzelle ein Ersatzschaltbild auf, wie es in Fig. 6 dargestellt ist. Es han­ delt sich um eine Flipflopschaltung mit einem ersten Inverter, der aus einem hohen Widerstand R1 und einem MIS-Transistor Q1 besteht, und einem zweiten Inverter aus einem hohen Widerstand R2 und einem MIS-Transistor Q2. Die Eingänge und Ausgänge der Inverter sind wechselseitig miteinander und mit Zugriffstransi­ storen Q3 und Q4 verbunden, die durch MIS-Transistoren gebildet sind und mit Bitleitungen DL bzw. verbunden sind. Die Gates der Zugriffstransistoren werden über eine Wortleitung WL ange­ steuert. Die Widerstände R1 und R2 sind einseitig mit einem Spannungsversorgungsanschluß Vcc verbunden.

Ein Halbleiterspeicher-Bauteil mit derartigen Speicherzellen ist in der japanischen Patentveröffentlichung 62-293668 beschrieben. Hohe Packungsdichte wird dabei dadurch erreicht, daß Gateelek­ troden und Wortleitungen auf einer leitenden Schicht als erste Schicht einer Mehrfachschicht-Leitungsstruktur ausgebildet sind. Eine zweite Schicht bildet Masseleitungen, während die Wider­ standselemente in einer dritten Schicht ausgebildet sind. Diese drei leitfähigen Schichten bestehen z. B. aus polykristallinem Silizium. Zuleitungen als Bitleitungen DL und sind durch me­ tallische Leitungsschichten, z. B. metallische Aluminiumschich­ ten gebildet. Diese sind auf der obersten Schicht der polykri­ stallinen Silizium-Schichtanordnung ausgebildet. Die Bitleitun­ gen in der obersten Schicht sind elektrisch mit der zweiten lei­ tenden Schicht verbunden, die unter der obersten Schicht liegt. Sie leiten elektrisch aus Diffusionsbereichen ab, die als Source­ bereiche für die Zugriffstransistoren Q3 und Q4 dienen. Da die Verbindungen an Stellen ausgebildet sind, in denen Schichthöhen­ unterschiede bestehen, kam es zu Problemen durch verringerte Zuverlässigkeit durch das Brechen von Leitungen. Neben dem Wunsch, diese Probleme zu vermeiden, bestand der Wunsch nach er­ höhter Packungsdichte.

Aus der JP 63-16658 (entspricht der US-PS 4 853 894) ist ein statisches RAM bekannt, bei dem ein unterhalb einer Datenleitung liegender Zugriffstransistor mit dieser durch eine Verdrahtungsschicht verbunden ist. Auch bei dieser Anordnung kann es zu ähnlichen Problemen wie bei der vorerwähnten japanischen Patentveröffentlichung 62-293668 kommen. Insbesondere kann auch bei der JP 63-16658 die Packungsdichte nicht wesentlich erhöht werden.

Der vorliegenden Erfindung liegt dementsprechend die Aufgabe zugrunde, ein statisches RAM mit verbesserter Zuverlässigkeit gegen das Brechen von Leitungen und mit der Möglichkeit zur Erhöhung der Packungsdichte anzugeben.

Das erfindungsgemäße statische RAM zeichnet sich durch zwei Verdrahtungsschichten statt bisher nur einer Verdrahtungsschicht zum Herstellen der Verbindung zwischen einem Zugriffstransistor und einer Bitleitung aus. Die zweiten Verdrahtungsschichten für unter­ schiedliche Zugriffstransistoren sind paarweise entgegengesetzt in Richtungen der Bitlei­ tungen angeordnet.

Dadurch, daß zwei Verdrahtungsschichten für den genannten Zweck statt nur einer eingesetzt werden, kommt es wegen geringer Schichthöhenunterschiede kaum mehr zu Brüchen in den Leitungen. Dadurch, daß sich die zweiten Verdrahtungsschichtbereiche für paarweise zugeordnete Zugriffstransistoren in entgegengesetzten Richtungen erstrecken, also nicht mehr nebeneinander liegen, ist eine höhere Packungsdichte als bisher möglich.

Vorteilhafterweise sind insgesamt fünf Verdrahtungsschichten vorhanden, von denen zwei, wie erwähnt, zum Herstellen der Ver­ bindung zwischen jeweils einem Zugriffstransistor und einer zu­ gehörigen Bitleitung dienen.

Die Erfindung wird im folgenden anhand eines durch Figuren ver­ anschaulichten Ausführungsbeispieles näher erläutert. Es zeigt

Fig. 1 eine vergrößerte schematische Draufsicht auf eine Spei­ cherzelle eines statischen RAM;

Fig. 2 einen Querschnitt entlang der Bitleitung in Fig. 1;

Fig. 3 ein Ersatzschaltbild für die Speicherzelle gem. Fig. 1, in dem Kontaktierungsstellen (Tn) zwischen verschie­ denen Verdrahtungsschichten im Aufbau gemäß den Fig. 1 und 2 hervorgehoben sind;

Fig. 4A-4D Draufsichten entsprechend der Draufsicht von Fig. 1, jedoch auf Strukturen, wie sie in unterschied­ lichen Herstellstadien vorliegen;

Fig. 5A und 5B Querschnitte entsprechend dem Querschnitt von Fig. 2, jedoch für unterschiedliche Herstellstadien eines statischen RAM; und

Fig. 6 ein Ersatzschaltbild eines herkömmlichen S-RAM mit hohem Entladewiderstand für gespeicherte Ladungen.

Eine Speicherzelle gemäß den Fig. 1-3 weist eine Flipflop­ schaltung mit Treibertransistoren Q1 und Q2 und Zugriffstransi­ storen Q3 und Q4 auf, die jeweils als MIS-Transistoren ausgebil­ det sind. Die Zugriffstransistoren Q3 und Q4 sind an Bitleitun­ gen DL bzw. angeschlossen, und zwar über erste Verdrahtungs­ schichten 1 bzw. 2 sowie zweite Verdrahtungsschichten 3 bzw. 4. Dabei stehen die ersten Verdrahtungsschichten 1 und 2 mit Diffu­ sionsbereichen (z. B. Drainbereichen) d3a bzw. d4a der Zugriffs­ transistoren Q3 bzw. Q4 in Verbindung. Sie erstrecken sich bis )über die Gateelektrode des Zugriffstransistors und bis über die Gateelektrode in einer benachbarten Speicherzelle, z. B. bis über die Gateelektrode eines Zugriffstransistors Q3s, der be­ nachbart zum Zugriffstransistor Q3 in der betrachteten Speicher­ zelle liegt. Die zweiten Verdrahtungsschichten 3 und 4 sind mit den ersten Verdrahtungsschichten 1 bzw. 2 oberhalb der Gateelek­ troden der Zugriffstransistoren Q3s bzw. Q4 verbunden. Sie füh­ ren von dort in entgegengesetzten Richtungen, jedoch parallel zu den Bitleitungen bis zu diesen Bitleitungen, also den Leitungen DL bzw. .

Dadurch, daß die zweiten Verdrahtungsschichten 3 und 4 in ent­ gegengesetzten Richtungen zu den Bitleitungen hinführen, kann der Abstand der Bitleitungen und der durch diese kontaktierten Strukturen sehr eng gewählt werden, ohne daß die Gefahr von Kurz­ schlüssen besteht. Damit ist eine wesentlich höhere Packungs­ dichte möglich als dann, wenn Verdrahtungsschichten, die die Bitleitungen kontaktieren, nebeneinander liegen. Außerdem besteht der Vorteil, daß der Schichthöhenunterschied zwischen den Gates der Zugriffstransistoren und den Bitleitungen über zwei Verdrah­ tungsschichten überbrückt wird, wodurch die Gefahr des Brechens von Verdrahtungsschichten an gestuften Bereichen beseitigt ist.

Anhand der Fig. 4 und 5 wird nun erläutert, wie die Struktur gemäß den Fig. 1 bis 3 hergestellt wird.

Die Fig. 4A-4D zeigen jeweils eine Speicherzelle mit Zugriffs­ transistoren Q3 und Q4 und noch die Zugriffstransistoren Q3s bzw. Q4s einer benachbarten Speicherzelle, welche Zugriffstransisto­ ren über dieselben Bitleitungen DL bzw. kontaktiert werden. Die Fig. 5A und 5B zeigen Schnitte in Richtung einer Bitleitung , also u. a. durch einen Invertertransistor Q1 und einen Zu­ griffstransistor Q4.

Auf einem Halbleitersubstrat S vom ersten Leitfähigkeitstyp, z. B. N-Typ, ist ein Quellbereich 5 der anderen Leitfähigkeit, also vom P-Typ im Beispielsfall, ausgebildet. Auf dem Quellbe­ reich 5 sind Transistoren für jede Speicherzelle hergestellt.

Dort, wo auf dem Halbleitersubstrat S keine Schaltungselemente, z. B. Transistoren, ausgebildet sind, befinden sich dicke Iso­ lierschichten 6 aus SiO₂, die z. B. durch thermische Oxidation hergestellt sind.

In den Gatebereichen der Transistoren befinden sich nur dünne SiO₂-Schichten als Gateisolierschichten 7 mit gewünschten Mustern. In den Bereichen der Gateisolierschichten 7 sind Gate­ elektroden 8 für jeden der Transistoren Q1-Q4 sowie Q3s und Q4s ausgebildet, wie in den Fig. 4A und 5A teilweise dargestellt. Die Gateelektroden 8 für die Transistoren Q1 und Q2 sind vonein­ ander unabhängig ausgebildet, während diejenigen für die Transi­ storen Q3 und Q4 bzw. für die Transistoren Q3s und Q4s jeweils gemeinsam mit der zugehörigen Wortleitung WL hergestellt sind.

Die Gateelektroden weisen eine sogenannte Polycid-Struktur auf. Genauer gesagt, bestehen sie aus einer ersten polykristallinen Siliziumschicht 8A mit einer Dicke von z. B. 100 nm und einer Silicidschicht 8B aus einem Metall, z. B. Wolfram, mit einer Dicke von z. B. ebenfalls 100 nm. Diese Schichten sind über die ganze Fläche ausgebildet und werden geätzt, z. B. durch einen RIE-Prozeß (Reactive Ion Etching), wobei alle Gateelektroden 8 gleichzeitig gebildet werden.

An der Oberfläche des Quellbereiches 5 sind zu beiden Seiten jedes Gatebereichs der MIS-Transistoren Diffusionsbereiche aus­ gebildet, die Source- bzw. Drainbereiche d1a, d1b; d2a, d2b; d3a, d3b; d4a, d4b; d3sa, d3sb; bzw. d4sa, d4sb werden. Diese Schich­ ten werden z. B. durch Ionenimplantation von Verunreinigungen vom N-Typ, im Beispielsfall, hergestellt, wobei die Gateelektro­ den 8 und die Isolierschichten 7 als Masken verwendet werden. Bei der dargestellten Anordnung werden der Bereich d1b für den Transistor Q1 und der Bereich d3b für den Transistor Q2 in Ver­ bindung gebracht, was auch für Bereiche d3b und d3sa sowie d4a und d4sa auf einer Seite der Transistoren Q3 und Q3s bzw. Q4 und Q4s gilt.

Jeder Diffusionsbereich, d. h. Source- und der Drainbereich, für jeden der Transistoren Q1-Q4 sowie Q3s und Q4s ist durch einen Bereich 9 mit geringer Verunreinigungskonzentration gebildet. Dieser ist auf der Seite benachbart zum jeweiligen Gatebereich ausgebildet. Ein Bereich 10 hoher Verunreinigungskonzentration ist von jedem Gatebereich durch einen zugehörigen Bereich 9 ge­ ringer Verunreinigungskonzentration getrennt. Die letzteren Bereiche sind z. B. durch Ionenimplantation gebildet, wobei die Gateelektroden als Masken dienen. Die Bereiche hoher Verunreini­ gungskonzentration werden ausgebildet, nachdem Seitenwälle aus SiO₂ zu beiden Seiten der Gateelektroden durch eine bekannte Technik hergestellt worden sind, durch Ionenimplantation von Verunreinigungen vom N-Typ in hoher Konzentration hergestellt, wobei die Weitenwälle als Masken dienen. Außerdem wird Verunrei­ nigungsdotierung, z. B. aus den ersten polykristallinen Sili­ ziumschichten 8A angewandt.

In Fig. 4A geben Bezugszeichen C1, C2 und C3 elektrische Kon­ takte an, die den in Fig. 3 entsprechend gekennzeichneten Kon­ taktstellen entsprechen. Die Kontakte C1 und C2 sind Ohmsche Kontakte, die Verlängerung an den beiden Enden der Gateelektro­ de des Transistors Q1 mit den Diffusionsbereichen d2b bzw. d4b zu einer Seite der Transistoren Q2 bzw. Q4 verbinden. Der Kon­ takt C3 ist ein Ohmscher Kontakt, der ein Ende der Gateelektrode des Transistors Q2 mit den Diffusionsbereichen d1b bzw. d3b auf einer jeweiligen Seite der Transistoren Q1 bzw. Q3 verbindet.

Anschließend wird die gesamte Oberfläche einschließlich der Ober­ flächen der Gateelektroden 8 mit einer ersten Zwischenschicht-Iso­ lierschicht 11 abgedeckt, die beim Ausführungsbeispiel durch eine SiO₂-Schicht gebildet ist, die z. B. durch CVD (Chemical Vapour Deposition) hergestellt ist.

In der Zwischenschicht-Isolierschicht 11 werden Kontaktfenster an vorgegebenen Stellen ausgespart, wie dies in Fig. 4B darge­ stellt ist, um Kontakte C4-C7 auszubilden, die auch in Fig. 3 dargestellt sind. Es wird eine Masseschicht 12 gebildet, die die Diffusionsbereiche d1a und d1b zu einer Seite der Transistoren Q1 und Q2 über Kontaktstellen C4 bzw. C5 kontaktiert. Außerdem werden erste Verdrahtungsschichten 1 und 2 hergestellt, die über Kontaktsteilen C6 und C7 die Diffusionsbereiche d3a bzw. d4a auf einer Seite der Transistoren Q3 bzw. Q4 kontaktieren und zu den Bitleitungen DL bzw. führen. Sie erstrecken sich bis über die Gatebereiche der Transistoren Q3 bzw. Q4. Die Masseschichten 12 und die ersten Verdrahtungsschichten 1 und 2 sind durch eine zweite polykristalline Siliziumschicht 13A gebildet. Diese kann ebenfalls als sogenannte Policid-Struktur ausgebildet sein. Ins­ besondere kann sie als laminierte Struktur aus einer polykri­ stallinen Siliziumschicht 13A mit einer metallischen Silicid­ schicht 13B darauf ausgebildet sein. Die Policidschicht wird über die gesamte Oberfläche aufgebracht und dann selektiv geätzt, z. B. durch RIE, so daß die Masseschicht 12 und die ersten Ver­ drahtungsschichten 1 und 2 gleichzeitig hergestellt werden.

Auf der gesamten Fläche wird nun, wie in Fig. 5A dargestellt, eine zweite Zwischenschicht-Isolierschicht 14 ausgebildet, die beim Ausführungsbeispiel eine durch CVD hergestellte SiO₂-Schicht ist. In dieser Schicht werden, wie in Fig. 4C dargestellt, Kon­ taktfenster ausgespart, die durch die beiden Zwischenschicht-Iso­ lierschichten 11 und 14 gehen, um Kontakte C22 und C33 (siehe ebenfalls Fig. 3) an Positionen oberhalb der Gateelektroden 8 der Transistoren Q1 bzw. Q2 herzustellen. Durch z. B. CVD wird eine dritte polykristalline Siliziumschicht 15 auf der gesamten Oberfläche einschließlich der Fläche der Kontaktfenster aufge­ bracht und diese Schicht wird so behandelt, daß sich ein Muster mit einer Verdrahtungsschicht 16 ausbildet, das Widerstände R1 und R2 von hohem Widerstandswert und außerdem einen Spannungs­ versorgungsanschluß Vcc bildet. Durch ein CVD-Verfahren bei ver­ ringertem Druck wird eine Siliziumnitridschicht, d. h. eine Si₃N₄-Schicht, aufgebracht, die eine Isolierschicht 27 über der Verdrahtungsschicht 16 bildet, wie dies in Fig. 5B darge­ stellt ist.

Die mit den Gateelektroden der Transistoren Q1 und Q2 über die Kontaktstellen C22 bzw. C33 verbundene Verdrahtungsschicht 16 kontaktiert auch die Bereiche d3b bzw. d4b der Transistoren Q3 bzw. Q4 in Kontaktstellen C2 bzw. C3. Auf der Isolierschicht 27 wird mit einer Dicke von etwa 500 nm eine erste Silikatglas­ schicht, z. B. eine Arsen-Silikatglasschicht 28, aufgebracht, die in Fig. 2 dargestellt ist. In dieser werden Kontaktfenster für Kontaktstellen C8 und C9 ausgebildet, die in Fig. 3 darge­ stellt sind, und zwar oberhalb der fortgesetzten Enden der er­ sten Verdrahtungsschichten 1 und 2 über den Transistoren Q3s bzw. Q4. Um die Oberfläche einzuebnen wird die Silikatglas­ schicht 28 anschließend einem Wärmeprozeß unterworfen, z. B. einer Rückfließbehandlung. In den Kontaktfenstern werden beide Verdrahtungsschichten 3 und 4 für die Kontaktstellen C8 und C9 mit den ersten Verdrahtungsschichten 1 bzw. 2 ausgebildet. Die zweiten Verdrahtungsschichten 3 und 4 werden beim Ausführungs­ beispiel durch eine Barrieremetallschicht 29 aus z. B. einer laminierten Struktur einer Ti-Schicht und einer Tin-Schicht mit einer Dicke von 100 nm und durch eine Aluminiumschicht 30 gebil­ det, die darauf mit einer Dicke von 400 nm durch Aufdampfen, Sputtern oder dergleichen aufgebracht wird. Anschließend wird die erste Metallschicht 29 in ein gewünschtes Muster geätzt.

Die zweiten Verdrahtungsschichten 3 und 4 erstrecken sich in entgegengesetzten Richtungen parallel zu den Bitleitungen, die allerdings noch nicht hergestellt sind. Beim dargestellten Aus­ führungsbeispiel fällt die Kontaktstelle C2 von oben betrachtet mit der Kontaktstelle C22 zusammen.

Nun wird eine Bedeckung 31 aus Si₃N₄ durch ein Plasma-CVD-Ver­ fahren aufgebracht, um die Spannungsfestigkeit zu erhöhen. Es folgt eine zweite Silikatglasschicht 32, z. B. aus einem Phos­ phorsilikatglas, mit einer Dicke von z. B. 600 nm.

In der zweiten Silikatglasschicht 32 und der darunterliegenden Bedeckungsschicht 31 werden Fenster für Kontaktstellen C10 und C11 zwischen den zweiten Verdrahtungsschichten 3 bzw. 4 und den Bitleitungen DL bzw. hergestellt. Eine zweite Metallschicht wird so aufgebracht, daß sie auch das Innere der Kontaktierungs­ fenster beschichtet. Sie besteht aus einer Barrieremetallschicht 33, im Beispielsfall einer Ti-Schicht von etwa 100 nm und einer Aluminiumschicht 34 einer Dicke von 900 nm. Die Schicht wird durch selektives Ätzen oder dergleichen mit einem vorgegebenen Muster versehen, wodurch die in Fig. 1 dargestellten Bitleitun­ gen DL und gebildet sind. Schließlich wird noch durch ein Plasma-CVD-Verfahren eine Oberflächenschutzschicht 35 mit einer Dicke von etwa 750 nm aufgebracht. Dadurch ist der S-RAM mit dem Ersatzschaltbild gemäß Fig. 3 hergestellt.

Beim vorstehend erläuterten Ausführungsbeispiel wurden MIS-Transistoren vom N-Kanaltyp verwendet. Werden solche vom P-Kanal­ typ eingesetzt, müssen die Leitfähigkeitstypen anderer Schichten entsprechend geändert werden.

Auch andere übliche Modifizierungen des Aufbaus oder der Her­ stellschritte sind ohne weiteres möglich. Wichtig ist aber, daß die Verbindungen zwischen den Diffusionsbereichen der Zugriffstransistoren und den Bitleitungen durch zwei Verdrahtungsschichten hergestellt werden, von denen sich die zweiten Schichten für benachbarte Transistoren in entgegengesetzten Richtungen erstrecken.

Wie oben beschrieben weist die Verdrahtungsstruktur z. B. drei polykristalline Siliziumschichten auf. Das Verwenden der vor­ stehend genannten ersten und zweiten Verdrahtungsschichten hat zur Folge, daß in jeder der Verdrahtungsschichten nur geringe Stufenhöhen auftreten, wodurch die Gefahr von Leitungsbruch be­ seitigt ist und damit die Zuverlässigkeit der Speicher verbes­ sert ist. Dadurch, daß sich die ersten Verdrahtungsschichten 1 und 2 und insbesondere die zweiten Verdrahtungsschichten 3 und 4 in jeweils entgegengesetzten Richtungen erstrecken, und daß darüber hinaus die ersten Verdrahtungsschichten 1 und 2 bis über die Gateelektroden reichen und sie dort mit den zweiten Verdrah­ tungsschichten 3 bzw. 4 verbunden sind, verringert sich der Platzanspruch für die Verdrahtung, wodurch der Abstand zwischen den Bitleitungen DL und erheblich verringert werden kann, was ein Erhöhen der Packungsdichte ermöglicht und die Zuverlässig­ keit des Bauteils noch weiter verbessert.

Claims (3)

1. Statischer RAM mit einer Speicherzelle mit einer Flipflopschaltung mit einem Paar von Treibertransistoren (Q1, Q2) und einem Paar von Zugriffstransistoren (Q3, Q4), die jeweils im wesentlichen unterhalb einer Bitleitung (DL, ) angeordnet und an diese an­ geschlossen sind, gekennzeichnet durch

• - erste Verdrahtungsschichten (1, 2), die jeweils mit Diffusionsbereichen (d3a, d4a) der Zugriffstransistoren (Q3, Q4) verbunden sind, und
• - zweite Verdrahtungsschichten (3, 4), die im wesentlichen oberhalb der ersten Verdrah­ tungsschichten angeordnet und mit diesen jeweils verbunden sind, wobei die jeweils miteinander verbundenen ersten und zweiten Verdrahtungsschichten entlang der Bitleitungen zueinander versetzt angeordnet sind und die Versetzungsrichtungen einander entgegengesetzt sind.

2. Statischer RAM nach Anspruch 1, dadurch gekennzeichnet, daß sich die ersten Ver­ drahtungsschichten (1, 2) bis über eine Gateelektrode der eigenen oder einer benachbarten Speicherzelle erstrecken.

3. Statischer RAM nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die ersten Verdrahtungsschichten (1, 2) jeweils eine polykristalline Siliziumschicht (13A) enthalten.