DE3840560A1

DE3840560A1 - Halbleitereinrichtung und verfahren zum herstellen einer solchen

Info

Publication number: DE3840560A1
Application number: DE3840560A
Authority: DE
Inventors: Hiroji Ozaki; Ikuo Ogoh; Yoshinori Okumura; Masao Nagotomo; Wataru Wakamiya
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-12-03
Filing date: 1988-12-01
Publication date: 1989-06-15
Also published as: JPH01147843A

Description

Die vorliegende Erfindung betrifft eine Halbleitereinrichtung und ein Verfahren zum Herstellen einer solchen und insbeson dere eine Halbleitereinrichtung und ein Verfahren zum Her stellen einer solchen, bei der der Verdrahtungswiderstand in einer Verdrahtungsschicht stabilisiert ist.

Fig. 1 ist ein Blockschaltbild, das ein Beispiel eines all gemeinen Aufbaus eines Direktzugriffsspeichers (random access memory, RAM) zeigt. Gemäß Fig. 1 weist ein Speicherzellenfeld 101 eine Mehrzahl von (nicht gezeigten) Wortleitungen und Bitleitungen auf, die so angeordnet sind, daß sie sich mit einander schneiden, wobei an jedem Schnittpunkt zwischen einer Wortleitung und einer Bitleitung eine Speicherzelle vorgesehen ist. Die Speicherzelle wird entsprechend des Schnittpunktes zwischen einer von einem X-Adressenpuffer decodierer 102 ausgewählten Wortleitung und einer von einem Y-Adressenpufferdecodierer 103 ausgewählten Bitleitung ausge wählt. Daten werden in die ausgewählte Speicherzelle einge schrieben bzw. aus der ausgewählten Speicherzelle ausgelesen, und das Dateneinschreiben bzw. -auslesen wird durch ein an eine Lese-Schreib-Steuerschaltung 104 angelegtes Lese- Schreib-Steuersignal R/W ausgeführt. Beim Einschreiben von Daten werden Eingangsdaten Din über die Lese-Schreib- Steuerschaltung 104 an die ausgewählte Speicherzelle ange legt. Andererseits werden beim Datenauslesen in der ausge wählten Speicherzelle gespeicherte Daten nach Erfassen durch einen Leseverstärker 105 verstärkt und extern über einen Datenausgabepuffer 106 als Ausgangsdaten Dout ausgegeben.

Fig. 2 ist ein Ersatzschaltbild einer dynamischen Speicher zelle, das zum Beschreiben des Lese-Schreib-Betriebs der Speicherzelle gezeigt wird.

Gemäß Fig. 2 weist die dynamische Speicherzelle einen Satz aus einem Feldeffekttransistor 108 und einem Kondensator 109 auf, wobei die Gateelektrode des Feldeffekttransistors 108 mit einer Wortleitung 110 verbunden ist und wobei die Source- und die Drain-Elektrode mit dem Kondensator 109 bzw. mit einer Bitleitung 107 verbunden sind. Da der Feldeffekt transistor 108 leitend wird, wenn ein vorbestimmtes Potential an die Wortleitung 110 angelegt wird, wird beim Einschreiben von Daten eine an die Bitleitung 107 angelegte elektrische Ladung im Kondensator 109 gespeichert. Da andererseits der Feldeffekttransistor 108 leitend wird, wenn ein vorbestimmtes Potential an die Wortleitung angelegt wird, wird beim Aus lesen von Daten eine im Kondensator 109 gespeicherte elek trische Ladung über die Bitleitung 107 entnommen.

Fig. 3 ist eine Draufsicht auf einen Speicherabschnitt des dynamischen RAM. Fig. 4 ist eine Schnittansicht entlang einer Linie IV-IV in Fig. 3.

Anhand der beiden Figuren wird ein Aufbau beschrieben. Ein Feldoxidfilm 2 wird auf einer vorbestimmten Position der Hauptoberfläche eines Halbleitersubstrats 1 gebildet, und ein aktives Gebiet 107 wird von angrenzenden Elementen durch diesen Feldoxidfilm 2 getrennt. Der RAM weist eine Mehrzahl von auf dem aktiven Gebiet 107 gebildeten Paaren aus MOSFET und Kondensatoren auf. Der MOSFET weist als Source- bzw. Drain-Gebiete dienende, auf der Hauptoberfläche des Halb leitersubstrats 1 gebildete Störstellengebiete 51 und 52 sowie eine als eine Gateelektrode dienende, durch einen Oxid film 42 auf dem Gebiet zwischen den Störstellengebieten 51 und 52 gebildete Wortleitung 32 auf. Der Kondensator weist ein mit dem Störstellengebiet 52 verbundenes Störstellenge biet 52 a und eine über dem Störstellengebiet 52 a und dem Feldoxidfilm 2 durch den Kondensatorisolierfilm 7 gebildete Zellenplatte 3 auf.

In Fig. 3 ist ein durch eine Strich-Punkt-Linie gekennzeich neter Abschnitt 108 eine Öffnung der Zellenplatte 3. Ein Zwischenschichtisolierfilm 4, der aus einem Oxidfilm gebildet ist, um den MOSFET und den Kondensator zu bedecken, ist ge bildet. Ein Kontaktloch 5 ist im Zwischenschichtisolierfilm 4 derart vorgesehen, daß der Verbindungsabschnitt des Stör stellengebietes 51 belichtet werden kann. Eine Bitleitung 9 ist auf dem Zwischenschichtisolierfilm 4 gebildet, und die Bitleitung 9 ist mit dem Verbindungsabschnitt des Stör stellengebietes 51 durch das Kontaktloch 5 verbunden.

Der so aufgebaute RAM führt Lese-Schreib-Betrieb durch Anle gen eines vorbestimmten Potentials, nachdem die Wortleitung 32 ausgewählt ist und das Gebiet unter der Wortleitung zwi schen den Störstellengebieten 51 und 52 leitend gemacht wor den ist, aus. Die Fig. 5A-5D sind Schnittansichten, die die Schritte eines Herstellungsverfahrens einer Halblei tereinrichtung zeigen.

Anhand dieser Figuren wird im folgenden das Herstellungsver fahren beschrieben.

Gemäß Fig. 5A wird ein Feldoxidfilm 2 auf einem vorbestimmten Abschnitt eines Halbleitersubstrats 1 vom, zum Beispiel, P-Typ gebildet.

Dann werden gemäß Fig. 5B Ionen des dem Halbleitersubstrat 1 entgegengesetzten Leitfähigkeitstyps in einem vorbestimmten Gebiet auf der Hauptoberfläche des Halbleitersubstrats 1 implantiert, und dann wird eine Störstellenschicht 52 a aus einer Diffusionsschicht des dem Halbleitersubstrat 1 entge gengesetzten Leitfähigkeitstyps durch Wärmebehandlung ge bildet. Dann wird ein Oxidfilm 7 auf der gesamten Hauptober fläche des Halbleitersubstrats 1 einschließlich eines Zwi schenschichtisolierfilms 2 gebildet. Der Oxidfilm 7 dient als Kondensatorisolierfilm.

Gemäß Fig. 5B wird über der gesamten Oberfläche Polysilizium durch ein CVD-Verfahren gebildet, und eine Zellenplatte 3 mit einem planen Abschnitt einer vorbestimmten Konfiguration wird durch Fotolithografie und Ätzen gebildet. Danach wird der andere Abschnitt als der unter der Zellenplatte 3 befind liche Oxidfilm 7 entfernt.

Gemäß Fig. 5C wird ein Oxidfilm 42 (Gateoxidfilm) auf der gesamten Hauptoberfläche des Halbleitersubstrats 1 ein schließlich der Zellenplatte 3 gebildet. Dann werden Poly silizium und warmfestes Silizid nacheinander auf der gesamten Oberfläche gebildet, und Wortleitungen 31, 32 und 33 werden auf einem vorbestimmten Abschnitt durch Fotolithografie und Ätzen gebildet. Dann werden Ionen des dem Halbleitersubstrat 1 entgegengesetzten Leitfähigkeitstyps auf der Hauptoberflä che des belichteten Halbleitersubstrats 1 implantiert, und Störstellengebiete 51 und 52, die aus einer Diffusionsschicht des dem Halbleitersubstrat 1 entgegengesetzten Leitfähig keitstyps gebildet sind, werden durch Wärmebehandlung ge bildet.

Danach wird ein Zwischenschichtisolierfilm 4 durch Abscheiden eines Oxidfilms nach einem CVD-Verfahren auf der gesamten Hauptoberfläche des Halbleitersubstrats 1 einschließlich der Wortleitungen 31, 32 und 33 gebildet.

Gemäß Fig. 5D wird ein Kontaktloch 5, das den Verbindungsab schnitt des Störstellengebiets 51 erreicht, durch Ätzen eines vorbestimmten Abschnitts des Zwischenschichtisolierfilms 4 unter Verwendung der Fotolithografie gebildet. Schließlich wird Aluminium, warmfestes Metallsilizid, ein warmfestes Metall oder dergleichen auf dem Zwischenschichtisolierfilm 4 und auch im Kontaktloch 5 gebildet, und durch Strukturie rung desselben wird eine mit dem Verbindungsabschnitt des Störstellengebiets 51 in Verbindung befindliche Bitleitung 9 gebildet.

Die Halbleitereinrichtung ist wie oben beschrieben aufgebaut. Da jedoch die Integrationsdichte der Halbleitereinrichtung erhöht wird, wird der Formfaktor des Kontaktloches groß. Der Zahlenwert des Formfaktors gibt das Verhältnis Y/X der Tiefe Y zur Breite X des Kontaktloches an.

Gemäß Fig. 4 ist die Filmdicke eines die Bitleitung 9 dar stellenden Schreibelements in einem Abschnitt, der in der Abbildung mit A gekennzeichnet ist, das heißt, in einem Ab schnitt der inneren Wand des Kontaktloches 5, manchmal extrem dünn, wenn der Formfaktor des Kontaktloches groß wird. So wird zum Beispiel im Fall von Al-Si-Verdrahtung der Verdrah tungswiderstand im Kontaktabschnitt aufgrund dieses dünnen Films erhöht, und der Migrationswiderstand geht verloren. Der Begriff der Migration bezeichnet hier eine Fehlerart, bei welcher ein Aluminiumatom durch einen Stromfluß in der Al-Si-Verdrahtung wandert und dadurch verursacht, daß die Verdrahtung unterbrochen wird. Als eine solche Migration ist die Elektromigration wohlbekannt. Durch diese Elektro migration wird die Stromdichte im unebenen Filmabschnitt so hoch, daß Hitze erzeugt wird, wodurch das Unterbrechen der Verdrahtung verursacht wird. Bei der in Fig. 4 darge stellten Halbleitereinrichtung ist das Problem dieser Elek tromigration bedeutend, da der durch Zerstäuben gebildete Al-Si-Filmabschnitt in dem in der Figur mit A gekennzeichne ten Abschnitt nicht gleichmäßig ist.

Weiterhin wirft ein Herstellungsverfahren der vorstehend beschriebenen Halbleitereinrichtung folgende Probleme auf.

Fig. 6A ist eine Ansicht, bei der die Bitleitung 9 struktu riert ist, und diese Figur ist eine Schnittansicht entlang einer Linie VI-VI in Fig. 4.

Gemäß Fig. 6A ist Aluminium, warmfestes Metallsilizid, warm festes Metall oder dergleichen auf dem Zwischenschichtiso lierfilm 4 und in demKontaktloch 5 gebildet, und ein Ätzlack muster 10 ist darauf gebildet. Obwohl das Ätzlackmuster 10 im allgemeinen genau in Übereinstimmung mit der Position des Kontaktloches 5 gebildet wird, ist es manchmal verscho ben, wie in der Figur dargestellt ist. In diesem Falle wird gemäß Fig. 6B die Hauptoberfläche des Halbleitersubstrats 1 durch Ätzen der Bitleitung 9 unter Verwendung des versetz ten Ätzlackmusters 10 freigelegt. Da ein beim Ätzvorgang von Al-Si der Bitleitung verwendetes Ätzgas kein gesondertes Verhalten gegenüber Silizium zeigt, wenn die Hauptoberfläche des Halbleitersubstrats 1 wie oben beschrieben freigelegt ist, wird die Hauptoberfläche des Halbleitersubstrats 1, wie in Fig. 6B gezeigt ist, ebenfalls geätzt, und das als eine Source-/Drain-Schicht dienende Störstellengebiet 51 wird durchbrochen. Als ein Ergebnis tritt vom unterbrochenen Abschnitt B Al-Si in das Halbleitersubstrat 1 ein, wenn nach dem Strukturieren mit Al-Si getempert wird, wodurch eine Leckquelle entsteht, die ein Sinken der Ausbeute verur sacht.

Um diese Probleme zu lösen, wird in IEDM 86-66 eine Technik veröffentlicht, nach der ein Metall, wie etwa Wolfram, selek tiv in einem Durchgangsloch vergraben wird und bei dem eine Verdrahtungsschicht darauf gebildet wird. Diese Technik weist jedoch insofern ein Problem auf, als es schwierig ist, den Prozeß zu steuern, und wenn die Verdrahtungsschicht darauf gebildet ist, ist die Adhäsion zwischen der Verdrahtungs schicht und dem vergrabenen Metall nicht gut.

Aufgabe der Erfindung ist es, die oben genannten Probleme zu lösen und insbesondere eine Halbleitereinrichtung vorzu sehen, bei der der Verdrahtungswiderstand stabilisiert ist.

Aufgabe der Erfindung ist es ebenfalls, ein Verfahren zum Herstellen einer Halbleitereinrichtung zu schaffen, bei der das Ätzen einer Bitleitung ohne Beschädigung einer Diffu sionsschicht eines Halbleitersubstrats erfolgen kann.

Diese Aufgabe wird gelöst durch eine Halbleitereinrichtung, die eine leitende Einrichtung mit einem Verbindungsabschnitt, einen auf der leitenden Einrichtung gebildeten Zwischen schichtisolierfilm, wobei der Zwischenschichtisolierfilm ein derart gebildetes Loch aufweist, daß der Verbindungsab schnitt der leitenden Einrichtung freigelegt werden kann, eine auf einem ersten leitenden Material gebildete vergrabene Schicht, die im wesentlichen im Kontaktloch des mit dem Ver bindungsabschnitt der leitenden Einrichtung elektrisch zu verbindenden Zwischenschichtisolierfilms vergraben ist, wobei das erste leitende Material Polysilizium oder dotiertes Poly silizium ist, und eine auf dem Zwischenschichtisolierfilm einschließlich der freigelegten Oberfläche der vergrabenen Schicht gebildete und elektrisch mit der vergrabenen Schicht verbundene Verdrahtungsschicht aufweist.

Die Aufgabe wird weiterhin gelöst durch ein Verfahren zum Herstellen einer Halbleitereinrichtung mit den Schritten Vorbereiten eines Halbleitersubstrats, auf dem ein Zwischen schichtisolierfilm mit einem Kontaktloch gebildet wird, Abscheiden eines ersten leitenden Materials in dem Kontakt loch und auf dem Zwischenschichtisolierfilm, wobei das erste leitende Material Polysilizium oder dotiertes Polysilizium ist, Bilden einer vom ersten leitenden Material im Kontakt loch gebildeten vergrabenen Schicht durch Rückätzen des lei tenden Materials und Bilden einer Verdrahtungsschicht auf der freigelegten Oberfläche der vergrabenen Schicht und des Zwischenschichtisolierfilms.

Mit der vorliegenden Erfindung wird eine hochzuverlässige Halbleitereinrichtung zur Verfügung gestellt, bei der der Verdrahtungswiderstand stabilisiert ist, da die Gleichmäßig keit der Filmdicke der Verdrahtung stark verbessert worden ist und da auch die migrationsbedingte Ausbrennrate der Ver drahtung gesenkt worden ist. Da weiterhin das in einem Kon taktloch vergrabene erste leitende Material Polysilizium oder dotiertes Polysilizium ist, ist die Adhäsion der darauf gebildeten Verdrahtungsschicht verbessert.

Mit der Erfindung wird auch ein Verfahren zum Herstellen der Halbleitereinrichtung zur Verfügung gestellt, bei dem eine hohe Ausbeute ohne Beschädigung der Diffusionsschicht des Halbleitersubstrats beim Ätzen der Bitleitung erwartet werden kann, selbst wenn das Ätzlackmuster mehr oder weniger verschoben ist, da das erste leitende Material im Kontaktloch vergraben ist.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild, das ein Beispiel für einen Aufbau eines allgemeinen RAM darstellt;

Fig. 2 ein Ersatzschaltbild einer dynamischen Speicher zelle, das zur Beschreibung des Schreib-/Lese- Betriebs der Speicherzelle dient;

Fig. 3 eine Draufsicht auf einen Speicherabschnitt des DRAM;

Fig. 4 eine Schnittansicht entlang einer Linie IV-IV in Fig. 3;

Fig. 5A bis 5D Schnittansichten, die die Prozesse eines Herstel lungsverfahrens eines DRAM darstellen;

Fig. 6A und 6B Schnittansichten, die ein Problem des Herstel lungsverfahrens des DRAM aufzeigen;

Fig. 7 eine Schnittansicht, die eine Halbleitereinrich tung in einer erfindungsgemäßen Ausführungsform darstellt;

Fig. 8 eine Schnittansicht, die eine Halbleitereinrich tung in einer weiteren erfindungsgemäßen Ausfüh rungsform darstellt; und

Fig. 9A bis 9F Schnittansichten der Einrichtung, die einen Her stellungsprozeß der Halbleitereinrichtung in einer erfindungsgemäßen Ausführungsform darstellen.

Anhand der Figuren wird nun eine Ausführungsform der vorlie genden Erfindung beschrieben. Fig. 7 ist eine Schnittansicht, die eine Halbleitereinrichtung in einer erfindungsgemäßen Ausführungsform darstellt. Da die Draufsicht des Speicherzel lenabschnitts der Halbleitereinrichtung die gleiche ist wie in Fig. 3, wird eine Abbildung derselben ausgelassen.

Anhand der Fig. 3 und 7 wird nun ein Aufbau beschrieben. Ein Feldoxidfilm 2 wird in einer vorbestimmten Position einer Hauptoberfläche eines Halbleitersubstrats 1 gebildet, und ein aktives Gebiet 107 wird von angrenzenden Elementen durch diesen Feldoxidfilm 2 getrennt. Ein RAM weist eine Mehrzahl von Paaren aus MOSFET und Kondensatoren, die auf dem aktiven Gebiet 107 gebildet sind, auf. Der MOSFET weist Störstellen gebiete 51 und 52, die als Source-/Drain-Gebiete dienen und auf der Hauptoberfläche des Halbleitersubstrats 1 gebildet sind, und eine Wortleitung 32, die als eine Gateelektrode dient und auf dem Gebiet zwischen den Störstellengebieten 51 und 52 durch einen Oxidfilm 42 (Gateoxidfilm) gebildet ist, auf. Der Kondensator weist ein mit dem Störstellengebiet 52 verbundenes Störstellengebiet 52 a und eine auf dem Stör stellengebiet 52 a und dem Feldoxidfilm 2 durch den Kondensa torisolierfilm 7 gebildete Zellenplatte 3 auf. Ein aus einem Oxidfilm gebildeter Zwischenschichtisolierfilm 4 ist so ge bildet, daß er den MOSFET und den Kondensator bedeckt. Ein Kontaktloch 5 ist in dem Zwischenschichtisolierfilm 4 derart gebildet, daß der Verbindungsabschnitt des Störstellengebie tes 51 freigelegt werden kann. Eine vergrabene Schicht bzw. eine vergrabene Insel (buried layer) 11, die im wesentlichen im Kontaktloch 5 eingefüllt werden soll, wird im Kontaktloch 5 gebildet. Die vergrabene Schicht 11 ist aus dotiertem Poly silizium, das mit Phosphor zu etwa 10¹⁸-10²⁰ cm^-3 dotiert ist, oder durch Implantieren von Polysilizium mit Phosphor zu ungefähr 10²⁰ cm^-3 durch Ionenimplantation oder durch Implantieren von Polysilizium mit Arsen zu etwa 10²⁰- 10²¹ cm^-3 durch Ionenimplantation gebildet. Eine elektrisch mit dieser vergrabenen Schicht 11 verbundene Bitleitung 9 wird auf dem Zwischenschichtisolierfilm 4 und der freigeleg ten Oberfläche der vergrabenen Schicht 11 gebildet. Die Bit leitung 9 wird aus dotiertem Polysilizium, aus Silizid, das durch Reaktion von Polysilizium mit einem Material wie etwa warmfestem Metall, zum Beispiel Mo, W, TiP und dergleichen, erhalten wird, aus dem einen mit Polyzid-Struktur, bei dem ein Metall auf Polysilizium oder auf dotiertem Polysilizium aufgebracht ist, wie etwa MoSi/Polysilizium, WSi/Polysili zium, TiSi/Polysilizium, usw. oder aus einem Metall selbst, wie etwa MoSi, WSi, TiSi oder dergleichen gebildet. Gemäß der Halbleitereinrichtung dieser Ausführungsform kann der Verdrahtungswiderstand stabilisiert werden, und ein Ausbrenn ausfall der Verdrahtung aufgrund der Migration wird nicht verursacht, da die Gleichmäßigkeit der Filmdicke der Verdrah tung (der Bitleitung 9 und der vergrabenen Schicht 11) stark verbessert ist. Da die in das Kontaktloch 5 eingefüllte ver grabene Schicht 11 aus Polysilizium oder dotiertem Polysili zium gebildet ist, ist die Adhäsion mit der darauf gebildeten Bitleitung verbessert.

Für ein derart aufgebautes RAM werden die Störstellengebiete 51 und 52 beim Einschreiben von Daten leitend, wenn ein vor bestimmtes Potential an die Wortleitung 32 angelegt wird, und eine an die Bitleitung 9 angelegte elektrische Ladung wird durch die vergrabene Schicht 11 und die Störstellen gebiete 51 und 52 im Kondensator gespeichert. Andererseits wird beim Auslesen von Daten eine im Kondensator gespeicherte elektrische Ladung durch die vergrabene Schicht 11 und die Bitleitung 9 abgenommen, wenn ein vorbestimmtes Potential an die Wortleitung 32 angelegt wird, da die Störstellenge biete 51 und 52 leitend werden.

Anhand der Fig. 9A bis 9F wird nun ein Verfahren zum Her stellen einer so aufgebauten Halbleitereinrichtung beschrie ben.

Gemäß Fig. 9A wird ein Feldoxidfilm 2 an einem vorbestimmten Abschnitt eines Halbleitersubstrats 1 zum Beispiel vom P- Typ gebildet.

Gemäß Fig. 9B werden Ionen eines dem Halbleitersubstrat 1 entgegengesetzten Leitfähigkeitstyps in einem vorbestimmten Bereich der Hauptoberfläche des Halbleitersubstrats 1 implan tiert, und es wird eine aus einer Diffusionsschicht eines dem Halbleitersubstrat 1 entgegengesetzten Leitfähigkeitstyps gebildete Störstellenschicht 52 a auf dem Wege der Wärmebe handlung gebildet. Dann wird ein Oxidfilm 7 auf der Haupt oberfläche des Halbleitersubstrats 1 und dem Zwischenschicht isolierfilm 4 gebildet. Der Oxidfilm 7 dient als ein Konden satorisolierfilm. Dann wird Polysilizium auf der gesamten Oberfläche durch ein CVD-Verfahren abgeschieden, und eine Zellenplatte 3 mit einem planen Abschnitt einer vorbestimm ten Konfiguration wird durch ein fotolithografisches und ein Ätzverfahren gebildet. Danach wird der andere Oxidfilm als der Oxidfilm 7, der unter der Zellenplatte 3 existiert, entfernt.

Gemäß Fig. 9C wird ein Oxidfilm 42 (Gateoxidfilm) auf der Hauptoberfläche des Halbleitersubstrats 1 und der Zellen platte 3 gebildet. Dann werden Polysilizium und das warmfeste Metallsilizid nacheinander auf der Oberfläche und den Wort leitungen 31, 32 und 33 auf einer vorbestimmten Position durch Fotolithografie und Ätzen gebildet. Ionen eines dem Halbleitersubstrat entgegengesetzten Leitfähigkeitstyps wer den auf der Hauptoberfläche des freigelegten Halbleitersub strats 1 implantiert, und die Störstellengebiete 51 und 52 aus einer Diffusionsschicht des dem Halbleitersubstrat 1 entgegengesetzten Leitfähigkeitstyps werden auf dem Wege der Wärmebehandlung gebildet.

Danach wird ein Oxidfilm auf der Hauptoberfläche des Halb leitersubstrats 1 und den Wortleitungen 31, 32 und 33 durch ein CVD-Verfahren abgeschieden, um einen Zwischenschichtiso lierfilm 4 zu schaffen.

Gemäß Fig. 9D wird ein den Verbindungsabschnitt des Stör stellengebiets 51 erreichendes Kontaktloch 5 durch Ätzen eines vorbestimmten Abschnitts des Zwischenschichtisolier films 4 unter Verwendung einer fotolithografischen Technik gebildet. Dann wird ein leitendes Material 11 auf dem Zwi schenschichtisolierfilm 4 und dem Kontaktloch 5 abgeschieden.

Das erste leitende Material 11 ist dotiertes Polysilizium, das mit Phosphor auf 10¹⁸-10²⁰ cm^-3 dotiert ist. In dem Fall, in dem das erste leitende Material 11 nicht-dotiertes Polysilizium ist, werden etwa 10²⁰ cm^-3 Phosphor oder 10²⁰- 10²¹ cm^-3 Arsen angewendet, bevor ein hiernach zu beschrei bendes zweites leitendes Material abgeschieden wird.

Gemäß Fig. 9E wird das erste leitende Material 11 bis auf die Oberfläche des Zwischenschichtisolierfilms 4 rückgeätzt, so daß das erste leitende Material 11 im Kontaktloch 5 ange füllt werden kann. Beim Füllen des ersten leitenden Materials 11 in das Kontaktloch 5 kommt die freigelegte Oberfläche des Störstellengebiets 51 nicht aus der Oberfläche heraus.

Gemäß Fig. 9F wird eine Verdrahtungsschicht eines zweiten leitenden Materials auf der freigelegten Oberfläche der ver grabenen Schicht 11 aus dem ersten leitenden Material und des Zwischenschichtisolierfilms 4 abgeschieden. Eine Bitlei tung wird durch Strukturieren dieser Verdrahtungsschicht 2 gebildet. Das zweite leitende Material wird aus dotiertem Polysilizium, aus Silizid, das durch Reaktion von Polysili zium mit einem Material, wie etwa einem warmfesten Material, zum Beispiel Mo, W, Ti, Pt und dergleichen, erhalten wird, aus dem einen mit Polyzidstruktur, bei dem ein Metall auf Polysilizium oder dotiertem Polysilizium aufgebracht ist, wie etwa MoSi/Polysilizium, WSi/Polysilizium oder PiSi/Poly silizium oder ein Metall selbst, wie etwa MoSi, WSi, TiSi und dergleichen, gebildet. Das heißt, als das die Bitleitung 9 bildende zweite leitende Material kann dasjenige mit einem spezifischen Widerstand, der gleich oder niedriger als jener des ersten leitenden Materials, das die vergrabene Schicht bildet, ausgewählt werden. Auf diese Weise wird die vergra bene Schicht auf ohmsche Weise mit der Bitleitung verbunden.

Bezüglich des ersten und des zweiten leitenden Materials wird bevorzugt, daß beim Trockenätzen und beim Naßätzen die Ätzrate des zweiten leitenden Materials höher ist als die des ersten leitenden Materials. Dadurch wird die vergrabene Schicht 11, wenn das zweite leitende Material zum Bilden der Bitleitung geätzt wird, durch das Ätzen nicht nachteilig beeinflußt, selbst wenn die Position der vergrabenen Schicht aus dem ersten leitenden Material mehr oder weniger gegenüber der der Bitleitung 9 aus dem zweiten leitenden Material ver setzt ist.

Wie oben beschrieben ist, kann gemäß des Herstellungsverfah rens in dieser Ausführungsform, da das erste leitende Mate rial im Kontaktloch 5 eingefüllt ist, beim Ätzen der Bitlei tung eine hohe Erfolgsrate ohne Beschädigung der Diffusions schicht des Halbleitersubstrats 1 erwartet werden, selbst wenn das Ätzlackmuster, wie in Fig. 6A gezeigt ist, versetzt ist.

Weiterhin gibt es einige Fälle, bei denen die Verdrahtung beim Herstellungsprozeß noch einmal ausgeführt werden muß. Gemäß des bisher verwendeten Verfahrens konnte die Diffu sionsschicht des Halbleitersubstrats 1 beschädigt werden, wenn die Bitleitung entfernt wurde, aber gemäß des erfin dungsgemäßen Herstellungsverfahrens wird die Diffusions schicht nicht beschädigt, da das erste leitende Material im Kontaktloch vergraben ist, so daß die freigelegte Ober fläche der Diffusionsschicht (Störstellengebiet 51) nicht aus der Oberfläche hervorkommt. Da insbesondere die Verdrah tung noch einmal einfach ausgeführt werden kann, ist die Produktionsausbeute erheblich verbessert.

Fig. 8 ist eine Schnittansicht einer weiteren erfindungsge mäßen Ausführungsform. Die Ausführungsform, die in Fig. 8 dargestellt ist, ist die gleiche wie jene in Fig. 7 mit Aus nahme des folgenden Punktes. Da gleiche Bezugszeichen für gleiche oder entsprechende Abschnitte verwendet werden, wird eine Beschreibung derselben ausgelassen.

Die Ausführungsform der vorliegenden Erfindung in Fig. 8 unterscheidet sich von der Ausführungsform, die in Fig. 7 gezeigt ist, insofern, als die Bitleitung einen zweilagigen Verdrahtungsaufbau mit dem zweiten leitenden Material und einem dritten leitenden Material aufweist. Das dritte lei tende Material wird aus Metallen, wie etwa MoSi, WSi, TiSi und dergleichen ausgewählt. Mit diesem Aufbau kann die gleiche Wirkung erzielt werden wie mit der Ausführungsform in Fig. 7.

Obwohl bei dem oben erwähnten Ausführungsbeispiel ein Verbin dungsabschnitt zwischen einem auf der Hauptoberfläche des Halbleitersubstrats 1 gebildeten Source-/Drain-Gebiet 51 des MOSFET und der auf dem Zwischenschichtisolierfilm 4 ge bildeten Bitleitung 9 beschrieben worden ist, ist die vor liegende Erfindung nicht darauf beschränkt. So kann zum Bei spiel die gleiche Wirkung erhalten werden wie bei dieser Ausführungsform, selbst wenn die vorliegende Erfindung auf die Verbindung zwischen der auf dem Halbleitersubstrat gebil deten Verdrahtungsschicht und der auf dieser Verdrahtungs schicht durch den Zwischenschichtisolierfilm gebildeten Ver drahtungsschicht angewendet wird.

Außerdem ist in der oben aufgeführten Ausführungsform, bei der ein Halbleitersubstrat vom P-Typ dargestellt worden ist, die Erfindung nicht darauf beschränkt, so daß ein Halbleiter substrat vom N-Typ verwendet werden kann.

Claims

1. Halbleitereinrichtung, die
eine leitende Einrichtung mit einem Verbindungsabschnitt,
einen auf der leitenden Einrichtung gebildeten Zwischen schichtisolierfilm (4), wobei der Zwischenschichtisolierfilm (4) ein Kontaktloch (5) aufweist, das derart gebildet ist, daß der Verbindungsabschnitt der leitenden Einrichtung frei gelegt werden kann,
eine aus einem ersten leitenden Material gebildete vergrabene Schicht (11), die im wesentlichen im Kontaktloch (5) des Zwischenschichtisolierfilms (4) vergraben ist, um elektrisch mit dem Verbindungsabschnitt der leitenden Einrichtung verbun den zu werden, wobei das erste leitende Material Polysilizium oder dotiertes Polysilizium ist, und
eine auf dem Zwischenschichtisolierfilm (4) einschließlich der freigelegten Oberfläche der vergrabenen Schicht (11) gebildete und elektrisch mit der vergrabenen Schicht (11) verbundene Verdrahtungsschicht aufweist.

2. Halbleitereinrichtung, die
ein Halbleitersubstrat (1) mit einer Hauptoberfläche,
einen MOSFET mit einem Paar Source-/Drain-Gebieten (51, 52), die auf der Hauptoberfläche des Halbleitersubstrats (1) ge bildet sind und einen dem Halbleitersubstrat entgegengesetz ten Leitfähigkeitstyp aufweisen, und einer Gateelektrode, die auf der Hauptoberfläche des Halbleitersubstrats (1) zwi schen den Source-/Drain-Gebieten (51, 52) durch einen Gate isolierfilm (42) gebildet ist,
einen Zwischenschichtisolierfilm (4), der auf der Hauptober fläche des Halbleitersubstrats (1) so gebildet ist, daß er die Gateelektrode bedeckt, wobei der Zwischenschichtisolier film (4) ein Kontaktloch (5) aufweist, das so gebildet ist, daß der Verbindungsabschnitt der Source-/Drain-Gebiete (51, 52) freigelegt werden kann,
eine aus einem ersten leitenden Material gebildete vergrabene Schicht (11), die im wesentlichen im Kontaktloch (5) des Zwischenschichtisolierfilms (4) vergraben und mit einem der Source-/Drain-Gebiete (51, 52) elektrisch verbunden ist, wobei das erste leitende Material Polysilizium oder dotiertes Polysilizium ist, und
eine Verdrahtungsschicht, die auf dem Zwischenschichtisolier film (4) einschließlich der freigelegten Oberfläche der ver grabenen Schicht (11) gebildet und mit der vergrabenen Schicht (11) elektrisch verbunden ist, aufweist.

3. Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Verdrahtungsschicht eine aus einem zweiten leitenden Material gebildete einschichtige Verdrahtungsstruktur aufweist.

4. Halbleitereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß der elektrische Widerstand des zweiten leitenden Materials gleich oder kleiner ist als jener des ersten leitenden Materials.

5. Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Verdrahtungsschicht eine aus dem zweiten leitenden Material und einem dritten leiten den Material gebildete zweischichtige Verdrahtungsstruktur aufweist.

6. Halbleitereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß auf dem Halbleitersubstrat (1) ein Kondensator gebildet ist.

7. Verfahren zum Herstellen einer Halbleitereinrichtung mit Vorbereiten eines Halbleitersubstrats (1), auf dem ein Zwischenschichtisolierfilm (4) mit einem Kontaktloch (5) gebildet wird,
Abscheiden eines ersten leitenden Materials im Kontaktloch (5) und auf dem Zwischenschichtisolierfilm (4), wobei das erste leitende Material Polysilizium oder dotiertes Poly silizium ist,
Bilden einer vergrabenen Schicht aus dem ersten leitenden Material im Kontaktloch (5) durch Rückätzen des ersten lei tenden Materials und
Bilden einer Verdrahtungsschicht auf der freigelegten Ober fläche der vergrabenen Schicht (11) und dem Zwischenschicht isolierfilm (4).

8. Verfahren zum Herstellen einer Halbleitereinrichtung mit Vorbereiten eines Halbleitersubstrats (1) mit einer Haupt oberfläche,
Bilden eines MOSFET mit einem Paar Source-/Drain-Gebieten (51, 52), die einen dem Halbleitersubstrat (1) entgegenge setzten Leitfähigkeitstyp aufweisen, auf der Hauptoberfläche des Halbleitersubstrats (1) und einer Gateelektrode auf der Hauptoberfläche des Halbleitersubstrats (1) zwischen den Source-/Drain-Gebieten (51, 52) durch einen Gateisolierfilm (42),
Bilden eines Zwischenschichtisolierfilms (4) auf der Haupt oberfläche des Halbleitersubstrats (1) derart, daß die Gate elektrode bedeckt wird,
Öffnen eines Kontaktlochs (5) in dem Zwischenschichtisolier film (4) derart, daß der Verbindungsabschnitt der Source-/ Drain-Gebiete (51, 52) des MOSFET freigelegt werden kann, Abscheiden eines ersten leitenden Materials im Kontaktloch (5) und auf dem Zwischenschichtisolierfilm (4), wobei das erste leitende Material Polysilizium oder dotiertes Poly silizium ist,
Bilden einer vergrabenen Schicht (11) aus dem ersten leiten den Material im Kontaktloch (5) durch Rückätzen des ersten leitenden Materials und
Bilden einer Verdrahtungsschicht auf der freigelegten Ober fläche der vergrabenen Schicht (11) und dem Zwischenschicht isolierfilm (4).

9. Verfahren zum Herstellen einer Halbleitereinrichtung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß das Bilden der Verdrahtungs schicht den Schritt des Bildens eines zweiten leitenden Materials auf der freigelegten Oberfläche der vergrabenen Schicht (11) und dem Zwischenschichtisolierfilm (4) aufweist.

10. Verfahren zum Herstellen einer Halbleitereinrichtung nach Anspruch 7 oder 8,
dadurch gekennzeichnet, daß das Bilden der Verdrahtungs schicht die Schritte
Bilden eines zweiten leitenden Materials auf der freigelegten Oberfläche der vergrabenen Schicht (11) und dem Zwischen schichtisolierfilm (4) und
Bilden eines dritten leitenden Materials auf dem zweiten leitenden Material aufweist.

11. Verfahren zum Herstellen einer Halbleitereinrichtung nach einem der Ansprüche 7 bis 10, gekennzeichnet durch den Schritt des Bildens eines Konden sators im Halbleitersubstrat (1).