DE3153137C2

DE3153137C2 -

Info

Publication number: DE3153137C2
Application number: DE3153137A
Authority: DE
Inventors: Fujio Yokohama Jp Masuoka
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1980-01-25
Filing date: 1981-01-23
Publication date: 1989-11-02
Also published as: DE3102175C2; DE3102175A1; GB2070329B; US4432073A; GB2070329A

Description

Die Erfindung betrifft eine Halbleiter-Speichervorrich tung nach dem Oberbegriff des Patentanspruches 1.

Anläßlich der ISSCC vom 14. 02. 1979 berichteten P. K. Chatterjee, G. W. Taylor und M. Malwah über eine konisch isolierte dynamische Randomspeicherzelle mit dem in Fig. 1 dargestellten Aufbau. Diese Randomspeicherzelle besteht aus zwei auf einem N⁻-leitenden Substrat ge formten Feldisolierschichten 12 und 13, einem unter einer Gate-Isolierschicht 16 a, die zwischen den Feld isolierschichten 12 und 13 ausgebildet ist, vorgesehe nen P-leitenden Kanalbereich 14 und einem unter letz terem ausgebildeten N-leitenden Bereich 15. Über der Gate-Isolierschicht 16 a ist eine polykristalline Sili zium-Gateschicht 16 geformt, während unter den betref fenden Feldisolierschichten 12 und 13 P⁺-leitende Sour ce- und Drainbereiche 17 bzw. 18 ausgebildet sind. Die se Anordnung bildet eine Speicherzelle 20.

Eine derartige Speicherzelle mit dem im Oberbegriff des Patentanspruches 1 angegebenen Aufbau ist unter dem Begriff "TIDG-Speicherzelle" auch aus IEEE Trans. Electron Devices, Vol. ED-26, No. 6, Juni 1979 Seiten 832 und 833, bekannt.

Bei einer anderen, in dieser Literaturstelle auf den Seiten 831 und 832 angegebenen Speicher zelle, der sogenannten "BBL-Zelle", ist die Bit-Leitung als "vergrabener Bereich" im Halbleitersubstrat ausgeführt. Eine Transfer-Spei cherleitung ist über einer auf dem Halbleitersubstrat vorgesehenen Isolierschicht angeordnet. Außerdem sind in der Oberfläche des Halbleitersubstrates entgegenge setzt zu diesem dotierte Bereiche vorhanden.

Fig. 2 veranschaulicht ein Ersatzschaltbild der oben genannten TIDG-Speicherzelle 20, wobei in den Fig. 1 und 2 einander entsprechende Teile mit jeweils gleichen Be zugsziffern bezeichnet sind. Gemäß Fig. 2 ist der Sour cebereich 17 der TIDG-Speicherzelle 20 mit einer Leseleitung YR verbunden, und der Drainbereich 18 ist mit einer über die Leseleitung YR verlaufenden Zeilenleitung X verbunden. Die Gateschicht 16 der TIDG-Speicherzelle 20 ist an eine Einschreibleitung YW angeschlossen, die parallel zur Leseleitung YR angeordnet ist.

Bei der TIDG-Speicherzelle 20 mit dem Aufbau gemäß Fig. 1 und 2 wird eine Ladung entsprechend einem Bitsignal "1" oder "0" entsprechend der an die Gate-Schicht 16 angelegten Spannung im N-leitenden Bereich 15 gespei chert. Der Leitwert des Kanalbereichs 14 ändert sich in Abhängigkeit von der gespeicherten Ladung entspre chend einem Bitsignal "1" oder "0". Mit anderen Wor ten: im Gegensatz zur vorher üblichen Speicherzelle, bei welcher die gespeicherte Dateneinheit "1" oder "0" unmittelbar als gespeicherte Ladung ausgelesen wird, wird bei der TIDG-Speicherzelle 20 gemäß Fig. 1 und 2 die Dateneinheit "1" oder "0" als Leitwert ausgelesen, der sich in Abhängigkeit von der gespeicherten Ladung än dert.

In einem technischen Bericht über die ISSCC, 14. Februar 1979, WAN 1.6, S. 22-23, ist dargelegt, daß bei einer Speicher zelle mit dem vorstehend umrissenen Aufbau die Daten einschreibung wie folgt geschieht: Zum Einschreiben der Dateneinheit "1" müssen Potentiale V _S und V _D an Source- bzw. Drainbereich 17 bzw. 18 gemäß Fig. 3 gleich zeitig von +5 V auf 0 V geändert werden. In diesem Fall ändert sich das Gate-Potential V _G von 0 V auf -5 V. Zur Verhinderung der Einschreibung einer "1" müssen sowohl Source- als auch Drainbereich 17 bzw. 18 gemäß Fig. 4 auf +5 V gehalten werden. In diesem Fall muß wiederum das Gate-Potential V _G von 0 V auf -5 V geändert werden. Ersichtlicherweise werden bei diesem Aufbau somit so wohl Source- als auch Drainpotential V _S bzw. V _D in der Einschreib- und in der Einschreibsperr-Betriebsart ge ändert. Dies bedeutet, daß für das Einschreiben von Daten die Leitungen X, YR und YW gemäß Fig. 2 für jede Speicherzelle erforderlich sind. Mit anderen Worten: Es ist nicht möglich, z. B. die Leitung X als gemein same oder Sammelleitung zu verwenden und eine der Lei tungen YW als Spaltenleitung zu wählen. Aus diesem Grund ist es unzweckmäßig, die Speicherzellen nach Fig. 1 und 2 für Speichervorrichtungen mit hoher Integrationsdich te zu verwenden.

Aufgabe der Erfindung ist es, eine Halbleiter-Speicher vorrichtung der im Oberbegriff des Patentanspruches 1 genannten Art zu schaffen, die eine höhere Integrations dichte der Speicherzellen in der Halbleiter-Speicher vorrichtung zuläßt.

Diese Aufgabe wird bei einer Halbleiter-Speichervorrich tung nach dem Oberbegriff des Patentanspruches 1 er findungsgemäß durch die in dessen kennzeichnendem Teil enthaltenen Merkmale gelöst.

Eine vorteilhafte Weiterbildung der Erfindung ist im Patentanspruch 2 angegeben.

Bei der erfindungsgemäßen Halbleiter-Speichervorrich tung wird so eine höhere Integrationsdichte durch Re duzierung der den einzelnen Speicherzellen zugeführten Leitungen, beispielsweise durch Ausgestaltung der Lese leitung als Sammelleitung, erzielt.

Im folgenden ist eine bevorzugte Ausführungsform der Erfindung anhand der beigefügten Zeichnung näher er läutert. Es zeigt

Fig. 1 eine schematische Schnittdarstellung des Aufbaus einer bisherigen schräg bzw. konisch isolierten Randomspeicher zelle mit dynamischer Verstärkung;

Fig. 2 ein Ersatzschaltbild für die Speicher zelle nach Fig. 1;

Fig. 3 und 4 Wellenformdiagramme zur Verdeutlichung der Arbeitsweise der Speicherzelle nach Fig. 1;

Fig. 5 eine schematische Schnittdar stellung einer Randomspeicherzelle mit dynamischer Verstärkung;

Fig. 6 ein Ersatzschaltbild für die Speicherzelle nach Fig. 5;

Fig. 7A bis 7G schematische Darstellungen von Verfahrensschritten bei der Her stellung der Speicherzelle nach Fig. 5;

Fig. 8A bis 8C schematische Darstellungen von Verfahrensschritten bei einem anderen Beispiel eines Verfahrens zur Herstellung der Speicherzelle nach Fig. 5; und

Fig. 9 und 10 Zeitdiagramme zur Verdeutlichung der Arbeitsweise der Speicherzelle gemäß Fig. 5.

Die Fig. 1 bis 4 sind bereits eingangs erläutert worden.

Gemäß Fig. 5 ist in einem P⁻-leitenden Halbleitersubstrat 41 ein erster eingelassener Bereich 42 des N⁻-Leitungstyps an der Seite der Hauptfläche des Substrats 41 ausgebildet, während ein zweiter eingelassener Bereich 43 des P⁺-Leitungstyps im ersten eingelassenen Bereich 42 angeordnet ist. Im ersten eingelassenen Bereich 42 sind außerdem zwei N⁺-Bereiche 44 und 45 und zwischen diesen ein P⁺-Bereich 46 ausge bildet, wobei diese Bereiche 44 bis 46 einen Feldeffekttransistor bilden. Über dem ersten ein gelassenen Bereich 42 ist unter Zwischenfügung einer dünnen Isolierschicht 47 eine Gate- Elektrode 48 vorgesehen. An die N⁺-Bereiche 44 und 45 sind die betreffenden X₁- und Y₂-Leitungen 49 bzw. 50 angeschlossen, während an die Gate- Elektrode 48 eine Y₁-Leitung angeschlossen ist. Der zweite eingelassene Bereich 43 wird als X₂-Leitung benutzt.

Fig. 6 veranschaulicht das Ersatzschaltbild der Speicherzelle mit dem eben beschriebenen Aufbau. In Fig. 6 sind die den Teilen von Fig. 5 entsprechenden Teile mit denselben Bezugsziffern wie vorher bezeichnet, so daß sich eine nähere Erläuterung dieses Ersatzschaltbilds erübrigt. Es ist darauf hinzuweisen, daß die Leitung Y₁ eine Spaltenleitung für die Dateneinschreibung, die Leitung Y₂ eine Spaltenleitung für die Daten auslesung, die Leitung X₁ eine Zeilenleitung für Datenauslesung und die Leitung X₂ eine Zeilen leitung für Dateneinschreibung darstellen.

Im folgenden ist die Herstellung der Speicherzelle gemäß Fig. 5 anhand der Fig. 7A bis 7G beschrieben. In einem ersten Herstellungsvorgang wird die N⁻-Schicht 42 durch Implantieren von Phosphorionen als Fremdatome in das einen spezifischen Widerstand von 500 Ω · cm besitzende Substrat 41 durch eine SiO₂-Schicht 61 hindurch unter Verwendung eines Photoresistmaterials 60 als Maske ausgebildet, bis 5 × 10¹³ Phosphorionen pro cm² implantiert worden sind (vgl. Fig. 7A). Sodann wird gemäß Fig. 7B durch thermische Diffusion von Phosphor bis zu einer Tiefe von 5 µm eine N⁻-Senke 42 herge stellt, deren Fremdatomkonzentration somit 1 × 10¹⁷ Ionen bzw. Atome/cm³ beträgt. An schließend wird durch Ionenimplantation von Bor in den N⁻-Bereich 42 der P⁻-Bereich 43 ausgebildet, bis pro cm² 1 × 10¹³ Borionen implantiert worden sind (vgl. Fig. 7C). Danach wird auf der Oberseite des Plättchens durch epitaxiales Aufwachsen eine P⁻-Schicht 62 mit einer Fremdatomkonzentration von 1 × 10¹⁴ Ionen/cm³ ausgebildet (vgl. Fig. 7D). Hierauf wird eine N⁻-Schicht 63 mit einer Tiefe von 1 µm und einer Fremdatomkonzentration von etwa 2 × 10¹³ Ionen/cm³ durch Implantieren von Phosphorionen in den N⁻-Bereich 42 unter Ver wendung einer Photoresistschicht 64 als Maske auf die in Fig. 7E gezeigte Weise ausgebildet.

Im Anschluß hieran wird die Photoresistschicht 64 abgetragen, und Si₃N₄-Schichten als Maske (nicht dargestellt) werden unter Abdeckung der N⁻-Schicht 63 aufgebracht, um nach einem Feld oxidationsverfahren SiO₂-Feldschichten 65 und 66 an ihrer Stelle auszubilden. Beim Oxidations vorgang erweitert sich die beim Verfahrens schritt gemäß Fig. 7E gebildete Phosphor implantationsschicht 63 aufgrund von Fremdatom diffusion während einer Reihe von Wärmebe handlungen derart, daß sie den inneren N⁻-Bereich 42 erreicht und sich mit diesem verbindet; auf diese Weise wird eine Speicherzellenkon struktion erhalten, bei welcher der zweite ein gelassene Bereich 43 im ersten eingelassenen Bereich 42 ausgebildet ist. Außerdem verbleibt der im Verfahrensschritt gemäß Fig. 7D ge formte P⁻-Bereich 62 zum Teil unter den Feld bereichen 65 und 66.

Danach wird der P⁺-Bereich 46 durch Implantieren von Borionen in einem der Gate-Elektrode ent sprechenden Teil durch die Isolierschicht 47 hindurch bis zu einer sehr flachen Tiefe ausgebildet, bis 1 × 10¹¹ Borionen pro cm² implantiert worden sind. Anschließend wird die polykristalline Siliziumschicht 48 auf der Isolierschicht 47 vorgesehen und zur Bildung der Gate-Elektrode geätzt, und die Source- und Drainbereiche 44 bzw. 45 werden durch Ionenimplantation von Arsen unter Verwendung der Gate-Elektrode als Maske geformt.

Schließlich werden vorbestimmte Passivier- und Aluminiummetallisierschritte durchgeführt, um Aluminiumzuleitungen 70 und 71 zu bilden, welche Kontaktlöcher 68 und 69 in der Isolierschicht 67 ausfüllen und mit den N⁺-Source- und -Drainbereichen 44 bzw. 45 verbunden sind. Nach Durchführung der be schriebenen Vorgänge ist die Speicherzelle fertiggestellt.

Die Verfahrensschritte gemäß Fig. 7D bis 7G können durch die in Fig. 8A bis 8C darge stellten Verfahrensschritte ersetzt werden.

Der Verfahrensschritt gemäß Fig. 8B unter scheidet sich vom Verfahrensschritt gemäß Fig. 7D nur dadurch, daß ein N⁻-Bereich 80 mit einer Fremdatomkonzentration von 1 × 10¹⁵ Ionen/cm³ und einer Dicke von etwa 3 µm durch epitaxiales Aufwachsen anstelle des P⁻-Bereichs 62 geformt wird. Dieser N⁻-Bereich 80 wird als Siliziumeinkristall ausgebildet. Hierauf werden Teile des N⁻-Bereichs 80, welche auszubildenden Antifeldinversionsbereichen entsprechen, bis zu einer Tiefe von etwa 500 nm weggeätzt, und Antifeldinversionsbereiche 81 und 82 werden durch Implantieren von Borionen in die vertieften Teile ausgebildet (vgl. Fig. 8B). Danach werden gemäß den Fig. 8B und 8C Feldoxid schichten 84 und 85, die von den Antifeldinver sionsbereichen 81 bzw. 82 um W₁ bzw. W₂ (W₁ =W₂) entfernt sind, im N⁻-Bereich 80 unter Verwendung einer als Maske dienenden Si₃N₄-Schicht 83 ausge bildet. Bei der Ausbildung der Feldoxidschichten 84 und 85 erweitern sich die Antifeldinversions bereiche 81 und 82 aufgrund von Fremdatomdiffusion während der Wärmebehandlung bei diesem Vorgang derart, daß sie die Oberfläche des Substrats 41 erreichen. Mit anderen Worten: bei diesem Herstellungsverfahren ist für die Ausbildung der Antifeldinversionsbereiche 81 und 82 keine spezielle Wärmebehandlung erforderlich.

Die anschließenden Verfahrensschritte zur Her stellung der polykristallinen Siliziumschicht 48 für die Gate-Elektrode, der Isolierdeckschicht 67, der Kontaktlöcher 68 und 69 sowie der Aluminiumzuleitungen 70 und 71 entsprechen den Arbeits gängen gemäß Fig. 7F und 7G.

Im folgenden ist die Arbeitsweise der im Ersatz schaltbild gemäß Fig. 6 dargestellten Speicher zelle anhand der Fig. 9 und 10 erläutert. Fig. 9 ist dabei ein Zeitdiagramm zur Veranschaulichung des Einschreibens der Dateneinheit "1" in die Speicherzelle, während Fig. 10 ein Zeitdiagramm darstellt, welches das Einschreiben der Daten einheit "0" veranschaulicht.

In den beiden in Fig. 9 bzw. 10 dargestellten Fällen werden die Nur-Leseleitungen X₁ und Y₂ auf +5 V gehalten, wie dies bei (a) in Fig. 9 und 10 dargestellt ist. Beim Einschreiben der Dateneinheit "1" wird das Potential an der Leitung X₂, wie bei (c) in Fig. 9 dargestellt, von +5 V auf 0 V geändert, während das Potential an der Leitung Y₁, wie bei (b) dargestellt, von 0 V auf -5 V geändert wird. Beim Einschreiben der Dateneinheit "0" wird das Potential an der Leitung Y₁, wie bei (b) in Fig. 10 dargestellt, auf 0 V gehalten, während das Potential an der Leitung X₂, wie bei (c) dargestellt, von +5 V auf 0 V geändert wird. Beim Einschreiben der Dateneinheit "1" sammeln sich im P⁺-Bereich 46 unter der Gate-Isolierschicht 47 gemäß Fig. 5 Überschuß ladungen. Beim Einschreiben dieser Dateneinheit "1" befindet sich somit der Leitwert zwischen Sourcebereich 44 und Drainbereich 45 auf einem niedrigen Wert, so daß die Dateneinheit "1" ausgelesen werden kann. Beim Einschreiben der Dateneinheit "0" sammeln sich keine Überschuß ladungen im P⁺-Bereich 46. Der Leitwert zwischen Sourcebereich 44 und Drainbereich 45 nimmt daher den hohen Wert an, so daß das Auslesen dieser Dateneinheit "0" möglich ist. Auf die vorstehend beschriebene Weise kann somit das Einschreiben der Daten einheiten "1" und "0" erfolgen.

Bei der Ausführungsform gemäß Fig. 5 sind Lese- und Einschreibleitungen getrennt vorhanden. Der P⁺-Bereich 46 und der Gate-Bereich 48, die einen Kondensator zur Speicherung der ge speicherten Dateneinheiten "1" und "0" bilden, dienen als Gate/Elektrode für den Feldeffekttransistor (gebildet durch die Bereiche 42, 44 und 45) für das Auslesen von Daten, so daß der benötigte Raum pro Bit verkleinert wird.

Die Einschreibsteuerleitung 43 ist unter den P⁺-Bereichen 46 für Ladungs speicherung vorgesehen. Dies bedeutet, daß un abhängig von der Vergrößerung der Leitungszahl um eine Leitung durch die Leitung 43 diese Aus bildung zu keiner Vergrößerung des benötigten Raums pro Bit führt und eine Speicherzelle realisiert wird, welche ohne weiteres die Auslegung eines Einschreib/Lesesystems mit hoher Integrations dichte zuläßt.

Wie außerdem aus der vorstehenden Beschreibung der Herstellungsschritte gemäß den Fig. 8A bis 8C hervorgeht, kann die zweite eingelassene Schicht ohne weiteres durch epitaxiales Aufwachsen der N-Siliziumschicht auf der N⁻-Senke und ent sprechendes Ätzen ausgebildet werden.

Obgleich sich die vorstehenden Ausführungsformen auf N-Kanal-Feldeffekttransistoren beziehen, können selbstverständlich auch P-Kanal- Feldeffekttransistoren vorgesehen werden.

Claims

1. Halbleiter-Speichervorrichtung mit mehreren aus je einem Feldeffekttransistor bestehenden Speicherzellen, deren Speicherfähigkeit auf im Bereich zwischen Sour ce und Drain des Feldeffekttransistors unter den Ka nal gespeicherten Ladung, die den Leitwert des Kanals steuert, beruht,
mit Lese-/Schreibleitungen, die mit jeder der Spei cherzellen verbunden sind, um Daten aus diesen zu lesen bzw. in diese zu schreiben, wobei eine erste Schreibleitung mit dem Gate des Feldeffekttransistors verbunden ist, dadurch gekennzeichnet, daß

- die Lese-/Schreibleitungen den Speicherzellen als getrennte Leseleitungen (X 1, Y 2) und Schreib leitungen (X 2, Y 1) zugeführt sind,
- die Leseleitungen (X 1, Y 2) mit Source oder Drain des Feldeffekttransistors verbunden sind und eine der Leseleitungen als Sammelleitung ausgebildet ist und
- eine zweite Schreibleitung (X 2) als vergrabene Leitung (43) unterhalb des Kanals (46) ausgebildet ist.

2. Halbleiter-Speichervorrichtung nach Anspruch 1, da durch gekennzeichnet, daß Drain- und Source-Zonen eines ersten Leitfähigkeitstyps sind und die vergrabene Leitung (43) vom zweiten Leitfähigkeitstyp ist.