DE3102175C2

DE3102175C2 - Halbleiter-Speichervorrichtung

Info

Publication number: DE3102175C2
Application number: DE3102175A
Authority: DE
Inventors: Fujio Yokohama Masuoka
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1980-01-25
Filing date: 1981-01-23
Publication date: 1985-06-05
Also published as: DE3102175A1; GB2070329B; US4432073A; DE3153137C2; GB2070329A

Abstract

Bei der beschriebenen Halbleiter-Speichervorrichtung ist ein Isolierschicht-Feldeffekttransistor längs einer Fläche eines Halbleitersubstrats (21) ausgebildet, und eine als Wider stands element dienende polykristalline Siliziumschicht (29) ist unter Zwischenfügung einer dicken Isolierschicht (28) über der Gate-Elektrode (27) des Feldeffekttransistors vorgesehen. Die polykristalline Siliziumschicht (29) ist an der einen Seite mit dem Drainbereich (24) des Feldeffekttransistors und an der anderen Seite mit einer Leitung (33) für Datenauslesung verbunden. Die Gate-Elektrode (27) des Feldeffekttransistors ist mit einer Leitung für Dateneinschreibung verbunden, während sein Source-Bereich (23) an eine gemeinsame oder Sammelleitung (34) angeschlossen ist.

Description

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Die Erfindung betrifft eine Halbleiter-Speichervorrichtung nach dem Oberbegriff des Patentanspruches 1.

Anläßlich der ISSCC vom 14.2.1979 berichteten P. K. Chatterjee, G. W. Tayler und M. Malwah über eine schräg bzw. konisch isolierte dynamische (Random-) Speicherzelle mit dem in F i g. 1 dargestellten Aufbau. Diese Speicherzelle besteht aus zwei auf einen N - -Typ-Substrat geformten Feldisolierschichten 12 und 13, einem unter einer Gate-Isolierschicht 16a, die zwischen den Feldisolierschichten 12 und 13 ausgebildet ist, vorgesehenen P-Typ-Kanalbereich 14 und einem unter letzterem ausgebildeten N-Typ-Bereich 15. Über der Gate-Isolierschicht 16a ist eine polykristalline Silizium-Gateschicht 16 geformt, während unter den betreffenden Feldisolierschichten 12 und 13 P⁺-Typ-Source- und Drainbereiche 17 bzw. 18 ausgebildet sind. Diese Konstruktion bildet eine Speicherzelle 20.

F i g. 2 veranschaulicht ein Äquivalentschaltbild dieser Speicherzelle 20, wobei in den F i g. 1 und 2 die einander entsprechenden Teile mit jeweils gleichen Bezugsziffern bezeichnet sind. Gemäß F i g. 2 ist der Sourcebereich 17 der Speicherzelle 20 mit einer Leseleitung VT? verbunden, und der Drainbereich 18 ist mit einer über die Leseleitung YR verlaufenden Zeilenleitung X verbunden. Die Gate-Schicht 16 der Speicherzelle 20 ist an eine Einschreibleitung YW angeschlossen, die parallel zur Lcscleilung YR angeordnet ist.

Bei der Speicherzelle 20 mit dem Aufbau gemäß Fi g. 1 und 2 wird eine Ladung entsprechend einem Bitsignal »1« oder »0« gemäß der an die Gate-Schicht 16 angelegten Spannung im N-Bereich 15 gespeichert. Der Leitwert des Kanals 14 ändert sich in Abhängigkeit von der gespeicherten Ladung entsprechend einem Bitsigna! »1« oder »0«. Mit anderen Worten: im Gegensatz zur vorher üblichen Speicherzelle, bei welcher die gespeicherte Dateneinheit »1« oder »0« unmittelbar als gespeicherte Ladung ausgelesen wird, wird bei der Speicherzelle 20 gemäß Fig. 1 und 2 die Dateneinheit >;1« oder »0« als Leitwert ausgelesen, der sich in Abhängigkeit von der gespeicherten Ladung ändert

In einem technischen Bericht über die ISSCC, Februar 1979, S. 22—23, ist dargelegt, daß bei einer Speicherzelle mit dem vorstehend umrissenen Aufbau die Dateneinschreibung wie folgt geschieht: Zum Einschreiben der Dateneinheit »1« müssen die Potentiale Vs und V» an Source- bzw. Drainbereich 17 bzw. 18 gemäß F i g. 3 gleichzeitig von +5 V auf 0 V geändert werden. In diesem Fall ändert sich das Gate-Potential Vc von 0 V auf

— 5 V. Zur Verhinderung der Einschreibung einer »1« müssen sowohl Source- als auch Drainbereich 17 bzw. 18 gemäß Fig.4 auf +5 V gehalten werden. In diesem Fall muß wiederum das Gate-Potential Vc von 0 V auf

— 5 V geändert werden. Ersichtlicherweise werden bei dieser Konstruktion somit sowohl Source- als auch Drainpotential Vs bzw. V_D in der Einschreib- und in der Einscnreibsperr-Betriebsart geändert Dies bedeutet, daß für das Einschreiben von Daten die Leitungen X, YR und YWgemäß F i g. 2 für jede Speicherzelle erforderlich sind. Mit anderen Worten: es ist nicht möglich, z. B. die Leitung -YaIs gemeinsame oder Sammelleitung zu verwenden und eine der Leitung X als gemeinsame oder Sammelleitung zu verwenden und eine der Leitung YW als Spaltenleitung zu wählen. Aus diesem Grund ist es unpraktisch oder unmöglich, die Speicherkonstruktion nach F i g. 1 und 2 für Speichervorrichtungen mit hoher Integrationsdichie zu verwenden.

Eine Halbleiter-Speichervorrichtung mit dem in den Fig. 1 und 2 gezeigten Aufbau und der eingangs genannten Art ist auch aus der DE-OS 30 34 551 bekannt

Weiterhin beschreibt die DE-AS 28 18 783 eine Speicherzelle mit zwei Feldeffekttransistoren, von denen der eine als Schalter und der andere als Verstärker wirkt. Weiterhin enthält die Speicherzelle einen Ladungsspeicher in Form eines Speicherkondensators und eine Impedanz in Form eines Widerstandes. Der Kondensator und der Widerstand sind dabei im Bereich der Feldeffekttransistoren gebildet worden und bewirken damit keine Vergrößerung der von der Speicherzelle eingenommenen Fläche. Der Flächenbedarf ist jedoch bereits dadurch erhöht, daß zwei Feldeffekttransistoren benötigt werden.

Es isrt daher Aufgabe der vorliegenden Erfindung, eine Halbleiter-Speichervorrichtung der im Oberbegriff des Anspruches 1 angegebenen Art zu schaffen, die einen möglichst kleinen Flächenbedarf hat und somit eine hohe Integrationsdichte zuläßt.

Diese Aufgabe wird bei einer Halbleiter-Speichervorrichtung nach dem Oberbegriff des Patentanspruches 1 erfindungsgemäß durch die in dessen kennzeichnendem Teil enthaltenen Merkmale gelöst.

Eine vorteilhafte Weiterbildung der Erfindung ergibt sich aus dem Patentanspruch 2.

Bei der Halbleiter-Speichervorrichtung wird eine Speicherzelle mit nur einem einzigen Feldeffekttransistor auf einem Halbleitersubstrat gebildet. Bei dieser Speicherzelle wird ein Widerstand zwischen entweder den Source- oder den Drain-Bereich des Feldeffekttransistors und eine Spaltenleitung geschaltete. Es ist lediglich erforderlich, eine einzige Zeilenleitung im Vergleich zu zwei Zeilenleitungen beim Stand der Technik vorzu-

sehen. Darüber hinaus ist der Widerstand so auf der Gate-Elektrode des Feldeffekttransistors ausgebildet, daß er diese überlappt Diese Anordnung reduziert die von der Speicherzelle auf dem Halbleitersubstrat eingenommene Fläche.

Im folgenden ist eine bevorzugte A,usführungsform der Erfindung im Vergleich zum Stand der Technik anhand der beigefügten Zeichnung näher erläutert. Es zeigt

Fig. 1 eir^ schematische Schnittdarstellung des Aufhaus einer bisherigen schräg bzw. konisch isolierten Speicherzelle mit dynamischer Verstärkung,

F i g. 2 ein Äquivalentschaltbild für die Speicherzelle nach Fig. 1,

Fig.3 und 4 Wellenformdiagramme zur Verdeutlichung der Arbeitsweise der Speicherzelle nach F ί g. 1,

Fig.5 eine schematische Schnittansicht einer Ausführungsform der Erfindung in Anwendung auf eine Speicherzelle mit dynamischer Verstärkung,

Fig.6 ein Äquivalentschaltbild für die Speicherzelle nach F i g. 5,

F i g. 7 dn Schaltbild des Schaltungsaufbaus einer Speichermatrix mit Speicherzellen nach F i g. 5,

F i g. 8 ein Schaltbild des speziellen Schaltungsaufbaus eines Leseverstärkerteiis der Schaltung nach F i g. 7, und

F i g. 9 ein Zeitdiagramm zur Veranschaulichung der Arbeitsweise der Speichermatrix gemäß F i g. 7.

Die Fig. 1 bis 4 sind eingangs bereits erläutert worden.

Im folgenden sind nun bevorzugte Ausführungsformen der Erfindung beschrieben. Gemäß F i g. 5 ist in einem P--Typ-Halbleitersubstrat 21 ein eingelassener (sog. »begrabener«) N--Typ-Bereich 22 ausgebildet, der N-Typ-Fremdatome, z. B. Phosphor, in einer Konzentration von 1 χ ΙΟ¹⁴—1 χ ΙΟ¹⁶ Ionen bzw. Atome/cm³ enthält Die Tiefe des N - -Bereichs 22 beträgt zweckmäßig 2-25 μπι. Im N--Bereich 22 sind N+-Bereiche 23 und 24 als Source- bzw. Darin-Bereiche mit einem gegenseitigen Abstand von 1 — ΙΟμηι ausgebildet. Zwisehen den N+ -Source- und -Drainbereichen 23 bzw. 24 ist ein eingelassener Bereich 25, der P-Typ-Fremdatome, z. B. Bor, mit einer Konzentration von 1 χ 10¹⁰— 1 χ 10¹² pro cm² enthält, und einer Tiefe von 1 μιτι ausgebildet. Über dem P⁺ -Bereich 25 ist eine erste polykristalline Siliziumschicht 27 unter Zwischenfügung einer dünnen Oxidschicht 26 mit einer Dicke von z. B. 80 nm vorgesehen, während eine zweite polykristalline Siliziumschicht 29 unter Zwischenfügung einer dicken Oxidschicht 28 ausgebildet ist. Die Oxidschicht 28 besitzt vorzugsweise eine möglichst große Dicke, Jm eine möglichst geringe kapazitive Ankopplung zwischen den beiden polykristallinen Siliziumschichten 27 und 28 zu erreichen. Das eine Ende der zweiten polykrstailinen Siliziumschicht 29 steht mit dem N ⁺ -Bereich 24 in ohmschem Kontakt Die erste polykristalline Siliziumschicht 27 besitzt vorzugsweise einen möglichst kleinen Schichtwiederstand von bevorzugt 200 Ohm/cm² oder darunter. Die zweite polykristalline Siliziumschicht 29, die unmittelbar mit dem N+ -Bereich 24 verbunden ist, dient als Widerstand; der Widerstand ihres sich bis zu einem in einer Isolierschicht 31 ausgebildeten Konttaktloch 30 für einen Aluminiumleiter 33 erstreckenden Abschnitts beträgt 1 — 100 kQ. Die Isolierschicht 31 ist mit einem weiteren Kontaktloch 32 versehen, welches bis zum N+-Bereich 23 reicht, an den ein Aluminiumleiter 34 angeschlossen ist.

F i g. 6 zeigt ein Äquivalentschaltbild der Speicherzelle gemäß F i g. 5, wobei den Teilen von F i g. 5 entsprechende Teile mit den gleichen Bezugsziffern wie dort bezeichnet sind. Wie dargestellt dient die erste polycristalline Siliziumschicht 27 als Gate-Elektrode eines Transistors und auch als Einschreibleitung YW. Der mit der zweiten polykristallinen Siliziumschicht 29 verbundene Aluminiumleiter 33 dient beim Auslesen und Einschreiben von Daten als Leseleitung YR. Der unmittelbar mit dem N+-Bereich 23 verbundene Aluminiumleiter 34 dient beim Auslesen und Einschreiben von Daten als Wählleitung X.

Fig.7 veranschaulicht eine Speichermatrix unter Verwendung von Speicherzellen mit dem grundsätzlichen Aufbau gemäß F i g. 5. Bei dieser Schaltung sind vier Speicherzellen π?π. mn, π>2\ und /7722 in Form einer Matrix angeordnet. Die Speicherzellen m\\ und mii sind mit ihren Gate-Elektroden gemeinsam an eine Leitung VH', und mit ihren jeweiligen Widerständen r\\ und n\ an der einen Seite an eine Leitung YR\ angeschlossen. Auf ähnliche Weise sind die andere Speicherzellen 77712 und /7J22 mit Leitungen YW2 und YR2 verbunden. Eine Wählleitung X2 ist mit dem N + -Source- oder -Drainbereich jeder Speicherzelle m\\ und rrt\2 verbunden, während eine Wählleitung X\ auf ähnliche Weise an die Speicherzelle /7721 und /7722 angeschlossen ist. Die Wählleitung X2 ist über einen Lesevertärker S2 und eine Spalten-Wählschaltung CS-2 mit einer Datenleitung I/O verbunden, während auf ähnliche Weise die Wählleitung X\ über einen Leseverstärker 5i und eine Spalte-Wählschaltung CS-I mit der Datenleitung I/O verbunden ist. Auffrischschaltungen Rf-2 und Rf-i sind in Rückkopplungswege eingeschaltet, die von der Ausgangsseite der Spalten-Wählschaltungen CS-2 und CS-I zur Eingangsseite der Leseverstärker S₂ bzw Si gebildet sind.

F i g. 8 veranschaulicht der Art und Weise, auf welche eine gewählte Speicherzelle, z.B. die Zelle mn, durch den zugeordneten Leseverstärker Sj festgestellt oder abgegriffen wird. Tatsächlich stellt dieser Leseverstärker eine Änderung des Leitwerts der Zelle mn in bezug auf den Leitwert einer Blindzelle DS fest. Die Blindzelle DS besitzt denselben Aufbau wie die Speicherzelle mn, nur mit dem Unterschied, daß das Verhältnis zwischen ihrer Kanallänge und -breite praktisch die Hälfte des Verhältnisses bei der Speicherzelle mn beträgt. Mathematisch gesehen sind Länge Lc und Breite VVc des Kanals der Speicherzelle mn sowie Länge L_D und Breite Wd des Blindzellenkanals so festgelegt, daß sie folgender Beziehung genügen:

L_D

Dies bedeutet, daß das Leitwertverhältnis zwischen der Speicherzelle mn und der Blindzelle DS im wesentlichen auf 2 :1 eingestellt ist. Mit anderen Worten: wenn die Leitwertgröße der Speicherzelle m\ \ in ihrem nicht aufgeladenen Zustand »1« beträgt liegt die Leitwertgröße der Blindzelle DS im selben Zustand bei »0,5«. Diese Leitwertgröße der Blindzelle DS dient als Bezugsgröße, wobei der Leseverstärker S2 Binärdaten »1« oder >/0« in Abhängigkeit davon festgestellt, ob sie über oder unter der Bezugsgröße von 0,5 liegen. Die Leseverstärker sind verhältnislose Flip-Flop-Leseverstärker, so daß hohe Meßansprechempfindlichkeit, niedriger Strombedarf und hohe Meßgeschwindigkeit gewährleistet werden können.

Obgleich vorstehend angegeben ist, daß die Größe des Verhältnisses W/L zwischen Speicherzelle und

Blindzelle auf 2 :1 gesetzt ist, kann der Leitwert Cd der Blindzelle im allgemeinen der folgenden Beziehung genügen:

Gd =

G₁ + G₀
2

(2)

in welcher G\ den Leitwert der Speicherzelle entsprechend ihrem Zustand »1« und Go den Speicherzellenleitwert im Zustand »0« bedeuten.

Wenn somit die Leitwertgröße G\ und die Leitwertgröße Go jeweils »1« bzw. »0,5« entsprechen, beträgt die Leitwertgröße Gd der Blindzelle »0,75«. In diesem Fall beträgt das Leitwertverhältnis zwischen Speicherzelle und Blindzelle 1 :0,75 und das Verhältnis W/L beträgt 0,75 :!. Dies bedeutet, daß aüe Speicherzeüenverstärker, weiche der Gleichung oder Beziehung (2) genügen, als Leseverstärker für Speicherzellen mit dynamischer Verstärkung unter Ausnutzung der Änderungen des Leitwertpegels in Abhängigkeit davon, ob die betreffende Speicherzelle aufgeladen ist oder nicht, benutzt werden können.

Im folgendne ist die Arbeitsweise der Speicherzellenmatrix gemäß Fig. 7 anhand der Fig.9a bis 9d erläutert. Wenn die Leitungen YW\, YRi und X₁ gemäß Fig. 7 gewählt sind, geht zu einem Zeitpunkt fi (Fig.9d) das Potential auf der Leitung YR\ von einem hohen Pegel von +5 V auf einen niedrigen Pegel von 0 V (vgl. F i g. 9b) über, so daß ein Strom von der Wählleitung ΛΊ über die Speicherzelle /Π21 und den Widerstand r2i fließt.

Dieser Strom wird durch den Leseverstärker Si abgegriffen, und die Dateneinheit wird über die Spalten-Wählschaltung CS-I zur Datenleitung I/O ausgegeben. Gleichzeitig wird der gemessene oder abgegriffene Strom über die Auffrischschaltung RF-i zur Datenauffrischung an die Eingangsseite des Leseverstärkers S\ rückgekoppelt. Die Äuffrischoperation erfolgt in einer Zeitspanne zwischen den Zeitpunkten /4 und h gemäß F i g. 9d.

Bei der Schaltung gemäß F i g. 6 kann das Potential an einem Verzweigungs- bzw. Knotenpunkt A dieser Speicherzelle entweder einen hohen Pegel (H) oder einen niedrigen Pegel (L) annehmen, auch wenn die Leseleitung YR stets auf dem Pegel H gehalten wird. Dies bedeutet, daß die Leitung YR als gemeinsame bzw. Sammelleitung benutzt werden kann, wodurch eine Vergrößerung der Integrationsdichte gewährleistet wird. Bei der bisherigen Konstruktion gemäß F i g. 1 müssen andererseits beim jedesmaligen Einschreiben der Dateneinheit »1« beide Leitungen Vund X gleichzeitig auf entweder dem Pege! H oder dem Pegel L gehalten werden. Dies bedeutet, daß in der Praxis zwei getrennte Zuleitungen als die Leitungen Kund X erforderlich sind, was im Hinblick auf die Erhöhung der Integrationsdichte unerwünscht ist

Unabhängig dabon, daß gemäß F i g. 6 die Widerstände 29 für jede Speicherzelle vorgesehen sind, wird weiterhin durch die Anordnung der betreffenden Widerstände 29 der Raumfaktor der Speicherzelle praktisch nicht vergrößert, weil der Widerstand durch die zweite, über der ersten polykristallinen Siliziumschicht 27 ausgebildete polykristaliine Siliziumschicht 29 geformt wird. Weiterhin ist das Kontaktloch 30 zur Kontaktierung der Schicht 29 mit dem Alumuiniumleiter 33 über der Gate-Elektrode 27 der Speicherzelle vorgesehen, so daß hierdurch der Raumfaktor der Speicherzelle in keiner Weise vergrößert wird. Außerdem ist für jede Speicherzelle jeweils eine Zuleitung weniger vorgesehen als bei der bisherigen Konstruktion, was sich bezüglich einer Integration mit hoher Dichte als vorteilhaft erweist. Wenn darüber hinaus die Isolierschicht 28 zwischen den beiden polykristallinen Siliziumschichten 27 und 29 bei der Ausführungsform gemäß Fig.5 eine SiC^-Schicht ist, kann die Kapazität zwischen den Schichten 27 und 29 sehr klein eingestellt werden, indem die Dicke der Schicht 28 auf 200 bis 800 nm festgelegt wird, d. h. auf das vier- bis Zehnfache von 80 nm entsprechend der Dicke der Schicht 26 zwischen der ersten polykristallinen Siliziumschicht 27 und dem Substrat 21. Auf die beschriebene Weise läßt sich einfach eine mit hoher Geschwindigkeit arbeitende Speicherzellenanordnung hestellen.

Ob^lsach cj£h HjA vorstehend beschriebene Ausführungsform auf n-Kanal-Feldeffekttransistoren bezieht, lassen sich dieselben Wirkungen auch mit p-Kanal-Transistoren erzielen. Ebenso kann das Siliziumsubstrat durch ein anderes Halbleitersubstrat, etwa ein Galliumarsenid- bzw. GaAs-Substrat ersetzt werden. Im allgemeinen ist es möglich, verschiedene Änderungen und Abwandlungen der grundsätzlichen Konstruktion nachdem Äquivalentschaltbild von F i g. 6 vorzunehmen, wobei das Widerstandselement mit der Leseleitung YR verbunden ist, Drain- oder Sourceelektrode des Transistors an den Knotenpunkt A angeschlossen ist, die jeweilige andere Elektrode, d. h. Drain- oder Sourceelektrode als Wählleitung X benutzt wird und die auf der Isolierschicht geformte Gate-Elektrode als Einschreibleitung

Hierzu 3 Blatt Zeichnungen

Claims

Patentansprüche:

1. Halbleiter-Speichervorrichtung mit aus je einem Feldeffekttransistor bestehenden Speicherze!- s len, deren Speicherfähigkeit auf im Bereich zwischen den beiden Hauptelektroden des Feldeffekttransistors unter dem Kanal gespeicherter Ladung, die den Leitwert des Kanals steuert, beruht, mit einer ersten Spaltenleitung, die mit einer der beiden Hauptelektroden des Feldeffekttransistors zum Auslesen von Daten verbunden ist, mit einer zweiten Spaltenleitung, die mit der Gate-Elektrode des Feldeffekttransistor zum Einschreiben von Daten verbunden ist, und mit einer Zeilenleitung, die mit der anderen der beiden Hauptelektroden des Feldeffekttransistors zum Auslesen und Einschreiben von Daten verbunden ist, dadurch gekennzeichnet, daß ein Widerstandselement (29) zwischen die erste Spaltenleitung (YR) und der mit dieser verbundenen Hauptelektrode (24) des Feldeffekttransistors geschaltet ist (F i g. 6).

2. Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Gate-Elektrode

(27) und das Widerstandselement (29) durch eine erste bzw. eine zweite polykristalline Siliziumschicht gebildet sind und daß die zweite polykristalline Siliziumschicht, die als Widerstandselement (29) dient, unter Zwischenfügung einer dicken Isolierschicht

(28) über der ersten polykristallinen Siliziumschicht ausgebildet ist, welche die Gate-Elektrode (27) bildet (F ig. 5).