DE3102175A1

DE3102175A1 - Halbleiter-speichervorrichtung

Info

Publication number: DE3102175A1
Application number: DE19813102175
Authority: DE
Inventors: Fujio Yokohama Masuoka
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1980-01-25
Filing date: 1981-01-23
Publication date: 1982-01-14
Also published as: GB2070329A; US4432073A; GB2070329B; DE3153137C2; DE3102175C2

Description

Halbleiter-Speichervorrichtung

Die Erfindung betrifft eine Halbleiter-Speichervorrichtung, insbesondere eine solche unter Verwendung von Randomspeicherzellen mit dynamischer Verstärkung (dynamic gain).

Anläßlich der ISSCC vom 14.2.1979 berichteten P.K.Chatterjee, G.W.Taylor und M.Malwah über eine schräg bzw. konisch isolierte (taper isolated) dynamische Randomspeicherzelle mit dem in Fig. 1 dargestellten Aufbau. Diese Randomspeicherzelle besteht aus zwei auf einem N""-Typ-Substrat geformten Feldisolierschichten 12 und 13, einem unter einer Gate-Isolierschicht 16a, die zwischen den Feldisolierschichten 12 und 13 ausgebildet ist, vorgesehenen p-Typ-Kanalbereich 14 und einem unter letzterem ausgebildeten n-Typ-Bereich 15. Über der Gate-Isolierschicht 16a ist eine polykristalline Silizium-Gateschicht 16 geformt, während unter den betreffenden Feldisolierschichten 12 und 13 P⁺-Typ-Source- und -Drainbereiche 17 bzw. 18 ausgebildet sind. Diese Konstruktion bildet eine Speicherzelle 20.

Fig. 2 veranschaulicht ein Äquivalentschaltbild dieser Speicherzelle 20, wobei in den Fig. 1 und 2 die einander entsprechenden Teile mit jeweils gleichen Bezugsziffern bezeichnet sind. Gemäß Fig. 2 ist der Sourcebereich 17 der

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Speicherzelle 20 mit einer Leseleitung YR verbunden, und der Drainbereich 18 ist mit einer über die Leseleitung YR verlaufenden Zeilenleitung X verbunden. Die Gate-Schicht der Speicherzelle 20 ist an eine Einschreibleitung YW angeschlossen, die parallel zur Leseleitung YR angeordnet ist.

Bei der Speicherzelle 20 mit dem Aufbau gemäß Fig. 1 und wird eine Ladung entsprechend einem Bitsignal "1ⁿ oder "0" entsprechend der an die Gate-Schicht 16 angelegten Spannung im n-Bereich 15 gespeichert. Der Leitwert des Kanals 4 ändert sich in Abhängigkeit von der gespeicherten Ladung entsprechend einem Bitsignal "1" oder "0". Mit anderen Worten: im Gegensatz zur vorher üblichen Speicherzelle, bei welcher die gespeicherte Dateneinheit "1" oder ^w0^H unmittelbar als gespeicherte Ladung ausgelesen wird, wird bei der Speicherzelle 20 gemäß Fig. 1 und 2 die Dateneinheit "1" oder "0" als Leitwert ausgelesen, der sich in Abhängigkeit von der gespeicherten Ladung ändert.

In einem technischen Bericht Über die ISSCC, Februar 1979, S. 22 - 23, ist dargelegt, daß bei einer Speicherzelle mit dem vorstehend umrissenen Aufbau die Dateneinschreibung wie folgt geschieht: Zum Einschreiben der Dateneinheit "1" müssen die Potentiale V_g und V_D an Source- bzw. Drainbereich 17 bzw. 18 gemäß Fig. 3 gleichzeitig von +5 V auf 0 V geändert werden. In diesem Fall ändert sich das Gate-Potential V_G von 0 V auf -5 V. Zur Verhinderung der Einschreibung einer "1" müssen sowohl Source- als auch Drainbereich 17 bzw. 18 gemäß Fig. 4 auf +5 V gehalten werden. In diesem Fall muß wiederum das Gate-Potential V-, von 0 V auf -5 V geändert werden. Ersichtlicherweise werden bei dieser Konstruktion somit sowohl Source- als auch Drainpotential Vg bzw. Vj₅ in der Einschreib- und in der Ein-

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schreibsperr-Betriebsart geändert. Dies bedeutet, daß für das Einschreiben von Daten die Leitungen X, YR und YW gemäß Fig. 2 für Jede Speicherzelle erforderlich sind. Mit anderen Worten: es ist nicht möglich, z.B. die Leitung X als gemeinsame oder Sammelleitung zu verwenden und eine der Leitungen YW als Spaltenleitung zu wählen. Aus diesem Grund ist es unpraktisch oder unmöglich, die Speicherkonstruktion nach Fig. 1 und 2 für Speichervorrichtungen mit hoher (Integrations-)Dichte zu verwenden.

Aufgabe der Erfindung ist damit insbesondere die Schaffung einer Halbleiter-Speichervorrichtung unter Verwendung von Randomspeicherzellen mit dynamischer Verstärkung, die eine Integration mit hoher Dichte zuläßt.

Diese Aufgabe wird durch die in den beigefügten Patentansprüchen gekennzeichneten Merkmale gelöst.

Die erfindungsgemäße Halbleiter-Speichervorrichtung umfaßt insbesondere ein Halbleitersubstrat, einen auf dessen Hauptfläche ausgebildeten Feldeffekttransistor, ein Widerstandselement, das an der einen Seite mit dem Source- oder dem Drainbereich des Feldeffekttransistors verbunden ist, ein erstes Verbindungsmittel zur Verbindung der anderen Seite des Widerstandselements mit einer ersten Spaltenleitung zum Auslesen von Daten, ein zweites Verbindungsmittel zur Verbindung des Source- oder des Drainbereichs, je nach Fall, mit einer Zeilenleitung für das Auslesen und Einschreiben von Daten und ein drittes Verbindungsmittel zur Verbindung der Gate-Elektrode des Feldeffekttransistors mit einer zweiten Spaltenleitung für Dateneinschreibung.

In weiterer Ausgestaltung kennzeichnet sich die erfindungs-

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gemäße Halbleiter-Speichervorrichtung durch ein Halbleitersubstrat eines ersten Leit(ungs)typs, einen längs der Hauptfläche des Substrats ausgebildeten ersten eingelassenen ("begrabenen") Bereich eines zweiten Leittyps, einen im ersten eingelassenen Bereich ausgebildeten zweiten eingelassenen Bereich des ersten Leittyps und einen Feldeffekttransistor mit im ersten eingelassenen Bereich ausgebildeten Source- und Drainbereichen sowie einer über der Substratoberfläche zwischen Source- und Drainbereich unter Zwischenfügung einer Isolierschicht geformten Gate-Elektrode.

Im folgenden sind bevorzugte Ausführungsformen der Erfindung im Vergleich zum Stand der Technik anhand der beigefügten Zeichnung näher erläutert. Es zeigen:

Fig. 1 eine schematische Schnittdarstellung des Aufbaus einer bisherigen schräg bzw. konisch isolierten (taper isolated) Randomspeicherzelle mit dynamischer Verstärkung,

Fig. 2 ein Äquivalentschaltbild für die Speicherzelle nach Fig. 1,

Fig. 3 und 4 Wellenformdiagramme zur Verdeutlichung der Arbeitsweise der Speicherzelle nach Fig. 1,

Fig. 5 eine schematische Schnittansicht einer Ausführungsform der Erfindung in Anwendung auf eine Randomspeicherzelle mit dynamischer Verstärkung (dynamic gain RAN cell),

Fig. 6 ein Äquivalentschaltbild für die Speicherzelle nach Fig. 5,

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Pig. 7 ein Schaltbild des Schaltungsaufbaus einer Speichermatrix mit Speicherzellen nach Fig. 5,

Fig. 8 ein Schaltbild des speziellen Schaltungsaufbaus eines Leseverstärkerteils der Schaltung nach Fig. 7,

Fig. 9 ein Zeitdiagramm zur Veranschaulichung der Arbeitsweise der Speichermatrix gemäß Fig. 7,

Fig.10 eine schematische Schnittdarstellung einer Abwandlung der Ausführungsform nach Fig. 5,

Fig.11 ein Äquivalentschaltbild für die Speicherzelle nach Fig. 10,

Fig.12 eine schematische Schnittdarstellung einer weiteren Ausführungsform der Erfindung in Anwendung auf eine Randomspeicherzelle mit dynamischer Verstärkung,

Fig.13 ein Äquivalentschaltbild für die Speicherzelle nach Fig. 13»

Fig. 14A bis 14G schematische Darstellungen von Verfahrensschritten bei der Herstellung der Speicherzelle nach Fig. 12,

Fig. 15A bis 15C schematische Darstellungen von Verfahrensschritten bei einem anderen Beispiel eines Verfahrens zur Herstellung der Speicherzelle nach Fig.12 und

Fig.16 und 17 Zeitdiagramme zur Verdeutlichung der Arbeitsweise der Speicherzelle gemäß Fig. 12.

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Die Fig. 1 bis 4 sind eingangs bereits erläutert worden.

Im folgenden sind nun bevorzugte Ausführungsformen der Erfindung beschrieben. Gemäß Fig. 5 ist in einem P"*-Typ-Halbleitersubstrat 21 ein eingelassener (sog. "begrabener") IT-Typ-Bereich 22 ausgebildet, der ein n-Typ-Fremdatom, z.B. Phosphor, in einer Konzentration von 1 χ 10 1 χ 10 ionen bzw. Atome/cm³ enthält. Die Tiefe des N~- Bereichs 22 beträgt zweckmäßig 2 - 25 μιη. Im N~-Bereich sind N⁺-Bereiche 23 und 24 als Source- bzw. Drain-Bereiche mit einem gegenseitigen Abstand von 1 - 10 μιη ausgebildet. Zwischen den N⁺-Source- und -Drainbereichen 23 bzw. 24 ist ein eingelassener Bereich 25, der ein P⁺-Fremdatom, z.B. Bor, mit einer Konzentration von 1x10 -1x10 pro cm² enthält, und einer Tiefe von 1 μιη ausgebildet. Über dem P⁺-Bereich 25 ist eine erste polykristalline Siliziumschicht 27 unter Zwischenfügung einer dünnen Oxidschicht

mit einer Dicke von z.B. 800 A vorgesehen, während eine zweite polykristalline Siliziumschicht 29 unter Zwischenfügung einer dicken Oxidschicht 28 ausgebildet ist. Die Oxidschicht 28 besitzt vorzugsweise eine möglichst große Dicke, um eine möglichst geringe kapazitive Ankopplung zwischen den beiden polykristallinen Siliziumschichten und 28 zu erreichen. Das eine Ende der zweiten polykristallinen Siliziumschicht 29 steht mit dem N⁺-Bereich in ohmschem Kontakt. Die erste polykristalline Siliziumschicht 27 besitzt vorzugsweise einen möglichst kleinen Schichtwiderstand von bevorzugt 200 Ohm/cm oder darunter. Die zweite polykristalline Siliziumschicht 29, die unmittelbar mit dem N⁺-Bereich 24 verbunden ist, dient als Widerstand; der Widerstand ihres sich bis zu einem in einer Isolierschicht 31 ausgebildeten Kontaktloch 30 für einen Aluminiumleiter 33 erstreckenden Abschnitts beträgt vor-

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teilhaft 1 - 100 k H . Die Isolierschicht 31 ist mit einem weiteren Kontaktloch 32 versehen, welches bis zum N⁺-Bereich 23 reicht, an den ein Aluminiumleiter 34 angeschlossen ist.

Fig. 6 zeigt ein Äquivalentschaltbild der Speicherzelle gemäß Fig. 5, wobei den Teilen von Fig. 5 entsprechende Teile mit den gleichen Bezugsziffern wie dort bezeichnet sind. Wie dargestellt, dient die erste polykristalline Siliziumschicht 27 als Gate-Elektrode eines Transistors und auch als Einschreibleitung YW. Der mit der zweiten ρolykristalinen Siliziumschicht 29 verbundene Aluminiumleiter 33 dient beim Auslesen und Einschreiben von Daten als Leseleitung YR. Der unmittelbar mit dem N⁺-Bereich 23 verbundene Aluminiumleiter 34 dient beim Auslesen und Einschreiben von Daten als Wählleitung X.

Fig. 7 veranschaulicht eine Speichermatrix unter Verwendung von Speicherzellen mit dem grundsätzlichen Aufbau gemäß Fig. 5. Bei dieser Schaltung sind vier Speicherzellen ^₁₁J ^m12' ^m21 ^xm<^ ^m22 ^"ⁿ ^^{orm e}i^ner Matrix angeordnet. Die Speicherzellen IB₁₁ und m₂₁ sind mit ihren Gate-Elektroden gemeinsam an eine Leitung YW₁ und mit ihren Jeweiligen Widerständen T₁₁ und Tp₁ an der einen Seite an eine Leitung YR₁ angeschlossen. Auf ähnliche Weise sind die anderen Speicherzellen m₁₂ und nipp "»i* Leitungen YW₂ und YR₂ verbunden. Eine Wählleitung X₂ ist mit dem N⁺-Source- oder -Drainbereich jeder Speicherzelle m^ und m₁₂ verbunden, während eine Wählleitung X₁ auf ähnliche Weise an die Speicherzellen m₂₁ und m₂₂ angeschlossen ist. Die Wählleitung X₂ ist über einen Leseverstärker Sp und eine Spalten-Wählschaltung CS-2 mit einer Datenleitung I/O verbunden, während auf ähnliche Weise die Wählleitung X₁ über einen Lesever-

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stärker S_-. und eine Spalten-Wählschaltung CS-1 mit der Datenleitung I/O verbunden ist. Auffrischschaltungen Rf-2 und Rf-1 sind in Rückkopplungswege eingeschaltet, die von der Ausgangsseite der Spalten-Wählschaltungen CS-2 und CS-1 zur Eingangsseite der Leseverstärker S₂ bzw. S₁ gebildet sind. Fig. 8 veranschaulicht die Art und Weise, auf welche eine gewählte Speicherzelle, z.B. die Zelle *l*ai durch den zugeordneten Leseverstärker Sg festgestellt oder abgegriffen wird. Tatsächlich stellt dieser Leseverstärker eine Änderung des Leitwerts der Zelle m^ in bezug auf den Leitwert einer Blindzelle DS fest. Die Blindzelle DS besitzt denselben Aufbau wie die Speicherzelle m^., nur mit dem Unterschied, daß das Verhältnis zwischen ihrer Kanallänge und -breite praktisch die Hälfte des Verhältnisses bei der Speicherzelle m^ beträgt. Mathematisch gesehen sind Länge Lp und Breite W_c des Kanals der Speicherzelle m₁₁ sowie Länge L_n und Breite W_n des Blindzellenkanals so festgelegt, daß sie folgender Beziehung genügen:

W_n
2 -2 (1)

Dies bedeutet, daß das Leitwertverhältnis zwischen der Speicherzelle m₁₁ und der Blindzelle DS im wesentlichen auf 2:1 eingestellt ist. Mit anderen Worten: wenn die Leitwertgröße der Speicherzelle m.^ in ihrem nicht aufgeladenen Zustand "1" beträgt, liegt die Leitwertgröße der Blindzelle DS im selben Zustand bei "0,5". Diese Leitwertgröße der Blindzelle DS dient als Bezugsgröße, wobei der Leseverstärker S₂ Binärdaten "1" oder "O" in Abhängigkeit davon feststellt, ob sie über oder unter der Bezugsgröße von 0,5 liegen. Die erfindungsgemäß verwendeten Leseverstärker sind

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verhältnislose Flip-Flop-Leseverstärker, so daß hohe Meßansprechempfindlichkeit, niedriger Strombedarf und hohe Meßgeschwindigkeit gewährleistet werden können.

Obgleich vorstehend angegeben ist, daß die Größe des Verhältnisses W/L zwischen Speicherzelle und Blindzelle auf 2:1 gesetzt ist, kann der Leitwert G_D der Blindzelle im allgemeinen der folgenden Beziehung genügen:

^GD

in welcher G₁ den Leitwert der Speicherzelle entsprechend ihrem Zustand "1" und G_Q den Speicherzellenleitwert im Zustand "0" bedeuten.

Wenn somit die Leitwertgröße G₁ und die Leitwertgröße G_Q jeweils "1" bzw. "0,5" entsprechen, beträgt die Leitwertgröße Gj₅ der Blindzelle "0,75". In diesem Fall beträgt das Leitwertverhältnis zwischen Speicherzelle und Blindzelle 1:0,75 und das Verhältnis W/L beträgt 0,75:1. Dies bedeutet, daß alle Speicherzellenverstärker, welche der Gleichung oder Beziehung (2) genügen, als Leseverstärker für Randomspeicherzellen mit dynamischer Verstärkung unter Ausnutzung der Änderungen des Leitwertpegels in Abhängigkeit davon, ob die betreffende Speicherzelle aufgeladen ist oder nicht, benutzt werden können.

Im folgenden ist die Arbeitsweise der Speicherzellenmatrix gemäß Fig. 7 anhand der Fig. 9a bis 9d erläutert. Wenn die Leitungen YW₁, YR₁ und X₁ gemäß Fig. 7 gewählt sind, geht zu einem Zeitpunkt t₁ (Fig. 9d) das Potential auf der Lei-

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tung YR₁ von einem hohen Pegel von +5 V auf einen niedrigen Pegel von O V (vgl. Fig. 9b) über, so daß ein Strom von der Wählleitung X₁ über die Speicherzelle m₂₁ und den Widerstand ^₁ fließt.

Dieser Strom wird durch den Leseverstärker S₁ abgegriffen, und die Dateneinheit wird über die Spalten-Wählschaltung CS-1 zur Datenleitung I/O ausgegeben. Gleichzeitig wird der gemessene oder abgegriffene Strom über die Auffrischschaltung Rf-1 zur Datenauffrischung an die Eingangsseite des Leseverstärkers S₁ rückgekoppelt. Die Auffrischoperation erfolgt in einer Zeitspanne zwischen den Zeitpunkten t^ und t₅ gemäß Fig. 9d.

Im folgenden ist die mit der beschriebenen Ausführungsform der Erfindung erreichte Wirkung erläutert. Bei der Schaltung gemäß Fig. 6 kann das Potential an einem Verzweigungs- bzw. Knotenpunkt A dieser Speicherzelle entweder einen hohen Pegel (H) oder einen niedrigen Pegel (L) annehmen, auch wenn die Leseleitung YR stets auf dem Pegel H gehalten wird. Dies bedeutet, daß die Leitung YR als gemeinsame bzw. Sammelleitung benutzt werden kann, wodurch eine Vergrößerung der Integrationsdichte gewährleistet wird. Bei der bisherigen Konstruktion gemäß Fig. 1 müssen andererseits beim jedesmaligen Einschreiben der Dateneinheit "1" beide Leitungen Y und X gleichzeitig auf entweder dem Pegel H oder dem Pegel L gehalten werden. Dies bedeutet, daß in der Praxis zwei getrennte Zuleitungen als die Leitungen Y und X erforderlich sind, was im Hinblick auf die Erhöhung der Integrationsdichte unerwünscht ist.

Unabhängig davon, daß gemäß Fig. 6 die Widerstände 29 für jede Speicherzelle vorgesehen sind, wird weiterhin durch

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die Anordnung der betreffenden Widerstände 29 der Raumfaktor der Speicherzelle praktisch nicht vergrößert, weil der Widerstand durch die zweite, über der ersten polykristallinen Siliziumschicht 27 ausgebildete polykristalline Siliziumschicht 29 geformt wird. Weiterhin ist das Kontaktloch 30 zur Kontaktierung der Schicht 29 mit dem Aluminiumleiter 33 über der Gate-Elektrode 27 der Speicherzelle vorgesehen, so daß hierdurch der Raumfaktor der Speicherzelle in keiner Weise vergrößert wird. Außerdem ist erfindungsgemäß für jede Speicherzelle jeweils eine Zuleitung weniger vorgesehen als bei der bisherigen Konstruktion, was sich bezüglich einer Integration mit hoher Dichte als vorteilhaft erweist. Wenn darüber hinaus die Isolierschicht zwischen den beiden polykristallinen Siliziumschichten 27 und 29 bei der Ausführungsform gemäß Fig. 5 eine SiO₂-Schicht ist, kann die Kapazität zwischen den Schichten 27 und 29 sehr klein eingestellt werden, indem die Dicke der Schicht 28 auf 2 000 bis 8 000 S festgelegt wird, d.h. auf das vier- bis zehnfache von 800 S entsprechend der Dicke der Schicht 26 zwischen der ersten polykristallinen Siliziumschicht 27 und dem Substrat 21. Auf die beschriebene Weise läßt sich einfach eine mit hoher Geschwindigkeit arbeitende Speicherzellenanordnung herstellen.

Obgleich sich die vorstehend beschriebene Ausführungsform auf η-Kanal-Feldeffekttransistoren bezieht, lassen sich dieselben Wirkungen auch mit p-Kanal-Transistoren erzielen. Ebenso kann das Siliziumsubstrat durch ein anderes Halbleitersubstrat, etwa ein Galliumarsenid- bzw. GaAs-Substrat ersetzt werden. Im allgemeinen ist es möglich, verschiedene Änderungen und Abwandlungen der grundsätzlichen Konstruktion gemäß der Erfindung nach dem Äquivalentschaltbild von Fig. 6 vorzunehmen, wobei das Widerstandselement mit der

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Leseleitung YR verbunden ist, Drain- oder Sourceelektrode des Transistors an den Knotenpunkt A angeschlossen ist, die jeweilige andere Elektrode, d.h. Drain- oder Sourceelektrode als Wählleitung X benutzt wird und die auf der Isolierschicht geformte Gate-Elektrode als Einschreibleitung YW dient.

Als Abwandlung der AusfUhrungsform gemäß Eig. 6, bei welcher der Widerstand 29 zwischen den Knotenpunkt A und die Leseleitung YR geschaltet ist, kann gemäß den Fig. 10 und 11 anstelle des Widerstands 29 ein Feldeffekttransistor 29a verwendet werden, dessen Gate- und Drainbereich zusammengeschaltet sind. Durch diese Konstruktion werden dieselben Wirkungen geboten, wie sie vorstehend erläutert sind. Diese abgewandelte Konstruktion ist im folgenden anhand von Fig. 10 beschrieben, in welcher die den Teilen von Fig.5 entsprechende Teile mit denselben Bezugsziffern wie vorher bezeichnet sind.

Gemäß Fig. 10 ist neben einem Feldeffekttransistor, der durch Source- und Drainbereiche 23 bzw. Zk und eine Gate-Elektrode 27 gebildet wird, ein weiterer Transistor 29a vorgesehen, der einen Sourcebereich 3k und eine Gate-Elektrode 29a-1 in getrennter Ausbildung aufweist und dessen Drainbereich ebenfalls durch den Drainbereich 24 gebildet wird. Die Gate-Elektrode 29a-1 ist am einen Ende mit dem Drainbereich 23 verbunden und erstreckt sich auf der Hauptfläche des Substrats 21 über eine dünne Isolierschicht 26a bis in die Nähe des Sourcebereichs 3k. Letzterer ist mit einem Aluminiumleiter 33 als Leseleitung YR in einem Kontaktloch 33 verbunden. Wie aus dem Äquivalentschaltbild gemäß Fig. 11 hervorgeht, ist der Feldeffekttransistor 29a bei dieser abgewandelten Ausführungsform als Widerstands-

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element zwischen dem Knotenpunkt A, d.h. dem Drainbereich des benachbarten Feldeffekttransistors, und der Leseleitung YR vorgesehen. Die Arbeitsweise dieser abgewandelten Ausführungsform ist dieselbe wie bei der Ausführungsform gemäß Fig. 5.

Die Fig. 12 und 13 veranschaulichen eine weitere Ausführungsform der Erfindung. Gemäß Fig. 12 ist in einem P~-Typ-Halbleitersubstrat 41 ein erster eingelassener Bereich 42 des N~-Typs an der Seite der Hauptfläche des Substrats 41 ausgebildet, während ein zweiter eingelassener Bereich 43 des P⁺-Typs im ersten eingelassenen Bereich 42 angeordnet ist. Im ersten eingelassenen Bereich 42 sind außerdem zwei N⁺- Bereiche 44 und 45 und zwischen diesen ein P⁺-Bereich 46 auegebildet, wobei diese Bereiche 44 bis 46 einen Feldeffekttransistor bilden. Über dem ersten eingelassenen Bereich ist unter Zwischenfügung einer dünnen Isolierschicht 47 eine Gate-Elektrode 48 vorgesehen. An die N⁺-Bereiche 44 und 45 alnd die betreffenden X₁-UrId Y^-Lei tunken ^9 bzw. *>O ungeschlossen,währenden die Gate-Elektrode 48 eine Y^-Leitung angeschlossen ist. Der zweite eingelassene Bereich 43 wird als Xp-Leitung benutzt.

Fig. 13 veranschaulicht das Äquivalentschaltbild der Speicherzelle mit dem eben beschriebenen Aufbau. In Fig. 13 sind die den Teilen von Fig. 12 entsprechenden Teile mit denselben Bezugsziffern wie vorher bezeichnet, so daß sich eine nähere Erläuterung dieses Äquivalentschaltbilds erübrigt. Es ist darauf hinzuweisen, daß die Leitung Y^ eine Spaltenleitung für die Dateneinschreibung, die Leitung Y₂ eine Spaltenleitung für die Datenauslesung, die Leitung X₁ eine Zeilenleitung für Datenauslesung und die Leitung X₂ eine Zeilenleitung für Dateneinschreibung darstellen.

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Im folgenden ist die Herstellung der Speicherzelle gemäß Fig. 12 anhand der Fig. 14A bis 14G beschrieben. In einem ersten Herstellungsvorgang wird die IT-Schicht 42 durch Implantieren von Phosphorionen als Fremdatom in das einen spezifischen Widerstand von 500 Λ·cm besitzende Substrat durch eine SiO₂-Schicht 61 hindurch unter Verwendung eines Photoresistmaterials 60 als Maske ausgebildet, bis 5 x 10 ^J Phosphorionen pro cm implantiert worden sind (vgl. Fig. 14A). Sodann wird gemäß Fig. 14B durch thermische Diffusion von Phosphor bis zu einer Tiefe von 5 μβι eine N~-Senke 42 hergestellt, deren Fremdatomkonzentration somit 1x10 ionen bzw. Atome/cnr beträgt. Anschließend wird durch Ionenimplantation von Bor in den NT-Bereich

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der P -Bereich 43 ausgebildet, bis pro cm 1 χ 10 ^J Borionen implantiert worden sind (vgl. Fig. 14C). Danach wird auf der Oberseite des Plättchens durch epitaxiales Aufwachsen eine P~-Schicht 62 mit einer Fremdatomkonzentration von 1 χ 10 Ionen/an³ ausgebildet (vgl. Fig. 14D). Hierauf wird eine N~-Schicht 63 mit einer Tiefe von 1 μιη und einer Fremdatomkonzentration von etwa 2 χ 10 Ionen/cm durch Implantieren von Phosphorionen in den NT-Bereich 42 unter Verwendung einer Photoresistschicht 64 als Maske auf die in Fig. 14E gezeigte Weise ausgebildet.

Im Anschluß hieran wird die Photoreeistschicht 6¹· abgetragen, und Si^N^-Schichten als Maske (nicht dargestellt) werden unter Abdeckung der N"-Schicht 63 aufgebracht, um nach einem Feldoxidationsverfahren (field oxidation method) SiOp-Feldschichten 65 und 66 an ihrer Stelle auszubilden. Beim Oxidationsvorgang erweitert sich die beim Verfahrensschritt gemäß Fig. 14E gebildete Phosphorimplantationsschicht 63 aufgrund von Fremdatomdiffusion während einer Reihe von Wärmebehandlungen derart, daß sie den inneren

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N~-Bereich 42 erreicht und sich mit diesem verbindet; auf diese Weise wird eine Speicherzellenkonstruktion erhalten, bei welcher der zweite eingelassene Bereich 43 im ersten eingelassenen Bereich 42 ausgebildet ist. Außerdem verbleibt der im Verfahrens schritt gemäß Fig. 14D geformte P~*- Bereich 62 zum Teil unter den Feldbereichen 65 und 66.

Danach wird der P⁺-Bereich 46 durch Implantieren von Borionen in einem der Gate-Elektrode entsprechenden Teil durch die Isolierschicht 47 hindurch bis zu einer sehr flachen

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Tiefe ausgebildet, bis 1 χ 10 Borionen pro cm implantiert worden sind. Anschließend wird die polykristalline Siliziumschicht 48 auf der Isolierschicht 47 vorgesehen und zur Bildung der Gate-Elektrode geätzt, und die Source- und Drainbereiche 44 bzw. 45 werden durch Ionenimplantation von Arsen unter Verwendung der Gate-Elektrode als Maske geformt.

Schließlich werden vorbestimmte Passivier- und Aluminiummetallisierschritte durchgeführt, um die Aluminiumleiter bzw. -Zuleitungen 70 und 71 zu bilden, welche die Kontaktlöcher 68 und 69 in der Isolierschicht 67 ausfüllen und mit den N -Source- und -Drainbereichen 44 bzw. 45 verbunden sind. Nach Durchführung der beschriebenen Vorgänge ist die Speicherzelle gemäß der zweiten Ausführungsform der Erfindung fertiggestellt.

Die Verfahrensschritte gemäß Fig. 14D bis 14G können durch die in Fig. 15A bis 15C dargestellten Verfahrensschritte ersetzt werden.

Der Verfahrensschritt gemäß Fig. 15A unterscheidet sich vom

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Verfahrensschritt gemäß Fig. 14D nur dadurch, daß ein N~- Typ-Bereich 80 mit einer Fremdatomkonzentration von 1 χ 10 * Ionen/cm und einer Dicke von etwa 3 μη durch epitaxiales Aufwachsen anstelle des P~-Bereichs 62 geformt wird. Dieser N~-Bereich 80 wird als Siliziumeinkristall ausgebildet. Hierauf werden Teile des NT-Bereichs 80, welche auszubildenden Antifeldinversionsbereichen (antifield-inversion regions) entsprechen, bis zu einer Tiefe von etwa 5 000 S weggeätzt, und Antifeldinversionsbereiche

81 und 82 werden durch Implantieren von Borionen in die vertieften Teile ausgebildet (vgl. Fig. 15B). Danach werden gemäß den Fig. 15B und 15C Feldoxidschichten 84 und 85, die von den Antifeldinversionsbereichen 81 bzw. 82 um W₁ bzw. W₂ (W₁ « W₂) entfernt sind, im N~-Bereich 80 unter Verwendung einer als Maske dienenden SiJN^-Schicht ausgebildet. Bei der Ausbildung der Feldoxidschichten 84 und 85 erweitern sich die Antifeldinversionsbereiche 81 und

82 aufgrund von Fremdatomdiffusion während der Wärmebehandlung bei diesem Vorgang derart, daß sie die Oberfläche des Substrats 41 erreichen. Mit anderen Worten: bei diesem Herstellungsverfahren ist für die Ausbildung der Antifeldinversionsbereiche 81 und 82 keine spezielle Wärmebehandlung erforderlich.

Die anschließenden Verfahrensschritte zur Herstellung der polykristallinen Siliziumschicht 48 für die Gate-Elektrode, der Isolierdeckschicht 67, der Kontaktlöcher 68 und 69 sowie der Aluminiumleiter 70 und 71 entsprechen den Arbeitsgängen gemäß Fig. 14F und 14G.

Im folgenden ist die Arbeitsweise der im Äquivalentschaltbild gemäß Fig. 13 dargestellten Speicherzelle anhand der Fig. 16 und 17 erläutert. Fig. 16 ist dabei ein Zeitdiagramm

zur Veran8chaulichung dee Einschreitens der Dateneinheit ^M1" in die Speicherzelle» während Pig. 17 ein Zeitdiagramm darstellt, welches das Einschreiben der Dateneinheit "O" veranschaulicht. In den beiden in Pig. 16 bzw. 17 dargestellten Fällen werden die Nur-Leseleitungen X₁ und Y₂ auf +5 V gehalten, wie dies bei (a) in Pig. 16 und 17 dargestellt ist. Beim Einschreiben der Dateneinheit "1^W wird das Potential an der Leitung X₂* wie bei (c) in Fig. 16 dargestellt, von +5 V auf 0 V geändert, während das Potential an der Leitung Y₁, wie bei (b) dargestellt, von 0 V auf -5 V geändert wird. Beim Einschreiben der Dateneinheit "0" wird das Potential an der Leitung Y₁, wie bei (b) in Pig. 17 dargestellt, auf O V gehalten, während das Potential an der Leitung X₂, wie bei (c) dargestellt, von +5 V auf 0 V geändert wird. Beim Einschreiben der Dateneinheit "1" sammeln sich im P⁺-Bereich 46 unter der Gate-Isolierschicht 47 gemäß Pig. 12 Überschußladungen (plus charges). Beim Einschreiben dieser Dateneinheit "1" befindet sich somit der Leitwert zwischen Sourcebereich 44 und Drainbereich 45 auf dem niedrigen Pegel, so daß die Dateneinheit ⁿ1ⁿ ausgelesen werden kann. Beim Einschreiben der Dateneinheit "0" sammeln sich keine Überschußladungen im P⁺-Bereich 46. Der Leitwert zwischen Sourcebereich 44 und Drainbereich 45 nimmt daher den hohen Pegel oder Wert an, so daß das Auslesen dieser Dateneinheit ¹¹O" möglich ist. Auf die vorstehend beschriebene Weise kann somit das Einschreiben und Auslesen der Dateneinheiten "1" und "0" erfolgen.

Nachstehend sind die mit der Ausführungsform gemäß Pig. 12 erzielten Vorteile erläutert. Mit der Konstruktion gemäß dieser Ausftthrungsform kann eine Speicherzelle mit einem Transistor für jeweils eine Einbit-Speicherzelle realisiert werden. Außerdem sind Lese- und Einschreibleitungen getrennt vorhanden, und zwar unabhängig davon, daß die Integrations-

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dichte im Vergleich zur bisherigen Konstruktion vergrößert ist. Insbesondere dienen bei der Ausführungsform gemäß Fig.12 der P⁺-Bereich 46 und der Gate-Bereich 48, die einen Kondensator zur Speicherung der gespeicherten Dateneinheiten "1" und "0ⁿ bilden, als Gate-Elektrode für den Feldeffekttransistor (gebildet durch die Bereiche 42, 44 und 45) für das Auslesen von Paten, so daß der Raumfaktor pro Bit verkleinert wird.

Weiterhin ist bei der Ausführungsform gemäß Fig. 12 eine Leitung für die Steuerung der Dateneinschreibung vorgesehen. Biese Leitung wird bei der Aueführungsform gemäß Fig. 12 durch die zweite eingelassene Schicht 43 gebildet. Aufgrund des Vorhandenseins dieser eingelassenen Schicht ist es möglich, Daten zuverlässig in eine gewählte Speicherzelle einer Speicherzellenmatrix einzuschreiben.

Darüber hinaus ist die Einschreibsteuerleitung 43 unter den P⁺-Bereichen 46 und 48 für Ladungsspeicherung vorgesehen. Dies bedeutet, daß unabhängig von der Vergrößerung der Leitungszahl um eine Leitung durch die Leitung 43 diese Ausbildung zu keiner Vergrößerung des Raumfaktors pro Bit führt und eine Speicherzelle realisiert wird, welche ohne weiteres die Auslegung eines Einschreib/Lesesystems mit hoher Integrationsdichte zuläßt.

Wie außerdem aus der vorstehenden Beschreibung der Herstellungeschritte gemäß den Fig. 15A bis 15C hervorgeht, kann die zweite eingelassene Schicht ohne weiteres durch epit-

axiales Aufwachsen der N-Siliziumschicht auf der N~-Senke und entsprechendes Atzen ausgebildet werden.

Obgleich sich die vorstehenden Ausführungsformen auf IT-Kanal-Feldeffekttransistoren beziehen, können selbstver-

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ständlich auch P-Kanal-Feldeffekttransistoren vorgesehen werden.

Während weiterhin bei der Ausführungsform gemäß Fig. 12 der P -Bereich 46 für Ladungsspeicherung benutzt wird, kann anstelle dieses Bereichs auch ein beliebiger anderer Ladungespeicherbereich verwendet werden. Insgesamt betrachtet, stellt eine Speicherzelle mit dynamischer Verstärkung, welche die eingelassene Schicht 43 aufweist und in welcher die Ladung auf der Substratoberfläche oder in einem oder mehreren anderen Abschnitten gespeichert wird, um effektiv das Durchschalten des Feldeffekttransistors zu steuern, das Wesen der Erfindung dar, die innerhalb des erweiterten Schutzumfangs verschiedenen weiteren Änderungen und Abwandlungen zugänglich ist.

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Claims

PATENTANSPRÜCHE

/1 J Halbleiter-Speichervorrichtung mit einem Halbleiter-Substrat und einem auf dessen Hauptfläche ausgebildeten Feldeffekttransistor, dadurch gekennzeichnet, daß ein Widerstandselement (29, 29a) vorgesehen ist, dessen eine Seite mit Source- oder Drainbereich des Feldeffekttransistors verbunden ist, während seine andere Seite an eine erste Spaltenleitung (YR) für Datenauslesung angeschlossen ist, daß der nicht mit dem Widerstandselement (29_f 29a) verbundene Source- oder Drainbereich des Feldeffekttransistors mit einer Zeilenleitung (X) zum Auslesen und Einschreiben von Daten verbunden ist und daß die Gate-Elektrode des Feldeffekttransistors mit einer zweiten Spaltenleitung (YW) für Dateneinschreibung verbunden ist.
2. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Gate-Elektrode (27) und das Widerstandselement (29) durch eine erste bzw. eine zweite polykristalline Siliziumschicht gebildet sind und daß die zweite poly-

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kristalline Stliziumschicht, die als Widerstandselement (29) dient, unter Zwischenfügung einer dicken Isolierschicht (28) über der ersten polykristallinen Siliziumschicht ausgebildet ist, welche die Gate-Elektrode (27) bildet.
3. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Widerstandselement durch einen zweiten, neben dem ersten Feldeffekttransistor ausgebildeten Feldeffekttransistor (29a) gebildet ist, daß der Source- oder der Drainbereich des zweiten Feldeffekttransistors (29a) gleichzeitig als (gemeinsamer) Source- bzw. Drainbereich des ersten Feldeffekttransistors dient, daß die Gate-Elektrode (29e-1) de» zweiten Feldeffekttransistors (29a) an den gemeinsamen Source- bzw. Drainbereich angeschlossen ist und daß der Source- oder Drainbereich des zweiten Feldeffekttransistors (29a), welcher nicht den mit dem ersten Feldeffekttransistor gemeinsamen Bereich bildet, mit der ersten Spaltenleitung (YR) für Datenauslesung verbunden ist.
4. Halbleiter-Speichervorrichtung mit einem Feldeffekttransistor mit isolierter Gate-Elektrode, insbesondere nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß ein erster eingelassener ("begrabener") Bereich (42) in und an der Hauptfläche eines Halbleiter-Substrats (41) eines ersten Leit(ungs)typs ausgebildet ist, daß der erste eingelassene Bereich (42) einen zweiten Leit(ungs)typ besitzt, daß im ersten eingelassenen Bereich (42) ein zweiter eingelassener Bereich (43) des ersten Leittyps ausgebildet ist, daß den zweiten Leittyp besitzende Source- und Drainbereiche (44, 45) eines Feldeffekttransistors im ersten eingelassenen Bereich (42) ausgebildet sind und daß eine Gate-Elektrode (48)

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unter Zwischenfügung einer Isolierschicht (47) über einem Teil des Substrats zwischen Source- und Drainbereich (44, 45), welche den Feldeffekttransistor bilden, ausgebildet ist.
5. Speichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß der zweite eingelassene Bereich (43) unter einem Kanalbereich (46) angeordnet ist, der zwischen Source- und Drainbereich (44, 45) des Feldeffekttransistors ausgebildet ist.
6. Speichervorrichtung nach Anspruch 1 oder 4, dadurch gekennzeichnet, daß der Feldeffekttransistor (m11) mit einer Feldeffekttransistorschaltung kombiniert 1st, welche die Änderung des Leitwerts des Feldeffekttransistors (mil) zum Auslesen von Binärdaten aus dem ersten Feldeffekttransistor abgreift bzw. mißt und die einen Blind-Feldeffekttransistor (DS) mit einem Leitwert aufweist, welcher der Hälfte der Summe aus einem ersten Leitwert entsprechend einer ersten Binärdateneinheit und einem zweiten Leitwert entsprechend einer zweiten Binärdateneinheit entspricht.
7. Speichervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Feldeffekttransistorschaltung weiterhin einen Flip-Flop-Leseverstärker (S2) aufweist, welcher Daten aus dem Feldeffekttransistor (m11) unter Heranziehung des Leitwerts des Blind-Feldeffekttransistors (DS) als Bezugsleitwert ausliest.
8. Speichervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß der Feldeffekttransistor (m11) eine erste Kanallänge und eine erste Kanalbreite besitzt und daß der Blind-Feldeffekttransistor (DS) eine zweite Kanal-

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länge entsprechend der Hälfte der ersten Kanallänge bzw. eine zweite Kanalbreite entsprechend der Hälfte der ersten Kanalbreite besitzt.

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