DE2755953C2 - Halbleiteranordnung in Form eines Speichers mit beliebigem Zugriff - Google Patents

Halbleiteranordnung in Form eines Speichers mit beliebigem Zugriff

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Description

Die Erfindung bezieht sich auf eine Halbleitcranordjng entsprechend dem Oberbegriff des Anspruchs 1. Speicher mit beliebigem Zugriff sind in der Literatur s »random access memories« bekannt. Sie ermöglichen es, mit Hilfe von Steuerspaniiunger; an den Wort- und Bitleitungen jede Speicherzelle einzeln zu erreichen (selektieren) und darin nach Wunsch Information einzuschreiben bzw. auszulesen, während das Löschen der Information bei manchen bekannten Lösungen selektiv, also zelleiiweisc, bei den meisten für eine Anzahl oder für alle Zellen gemeinsam erfolgt.
Ein Wunsch beim Arbeiten mit Speichern mit beliebigem Zugriff ist die Möglichkeit, die eingeschriebene Information zerstörungsfrei auslesen zu können, d. h., daß, nachdem der Auslesevorgang beendet ist, die Information nicht verlorengegangen, sondern noch immer in der Zelle vorhanden ist. Meistens wird die Anordnung dazu derart ausgebildet, daß pro Speicherzelle wenigstens ein als Verstärker wirksamer Transistor vorhanden ist. In diesem Zusammenhang bietet die Verwendung von Feldeffekttransistoren mit gleichrichtenden Übergängen zwischen den Gate-Elektroden und dem Kanal (JFET = junction field effect transistor = Sperrschichtfeldeffekttransistor) gegenüber anderen Typen von Transistoren Vorteile, wie sich dies untenstehend zeigen wird.
Eine Speicheranordnung der eingangs genannten Art mit beliebigem Zugriff (RAM) ist aus ISSCC, Februar 1973, Seite 34, 35, 195 bekannt. Die dort beschriebene Lösung benutzt pro Zelle einen JFET in Reihe mit einer Schwellendiode and drei Leitungen, und zwar einer Schreib-, einer Bit- und einer Leseleitung. In dieser Hinsicht ist die Lösung ein Fortschritt gegenüber anderen
jo Speichern mit beliebigem Zugriff, die vier Adressenleitungen pro Zelle brauchten. In einer Abwandlung, die in IEEE JL of Solid state Circuits, August 1976, Seiten 5/9 beschrieben worden ist, sind die Schwellendioden mit allen sich daraus ergebenden Nachteilen fortgelassen.
Auch hier sind pro Zelle drei Leitungen verwendet worden, die aus dem Schaltplan auf Seite 520 hervorgeht.
Weiter sind aus IEEE International Solid-State Circuiis Conference, 1971, Seiten 80/81, insbesondere Fig. 3, Electronic Components, 27. Okt. 1972, Seiten 999 bis 1006, Fig. 6b auf Seite 1005 Halbleiter-Speicherzellen vom sog. FAMOS-Typ bekannt, bei denen pro Element nur zwei Leitungen (X. Y) und ein gemeinsamer Anschluß erforderlich sind. Dieser bekannte Speicher ist jedoch nicht elektrisch löschbar. Ein löschbarer Typ ist bekannt aus der DE-AS 24 45 078. D oser FAMOS-Typ bedarf jedoch besonderer Herstellungsschritte hinsichtlich des isolierten (im betrieb floatenden) Gates.
Der Erfindung liegt nun die Aufgabe zugrunde, einen Halbleiterspeicher der eingangs genannten Art so auszubilden, daß nur Wort- und Bit-Leitungen erforderlich sind, um Information in jede einzelne Speicherzelle einzuschreiben, zu speichern, auszulesen oder zu löschen.
Nach einer bevorzugten Ausführungsform, wobei die eine Gate-Elektrode eines JFET-Speicherzellentransistors durch eine vergrabene Zone des anderen Leitungstyps gebildet wird, die durch eine Zone, die den Kanal des JFETs bildet, von einer Oberflächenzone getrennt ist, die ebenfalls von diesem anderen Leitungstyp ist, schließt sich lateral an die Oberflächenzone eine Zone des einen Leitungstyps an, die eine der beiden Hauptelektroden des JFETs bildet, während die andere Hauptelektrode durch eine mit der Substratzone des Halblciterkörpers verbundene Zone gebildet wird.
Durch die erfindungsgemäßen Maßnahmen wird es
b5 ermöglicht, daß zwei Adressenleitungen pro Speicherzelle und /war nur ein Muster von Wort- und Bitleitungen ausreicht, so daß die Zelle und damit die ganze integrierte Schaltung wesentlich verkleinert werden
können. Der Erfindung liegt dabei die Erkenntnis zugrunde, daß es mit der auf obenstehend beschriebene Weise ausgebildeten Anordnung möglich ist, mit derartigen Steuerspannungen zu arbeiten, daß alle Speicherzellen selektiv eingeschrieben bzw. ausgelesen werden können, während das Löschen von Informationen mindestens pro ganze Wortleitung erfolgen kann und bei einer weiter zu beschreibenden Abwandlung sogar ebenfalls selektiv. Diese Steuerspannungen werden insbesondere derart gewählt, daß zum Löschen der Durchgriffeffekt, beim Schreiben der bei einer |FET-Siruktur zugleich auftretende bipolare Transistor und beim Lesen die Kanalleitfähigkeit des ]FETs benutzt wird.
Es sei bemerkt, daß an sich ein Photomatrixsensor mit JFETen bekannt ist, wobei mit Hilfe eines Musters von Wort- und Bitieiiungen jede Speicherzeile auf die dann vorhandene logische Information selektiert werden kann, die dann als die Leitfähigkeit des ]FET-Kanals zwischen einerseits einer mit einer Bitleitung verbundenen Hauptelektrode des JFETs, und andererseits dem Substrat eines Halbleiterkörpers ausgelesen wird. Insbesondere ist dabei gedacht worden, jede Bitleitung über einen eigenen Belastungswiderstand an eine feste Spannung zu legen. Das Einschreiben erfolgt dabei dadurch, daß der Sensor mit einem Muster von Lichtinformation bestrahlt wird. Im Gegensatz dazu ist ein Randomspeicher nach der Erfindung im allgemeinen gegen Licht abgeschirmt, während weiter die Information durch Anlegen der richtigen Steuerspannungen an einen zu einer Kreuzung einer selektierten Bit- und Wortleitung gehörenden Transistor eingeschrieben wird, wobei der bei einer JFET-Struktur zugleich auftretende bipolare Transistor benutzt worden ist. Auch wird im allgemeinen die Packungsdichte der Speicherzeilen in einem Randomspeicher nach der Erfindung viel größer sein als bei einem Photosensor brauchbar ist. Dabei ist es von Bedeutung, daß die Leiterspuren zum Erreichen (Selektieren) der Speicherzellen bei einem Photosensor nicht die schwebenden Elektroden völlig bedecken dürfen (weil sie sonst das Licht abfangen) und folglich eine zusätzliche Oberfläche des betreffenden Halbleiterelements erfordern, während dieser Nachteil bei einem erfindungsgemäßen Randomspeicher fehlt.
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden im folgenden näher beschrieben. Es zeigt
Fig. 1 einen Schnitt durch ein Beispiel einer erfindungsgemäßen Halbleiteranordnung.
Fig. 2 eine Draufsicht eines Beispiels einer erfindungsgemäßen Halbleiteranordnung,
Fig. 3 einen elektrischen Ersatzschaltplan einer einzigen Speicherzelle einer derartigen Halbleiteranordnung nach F i g. 1 und 2,
F i g. 4 und 5 Abwandlungen der Fig. 1,
F i g. 6 den elektrischen Ersatzschaltplan einer Speicherzelle nach der Halbleiteranordnung nach F i g. 5,
F i g. 7 die jeweiligen unter verschiedenen Betriebsumständen auftretenden Spannungen.
Der Randomspeicher nach F i g. 1 weist den nachfolgenden Aufbau auf:
Ausgegangen wird von einem Körper 1 aus beispielsweise P-Ieitendem Halbleitermaterial, beispielsweise P-leitendem Silizium, das als Substrat wirksam ist. Darin sind in einem üblichen Dotierungsverfahren mit Hilfe von photolithographischen Prozessen parallele Zonen 2 (in F i g. 1 senkrecht zur Zeichenebene) vorgesehen, die N + dotiert werden. Danach wird eine P-leitende epitaktische Schicht 30 aufgewachsen, so daß die Zonen 2 als vergrabene N< -Zonen im Halbleiterkörper zurückbleiben. Diese Zonen 2 werden am Rande des Halbleiterkörpers mittels einer tief in den Körper ragenden N+ -diffundierten Zone über ein Fenster 20 mit einer Leiterspur 21 auf dem Halbleiterkörper verbunden, die zu Steuermitteln (Logik) L zum Anlegen von Selektionsspannungen an diese Zonen 2, die als Wortleitungen WL 1, WL 2 ... des Randomspeichers wirksam sind, führt. (Die Mittel L sind in F i g. 2 auf schematische Weise durch einen Block am Rande des Halbleiterkörpers dargestellt.) Für große Speicher wird man die zur Steuerung erforderlichen Transistoren entweder zentral zwischen zwei Gruppen von Speicherzellen oder auf beiden Seiter, einer Gruppe von Speicherzellen anordnen, damit die durch den Widerstand der Wortleitungen herbeigeführte Verzögerungszeit verringert wird. Gegebenenfalls kann eine derartige vergrabene Wortleitung dazu auch aus mehreren Teilen aufgebaut sein, die durch Auffrischungsverstärker miteinander verbunden
2n sind.
An der Oberfläche kann die epitaktische Schicht 30 durch Diffusion höher dotiert werden, so daß eine P ' -dotierte Zone 40 entsteht, wonach mit Hilfe photolithographischer Techniken die N+-dotierten Zonen 5 angebracht werden. Von der Schicht 30 ist namentlich der Teil 3 zwischen den Zonen 2 und 5 und der Teil 8 auf der einen Seite der Zone 5 interessant; von der Schicht 40 der Teil 4 auf der anderen Seite der Zone 5. Jede Struktur 2, 3, 4, 5 bildet namentlich eine Speicherzelle, wie nachstehend noch angegeben wird. Dem letztgenannten Schritt zum Erhalten der Zonen 5 geht ein örtlicher Oxydationsschritt hervor, wodurch jeweils zwei Strukturen 2, 3, 4, 5 durch eine tiefragende oxydierte Zone 61, 62 von den benachbarten Strukturpaarcr, getrennt werden. Die Zonen 61 trennen dabei die mit einer bestimmten, nachstehend zu beschreibenden Bitleitung BL verbundenen Transistoren von denen, die mit der benachbarten Bitleitung verbunden sind; benachbarte, mit verschiedenen Bitleitungen verbundene Transistoren sind auf diese Weise nur über ihre gemeinsame Wortlcitungszone 2 und über das Substrat des Körpers 1 verbunden. Die Zonen 62 ragen (ebenso wie die Zonen 61) bis an die Wortleitungszonen 2 und unterbrechen daher örtlich die Zonen 3 und 4. Nötigenfalls kann mit bekannten Mitteln beim Übergang der Oxydzonen 61, 62 und des Substrats 1 ein Kanalunterbrecher angebracht werden. (Die Schritte zum Erhalten der Zonen 5 und 61, 62 können gegebenenfalls vertauscht werden. Statt des örtlichen Oxydationsschrittes kann auch ein
so anderer Prozeß zum Voreinander-Trennen der Speicherzellen angewandt werden, wie das örtliche Anbringen eines anderen Dielektrikums, beispielsweise Siliziumnitrid, oder das An-der-Stelle-Wegätzen von Material, so daß eine Rille, beispielsweise eine V-förmige Rille entsteht) Danach wird das Halbleiterelement mit einer isolierenden Schicht 63, insbesondere Siliziumoxyd bedeckt, in der Fenster 7 vorgesehen werden (siehe F i g. 2), über die die Zonen 4 mit den (in F i g. 1 und 2 horizontal verlaufenden) zu den Steuermitteln L führenden Bitleitungen BL 1, BL 2, usw. verbunden werden, die als Leiterspuren 25 ausgebildet sind und die darunter liegenden Zonen 4 und 5 völlig oder zum größten Teil bedecken (also zugleich gegen Lichteinfall abschirmen).
Die Wirkungsweise des auf diese Weise erhaltenen
b5 Randomspeichers wird an Hand des Ersatzschaltplanes nach F i g. 3 näher erläutert.
Jede der Strukturen 2, 3, 4, 5 in F i g. 1 bildet einen Transistor an der Kreuzung einer Wortleitung WL und
einer Billeitung SZ.. Dieser Transistor hat einerseits den Charakter eines Sperrschicht-Feldeffekttransistors, dessen Kanal drei gleichrichtende Übergange mit zwei Gate-Elektroden (2 und 5) bildet und dessen eine Hauptelektrode durch die mit der Bitleitung BL verbundene Zone 4 und dessen andere Hauptelektrode durch die Teile 8 der Zone 30 gebildet wird, die mit dem Substrat 1 verbunden sind. Dieser 11-IT-Transistor ist in Fig. 3 durch T bezeichnet. Mit diesem JFET-Tninsistor ein Paar bildend tritt ein bipolarer Transistor auf, der durch die Zonen 2, 3 und 5 gebildet wird, wobei insbesondere die Zone 2 als der Emitter, die Zone 3 als die Basis und die Zone 5 als der Kollektor wirksam sein können. Dieser bipolare Transistor ist in Fig. 3 durch V bezeichnet. Es ist ersichtlich, daß die Zonen 5 nicht unmittelbar mit irgendeiner Steuerleitung verbunden sind und sich daher auf schwebendem Potential befinden werden. Die Kapazität, die jede dieser Zonen 5 gegenüber dem Substrat aufweist, ist in F i g. 3 durch Cbezeichnet.
Im Betrieb werden durch die Steuerlogik L (Fig. 2) die folgenden Betriebszustände geschaffen: wenn vorausgesetzt wird, daß sich das Substrat beispielsweise auf einer Spannung entsprechend —10 V befindet, wird im Ruhestand beispielsweise an die Wortleitungen WL eine Spannung entsprechend 0 V und an die Bitleitungen BL eine Spannung entsprechend —12 V angelegt. In diesem Zustand sind die Transistoren, die mit dieser Wort- bzw. Bitleitung verbunden sind, alle abgeschnürt und folglich nicht leitend.
Damit die gegebenenfalls vorhandene Information in einer Spalte von mit einer bestimmten Wortleitung verbundenen Transistoren gelöscht wird, wird mit Hilfe der Steuerlogik L der betreffenden Wortleitung eine positive Spannung (beispielsweise +10 V) zugeführt, die so hoch ist, daß ein Durchgriff herbeigeführt wird, der diese information verschwinden läßt, wie nachstehend noch beschrieben wird.
Beim Schreiben liefert die Steuerlogik L einer bestimmten selektierten Wortleitung, beispielsweise WL 1, eine negative Spannung (beispielsweise —9 Volt) und der zugehörenden Bitleitung eine etwas weniger negative Spannung (beispielsweise —8,4 Volt), so daß damit der bipolare Transistor T in Fig. 3 leitend wird. Dadurch wird der Kollektor dieses Transistors T' — d. h. die Zone 5 — eine Spannung annehmen, die der des Emitters nahezu entspricht, also in dem gegebenen Zahlenbeispiel ebenfalls —9 V, welcher Zustand als logische »1« bezeichnet wird. Die zu dieser Spannung von —9 V gehörende Ladung wird beibehalten, weil die Zone 5 als schwebende Zone ausgebildet ist. (Insofern die Streukapazität Cder Zone 5 für bestimmte Zwecke zu klein sein sollte, könnte diese durch bestimmte technologische Maßnahmen, beispielsweise durch Dotierungs- und/ oder Oberflächenvergrößerung vergrößert werden.)
Zum Auslesen der logischen Information wird durch die Steuerlogik L in bezug auf einen betreffenden selektierten Transistor der zugehörenden Worileitung eine negative Spannung (zum Beispiel —9 Volt) und der zugehörenden Bitleitung ebenfalls eine negative Spannung (zum Beispiel —12 Volt) zugeführt Der zwischen der Wortleitungszone 2 und der Kanalzone 3 auftretende Spannungsunterschied ist dabei so gering, daß das Erschöpfungsgebiet, das ausgehend von der Zone 2 in die Zone 3 eindringt, noch so gering ist, daß dadurch nur der Kanal des JFETs nicht abgeschnürt wird. Befindet sich dabei schwebende Zone 5 auf negativem Potential, d. h. ist tatsächlich eine logische »1« in dieser Zone eingeschrieben, so wird auch die zwischen den Zonen 5 und 3 in Sperrichtung wirksame Spannung zu gering sein, um den durch die Zone ΐ gebildeten Kanal des JFETs abzuschnüren, mit anderen Worten: zwischen den Zonen 4 und 1 wird ein Strom fließen können, der beispiels-
■-> weise mil I IiIIe eines in die betreffende Bitleitung aufgenommenen Widerstands in eine betreffende Ausgangsspannung umgewandelt werden kann. Wäre dagegen in der Zone 5 keine Information eingeschrieben (logische 0), so würde sich diese Zone praktisch auf einer Spannung 0 Volt befinden, wie nachstehend dargelegt wird, wobei die in Sperrichtung wirksame Differenzspannung zwischen den Zonen 5 und 3 so groß ist, daß das dadurch in der Kanalzone 3 herbeigeführte Erschöpfungsgebiet den Kanal des | FETs abschnüren läßt.
In dem gewählten Beispiel ist die Spannung der Bitleitung als negativer vorausgesetzt (—12 V) als die Substratspannung (—10 V), so daß der JFET bei diesem Lesevorgang mit dem Drain-Elektrodenausgang betrieben wird; wird die Bitleitungsspannung weniger negativ als die Substratspannung gewählt, so wird die Zone 1 des JFETs als Drain-Elektrode und die Zone 4 als Source-Elektrode wirksam sein (Source-Folger).
Der obenstehend beschriebene Löschvorgang durch Durchgriff geschieht wie folgt:
Zwischen der Wortleitungszone 2 (+10V) und der Kanalzonc ( — 10 V) gibt es beim Löschen einen derart großen Spannungsunterschied, daß das Erschöpfungsgebiet, das dadurch in die Kanalzone eindringen kann, die Zone 5 erreichen kann, wodurch Ladungsträger
jo (Elektronen) unmittelbar aus der Zone 5 austreten und über die Zone 3 die Zone 2 erreichen können. Dadurch wird das Potential der Zone 5 zunehmen, so daß wenn diese Zone sich ursprünglich auf einem Potential, das zu einer logischen 1 gehört, befand. (—9 V). dieses Potenti-
J5 al ansteigt. Dieses Ansteigen kann so lange weitergehen, bis der dann auftretende Spannungsunterschied, also das dann auftretende elektrische Feld, zwischen der schwebenden Zone 5 und der Wortleitungszone 2 (+ 10 V) so weit gesunken ist, daß die Ladungsübertragung aufhört. Es stellt sich heraus, daß die Zone 5 letzten Endes eine Spannung annimmt entsprechend der (beim Löschen) der Wortleitungszone 2 zugeführten Spannung, verringert um die Durchgriffspannung, die notwendig ist, um von der Zone 2 zur Zone 5 gerade völlig durch die Kanalzone 3 zu gehen. In dem gewählten Zahlenbeispicl ist für diese beiden Spannungen der Wert 10 V vorausgesetzt, so daß die Zone 5 daher auf 0 V gebracht wird. (Befand sich diese Zone 5 bereits auf 0 V, was einer logischen 0 entspricht, so wird selbstverständlich kein Durchgriff auftreten.) Sollte die Löschspannung an der Wortleitung 2 einigermaßen von der Di.irchgriffspannijng abweichen; so wird eine etwas andere Ruhespannung an der Zone 5 zurückbleiben, die in der Praxis jedoch klein genug sein kann, um sich von einer eingeschriebenen logischen Information (—9 V) deutlich zu unterscheiden.
Im obenstehenden ist an erster Stelle an logische Information entsprechend dem binären Zahlensystem gedacht worden, im gewählten Zahlenbeispiel ist die logisehe 1 durch —9 V an der schwebenden Zone 5 gekennzeichnet, die logische 0 dadurch, daß die Zone 5 auf 0 V steht. Es dürfte jedoch einleuchten, daß wenn beim Schreiben der Wortleitung WL eine veränderliche Spannung angeboten wird, auch der schwebenden Zone
b5 5 eine veränderliche Spannung aufgeprägt werden kann, wodurch sich eine analoge Information einschreiben läßt. Beim Lesen wird unter diesen Umständen die Kanalgröße des JFETs entsprechend variieren, so daß
ein analoger Auslesestrom entsteht.
Aus F i g. 1 und 2 geht hervor, daß durch die gewählte Konstruktion eine Halbleiteranordnung für einen Randomspeicher sehr gedrängten Aufbaus erhalten werden kann. Insbesondere ist dabei von Bedeutung, daß nur ein System von Wort- und nur ein System von Bitleitungen notwendig ist, was eine wesentliche Räumeinsparung auf dem Halbleiterkörper bedeutet. Weiter wirkt sich das Unmittelbaraneinandergrenzen der Zonen 4 und 5 äußerst raumsparend aus, während für die obenstehend beschriebene Herstellung eine geringe Anzahl Masken notwendig ist. Es ist ersichtlich, daß Maskcnausrichtprobleme auf ein Minimum beschränkt sind, denn abgesehen vom Anbringen von Kontaktfenstern und Leiterspuren braucht zum Ausrichten nur der Genauigkeit beim Anbringen der Zone 5 Aufmerksamkeit gewidmet zu werden, und dies in nur einer Richtung (in der horizontalen Richtung in Fig. 1), weil in der Richtung senkrecht dazu die örtliche Oxydzone 6t für eine Trennung zwischen benachbarten Speicherzellenpaaren sorgt (beispielsweise die mit BL 1 bzw. BL 2 in F i g. 2 verbunden sind). Zum Schluß sei darauf hingewiesen, daß dadurch, daß die Transistorstrukturen 2,3,4, 5 paarweise symmetrisch ausgebildet und paarweise durch Oxydzonen 62 getrennt werden, eine weitere Raumeinsparung erhalten worden ist, weil derselbe Teil 8 der Zone 30 gleichzeitig als Hauptelektrode für den links von diesem Teil 8 dargestellten JFET sowie für den, der rechts von diesem Teil 8 dargestellt ist, wirksam sein kann. Dies ist dadurch ermöglicht worden, daß unter den gewählten Betriebsumständen diese beiden Strukturen einander nicht beeinflussen.
Eine weitere technologische Vereinfachung und ein weiterer Raumgewinn wird in F i g. 4 dargestellt, wobei der Schritt der örtlichen Oxydation zwischen Zellenpaaren, die mit derselben Bitleitung verbunden sind, fortgelassen worden ist, so daß nur noch örtliche Oxydzonen (als parallele horizontale Zonen entsprechend den Zonen 61 in F i g. 2) zwischen den mit verschiedenen Bitleitungen verbundenen Speicherzellen zurückbleiben, welehe örtlichen Oxydzonen wieder durch ein photolithographisches Verfahren ohne kritischen Ausrichtvorgang erhalten werden können. Der Aufbau der Struktur 2, 3, 4,5 entspricht wieder der aus F i g. 1 und kann mit denselben technologischen Herstellungsschritten erhalten werden. Die Struktur bildet also wieder derartige Transistorstrukturen als Speicherzellen, wie diese an Hand der F i g. 1 beschrieben wurden, wobei die mit derselben Bitleitung verbundenen Speicherzellen symmetrisch strukturiert sind und sich unmittelbar nebeneinander befinden. Es wird dadurch nicht nur Raumgewinn erhalten., weil die Wortleilungszonen 2 an der Stelle 9 dichter nebeneinander liegen können, sondern es brauchen insbesondere auch diese Wortleitungszonen 2 viel weniger breit zu sein, weil die gegenüberliegenden P+ -Zonen 4 nicht breiter zu sein brauchen als zum Anbringen eines Kontaktfensters notwendig ist. Wie aus F i g. 4 ersichtlich, ist diese Breite kleiner als die der schwebenden Zone 5, vermehrt um die Hälfte der der Zone 4.
Dieser Vereinfachung und dem Raumgewinn liegt die Erkenntnis zugrunde, daß es dadurch, daß nebeneinander liegende Speicherzellenstrukturen im richtigen Abstand angeordnet werden, möglich ist, daß nur der Teil 8 des Substrats 1 als die eine Hauptelektrode für die auf beiden Seiten derselben genannten |FKT-Strukturen 2, bi 3, 4, 5 wirksam ist, während dagegen an der Stelle der Teile 9 des Substrats 1 und der Schicht 30 die Wortleitungszonen 2 einander so dicht annähern, daß sie zusammen mit diesem Teil 9 als vertikaler JFET wirksam sind, dessen Kanal — d. h. der genannte Teil 9 der Zonen 30 und 1 — infolge der zwischen dem Substrat und den Wortleitungen herrschenden Sperrspannungen ständig abgeschnürt ist. so daß daher solche Betriebsumstände herrschen, daß dort kein Strom fließen kann. |
Normalerweise gibt es ja zwischen dem Substrat 1 und den Wortleitungen WL 1, WL 2, WL 3 immer eine in der Sperrichtung wirksame Spannung, wodurch Ladungserschöpfung in den Teilen 9 auftritt. Die Substratspannung ist beispielsweise —10 V, die Spannung an einer Wortleitung ist entweder —9 V, oder —0 V, oder aber +10V. Unter diesen Umständen sind die Teile 9 als Kanal eines vertikalen JFETs wirksam, dessen Wortleitungszonen (beispielsweise WL 2 und WL 3) als Gate-Elektroden wirksam sind und dessen Hauptelektroden einerseits durch das Substrat 1, andererseits durch die mit der Bitleitung BL verbundenen P+-Zonen 4, gebildet werden. Bei den gewählten Spannungen und bei einer genauen Dotierung des Substrats 1 und/oder der Zone 30 und beim gewählten Abstand zwischen den Wortleitungszonen WL 2 bzw. WL 3 untereinander sind diese vertikalen |FETs abgeschnürt und lassen daher keinen Strom durch. Andererseits müssen dieser Abstand und diese Dotierung derart gewählt werden, daß kein Durchgriff auftreten kann oder wenigstens ein etwaiger Durchgriffeffekt keine schädlichen Folgen hat. Richtet man die Steuermittel L derart ein, daß nicht gleichzeitig der einen Wortleitung eine Löschspannung und der benachbarten Wortleitung eine Schreib- oder Lesespannung zugeführt wird, so wird beim gewählten Zahlenbcispiel der zwischen zwei benachbarten Wortlcitungszonen WL2, WL3 auftretende Spannungsunterschied nie größer sein als 10 V, so daß ein unverwünschtcr Durchgriffeffekt leicht vermieden werden kann. Weiter müssen an der Stelle 8 die Wortleitungszonen (beispielsweise WL 1 und WL 2) soweit auseinander liegen, daß dort, wenigstens beim Lesen, die Strombahn nicht abgeschnürt wird. Dadurch, daß der Abstand zwischen benachbarten Wortleitungszonen an der Stelle 8 wesentlich größer gewählt wird als an der Stelle 9, läßt sich diese Anforderung leicht erfüllen. Nötigenfalls kann durch einen Diffusionsschritt zuvor dafür gesorgt werden, diiß die Dotierung der Zonen 1 und 30 an der Stelle 8 höher ist als an der Stelle 9.
Mit den bisher beschriebenen Speicheranordnungen ist es nicht möglich, die Information in nur einer Speicherzelle selektiv zu löschen; beim Löschvorgang wird die gegebenenfalls vorhandene logische Information in allen zu der betreffenden Wortleitung gehörenden Transistoren insgesamt gelöscht. Im Ausführungsbeispiel nach F i g. 5 ist eine Abwandlung von dem nach F i g. 1 dargestellt, wodurch die Möglichkeit geschaffen wird, die Information in einer bestimmten Speicherzelle selektiv zu löschen.
Der Aufbau des Substrats 1, der Wortleitungszonen 2, der epitaxialen Schichten 3 und 4 und der schwebenden Zonen 5 entspricht wieder dem nach Fig. 1. Auch die örtlichen Oxydationszonen 62 können dieselben sein wie in F i g. 1 oder man kann wieder dasselbe Prinzip abgeschnürter vertikaler JFETs anwenden, wie dies an Hand der Fig.4 beschrieben wurde. Die Bitleitungen BL, die zu den Zonen 4 führen, sind nun jedoch als i.citerspiir 10 (.schraffiert dargestellt) ausgebildet, welche Spur absichtlich an der Stelle der Zonen 5 so dicht bei diesen Zonen 5 angebracht ist, daß eine wesentliche kapazitive Kopplung zwischen der betreffenden Bitleitung und den Zonen 5 erhalten wird. Diese Kapazität ist
in F i g. 5 und in dem Ersatzschaltplan nach F i g. b durch CVbezeichnet.
Die Wirkungsweise ist wie folgt:
Der Schreib- und Lesevorgang entspricht dem. der an Hand der Fig. 1 beschrieben wurde. Das Löschen erfolgt jedoch dadurch, daß ein Teil der erforderlichen Differenzspannung zwischen der Wortleitung und der zu löschenden schwebenden Zone 5 mittels der zugehörenden Bitleitung kapazitiv auf diese Zone übertragen wird. Dabei soll zuvor die Eigenkapazität C, die die Zor·; 5 gegenüber dem Substrat aufweist, berücksichtigt werden, wodurch ein einer Bitleitung BL zugeführter Spannungsimpuls durch kapazitive Teilung nur teilweise die Zone 5 erreicht.
In F i g. 7 sind die jeweiligen Betriebszustände zum Steuern eines Randomspeichers nach F i g. 5 dargestellt. Es lassen sich drei Zustände betrachten und zwar der Löschzustand E, der Schreibzustand Wund der Lesezustand R. F i g. 7 zeigt verschiedene bei diesen Betriebsfundieren verwendet wird um an der Stelle dieser Zonen 5 eine dünne Isolierschicht (beispielsweise aus Siliziumoxyd oder Siliziumnitrid) anzubringen. Daraufhin werden dann wieder Fenster, entsprechend den Fenstern 7
s aus V i g. 2. durch diese isolierende Schicht und die Maske zusammen ausgeätzt, wonach das Ganze mit den Leiterspuren BL versehen wiro, die dann die Gestalt annehmen, wie dies in F i g. 5 dargestellt ist. An der Stelle der Fenster 7 wird dabei mit den Zonen 4 Kontakt
ίο gemacht, die einerseits als eine der Hauptelektroden des JFETs wirksam sind (die andere Hauptelektrode wird durch das Substrat 1 gebildet), andererseits als die Basiselektrode des durch die Zonen 2, 3 und 5 gebildeten Schichttransistors. In der Nähe der Zonen 5 gelangt die Leiterspur BL so nahe an diese Zonen, daß die betreffende Kapazität Cr gebildet wird, während die Isolierung, die durch die zum Eindiffundieren verwendete Maske verursacht wird und die genannte Isolierschicht an der Stelle 10 zwischen jedem Paar Speicherzellen-
zuständen auftretende Spannungen an der Wortleitung 20 transistoren so groß ist, daß unerwünschte Rückwir-
IVL, der Bitleitung BL und der schwebenden (Speicher)-Zone 5 (M). Als Beispiel wurde wieder von einer Durchgriffspannung zum Durchdringen des Kanals 3 von 10 V ausgegangen. Für die Substratspannung ist
— 13 V vorausgesetzt worden.
In dem in F i g. 7 hinzugeschriebenen Zahlenbeispiel erfolgt das Schreiben (W) einer logischen 1 dadurch, daß die Bitleitungsspannung (—9 V) gegenüber der Wortleitungsspannung (—10 V) positiv wird, während das Lesen bei einer Wortleitungsspannung entsprechend
— 10 V erfolgt, wonach die Bitleitungsspannung abhängig von der Information an der Zone 5 sinkt, was alles mehr oder weniger dem Zahlenbeispiel aus F i g. 1 und 2 entspricht. Zum Löschen (Zustand E) wird nun jedoch kung der Bitspannung auf die unterliegende P+-Zone 40 vermieden wird.
Es dürfte einleuchten, daß im Rahmen der Erfindung noch viele Abwandlungen möglich sind. So kann man im Grunde den Leitungstyp aller angegebenen Zonen umtauschen, wobei dann auch die Polarität der verwendeten Spannungen umgekehrt werden muß. Weiter können die Stcuerlogik L (Fig.2) und die Speicherzellen auf einzelnen Teilen nur eines Halbleiterkörpers ange-
jo bracht sein, wobei in diesem Halbleiterkörper verschiedenartig dortierte Zonen (Substratzonen) angebracht sind, die nur bis zu einer gewissen Tiefe in das Substrat ragen und von denen die einen die Speicherzellen, die anderen die Steuerlogik tragen. Man kann beispielswei-
eine wesentlich weniger hohe positive Spannung und 35 se von einem N-Ieitenden Körper ausgehen, darin ört-
zwar +5 V zur Wortieitung WL zugeführt, während lieh eine P-Ieitende Substratzone anbringen und darauf
gleichzeitig die Bitleitungsspannung von —11 auf die weiteren obenstehend beschriebenen Schritte
—16 V springt. Wird C/. gegenüber CaIs groß vorausge- durchführen, während auf dem restlichen (n-dotierten)
setzt, so wird die Spannung Mder schwebenden Zone 5 Teil des Körpers die Steuermittel L und/oder weitere
diesem Sprung völlig folgen; ist diese Bedingung nicht 40 Periphericapparatur angeordnet wird,
erfüllt, so wird ein etwas kleinerer Spannungssprung
von M die Folge sein. War die Spannung der Zone 5
ursprünglich 0 V (logische 0), so wird der Spannungsun
terschied im Zustand E zwischen der Wortleitung WL
Statt der diffundierten Zonen können beispielsweise auch mittels Ionenimplantation hergestellte Zonen angewandt werden. Die Zonen 5 können im Grunde mit der Zone 3 als Schottky-Dioden ausgebildet sein. Zum und der Zone 5 (M) gerade 10 V betragen und es wird 45 Anpassen des Wortleitungsspannungspegels an die im kein Durchgriff auftreten: enthält die Zone 5 jedoch die wesentlichen auftretende Durchgriffspannung kann in logische information (beispielsweise — 5 V) entspre- der Nähe der Steuerlogik L eine Hilfszone entsprechend der gestrichelten Linie im Spannungsdiagramm chend den Zonen 5 über der Wortleitungszone 2 ange- (M), so steigt der Spannungsunterschied zwischen WL bracht werden, die, sobald beim Löschen die Spannung und Mbis über die Durchgriffspannung von 10 V. so daß 50 dieser Hilfszone positiv zu werden droht, (dies ist alsc
durch Durchgriff dieser Unterschied auf 10 V zurückgebracht und die Information gelöscht wird.
Was die anderen mit der betreffenden Wort- bzw. Bitleitung verbundenen Transistoren anbelangt (Spannungsdiagramm Mwl bzw. Mai. in Fig. 7) wird, wenn darin logische Information vorhanden war (gestrichelte Linie in diesen Diagrammen), sich die Spannung auf etwa —5 V verringern, mit anderen Worten, der logidcr Fall, wenn die Wortleitungsspannung größer wird als die im wesentlichen auftretende Durchgriffspannung) einen Begrenzer einschaltet, der die Wortleitungsspannung auf diesen Pegel begrenzt.
Die Packungsdichte, die mit einem Randomspeicher nach der Erfindung erzielbar ist, ist beträchtlich. Da die Ausrichtschwierigkeiten von Photomasken zum Herstellen der jeweiligen Zonen auf ein Minimum beschränkt sind, lassen sich äußerst klein bemessene Zo-
sche Hub wird nur noch die Hälfte von dem, der entsprechend den obenstehend beschriebenen Speicheran- t>o nen anwenden. Die Ausdehnung der Zonen 4 und 5 wird Ordnungen möglich war. Dieser Hub ist in der Praxis man deswegen vorzugsweise ebenso klein wählen wie jedoch im allgemeinen groß genug, um sich von dem aus Fig. 1, 2 und 4 hervorgeht und zwar so klein, wie Zustand, in dem keine logische Information in der be- dies innerhalb der technischen Toleranzen erzielbar ist. treffenden Zone 5 vorhanden war, zu unterscheiden. Im Grunde ist es auch denkbar, die informationstragen-Ein Prozeß, bei dem auf einfache Weise die erwünsch- b5 den Zonen (also 5 in den Figuren) als schwebende verten Kapazitäten Ce geschaffen werden können, kann grabene Zonen auszubilden und die Wortleitungszonen darin bestehen, daß, nachdem die Zonen 5 einduffindiert an der Oberfläche des Halbleiterkörpers anzubringen, worden sind, dieselbe Maske für dieses örtliche Eindif- Im allgemeinen kann dies zu etwas kleineren Leckströ-
13
men der schwebenden Zonen führen, aber der Nachteil ist, daß Wortleitungszonen an der Oberfläche die Oxydzonen 61 (F i g. 2) kreuzen müssen, was dazu führt, daß eine derartige Wortleitung dann in einzelne Wortleiuungszonen pro Zelle aufgeteilt werden muß, d;e über eine einzelne Leiterspur miteinander verbunden werden müssen; diese Leiterspur erfordert dann pro Wortleitungszone ein betreffendes Kontaktloch, also mehr Raum und außerdem eine Doppelschichtverdrahtung.
ίο
Hierzu 3 Blatt Zeichnungen
20 25 JO
40
50 55 60

Claims (20)

Palentansprüche:
1. Halbleiteranordnung in Form eines Speichers mit beliebigem Zugriff mit:
— Speicherzellen, die pro Zelle nur einen Sperrschicht-Feldeffekttransistor (JFET) in einem den Zellen gemeinsamen Halbleiterkörpier enthalten von dem Typ, bei dem ein Kanal an jedem Ende mit einer Hauptelektrode, und zwar einer Source-Elektrode und einer Drain-Elektrode, verbunden ist und dessen Leitfähigkeit (des Kanals) durch zwei sich an den Kanal anschließende und einen gleichrichtenden Übergang damit bildende Gate-Elektroden gesteuert werden kann,
— Seiektionsmitteln, die aus einem M uster von Se lektionsleitungen bestehen, wobei eine erste Hauptelektrode eines Speicherzellentransistors mit einer einer Spalte von Transistoren gemeinsamen Bitleitung und eine erste Torelektrode mit einer einer Reihe von Transistoren gemeinsamen Wortleitung verbunden ist und eine zweite Gate-Elektrode eines Speicherzellentransistors sich auf einem schwebenden Potential befindet, welches unter Ansteuerung der bei der Selektion eines bestimmten Spcicheirzellentransistors auftretenden Spannungen eine Information darstellt, und
— Steuermitteln zum Liefern von Selektionsspannungen zu den Wort- und Bitlcitungen zum Selektieren eines Speicherzellentransistors derart, daß entweder die in einem Speichcrzellcntransistor vorhandene Information gelöscht, oder y, neue Information eingeschrieben, bzw. daraus ausgelesen werden kann,
dadurch gekennzeichnet,
daß als Selektionsleitungen pro Speichcrzellentransistor nur eine Wort- und nur eine Bitieiiung verwendet werden,
daß der Halbleiterkörper eine Substratzone des einen Leitungstyps umfaßt, welche die Speicherzellentransistoren trägt und mit den zweiten Hauptelektroden dieser Transistoren verbunden ist, wobei der Leitungstyp der Kanäle der Speicherzellentransistoren derselbe ist wie der der Substrat/one, und die Gate-Elektroden als Zonen vom anderen Leitungstyp ausgebildet sind, und daß die erste Gate-Elektroden der Transistoren einer Reihe als eine der Reihe gemeinsame Zone (Wortleitungszone) des anderen Leitungstyps ausgebildet sind, die eine Wortleitung des Speichers bildet.
2. Anordnung nach Anspruch 1, dadurch gekenn- y, zeichnet, daß eine derartige gemeinsame Wortlcitungszone als vergrabene Zone ausgebildet ist. die zwischen den Kanälen einer Reihe von Transistoren und der Substratzone liegt.
3. Anordnung nach Anspruch 2, dadurch gekenn- t>o zeichnet, daß die genannten zweiten Gate-Elektroden als den Wortleitungs/onen gegenüberliegende und von denselben durch Kanäle getrennte schwebende Oberflächenzonen des Halblcitcrkörpers des anderen Leitungstyps ausgebildet sind. hr>
4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß die genannten /weiten Gate- lilcktroden (schwebende Oberflächeti/onen) des Halbleilcrkörpers unmittelbar an den Hauptelektroden zugeordnete Oberflächenzonen des einen Leitungstyps (d. h. vom entgegengesetzten Leitungstyp als die vergrabene Zone) und mit höherer Dotierung als die Zone (Kanalzone) zwischen der schwebenden und der vergrabenen Zone grenzen.
5. Anordnung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Bitleitungen als über diese schwebenden Zonen laufende, diese Zonen völlig oder zum größten Teil abdeckende Leiterspuren ausgebildet sind.
6. Anordnung nach Anspruch 3, 4 oder 5, dadurch gekennzeichnet, daß aufeinanderfolgende Transistoren einer Spalte paarweise einer des anderen Spiegelbild bilden.
7. Anordnung nach einem der Ansprüche 4—6, dadurch gekennzeichnet, daß die erste sowie die zweite Hauptelektrode eines Transistors eine an die zweite Gate-Elektrode (die schwebende Oberflächenzone) grenzende Oberflächenzone höherer Dotierung als die Kanalzone enthält und daß die genannte höher dotierte Zone mit der ersten Hauptelektrode verbunden ist und sich nach Unterbrechung durch die Zone der zweiten Gate-Elektrode als eine nicht mit dieser ersten Hauptelektrode (d. h. mit der Bitleitung) verbundene Zone fortsetzt.
8. Anordnung nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß die einer Spalte zugeordneten Transistoren in jeweils zwei aufeinanderfolgende Transistoren aufgeteilt sind, wobei die zweiten Hauptclektroden jedes Paares einen gemeinsamen Halbleiterteil haben, der sich zwischen der Substratzone und der Oberfläche des Halbleiterkörpers erstreckt.
9. Anordnung nach einem der Ansprüche 1 —8, dadurch gekennzeichnet, daß zwei nebeneinander liegende Spalten von Transistoren durch eine im Halbleiterkörper angebrachte Trennzone aus elektrisch isolierendem Material voneinander getrennt sind.
10. Anordnung nach Anspruch 9, dadurch gekennzeichnet, daß eine Trennzone aus Siliziumoxyd angewandt ist.
11. Anordnung nach Anspruch 9, dadurch gekennzeichnet, daß die Trennzone eine im Halbleiterkörper angebrachte Rille enthält.
12. Anordnung nach einem der Ansprüche 1—8, dadurch gekennzeichnet, daß zwischen aufeinanderfolgenden Paaren in einer Spalte von Transistoren ebenfalls eine derartige Trennzone angebracht ist.
13. Anordnung nach einem der Ansprüche 3—12, dadurch gekennzeichnet, daß die einem Speichcrzellcntransistor zugeordnete Bitleitung mit der Zone der genannten (auf schwebendem Potential befindlichen) zweiten Gate-Elektrode zum selektiven Löschen der Information in dieser Gate-Elektrode kapazitiv gekoppelt ist.
14. Anordnung nach Anspruch 13, dadurch gekennzeichnet, daß die betreffende Bitleitung als eine durch eine dünne dielektrische Isolierung von der Zone der genannten /weiten Gate-Elektrode getrennte Leiterspur über die betreffende Spalte von Transistoren angebracht ist.
15. Anordnung nach einem der Ansprüche 4—14, dadurch gekennzeichnet, daß die Ausdehnung (Abmessung) der vergrabenen Zonen, gemessen in der Richtung der Bitlcitungen, der der beiden alitieren gegenüberliegenden Obcrflächcnzoncn zusammen nahezu entspricht.
15. Anordnung nach Anspruch 15, dadurch gekennzeichnet, daß die genannten Oberflächenzonen etwa je dieselbe Ausdehnung aufweisen.
17. Anordnung nach Anspruch 8, dadurch gekennzeichnet, daß zwei aufeinanderfolgende Tr ansistoren einer Spalte, die zu verschiedenen Paaren gehören, erste Hauptelektroden haben mit einem gemeinsamen, mit der betreffenden Bitleitung verbundenen Halbleiterieil und vergrabene Gate-Eiektroden, die so dicht nebeneinander liegen, daß unter Betriebsuniständen das zwischen den vergrabenen Gate-Elektroden liegende Gebiet, das die ersten Hauptelektroden mit der Substratzone verbindet, durch Feldeffektwirkung elektrisch abgeschnürt wird.
18. Anordnung nach Anspruch 17, dadurch gekennzeichnet, daß die Ausdehnung der vergrabenen Zonen, gemessen in der Richtung der Bitleitungen, kleber ist als die der gegenüberliegenden schwebenden Zone, vermehrt um die Hälfte des Ah ,tandes zwischen zwei schwebenden Zonen.
19. Anordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß mit Hilfe der Steuermittel im Ruhezustand eine solche Spannung an der Wort- und Bitleitung herrscht, daß der Strom im betreffenden Speicherzellentransistor vernachlässigbar ist,
beim Einschreiben von Information über Wort- und Bitleitung eine Vorwartsspannung an der Grenzschicht zwischen der ersten Gate-Elektrode und der ersten Hauptelektrode wirksam gemacht wird, wodurch diese beiden Elektroden zusammen mit der zweiten Gate-Elektrode als bipolarer Transistor wirksam werden und diese zweite Gate-Elektrode Information erhält,
bei Auslesen der Wortleitung (die mit der ersten Gate-Elektrode verbunden ist) gegenüber der Spannung an der zweiten Hauptelektrode eine Spannung zugeführt wird, die die zugeordnete Grenzschicht in geringem Maße in Sperrichtung betreibt, während der ersten Hauptelektrode eine Spannung angeboten wird, die von der an der zweiten Hauptelektrode abweicht, so daß damit die Leitfähigkeit des Kanals des JFETs, die im wesentlichen durch die Spannung an der zweiten Gate-Elektrode gesteuert wird, gemessen werden kann, und
beim Löschen der mit der Wortlcitung verbundenen ersten Gate-Elektrode eine so hohe, gegenüber der zweiten Hauptelektrode in Sperrichtung wirksame Spannung zugeführt wird,
daß dadurch eine Ladungserschöpfungsschicht im Kanal des (FETs herbeigeführt wird, die bis an die Zone der zweiten Gate-Elektrode reicht und das Potential derselben infolge des Durchgriffes auf einen vorbestimmten Pegel zurückbringt.
20. Anordnung nach Anspruch 13 und 19, dadurch gekennzeichnet, daß ein Teil der zum Löschen erforderlichen Felddurchgriffspannung als der Bitleitung gelieferter Spannungsimpuls der Zone der /weiten Gate-Elektrode kapazitiv zugeführt wird.
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