DE2755953A1 - Speicher mit beliebigem zugriff mit sperrschichtfeldeffekttransistoren - Google Patents

Speicher mit beliebigem zugriff mit sperrschichtfeldeffekttransistoren

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Description

PHN 8623C
MECL/TB
9-12-1977
"Speicher mit beliebigem Zugriff mit Sperrschichtfeldeffekttransistoren"
Die Erfindung bezieht sich auf eine Anordnung, insbesondere eine Halbleiteranordnung, für einen Speicher mit beliebigem Zugriff (RAM oder Random Access Memory) mit:
- Speicherzellen, die pro Zelle nur einen Sperr-Schichtfeldeffekttransistor (JFET) in einem den Zellen gemeinsamen Halbleiterkörper enthalten von dem Typ, bei dem ein Kanal an jedem Ende mit einer Hauptelektrode und zwar einer Source-Elektrode und einer Drain-Elektrode verbunden ist und dessen Leitfähigkeit (des Kanals) durch zwei sich an den Kanal anschliessende und einen gleichrichtenden Obergang damit bildende Gate-Elektroden gesteuert werden kann,
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- Selektionsmitteln, die aus einem Muster von Selektionsleitungen bestehen, wobei eine erste Hauptelektrode eines Speicherzellentransistors mit einer einer Spalte von Transistoren gemeinsamen Bitleitung verbunden ist und eine erste Torelektrode mit einer einer Reihe von Transistoren gemeinsamen Wortleitung verbunden ist, während eine zweite Gate-Elektrode eines derartiges Speicherzellentransistors sich auf einem schwebenden Potential befindet, welches Potential unter Ansteuerung der bei der Wahl eines bestimmten Speicherzellentransistors auftretenden Spannungen eine Information darstellt und
- Steuermitteln zum Liefern von Selektionsspannungen zu den Wort- und Bitleitungen zum Selektieren eines derartigen Speicherzellentransistors und zwar derart, dass nach Wunsch die gegebenenfalls in einem derartigen Transistor vorhandene Information gelöscht oder neue Information eingeschrieben bzw. ausgelesen werden kann. Speicher mit beliebigem Zugriff sind in der Literatur als "random access memories" bekannt. Sie ermöglichen es, mit Hilfe von Steuerspannungen an den Wort- und Bitleitungen jede Speicherzelle einzeln zu erreichen (selektieren) und darin nach Wunsch Information einzuschreiben bzw. auszulesen, während das Löschen der Information bei manchen bekannten Lösungen selektiv, also zellenweise, bei den meisten für eine Anzahl oder für alle Zellen gemeinsam erfolgt.
Ein Wunsch beim Entwerfen von Speichern mit be-
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liebigem Zugriff ist die Möglichkeit, die eingeschriebene Information nicht destruktiv auslesen zu können, d.h. dass nachdem der Auslesevorgang beendet ist, die Information nicht verloren gegangen (non-volatile), sondern noch immer in der Zelle vorhanden ist. Meistens wird die Anordnung dazu derart ausgebildet, dass pro Speicherzelle wenigstens ein als Verstärker wirksamer Transistor vorhanden ist. In diesem Zusammenhang bietet die Verwendung von Feldeffekttransistoren mit gleichrichtenden Übergängen zwischen den Gate-Elektroden und dem Kanal (jFET is junction field effect transistor = Sperrschichtfeldeffekttransistor) gegenüber anderen Typen von Transistoren Vorteile, wie sich dies untenstehend zeigen wird.
Ein Speicher mit beliebigem Zugriff (RAM) mit Feldeffekttransistoren vom obenstehend beschriebenen Typ (JFET) ist, aus ISSCC, Februar 1973, Seite 3k ff bekannt. Die dort beschriebene Lösung benutzt pro Zelle einen JFET in Reihe mit einer Schwellendiode und drei Selektionsleitungen und zwar einer Wort-, einer Bit- und einer Lese- leitung. In dieser Hinsicht ist die Lösung ein Fortschritt gegenüber anderen Speichern mit beliebigem Zugriff, die vier Adressenleitungen pro Zelle brauchten. In einer Abwandlung, die in IEEE JL of Solid State Circuits, August '76, Seiten 5/9 beschrieben worden ist, sind die Schwellendioden mit allen sich daraus ergebenden Nachteilen fortgelassen. Auch nun wieder sind pro Zelle drei Selektionsleitungen verwendet worden, wie aus dem Schaltplan auf Seite 520 hervorgeht.
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Die Erfindung bezweckt nun, eine wesentliche Verbesserung der bekannten Anordnungen zu schaffen und weist dazu das Kennzeichen auf, dass als Selektionsleitungen pro Speicherzellentransistor nur eine Wort- und nur eine Bitleitung verwendet worden sind und dass die zweite Hauptelektrode eines derartigen Transistors mit einer den Speicherzellentransistoren gemeinsamen Elektrode verbunden ist. Es sei an dieser Stelle bemerkt, dass die Ausdrücke "Wortleitung" und "Bitleitung" nur verwendet worden sind um anzugeben, mit welchen Elektroden eines Speicherzellentransistors sie verbunden sind; zum Selektieren einer bestimmten Speicherzelle könnten die Bezeichnungen vertauscht werden.
Nach einer bevorzugten Ausführungsform einer erfindungsgemässen Anordnung enthält der Halbleiterkörper eine Zone, als Substratzone bezeichnet, des einen Leitungstyps, die die Speicherzellentransistoren trägt und mit den zweiten Hauptelektroden derselben verbunden ist, wobei der Leitungstyp der Kanäle der Speicherzellentransistoren derselbe ist wie der dieser Substratzone, während die Gate-Elektroden als Zonen des anderen Leitungstyps ausgebildet sind. Dabei sind vorzugsweise die genannten ersten Gate-Elektroden der Transis toren einer Reihe als eine der Reihe gemeinsame Zone (Wortleitungszone) dieses anderen Leitungstyps ausgebildet und bilden dafür die Vortleitung.
Nach einer weiteren bevorzugten Ausführungsform, wobei die eine Gate-Elektrode eines JFET-Speicherzellen-
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transistors durch eine vergrabene Zone des anderen Leitungstyps gebildet wird, die durch eine Zone, die den Kanal des JFETs bildet, von einer Oberflächenzone getrennt ist, die ebenfalls von diesem anderen Leitungstyp ist, schliesst sich lateral an die Oberflächenzone eine Zone des einen Leitungstyps an, die eine der beiden Hauptelektroden des JFETs bildet, während die andere Hauptelektrode durch eine mit der Substratzone des Halbleiterkörpers verbundene Zone gebildet wird.
Durch die erfindingsgemässen Massnahmen wird es ermöglicht, dass zwei Adressenleitungen pro Speicherzelle und zwar nur ein Muster von Wort- und Bitleitungen ausreicht, so dass die Zelle und damit die ganze integrierte Schaltung wesentlich verkleinert werden können. Der Erfindung liegt dabei die Erkenntnis zugrunde, dass es mit der auf obenstehend beschriebene Weise ausgebildeten Anordnung möglich ist, mit derartigen Steuerspannungen zu arbeiten, dass alle Speicherzellen selektiv eingeschrieben bzw. ausgelesen werden können, während das Löschen von Information mindestens pro ganze Wortleitung erfolgen kann und bei einer weiter zu beschreibenden Abwandlung sogar ebenfalls selektiv. Diese Steuerspannungen werden insbesondere derart gewählt, dass zum Löschen der Durchgriffeffekt (punch-through), beim Schreiben der bei einer JFET-Struktur zugleich auftretende bipolare Transistor und beim Lesen die Kanalleitfähigkeit des JFETs benutzt wird.
Es sei bemerkt, dass an sich ein Photomatrix-
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sensor mit JFETen bekannt ist, wobei mit Hilfe eines Musters von Wort- und Bitleitungen jede Speicherzelle auf die darin vorhandene logische Information selektiert werden kann, die dann als die Leitfähigkeit des JFET-Kanals zwischen einerseits einer mit einer Bitleitung verbundenen Hauptelektrode des JFETs, und andererseits dem Substrat eines Halbleiterkörpers ausgelesen wird. Insbesondere ist dabei gedacht worden, jede Bitleitung über einen eigenen Belastungswiderstand an eine feste Spannung zu legen. Das Einschreiben erfolgt dabei dadurch, dass der Sensor mit einem Muster von Lichtinformation bestrahlt wird. Im Gegensatz dazu ist ein Randomspeicher nach der Erfindung im allgemeinen gegen Licht abgeschirmt, während weiter die Information durch Anlegen der richtigen Steuerspannungen an einen zu einer Kreuzung einer selektierten Bit- und Vortleitung gehörenden Transistor eingeschrieben wird, wobei der bei einer JFET-Struktur zugleich auftretende bipolare Transistor benutzt worden ist. Auch wird im allgemeinen die Packungsdichte der Speicherzellen in einem Randomspeicher nach der Erfindung viel grosser sein als bei einem Photosensor brauchbar ist. Dabei ist es von Bedeutung, dass die Leiterspuren zum Erreichen (Selektieren) der Speicherzellen bei einem Photosensor nicht die schwebenden Elektroden völlig bedecken dürfen (weil sie sonst das Licht abfangen)
2*5 und folglich eine zusätzliche Oberfläche des betreffenden Halbleiterelements erfordern, während dieser Nachteil bei einem erfindungsgemässen Randomspeicher fehlt.
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Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden im folgenden näher beschrieben. Es zeigen
Fig. 1 einen Schnitt durch ein Beispiel einer erfindungsgemässen Halbleiteranordnung,
Fig. 2 eine Draufsicht eines Beispiels einer erfindungsgemässen Halbleiteranordnung,
Fig. 3 einen elektrischen Ersatzschaltplan einer einzigen Speicherzelle einer derartigen Halbleiteranordnung nach Figur 1 und 2,
Fig. h und 5 Abwandlungen der Figur 1, Fig. 6 den elektrischen Ersatzschaltplan einer Speicherzelle nach der Halbleiteranordnung nach Figur 5» Fig. 7 die jeweiligen unter verschiedenen Betriebsumständen auftretenden Spannungen.
Der Randomspeicher nach Figur I weist den nachfolgenden Aufbau auf:
. Ausgegangen wird von einem Körper 1 aus beispielsweise P-leitendem Halbleitermaterial, beispielsweise P-leitendem Silizium, das als Substrat wirksam ist. Darin sind in
einem üblichen Dotierungsverfahren mit Hilfe von photolithographischen Prozessen paralleLe Zonen 2 (in Figur 1 senkrecht zur Zeichenebene) vorgesehen, die N+ dotiert werden. Danach wird eine P-Leitende epitaktische Schicht 30 aufgewachsen, 2'5 so dass die Zonen 2 als vergrabene N+-Zonen im Halbleiterkörper zurückbleiben. Diese Zonen 2 werden am Rande des Halbleiterkörpers mittels einer tief in den Körper ragenden
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N+-diffundierten Zone über ein Fenster 20 mit einer Leiterspur 21 auf dem Halbleiterkörper verbunden, die zu Steuermitteln (Logik) L zum Anlegen von Selektionsspannungen an
diese Zonen 2, die als Wortleitungen WL1, WL2 des
Randomspeichers wirksam sind, führt. (Die Mittel L sind in Figur 2 auf schematische Weise durch einen Block am Rande des Halbleiterkörpers dargestellt. Für grosse Speicher wird man die zur Steuerung erforderlichen Transistoren entweder zentral zwischen zwei Gruppen von Speicherzellen oder auf beiden Seiten einer Gruppe von Speicherzellen anordnen, damit die durch den Widerstand der Wortleitungen herbeigeführte Verzögerungszeit verringert wird. Gegebenenfalls kann eine derartige vergrabene Wortleitung dazu auch aus mehreren Teilen aufgebaut sein, die durch Auffrischungs-(refresh) verstärker miteinander verbunden sind.
An der Oberfläche kann die epitaktische Schicht 30 durch diffusion höher dotiert werden, so dass eine P+- dotierte Zone kO entsteht, wonach mit Hilfe photolithographischer Techniken die N+-dotierten Zonen 5 angebracht werden. Von der Schicht 30 ist namentlich der Teil 3 zwischen den Zonen 2 und 5 und der Teil 8 auf der einen Seite der Zone 5 interessant; von der Schicht 4θ der Teil k auf der anderen Seite der Zone 5· Jede Struktur 2, 3, k, 5 bildet namentlich eine Speicherzelle, wie nachstehend noch angegeben wird. Dem letztgenannten Schritt zum Erhalten der Zonen 5 geht ein örtLicher Oxydationsschritt hervor, wodurch jeweils zwei Strukturen 2, 3» *♦» 5 durch eine tiefragende
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oxydierte Zone 61, 62 von den benachbarten Strukturpaaren getrennt werden. Die Zonen 61 trennen dabei die mit einer bestimmten, nachstehend zu beschreibenden Bitleitung BL verbundenen Transistoren von denen, die mit der benachharten Bitleitung verbunden sind; benachbarte, mit verschiedenen Bitleitungen verbundene Transistoren sind auf diese Weise nur über ihre gemeinsame Wortleitungszone 2 und über das Substrat des Körpers 1 verbunden. Die Zonen 62 ragen (ebenso wie die Zonen 6i) bis an die Wortleitungs-Zonen 2 und unterbrechen daher örtlich die Zonen 3 und k. Nötigenfalls kann mit bekannten Mitteln beim Übergang der Oxydzonen 61, 62 und des Substrats 1 ein Kanalunterbrecher (channel stopper) angebracht werden. (Die Schritte zum Er-
halten der Zonen 5 und 61, 62 können gegebenenfalls vertauscht werden. Statt des örtlichen Oxydationsschrittes kann auch ein anderer Prozess zum voneinander Trennen der Speicherzellen angewandt werden, wie das örtliche Anbringen eines anderen Dielektrikums, beispielsweise Siliziumnitrid, oder das an der Stelle Wegätzen von Material, so dass eine Rille, beispielsweise eine V-förmige Rille entsteht). Danach wird das Halbleiterelement mit einer isolierenden Schicht 63» insbesondere Siliziumoxyd bedeckt, in der Fenster 7 vorgesehen werden (siehe Figur 2), über die die Zonen k mit den (in Fig. 1 und 2 horizontal verlaufenden) zu den Steuermitteln L führenden Bitleitungen BL, BL2, usw. verbunden werden, die als Leiterspuren 25 ausgebildet sind und die darunter liegenden Zonen U und 5 völlig oder zum grössten
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Teil bedecken (also zugleich gegen Lichteinfall abschirmen).
Die Wirkungsweise des auf diese Veise erhaltenen Randomspeichers wird an Hand des Ersatzschaltplanes nach Figur 3 näher erläutert.
Jede der Strukturen 2, 3, k, 5 in Fig. 1 bildet
einen Transistor an der Kreuzung einer Vortleitung VL und einer Bitleitung BL. Dieser Transistor hat einerseits den Charakter eines Feldeffekttransistors (JFET), dessen Kanal 3 gleichrichtende übergänge mit zwei Gate-Elektroden und zwar 2 und 5 bildet und dessen eine Hauptelektrode durch die mit der Bitleitung BL verbundene Zone k und dessen andere Hauptelektrode durch die Teile 8 der Zone 3O.gebildet wird, die mit dem Substrat 1 verbunden sind. Dieser JFET-Transistor ist in Figur 3 durch T bezeichnet. Mit diesem JFET-Transistor ein Paar bildend tritt ein bipolarer Transistor auf, der durch die Zonen 2, 3 und 5 gebildet wird, wobei insbesondere die Zone 2 als der Emitter, die Zone 3 als die Basis und die Zone 5 als der Kollektor wirksam sein können. Dieser Bipolare Transistor ist in Figur 3 durch T1 bezeichnet. Es ist ersichtlich, dass die Zonen 5 nicht unmittelbar mit irgendeiner Steuerleitung verbunden sind und sich daher auf schwebendem Potention befinden werden. Die Kapazität, die jede dieser Zonen 5 gegenüber dem Substrat aufweist, ist in Figur 3 durch C bezeichnet.
Im Betrieb werden durch die Steuerlogik L (Figur 2) die folgenden Betriebszustände geschaffen: wenn vorausgesetzt wird, dass sich das Substrat beispielsweise auf einer
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Spannung entsprechend -10V befindet, wird im Ruhestand beispielsweise an die Wort leitungen WL eine Spannung entsprechend OV und an die Bitleitungen BL eine Spannung entspechend -12V angelegt. In diesem Zustand sind die Transistoren, die mit dieser Wort- bzw. Bitleitung verbunden sind, alle abgeschnürt und folglich nicht leitend.
Damit die gegebenenfalls vorhandene Information in einer Spalte von mit einer bestimmten Wortleitung verbundenen Transistoren gelöscht wird, wird mit Hilfe der Steuerlogik L der betreffenden Wortleitung eine positive Spannung (beispielsweise +10V) zugeführt, die so hoch ist, dass ein Durchgriff (punch-through) herbeigeführt wird, der diese Information verschwinden lässt, wie nachstehend noch beschrieben wird.
Beim Schreiben liefert die Steuerlogik L einer bestimmten selektierten Wortleitung, beispielsweise WLI, eine negative Spannung (beispielsweise —9 Volt) und der zugehörenden Bitleitung eine etwas weniger negative Spannung (beispielsweise -8,4 Volt), so dass damit der bipolare Transistor T' in Figur 3 leitend wird. Dadurch wird der Kollektor dieses Transistors T' - d.h. die Zone 5- eine Spannung annehmen, die der des Emitters nahezu entspricht, also in dem gegebenen Zahlenbeispiel ebenfalls -9V, welcher Zustand als logische "1" bezeichnet wird. Die zu dieser Spannung von -9V gehörende Ladung wird beibehalten, weil die Zone 5 als schwebende Zone ausgebildet ist. (insofern die Streukapazität C der Zone 5 für bestimmte Zwecke zu klein
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sein sollte, könnte diese durch bestimmte technologische Massnahmen, beispielsweise durch Dotierungs- und/oder Oberflachenvergrosserung vergrössert werden).
Zum Auslesen der logischen Information wird durch die Steuerlogik L in bezug auf einen betreffenden selektierten Transistor der zugehörenden Wortleitung eine negative Spannung (zum Beispiel -9 Volt) und der zugehörenden Bitleitung ebenfalls eine negative Spannung (zum Beispiel -12 Volt) zugeführt. Der zwischen der Wortleitungszone 2 und der Kanalzone 3 auftretende Spannungs unterschied ist dabei so gering, dass das Erschöpfungsgebiet, das ausgehend von der Zone 2 in die Zone 3 eindringt, noch so gering ist, dass dadurch nur der Kanal des JFETs nicht abgeschnürt wird. Befindet sich dabei schwebende
Zone 5 auf negativem Potential, d.h. ist tatsächlich eine
logische "1" in dieser Zone eingeschrieben, so wird auch die zwischen den Zonen 5 und 3 in Sperrichtung wirksame Spannung zu gering sein um den durch die Zone 3. gebildeten Kanal des JFETs abzuschuren, mit anderen Worten: zwischen den Zonen h und 1 wird ein Strom fHessen können, der beispielsweise mit Hilfe eines in die betreffende Bitleitung aufgenommenen Widerstands in eine betreffende Ausgangsspannung umgewandelt werden kann. Wäre dagegen in der Zone 5 keine Information eingeschrieben (logische θ), so würde sich diese Zone praktisch auf einer Spannung 0 Volt befinden, wie nachstehend dargelegt wird, wobei die in Sperrichtung wirksame Differenzspannung zwischen den Zonen 5 und 3 so gross ist, dass das dadurch
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in der Kanalzone 3 herbeigeführte Erschöpfungsgebiet den Kanal des JFETs abschnüren lässt.
In dem gewählten Beispiel ist die Spannung der Bitleitung als negativer Vorausgesetzt (-12V) als die Substratspannung (-10V), so dass der JFET bei diesem Lesevorgang mit dem Drain-Elektrodenausgang betrieben wird; wird die Bitleitungsspannung weniger negativ als die Substratspannung gewählt, so wird die Zone 1 des JFETs als Drain-Elektrode und die Zone h als Source-Elektrode wirksam sein (Source Folger).
Der obenstehend beschriebene Löschvorgang durch Durchgriff (punch through) geschieht wie folgt:
Zwischen der Wortleitungszone 2 (+10V) und der Kanalzone (-1GV) gibt es beim Löschen einen derart grossen Spannungsunterschied, dass das Erschöpfungsgebiet, das dadurch in die Kanalzone eindringen kann, die Zone 5 erreichen kann, wodurch Ladungsträger (Elektronen) unmittelbar aus der Zone austreten und über die Zone 3 die Zone 2 erreichen können. Dadurch wird das Potential der Zone 5 zunehmen, so dass wenn diese Zone sich ursprünglich auf einem Potential, das zu einer logischen 1 gehört, befand, (-9V"), dieses Potential ansteigt. Dieses Ansteigen kann so lange weitergehen, bis der dann auftretende Spannungsunterschied, also das dann auftretende elektrische Feld, zwischen der schwebenden Zone 5 und der Wortleitungszone 2 (+10V) so weit gesunken ist, dass die Ladungsübertragung aufhört. Es stellt sich heraus, dass die Zone 5 letzten Endes eine Spannung annimmt ent-
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sprechend der (beim Löschen) der Wortleitungszone 2 zugeführten Spannung, verringert um die Durchgriffspannung (punch through), die notwendig ist um von der Zone 2 zur Zone 5 gerade völlig durch die Kanalzone 3 zu gehen. In dem gewählten Zahlenbeispiel ist für diese beiden Spannungen der Wert 10 V vorausgesetzt, so dass die Zone 5 daher auf 0 V gebracht wird. (Befand sich diese Zone 5 bereits auf ο V, was einer logischen 0 entspricht, so wird selbstverständlich kein Durchgriff auftreten). Sollte die Löschspannung an der Wortleitung 2 einigermassen von der Durchgriff spannung abweichen, so wird eine etwas andere Ruhespannung an der Zone 5 zurückbleiben, die in der Praxis jedoch klein genug sein kann um sich von einer eingeschriebenen logischen Information (-9V) deutlich zu unterscheiden.
Im Obenstehenden ist an erster Stelle an logische Information entsprechend dem binären Zahlensystem gedacht worden, im gewählten Zahlenbeispiel ist die logische 1 durch -9V an der schwebenden Zone 5 gekennzeichnet, die logische + dadurch, dass die Zone 5 auf 0 V steht. Es dürfte jedoch einleuchten, dass wenn beim Schreiben der Wortleitung WL eine veränderliche Spannung angeboten wird, auch der schwebenden Zone 5 eine veränderliche Spannung aufgeprägt werden kann, wodurch sich eine analoge Information einschreiben lässt. Beim Lesen wird unter diesen Umständen die Kanalgrösse des JFBTs entsprechend variieren, so dass ein analoger Auslesestrom entsteht.
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Aus Figur 1 und 2 geht hervor, dass durch die gewählte Konstruktion eine Halbleiteranordnung für einen Randomspeicher sehr gedrängten Aufbaus erhalten werden kann. Insbesondere ist dabei von Bedeutung, dass nur ein System von Wort- und nur ein System von Bitleitungen notwendig ist, was eine wesentliche Raumeinsparung auf dem Halbleiterkörper bedeutet. Weiter wirkt sich das unmittelbar aneinander Grenzen der Zonen k und 5 äusserst raumsparend aus, während für die obenstehend beschriebene Herstellung eine geringe Anzahl Masken notwendig ist. Es ist ersichtlich, dass Maskenausrichtprobleme auf ein Minimum beschränkt sind, denn abgesehen vom Anbringen von Kontaktfenstern und Leiterspuren braucht zum Ausrichten nur der Genauigkeit beim Anbringen der Zone 5 Aufmerksamkeit gewidmet zu werden, und dies in nur einer Richtung (in der horizontalen Richtung in Fig. 1), weil in der Richtung senkrecht dazu die örtliche Oxydzone 6i für eine Trennung zwischen benachbarten Speicherzellenpaaren $orgt (beispielsweise die mit BL1 bzw. BL2 in Figur 2 verbunden sind). Zum Schluss sei darauf hingewiesen, dass dadurch, dass die Transistorstrukturen 2, 3, ^, 5 paarweise symmetrisch ausgebildet und paarweise durch Oxydzonen 62 getrennt werden, eine weitere Raumeinsparung erhalten worden ist, weil derselbe Teil 8 der Zone 30 gleichzeitig als Hauptelektrode für den links von diesem Teil 8 dargestellten JFET sowie für den, der rechts von diesem Teil 8 dargestellt ist, wirksam sein kann. Dies ist dadurch ermöglicht worden, dass unter den gewählten Be triebsumständen diese beiden Strukturen ein-
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ander nicht beeinflussen.
Eine weitere technologische Vereinfachung und ein weiterer Raumgewinn wird in Figur h dargestellt, wobei der Schritt der örtlichen Oxydation zwischen Zellenpaaren, die mit derselben Bitleitung verbunden sind, fortgelassen worden ist, so dass nur noch örtliche Oxydzonen (als parallele horizontale Zonen entsprechend den Zonen 61 in Fig. 2) zwischen den mit verschiedenen Bitleitungen verbundenen Speicherzellen zurückbleiben, welche örtlichen Oxydzonen wieder durch ein photolithographisches Verfahren ohne kritischen Ausrichtvorgang erhalten werden können. Der Aufbau der Struktur 2, 3» **» 5 entspricht wieder der aus Figur 1 und kann mit denselben technologischen Herstellungsschritten erhalten werden. Die Struktur bildet also wieder derartige Transistorstrukturen als Speicherzellen, wie diese an Hand der Figur 1 beschrieben wurden, wobei die mit derselben Bitleitung verbundenen Speicherzellen symmetrisch strukturiert sind und sich unmittelbar nebeneinander befinden. Nicht nur wird dadurch Raumgewinn erhalten, weil die Wortleitungszonen 2 an der Stelle 9 dichter nebeneinander liegen können, sondern insbesondere auch brauchen diese Vortleitungszonen 2 viel weniger breit zu sein, weil die gegenüberliegenden P+-Zonen h nicht breiter zu sein brauchen als zum Anbringen eines Kontaktfensters notwendig ist. Wie aus Figur k ersichtlich, ist diese Breite kleiner als die der schwebenden Zone 5 vermehrt um die Hälfte der der Zone k.
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Dieser Vereinfachung und dem Raumgewinn liegt die Erkenntnis zu Grunde, dass es dadurch, dass nebeneinander liegende Speicherzellenstrukturen im richtigen Abstand angeordnet werden, möglich ist, dass nur der Teil 8 des Substrats 1 als die eine Hauptelektrode für die auf beiden Seiten derselben genannten JFET-Strukturen 2, 3» ^f 5 wirksam ist, während dagegen an der Stelle der Teile 9 des Substrats 1 und der Schicht 30 die Wortleitungszonen 2 einander so dicht annähern, dass sie zusammen mit diesem Teil 9 als vertikaler JFET wirksam sind, dessen Kanal - d.h. der genannte Teil 9 der Zonen 30 und 1 - infolge der zwischen dem Substrat und den Wort leitungen herrschenden Sperrspannungen ständig abgeschnürt ist, so dass daher solche Betriebsumstände herrschen, dass dort kein Strom fliessen kann.
Normalerweise gibt es ja zwischen dem Substrat 1 und den Wortleitungen WL1, WL2, WL3 immer eine in der Sperrichtung wirksame Spannung, wodurch LadungserSchöpfung (depletion) in den Teilen 9 auftritt. Die Substratspannung ist beispielsweise -10V, die Spannung an einer Wortleitung ist entweder -9V, oder -OV, oder aber +10V. Unter diesen Umständen sind die Teile 9 als den Kanal eines vertikalen JFETs wirksam, dessen Wortleitungszonen (beispielsweise WL2 und WL3) als Gate-Elektroden wirksam sind und dessen Haupt-
2<5 elektroden einerseits durch das Substrat 1, andererseits durch die mit der Bitleitung BL verbundenen P+-Zonen k gebildet werden. Bei den gewählten Spannungen und bei einer
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genauen Dotierung des Substrats 1 und/oder der Zone 30 und beim gewählten Abstand zwischen den Wortleitungszonen WL2 bzw. VL3 untereinander sind diese vertikalen JFETs abgeschnürt und lassen daher keinen Strom durch. Andererseits müssen dieser Abstand und diese Dotierung derart gewählt werden, dass kein Durchgriff auftreten kann oder wenigstens ein etwaiger Durchgriffeffekt keine schädlichen Folgen hat. Richtet man die Steuermittel L derart ein, dass nicht gleichzeitig der einen Wortleitung eine Löschspannung und der benachbarten Wortleitung eine Schreib- oder Lesespannung zugeführt wird, so wird beim gewählten Zahlenbeispiel der zwischen zwei benachbarten Wortleitungszonen WL2, WL3 auftretende Spannungsunterschied nie grosser sein als 10V, so dass ein unverwünschter Durchgriffeffekt leicht vermieden werden kann. Weiter müssen an der Stelle 8 die Wortleitungszonen (beispielsweise WL1 und WL2) soweit auseinander liegen, dass dort, wenigstens beim Lesen, die Strombahn nicht abgeschnürt wird. Dadurch, dass der Abstand zwischen benachbarten Wortleitungszonen an der Stelle 8 wesentlich grosser gewählt wird als an der Stelle 9i lässt sich diese Anforderung leicht erfüllen. Nötigenfalls kann durch einen Diffusionsschritt zuvor dafür gesorgt werden, dass die Dotierung der Zonen 1 und 30 an der Stelle 8 höher ist als an der Stelle 9·
Mit den bisher beschriebenen Speicheranordnungen ist es nicht möglich, die Information in nur einer Speichereelle selektiv zu löschen; beim Löschvorgang wird die ge-
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gebenenfalls vorhandene logische Information in allen zu der betreffenden Wortleitung gehörenden Transistoren insgesamt gelöscht. Im Ausführungsbeispiel nach Fig. 5 ist eine Abwandlung von dem nach Fig. 1 dargestellt, wodurch die Möglichkeit geschaffen wird, die Information in einer bestimmten Speicherzelle selektiv zu löschen.
Der Aufbau des Substrats 1, der Wortleitungszonen 2, der epitaxialen Schichten 3 und h und der schwebenden Zonen 5 entspricht wieder dem nach Fig. 1. Auch die örtliehen Oxydationszonen 62 können dieselben sein wie in Fig. oder man kann wieder dasselbe Prinzip abgeschnürter vertikaler JFETs anwenden, wie dies an Hand der Figur k beschrieben wurde. Die Bitleitungen BL, die zu den Zonen h führen, sind nun jedoch als Leiterspur 10 (schraffiert dargestellt) ausgebildet, welche Spur absichtlich an der Stelle der Zonen 5 so dicht bei diesen Zonen 5 angebracht ist, dass eine wesentliche kapazitive Kopplung zwischen der betreffenden Bitleitung und den Zonen 5 erhalten wird. Diese Kapazität ist in Figur 5 und in dem Ersatzschaltplan nach Figur 6 durch C bezeichnet.
Die Wirkungsweise ist wie folgt: Der Schreib- und Lesevorgang entspricht dem der an Hand der Figur 1 beschrieben wurde. Das Löschen erfolgt jedoch dadurch, dass ein Teil der erforderlichen "25 Differenzspannung zwischen der Wortleitung und der zu löschenden schwebenden Zone 5 mittels der zugehörenden 'Bitleitung kapazitiv auf diese Zone übertragen wird. Dabei
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soll zuvor die Eigenkapazität C, die die Zone 5 gegenüber dem Substrat aufweist, berücksichtigt werden, wodurch ein einer Bitleitung BL zugeführter Spannungsimpuls durch kapazitive Teilung nur teilweise die Zone 5 erreicht. In Figur 7 sind die jeweiligen Betriebszustände zum Steuern eines Randomspeichers nach Figur 5 dargestellt. Es lassen sich drei Zustände betrachten und zwar der LÖschzustand E, der Schreibzustand W und der Lesezustand R. Figur 7 zeigt verschiedene bei diesen Betriebszuständen auftretende Spannungen an der Wortleitung WL, der Bit leitung BL und der schwebenden (Speicher) Zone 5 (M). Als Beispiel wurde wieder von einer Durchgriffspannung zum Durchdringen des Kanals 3 von 10V ausgegangen. Für die Substratspannung ist -13V vorausgesetzt worden.
In dem in Figur 7 hinzugeschriebenen Zahlenbeispiel erfolgt das Schreiben (w) einer logischen 1 dadurch, dass die Bitleitungsspannung (-9V) gegenüber der Wortleitungsspannung (-10V) positiv wird, während das Lesen bei einer Wortleitungsspannung entsprechend -10V erfolgt, wonach die Bitleitungsspannung abhängig von der Information an der Zone 5 sinkt, was alles mehr oder weniger dem Zahlenbeispiel aus Fig. 1 und 2 entspricht. Zum Löschen (Zustand E) wird nun jedoch eine wesentlich weniger hohe positive Spannung und zwar +5V zur Wortleitung WL zugeführt, während gleich-
2'5 zeitig die Bitleitungsspannung von -11 auf -16V springt. Wird C gegenüber C als gross vorausgesetzt, so wird die Spannung M der schwebenden Zone 5 diesem Sprung völlig
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folgen; ist diese Bedingung nicht erfüllt, so wird ein etwas kleinerer Spannungssprung von M die Folge sein. War die Spannung der Zone 5 ursprünglich 0 V (logische θ), so wird der Spannungsunterschied im Zustand E zwischen der Wortleitung WL und der Zon. 5 (m) gerade 10V betragen und es wird kein Durchgriff auftreten; enthält die Zone 5 jedoch die logische Information (beispielsweise -5V) entsprechend der gestrichelten Linie im Spannungsdiagramm M), so stiegt der Spannungsunterschied zwischen WL und M bis über die Durchgriffspannung von 10V, so dass durch Durchgriff dieser Unterschied auf 10V zurückgebracht und die Information gelöscht wird.
Was die anderen mit der betreffenden Wort- bzw. Bitleitung verbundenen Transistoren anbelangt (Spannungsdiagramm M... bzw. Mni in Figur 7) wird, wenn darin logische
WL rl L
Information vorhanden war (gestrichelte Linie in diesen Diagrammen), diese auf etwa -5V verringern, mit anderen " Worten, der logische Hub wird nur noch die Hälfte von dem, der entsprechend den obenstehend beschriebenen Speicheranordnungen möglich war. Dieser Hub ist in der Praxis jedoch im allgemeinen gross genug um sich von dem Zustand, in dem keine logische Information in der betreffenden Zone 5 vorhanden war, zu unterscheiden.
Ein Prozess, bei dem auf einfache Weise die er-
•25 wünschten Kapazitäten C„ geschaffen werden können, kann darin bestehen, dass, nachdem die Zonen 5 e'indiffundiert ■worden sind, dieselbe Maske für dieses örtliche Eindiffundieren
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verwendet wird um an der Stelle dieser Zonen 5 eine dünne Isolierschicht (beispielsweise aus Siliziumoxyd oder Siliziumnitrid) anzubringen. Daraufhin werden dann wieder Fenster, entsprechend den Fenstern 7 aus Figur 2, durch diese isolierende Schicht und die Maske zusammen ausgeätzt, wonach das Ganze mit den Leiterspuren BL versehen wird, die dann die Gestalt annehmen, wie dies in Figur 5 dargestellt, ist. An der Stelle der Fenster 7 wird dabei mit den Zonen 4 Kontakt gemacht, die einerseits als eine der Hauptelektroden des JFETs wirksam sind (die andere Hauptelektrode wird durch das Substrat 1 gebildet), andererseits als die Basiselektrode des durch die Zonen 2, 3 und gebildeten Schichttransistors. In der Nähe der Zonen 5 gelangt die Leiterspur BL so nahe an diese Zonen, dass die betreffende Kapazität C_ gebildet wird, während die Isolierung, die durch die zum Eindiffundieren verwendete Maske verursacht wird und die genannte Isolierschicht an der Stelle 10 zwischen jedem Paar Speicherzellentransistoren so gross ist, dass unerwünschte Rückwirkung der Bitspannung auf die unterliegende P+-Zone kO vermieden wird.
Es dürfte einleuchten, dass im Rahmen der Erfindung noch viele Abwandlungen möglich sind. So kann man im Grunde den Leitungstyp aller angegebenen Zonen umtauschen, wobei dann auch die Polarität der verwendeten Spannungen umgekehrt werden muss. Weiter können die Steuerlogik L
(Figur 2) und die Speicherzellen auf einzelnen Teilen nur 'eines Halbleiterkörpers angebracht sein, wobei in diesem
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Halbleiterkörper verschiedenartig dotierte Zonen (Substratzonen) angebracht sind, die nur bis zu einer gewissen Tiefe in das Substrat ragen und von denen die einen die Speicherzellen, die anderen die Steuerlogik tragen. Man kann beispielsweise von einem N-leitenden Körper ausgehen, darin örtlich eine P-leitende Substratzone anbringen und darauf die weiteren obenstehend beschriebenen Schritte durchführen, während auf dem restlichen (η-dotierten) Teil des Körpers die Steuermittel L und/oder weitere Peripherieapparatur angeordnet wird.
Statt der diffundierten Zonen können beispielsweise auch mittels Ionenimplantation hergestellte Zonen angewandt werden. Die Zonen 5 können im Grunde mit der Zone 3 als Schottky-Dioden ausgebildet sein. Zum Anpassen des Wortleitungsspannungspegels an die im wesentlichen auftretende Durchgriffspannung kann in der Nähe der Steuerlogik L eine Hilfszone entsprechend den Zonen 5 über der Vortleitungszone 2 angebracht werden, die, sobald beim Löschen die Spannung dieser Hilfszone positiv zu werden droht, (dies ist also der Fall wenn die Vortleitungsspannung grosser wird als die im wesentlichen auftretende Durchgriff spannung) einen Begrenzer einschaltet, der die Wortleitungsspannung auf diesen Pegel begrenzt.
Die Packungsdichte, die mit einem Randomspeicher nach der Erfindung erzielbar ist, ist beträchtlich. Da die Ausrichtschwierigkeiten von Photomasken zum Herstellen der
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Jeweiligen Zonen auf ein Minimum beschränkt sind, lassen eich äussert klein bemessene Zonen anwenden. Die Ausdehnung der Zonen k und 5 wird man deswegen vorzugsweise ebenso klein wählen wie aus Fig. 1, 2 und k hervorgeht und zwar so klein, wie dies innerhalb der technischen Toleranzen erzielbar ist. Im Grunde ist es auch denkbar, die informationstragenden Zonen (also 5 in den Figuren) als schwebende vergrabene Zonen auszubilden und die Wortleitungszonen an der Oberfläche des Halbleiterkörpers anzubringen. Im allgemeinen kann dies zu etwas kleineren Leckströmen der schwebenden Zonen führen, aber der Nachteil ist, dass Wortleitungszonen ander Oberfläche die Oxydzonen 6i (Figur 2) kreuzen müssen, was dazu führt, dass eine derartige Wortleitung dann in einzelne Wortleitungszonen pro Zelle aufgeteilt werden muss, die über eine einzelne Leiterspur miteinander verbunden werden müssen; diese Leiterspur erfordert dann pro Wortleitungszone ein betreffendes Kontaktloch also mehr Raum und ausserdem eine Doppelschichtverdrahtung.
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-32-Le e rs e
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Claims (6)

  1. PHN 8623C 9-12-1977
    PATENTANSPRÜCHE:
    (iy Anordnung, insbesondere Halbleiteranordnung für einen Speicher mit beliebigem Zugriff (Handomspeicher = RAM) mit:
    - Speicherzellen, die pro Zelle nur einen FeIdeffekttransistor (JFET) in einem den Zellen gemeinsamen Halbleiterkörper enthalten von dem Typ, bei dem ein Kanal an jedem Ende mit einer Hauptelektrode und zwar einer Source-Elektrode und einer Drain-Elektrode verbunden ist und dessen Leitfähigkeit (des Kanals) durch zwei sich an den Kanal anschliessende und einen gleichrichtenden Übergang damit bildende Gate-Elektroden gesteuert werden kann,
    - Selektionsmitteln, die aus einem Muster von Selektionsleitungen bestehen, wobei eine erste Hauptelektrode eines Speicherzellentransistors mit einer einer Spalte von Transistoren gemeinsamen Bitleitung und eine erste Torelektrode mit einer einer Reihe von Transistoren gemeinsamen Wortleitung verbunden ist, während eine zweite Gate-Elektrode eines derartigen Speicherzellentransistors sich auf einem schwebenden Potential befindet, welches Potential unter Ansteuerung der bei Selektion eines be- : stimmten Speicherzellentransistors auftretenden Spannungen eine Information darstellt und
    - Steuermitteln zum Liefern von Selektionsapannungen zu den Wort- und Bitleitungen zum Selektieren eines derartigen Speicherzellentransistors und zwar derart, dass nach Wunsch die gegebenenfalls in einem derartigen
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    275b953
    Transistor vorhandene Information gelöscht, oder neue Information eingeschrieben bzw. daraus ausgelesen werden kann,
    dadurch gekennzeichnet, dass als Selektionsleitungen pro Speicherzellentransistor nur eine Wort- und nur eine Bitleitung verwendet worden sind und dass die zweite Hauptelektrode eines derartigen Transistors mit einer den Speicherzellentransistoren gemeinsamen Elektrode verbunden ist.
  2. 2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass der Halbleiterkörper eine Zone, als Substratzone bezeichnet, des einen Leitungstyps enthält, die die Speicherzellentransistoren trägt und mit den zweiten Hauptelektroden derselben verbunden ist, wobei der Leitungstyp der Kanäle der Speicherzellentransistoren derselbe ist wie der dieser Substratzone, während die Gate-Elektroden als Zonen des anderen Leitungstyps ausgebildet sind.
  3. 3· Anordnung nach Anspruch 2, dadurch gekennzeichnet, dass die genannten ersten Gate-Elektroden der Transistoren einer Reihe als eine der Reihe gemeinsame Zone (Wortleitungszone) dieses anderen Leitungstyps ausgebildet sind, die eine Vortleitung des Randomspeichers bildet.
  4. **· Anordnung nach Anspruch 3» dadurch gekennzeichnet, dass eine derartige gemeinsame Wortleitungszone als vergrabene Zone ausgebildet ist, die zwischen den Kanälen einer Reihe von Transistoren und der Substratzone liegt.
  5. 5· Anordnung nach Anspruch k, dadurch gekennzeichnet,
    '^) q P ? c / π 8 8 8
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    3 2 7 5 b 9 5
    dass die genannten zweiten Gate—Elektroden als den Wortleitungszonen gegenüberliegende und von denselben durch Kanäle getrennte schwebende Oberflächenzonen des Halbleiterkörpers des anderen Leitungstyps ausgebildet sind.
  6. 6. Anordnung nach Anspruch 5» dadurch gekennzeichnet, dass die genannten zweiten Gate-Elektroden (schwebende Oberflächenzonen) des Halbleiterkörpers unmittelbar an den Hauptelektroden zugeordnete Oberflächenzonen des einen Leitungstyps (d.h. vom entgegengesetzten Leitungstyp als die vergrabene Zone) und mit höherer Dotierung als die Zone (Kanalzone) zwischen der schwebenden unäder vergrabenen Zone grenzen.
    7· Anordnung nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass die Bitleitungen als über diese schwebenden Zonen laufende, diese Zonen völlig oder zum grössten Teil abdeckende Leiterspuren ausgebildet sind.
    8, Anordnung nach Anspruch 5» 6 oder'7» dadurch gekennzeichnet, dass aufeinanderfolgende Transistoren einer Spalte paarweise einer des anderen Spiegelbild bilden.
    9· Anordnung nach einem der Ansprüche 6-8, dadurch gekennzeichnet, dass die erste sowie die zweite Hauptelektrode eines Transistors eine an die zweite Gate-Elektrode (die schwebende Oberflächenzone) grenzende Oberflächenzone höherer Dotierung als die Kanalzone enthält und dass die genannte höher dotierte Zone mit der ersten Hauptelektrode verbunden ist und sich nach Unterbrechung durch die Zone'der zweiten Gate—Elektrode als eine nicht mit dieser
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    ersten Hauptelektrode (d.h. mit der Bitleitung) verbundene Zone fortsetzt.
    10. Anordnung nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass die einer Spalte zugeordneten Transistoren in jeweils zwei aufeinanderfolgende Transistoren aufgeteilt sind, wobei die zweiten Hauptelektroden jedes Paares einen gemeinsamen Halbleiterteil haben, der sich zwischen der Substratzone und der Oberfläche des Halbleiterkörpers erstreckt.
    11. Anordnung nach einem der Ansprüche 2-10, dadurch gekennzeichnet, dass zwei nebeneinander leigende Spalten von Transistoren durch eine im Halbleiterkörper angebrachte Trennzone aus elektrisch isolierendem Material voneinander getrennt sind.
    12. Anordnung nach Anspruch 11, dadurch gekennzeichnet, dass eine Trennzone aus Siliziumoxyd angewandt ist. 13· Anordnung nach Anspruch 11, dadurch gekennzeichnet, dass die Trennzone eine im Halbleiterkörper angebrachte Rille enthält.
    14. Anordnung nach einem der Ansprüche 2-10, dadurch gekennzeichnet, dass zwischen aufeinanderfolgenden Paaren in einer Spalte von Transistoren ebenfalls eine derartige Trennzone angebracht ist.
    15· Anordnung nach einem der Ansprüche 5-1^f dadurch gekennzeichnet, dass die einem Speicherzellentransistor zugeordnete Bitleitung mit der Zone der genannten (auf s-chwebendem Potential befindlichen) zweiten Gate-Elektrode
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    zum selektiven Löschen der Information in dieser Gate-Elektrode kapazitiv gekoppelt ist.
    16. Anordnung nach Anspruch 15» dadurch gekennzeichnet, dass die betreffende Bitleitung als eine durch eine dünne dielektrische Isolierung von der Zone der genannten zweiten Gate-Elektrode getrennte Leiterspur über die betreffende Spalte von Transistoren angebracht ist.
    17· Anordnung nach einem der Ansprüche 6-16, dadurch gekennzeichnet, dass die Ausdehnung (Abmessung) der vergrabenen Zonen gemessen in der Richtung der Bitleitungen der der beiden anderen gegenüberliegenden Oberflächenzonen zusammen nahezu entspricht.
    18. Anordnung nach Anspruch 17» dadurch gekennzeichnet, dass die genannten Oberflächenzonen etwa je dieselbe Ausdehnung aufweisen.
    19* Anordnung nach Anspruch 10, dadurch gekennzeichnet, dass zwei aufeinanderfolgende Transistoren einer Spalte, die zu verschiedenen Paaren gehören, erste Hauptelektroden haben mit einem gemeinsamen, mit der betreffenden Bitleitung verbundenen Halbleiterteil und vergrabene Gate-Elektroden, die so dicht nebeneinander liegen, dass unter Betriebsumständen das zwischen den vergrabenen Gate-Elektroden liegende Gebiet, das die ersten Hauptelektroden mit der Substratzone verbindet, durch Feldeffektwirkung elektrisch abgeschnürt wird.
    20. Anordnung nach Anspruch 19» dadurch gekennzeichnet, dass die Ausdehnung der vergrabenen Zonen, gemessen in der
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    Richtung der Bit leitungen, kleiner ist als die der gegenüberliegenden schwebenden Zone vermehrt um die Hälfte des Abstandes zwischen zwei schwebenden Zonen.
    21. Anordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass mit Hilfe der Steuermittel im Ruhezustand eine solche Spannung an der Wort- und Bitleitung herrscht, dass der Strom im betreffenden Speicherzellentransistor vernachlässigbar ist,
    beim Einschreiben von Information über Wort- und Bitleitung eine Vorwärtsspannung an der Grenzschicht zwischen der ersten Gate-Elektrode und der ersten Hauptelektrode wirksam gemacht wird, wodurch diese beide Elektroden zusammen mit der zweiten Gate-Elektrode als bipolarer Transistor wirksam werden und diese zweite Gate-Elektrode Information erhält,
    bei Auslesen der Wortleitung (die mit der ersten Gate-Elektrode verbunden ist) gegenüber der Spannung an der zweiten Hauptelektrode eine Spannung zugeführt wird, die die zugeordnete Grenzschicht in geringem Masse in Sperrichtung betreibt, während der ersten Hauptelektrode eine Spannung angeboten, wird, die von der an der zweiten Hauptelektrode abweicht, so dass damit die Leitfähigkeit des Kanals des JFETs, die im wesentlichen durch die Spannung an der zweiten Gate-Elektrode gesteuert wird, gemessen werden kann, und beim Löschen der mit der Wortleitung verbundenen ersten Gate-Elektrode eine so hohe, gegenüber der zweiten Hauptelektrode in Sperrichtung wirksame Spannung augeführt wird,
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    das dadurch eine Ladungserschöpfungsschicht im Kanal des JFETs herbeigeführt wird, die bis an die Zone der zweiten Gate-Elektrode reicht und das Potential derselben infolge des Durchgriffes auf einen vorbestimmten Pegel zurückbringt.
    22. Anordnung nach Anspruch 15 und 21, dadurch gekennzeichnet, dass ein'Teil der zum Löschen erforderlichen Felddurchgriffspannung als der Bitleitung gelieferter Spannungsimpuls der Zone der zweiten Gate-Elektrode kapazitiv zugeführt wird.
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