Przedmiotem wynalazku jest pamiec o dostepie bezposrednim (RAM) na tranzystorze polowym zlaczowym (J—FET), a szczególnie uklady pamieciowe o duzej gestosci, wykonane jako scalone przyrzady pólprzewódn ikowe.Pamieci o dostepie bezposrednim, które wykorzystuja tranzystory polowe zlaczowe (J—FET), sa znane z prac Miedzynarodowej Konferencji Obwodów Pólprzewodnikowych (ISSCC= International Solid-State Circuits Conference), luty 1973 r., strony 34 i nastepne. Wykonanie komórek pamieciowych jakie jest opisane we wspomnianym opracowaniu, wykorzystuje J—FET w polaczeniu szeregowym z dioda progowa, przy czym ma trzy linie adresowe w kazdej komórce. Trzy linie adresowe sa: linia slowa, linia bitowa oraz linia odczytowa.Takie wykonanie stanowi ulepszenie w porównaniu do poprzednich pamieci RAM, które wymagaly czterech linii adresowych dla kazdej komórki.Inne wykonanie pamieci J-FET RAM jest opisane w publikacji IEEE JSSC, sierpien 1976 r., strona 519.W tym przypadku takze kazda komórka pamieci ma trzy linie adresowe, lecz pominieto diody progowe, które wystepowaly w wyzej podanym wykonaniu.Znany jest takze czujnik fotomatrycowy, wykonany przy uzyciu tranzystorów polowych zlaczowych.Kazda z komórek czujnika zostaje wyznaczona, lub wybrana za pomoca matrycy linii slowa i linii bitowych, natomiast informacja jest odczytywana z adresowanej komórki czujnika, wskazujac konduktywnosc kanalu J—FET jaka wystepuje miedzy elektroda glówna tranzystora polowego zlaczowego, podlaczona do Jinii bitów, a podlozem korpusu pólprzewodnika, w którym wykonano czujnik. W takim ukladzie kazda linia bitów jest zasilana ustalona wartoscia napiecia poprzez jej wlasny rezystor obciazenia dyskretnego. Zapis informacji w komórkach czujnika zostaje wykonany za pomoca wystawienia czujnika na oddzialywanie ukladu swiatla i cienia, który przedstawia informacje. Obszar powierzchni komórek, jaki jest wykorzystywany w tych fotoczuj- nikach, jest stosunkowo duzy, bo jest istotnym, aby sciezki przewodnikowe dla wybierania komórek pamiecio¬ wych nie przechwytywaly swiatla doprowadzanego do tych komórek. Opisana konfiguracja, chociaz szczególnie przydatna dla fotoczujników, nie moze byc jednakze uzyta w pamieci o dostepie bezposrednim (RAM) o duzej2 115 339 gestosci.Celem wynalazku jest wykonanie pamieci o dostepie bezposrednim i duzej gestosci przy wykorzystaniu tranzystorów polowych zlaczowych jako czynnych elementów pamieciowych.Innym celem wynalazku jest wykonanie pamieci odostepie bezposrednim, w której tylko jedna linia slowa oraz jedna linia bitów sa wykorzystywane dla kazdej komórki pamieciowej.Ponadto celem wynalazku jest wykonanie pamieci o dostepie bezposrednim na tranzystorze polowym zlaczowym, w której druga glówna elektroda tranzystora komórki pamieciowej jest podlaczona do elektrody, która jest wspólna dla wszystkich tranzystorów komórek pamieciowych tej pamieci.Chodzi o wykonanie przyrzadu pólprzewodnikowego, w którym komórka podloza jest podlaczona do drugich elektrod glównych skladnika czynnego, przy czym typ konduktywnosci kanalów skladnika komórki pamieciowej jest taki sam jak komórek podloza, a ich elektrody bramkowe sa wykonywane jako strefy typu konduktywnosci przeciwnej.Ponadto celem wynalazku jest wykonanie komórki pamieciowej na tranzystorze J—FET, w której jej jedna elektroda bramkowa jest uformowana za pomoca strefy wewnetrznej o przeciwnym typie konduktywnosci, oddzielonej od strefy powierzchniowej, która ma takze przeciwny typ konduktywnosci, za pomoca strefy tworzacej kanal tranzystora polowego zlaczowego.Innym celem wynalazku jest wykonanie zespolu dla selektywnego kasowania informacji w elektrodzie bramkowej, przenoszacej informacje pamieci. • Innym celem wynalazku jest wykonanie tranzystora wzmacniajacego wewnatrz komórki pamieciowej, aby odczytywac informacje z komórki pamieciowej w sposób nieniszczacy, to znaczy po zakonczeniu odczytu informacja nie zostaje skasowana, lecz nadal jest dostepna w tej komórce pamieciowej. Wedlug wynalazku przyrzad pólprzewodnikowy charakteryzuje sie tym, ze zawiera wiele komórek pamieciowych, przy czym kazda komórka pamieci ma jeden tranzystor polowy zlaczowy, wykonany na korpusie pólprzewodnikowym, wspólnym dla tego zbioru wielu komórek, oraz ma kanal polaczony z kazdego konca do elektrody glównej. Konduktywnosc kanalu jest sterowana za pomoca dwóch elektrod bramkowych, sasiaduja¬ cych z kanalem i tworzacych z nim zlacze prostownicze. Ponadto wykonuje sie wedlug wynalazku uklad wybie¬ rania, który ma zespól linii wybierania, zawierajacy linie bitów i linie slowa. Pierwsza glówna elektroda tranzystora komórki pamieciowej jest polaczona do odpowiedniej linii bitów wspólnej dla kolumny tranzysto¬ rów, natomiast pierwsza elektroda bramkowa jest polaczona do linii slowa, wspólnej dla rzedu tranzystorów, a nastepnie druga elektroda bramkowa takiego tranzystora komórki pamieciowej uzyskuje wtedy zmienny potencjal, wobec czego ten potencjal przedstawia informacje sterowana napieciami, jakie wystepuja po wybra¬ niu danego tranzystora komórki pamieciowej. Ponadto wykonuje sie wedlug wynalazku zespól sterowania dla doprowadzania uprzednio okreslonych napiec wybierania do linii slowa i linii bitowych dla wybrania uprzednio okreslonej komórki pamieciowej w taki sposób, aby informacje odczytac z komórki, kasowac ja w komórce oraz zapisac nowa informacje w tej komórce. < Zastosowanie tranzystorów polowych wedlug wynalazku, majacych zlacza prostownicze miedzy elektroda¬ mi a kanalem, umozliwia skuteczne wykonanie, jak podano wyzej, oraz zapewnia dodatkowe korzysci w postaci uzyskiwanego wzmocnienia informacji przechowywanej przy odczycie, a odczyt jest wykonany przy tym nieniszczace Pojecia „linia slowa" oraz „linia bitów" sa wykorzystywane jedynie do wskazania elektrod tranzystora komórki pamieciowej, do których sa one przylaczone. W przypadku wybierania danej komórki pamieciowej, te pojecia mozna wzajemnie zamieniac.Kazda komórka pamieciowa wymaga wedlug wynalazku tylko dwóch linii wybierania, wobec czego rozmiar konfiguracji pamieci na elementach scalonych jest znacznie zmniejszony w porównaniu do pamieci o dostepie bezposrednim wykonanych wedlug znanego stanu techniki, np. tranzystorów polowych o izolowanej bramce (MOS) lub innych. Ponadto dzialanie komórek pamieciowych wedlug wynalazku wystepuje przy napieciach sterowniczych, przy których mozna wykonac zapis we wszystkich komórkach pamieciowych w sposób selektywny i odpowiednio wykonac odczyt, natomiast doprowadzenie rozkazu kasowania moze byc wykonane raz dla calej linii slowa wdanej chwili. Dobiera sie tak napiecia sterownicze dla wykonania tych rozkazów, aby J—FET byl uzywany do kasowania za pomoca zjawiska przebicia skrosnego. < Przedmiot wynalazku jest przedstawiony na rysunku, na którym na fig. 1 < przedstawiono przekrój poprzeczny przyrzadu pólprzewodnikowego, w którym wykorzystano zespól J—FET RAM, fig. 2 — widok z góry przyrzadu pólprzewodnikowego z fig. 1, fig. 3 — uklad polaczen komórki pamieciowej przyrzadu pólprzewodnikowego z fig. 1 i 2, fig. 4 — przekrój poprzeczny innego przykladu wykonania przyrzadu wedlug wynalazku, fig. 5 — zestawienie poziomów napieciowych dla róznych stanów operacyjnych, fig. 6 — przekrój115 339 3 poprzeczny kolejnego przykladu wykonania przyrzadu wedlug wynalazku, fig. 7 — równowazny uklad polaczen elektrycznych komórki pamieciowej wedlug konfiguraqi przyrzadu pólprzewodnikowego z fig. 6, a fig. 8 przedstawia rózne wartosci napiecia wystepujace w róznych warunkach roboczych.Jeden przyklad wykonania pamieci o dostepie bezposrednim (RAM) wedlug wynalazku jest przedstawiony na fig. 1. Uklad ma korpus 1 przykladowo z materialu pólprzewodnikowego typu p, np. krzem typu p, przy czym jest wykorzystany jako podloze. Za pomoca znanej techniki maskowania fotolitograficznego otrzymuje sie dyfuzje równoleglych domieszkowanych n stref 2 do podloza, co na fig. 1 przedstawiono jako prostopadle do plaszczyzny rysunku. Epitaksjalna warstwa 30 typu p zostaje nastepnie utworzona na podlozu 1, wobec czego strefy 2 pozostaja w korpusie pólprzewodnikowym i tworza zagrzebane strefy n . Przy krawedzi korpusu pólprzewodnikowego nie pokazanej na fig. 1 strefy 2 sa polaczone do sciezki przewodnikowej 21, korzystnie wykonane jako metalizacja na korpusie pólprzewodnikowym. Strefy 2 sa polaczone do sciezki 21 za pomoca strefy dyfuzyjnej n , rozmieszczonej w polozeniu pionowym, przechodzac poprzez okienko 20 do korpusu.Sciezka 21 prowadzi do zespolu sterowniczego L, za pomoca którego doprowadza sie uprzednio ustalone wartosci napiec wybierania do stref 2, tworzacych linie slowa WL1, WL2-.., WLn pamieci o dostepie bezposred¬ nim (RAM). < Zespól sterowniczy L przedstawiono na fig.2 W przypadku pamieci o duzej gestosci, sa potrzebne dodatkowe tranzystory w zespole sterowniczym, albo po obydwu stronach jednej grupy komórek pamieciowych dla zmniejszenia zwloki powodowanej rezystancja linii slowa.Warstwa epitaksjalna 30 moze byc silniej domieszkowana na powierzchni za pomoca dyfuzji, przy czym sa tworzone strefy 40 domieszkowane p , po czym wykonuje sie strefy 5 domieszkowane n metodami fotolito¬ graficznymi. Czesc aktywna warstwy 30 stanowi czesc 3 miedzy strefami 2 i 5, oraz czesc 8 jest po jednej stronie strefy 5. Czesc aktywna warstwy 40 stanowi czesc 4 po drugiej stronie strefy 5. Kazda z konstrukcji 2, 3, 4, 5 tworzy komórke pamieciowa. Czynnosc miejscowego utleniania jest wykonywana przed ostatnio wyzej wymieniona czynnoscia dla otrzymania stref 5. Miejscowa operacja utleniania oddziela konstrukcje 2, 3,4, 5 od sasiednich par konstrukcji przez wytworzenie stref utlenionych 61, 62 wysunietych pionowo gleboko. Strefy 61 oddzielaja tranzystory, które sa polaczone do danej linii bitów BL od tranzystorów jakie sa polaczone do sasiedniej linii bitów. W ten sposób tranzystory sasiednie podlaczone do róznych linii bitów sa laczone tylko miedzy soba, ich wspólna strefa 2 linii slowa oraz przez podloze korpusu 1. Strefy 62, takze strefy 61 sa wysuniete w dól do strefy 2 linii slowa i wobec tego przerywaja miejscowo strefy 3 i 4. Zespól tlumienia kanalowego moze byc wykonany, o ile jest to konieczne, znanym sposobem blisko zlacza stref tlenkowych 61, 62 i podloza 1. Czynnosci dotyczace wykonania strefy 5 oraz 61, 62 moga byc odwrócone w kolejnosci, jezeli trzeba. Mozna takze uzyc zamiast etapu utleniania miejscowego, innego sposobu oddzielenia komórek pamiecio¬ wych wzajemnie od siebie, np. miejscowe nalozenie innego dielektryka, przykladowo azotku krzemowego, albo wytrawienia w obszarze oddzielania, aby wytworzyc rowek, np. o ksztalcie V. * Nastepnie korpus pólprzewodnikowy zostaje pokryty warstwa izolacyjna 63, w szczególnosci tlenkiem krzemowym, w której wykonuje sie okienka 7, wobec czego strefy 4 zostaja podlaczone do linii bitów BL1, BL2, itd., wysunietych poziomo na fig. 1 i 2. Linie bitów sa wykonane jako sciezki przewodnikowe 25, które przykrywaja znajdujace sie pod nimi strefy 4 i 5, przy czym oslaniaja strefy 4, 5 przed swiatlem padajacym.Linie bitów wioda do innego zespolu sterowniczego L'.Otrzymana w ten sposób pamiec o dostepie bezposrednim (RAM) zostanie opisana w nawiazaniu do fig. 3.' < Kazda z konstrukcji 2, 3, 4, 5 jak na fig. 1 tworzy tranzystor przy skrzyzowaniu linii slowa WL i linii bitów BL.Tranzystor ma postac tranzystora z kanalem typu p (J—FET), którego kanal 3 tworzy zlacza prostownicze z dwiema elektrodami bramkowymi, to jest elektrodami 2 i 5. Jedna elektroda glówna tranzystora J—FET jest tworzona przez strefe 4 polaczona do linii bitów BL, natomiast druga elektroda glówna jest tworzona przez czesc 8 strefy 30, która jest polaczona do podloza 1. Na fig. 3 oznaczono tranzystor J—FET symbolem T. Z tym tranzystorem T jest polaczony tranzystor bipolarny T', utworzony przez strefy 2, 3, 5, przy czym strefa 2 moze byc emiterem, strefa 3 baza, a strefa 5 kolektorem. Nalezy zauwazyc, ze strefy 5 nie sa polaczone bezposrednio do zadnej linii sterowniczej i wobec tego maja potencjal zmienny. Na fig. 3pokazano element C przedstawiajacy pojemnosc jaka jest tworzona przez kazda ze stref 5 w stosunku do podloza. Zespól sterowniczy L (por. fig. 2) wytwarza nastepujace warunki pracy podczas dzialania ukladu.Przyjmijmy, ze przykladowo podloze ma napiecie Vs równe —10 V.W trybie spoczynkowym zostaje przykladowo doprowadzone napiecie 0V do linii slowa WL, a napiecie —12 V do linii bitów BL. W tym trybie wszystkie tranzystory, jakie sa odpowiednio podlaczone do linii slowa i linii bitów, sa wylaczone za pomoca napiecia odciecia kanalów w tych tranzystorach i wobec tego4 115 339 nie przewodza.W trybie kasowania, to jest dla skasowania informacji jaka moze istniec w kolumnie tranzystorowy, podla¬ czonej do danej linii slowa, przechowanej jako ladunek na kondensatorze C zostaje doprowadzone napiecie dodatnie np. +10 V do wlasciwej linii slowa za pomoca sterowniczego ukladu logicznego L. Wartosc napiecia jest wybierana wystarczajaco duza, aby uzyskac przebicie skrosne miedzy emiterem 2, a kolektorem 5 tranzystora T', przy czym laduje sie kondensator do 20 V, co powoduje skasowanie przechowanej informacji, co bedzie dalej opisane.W trybie zapisu zespól sterowniczy L doprowadza napiecie ujemne, np. —9 V do danej wybranej linii slowa, np. WL1, oraz nieco mniej ujemne (np. —6,4 V) do wspóldzialajacej linii bitów. Tranzystor bipolarny T' na fig. 3 wobec tego zaczyna przewodzic. W wyniku tego kolektor T\ to jest strefa 5 uzyskuje napiecie, zasadniczo równe napieciu emitera T'. W podanym przykladzie liczbowym wartosc tego napiecia jest 9 V, przy czym okresla sie ja jako poziom logiczny 1. Ladunek zwiazany z —9 V zostaje utrzymany, poniewaz strefa 5 ma budowe strefy o zmiennym potencjale. Gdyby pojemnosc rozproszenia C strefy 5 byla zbyt mala dla pewnych celów, to mozna ja powiekszyc srodkami technologicznymi, np. za pomoca zwiekszenia domieszkowania, lub obszaru powierzchni.W trybie odczytu zostaje doprowadzone napiecie ujemne np. -^9 V do wspóldzialajacej linii slowa, oraz podobnie napiecie ujemne, np. —12 V zostaje doprowadzone do wlasciwej linii bitów przez zespól logiczny L.Róznica napiecia miedzy strefa 2 linii slowa, a strefa 3 kanalu jest tak mala, ze obszar zubozony, który przenika do strefy 3 poczawszy od strefy 2 jest nadal tak maly, ze wskutek tego tylko kanal tranzystora polowego J—FET nie zostaje odciety. Jezeli strefa zmienna 5 ma potencjal ujemny, to jest jezeli rzeczywiscie zapisano logiczna jedynke w tej strefie, to napiecie jakie dziala miedzy strefa 5, a strefa 3 w kierunku przeciwnym bedzie zbyt male dla odciecia kanalu tranzystora J—FET, tworzonego strefa 3. Inaczej mówiac: prad moze plynac miedzy strefa 4 a strefa 1 i moze byc przetworzony na odpowiednie napiecie wyjsciowe, np. za pomoca rezystora R wlaczonego do odpowiedniej linii bitów. Natomiast w przeciwnym przypadku kiedy nie zapisano informacji w strefie 5, to jest logiczne zero, to strefa 5 ma zasadniczo napiecie równe zero. Wtedy napiecie róznicowe miedzy strefami 5 i 3, dzialajace w kierunku przeciwnym jest tak duze, ze obszar zubozony jaki przez to zostaje wytworzony w strefie 3 kanalu powoduje, ze kanal tranzystora polowego J—FET zostaje odciety. » W omawianym wyzej przykladzie napiecia linii bitów przyjmuje sie jako bardziej ujemne (— 12 V) od napiecia podloza (—10 V), wobec czego podczas odczytu tranzystor polowy J—FET jest uruchamiany wyjsciem elektrody drenowej. Jezeli napiecie linii bitowej wybiera sie jako mniej ujemne od napiecia podloza, to strefa 1 tranzystora polowego J—FET dziala jako dren, natomiast strefa 4 jako zródlo (wtórnik zródla). ¦ Podany wyzej tryb kasowania za pomoca przebicia skrosnego wystepuje wedlug nastepujacego przebiegu: podczas kasowania jest wystarczajaca róznica napiecia miedzy strefa 2 linii slowa ( + 10 V), a strefa 3 kanalu (—10 V), wobec czego obszar zubozony przenika do strefy kanalu i dociera do strefy 5. Nosniki ladunku (elektrony) dochodza bezposrednio ze strefy 5 i przenikaja do strefy 2 droga przez strefe 3. Wobec tego potencjal strefy 5 zwieksza sie, a jezeli strefa 5 miala pierwotnie potencjal na poziomie logicznej jedynki (—9 V), to ten potencjal zwieksza sie. Przyrost potencjalu jest kontynuowany az do róznicy napiecia wtedy wystepujacej, przy czym pole elektryczne wystepujace wtedy miedzy zmienna strefa 5, a strefa 2 linii slowa (—10 V) zmniejsza sie tak, ze zostaje przerwane przenoszenie ladunku. Stwierdzono, ze strefa 5 uzyskuje osta¬ tecznie napiecie równe napieciu jakie jest doprowadzane do strefy 2 (podczas kasowania), zmniejszonemu o wartosc równa napieciu przebicia skrosnego, potrzebna do przebicia skrosnego calej strefy 3 kanalu od strefy 2 do strefy 5.Wyzej podany przyklad liczbowy obejmuje wartosc 10 V, przyjeta dla wspomnianych dwóch wartosci napiecia, wobec czego strefa 5 uzyskuje napiecie równe zeru. Kiedy strefa 5 miala juz napiecie równe zeru, co odpowiada logicznemu 0, oczywiscie nie nastapi przebicie skrosne. Kiedy napiecie kasowania w strefie 2 linii slowa ma nieco inna wartosc od napiecia przebicia skrosnego, to pozostaje inne napiecie spoczynkowe w strefie 5, co jednakze w praktyce moze dawac wartosc dostatecznie mala dla wyraznego odrózniania sie od zapisywanej informacji logicznej (—9 V).Doprowadzane napiecie i wynikowe warunki ukladowe sa zestawione w tablicy na fig. 5^ Litera „x" wska¬ zuje stan „obojetny".Poprzednio w opisie byla mowa przede wszystkim o informacji logicznej wedlug notacji binarnej, przy czym w przykladzie liczbowym logiczna jedynka jest okreslona przez —9 V w strefie zmiennej 5, natomiast logiczne zero w strefie 5 jest charakteryzowane przez napiecie zero woltów. Jednakze kiedy przy zapisie zostaje doprowadzone napiecie zmienne do linii slowa WL, to takze mozna doprowadzic napiecie do strefy zmiennej 5, przy czym moze byc zapisana informacja analogowa. Po odczycie szerokosc kanalu tranzystora polowego115 339 5 J—FET bedzie sie w tych warunkach odpowiednio zmieniac, przy czym jest tworzony analogowy prad odczytu. < Na podstawie fig. 1 i 2 widac, ze w wyniku konstrukcji wedlug wynalazku przyrzad pólprzewodnikowy dla pamieci o dostepie bezposrednim (RAM) moze miec budowe bardzo zwarta. Istotne jest, ze sa potrzebne tylko — jeden uklad linii slowa oraz jeden uklad linii bitów, co zapewnia duza oszczednosc miejsca na korpusie pólprzewodnikowym. Ponadto fakt, ze strefy 4 i 5 znajduja sie wzajemnie bezposrednio obok siebie, pozwala na znaczna oszczednosc miejsca, natomiast w produkcji potrzeba malej liczby masek. Problemy z ustawieniem masek sa zminimalizowane, poniewaz trzeba tylko zapewnic dokladnosc przy wykonaniu stref 5 i to jedynie w jednym kierunku, jakim jest kierunek poziomy na fig. 1; bo w kierunku prostopadlym miejscowa strefa tlenko- { wa 61 zapewnia oddzielenie miedzy sasiednimi parami komórek pamieciowych, np. tymi, które sa podlaczone odpowiednio do BL1 i do BL2, jak na fig. 2. Wykonanie okienek stykowych i sciezek przewodnikowych równiez upraszcza operacje. Uklad symetryczny konstrukcji tranzystorowych 2, 3, 4, 5 w postaci par i oddzielanie ich odpowiednio parami za pomoca stref tlenkowych 62 przyczynia sie do dalszego zaoszczedzenia miejsca, bo ta sama czesc 8 strefy 30 moze jednoczesnie sluzyc jako elektroda glówna dla tranzystora polowego J—FET, pokazanego po lewej stronie czesci 8 oraz dla J—FET, pokazanego po prawej stronie czesci 8. Bylo to mozliwe, bo w warunkach roboczych jakie wybrano, wspomniane dwie konstrukcje nie oddzialywuja na siebie. < Na figurze 4 przedstawiono dalsze uproszczenie technologiczne i oszczednosc miejsca, przy czym pominieto etap utleniania miejscowego miedzy parami komórek, które sa podlaczone do tej samej linii bitów, przy czym pozostaja tylko miejscowe strefy, jako równolegle strefy poziome odpowiadajace strefom 61 na fig. 2; miedzy komórkami pamieci polaczonymi do róznych linii bitów, których miejscowe strefy tlenkowe moga byc wykonane za pomoca fotolitografii bez krytycznej operacji ustawiania polozenia. Uklad konstrukcji 2, 3, 4, 5 jest w tym przypadku takze taki sam jak na fig. 1 technologicznych w produkcji. Wobec tego zostaje wytworzona konstrukcja tranzystorowa komórki pamieci, jak na fig. 1, przy czym komórki pamieci podlaczone do tej samej linii bitów sa skonstruowane symetrycznie i sa umieszczone bezposrednio obok siebie. Nie tylko uzyskuje sie przez to oszczednosc miejsca, bo strefy 2 linii slowa moga byc blizej umieszczane obok siebie w obszarze 9, lecz szczególnie strefy 2 moga byc nie tak szerokie, bo umieszczone naprzeciw strefy 4 p nie musza byc szersze od wymiaru jaki jest konieczny dla wykonania okienka kontaktowego. Na fig. 4 widac, ze ta szerokosc jest mniejsza jak szerokosc strefy zmiennej 5 powiekszona o polowe szerokosci strefy 4. * -Uproszczenie ukladowe i zwiekszona gestosc wynika z faktu, ze mozna wykonac zestawianie obok siebie konstrukcji komórek pamieciowych z uprzednio okreslonym odstepem, przy czym tylko pierwsza czesc 8 podloza 1 sluzy jako jedna elektroda glówna dla konstrukcji tranzystora polowego J—FET 2, 3, 4, 5, umieszcza¬ nych po kazdej stronie pierwszej czesci, natomiast w obszarze drugiej czesci 9 podloza 1 i warstwy 30, strefy 2 linii slowa sa tak blisko obok siebie, ze one sluza razem z czescia 9 jako pionowy J—FET, którego kanal, to jest czesc 9 stref 30 i 1, jest stale odcinany w wyniku napiec wstecznych, przewazajacych miedzy podlozem a liniami slowa, wobec czego przewazaja te warunki robocze, przy których nie moze tam plynac prad. W ten sposób sasiednie linie slowa WLO i WL1, WL2, WL3 róznych komórek sa izolowane za pomoca pola zubozonego w obszarach oddzielajacych podczas pracy ukladu. « Napiecie dzialajace w kierunku wstecznym jest zwykle obecne normalnie miedzy podlozem 1, a liniami slowa WL1, WL2, WL3, wobec czego zubozenie ladunkowe wystepuje w czesciach 9. Jezeli zalozyc, ze napiecie podloza jest —10 V, to napiecie na linii slowa jest albo -9 V albo 0 V, albo +10 V. W tych warunkach czesci 9 sluza jako kanal pionowego J—FET, którego strefy linii slowa np. WL2 i WL3 sluza jako elektrody bramkowe oraz którego elektrody glówne sa tworzone przez podloze 1, a strefy 4 p sa podlaczone do linii bitów BL. Przy wybranych wartosciach napiec, przy odpowiednim domieszkowaniu podloza 1 i/lub strefy 30, oraz przy wlasciwym odstepie wzajemnym miedzy odpowiednio strefami linii slowa WL2 i WL3, tranzystory polowe pionowe J—FET sa odcinane i wobec tego nie przewodza pradu. Z i domieszkowanie, aby nie moglo wystapic przebicie skrosne, albo co najmniej tak dobrac, aby prawdopodobne wystapienie przebicia skrosnego nie mialo szkodliwego skutku. Jezeli wykona sie zespól sterowniczy L tak, ze napiecie kasowania nie jest doprowadzane do jednej linii slowa za kazdym razem w czasie kiedy doprowadza sie napiecie zapisu lub odczytu do sasiedniej linii slowa, to w podanym przykladzie liczbowym róznica napiecia jaka wystepuje miedzy obok siebie ustawionymi strefami WL2, WL3 nigdy nie jest wieksza od 10 V, wobec czego mozna latwo uniemozliwic niepozadane zjawisko przebicia skrosnego. Ponadto w obszarze czesci 8, strefy linii slowa np. WL1 i WL2 maja taki odstep miedzy soba, ze co najmniej podczas odczytu droga pradu jest odcieta.Za pomoca dobrania odstepu miedzy ustawionymi obok siebie strefami linii slowa w czesci 8, który jest znacznie wiekszy od odstepu jaki jest w czesci 9, mozna te potrzebe latwo spelnic. Moze to byc uzyskane w razie potrzeby za pomoca poprzedzajacej czynnosci dyfuzji, wobec czego domieszkowanie stref 1 i 30 w czesci 8 staje6 115 339 sie wieksze jak w czesci 9. ¦ W opisanych dotad ukladach pamieciowych nie ma mozliwosci selektywnego kasowania informacji w jednej komórce pamieci. Podczas kasowania nastepuje zbiorowe kasowanie informacji logicznej jaka moze prawdopodobnie znajdowac sie we wszystkich tranzystorach przynaleznych do zwiazanej linii slowa. Na fig. 6 widac przyklad wykonania, który stanowi wykonanie zmodyfikowane ukladu na fig. 1; przy czym w tym wykonaniu mozna kasowac selektywnie informacje w danej komórce pamieci. « Budowa podloza 1, strefy 2, warstwy epitaksajalne 3, 4 oraz strefy zmiennej 5, jest taka sama jak na fig. 1 < i 2. Miejscowe strefy utleniania 62 sa takze takie same jak na fig. 1/ lub mozna równiez zastosowac taka sama zasade odcinania pionowych tranzystorów J-FET jak w przypadku ukladu wedlug fig. 4j Jednakze linie bitów BL, wiodace do stref 4, sa obecnie wykonane jako sciezka przewodnikowa 10 (pokazany obszar zakresko- wany), wykonana arbitralnie w obszarze stref 5 tak blisko stref 5, ze otrzymuje sie duze sprzezenie pojemnoscio¬ we miedzy linia bitów, a strefa 5. Na fig. 6 naznaczono te pojemnosc, a takze jest ona pokazana na schemacie równowaznym jako C£ na fig. 7.Dzialanie jest nastepujace: czynnosc zapisu i odczytu jest taka sama jak opisano w nawiazaniu do fig. 1.« Jednakze kasowanie nastepuje przez pojemnosciowe przeniesienie czesci potrzebnego napiecia róznicowego miedzy linia slowa, a strefa zmienna 5, jaka ma byc kasowana za pomoca odpowiedniej linii bitów. Pojemnosc naturalna C, jaka ma strefa 5 wzgledem podloza, powinna byc poprzednio uwzgledniona, w wyniku czego impuls napiecia doprowadzany do linii bitów BL tylko czesciowo dociera do strefy 5 ze wzgledu na podzial pojemnosciowy.Na figurze 8 widac rózne warunki robocze dla sterowania pamieci o dostepie bezposrednim (RAM), która jest przedstawiona na fig. 5. Trzeba rozpatrywac trzy warunki, a mianowicie stan kasowania E, stan zapisu W oraz stan odczytu R. Na fig. 8 pokazano napiecia, jakie wystepuja podczas tych stanów roboczych w linii slowa WL, linii bitów BL oraz w strefie (pamieciowej) zmiennej 5 (M). Przykladowo przyjeto start równiez od napiecia przebicia skrosnego dla przenikania do kanalu 3, o wartosci 10 V. Napiecie podloza przyjeto —13 V.Wedlug przykladu liczbowego na fig. 8/ zapis jedynki logicznej W nastepuje, kiedy napiecie linii bitów— 9 V staje sie dodatnie wzgledem napiecia linii slowa —10 V, natomiast odczyt wystapi przy napieciu linii slowa—10 V, po czym napiecie linii bitów zmniejsza sie zgodnie z informacja w strefie 5, co odpowiada przykladowi liczbowemu jak na fig. 1 i 2. Dla stanu kasowania (warunek E) doprowadza sie znacznie mniej wysokie napiecie dodatnie, a mianowicie +5 V, do linii slowa BL, a jednoczesnie napiecie linii bitów zmienia sie skokowo od -11 V do —16 V. Kiedy przyjmie sie C1 jako duze wzgledem C, to napiecie M strefy zmiennej 5 calkowicie odwzoruje ten skok. Kiedy ten warunek nie zostanie spelniony, to uzyska sie w wyniku nieco mniejszy skok napiecia M. Kiedy napiecie strefy 5 bylo pierwotnie równe 0 V (zero logiczne), róznica napiecio¬ wa w stanie E miedzy linia slowa WL, a strefa 5 (M) bedzie akurat 10 V i nie wystapi przebicie skrosne. Jednakze kiedy strefa 5 zawiera informacje logiczna np. —5 V jak widac na wykresie napiecia M w postaci linii przerywa¬ nej, to róznica napiecia miedzy WL a M rosnie do wartosci powyzej napiecia przebicia skrosnego, to jest ponad 10 V, wobec czego wspomniana róznica zostaje zmniejszona do 10 V przez przebicie skrosne i informacja zostaje skasowana Jezeli chodzi o inne tranzystory, które sa podlaczone do odnosnej linii slowa i odpowiednio do linii bitów (wykres napieciowy Myy|_ oraz odpowiednio wykres Mg|_ na fig. 8), jezeli istniala w nich informacja logiczna (linia przerywana we wspomnianych wykresach), to informacja ta zostanie zmniejszona do okolo —5 V, a inaczej mówiac wahniecie logiczne staje sie jedynie polowa wartosci jaka byla mozliwa wedlug poprzednich ukladów pamieciowych. Praktycznie to wahniecie jest zwykle calkowicie wystarczajace dla odróznienia od stanu, w którym nie bylo zadnej informacji w rozpatrywanej strefie 5.Sposób wytworzenia potrzebnych pojemnosci Cg moze polegac na tym, ze po wdyfundowaniu stref 5, wykorzystuje sie te sama maske do wspomnianego miejscowego wdyfundowania dla wytworzenia cienkiej warstwy izolacyjnej np. z tlenku krzemowego lub z azotku krzemowego, w obszarze wspomnianych stref 5.Nastepnie sa wytrawiane okienka, analogiczne do okienek 7 na fig. 2, poprzez wspomniana warstwe izolacyjna razem z maska, po czym zestaw otrzymuje sciezki przewodnikowe BL, które maja ksztalt jak na fig. 6.W obszarze okienek 7 zostaje wykonany styk ze strefami 4, który sluzy pod jednym wzgledem jako jedna z elektrod glównych J—FET, przy czym druga elektroda glówna jest tworzona podlozem 1, a pod drugim wzgledem — jako elektroda bazy tranzystora zlaczowego utworzonego przez strefy 2,3 oraz 5. W poblizu stref 5, sciezka przewodnikowa BL zbliza sie do stref tak blisko, ze tworzy sie odpowiednia pojemnosc Cg, natomiast izolacja powodowana maska, uzyta do wdyfundowania, oraz wspomniana warstwa izolacyjna w obszarze 10 miedzy kazdymi dwoma tranzystorami komórek pamieciowych jest tak duza, ze zapobiega sie niepozadanej reakcji, powodowanej napieciem bitów na znajdujaca sie pod spodem strefe 40 p .115 339 7 Wiadomo, ze istnieje mozliwosc wykonania wielu zmian w ukladzie bez odchodzenia od istoty wynalazku.Na przyklad typ konduktywnosci wszystkich stref pólprzewodnikowych moze byc przeciwny, przy czym nastepuje takze potrzeba zmiany biegunowosci napiec stosowanych na przeciwne. Ponadto logiczny zespól sterowniczy L oraz komórki pamieciowe moga byc wykonane na osobnych czesciach jednego korpusu pólprze¬ wodnikowego, w którym wykonuje sie róznie domieszkowane strefy podloza, przy czym te strefy wystepuja tylko do uprzednio okreSonej glebokosci wewnatrz podloza oraz jedna czesc niesie komórki pamieciowe, a druga czesc podtrzymuje sterowniczy uklad logiczny. Materialem poczatkowym moze byc przykladowo korpus o konduktywnosci typu n, w którym miejscowo umieszcza sie strefe podloza o konduktywnosci typu p, po czym mozna wykonac dalsze czynnosci jak wyzej opisano, natomiast mozna wykonac na pozostalej czesci (domieszkowane domieszka n) korpusu zespól sterowniczy L i/lub inny aparat peryferyjny.Ponadto zamiast stref dyfuzyjnych, mozna zastosowac inplantacje jonów. Strefy 5 moga zasadniczo byc wykonane razem ze strefa 3 jako diody Schottky'ego. Dla przystosowania poziomu napieciowego linii slowa do napiecia przebicia skrosnego jakie aktualnie wystepuje, mozna wykonac strefe pomocnicza ponad strefe 2 linii slowa w podobny sposób jak strefy 5 oraz w poblizu sterowniczego zespolu L. Napiecie takiej strefy pomocni¬ czej przybiera wartosci dodatnie podczas kasowania.Wystepuje to, kiedy napiecie linii slowa staje sie wieksze od napiecia przebicia skrosnego jakie aktualnie wystepuje, a ogranicznik jest uruchomiony dla ograniczania napiecia linii slowa do tego poziomu.Gestosc upakowania jaka uzyskuje sie wedlug wynalazku jest bardzo duza. Poniewaz trudnosci ustawiania polozenia fotomasek dla wykonania róznych stref zostaly zminimalizowane, moga byc uzyte strefy o bardzo malych wymiarach. Dlatego rozmiar stref 4 i 5 powinien byc korzystnie takze maly jak na fig. 1, 2 i 4, to jest tak maly, jak mozna to uzyskac w granicach znanych tolerancji technicznych. W zasadzie mozna takze wykonac strefy przenoszace informacje, to jest strefy 5 jako zmienne strefy wewnetrzne oraz wykonywac strefy linii slowa na powierzchni korpusu pólprzewodnikowego. Ogólnie takie wykonanie moze prowadzic do nieco mniejszych pradów uplywu stref zmiennych, lecz wada takiego wykonania polega na tym, ze strefy linii slowa na powierzchni musialyby krzyzowac strefy tlenkowe 61. Wobec tego taka linia slowa musi byc podzielona na osobne strefy linii slowa w kazdej komórce pamieciowej, przy czym sa one laczone wtedy osobna sciezka przewodnikowa. Ta sciezka przewodnikowa wymaga wtedy dla kazdej strefy linii slowa odpowiedniego otworu stykowego, a w ten sposób wiecej miejsca i polaczen dwuwarstwowych.Zastrzezenia patentowe 1. Pamiec o dostepie bezposrednim na tranzystorze polowym zlaczowym, znamienna tym, ze ma zbiór wielu komórek pamieciowych, z których kazda ma jeden tranzystor polowy zlaczowy, który jako elektro¬ dy glówne ma elektrode zródla i elektrode drenu, podlaczone do przeciwleglych konców kanalu oraz ma dwie elektrody bramkowe, przylegle do kanalu i tworzace zlacze prostownicze z nim dla sterowania konduktywnosci kanalu, ponadto ma zespól wybierania, zawierajacy linie wybierania, w tym jedna linie bitów oraz jedna linie slowa dla kazdej komórki pamieciowej, przy czym pierwsza elektroda glówna tranzystora komórki pamieciowej jest polaczona do odpowiedniej linii bitów wspólnej dla kolumny tranzystorów, oraz pierwsza elektroda bramko¬ wa jest polaczona do linii slowa, wspólnej rzedowi tranzystorów, natomiast druga elektroda bramkowa takiego tranzystora komórki pamieciowej ma potencjal zmienny, który przedstawia informacje, sterowana napieciami, uzytymi do wybierania wspomnianych tranzystorów komórek pamieciowych, oraz zespól sterowniczy dla dopro¬ wadzania napiec wybierania do linii slowa i linii bitów dla wybierania tranzystora komórki pamieciowej tak, aby informacja, jezeli znajduje sie w takim tranzystorze, mogla byc dowolnie kasowana, albo mogla byc zapisana nowa informacja, albo mogla byc informacja odczytywana, przy czym druga elektroda glówna tranzystora jest polaczona do elektrody wspólnej dla tranzystorów komórek pamieciowych.Z Urzadzenie wedlug zastrz. 1,znamienne tym, ze korpus pólprzewodnikowy ma strefe podloza o jednym typie konduktywnosci, która podpiera tranzystory komórek pamieciowych i jest polaczona do ich drugich elektrod glównych, przy czym typ konduktywnosci kanalów tranzystorów komórek pamieciowych jest taki sam jak typ wspomnianej strefy podloza oraz ich elektrody bramkowe sa wykonane jako strefy o przeciwnym typie konduktywnosci. ¦ 3. Urzadzenie wedlug zastrz. 2, znamienne tym, ze pierwsze elektrody bramkowe tranzystorów rzedu sa wykonane jako strefa linii slowa o przeciwnym typie konduktywnosci, która jest wspólna dla rzedu oraz tworzy linie slowa RAM, to jest pamieci o dostepie bezposrednim. 4. Urzadzenie wedlug zastrz. 3, znamienne tym, ze wspólna strefa linii slowa jest wykonana jako **6 115339 strefa wewnetrzna i jest umieszczona miedzy kanalami rzedu tranzystorów a strefa podloza. 5. Urzadzenie wedlug zastrz. 4, znamienne tym, ze drugie elektrody bramkowe sa wykonane jako powierzchniowe strefy zmienne korpusu pólprzewodnikowego o przeciwnym typie konduktywnosci i sa umieszczone przeciwlegle do stref linii slowa i sa od nich oddzielone kanalami. 6. Urzadzenie wedlug zastrz. 5, znamienne tym, ze drugie elektrody bramkowe odpowiadajace powierzchniowym strefom zmiennym korpusu pólprzewodnikowego sasiaduja bezposrednio ze strefami powierzchniowymi o jednym typie konduktywnosci, nalezacymi do elektrod glównych, których typ konduktywnosci jest przeciwny do typu jaki ma strefa wewnetrzna oraz o silniejszym domieszkowaniu jak strefa kanalowa miedzy strefa zmienna a strefa wewnetrzna. 7. Urzadzenie wedlug zastrz. 5, z nam ie n ne tym, ze linie bitów sa wykonane jako sciezki przewodnikowe na strefach zmiennych i pokrywaja te strefy co najmniej na wiekszej ich czesci. & Urzadzenie wedlug zastrz. 5, znamienne tym, ze kolejne tranzystory kolumny tworza parami kopie symetryczne wzgledem siebie wzajemnie. 9. Urzadzenie wedlug zastrz. 6, znamienne tym, ze pierwsza elektroda glówna i druga elektroda glówna tranzystora ma strefe powierzchniowa, która sasiaduje z jego druga elektroda bramkowa stanowiaca zmienna strefe powierzchniowa i która ma silniejsze domieszkowanie jak strefa kanalowa, oraz ta strefa o silniejszym domieszkowaniu jest polaczona z pierwsza elektroda glówna oraz po przerwaniu przez strefe drugiej elektrody bramkowej, rozciaga sie jako strefa, która nie jest polaczona do pierwszej elektrody glównej, nie polaczonej do linii bitów. 10. Urzadzenie wedlug zastrz. 9, znamienne tym, ze tranzystory nalezace do kolumny sa podzielo¬ ne na pary kolejnych tranzystorów, przy czym drugie elektrody glówne kazdej pary maja wspólna czesc pólprze¬ wodnikowa, która jest miedzy strefa podloza, a powierzchnia korpusu pólprzewodnikowego. 11. Urzadzenie wedlug zastrz. 10, znamienne tym, ze ustawione obok siebie dwie kolumny tranzy¬ storów sa oddzielone od siebie strefa separacyjna z materialu elektrycznie izolujacego, zalozonego w korpusie pólprzewodn ikowym. 12. Urzadzenie wedlug zastrz. 11, znamienne tym, ze uzywa sie strefe separacyjna z tlenku krze¬ mowego. 13. Urzadzenie wedlug zastrz. 12, znamienne tym, ze strefa separacyjna ma rowek, wykonany w korpusie pólprzewodnikowym. 14. Urzadzenie wedlug zastrz. 10, z na m i e n n e tym, ze strefa separacyjna jest takze wykonana miedzy kolejnymi parami w kolumnie tranzystorów. 15. Urzadzenie wedlug zastrz. 14, z n a m i e n n e tym, ze linia bitów skojarzona z tranzystorem komórki pamieciowej jest pojemnosciowo sprzezona ze strefa drugiej elektrody bramkowej majacej potenqal zmienny, aby kasowac selektywnie informacje w elektrodzie bramkowej. 16. Urzadzenie wedlug zastrz. 15, znamienne tym, ze odpowiednia linia bitów jest wykonana na odpowiedniej kolumnie tranzystorów jako sciezka przewodnikowa oddzielona od strefy drugiej elektrody bramkowej przez cienka izolacje dielektryczna. 17. Urzadzenie wedlug zastrz. 16,znamienne tym, ze rozmiar stref wewnetrznych mierzony w kierunku linii bitów jest zasadniczo równy rozmiarowi lacznemu dwóch innych, przeciwlegle umieszczonych, stref powierzchniowych. 18. Urzadzenie wedlug zastrz. 17, z na m i e n n e tym, ze kazda ze stref powierzchniowych ma w przyblizeniu jednakowe wymiary. 19. Urzadzenie wedlug zastrz. 10, znamienne tym, ze dwa kolejne tranzystory kolumny, nalezace do róznych par, maja pierwsze elektrody glówne, zawierajace wspólna czesc pólprzewodnikowa, przy czym ta czesc jest polaczona do odpowiedniej linii bitów oraz wewnetrzne elektrody bramkowe, ustawione tak blisko obok siebie, ze w warunkach roboczych, obszar usytuowany miedzy wewnetrznymi elektrodami bramkowymi i laczacy pierwsze elektrody glówne ze strefa podloza, jest odciety przez zjawisko polowe. • 20. Urzadzenie wedlug zastrz. 19, znamienne tym, ze wymiar stref wewnetrznych, mierzony w kie¬ runku linii bitów, jest mniejszy od wymiaru strefy zmiennej umieszczonej przeciwlegle, powiekszonego o polowe odstepu miedzy dwiema strefami zmiennymi. 21. Urzadzenie wedlug zastrz. 20, znamienne t y m, ze za pomoca zespolu sterowniczego napiecie na linii slowa i linii bitów powoduje, ze prad w odpowiednim tranzystorze komórki pamieciowej jest pomijalny, ponadto przy zapisie informacji droga przez linie slowa i linie bitów napiecie przewodzenia dziala na zlaczu miedzy pierwsza elektroda bramkowa, a pierwsza elektroda glówna, wobec czego te dwie elektrody razem z druga elektroda bramkowa odbieraja informacje, nastepnie przy odczycie zostaje doprowadzone napiecie do115 339 9 linii slowa, które jest polaczone do pierwszej elektrody bramkowej wzgledem napiecia na drugiej elektrodzie glównej, co powoduje dzialanie skojarzonego zlacza nieco w kierunku wstecznym, natomiast napiecie rózniace sie od napiecia na drugiej elektrodzie glównej zostaje doprowadzone do pierwszej elektrody glównej, wobec czego mierzy sie zdolnosc przewodzenia kanalu tranzystora polowego zlaczowego (J—FET), który jest glównie sterowany napieciem na drugiej elektrodzie bramkowej, oraz przy kasowaniu wystepuje tak duze napiecie wzgledem drugiej elektrody glównej i dzialajace w kierunku wstecznym na pierwszej elektrodzie bramkowej, polaczonej do linii slowa, ze w wyniku tworzy sie warstwa o zubozonym ladunku w kanale tranzystora polowe¬ go zlaczowego, która przenika do kanalu i dociera do strefy drugiej elektrody bramkowej oraz zmniejsza jej potencjal do uprzednio okreslonego poziomu jako skutek przebicia skrosnego. 22. Urzadzenie wedlug zastrz. 15, albo 21,znamienne tym, ze czesc napiecia przebicia skrosnego, potrzebna do kasowania, jest pojemnosciowo doprowadzona do strefy drugiej elektrody bramkowej jako impuls napieciowy doprowadzony do linii bitów. ¦ 62 7V 4 30 3 5 25 30 40 63 3 5 4 7 62 BL bL2 GL1 BL2 7 ! 62 i 7 L P* 5 SI , 25 i 40 . b P+ Ul I 62 :U 'i ! 6H i i i 7 j 62 Ml Pl I U 7 Pl U- I 21- ¦ I 20 WL P^ H i ¦ ;f 1: I ' T t1 hT] L___U' li L ! ! L Ti I ^ 61 | A0 ! P* 7 i 62 I 1 i l i i i 2i- I JWL2 I 1 I I 4-rM 20 7/ BL'l Fig. 21 Iw' wó^ 2j 5- C ( X 21 J .\|V3 = ^8 h BL ^25 L -vs Fig. 3 WL f.3 7 30 U 3 5 25 40 30 63 3 5 7 30 U 63 5 BI ..' M L .! \.,i_.A.,L.XiL^./ \ U. 2 9 12 e Fig.4 2 9 Condition iGuiesc ti ase |write Read (1) [Read(0) vs -10 -10 -10 -10 -10 WL 0 -10 -9 -9 -9 BL -i2 -12 -8,4 -12 -12 T OFF X OFF ON OFF T' OFF PT ON OFF OFF 5 X 0 -9 -9 0 logie | X 0 1 1 0 | X*don't care Fig.5115 339 (L.f£| " \ [. ?:li[Jjj-i]_:_ei.__[^ n-pp^l ,\p p __2 ox I TWL2 T T n_^kL i Fig.6 T, /-: -H- L4- l bL T WL D M. v= Fig.7 •'" r—i ov 1 L 11V ov - l • ; - i" iV ov iov r -1GV .j;~aU 9V A~— -10V -13V .WL BL i r M M BL M WL W Fig. 8 r PL PL PL PL PL