KR960012252B1 - 반도체 메모리장치 - Google Patents

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Abstract

내용없음

Description

반도체 메모리장치
제1도는 종래 기술에 의한 NAND형 마스크롬의 부분적인 등가회로도.
제2도는 본 발명에 의한 액티브 콘택구조의 등가회로도.
제3도는 본 발명을 이용한 8단 NAND형 마스크롬의 셀구조를 도시한 도면.
제4도는 본 발명을 이용한 SRAM 셀구조를 도시한 도면.
제5도는 본 발명의 일실시예에 의한 액티브 콘택구조를 도시한 도면.
제6도는 본 발명의 다른 실시예에 의한 액티브 콘택구조를 도시한 도면.
제7도 및 제8도는 본 발명의 제1실시예 및 제2실시예에 의한 NAND형 마스크롬의 평면도를 각각 나타낸 도면.
제9도 내지 제15도는 본 발명의 제1실시예에 의한 액티브 콘택구조의 형성방법을 나타낸 공정순서도.
제16도 내지 제19도는 본 발명의 제2실시예에 의한 액티브 콘택구조의 형성방법을 나타낸 공정순서도.
본 발명은 반도체 메모리장치에 관한 것으로, 특히, 반도체 메모리장치의 비트선 전류를 셀전류보다 크게 함으로써 고속, 저전압동작을 할 수 있는 비트선 콘택 메모리구조에 관한 것이다.
최근 소규모 사용자를 위한 집적회로의 수요가 증가함에 따라 개별적으로 프로그램이 가능한 마스크롬(Mask ROM)에 대한 연구가 활발히 진행되고 있다. 마스크롬의 셀구조는 NOR형과 NAND형으로 대별되며, 최근에는 고집적화에 유리한 NAND형 마스크롬이 주로 채택되고 있다.
상기한 통상적인 NAND형 마스크롬 셀구조는 미합중국 특허 4,142,176에 개시되어 있는 바와 같이 다수의 디플리션(Depletion)형 트랜지스터와 다수의 인핸스먼트(Enhancement)형 트랜지스터가 확산층을 통하여 직렬 접속된 구조를 가진다. 그리고 비트선과 접지전압단 사이에 직렬로 접속된 1그룹의 셀들은 1스트링(string)으로 정의된다.
제1도에 상기 종래 기술에 의한 NAND형 마스크롬의 부분적인 등가회로도를 나타내었다. 제1도에 도시된 바와 같이 비트선(BL)과 직렬 접속된 스트링 선택트랜지스터(①) 상기 스트링 선택트랜지스터(①)의 소오스측과 접지전압단(GND)사이에 직렬 접속되어 메모리셀로서 동작하는 N개의 MOS트랜지스터(③,④)로 구성된다. 여기서, N은 보통, 8, 16등으로 된다. 제1도에는 8개의 트랜지스터로 되어 있다.
상기 스트링 선택트랜지스터(①)는 인핸스먼트형 NMOS로서 워드선(WL)의 제어를 받으며, 데이타를 저장하는 각 메모리셀(③…,④…)들은 종속워드선(1∼8)의 제어를 받는다. 상기 각 메모리셀들은 데이타 1(또는 0)일때, 인핸스먼트형 NMOS(③), 데이타 0(또는 1)일 경우에는 디플리션형 NMOS(④)가 된다. 통상적으로 종속워드선(100)은 비트선(BL)방향으로 반복되는 단위메모리셀에 공통으로 접속되어 있으며, 상단의 워드선의 X-디코더(Decoder)의 제어를 받아 특정 메모리셀을 선택한다.
통상의 마스크롬셀의 데이트 독출은 선택된 단위메모리셀의 워드선과 종속워드선중, 7개의 비선택워드선에 Vcc를 인가하여 스트링 선택트랜지스터와 비선택메모리셀을 모두 ON(온)시킨 후, 선택된 종속워드선에 0V를 인가하여 선택된 메모리셀이 인핸스먼트형 또는 디플리션형 MOS트랜지스터임을 인지함으로써 이루어진다.
통상적으로 비트선에는 감지증폭기(Sense amplifier)가 접속되어 있으며, 데이타 독출시 감지증폭기로부터 유출되는 전류가 비트선에 공급된다. 따라서 선택된 메모리셀이 인핸스먼트형일 경우에는 전류통로가 차단되어 셀전류(Icell)가 0μA가 되어 비트선 전류가 상승하고, 디플리션형인 경우에는 셀전류가 흐름으로써 비트선 전위를 하강시켜 비트선 전위를 감지함으로써 데이타 판독을 하게 된다.
그러나 마스크롬의 집적도가 높아질수록 메모리셀 전류는 동일한 수준을 유지하거나 작아지며, 또한 비트선의 캐패시터 용량이 증가되어 독출속도가 느려지게 된다. 또한, 고집적화에 따라 동작전압이 낮아질수록 스트링 선택트랜지스터 및 각 메모리셀의 전류구동능력이 급격히 감소되므로 동작속도가 매우 느려지는 문제가 있다.
본 발명의 목적은 반도체 메모리장치의 독출기능을 크게 개선시킬 수 있는 액티브 비트선 콘택구조를 제공하는데 있다.
상기 목적을 달성하기 위해 본 발명은 실리콘벌크상에 단위메모리셀이 규칙적으로 배열된 메모리셀 어레이 위로 복수의 비트선과 복수의 워드선이 서로 직교하고, 상기 워드선이 상기 단위메모리셀의 활성화 영역과 교차하는 곳에 MOS형 선택트랜지스터가 형성되고, 상기 선택트랜지스터의 드레인이 바이폴라 트랜지스터의 베이스에 접속되고 상기 비트선이 상기 바이폴라 트랜지스터의 에미터에 접속되며 상기 바이폴라 트랜지스터의 콜렉터는 접지된 구조로 되어 있는 것을 특징으로 하는 반도체 메모리장치를 제공한다.
본 발명에 의하면, 상기 실리콘벌크는 P형 실리콘기판 또는 P형 웰이고, 상기 선택트랜지스터는 NMOS이고 상기 바이폴라 트랜지스터는 PNP형이거나, 상기 실리콘벌크는 N형 실리콘기판 또는 N형 웰이고, 상기 선택트랜지스터는 PMOS이고 상기 바이폴라 트랜지스터는 NPN형이다.
상기 단위메모리셀은 NAND형 ROM셀, NOR형 ROM셀 또는 SRAM셀일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 선택트랜지스터의 드레인의 농도는 주변회로의 소오스 및 드레인 농도보다 낮게 형성하는 것이 바람직하며, 상기 선택트랜지스터의 드레인은 주변회로의 LDD공정에 의해 형성할 수 있다.
또한, 본 발명은 제1도전형의 실리콘벌크상에 메모리셀이 규칙적으로 배열된 메모리셀 어레이 위로 복수의 비트선과 복수의 워드선이 서로 직교하고, 상기 비트선과 상기 메모리셀을 접속시키는 비트선 콘택부위에 바이폴라 트랜지스터가 위치하고, 상기 바이폴라 트랜지스터의 콜렉터는 상기 실리콘벌크가 되고, 상기 바이폴라 트랜지스터의 베이스는 상기 워드선이 제어게이트가 되는 MOS형 선택트랜지스터의 제2도전형의드레인이 되고, 상기 바이폴라 트랜지스터의 에미터는 상기 드레인의 드레인 콘택위에 오버랩되어 형성된 제1도전형의 폴리실리콘패드가 되고, 상기 폴리실리콘패드 위에 비트선 콘택이 형성되고 상기 비트선 콘택에 비트선이 접속된 구조로 된 것을 특징으로 하는 반도체 메모리장치를 제공한다.
또한, 본 발명은 제1도전형의 실리콘벌크상에 메모리셀이 규칙적으로 배열된 메모리셀 어레이 위로 복수의 비트선과 복수의 워드선이 서로 직교하고, 상기 비트선과 상기 메모리셀을 접속시키는 비트선 콘택부위에 바이폴라 트랜지스터가 위치하고, 상기 바이폴라 트랜지스터의 콜렉터는 상기 실리콘벌크가 되고, 상기 바이폴라 트랜지스터의 베이스는 상기 메모리셀의 MOS형 선택트랜지스터의 제2도전형의 드레인이 되고, 상기 바이폴라 트랜지스터의 에미터는 상기 MOS형 선택트랜지스터의 드레인영역내에 형성된 제1도전형의 고농도 불순물영역이 되고, 상기 에미터 위에 상기 비트선이 접속된 구조로 된 것을 특징으로 하는 반도체 메모리장치를 제공한다.
본 발명의 하나의 실시예에 의하면, 상기 바이폴라 트랜지스터의 베이스영역의 농도는 1016∼1018/cm3정도이고, 베이스 접합깊이는 0.2μm∼0.6μm 정도인 것이 바람직하고, 상기 바이폴라 트랜지스터의 에미터영역의 농도는 1019∼1021/cm3정도이고, 에미터 접합깊이가 0.1μm 정도인 것이 바람직하다. 이때, 상기 실리콘벌크는 농도가 1014∼1016/cm3정도인 실리콘기판 또는 실리콘기판내에 형성된 웰이 되는 것이 바람직하다.
또한, 상기 목적을 달성하기 위해 본 발명은 반도체 메모리셀과 비트선 사이에 접속되고 워드선에 인가된 신호에 따라 턴온/턴오프되는 MOS트랜지스터를 가지는 반도체 메모리장치에 있어서, 상기 반도체 메모리셀과 비트선 사이에 흐르는 셀전류를 증폭하여 고속동작이 가능하도록 하기 위하여 상기 비트선과 MOS트랜지스터 사이에 접속되고 상기 MOS트랜지스터의 동작에 따라 상기 비트선을 구동하기 위한 바이폴라 트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리장치를 제공한다.
본 발명은 통상의 MOS메모리구조에서 비트선 콘택부위에 바이폴라 트랜지스터를 형성함으로써 메모리셀의 구동전류를 증폭하여 비트선에 흐르게 하는 액티브 콘택구조를 갖는 메모리셀구조를 제공한다.
본 발명의 액티브 콘택구조는 바이폴라 트랜지스터, 선택트랜지스터 및 데이타저장부(Memory element)로 이루어진 단위메모리셀로 구성된다. 제2도에 본 발명에 의한 액티브 콘택구조의 등가회로도를 나타내었다. 비트선(BL)은 바이폴라 트랜지스터(300)의 에미터(E)에 접속되고 바이폴라 트랜지스터의 콜렉터(C)는 접지선, 베이스(B)는 선택트랜지스터(200)의 드레인단자에 접속된다. 선택트랜지스터(200)의 소오스는 데이타저장부(100)와 접속되며, 워드선(WL)에 의하여 선택트랜지스터(200)가 온(on)/오프(off)로 제어된다.
상기 데이타 저장부(100)에는 하나의 마스크롬셀 또는 복수의 NAND형 마스크롬셀 또는 SRAM(Static Random Access Memory)셀등의 통상적인 메모리 트랜지스터 요소들이 위치한다.
상기와 같은 구조에 있어서 데이타의 독출은 선택트랜지스터를 경유하여 셀 내부에 흐르는 전류가 Icell이고, 바이폴라 트랜지스터의 전류이득이 β일때, 비트선으로부터 바이폴라 트랜지스터로 유입되는 전류는 β·Icell이 되어 비트선 전류가 크게 증폭되게 된다.
제3도는 본 발명을 이용한 8단 NAND형 마스크롬의 셀구조를 도시한 것으로, 통상적으로 선택트랜지스터 및 셀트랜지스터가 NMOS일 경우, 바이폴라 트랜지스터는 PNP형으로 구성된다. 제3도를 살펴보면, 먼저, 워드선(WL)에 의하여 단위메모리셀 스트링이 선택되고, 8개의 종속워드선(WL1∼WL8)중에서 비선택된 7개의 종속워드선은 Vcc, 선택된 워드선은 접지로 되고, 선택된 셀이 디플리션형으로서 온(on)셀인 경우, 바이폴라 트랜지스터의 베이스단자(11)로부터 선택트랜지스터와 각 메모리셀을 경유하여 접지선으로 셀전류(Icell)가 흐르게 된다. 이때, 베이스단자(11)의 전위에 의해 셀프바이어스(Self-bias)로 인가된다. 한편, 비트선으로부터 바이폴라 트랜지스터의 에미터로 흘러 들어가는 전류는 바이폴라 트랜지스터의 전류이득인 β배만큼 증폭되어 흐르게 된다(β·Icell).
따라서 메모리 집적도가 증가되어 비트선 캐패시터용량이 증가하여도 상기와 같은 동작에 의해 비트선 전압을 빠른 속도로 변화시킴으로써 데이타 독출속도를 향상시킬 수 있다. 또한, 저전압 동작에서 메모리셀 전류가 감소하여도 고속의 동작이 가능하게 된다.
본 발명의 또다른 실시예로 SRAM셀에서의 응용을 제4도에 도시하였다. 바이폴라 트랜지스터의 동작 및 셀전류 증폭동작은 상기한 마스크롬과 유사함으로 이의 설명은 생략한다.
본 발명에 있어서, 바이폴라 트랜지스터의 구조는 기존의 메모리셀보다 면적을 증가시키지 않는 것이 중요하다. 따라서 본 발명에서는 기존의 메모리셀에서 사용하는 비트선 콘택부위를 이용하는 액티브 콘택(Active contact) 구조를 제시한다.
즉, 기존 메로리셀의 선택트랜지스터의 드레인영역의 비트선 콘택영역에 드레인영역의 불순물형과 반대도전형의 불순물을 얇게 도핑하거나 이에 준하는 폴리실리콘패드(Pad)를 이용하여 바이폴라 트랜지스터의 에미터단자를 형성한다. 따라서 선택트랜지스터의 드레인영역이 바이폴라 트랜지스터의 베이스로 이용되고 실리콘벌크가 바이폴라 트랜지스터의 콜렉터가 된다.
제5도에 본 발명의 일실시예에 의한 액티브 콘택구조를 도시하였다. 제5도를 참조하면, 메모리셀의 NMOS선택트랜지스터의 게이트(21)와 이웃하는 메모리셀의 선택트랜지스터의 게이트(22)를 사이에 두고 N-드레인영역(23)을 공유하며, 이 드레인영역(23)은 바이폴라 트랜지스터의 베이스역할을 한다. 상기 베이스영역(23)안에는 에미터영역이 설정되고 그 위에 P형 불순물이 도핑된 P+폴리실리콘패드(25)가 오버랩되어 에이터역할을 하며, 상기 폴리실리콘패드(25) 위에 비트선 콘택이 정의되어 상기 폴리실리콘패드(25)에 비트선(27)이 접속된다.
상기 구조에서 실리콘벌크(20)는 P형이며, 이는 바이폴라 트랜지스터의 콜렉터가 된다. 상기 선택트랜지스터의 드레인영역(23)은 불순물농도가 1016∼1018/cm3정도로 통상의 LDD(Lightly Doped Drain) 공정에 의해 실현되며, 소오스(24)영역은 드레인영역(23)과 동일하게 N-LDD공정에 의해 형성되거나 추가로 N+영역으로 형성될 수 있다.
본 발명의 다른 실시예에 의한 액티브 콘택구조를 제6도에 도시하였다. 제6도에 도시한 구조는 통상적인 비트선(27) 콘택부위에 얇게 P+에미터층(26)을 형성한 구조이다. 이때, 베이스(23)는 제5도의 실시예와 동일하게 N-로 도핑되어 있으며, 실리콘벌크(20)는 P형이 된다.
다음에 본 발명의 액티브 콘택을 형성하기 위한 제조방법을 설명한다.
제7도 및 제8도는 본 발명의 제1실시예 및 제2실시예에 의한 NAND형 마스크롬의 평면도를 각각 나타낸 것이다.
본 발명의 제1실시예에 의한 액티브 콘택구조의 형성방법을 제9도 내지 제15도를 참조하여 설명한다.
제9도 내지 제15도는 상기 제7도에 도시한 평면도의 a1-a1'선으로 잘랐을때의 단면도에 다른 공정순서도이다.
먼저, 제9도를 참조하면, P형 반도체기판(30)상에 통상의 게이트 형성방법에 의해 게이트 절연막(31) 및 폴리실리콘 게이트전극(32)을 형성하고, LDD구조의 N-소오스/드레인영역(33)을 형성하기 위해 N형 불순물로서, 예컨대 인(P)을 60KeV의 가속에너지로 1.6E13/cm2를 이온주입(34)한다.
이어서 제10도를 참조하면, 상기 결과물 전면에 포토레지스트(PR)를 도포하고 포토리소그래피공정에 의해 베이스영역을 오픈시킨 후, 베이스영역의 이온주입을 행하기 위해 N형 불순물로서, 예컨대 인(P)을 180KeV의 가속에너지로 4E13/cm2이온주입(35)하여 N-형 베이스영역(36)을 형성한다. 이때, 상기 베이스영역(36)을 워드선인 상기 폴리실리콘 게이트(31)와 소정거리 이격되도록 상기 포토레지스트로 미스킹한 것은 베이스영역의 접합깊이를 깊게 할 경우(약 0.5㎛) 트랜지스터의 소오스 및 드레인의 단락 및 펀치쓰루(Punchthrough)를 방지하기 위해서이다.
다음에 제11도를 참조하면, 상기 LDD구조의 소오스/드레인을 완성하기 위해 포토레지스트를 도포하고, N+소오스 및 드레인이 될 영역을 오픈시킨 후, N형 불순물로서, 예컨대 As를 40KeV의 가속에너지로 5E15/cm2이온주입(38)하여 N+소오스 및 드레인(39)을 형성한다.
이어서 제12도를 참조하면, 상기 포토레지스트를 제거한 후, 층간 절연막으로서, 예컨대 HTO(High Temperature Oxide)(40) 및 BPSG(Borophospho-Silicate Glass)(41)을 각각 소정두께로 증착한 다음, 결과물 전면에 포토레지스트를 도포하고 포토리소그래피 공정에 의해 상기 형성된 베이스영역(36)내에 형성하게 될 에미터 콘택영역을 패터닝한다.
다음에 제13도를 참조하면, 상기 에미터 콘택영역 패턴으로 패터닝된 포토레지스트를 마스크로 하여 상기 층간 절연막(40,41)을 제거하여 에미터 콘택 개구부를 형성한 후, 결과물상에 P+형 폴리실리콘(42)을 증착한 다음 포토레지스트를 도포하고 이를 에미터패턴으로 패터닝한다. 이때, 상기 P+형 폴리실리콘 증착공정은 인시튜(in-situ)로 형성하거나 불순물이 도핑되지 않은 폴리실리콘을 증착한 후 보론(B)을 고농도로 이온주입하여 형성할 수도 있다.
이어서 제14도를 참조하면, 상기 에미터패턴으로 패터닝된 포토레지스트를 마스크로 하여 상기 P+형 폴리실리콘층을 식각하여 에미터(42)를 형성한 후, 결과물상에 층간 절연막으로서 예컨대 HTO/BPSG(43)를 증착하고 리플로우(Reflow)을 행하여 평탄화시킨 다음 포토레지스트를 도포하고 상기 에미티(42)와 후속공정에서 형성될 도전층을 접속시키기 위한 콘택 개구부 패턴을 포토리소그래피공정에 의해 형성한다.
이어서 제15도를 참조하면, 상기 포토레지스트패턴을 마스크로 하여 상기 층간 절연막(43)을 식각하여 콘택 개구부를 형성한 후, 상기 콘택 개구부가 형성된 층간 절연막(43)상에 비트선 형성을 위한 도전층으로서, 예컨대 알루미늄(44)을 증착한 다음 이를 소정 패턴으로 패터닝함으로써 메모리셀 콘택부위에 바이폴라 트랜지스터구조를 갖는 최종적인 액티브 콘택구조를 완성한다.
다음에 제16도 내지 제19도를 참조하여 본 발명의 제2실시예에 의한 액티브 콘택구조의 형성방법을 설명하면 다음과 같다.
제16도 내지 제19도는 상기 제8도에 도시한 평면도의 a2-a2'선으로 잘랐을때의 단면도에 따른 공정순서도를 나타낸 것이다.
먼저 제16도를 참조하면, 상기 제1실시예의 제9도와 제10도의 공정과 동일한 공정을 진행하여 베이스영역(36)까지 형성한 후, 포토레지스트를 도포하고 포토리소그래피공정에 의해 상기 형성된 베이스영역(36)내에 형성하게 될 에미터 콘택영역을 패터닝한다. 이어서 상기 패터닝된 포토레지스트를 마스크로 하여 P+형 에미터영역을 형성하기 위해 P형 불순물로서, 예컨대 BF2를 50KeV의 가속에너지로 4E15/cm2이온주입(45)하여 P+형 에미터영역(46)을 형성한다.
다음에 제17도를 참조하면, 상기 베이스영역(36) 및 에미터영역(46)이 형성된 바이폴라 트랜지스터영역을 포토레지스트로 마스킹한 후, 상기 LDD구조의 소오스/드레인을 완성하기 위해 포토레지스트를 도포하고, N+소오스 및 드레인이 될 영역을 오픈시킨 후, N형 불순물로서, 예컨대 As를 40KeV의 가속에너지로 5E15/cm2이온주입(38)하여 N+소오스 및 드레인(39)을 형성한다.
이어서 제18도를 참조하면, 상기 결과물상에 층간 절연막으로서, 예컨대 HTO(High Temperature Oxide)(47) 및 BPSG(Borophospho-Silicate Glass)(48)을 각각 소정두께로 증착하고, 전공정에서 이온주입된 불순물을 활성화시킨 후, 포토레지스트를 도포하고 상기 에미터(46)와 후속공정에서 형성될 도전층을 접속시키기 위한 콘택 개구부 패턴을 포토리소그래피공정에 의해 형성한다.
이어서 제19도를 참조하면, 상기 포토레지스트패턴을 마스크로 하여 상기 층간 절연막(47,48)을 식각하여 콘택 개구부를 형성한 후, 상기 콘택 개구부가 형성된 층간 절연막(47,48)상에 비트선형성을 위한 도전층으로서, 예컨대 알루미늄(50)을 증착한 다음 이를 소정패턴으로 패터닝함으로써 메모리셀 콘택부위에 바이폴라 트랜지스터구조를 갖는 최종적인 액티브 콘택구조를 완성한다.
본 발명에 의하면, 반도체 메모리장치, 특히 마스크롬의 경우 매우 작은 셀전류를 바이폴라 트랜지스터를 내장한 액티브 콘택장치에 의해 증폭시킴으로써 현재 기본셀로 사용되고 있는 8단, 16단 NAND형 셀을 32단 또는 64단으로 확장이 가능하게 되어 동일한 디자인룰로 메모리 집적도를 증가시킬 수 있게 된다.
또한, 셀트랜지스터의 드레인, 소오스영역을 N-LDD구조로 도핑하여 셀트랜지스터의 채널길이를 작게하는 것이 가능하므로 집적도를 증가시키는 것이 용이하게 되며, 또한, 액티브 콘택장치의 바이폴라 트랜지스터의 증폭에 의해 셀전류가 기본셀에서보다 커지기 때문에 고속화와 저전압화가 용이하게 된다.

Claims (13)

  1. 실리콘벌크상에 단위메모리셀이 규칙적으로 배열된 메모리셀 어레이 위로 복수의 비트선과 복수의 워드선이 서로 직교하고, 상기 워드선이 상기 단위메모리셀의 활성화 영역과 교차하는 곳에 MOS형 선택트랜지스터가 형성되고, 상기 선택트랜지스터의 드레인이 바이폴라 트랜지스터의 베이스에 접속되고 상기 비트선이 상기 바이폴라 트랜지스터의 에미터에 접속되며 상기 바이폴라 트랜지스터의 콜렉터는 접지된 구조로 되어 있는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 실리콘벌크는 P형 실리콘기판 또는 P형 웰이고, 상기 선택트랜지스터는 NMOS이고 상기 바이폴라 트랜기스터는 PNP형임을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 단위메모리셀이 NAND형 ROM셀임을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 단위메로리셀이 NOR형 ROM셀임을 특징으로 하는 반도체 메모리장치.
  5. 제1항에 있어서, 상기 단위메모리셀이 SRAM셀임을 특징으로 하는 반도체 메모리장치.
  6. 제1항에 있어서, 상기 선택트랜지스터의 드레인의 농도가 주변회로의 소오스 및 드레인 농도보다 낮은 것을 특징으로 하는 반도체 메모리장치.
  7. 제1도전형의 실리콘벌크상에 메모리셀이 규칙적으로 배열된 메모리셀 어레이 위로 복수의 비트선과 복수의 워드선이 서로 직교하고, 상기 비트선과 상기 메모리셀을 접속시키는 비트선 콘택부위에 바이폴라 트랜지스터가 위치하고, 상기 바이폴라 트랜지스터의 콜렉터는 상기 실리콘벌크가 되고, 상기 바이폴라 트랜지스터의 베이스는 상기 워드선이 제어게이트가 되는 MOS형 선택트랜지스터의 제2도전형의 드레인이 되고, 상기 바이폴라 트랜지스터의 에미터는 상기 드레인의 드레인 콘택위에 오버랩되어 형성된 제1도전형의 폴리실리콘패드가 되고, 상기 폴리실리콘패드 위에 비트선 콘택이 형성되고 상기 비트선 콘택에 비트선이 접속된 구조로 된 것을 특징으로 하는 반도체 메모리장치.
  8. 제7항에 있어서, 상기 MOS형 선택트랜지스터의 드레인 농도가 1016∼1018/cm3정도인 것을 특징으로하는 반도체 메모리장치.
  9. 제7항에 있어서, 상기 폴리실리콘패드는 그 두께가 500Å∼1500Å 정도인 것을 특징으로 하는 반도체 메모리장치.
  10. 제1도전형의 실리콘벌크상에 메모리셀이 규칙적으로 배열된 메모리셀 어레이 위로 복수의 비트선과 복수의 워드선이 서로 직교하고, 상기 비트선과 상기 메로리셀을 접속시키는 비트선 콘택부위에 바이폴라 트랜지스터가 위치하고, 상기 바이폴라 트랜지스터의 콜렉터는 상기 실리콘벌크가 되고, 상기 바이폴라 트랜지스터의 베이스는 상기 메모리셀의 MOS형 선택트랜지스터의 제2도전형의 드레인이 되고, 상기 바이폴라 트랜지스터의 에미터는 상기 MOS형 선택트랜지스터의 드레인영역내에 형성된 제1도전형의 고농도 불순물영역이 되고, 상기 에미터 위에 상기 비트선이 접속된 구조로 된 것을 특징으로 하는 반도체 메모리장치.
  11. 제10항에 있어서, 상기 바이폴라 트랜지스터의 베이스영역의 농도가 1016-1018/cm3정도이고, 베이스 접합깊이가 0.2μm-0.6μm 정도인 것을 특징으로 하는 반도체 메모리장치.
  12. 제10항에 있어서, 상기 바이폴라 트랜지스터의 에미터영역의 농도가 1019∼1021/cm3정도이고, 에미터 접합깊이가 0.1μm 정도인 것을 특징으로 하는 반도체 메모리장치.
  13. 제10항에 있어서, 상기 실리콘벌크는 농도가 1014∼1016/cm3정도인 실리콘기판 또는 실리콘기판내에 형성된 웰인 것을 특징으로 하는 반도체 메모리장치.
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