JPH1139878A - スタティック型半導体メモリセル - Google Patents
スタティック型半導体メモリセルInfo
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- JPH1139878A JPH1139878A JP9191430A JP19143097A JPH1139878A JP H1139878 A JPH1139878 A JP H1139878A JP 9191430 A JP9191430 A JP 9191430A JP 19143097 A JP19143097 A JP 19143097A JP H1139878 A JPH1139878 A JP H1139878A
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- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000003860 storage Methods 0.000 claims description 61
- 230000003321 amplification Effects 0.000 claims description 4
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 4
- 230000000295 complement effect Effects 0.000 claims description 3
- 230000014509 gene expression Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000014759 maintenance of location Effects 0.000 description 3
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- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 データ保持の安定性が向上されたスタティッ
ク型半導体メモリセルを提供する。 【解決手段】 バイポーラトランジスタＢＰ１，ＢＰ２
とカットトランジスタＱ５，Ｑ６とを含むＳＲＡＭセル
において、ドライバトランジスタＱ１，Ｑ２のしきい値
Ｖｔｈｅｆｆ（Ｄｒｉｖｅｒ）とカットトランジスタＱ
５，Ｑ６のしきい値Ｖｔｈｅｆｆ（Ｃｕｔ）は、次式を
満たすように設定される。 【数１】 【数２】 【数３】
ク型半導体メモリセルを提供する。 【解決手段】 バイポーラトランジスタＢＰ１，ＢＰ２
とカットトランジスタＱ５，Ｑ６とを含むＳＲＡＭセル
において、ドライバトランジスタＱ１，Ｑ２のしきい値
Ｖｔｈｅｆｆ（Ｄｒｉｖｅｒ）とカットトランジスタＱ
５，Ｑ６のしきい値Ｖｔｈｅｆｆ（Ｃｕｔ）は、次式を
満たすように設定される。 【数１】 【数２】 【数３】
Description
【０００１】
【発明の属する技術分野】本発明は、データを記憶する
スタティック型半導体メモリセルに関するものである。
スタティック型半導体メモリセルに関するものである。
【０００２】
【従来の技術】図４は、従来のスタティック型半導体記
憶装置に含まれるスタティック・ランダムアクセスメモ
リ（以下、「ＳＲＡＭ」ともいう。）と、その周辺回路
の構成を示す回路図である。
憶装置に含まれるスタティック・ランダムアクセスメモ
リ（以下、「ＳＲＡＭ」ともいう。）と、その周辺回路
の構成を示す回路図である。
【０００３】図４に示されるように、このスタティック
型半導体記憶装置は、ワード線ＷＬと、ビット線対Ｂ
Ｌ，／ＢＬと、これらの交差部に配置されるＳＲＡＭセ
ルＭ１，Ｍｎと、各ビット線対ＢＬ，／ＢＬに対応して
設けられるトランスファゲート２１１，２１２およびイ
コライズ／プリチャージ回路２００，２０９と、センス
アンプ２１５とを備える。
型半導体記憶装置は、ワード線ＷＬと、ビット線対Ｂ
Ｌ，／ＢＬと、これらの交差部に配置されるＳＲＡＭセ
ルＭ１，Ｍｎと、各ビット線対ＢＬ，／ＢＬに対応して
設けられるトランスファゲート２１１，２１２およびイ
コライズ／プリチャージ回路２００，２０９と、センス
アンプ２１５とを備える。
【０００４】そして、各ＳＲＡＭセルＭ１，Ｍｎは、２
個のＮＭＯＳトランジスタ２０２，２０５と、２個のイ
ンバータ２０３，２０４とを含む。
個のＮＭＯＳトランジスタ２０２，２０５と、２個のイ
ンバータ２０３，２０４とを含む。
【０００５】図５は、図４に示される各ＳＲＡＭセルＭ
１，Ｍｎの構成を示す回路図である。図５に示されるよ
うに、このＳＲＡＭセルＭ１，Ｍｎは、ドライバトラン
ジスタ２２６，２２７と、アクセストランジスタ２２
０，２２１と、高抵抗素子２２２，２２３とを含む。
１，Ｍｎの構成を示す回路図である。図５に示されるよ
うに、このＳＲＡＭセルＭ１，Ｍｎは、ドライバトラン
ジスタ２２６，２２７と、アクセストランジスタ２２
０，２２１と、高抵抗素子２２２，２２３とを含む。
【０００６】以下、図４を参照して、従来のスタティッ
ク型半導体記憶装置のデータ読出動作を、ＳＲＡＭセル
Ｍ１が選択される場合について説明する。
ク型半導体記憶装置のデータ読出動作を、ＳＲＡＭセル
Ｍ１が選択される場合について説明する。
【０００７】ビット線対ＢＬ，／ＢＬの電位はハイレベ
ル（Ｈ）にプリチャージされ、ワード線ＷＬが活性化さ
れると、ＳＲＡＭセルＭ１に記憶された情報に従ってビ
ット線対ＢＬ，／ＢＬの電位が変化する。ワード線ＷＬ
が活性化されると同時に、選択されたＳＲＡＭセルＭ１
に対応するトランスファゲート２１１がオンになる。つ
まり、カラム選択信号Ｙ１のみがハイレベルとなる。一
方、カラム選択信号Ｙ２〜Ｙｎはローレベル（Ｌ）とさ
れる。そして、ビット線対ＢＬ，／ＢＬの電位差に応じ
てデータ線対２１３，２１４に電位差が生じ、この電位
差をセンスアンプ２１５が増幅する。
ル（Ｈ）にプリチャージされ、ワード線ＷＬが活性化さ
れると、ＳＲＡＭセルＭ１に記憶された情報に従ってビ
ット線対ＢＬ，／ＢＬの電位が変化する。ワード線ＷＬ
が活性化されると同時に、選択されたＳＲＡＭセルＭ１
に対応するトランスファゲート２１１がオンになる。つ
まり、カラム選択信号Ｙ１のみがハイレベルとなる。一
方、カラム選択信号Ｙ２〜Ｙｎはローレベル（Ｌ）とさ
れる。そして、ビット線対ＢＬ，／ＢＬの電位差に応じ
てデータ線対２１３，２１４に電位差が生じ、この電位
差をセンスアンプ２１５が増幅する。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のスタティック型半導体記憶装置において
は、低電圧では駆動力が急激に小さくなるため、ドライ
バトランジスタ２２６，２２７とアクセストランジスタ
２２０，２２１の電流駆動力の比は小さくなり、安定性
が悪くなってデータ破壊を起こしてしまう。
ような従来のスタティック型半導体記憶装置において
は、低電圧では駆動力が急激に小さくなるため、ドライ
バトランジスタ２２６，２２７とアクセストランジスタ
２２０，２２１の電流駆動力の比は小さくなり、安定性
が悪くなってデータ破壊を起こしてしまう。
【０００９】本発明は、このような問題点を解消するた
めになされたもので、データ保持の安定性を向上させる
ことができるスタティック型半導体メモリセルを提供す
ることを目的とする。
めになされたもので、データ保持の安定性を向上させる
ことができるスタティック型半導体メモリセルを提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】請求項１に係るスタティ
ック型半導体メモリセルは、接地ノードと、エミッタが
ビット線に、コレクタが接地ノードに接続された第１の
バイポーラトランジスタと、第１の記憶ノードと、第１
のバイポーラトランジスタのベースと第１の記憶ノード
との間に接続され、ゲートが第１のワード線に接続され
た第１のアクセストランジスタと、電源ノードと、電源
ノードと第１の記憶ノードとの間に接続された第１の高
抵抗負荷と、第２の記憶ノードと、ドレインが第１の記
憶ノードに、ゲートが第２の記憶ノードに接続された第
１のドライバトランジスタと、接地ノードと第１のドラ
イバトランジスタとの間に接続され、ゲートは第２のワ
ード線に接続された第１のカットトランジスタと、電源
ノードと第２の記憶ノードとの間に接続された第２の高
抵抗負荷と、ドレインが第２の記憶ノードに、ゲートが
第１の記憶ノードに接続された第２のドライバトランジ
スタと、接地ノードと第２のドライバトランジスタとの
間に接続され、ゲートが第１のワード線に接続された第
２のカットトランジスタと、エミッタが相補ビット線
に、コレクタが接地ノードに接続された第２のバイポー
ラトランジスタと、第２のバイポーラトランジスタのベ
ースと第２の記憶ノードとの間に接続され、ゲートが第
２のワード線に接続された第２のアクセストランジスタ
とを備え、第１および第２のドライバトランジスタのし
きい値は、ハイレベルのデータが記憶された第１または
第２の記憶ノードの電位を保持するように設定されたも
のである。
ック型半導体メモリセルは、接地ノードと、エミッタが
ビット線に、コレクタが接地ノードに接続された第１の
バイポーラトランジスタと、第１の記憶ノードと、第１
のバイポーラトランジスタのベースと第１の記憶ノード
との間に接続され、ゲートが第１のワード線に接続され
た第１のアクセストランジスタと、電源ノードと、電源
ノードと第１の記憶ノードとの間に接続された第１の高
抵抗負荷と、第２の記憶ノードと、ドレインが第１の記
憶ノードに、ゲートが第２の記憶ノードに接続された第
１のドライバトランジスタと、接地ノードと第１のドラ
イバトランジスタとの間に接続され、ゲートは第２のワ
ード線に接続された第１のカットトランジスタと、電源
ノードと第２の記憶ノードとの間に接続された第２の高
抵抗負荷と、ドレインが第２の記憶ノードに、ゲートが
第１の記憶ノードに接続された第２のドライバトランジ
スタと、接地ノードと第２のドライバトランジスタとの
間に接続され、ゲートが第１のワード線に接続された第
２のカットトランジスタと、エミッタが相補ビット線
に、コレクタが接地ノードに接続された第２のバイポー
ラトランジスタと、第２のバイポーラトランジスタのベ
ースと第２の記憶ノードとの間に接続され、ゲートが第
２のワード線に接続された第２のアクセストランジスタ
とを備え、第１および第２のドライバトランジスタのし
きい値は、ハイレベルのデータが記憶された第１または
第２の記憶ノードの電位を保持するように設定されたも
のである。
【００１１】請求項２に係るスタティック型半導体メモ
リセルは、請求項１に記載のスタティック型半導体メモ
リセルであって、第１および第２のドライバトランジス
タにおいて、１μＡのドレイン電流を流すためのしきい
値Ｖｔｈｅｆｆ（Ｄｒｉｖｅｒ）は、電源ノードに供給
される電圧をＶｃｃ、第１および第２の高抵抗負荷の抵
抗値をＲ、第１または第２のドライバトランジスタに流
れるドレイン電流の大きさを１０倍にするために必要な
ゲート電圧の変化量をＳと表わすとき、以下の式（１）
を満たすように設定されたものである。
リセルは、請求項１に記載のスタティック型半導体メモ
リセルであって、第１および第２のドライバトランジス
タにおいて、１μＡのドレイン電流を流すためのしきい
値Ｖｔｈｅｆｆ（Ｄｒｉｖｅｒ）は、電源ノードに供給
される電圧をＶｃｃ、第１および第２の高抵抗負荷の抵
抗値をＲ、第１または第２のドライバトランジスタに流
れるドレイン電流の大きさを１０倍にするために必要な
ゲート電圧の変化量をＳと表わすとき、以下の式（１）
を満たすように設定されたものである。
【００１２】
【数４】
【００１３】請求項３に係るスタティック型半導体メモ
リセルは、請求項２に記載のスタティック型半導体メモ
リセルであって、第１および第２のカットトランジスタ
において、１μＡのドレイン電流を流すためのしきい値
Ｖｔｈｅｆｆ（Ｃｕｔ）は、第１および第２のバイポー
ラトランジスタに流れるエミッタ電流の大きさをＩｅ、
第１および第２のバイポーラトランジスタの電流増幅率
をｈＦＥ、第１および第２のアクセストランジスタのし
きい値をＶｔｈｅｆｆ（Ａｃ）と表わすとき、以下の式
（２）および式（３）を満たすように設定されたもので
ある。
リセルは、請求項２に記載のスタティック型半導体メモ
リセルであって、第１および第２のカットトランジスタ
において、１μＡのドレイン電流を流すためのしきい値
Ｖｔｈｅｆｆ（Ｃｕｔ）は、第１および第２のバイポー
ラトランジスタに流れるエミッタ電流の大きさをＩｅ、
第１および第２のバイポーラトランジスタの電流増幅率
をｈＦＥ、第１および第２のアクセストランジスタのし
きい値をＶｔｈｅｆｆ（Ａｃ）と表わすとき、以下の式
（２）および式（３）を満たすように設定されたもので
ある。
【００１４】
【数５】
【００１５】
【数６】
【００１６】請求項４に係るスタティック型半導体メモ
リセルは、請求項１に記載のスタティック型半導体メモ
リセルであって、第１のカットトランジスタのしきい値
は、オフ状態において、第１の高抵抗負荷とオフ状態の
第１のアクセストランジスタのいずれに流れる電流より
も大きな電流が流れ、かつ、第１の記憶ノードにハイレ
ベルのデータを書込むときには第１の記憶ノードの電位
をハイレベルに保持するように設定され、第２のカット
トランジスタのしきい値は、オフ状態において、第２の
高抵抗負荷とオフ状態の第２のアクセストランジスタの
いずれに流れる電流よりも大きな電流が流れ、かつ、第
２の記憶ノードにハイレベルのデータを書込むときには
第２の記憶ノードの電位をハイレベルに保持するように
設定されたものである。
リセルは、請求項１に記載のスタティック型半導体メモ
リセルであって、第１のカットトランジスタのしきい値
は、オフ状態において、第１の高抵抗負荷とオフ状態の
第１のアクセストランジスタのいずれに流れる電流より
も大きな電流が流れ、かつ、第１の記憶ノードにハイレ
ベルのデータを書込むときには第１の記憶ノードの電位
をハイレベルに保持するように設定され、第２のカット
トランジスタのしきい値は、オフ状態において、第２の
高抵抗負荷とオフ状態の第２のアクセストランジスタの
いずれに流れる電流よりも大きな電流が流れ、かつ、第
２の記憶ノードにハイレベルのデータを書込むときには
第２の記憶ノードの電位をハイレベルに保持するように
設定されたものである。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。
を参照して詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。
【００１８】図５に示される従来のＳＲＡＭセルでは、
スタティック・ノイズ・マージンを大きくして、データ
の保持を確実なものとするため、次のような設計が必要
になる。
スタティック・ノイズ・マージンを大きくして、データ
の保持を確実なものとするため、次のような設計が必要
になる。
【００１９】ドライバトランジスタ２２６，２２７のチ
ャネル幅をＷｄ、チャネル長をＬｄとし、アクセストラ
ンジスタ２２０，２２１のチャネル幅をＷａ、チャネル
長をＬａとすると、スタティック・ノイズ・マージンを
大きくするためには、一般に比（Ｗｄ／Ｌｄ）を、比
（Ｗａ／Ｌａ）の３倍程度にする。このため、ドライバ
トランジスタ２２６，２２７の面積を大きくする必要が
あり、ＳＲＡＭセル全体の面積が大きくなるという問題
がある。さらには、低電圧電源を使用すると、スタティ
ック・ノイズ・マージンが悪化し、データ保持が困難に
なるという問題もある。
ャネル幅をＷｄ、チャネル長をＬｄとし、アクセストラ
ンジスタ２２０，２２１のチャネル幅をＷａ、チャネル
長をＬａとすると、スタティック・ノイズ・マージンを
大きくするためには、一般に比（Ｗｄ／Ｌｄ）を、比
（Ｗａ／Ｌａ）の３倍程度にする。このため、ドライバ
トランジスタ２２６，２２７の面積を大きくする必要が
あり、ＳＲＡＭセル全体の面積が大きくなるという問題
がある。さらには、低電圧電源を使用すると、スタティ
ック・ノイズ・マージンが悪化し、データ保持が困難に
なるという問題もある。
【００２０】本発明の実施の形態に係るＳＲＡＭセル
は、以上の問題を解消するため、以下のように、２個の
バイポーラトランジスタと、２個のドライバトランジス
タと、２個のアクセストランジスタとを含むものとされ
る。
は、以上の問題を解消するため、以下のように、２個の
バイポーラトランジスタと、２個のドライバトランジス
タと、２個のアクセストランジスタとを含むものとされ
る。
【００２１】図１は、本発明の実施の形態に係るＳＲＡ
Ｍセルの構成を示す回路図である。図１に示されるよう
に、このＳＲＡＭセルは、接地ノードＧＮＤと、エミッ
タＥがビット線ＢＬに、コレクタＣが接地ノードＧＮＤ
に接続されたバイポーラトランジスタＢＰ１と、記憶ノ
ードＳＮと、バイポーラトランジスタＢＰ１のベースＢ
と記憶ノードＳＮとの間に接続され、ゲートがワード線
ＷＬＵに接続されたアクセストランジスタＱ３と、電源
ノードＶｃｃと、電源ノードＶｃｃと記憶ノードＳＮと
の間に接続された高抵抗素子Ｒ１と、記憶ノード／ＳＮ
と、ドレインが記憶ノードＳＮに、ゲートが記憶ノード
／ＳＮに接続されたドライバトランジスタＱ１と、接地
ノードＧＮＤとドライバトランジスタＱ１との間に接続
され、ゲートがワード線ＷＬＬに接続されたカットトラ
ンジスタＱ５と、電源ノードＶｃｃと記憶ノード／ＳＮ
との間に接続された高抵抗素子Ｒ２と、ドレインが記憶
ノード／ＳＮに、ゲートが記憶ノードＳＮに接続された
ドライバトランジスタＱ２と、接地ノードＧＮＤとドラ
イバトランジスタＱ２との間に接続され、ゲートがワー
ド線ＷＬＵに接続されたカットトランジスタＱ６と、エ
ミッタＥが相補ビット線／ＢＬに、コレクタＣが接地ノ
ードＧＮＤに接続されたバイポーラトランジスタＢＰ２
と、バイポーラトランジスタＢＰ２のベースＢと記憶ノ
ード／ＳＮとの間に接続され、ゲートがワード線ＷＬＬ
に接続されたアクセストランジスタＱ４とを備えるもの
である。
Ｍセルの構成を示す回路図である。図１に示されるよう
に、このＳＲＡＭセルは、接地ノードＧＮＤと、エミッ
タＥがビット線ＢＬに、コレクタＣが接地ノードＧＮＤ
に接続されたバイポーラトランジスタＢＰ１と、記憶ノ
ードＳＮと、バイポーラトランジスタＢＰ１のベースＢ
と記憶ノードＳＮとの間に接続され、ゲートがワード線
ＷＬＵに接続されたアクセストランジスタＱ３と、電源
ノードＶｃｃと、電源ノードＶｃｃと記憶ノードＳＮと
の間に接続された高抵抗素子Ｒ１と、記憶ノード／ＳＮ
と、ドレインが記憶ノードＳＮに、ゲートが記憶ノード
／ＳＮに接続されたドライバトランジスタＱ１と、接地
ノードＧＮＤとドライバトランジスタＱ１との間に接続
され、ゲートがワード線ＷＬＬに接続されたカットトラ
ンジスタＱ５と、電源ノードＶｃｃと記憶ノード／ＳＮ
との間に接続された高抵抗素子Ｒ２と、ドレインが記憶
ノード／ＳＮに、ゲートが記憶ノードＳＮに接続された
ドライバトランジスタＱ２と、接地ノードＧＮＤとドラ
イバトランジスタＱ２との間に接続され、ゲートがワー
ド線ＷＬＵに接続されたカットトランジスタＱ６と、エ
ミッタＥが相補ビット線／ＢＬに、コレクタＣが接地ノ
ードＧＮＤに接続されたバイポーラトランジスタＢＰ２
と、バイポーラトランジスタＢＰ２のベースＢと記憶ノ
ード／ＳＮとの間に接続され、ゲートがワード線ＷＬＬ
に接続されたアクセストランジスタＱ４とを備えるもの
である。
【００２２】ここで、バイポーラトランジスタＢＰ１，
ＢＰ２はＰＮＰ型である。また、ドライバトランジスタ
Ｑ１，Ｑ２、カットトランジスタＱ５，Ｑ６およびアク
セストランジスタＱ３，Ｑ４はＮチャネルＭＯＳトラン
ジスタである。
ＢＰ２はＰＮＰ型である。また、ドライバトランジスタ
Ｑ１，Ｑ２、カットトランジスタＱ５，Ｑ６およびアク
セストランジスタＱ３，Ｑ４はＮチャネルＭＯＳトラン
ジスタである。
【００２３】次に、このＳＲＡＭセルの基本的な動作で
あるデータの書込とデータの読出の動作について説明す
る。
あるデータの書込とデータの読出の動作について説明す
る。
【００２４】まず、データの書込動作を、ハイデータを
書込む場合を例として説明する。行選択はワード線ＷＬ
Ｕ，ＷＬＬの駆動によって行なわれ、ハイデータ書込選
択時にはワード線ＷＬＵの電位はハイレベル、ワード線
ＷＬＬの電位はローレベルとされる。なお、非選択時に
は、２つのワード線ＷＬＵ，ＷＬＬの電位は両方ともロ
ーレベルとされる。
書込む場合を例として説明する。行選択はワード線ＷＬ
Ｕ，ＷＬＬの駆動によって行なわれ、ハイデータ書込選
択時にはワード線ＷＬＵの電位はハイレベル、ワード線
ＷＬＬの電位はローレベルとされる。なお、非選択時に
は、２つのワード線ＷＬＵ，ＷＬＬの電位は両方ともロ
ーレベルとされる。
【００２５】一方、非選択列ではビット線対ＢＬ，／Ｂ
Ｌの電位はローレベルとされるが、データ書込時にはハ
イレベルとされる。このように、データ書込時にはビッ
ト線ＢＬの電位はハイレベルになるため、ビット線ＢＬ
にエミッタＥが接続されるバイポーラトランジスタＢＰ
１のベースＢの電位は、そこで形成されるＰＮダイオー
ドにより、ビット線ＢＬよりエミッタＥ−ベースＢ間電
位Ｖｂｅだけ低下した電位となる。この際エミッタＥか
らベースＢに電流が流れる。このとき、ベース電流とコ
レクタ電流の電流比はバイポーラトランジスタＢＰ１の
電流増幅率から与えられ、一般的にコレクタ電流が大き
な割合を占める。
Ｌの電位はローレベルとされるが、データ書込時にはハ
イレベルとされる。このように、データ書込時にはビッ
ト線ＢＬの電位はハイレベルになるため、ビット線ＢＬ
にエミッタＥが接続されるバイポーラトランジスタＢＰ
１のベースＢの電位は、そこで形成されるＰＮダイオー
ドにより、ビット線ＢＬよりエミッタＥ−ベースＢ間電
位Ｖｂｅだけ低下した電位となる。この際エミッタＥか
らベースＢに電流が流れる。このとき、ベース電流とコ
レクタ電流の電流比はバイポーラトランジスタＢＰ１の
電流増幅率から与えられ、一般的にコレクタ電流が大き
な割合を占める。
【００２６】また、ベース電流は記憶ノードＳＮに流入
し、記憶ノードＳＮの電位を上昇させる。そして、記憶
ノードＳＮの電位がドライバトランジスタＱ２のしきい
値を超えると、ドライバトランジスタＱ２はオンし、記
憶ノード／ＳＮの電位を下げる。これにより、ドライバ
トランジスタＱ１はオフし、バイポーラトランジスタＢ
Ｐ１のベース電流は遮断される。したがって、データ書
込の開始時に一時的に大きなコレクタ電流が流れれば、
すぐに遮断されることになる。
し、記憶ノードＳＮの電位を上昇させる。そして、記憶
ノードＳＮの電位がドライバトランジスタＱ２のしきい
値を超えると、ドライバトランジスタＱ２はオンし、記
憶ノード／ＳＮの電位を下げる。これにより、ドライバ
トランジスタＱ１はオフし、バイポーラトランジスタＢ
Ｐ１のベース電流は遮断される。したがって、データ書
込の開始時に一時的に大きなコレクタ電流が流れれば、
すぐに遮断されることになる。
【００２７】ここで、カットトランジスタＱ５はオフ
し、カットトランジスタＱ６はオンしているので、記憶
ノードＳＮは容易にハイレベルに上昇し、逆に記憶ノー
ド／ＳＮはローレベルになる。
し、カットトランジスタＱ６はオンしているので、記憶
ノードＳＮは容易にハイレベルに上昇し、逆に記憶ノー
ド／ＳＮはローレベルになる。
【００２８】なお、上記説明はハイデータを書込む場合
についてのものであるが、ローデータを書込む場合につ
いても、ワード線ＷＬＬがハイレベルとされる点が異な
るだけで同様に説明することができる。
についてのものであるが、ローデータを書込む場合につ
いても、ワード線ＷＬＬがハイレベルとされる点が異な
るだけで同様に説明することができる。
【００２９】次に、データの読出動作を、記憶ノードＳ
Ｎにハイレベルのデータが書込まれている場合を例とし
て説明する。まず、ローレベルにプリチャージされたビ
ット線対ＢＬ，／ＢＬをプルアップする。この際２本の
ワード線ＷＬＵ，ＷＬＬはハイレベルに活性化される。
Ｎにハイレベルのデータが書込まれている場合を例とし
て説明する。まず、ローレベルにプリチャージされたビ
ット線対ＢＬ，／ＢＬをプルアップする。この際２本の
ワード線ＷＬＵ，ＷＬＬはハイレベルに活性化される。
【００３０】そして、ビット線対ＢＬ，／ＢＬの電位が
上昇してくると、ローレベルの電位を保持している記憶
ノード／ＳＮに接続されたバイポーラトランジスタＢＰ
２は活性化され、ビット線／ＢＬの電位の上昇が抑えら
れる。一方、ハイレベルの電位を保持している記憶ノー
ドＳＮに接続されたバイポーラトランジスタＢＰ１は活
性化されないので、ビット線ＢＬはプルアップされ続け
る。これにより、ビット線対ＢＬ，／ＢＬ間に電位差が
生じ、ハイデータが読出される。
上昇してくると、ローレベルの電位を保持している記憶
ノード／ＳＮに接続されたバイポーラトランジスタＢＰ
２は活性化され、ビット線／ＢＬの電位の上昇が抑えら
れる。一方、ハイレベルの電位を保持している記憶ノー
ドＳＮに接続されたバイポーラトランジスタＢＰ１は活
性化されないので、ビット線ＢＬはプルアップされ続け
る。これにより、ビット線対ＢＬ，／ＢＬ間に電位差が
生じ、ハイデータが読出される。
【００３１】以上が、本実施の形態に係るＳＲＡＭセル
の基本動作であるが、次に、図２を参照して、記憶ノー
ドＳＮにハイレベルの電位が、記憶ノード／ＳＮにロー
レベルの電位がそれぞれ保持される場合のスタンバイ時
の状態について説明する。
の基本動作であるが、次に、図２を参照して、記憶ノー
ドＳＮにハイレベルの電位が、記憶ノード／ＳＮにロー
レベルの電位がそれぞれ保持される場合のスタンバイ時
の状態について説明する。
【００３２】なお、以下において、ドライバトランジス
タＱ１，Ｑ２およびカットトランジスタＱ５，Ｑ６のし
きい値Ｖｔｈｅｆｆは、実際に使用しているトランジス
タサイズにおいてドレイン電流を１μＡ流すためのゲー
ト−ソース間電圧をいうものとする。
タＱ１，Ｑ２およびカットトランジスタＱ５，Ｑ６のし
きい値Ｖｔｈｅｆｆは、実際に使用しているトランジス
タサイズにおいてドレイン電流を１μＡ流すためのゲー
ト−ソース間電圧をいうものとする。
【００３３】スタンバイ時には、２本のワード線ＷＬ
Ｕ，ＷＬＬはともにローレベルに非活性化されるととも
に、ビット線対ＢＬ，／ＢＬはローレベルにプリチャー
ジされ、かつ、イコライズされる。このため、カットト
ランジスタＱ５，Ｑ６は非活性化状態にあるが、しきい
値が低いためリーク電流が流れ、カットトランジスタＱ
６を流れるリーク電流によってローレベルの電位を有す
る記憶ノード／ＳＮの電位が保持される。
Ｕ，ＷＬＬはともにローレベルに非活性化されるととも
に、ビット線対ＢＬ，／ＢＬはローレベルにプリチャー
ジされ、かつ、イコライズされる。このため、カットト
ランジスタＱ５，Ｑ６は非活性化状態にあるが、しきい
値が低いためリーク電流が流れ、カットトランジスタＱ
６を流れるリーク電流によってローレベルの電位を有す
る記憶ノード／ＳＮの電位が保持される。
【００３４】また、ここで重要なことは、ハイレベルの
電位を有する記憶ノードＳＮが高抵抗素子Ｒ１によって
十分ハイレベルに保持されることである。高抵抗素子Ｒ
１，Ｒ２の抵抗値をＲ（Ｈｉｇｈ）とすると、電源電圧
がＶｃｃのとき１つの高抵抗素子Ｒ１，Ｒ２に流れる電
流Ｉ（Ｈｉｇｈ）は、
電位を有する記憶ノードＳＮが高抵抗素子Ｒ１によって
十分ハイレベルに保持されることである。高抵抗素子Ｒ
１，Ｒ２の抵抗値をＲ（Ｈｉｇｈ）とすると、電源電圧
がＶｃｃのとき１つの高抵抗素子Ｒ１，Ｒ２に流れる電
流Ｉ（Ｈｉｇｈ）は、
【００３５】
【数７】
【００３６】となる（ただし、実際には高抵抗素子Ｒ１
には電源電圧Ｖｃｃは印加されず、電源ノードと記憶ノ
ードＳＮの電位差による小さな値の電圧が印加され
る）。スタンバイ時において、ハイレベルの電位を保持
する記憶ノードＳＮにドレインが接続されたドライバト
ランジスタＱ１はオフしているが、このときのオフ・リ
ーク電流Ｉ（Ｄｒｉｖｅｒ−ｏｆｆ）は、高抵抗素子に
流れる電流Ｉ（Ｈｉｇｈ）より十分小さくする必要があ
る。すなわち、
には電源電圧Ｖｃｃは印加されず、電源ノードと記憶ノ
ードＳＮの電位差による小さな値の電圧が印加され
る）。スタンバイ時において、ハイレベルの電位を保持
する記憶ノードＳＮにドレインが接続されたドライバト
ランジスタＱ１はオフしているが、このときのオフ・リ
ーク電流Ｉ（Ｄｒｉｖｅｒ−ｏｆｆ）は、高抵抗素子に
流れる電流Ｉ（Ｈｉｇｈ）より十分小さくする必要があ
る。すなわち、
【００３７】
【数８】
【００３８】の関係が成立することが必要である。ここ
で、オフ・リーク電流Ｉ（Ｄｒｉｖｅｒ−ｏｆｆ）の大
きさを、電流Ｉ（Ｈｉｇｈ）の大きさの１／１０より小
さくしてマージンをとる。
で、オフ・リーク電流Ｉ（Ｄｒｉｖｅｒ−ｏｆｆ）の大
きさを、電流Ｉ（Ｈｉｇｈ）の大きさの１／１０より小
さくしてマージンをとる。
【００３９】つまり、
【００４０】
【数９】
【００４１】とすると、ドライバトランジスタＱ１に流
れるドレイン電流の大きさを１桁変化させるのに必要な
ゲート電圧の変化量をサブスレッショルド係数Ｓと表わ
したとき（実際のＮチャネルＭＯＳトランジスタでＳ＝
９０ｍＶ程度である。）、ドライバトランジスタＱ１の
しきい値Ｖｔｈｅｆｆ（Ｄｒｉｖｅｒ）は、次の関係を
満たすこととなる。
れるドレイン電流の大きさを１桁変化させるのに必要な
ゲート電圧の変化量をサブスレッショルド係数Ｓと表わ
したとき（実際のＮチャネルＭＯＳトランジスタでＳ＝
９０ｍＶ程度である。）、ドライバトランジスタＱ１の
しきい値Ｖｔｈｅｆｆ（Ｄｒｉｖｅｒ）は、次の関係を
満たすこととなる。
【００４２】
【数１０】
【００４３】次に、ローレベルの電位を保持している記
憶ノード／ＳＮにドレインが接続されたドライバトラン
ジスタＱ２およびドライバトランジスタＱ２と直列接続
されるカットトランジスタＱ６について説明する。ここ
で、ドライバトランジスタＱ２はオンしており、カット
トランジスタＱ６はオフしているが、このカットトラン
ジスタＱ６はオフ・リーク電流により記憶ノード／ＳＮ
の電位をローレベルに引く。したがって、高抵抗素子Ｒ
２に流れる電流Ｉ（Ｈｉｇｈ）に比べ、カットトランジ
スタＱ６に流れるオフ・リーク電流Ｉ（Ｃｕｔ−ｏｆ
ｆ）は十分大きなものである必要がある。
憶ノード／ＳＮにドレインが接続されたドライバトラン
ジスタＱ２およびドライバトランジスタＱ２と直列接続
されるカットトランジスタＱ６について説明する。ここ
で、ドライバトランジスタＱ２はオンしており、カット
トランジスタＱ６はオフしているが、このカットトラン
ジスタＱ６はオフ・リーク電流により記憶ノード／ＳＮ
の電位をローレベルに引く。したがって、高抵抗素子Ｒ
２に流れる電流Ｉ（Ｈｉｇｈ）に比べ、カットトランジ
スタＱ６に流れるオフ・リーク電流Ｉ（Ｃｕｔ−ｏｆ
ｆ）は十分大きなものである必要がある。
【００４４】
【数１１】
【００４５】ここで、オフ・リーク電流Ｉ（Ｃｕｔ−ｏ
ｆｆ）の大きさを電流Ｉ（Ｈｉｇｈ）の１０倍以上大き
くしてマージンをとると、カットトランジスタＱ６のし
きい値Ｖｔｈｅｆｆ（Ｃｕｔ）は、次の関係を満たすも
のとなる。
ｆｆ）の大きさを電流Ｉ（Ｈｉｇｈ）の１０倍以上大き
くしてマージンをとると、カットトランジスタＱ６のし
きい値Ｖｔｈｅｆｆ（Ｃｕｔ）は、次の関係を満たすも
のとなる。
【００４６】
【数１２】
【００４７】なお、上記ドライバトランジスタＱ１およ
びカットトランジスタＱ６のしきい値Ｖｔｈｅｆｆを決
定するにあたって、マージンとしてそれぞれ電流の大き
さについて１／１０（１桁）を考慮したが、１／１００
程度のマージンをとるのが実際上はより好ましい。な
お、このことは以下の説明においても同様である。
びカットトランジスタＱ６のしきい値Ｖｔｈｅｆｆを決
定するにあたって、マージンとしてそれぞれ電流の大き
さについて１／１０（１桁）を考慮したが、１／１００
程度のマージンをとるのが実際上はより好ましい。な
お、このことは以下の説明においても同様である。
【００４８】次に、図３を参照して、本実施の形態に係
るＳＲＡＭセルのデータ書込動作時の状態について、記
憶ノードＳＮにハイレベルのデータを書込む場合を例と
して説明する。
るＳＲＡＭセルのデータ書込動作時の状態について、記
憶ノードＳＮにハイレベルのデータを書込む場合を例と
して説明する。
【００４９】データ書込時は、ローレベルにプリチャー
ジされたビット線対ＢＬ，／ＢＬをハイレベルにプルア
ップする。そして、ハイレベルのビット線電位を選択セ
ル１０に含まれるバイポーラトランジスタ１３およびア
クセストランジスタ１４を介して記憶ノードＳＮに印加
することにより、ハイデータの書込を行なう。この際、
ワード線ＷＬＵのみハイレベルに活性化されるため、ア
クセストランジスタ１４に直列接続されたカットトラン
ジスタ１８はオフされているので、記憶ノードＳＮの電
位をプルアップするのは容易となる。
ジされたビット線対ＢＬ，／ＢＬをハイレベルにプルア
ップする。そして、ハイレベルのビット線電位を選択セ
ル１０に含まれるバイポーラトランジスタ１３およびア
クセストランジスタ１４を介して記憶ノードＳＮに印加
することにより、ハイデータの書込を行なう。この際、
ワード線ＷＬＵのみハイレベルに活性化されるため、ア
クセストランジスタ１４に直列接続されたカットトラン
ジスタ１８はオフされているので、記憶ノードＳＮの電
位をプルアップするのは容易となる。
【００５０】ここで、選択セル１０においては、オフ状
態のカットトランジスタ１８に流れるオフ・リーク電流
より大きなベース電流をバイポーラトランジスタ１３よ
り記憶ノードＳＮに流し込む必要がある。ビット線ＢＬ
をハイレベルにした場合のバイポーラトランジスタ１３
に流れるエミッタ電流をＩｅ、バイポーラトランジスタ
１３の電流増幅率をｈＦＥと表わすとき、バイポーラト
ランジスタ１３のエミッタ−ベース間に流れる電流Ｉｂ
は、
態のカットトランジスタ１８に流れるオフ・リーク電流
より大きなベース電流をバイポーラトランジスタ１３よ
り記憶ノードＳＮに流し込む必要がある。ビット線ＢＬ
をハイレベルにした場合のバイポーラトランジスタ１３
に流れるエミッタ電流をＩｅ、バイポーラトランジスタ
１３の電流増幅率をｈＦＥと表わすとき、バイポーラト
ランジスタ１３のエミッタ−ベース間に流れる電流Ｉｂ
は、
【００５１】
【数１３】
【００５２】となる。ここで、カットトランジスタ１８
に流れるオフ・リーク電流の大きさを、電流Ｉｂの大き
さの１／１０以下となるようマージンをとると、以下の
関係が成立すべきこととなる。
に流れるオフ・リーク電流の大きさを、電流Ｉｂの大き
さの１／１０以下となるようマージンをとると、以下の
関係が成立すべきこととなる。
【００５３】
【数１４】
【００５４】
【数１５】
【００５５】次に、選択カラムに含まれる非選択セルに
ついて説明する。ローレベルの電位が保持される記憶ノ
ード／ＳＮにドレインが接続されるドライバトランジス
タ２９はオンしており、カットトランジスタ３０はオフ
しているため、カットトランジスタ３０に流れるオフ・
リーク電流により記憶ノード／ＳＮのローレベルの電位
が保持される。
ついて説明する。ローレベルの電位が保持される記憶ノ
ード／ＳＮにドレインが接続されるドライバトランジス
タ２９はオンしており、カットトランジスタ３０はオフ
しているため、カットトランジスタ３０に流れるオフ・
リーク電流により記憶ノード／ＳＮのローレベルの電位
が保持される。
【００５６】ここで、カットトランジスタ３０のオフ・
リーク電流Ｉ（Ｃｕｔ−ｏｆｆ）の大きさは、アクセス
トランジスタ２５のオフ・リーク電流Ｉ（Ａｃ−ｏｆ
ｆ）の大きさに対して１０倍以上となるようにマージン
をとる。すなわち、
リーク電流Ｉ（Ｃｕｔ−ｏｆｆ）の大きさは、アクセス
トランジスタ２５のオフ・リーク電流Ｉ（Ａｃ−ｏｆ
ｆ）の大きさに対して１０倍以上となるようにマージン
をとる。すなわち、
【００５７】
【数１６】
【００５８】の関係が成立するものとすると、カットト
ランジスタ３０のしきい値Ｖｔｈｅｆｆ（Ｃｕｔ）は、
アクセストランジスタ２５のしきい値Ｖｔｈｅｆｆ（Ａ
ｃ）との関係で次の関係を満たすことが必要となる。
ランジスタ３０のしきい値Ｖｔｈｅｆｆ（Ｃｕｔ）は、
アクセストランジスタ２５のしきい値Ｖｔｈｅｆｆ（Ａ
ｃ）との関係で次の関係を満たすことが必要となる。
【００５９】
【数１７】
【００６０】以上より、本実施の形態に係るＳＲＡＭセ
ルに含まれるドライバトランジスタのしきい値Ｖｔｈｅ
ｆｆ（Ｄｒｉｖｅｒ）とカットトランジスタのしきい値
Ｖｔｈｅｆｆ（Ｃｕｔ）は、それぞれ、以下の式を満た
すような値に設定される。
ルに含まれるドライバトランジスタのしきい値Ｖｔｈｅ
ｆｆ（Ｄｒｉｖｅｒ）とカットトランジスタのしきい値
Ｖｔｈｅｆｆ（Ｃｕｔ）は、それぞれ、以下の式を満た
すような値に設定される。
【００６１】
【数１８】
【００６２】
【数１９】
【００６３】
【数２０】
【００６４】なお、上記のしきい値Ｖｔｈｅｆｆの設定
は、ドライバトランジスタおよびカットトランジスタの
製造プロセスにおける適切なイオン注入によって実現さ
れる。
は、ドライバトランジスタおよびカットトランジスタの
製造プロセスにおける適切なイオン注入によって実現さ
れる。
【００６５】
【発明の効果】請求項１および２に係るスタティック型
半導体メモリセルによれば、動作下限電圧を下げること
ができるとともに、記憶されたデータを安定して保持す
ることができる。
半導体メモリセルによれば、動作下限電圧を下げること
ができるとともに、記憶されたデータを安定して保持す
ることができる。
【００６６】請求項３および４に係るスタティック型半
導体メモリセルによれば、さらに、データの書込を確実
に行なうことができるとともに、安定したデータの読出
を実現することができる。
導体メモリセルによれば、さらに、データの書込を確実
に行なうことができるとともに、安定したデータの読出
を実現することができる。
【図１】 本発明の実施の形態に係るＳＲＡＭセルの構
成を示す回路図である。
成を示す回路図である。
【図２】 図１に示されるＳＲＡＭセルのスタンバイ時
の状態を示す図である。
の状態を示す図である。
【図３】 図１に示されるＳＲＡＭセルの書込動作を説
明するための図である。
明するための図である。
【図４】 従来のスタティック型半導体記憶装置の構成
を示す図である。
を示す図である。
【図５】 図４に示されるＳＲＡＭセルの具体的構成を
示す回路図である。
示す回路図である。
１３，１６，２３，２６，ＢＰ１，ＢＰ２ バイポーラ
トランジスタ、１４，１５，２４，２５，Ｑ３，Ｑ４
アクセストランジスタ、１７，１９，２７，２９，Ｑ
１，Ｑ２ ドライバトランジスタ、１８，２０，２８，
３０，Ｑ５，Ｑ６カットトランジスタ、１１，１２，２
１，２２，Ｒ１，Ｒ２ 高抵抗素子、ＳＮ，／ＳＮ 記
憶ノード、ＧＮＤ 接地ノード、Ｖｃｃ 電源ノード。
トランジスタ、１４，１５，２４，２５，Ｑ３，Ｑ４
アクセストランジスタ、１７，１９，２７，２９，Ｑ
１，Ｑ２ ドライバトランジスタ、１８，２０，２８，
３０，Ｑ５，Ｑ６カットトランジスタ、１１，１２，２
１，２２，Ｒ１，Ｒ２ 高抵抗素子、ＳＮ，／ＳＮ 記
憶ノード、ＧＮＤ 接地ノード、Ｖｃｃ 電源ノード。
Claims (4)
- 【請求項１】 接地ノードと、 エミッタがビット線に、コレクタが前記接地ノードに接
続された第１のバイポーラトランジスタと、 第１の記憶ノードと、 前記第１のバイポーラトランジスタのベースと前記第１
の記憶ノードとの間に接続され、ゲートが第１のワード
線に接続された第１のアクセストランジスタと、 電源ノードと、 前記電源ノードと前記第１の記憶ノードとの間に接続さ
れた第１の高抵抗負荷と、 第２の記憶ノードと、 ドレインが前記第１の記憶ノードに、ゲートが前記第２
の記憶ノードに接続された第１のドライバトランジスタ
と、 前記接地ノードと前記第１のドライバトランジスタとの
間に接続され、ゲートは第２のワード線に接続された第
１のカットトランジスタと、 前記電源ノードと前記第２の記憶ノードとの間に接続さ
れた第２の高抵抗負荷と、 ドレインが前記第２の記憶ノードに、ゲートが前記第１
の記憶ノードに接続された第２のドライバトランジスタ
と、 前記接地ノードと前記第２のドライバトランジスタとの
間に接続され、ゲートが前記第１のワード線に接続され
た第２のカットトランジスタと、 エミッタが相補ビット線に、コレクタが前記接地ノード
に接続された第２のバイポーラトランジスタと、 前記第２のバイポーラトランジスタのベースと前記第２
の記憶ノードとの間に接続され、ゲートが前記第２のワ
ード線に接続された第２のアクセストランジスタとを備
え、 前記第１および第２のドライバトランジスタのしきい値
は、ハイレベルのデータが記憶された前記第１または第
２の記憶ノードの電位を保持するように設定された、ス
タティック型半導体メモリセル。 - 【請求項２】 前記第１および第２のドライバトランジ
スタにおいて、１μＡのドレイン電流を流すためのしき
い値Ｖｔｈｅｆｆ（Ｄｒｉｖｅｒ）は、前記電源ノード
に供給される電圧をＶｃｃ、前記第１および第２の高抵
抗負荷の抵抗値をＲ、前記第１または第２のドライバト
ランジスタに流れるドレイン電流の大きさを１０倍にす
るために必要なゲート電圧の変化量をＳと表わすとき、
以下の式（１）を満たすように設定された、請求項１に
記載のスタティック型半導体メモリセル。 【数１】 - 【請求項３】 前記第１および第２のカットトランジス
タにおいて、１μＡのドレイン電流を流すためのしきい
値Ｖｔｈｅｆｆ（Ｃｕｔ）は、前記第１および第２のバ
イポーラトランジスタに流れるエミッタ電流の大きさを
Ｉｅ、前記第１および第２のバイポーラトランジスタの
電流増幅率をｈＦＥ、前記第１および第２のアクセスト
ランジスタのしきい値をＶｔｈｅｆｆ（Ａｃ）と表わす
とき、以下の式（２）および式（３）を満たすように設
定された、請求項２に記載のスタティック型半導体メモ
リセル。 【数２】 【数３】 - 【請求項４】 前記第１のカットトランジスタのしきい
値は、オフ状態において、前記第１の高抵抗負荷とオフ
状態の前記第１のアクセストランジスタのいずれに流れ
る電流よりも大きな電流が流れ、かつ、前記第１の記憶
ノードにハイレベルのデータを書込むときには前記第１
の記憶ノードの電位をハイレベルに保持するように設定
され、 前記第２のカットトランジスタのしきい値は、オフ状態
において、前記第２の高抵抗負荷とオフ状態の前記第２
のアクセストランジスタのいずれに流れる電流よりも大
きな電流が流れ、かつ、前記第２の記憶ノードにハイレ
ベルのデータを書込むときには前記第２の記憶ノードの
電位をハイレベルに保持するように設定された、請求項
１に記載のスタティック型半導体メモリセル。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9191430A JPH1139878A (ja) | 1997-07-16 | 1997-07-16 | スタティック型半導体メモリセル |
| US09/019,560 US5963470A (en) | 1997-07-16 | 1998-02-06 | Static semiconductor memory cell with improved data retention stability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9191430A JPH1139878A (ja) | 1997-07-16 | 1997-07-16 | スタティック型半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1139878A true JPH1139878A (ja) | 1999-02-12 |
Family
ID=16274492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9191430A Withdrawn JPH1139878A (ja) | 1997-07-16 | 1997-07-16 | スタティック型半導体メモリセル |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5963470A (ja) |
| JP (1) | JPH1139878A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100555534B1 (ko) * | 2003-12-03 | 2006-03-03 | 삼성전자주식회사 | 인액티브 위크 프리차아징 및 이퀄라이징 스킴을 채용한프리차아지 회로, 이를 포함하는 메모리 장치 및 그프리차아지 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868628A (en) * | 1984-08-22 | 1989-09-19 | Signetics Corporation | CMOS RAM with merged bipolar transistor |
| KR960012252B1 (ko) * | 1993-03-05 | 1996-09-18 | 삼성전자 주식회사 | 반도체 메모리장치 |
| JP3085073B2 (ja) * | 1994-01-24 | 2000-09-04 | 富士通株式会社 | スタティックｒａｍ |
| JPH10154393A (ja) * | 1996-11-22 | 1998-06-09 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
-
1997
- 1997-07-16 JP JP9191430A patent/JPH1139878A/ja not_active Withdrawn
-
1998
- 1998-02-06 US US09/019,560 patent/US5963470A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5963470A (en) | 1999-10-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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