KR100274735B1

KR100274735B1 - 스태틱형 반도체 기억장치 및 그 테스트방법

Info

Publication number: KR100274735B1
Application number: KR1019970016939A
Authority: KR
Inventors: 히데키 카와무라
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1996-11-14
Filing date: 1997-04-28
Publication date: 2000-12-15
Also published as: DE19730347A1; DE19730347B4; JPH10144096A; KR19980041720A; US5963490A

Abstract

본 발명은 테스트 코스트를 삭감하는 것에 관한 것이다. 테스트 실시시에는 노드N1의 전위를 「H」레벨로 한다. 따라서, 테스트 실시시에는 전원전압 공급선PL2에는 전원(41)으로부터의 전원전압을 강압회로(81)에 의해 강압한 전압이 부여된다. 한편, 통상 사용할 때에는 노드N1의 전위를 「L」레벨로 한다. 이 경우에는 전원전압 공급선PL2에는 전원(41)으로부터의 전원전압이 부여된다. 전원전압 공급선PL2는 메모리 셀의 부하소자에 접속되어 있고, 테스트 실시시에는 메모리 셀의 부하소자에 부여되는 전압은 통상 사용할 때보다도 작다. 이 때문에, 메모리 셀의 2개의 기억노드의 전위 차를 통상 사용할 때보다도 작게 할 수 있다. 이것에 의해서, SRAM이 저온환경하에 놓여진 상태와 동등한 상태를 실현할 수 있다.

Description

스태틱형 반도체 기억장치 및 그 테스트방법{STATIC-TYPE SEMICONDUCTOR MEMORY DEVICE AND TESTING METHOD THEREFOR}

본 발명은 스태틱형 반도체 기억장치 및 그 테스트 방법에 관한 것으로, 특히 저온 테스트 환경과 동등한 상태를 항온 또는 고온에서 실현할 수 있는 스태틱형 반도체 기억장치 및 그 테스트 방법에 관한 것이다.

도31은 종래의 스태틱형 반도체 기억장치로서의 스태틱·랜덤·액세스·메모리 (이하, SRAM이라 한다)의 메모리 셀의 세부를 도시하는 회로도이다. 도31를 참조하면, 종래의 SRAM의 메모리 셀은 드라이버 트랜지스터(57), (59), 액세스 트랜지스터(53), (55) 및 고저항소자(61), (63)를 구비한다. 비트선BL에는 비트선 부하로서의 NMOS 트랜지스터(43)가 접속되고, 비트선/BL에는 비트선 부하로서의 NMOS 트랜지스터(45)가 접속된다.

리드동작에 대해서 설명한다. 기억노드SN1이 「H(high)」레벨이고, 기억노드SN2의 전위가 「L(low)」레벨인 경우에 대해서 고려한다. 이때, 드라이버 트랜지스터(57)는 비도통상태에 있고, 드라이버 트랜지스터(59)는 도통상태에 있다. 워드선WL의 전위가 「L」레벨로 비선택의 상태에 있는 경우를 고려하면, 액세스 트랜지스터(53), (55)는 함께 비도통상태에 있다. 여기에서, 워드선WL의 전위가 「H」레벨로 선택된 상태로 변화하면 액세스 트랜지스터(53), (55)는 함께 도통상태로 된다.

그리고, 전원(41)→NMOS 트랜지스터(45)→비트선/BL→액세스 트랜지스터(55)→드라이버 트랜지스터(59)→접지(65)의 경로로 직류전류 즉, 컬럼전류가 발생한다. 이때, 순간적으로 유입된 컬럼전류에 의해 드라이버 트랜지스터(59)의 소오스인 접지(65)의 전위레벨이 상승하고, 결과적으로 「L」레벨인 기억노드SN2의 전위도 약간 상승한다. 이 상승한 전위를 v1, 드라이버 트랜지스터(59)의 온저항에 의한 드라이버 트랜지스터(59)의 드레인전위를 v0으로 하면, 워드선WL이 상승한 순간의 기억노드SN2의 전위는 「v0+v1」로 된다. 그리고, 일정시간 경과후의 전위는 「v0」로 떨어진다.

또, 드라이버 트랜지스터(57)는 게이트전위인 기억노드SN2의 전위가 약간 상승하는 것에 의해, 비도통상태에서 조금씩이지만 도통상태로 된다. 이 때문에, 「H」레벨인 기억노드SN1의 전위가 내려가 버린다. 이 강하분의 전위를 v2로 하면, 워드선WL이 상승한 순간의 기억노드SN1의 전위는 「전원전압Vcc-v2」로 된다. 그리고, 일정시간 경과후의 기억노드SN1의 전위는 「전원전압Vcc-Vth」로 떨어진다. 또한, Vth는 NMOS 트랜지스터(43)의 스레쉬홀드값 전압 및 액세스 트랜지스터(53)의 스레쉬홀드값 전압중 높은 쪽의 스레쉬홀드값 전압이다.

여기에서, 데이터 유지시의 전원전압을 Vhold로 하면 워드선WL이 상승한 순간의 기억노드SN1의 전위 「Vhold-v2」와 기억노드SN2의 전위 「V0+v1」의 대소관계에 의해 데이터 유지특성이 결정된다. 즉, 기억노드SN1의 전위 「Vhold-v2」가 기억노드SN2의 전위 「V0+v1」보다도 큰 경우 데이터는 정상으로 유지된다. 반대로, 기억노드SN1의 전위 「Vhold-v2」가 기억노드SN2의 전위 「V0+v1」보다도 작은 경우 유지데이터는 반전한다.

이상과 같이, 메모리 셀의 데이터유지에 대해서는 기억노드SN1의 전위와 기억노드SN2의 전위차가 작아진 때 즉, 워드선WL이 상승한 순간이 가장 엄격한 상태이다 (메모리 셀이 불안정하게 되는 제1의 요인). 또, 데이터 유지시는 소비전류를 작게하기 위해 데이터 유지시의 전원전압Vhold를 낮게하는 일이 있다. 이 경우, 기억노드SN1의 전위와 기억노드SN2의 전위차는 더욱 작아져 데이터반전이 일어나기 쉬운 상태로 된다 (메모리 셀이 불안정하게 되는 제2의 요인). 더욱이, 전위가 「H」레벨로 유지되어 있는 기억노드SN1에 미소한 결함 등에 기인하는 미소한 누설전류가 있는 경우, 보다 한층 데이터반전이 일어나기 쉽다 (메모리 셀이 불안정하게 되는 제3의 요인). 또, 저온하에 있어서는 더욱 메모리 셀은 불안정하게 된다 (메모리 셀이 불안정하게 되는 제4의 요인). 메모리 셀이 저온하에서 불안정하게 되는 원인에 대해서 상세하게 설명한다. 전원(41)으로부터 공급되는 전원전압의 변화와 고저항소자(61)를 거쳐서 전원(41)으로부터 전원전압이 부여되는 기억노드SN1 (「H」레벨의 전위로 설정되는 쪽의 기억노드)의 전위변화는 일치하지 않는다. 즉, 기억노드SN1의 전위는 고저항소자(61)의 저항값R과 기억노드SN1의 용량값C의 곱으로 표시되는 시정수RC를 가지고 천이한다.

도32는 「H」레벨로 설정되어 있는 기억노드SN1의 항온에 있어서의 전위변화를 설명하기 위한 도이다. 도32를 참조하면, 전원전압Vcc가 「VccH」레벨에서 「VccL」레벨로 변화한 경우, 이 전원전압의 변화에 따라서 기억노드SN1의 전위도 변화한다. 전원전압이 「VccL」레벨에서 「VccH」레벨로 변화한 경우도 마찬가지이다. 즉, 항온에서는 전원(41)에서 공급되는 전원전압의 변화와 「H」레벨로 설정되어 있는 기억노드SN1의 전위변화는 거의 일치한다. 여기에서, 고저항소자(61), (63)는 일반적으로 폴리실리콘으로 형성된다. 이 폴리실리콘은 도전성에 온도특성을 갖고 있고, 온도가 낮은 만큼 저항값이 크게 된다. 따라서, 「H」레벨로 설정되어 있는 기억노드SN1의 전위는 온도가 낮은 만큼 전원(41)에서 공급되는 전원전압의 변화보다 긴 시간(RC)을 거쳐서 천이한다.

도33은 「H」레벨로 설정되어 있는 기억노드SN1의 저온에 있어서의 전위변화를 설명하기 위한 도이다. 도33을 참조하면, 전원(41)에서 공급되는 전원전압이 「VccH」레벨에서 「VccL」레벨로 변화한 경우, 기억노드SN1의 전위는 전원전압Vcc의 변화보다도 천천히 변화한다. 전원전압Vcc가 「VccL」레벨에서 「VccH」레벨로 변화한 경우도 마찬가지이다. 즉, 저온에서 「H」레벨로 설정되어 있는 기억노드SN1의 전위는 전원전압Vcc보다도 긴 시간 (RC)을 거쳐서 천이한다. 이 때문에, 기억노드SN1의 전위가 「VccL」레벨에서 「VccH」레벨로 천이중에 즉, 기억노드SN1의 전위가 「VccH」레벨까지 상승하지 않는 동안에, 워드선WL이 「H」레벨로 되어 메모리 셀이 선택상태로 되면 메모리 셀에 컬럼전류가 유입되어 메모리 셀은 가장 불안정한 상태로 된다.

통상, 메모리 셀은 상술한 바와 같은 불안정한 상태에서도 충분히 데이터를 유지할 수 있도록 충분한 마진을 가지고 설계되어 있다. 그러나, 실제로는 상술한 요인에 의해 데이터유지 불량이 발생하기 때문에, 이와 같은 불량 메모리 셀을 갖는 SRAM을 제거할 필요가 있다. 여기에서, 상술한 4개의 요인에 의해서 발생하는 데이터유지 불량을 「저온홀드불량」이라 부르기로 한다. 이와 같은 저온홀드불량으로 되는 메모리 셀을 갖는 SRAM을 제거하기 위해 실제로 저온의 테스트환경을 실현하고 그 환경하에서 테스트를 실시한다.

도33를 참조하여 이와 같은 저온환경하에서 실행하는 테스트에 대해서 상세하게 설명한다. 저온하에 있어서, 시각T0에서 전원전압Vcc를 「VccL」레벨에서 「VccH」레벨로 변화시킨다. 그리고, 메모리 셀을 선택상태로 하고 컬럼전류를 유입한다. 또한, 기억노드의 전위가 리드가능한 레벨로 상승한 후 메모리 셀에서 데이터를 리드한다. 이 리드한 데이터와 SRAM을 저온하에 두기 전의 항온에서의 라이트데이터를 비교하여 저온홀드불량이 발생하는지 발생하지 않는지 판정한다.

이상과 같이, 종래의 SRAM에서는 저온홀드불량에 대해서 실제로 저온의 테스트환경을 실현하고, 그 환경하에서 테스트를 실시하지 않으면 안되었다. 이 때문에, 저온의 테스트환경을 실현하기 위해 많은 비용을 필요로 한다는 문제점이 있었다.

본 발명은 이상과 같은 문제점을 해결하기 위해 이루어진 것으로, 저온의 테스트환경을 만드는 일 없이, 항온 또는 그 이상의 고온하에서 저온의 테스트환경과 동등한 상태를 실현할 수 있는 스태틱형 반도체 기억장치를 제공하는 것을 목적으로 한다.

본 발명의 다른 목적은 저온홀드불량을 항온 또는 고온에서 검지할 수 있는 스태틱 반도체 기억장치를 제공하는 것이다.

본 발명의 스태틱형 반도체 기억장치는 복수의 메모리 셀, 상태변경 검지수단 및 전원전압 선택수단을 구비한다. 각 메모리 셀은 서로 다른 레벨의 전위로 설정되는 제1 및 제2의 기억노드를 갖는다. 상태변경 검지수단은 상태변경을 검지한다. 전원전압 선택수단은 상태변경 검지수단이 상태변경을 검지하지 않는 때는 제1의 전원전압을 복수의 메모리 셀에 부여한다. 또한, 전원전압 선택수단은 상태변경 검지수단이 상태변경을 검지한 때는 제1의 전원전압과 다른 레벨의 제2의 전원전압을 복수의 메모리 셀에 부여한다. 제1 및 제2의 전원전압은 메모리 셀의 제1 또는 제2의 기억노드의 전위를, 기억하는 정보에 따른 레벨로 설정하기 위한 것이다.

또, 본 발명의 스태틱형 반도체 기억장치는 복수의 비트선 쌍을 또 구비한다. 메모리 셀은 제1의 인버터, 제2의 인버터, 제1의 트랜스퍼 게이트, 제2의 트랜스퍼 게이트를 포함한다. 제1의 인버터의 입력노드는 제1의 기억노드에 접속되고, 출력노드는 제2의 기억노드에 접속된다. 제2의 인버터의 입력노드는 제2의 기억노드에 접속되고, 출력노드는 제1의 기억노드에 접속된다. 제1의 트랜스퍼 게이트는 제1의 기억노드와 비트선 쌍을 구성하는 한쪽 비트선 사이에 마련된다. 제2의 트랜스퍼 게이트는 제2의 기억노드와 비트선 쌍을 구성하는 다른 쪽 비트선 사이에 마련된다.

또, 본 발명의 스태틱형 반도체 기억장치는 제1의 라인/제2의 라인을 또 구비한다. 제1의 라인에는 제1의 전원전압이 부여된다. 제2의 라인은 제1 또는 제2의 전원전압을 복수의 메모리 셀에 공급하기 위한 것이다. 전원전압 선택수단은 접속/분리수단과 강압수단을 포함한다. 접속/분리수단은 제1의 라인과 제2의 라인의 접속 또는 분리를 실행한다. 강압수단은 제1의 라인과 제2의 라인 사이에 마련되고 제1의 전원전압을 강압한 제2의 전원전압을 제2의 라인에 부여한다. 접속/분리수단은, 상태변경 검지수단이 상태변경을 검지하지 않는 때는 제1의 라인과 제2의 라인을 접속한다. 또, 접속/분리수단은 상태변경 검지수단이 상태변경을 검지하는 때는 제1의 라인과 제2의 라인을 분리한다.

또, 본 발명의 스태틱형 반도체 기억장치는 단자를 또 구비한다. 이 단자는 상태변경을 지시하기 위해 사용된다. 상태변경할 때는 단자에 제1 및 제2의 전원전압보다 레벨이 높은 슈퍼 하이레벨 전압이 인가된다. 상태변경 검지수단은 단자에 슈퍼 하이레벨 전압이 인가된 때 상태변경을 검지한다.

또, 본 발명의 스태틱형 반도체 기억장치의 테스트방법은 서로 다른 레벨의 전위로 설정되어 있는 제1 및 제2의 기억노드를 갖는 스태틱형 반도체 기억장치의 테스트방법이다. 이 스태틱형 반도체 기억장치의 테스트방법은 제1 및 제2의 기억노드의 전위차를 통상 사용할 때의 제1 및 제2의 기억노드의 전위차보다 작게하는 단계 및 제1 및 제2의 기억노드에 전류를 유입하는 단계를 포함한다.

도1은 본 발명의 실시예에 의한 SRAM의 전체 구성을 개략적으로 도시하는블럭도

도2는 도1의 메모리 셀 어레이 및 그의 주변부를 개략적으로 도시하는블럭도

도3은 도2의 메모리 셀의 세부를 도시하는 회로도

도4는 도2의 메모리 셀의 다른 예의 세부를 도시하는 회로도

도5는 도2의 메모리 셀의 또 다른 예의 세부를 도시하는 회로도

도6은 본 발명의 실시예에 의한 SRAM의 동작 타이밍을 도시하는 도

도7은 도1의 전원전압 선택회로의 세부를 도시하는 회로도

도8은 도7의 상태변경 검지회로(77) 및 전원전압 선택회로(79)의 동작을 설명하기 위한 타이밍도

도9는 도7의 상태변경 검지회로의 세부를 도시하는 회로도

도10은 도9의 상태변경 검지회로(77) 및 전원전압 선택회로(79)의 동작을 설명하기 위한 타이밍도

도11은 도7의 강압회로(81)의 다른 예의 세부를 도시하는 회로도

도12는 도7의 강압회로(81)의 또 다른 예의 세부를 도시하는 회로도

도13은 도7의 강압회로(81)의 또 다른 예의 세부를 도시하는 회로도

도14는 도7의 강압회로(81)의 또 다른 예의 세부를 도시하는 회로도

도15는 도7의 강압회로(81)의 또 다른 예의 세부를 도시하는 회로도

도16은 도7의 강압회로(81)의 또 다른 예의 세부를 도시하는 회로도

도17은 도7의 강압회로(81)의 또 다른 예의 세부를 도시하는 회로도

도18은 도7의 강압회로(81)의 또 다른 예의 세부를 도시하는 회로도

도19는 도7의 강압회로(81)의 또 다른 예의 세부를 도시하는 회로도

도20은 도7의 강압회로(81)의 또 다른 예의 세부를 도시하는 회로도

도21은 도7의 강압회로(81)의 또 다른 예의 세부를 도시하는 회로도

도22는 도7의 강압회로(81)의 또 다른 예의 세부를 도시하는 회로도

도23은 도7의 강압회로(81)의 또 다른 예의 세부를 도시하는 회로도

도24는 도7의 강압회로(81)의 또 다른 예의 세부를 도시하는 회로도

도25는 도7의 상태변경 검지회로(77)의 다른 예의 세부를 도시하는 회로도

도26은 도25의 상태변경 검지회로(77) 및 전원전압 선택회로(79)의 동작을 설명하기 위한 타이밍도

도27은 도7의 상태변경 검지회로(77)의 또 다른 예의 세부를 도시하는 회로도

도28은 도27의 상태변경 검지회로(77) 및 전원전압 선택회로(79)의 동작을 설명하기 위한 타이밍도

도29는 도7의 상태변경 검지회로(77)의 또 다른 예의 세부를 도시하는 회로도

도30은 도29의 상태변경 검지회로(77) 및 전원전압 선택회로(79)의 동작을 설명하기 위한 타이밍도

도31은 종래의 SRAM의 메모리 셀의 세부를 도시하는 회로도

도32는 종래의 SRAM의 항온에 있어서의 기억노드(SN1)의 전위변화를 설명하기 위한 도

도33은 종래의 SRAM의 저온에 있어서의 기억노드(SN1)의 전위변화를 설명하기 위한 도

도면의 주요 부분에 대한 부호의 설명

1, 3 : 어드레스 입력단자 5 : CS 입력단자

7 : /CS입력단자 9 : /WE입력단자

11 : /OE입력단자 13 : 데이터 출력단자

15 : 데이터 입력단자 17 : 행 어드레스 버퍼

19 : 행 디코더 21 : 비트선 부하군

23 : 메모리 셀 어레이 25 : 멀티플렉서

27 : 행 디코더 29 : 행 어드레스 버퍼

31 : 리드/라이트 제어회로 33 : 센스앰프

35 : 출력데어터 버퍼 37 : 라이트버퍼

39 : 입력 데이터 버퍼 40 : 데이터 출력제어회로

43∼49, 85∼89, 103∼109 : NMOS 트랜지스터

41 : 전원 51a∼51d : 메모리 셀

53, 55 : 액세스 트랜지스터 57, 59 : 드라이버 트랜지스터

61, 63 : 고저항소자 65 : 접지

69, 71∼83, 91, 93, 123∼133 : PMOS 트랜지스터

73, 75 : 박막 트랜지스터 (TFT) 77 : 상태변경 검지회로

79 : 전원전압 선택회로 81 : 강압회로

64, 66, 95, 97 : 인버터 99 : 캐패시터

101 : SP입력단자 111∼121 : PN접합 다이오드

135∼145 : NPN형 바이폴라 트랜지스터

147∼157 : PNP형 바이폴라 트랜지스터

도1은 본 발명의 실시예에 의한 스태틱형 반도체 기억장치로서의 SRAM의 전체구성을 개략적으로 도시하는 블록도이다. 도1를 참조하면, 이 SRAM은 어드레스 입력단자군(1), (3), CS입력단자(5), /CS입력단자(7), /WE입력단자(9), /OE입력단자(11), 데이터 출력단자(13), 데이터 입력단자(15), SP입력단자(101), 행 어드레스 버퍼(17), 행 디코더(19), 비트선 부하군(21), 메모리 셀 어레이(23), 멀티플렉서(25), 열 디코더(27), 열 어드레스 버퍼(29), 리드/라이트 제어회로(31), 센스앰프(33), 출력데이터 버퍼(35), 라이트 버퍼(37), 전원전압 선택회로(79), 상태변경 검지회로(77), 입력데이터 버퍼(39) 및 데이터 출력제어회로(40)를 구비한다. 또한, CS입력단자(5), /CS입력단자(7), /OE입력단자(11) 및 데이터 출력제어회로(40)는 반드시 마련될 필요는 없다.

어드레스 입력단자군(1)에는 행 어드레스 신호가 부여된다. 행 어드레스 버퍼(17)는 행 어드레스 신호를 증폭 또는 반전하기 위한 것이다. 행 디코더(19)는 어드레스 입력단자군(1)에 부여된 행 어드레스 신호를 복합화하기 위한 것이다. 어드레스 입력단자군(3)에는 열 어드레스 신호가 부여된다. 열 어드레스 버퍼(29)는 열 어드레스 신호를 증폭 또는 반전하기 위한 것이다. 열 디코더(27)는 어드레스 입력단자군(3)에 부여된 열 어드레스 신호를 복합화하기 위한 것이다. 메모리 셀 어레이(23)에는 정보를 기억하는 메모리 셀 (도시하지 않음)이 매트릭스 형상으로 배열되어 있다.

센스앰프(33)는 작은 진폭의 리드전압을 감지·증폭하기 위한 것이다. 출력데이터버퍼(35)는 센스앰프(33)의 출력을 또 외부로 인출하는 레벨까지 증폭하기 위한 것이다. 데이터 출력제어회로(40)는 /OE입력단자(11)로부터 입력되는 출력 인에이블신호(출력제어신호) /OE가 「L」레벨로 된 때, 출력데이터버퍼(35)의 출력을 데이터 출력단자(13)에 부여한다. 그리고, 데이터 출력단자(13)로부터는 출력데이터버퍼(35)로부터의 출력 즉, 출력데이터Do가 출력된다. 데이터 입력단자(15)로부터는 라이트데이터Di가 입력된다. 입력데이터버퍼(39)는 데이터 입력단자(15)에 부여된 신호 (라이트데이터Di)를 증폭하기 위한 것이다. 라이트데이터 버퍼(37)는 입력데이터 버퍼(39)에서 증폭된 데이터Di를 메모리 셀에 라이트하기 위한 데이터로 변환하기 위한 것이다.

CS입력단자(5)에는 칩 선택신호CS가 입력된다. 칩 선택신호CS가「H」레벨인 때에 칩(SRAM)은 선택상태로 된다. /CS입력단자(7)에는 칩 선택신호/CS가 입력된다. 칩 선택신호/CS가 「L」레벨일 때에 칩(SRAM)은 선택상태로 된다. /WE입력단자(9)에는 라이트 인에이블신호 (리드/라이트 제어신호)/WE가 입력된다. 라이트 인에이블신호/WE가「L」레벨일 때에 메모리 셀로 데이터를 라이트할 수 있는 상태로 되고, 라이트 인에이블신호/WE가 「H」레벨일 때에 메모리 셀로부터 데이터를 리드할 수 있는 상태로 된다. 리드/라이트 제어회로(31)는 칩 선택/비선택 및 데이터 리드모드/데이터 라이트모드에 따라서 센스앰프(33), 출력데이터버퍼(35) 및 라이트버퍼(37) 등을 제어하기 위한 것이다. 비트선 부하군(21)은 메모리 셀 어레이(23)의 비트선 (도시하지 않음)을 소정 전위로 설정하기 위한 것이다. 즉, 비트선 부하군(21)은 비트선을 프리챠지한다.

도2는 도1의 SRAM에 있어서, 메모리 셀 어레이(23) 및 그 주변부를 개략적으로 도시하는 블록도이다. 또한, 도1과 마찬가지의 부분에 대해서는 동일 참조부호를 붙이고 그 설명은 생략한다. 도2를 참조하면, 메모리 셀 어레이(23)는 비트선BL, /BL과 워드선WL의 교차부에 배치된 메모리 셀(51a)∼(51d)를 포함한다. 여기에서 도2에 있어서, 설명을 위해 2행 2열의 구성의 메모리 셀을 도시하고 있지만, 이것 보다 많은 복수의 행 및 복수의 열의 구성의 메모리 셀 어레이이어도 좋다.

비트선 부하군(21)은 메모리 셀 어레이(23)의 비트선BL과 전원(41)으로부터 전원전압Vcc가 부여되는 노드 사이에 마련되는 NMOS 트랜지스터(43) 및 메모리 셀 어레이(23)의 비트선/BL과 전원(41)으로부터 전원전압Vcc가 부여되는 노드 사이에 마련되는 NMOS 트랜지스터(45)를 포함한다. NMOS 트랜지스터(43), (45)의 게이트에는 전원(41)으로부터 전원전압Vcc가 부여된다. 또한, 전원(41)은 외부전원이다.

멀티플렉서(25)는 메모리 셀 어레이(23)의 비트선BL과 입출력선IO 사이에 마련되는 NMOS 트랜지스터(47)와 메모리 셀 어레이(23)의 비트선/BL과 입출력선/IO 사이에 마련되는 NMOS 트랜지스터(49)를 포함한다. 열 디코더(27)는 NMOS 트랜지스터(47), (49)의 게이트에 접속된다. 행 디코더(19)는 워드선WL과 접속된다. 센스앰프(33)에는 입출력선 쌍IO, /IO가 접속되고, 센스앰프(33)는 입출력선 쌍IO, /IO의 전위차를 감지·증폭한다.

센스앰프(33)의 출력노드는 출력데이터버퍼(35)의 입력노드에 접속된다. 출력데이터버퍼(35)는 센스앰프(33)의 출력을 증폭하여 출력데이터Do로 한다. 출력데이타Do는 출력 인에이블신호/OE에 따라서 데이터 출력단자(13)로부터 외부로 출력된다. 입력데이터버퍼(39)의 입력노드는 데이터 입력단자(15)에 접속되고, 입력데이타버퍼(39)의 출력노드는 라이트버퍼(37)의 입력노드에 접속된다. 라이트버퍼(37)의 출력노드는 입출력선 쌍IO, /IO에 접속된다.

도3은 도2의 메모리 셀(51a)∼(51d)의 1예인 고저항 부하형 메모리 셀의 세부를 도시하는 회로도이다. 도3을 참조하면, 고저항형 부하형 메모리 셀은 고저항소자(61), (63), 액세스 트랜지스터(53), (55) 및 드라이버 트랜지스터(57), (59)를 포함한다. 고저항소자(61) 및 NMOS 트랜지스터(57)는 인버터(64)를 구성하고, 고저항소자(63) 및 NMOS 트랜지스터(59)는 인버터(66)를 구성한다. 고저항소자(61)는 전원전압 공급선PL2와 기억노드SN1 사이에 접속된다. 고저항소자(63)는 전원전압 공급선PL2와 기억노드SN2 사이에 접속된다. 드라이버 트랜지스터(57)는 기억노드SN1과 접지(65)로부터 접지전압이 부여되는 노드 사이에 접속된다. 드라이버 트랜지스터(57)의 게이트는 기억노드SN2에 접속된다. 드라이버 트랜지스터(59)는 기억노드SN2와 접지(65)로부터 접지전압이 부여되는 노드 사이에 접속된다. 드라이버 트랜지스터(59)의 게이트는 기억노드SN1에 접속된다. 액세스 트랜지스터(53)는 비트선BL과 기억노드SN1 사이에 접속된다. 액세스 트랜지스터(53)의 게이트는 워드선WL에 접속된다. 액세스 트랜지스터(55)는 비트선/BL과 기억노드SN2 사이에 접속된다. 액세스 트랜지스터(55)의 게이트는 워드선WL에 접속된다. 여기에서, 드라이버 트랜지스터(57), (59) 및 액세스 트랜지스터(53), (55)는 NMOS 트랜지스터이다.

도4는 도2의 메모리 셀(51a)∼(51d)의 다른 1예인 CMOS형 메모리 셀의 세부를 도시하는 회로도이다. 또한, 도3과 마찬가지의 부분에 대해서는 동일 참조부호를 붙이고 그 설명은 생략한다. 도4를 참조하면, CMOS형 메모리 셀은 PMOS 트랜지스터(69), (71), 드라이버 트랜지스터(57), (59) 및 액세스 트랜지스터(53), (55)를 포함한다. PMOS 트랜지스터(69) 및 NMOS 트랜지스터(57)는 인버터(64)를 구성하고, PMOS 트랜지스터(71) 및 NMOS 트랜지스터(59)는 인버터(66)를 구성한다. PMOS 트랜지스터(69)는 전원전압 공급선PL2와 기억노드SN1 사이에 접속된다. PMOS 트랜지스터(69)의 게이트는 기억노드SN2에 접속된다. PMOS 트랜지스터(71)는 전원전압 공급선PL2와 기억노드SN2 사이에 접속된다. PMOS 트랜지스터(71)의 게이트는 기억노드SN1에 접속된다.

도5는 도2의 메모리 셀(51a)∼(51d)의 또 다른 1예인 TFT형 메모리 셀의 세부를 도시하는 회로도이다. 또한, 도4와 마찬가지의 부분에 대해서는 동일 참조부호를 붙이고 그 설명은 생략한다. 도5를 참조하면, TFT형 메모리 셀은 박막 트랜지스터 (이하, 「TFT」라 한다) (73), (75), 드라이버 트랜지스터(57), (59) 및 액세스 트랜지스터(53), (55)를 포함한다. TFT(73) 및 NMOS 트랜지스터(57)는 인버터(64)를 구성하고,TFT(75) 및 NMOS 트랜지스터(59)는 인버터(66)를 구성한다. TFT(73)는 전원전압 공급선PL2와 기억노드SN1 사이에 접속된다. TFT(73)의 게이트는 기억노드SN2에 접속된다. TFT(75)는 전원전압 공급선PL2와 기억노드SN2 사이에 접속된다. TFT(75)의 게이트는 기억노드SN1에 접속된다. 여기에서, TFT(73), (75)는 P형이다.

도6은 본 발명의 실시예에 의한 SRAM의 동작타이밍을 도시하는 도이다. 도1 및 도2를 참조하면, 도6은 시각t0 부근에서 부여되는 어드레스신호 (열 어드레스신호, 행 어드레스신호)Ai, 시각t1 부근에 있어서의 어드레스버퍼 (열 어드레스버퍼(29), 행 어드레스버퍼(17))로부터의 출력AB, 시각t2 부근에 있어서의 워드선WL의 전위WL, 시각t3 부근에 있어서의 입출력선IO, /IO의 전위I/O, 시각t4 부근에 있어서의 센스앰프(33)로부터의 출력SA 및 시각t5 부근에서 외부로 출력되는 데이터Do를 도시하고 있다. 또한, 도6는 리드동작의 경우의 타이밍을 도시하고 있다. 또, 횡축은 시간을 나타내고 종축은 전위를 나타낸다.

도1 및 도2를 참조하면, 예를들면, 메모리 셀(51a)를 선택하는 경우에는 행 어드레스 입력단자군(1)으로부터 선택하고 싶은 메모리 셀(51a)이 위치하는 행에 대응한 행 어드레스 신호가 입력된다. 그리고, 행 디코더(19)는 선택하고 싶은 메모리 셀(51a)가 접속된 워드선WL를 선택레벨 (예를들면, 「H」레벨)로 하고, 다른 워드선WL를 비선택레벨 (예를들면, 「L」레벨)로 한다. 이와 같이 해서, 선택하고 싶은 메모리 셀(51a)에 대응하는 행이 선택된다.

열의 선택에 대해서 설명한다. 어드레스 입력단자군(3)으로부터 선택하고 싶은 메모리 셀(51a)이 접속된 비트선 쌍BL, /BL이 위치하는 열에 대응한 열 어드레스 신호가 입력된다. 그리고, 열 디코더(27)는 선택하고 싶은 메모리 셀(51a)이 접속된 비트선 쌍BL, /BL에 대응하는 NMOS 트랜지스터(47), (49)의 게이트에 「H」레벨의 신호를 부여한다. 이것에 의해서, 선택하고 싶은 메모리 셀(51a)이 접속되는 비트선 쌍BL, /BL에 대응하는 NMOS 트랜지스터(47), (49)만이 온으로 되고, 선택하고 싶은 메모리 셀(51a)가 접속되는 비트선 쌍BL, /BL과 입출력선 쌍IO, /IO가 접속된다.

다른 비트선 쌍BL, /BL에 대응하는 NMOS 트랜지스터(47), (49)에는 「L」레벨신호의 신호가 부여되어 있고, 다른 비트선 쌍BL, /BL에 대응하는 NMOS 트랜지스터(47), (49)는 오프로 되어 있다. 이 때문에, 다른 비트선 쌍BL, /BL과 입출력선 쌍IO, /IO는 분리된 상태로 되어 있다. 이와 같이 해서 열이 선택된다. 다른 메모리 셀(51b)∼(51d)을 선택하는 경우도 마찬가지이다.

도2 및 도3를 참조하여 선택된 메모리 셀(51a)의 리드동작에 대해서 설명한다. 선택된 메모리 셀(51a)의 기억노드SN1이 「H」레벨이고, 기억노드SN2가 「L」레벨인 것으로 한다. 이 때, 메모리 셀(51a)의 한쪽의 드라이버 트랜지스터(57)는 비도통상태에 있고, 다른 쪽의 드라이버 트랜지스터(59)는 도통상태에 있다. 메모리 셀(51a)에 접속되는 워드선WL이 「H」레벨로 선택된 상태에 있으므로, 메모리 셀(51a)의 액세스 트랜지스터(53), (55)는 함께 도통상태에 있다. 따라서, 전원(41)→NMOS 트랜지스터(45)→비트선/BL→액세스 트랜지스터(55)→드라이버 트랜지스터(59)→접지(65)의 경로로 직류전류가 발생한다. 그러나, 이미 한쪽의 경로 즉, 전원(41)→NMOS 트랜지스터(43)→비트선BL→액세스 트랜지스터(53)→드라이버 트랜지스터(57)→접지(65)의 경로에서는 드라이버 트랜지스터(57)가 비도통상태이므로 직류전류는 흐르지 않는다.

이때, 직류전류가 흐르지 않는 쪽의 비트선BL의 전위는 NMOS 트랜지스터 (비트선 부하 트랜지스터) (43), (45)의 스레쉬홀드값 전압을 Vth로 하면, 「전원전압Vcc-Vth」로 된다. 또, 직류전류가 흐르는 쪽의 비트선/BL의 전위는 「전원전압Vcc-Vth-△V」로 된다. 왜냐하면, 직류전류가 흐르는 쪽의 비트선/BL의 전위는 드라이버 트랜지스터(59) 및 액세스 트랜지스터(55)의 도통저항과, NMOS 트랜지스터(45)의 도통저항에서 저항분할되어 「전원전압Vcc-Vth」로부터 △V만큼 저하하기 때문이다. 여기에서, △V는 비트선 진폭이라 부르고, 통상 50mV∼500mV정도이며, NMOS 트랜지스터 (비트선 부하 트랜지스터) (43), (45)의 도통저항의 크기에 의해 조정된다. 이 비트선 진폭△V는 NMOS 트랜지스터 (트랜스퍼 게이트) (47), (49)를 거쳐서 입출력선 쌍IO, /IO로 나타낸다. 입출력선 쌍IO, /IO로 나타낸 비트선 진폭△V는 센스앰프(33)에 의해 증폭되고, 더욱 출력데어터버퍼(35)에서 증폭되어 출력데이터Do로서 리드된다. 또한, 리드의 경우에는 입력데이터버퍼(39)는 리드/라이트 제어회로(31)(도1)에 의해 입출력선 쌍IO, /IO를 구동하지 않도록 하고 있다.

다음에 라이트동작에 대해서 설명한다. 로우데이터(LOW데이터)를 라이트측의 비트선으로의 전위를 강제적으로 저전위로 인하시키고, 다른 쪽의 비트선의 전위를 「전원전압Vcc-Vth」 그대로 유지하는 것에 의해 라이트를 실행한다. 예를들면, 메모리 셀(51a)의 기억노드SN1이 「H」레벨이고 기억노드SN2가 「L」레벨인 때에 메모리 셀(51a)로 반전데이터를 라이트하는 경우에 대해서 설명한다.

이 경우, 라이트버퍼(37)에 의해 한쪽의 입출력선IO를 「L」레벨로 하고, 다른 쪽의 입출력선/IO를 「전원전압Vcc-Vth」 그대로 한다. 그리고, 한쪽의 비트선BL를 「L」레벨로 하고, 다른 쪽의 비트선/BL를 「전원전압Vcc-Vth」 그대로 하는 것에 의해 라이트동작을 실행한다.

이하, 본원 발명의 특징부분에 대해서 설명한다. SRAM이 저온환경하에 놓여져 있는 경우는 메모리 셀의 기억노드SN1의 전위와 기억노드SN2의 전위차가 (도3∼도5 참조), 상온(常溫)(고온)에서의 기억노드SN1의 전위와 기억노드SN2의 전위차 보다 작게 되어 있다. 따라서, 상온 (고온)에서 저온환경하에 놓여진 SRAM과 동일한 상태를 실현하기 위해서는 상온 (고온)에서의 기억노드SN1의 전위와 기억노드SN2의 전위 차를 작게 할 필요가 있다. 이상의 것을 고려하는 것으로, 상온 (고온)에서 메모리 셀의 안정성에 관한 테스트를 실시할 때, 통상 사용할 때 보다도 메모리 셀의 기억노드SN1의 전위와 기억노드SN2의 전위 차를 작게 하면, 저온환경하에서 테스트를 실시한 때와 동등한 상태를 얻을 수 있다. 구체적으로는 테스트 실시시에 메모리 셀의 부하소자 (도3의 고저항소자(61), (63), 도4의 PMOS 트랜지스터(69), (71), 도5의 TFT(73), (75))에 부여하는 전압을 통상 사용할 때 보다도 작게 하는 것으로 저온환경하에서의 SRAM과 동등한 상태를 만들 수 있다. 이와 같이 테스트 실시시에 SRAM의 부하소자에 부여하는 전압을 작게하는 회로 (테스트 실시시에 SRAM의 상태를 변경하는 회로)가 도1의 상태변경 검지회로(77) 및 전원전압 선택회로(79)이다.

도7은 도1의 전원전압 선택회로(79)의 세부를 도시하는 회로도이다. 또한, 도1∼도5와 마찬가지의 부분에 대해서는 동일의 참조부호를 붙이고 그 설명은 생략한다. 도7를 참조하면, 전원전압 선택회로(79)는 PMOS 트랜지스터(83) 및 강압회로(81)를 포함한다. 강압회로(81)는 NMOS 트랜지스터(85), (87)를 포함한다. PMOS 트랜지스터(83)는 전원(41)으로부터 전원전압Vcc가 부여되는 전원전압 공급선PL1과 전원전압 공급선PL2 사이에 마련되고, 그 게이트는 노드N1에 접속된다. NMOS 트랜지스터(85) 및 (87)은 전원전압 공급선PL1과 전원전압 공급선PN2 사이에 직렬로 접속된다. NMOS 트랜지스터(85) 및 (87)은 다이오드 접속되어 있다.

통상 사용할 때는, 상태변경 검지회로(77)는 노드N1를 「L」레벨로 한다. 이 때문에, PMOS 트랜지스터(83)가 온하고, 전원전압 공급선PL2에 전원(41)으로부터의 전원전압Vcc가 부여된다. 한편, 테스트 실시시에는 상태변경 검지회로(77)는 노드N1를 「H」레벨로 한다. 이 때문에, PMOS 트랜지스터(83)가 오프하고, 전원전압 공급선PL2에는 강압회로(81)에 의해서 전원(41)으로부터의 전원전압Vcc를 강압한 전압이 부여된다. 여기에서, 메모리 셀에서 보면, 통상 사용할 때에 전원전압 공급선PL2에 부여되는 전원전압을 제1의 전원전압, 테스트 실시시에 전원전압 공급선PL2에 전원(41)으로부터의 전원전압Vcc를 강압해서 부여되는 전압을 제2의 전원전압으로 부를 수도 있다.

도8은 도7의 상태변경 검지회로(77) 및 전원전압 선택회로(79)의 동작을 상세하게 설명하기 위한 타이밍도이다. 이하, 도1, 도3, 도7 및 도8를 참조해서 설명한다. 시각T1까지 라이트동작을 완료시키고, 시각T1에서 라이트 인에이블신호/WE를 「H」레벨로 해 둔다. 라이트 인에이블신호/WE, 칩 선택신호CS, /CS에 대해서는 레벨이 「VIH」 이상일 때 「H」레벨이고, 레벨이 「VIL」 이하일 때 「L」레벨이다. 이하, 기억노드SN1의 전위를 「H」레벨로 하고 기억노드SN2의 전위를 「L」레벨로 설정하는 경우를 고려한다.

시각T1에서는 전원전압Vcc는 「VccH」레벨이다. 시각T1과 시각T2 사이에서는 전원전압Vcc를 「VccL」레벨(＜VccH」)로 한다. 전원전압Vcc가 「VccH」레벨에서 「VccL」레벨로 된 것에 따라서 전원전압 공급선PL2 (기억노드SN1)의 전위도 「VccH」레벨에서 「VccL」레벨로 된다. 테스트 실시 시각T3에서 상태변경 검지회로(77)는 노드N1의 전위를 「H」레벨로 한다. 즉, 노드N1의 전위를 「VccL」레벨로 한다. 이 때문에, PMOS 트랜지스터(83)는 비도통상태로 된다. PMOS 트랜지스터(83)이 비도통상태 동안은 다이오드 접속된 2개의 NMOS 트랜지스터(85), (87)에 의해서 전원(41)으로부터의 전원전압Vcc를 강압한 전압 (「VccT」레벨)이 전원전압 공급선PL2 (기억노드SN1)에 부여된다. 여기에서, NMOS 트랜지스터(85), (87)의 스레쉬홀드값 전압을 Vth (＞0)로 하면 시각T3에서 시각T4 사이에 전원전압 공급선PL2 (기억노드SN1)에 부여되는 전압의 레벨은 VccT=VccL-2Vth로 된다.

상태변경 검지회로(77)가 노드N1의 전위를 「H」레벨(「VccL」레벨)로 하고 있는 동안 (시각T3∼T4) 즉, PMOS 트랜지스터(83)이 비도통상태로 되어 있는 동안에, 워드선의 전위를 순차적으로 「H」레벨로 해 가고, 모든 메모리 셀에 컬럼전류를 유입한다. 다시 말해서, 최종적으로 모든 워드선이 선택되도록 리드동작을 실행한다. 모든 메모리 셀에 컬럼전류를 유입하기 위해 모든 워드선을 「H」레벨로 하는 리드동작은 시각T3에서 시각T4 사이에 실행되어야만 한다. 또한, 시각T3에서 시각T4 사이에 주변회로 (메모리 셀 이외의 회로)에 부여되어 있는 전원전압Vcc는 「VccL」레벨이다. 전원전압 공급선PL2에 부여되는 전압이 주변회로에 부여되는 전원전압Vcc보다 작을 때 즉, 시각T3에서 T4 사이에 메모리 셀의 안정성에 관계한 다양한 출하시험을 효율적으로 실시할 수가 있다.

시각T6까지 전원전압Vcc는 「VccH」레벨로 된다. 시각T5에서 노드N1의 전위가 「L」레벨(0V)로 되면, PMOS 트랜지스터(83)가 완전히 도통상태로 된다. 이 때문에, 전원전압 공급선PL2 (기억노드SN1)에는 「VccH」레벨의 전원전압Vcc가 부여된다. 한편, 주변회로에도 전원(41)에서 「VccH」레벨의 전원전압Vcc가 부여된다. 시각T6이후, 모든 메모리 셀에 대해서 리드동작을 실행하고, 리드된 데이터와 시각T1 이전에 라이트된 데이터를 비교하여 일치하는지 일치하지 않는지를 판정한다. 다시 말해서, 시각T6 이후에 모든 메모리 셀에 대해서 패스(pass)/페일(fail) 판정을 실행한다. 그리고, 홀드불량을 검출한다. 또한, 시각T3에서 T4 사이에는 모든 워드선을 「H」레벨로 하고, 모든 메모리 셀에 컬럼전류를 유입하기 위해 리드동작을 실행하고 있기 때문에 패스/페일 판정을 실행할 필요는 없다. 또한, 시각T3에서 T4까지가 테스트 실시기간으로 된다. 또, 시각T1∼T6 사이에 있어서 「VccH」레벨과 「VccL」레벨을 일치시켜도 상관없다.

이상과 같이, 본 발명의 실시예에 의한 SRAM에서는 테스트 실시시에 통상 사용할 때보다도 작은 전압을 전원전압 공급선PL2 (메모리 셀)에 부여하고 있다. 그리고, 기억노드SN1의 전위와 기억노드SN2의 전위 차를 통상 사용할 때 보다도 작게 하고, SRAM이 저온의 테스트 환경하에 놓여진 상태와 동등한 상태를 만들고 있다. 따라서, 본 발명의 실시예에 의한 SRAM에서는 저온의 테스트 환경을 실현할 필요가 없어 테스트에 필요한 코스트를 저감할 수 있다. 더욱이, 저온하에서 홀드불량으로 되는 메모리 셀을 상온 또는 고온하에서 검출할 수 있어 이와 같은 불량 메모리 셀을 포함하는 SRAM을 제거할 수 있다.

또한, 칩 선택신호CS는 항상 「H」레벨이고, 칩 선택신호/CS는 항상 「L」레벨이다. 라이트 인에이블신호/WE는 시각T1 이후는 항상 「H」레벨로 되어 있다. 여기에서, 칩 선택신호CS, /CS를 갖지 않는 SRAM에 대해서는 칩 선택신호CS, /CS는 고려할 필요가 없다.

도9는 도7의 상태변경 검지회로(77)의 세부를 도시하는 회로도이다. 또한, 도1 및 도7과 마찬가지의 부분에 대해서는 동일 참조부호를 붙이고 그 설명은 생략한다. 도9를 참조하면, 상태변경 검지회로(77)는 PMOS 트랜지스터(91), (93), NMOS 트랜지스터(89), 인버터(95), (97) 및 캐패시터(99)를 포함한다. PMOS 트랜지스터(91) 및 NMOS 트랜지스터(89)는 SP입력단자(101)가 접속되는 노드와 접지(65)에서 접지전압이 부여되는 노드 사이에 직렬로 접속된다. PMOS 트랜지스터(91) 및 NMOS 트랜지스터(89)의 게이트에는 전원(41)으로부터 전원전압Vcc가 부여된다. 인버터(95)는 노드N2와 노드N3 사이에 마련된다. 인버터(97)는 노드N3과 노드N1 사이에 마련된다. 캐패시터(99)는 노드N1과 접지(65)에서 접지전압이 부여되는 노드 사이에 마련된다. PMOS 트랜지스터(93)는 전원(41)으로부터 전원전압Vcc이 부여되는 노드와 노드N3 사이에 마련되고 그의 게이트는 노드N1에 접속된다.

도10은 도9의 상태변경 검지회로(77) 및 전원전압 선택회로(79)의 동작을 설명하기 위한 타이밍도이다. 또한, 도8에 도시한 전원전압, 신호 및 노드와 동일의 전원전압, 신호 및 노드에 대해서는 도8과 동일 참조부호를 붙이고 그 설명을 생략한다. 도9 및 도10을 참조하면, 시각T2에 SP입력단자(101)에 부여되는 신호SP를 「전원전압Vcc+｜Vthp｜」레벨 이상까지 상승시킨다. 여기에서, Vthp(＜0)은 PMOS 트랜지스터(91)의 스레쉬홀드값 전압을 나타낸다. 또한, 「전원전압Vcc+｜Vthp｜」레벨 이상의 전압을 슈퍼 하이레벨 전압이라 부른다.

신호SP가 시각T2에서 「Vcc+｜Vthp｜」레벨 이상으로 된 때, PMOS 트랜지스터(91)가 도통상태로 되고, 노드N2의 전위는 「H」레벨로 된다. 이 때문에, 노드N1이 전위는 「H」레벨 (「VccL」레벨)로 된다. 여기에서, NMOS 트랜지스터(89)도 도통상태이고, 노드N2의 전위레벨은 PMOS 트랜지스터(91)과 NMOS 트랜지스터(89)의 구동능력의 대소관계에 의존한다. 이 때문에, PMOS 트랜지스터(91)의 사이즈를 NMOS 트랜지스터(89)의 사이즈 보다도 현격히 크게 할 필요가 있다. 제조방식에 의해서 트랜지스터의 구동능력이 변동하기 때문에, 테스트를 실시할 때에 확실하게 노드N2의 전위가 「H」레벨로 되도록, 정확하게는 인버터(95)의 출력이 「L」레벨로 되도록 트랜지스터(91), (89)의 사이즈를 결정한다.

인버터(95)가 「L」레벨의 신호를 출력하면, 인버터(97)가 「H」레벨의 신호를 출력하고, PMOS 트랜지스터(83)가 비도통상태로 된다. 테스트를 실시하지 않는 때, 또는 전원투입시에 확실하게 PMOS 트랜지스터(83)를 도통상태로 하기 위해서 PMOS 트랜지스터(93) 및 캐패시터(99)를 마련하고 있다. 시각T4에서 신호SP를 「Vcc+ ｜Vthp｜」레벨보다 작게 하면, 이것에 따라서, 노드N1은 「L」레벨로 된다. 이 때문에, 시각t5에서 PMOS 트랜지스터(83)는 완전히 도통상태로 되고, 전원전압 공급선PL2에는 「VccH」레벨의 전원전압 Vcc가 부여된다. 이상과 같이, 테스트 실시기간 (시각T3∼T4)은 신호SP를 「H」레벨로 하는 기간에 의해 제어한다.

도11∼도24는 도7의 강압회로(81)의 다른 예의 세부를 도시하는 회로도이다. 또한, 도7과 마찬가지의 부분에 대해서는 동일 참조부호를 붙이고 그 설명은 생략한다. 도11를 참조하면, 강압회로(81)는 1개의 NMOS 트랜지스터로 이루어진다. NMOS 트랜지스터(103)의 게이트 및 드레인은 전원(41)으로부터 전원전압Vcc가 부여되는 전원전압 공급선PL1에 접속되고, 소오스는 전원전압 공급선PL2에 접속된다. 이와 같은 강압회로를 사용한 경우에는 시각T3에서 시각T4 사이에 전원전압 공급선PL2에 부여되는 전압의 레벨은 VccT=VccL-Vth로 된다. 여기에서, Vth는 NMOS 트랜지스터(103)의 스레쉬홀드값 전압이다.

도12를 참조하면, 이 강압회로(81)는 3개의 NMOS 트랜지스터(105), (107), (109)로 이루어진다. NMOS 트랜지스터(105), (107) 및 (109)는 전원(41)으로부터 전원전압이 부여되는 전원전압 공급선PL1과 전원전압 공급선PL2 사이에 직렬로 접속된다. 그리고, 각 NMOS 트랜지스터(105)∼(109)는 다이오드 접속된다. 시각T3에서 T4 사이에 전원전압 공급선PL2에 부여되는 전압의 레벨은 VccT=VccL-3Vth이다. 여기에서, Vth는 각 NMOS 트랜지스터(105)∼(109)의 스레쉬홀드값 전압이다.

이상과 같이, 강압회로(81)를 구성하는 NMOS 트랜지스터의 수는 테스트 실시시에 메모리 셀 (전원전압 공급선PL2)로 공급하는 전압의 설정값에 의해 임의이어도 좋다. 이때, 강압회로(81)를 구성하는 NMOS 트랜지스터의 수를 t(t≥1, t는 정수)로 하고, 강압회로(81)를 구성하는 NMOS 트랜지스터의 스레쉬홀드값 전압을 Vth(＞0)으로 하면, 시각T3에서 시각T4 사이에 메모리 셀 (전원전압 공급선PL2)로 공급되는 전압의 레벨은 「VccL-t·Vth」로 된다.

도13을 참조하면, 이 강압회로(81)는 PN접합 다이오드(111)로 이루어진다. PN접합 다이오드(111)의 P형층은 전원(41)으로부터 전원전압Vcc가 부여되는 전원전압 공급선PL1에 접속되고, PN접합 다이오드(111)의 N형층은 전원전압 공급선PL2에 접속된다. 다시 말해서, PN접합 다이오드(111)의 애노드는 전원(41)으로부터 전원전압이 부여되는 전원전압 공급선PL1에 접속되고, 캐소드가 전원전압 공급선PL2에 접속된다. 여기에서, 시각T3에서 T4 사이에 전원전압 공급선PL2에 부여되는 전압의 레벨은 「VccL-Vf」이다. 여기에서, Vf는 PN접합 다이오드(111)의 순방향 전압이다.

도14를 참조하면, 이 강압회로(81)는 2개의 PN접합 다이오드(113), (115)로 이루어진다. PN접합 다이오드(113)의 애노드는 전원(41)으로부터 전원전압Vcc가 부여되는 전원전압 공급선PL1에 접속되고, 캐소드는 PN접합 다이오드(115)의 애노드에 접속된다. PN접합 다이오드(115)의 캐소드는 전원전압 공급선PL2에 접속된다. 여기에서, 시각T3에서 T4 사이에 전원전압 공급선PL2에 부여되는 전압의 레벨은 「VccL-2Vf」이다. 여기에서 Vf는 각 PN접합 다이오드(113), (115)의 순방향 전압(＞0)이다.

도15를 참조하면, 이 강압회로(81)는 3개의 PN접합 다이오드(117), (119), (121)로 이루어진다. PN접합 다이오드(117)의 애노드는 전원(41)으로부터 전원전압Vcc가 부여되는 전원전압 공급선PL1에 접속되고, 캐소드는 PN접합 다이오드(119)의 애노드에 접속된다. PN접합 다이오드(119)의 캐소드는 PN접합 다이오드(121)의 애노드에 접속된다. PN접합 다이오드(121)의 캐소드는 전원전압 공급선PL2에 접속된다. 여기에서, 시각T3에서 T4 사이에 전원전압 공급선PL2에 부여되는 전압의 레벨은 「VccL-3Vf」이다. 여기에서, Vf는 각 PN접합 다이오드(117)∼(121)의 순방향 전압(＞0)이다.

이상과 같이, 강압회로(81)를 구성하는 PN접합 다이오드의 수는 테스트 실시시에 메모리 셀 (전원전압 공급선PL2)로 공급하는 전압의 설정값에 의해 임의이어도 좋다. 이 때의 PN접합 다이오드의 수를 t(t≥1, t은 정수), PN접합 다이오드의 순방향 전압을 Vf(＞0)으로 하면, 메모리 셀 (전원전압 공급선PL2)로 공급되는 전압의 레벨은 VccL-t·Vf로 된다.

도16를 참조하면, 이 강압회로(81)는 PMOS 트랜지스터(123)로 이루어진다. PMOS 트랜지스터(123)의 게이트 및 드레인은 전원전압 공급선PL2에 접속되고, 소오스는 전원(41)으로부터 전원전압Vcc가 부여되는 전원전압 공급선PL1에 접속된다. 여기에서, 시각T3에서 T4 사이에 전원전압 공급선PL2에 부여되는 전압의 레벨은 「VccL-｜Vthp｜」이다. 여기에서, Vthp는 PMOS 트랜지스터(123)의 스레쉬홀드값 전압이다. 스레쉬홀드값 전압Vthp는 부의 값을 갖는다.

도17를 참조하면, 이 강압회로(81)는 2개의 PMOS 트랜지스터(125), (127)로 이루어진다. PMOS 트랜지스터(125) 및 (127)은 전원(41)으로부터 전원전압이 부여되는 전원전압 공급선PL1과 전원전압 공급선PL2 사이에 직렬로 접속된다. 또, 각 PMOS 트랜지스터(125), (127)는 다이오드 접속된다. 여기에서, 시각 T3에서 T4 사이에 전원전압 공급선PL2에 부여되는 전압의 레벨은 「VccL-2｜Vthp｜」이다. 여기에서, Vthp는 각 PMOS 트랜지스터(125), (127)의 스레쉬홀드값 전압으로 부의 값을 갖는다.

도18을 참조하면, 이 강압회로(81)는 3개의 PMOS 트랜지스터(129), (131), (133)로 이루어진다. PMOS 트랜지스터(129), (131) 및 (133)는 전원(41)으로부터 전원전압Vcc가 부여되는 전원전압 공급선PL1과 전원전압 공급선PL2 사이에 직렬로 접속된다. 각 PMOS 트랜지스터(129)∼(133)는 다이오드 접속된다. 여기에서, 시각 T3에서 T4 사이에 전원전압 공급선PL2에 부여되는 전압의 레벨은 「VccL-3｜Vthp｜」이다. 여기에서, Vthp는 각 PMOS 트랜지스터(129)∼(133)의 스레쉬홀드값 전압으로 부의 값을 갖는다.

이상과 같이, 강압회로(81)를 구성하는 PMOS 트랜지스터의 수는 테스트 실시시에 메모리 셀 (전원전압 공급선PL2)로 공급하는 전압의 설정값에 의해 임의이어도 좋다. 이때의 PMOS 트랜지스터의 수를 t(t≥1, t는 정수), PMOS 트랜지스터의 스레쉬홀드값 전압을 Vthp(＜0)으로 하면, 메모리 셀로 공급되는 전압의 레벨은 「VccL-t｜Vthp｜」로 된다.

도19를 참조하면, 이 강압회로(81)는 NPN형 바이폴라 트랜지스터(135)로 이루어진다. NPN형 바이폴라 트랜지스터(135)의 콜렉터 및 베이스는 전원(41)으로부터 전원전압Vcc가 부여되는 전원전압 공급선PL1에 접속되고, 애미터는 전원전압 공급선PL2에 접속된다. 여기에서, 시각 T3에서 T4 사이에 전원전압 공급선PL2에 부여되는 전압의 레벨은 「VccL-Vbe」이다. 여기에서, Vbe는 NPN형 바이폴라 트랜지스터(135)의 베이스∼에미터간 전압으로 정의 값을 갖는다.

도20을 참조하면, 이 강압회로(81)는 2개의 NPN형 바이폴라 트랜지스터(137), (139)로 이루어진다. NPN형 바이폴라 트랜지스터(137), (139)는 전원(41)으로부터 전원전압Vcc이 부여되는 전원전압 공급선PL1과 전원전압 공급선PL2 사이에 직렬로 접속된다. 각 NPN형 바이폴라 트랜지스터(137)∼(139)는 다이오드 접속된다. 여기에서, 시각 T3에서 T4 사이에 전원전압 공급선PL2에 부여되는 전압의 레벨은 「VccL-2Vbe」이다. 여기에서, Vbe는 각 NPN형 바이폴라 트랜지스터(137, 139)의 베이스∼에미터간 전압으로 정의 값을 갖는다.

도21를 참조하면, 이 강압회로(81)는 3개의 NPN형 바이폴라 트랜지스터(141), (143), (145)로 이루어진다. NPN형 바이폴라 트랜지스터(141)∼(145)는 전원(41)으로부터 전원전압Vcc가 부여되는 전원전압 공급선PL1과 전원전압 공급선PL2 사이에 직렬로 접속된다. 각 NPN형 바이폴라 트랜지스터(141)∼(145)는 다이오드 접속된다. 여기에서, 시각 T3에서 T4 사이에 전원전압 공급선PL2에 부여되는 전압의 레벨은 「VccL-3Vbe」이다. 여기에서, Vbe는 각 NPN형 바이폴라 트랜지스터(141)∼(145)의 베이스∼에미터간 전압으로 정의 값을 갖는다.

이상과 같이, 강압회로(81)를 구성하는 NPN형 바이폴라 트랜지스터의 수는 테스트 실시시에 메모리 셀 (전원전압 공급선PL2)로 공급하는 전압의 설정값에 의해 임의이어도 좋다. 이때의 NPN형 바이폴라 트랜지스터의 수를 t(t≥1, t는 정수), NPN형 바이폴라 트랜지스터의 베이스∼에미터간 전압을 Vbe (＞0)으로 하면, 메모리 셀로 공급되는 전압의 레벨은 「VccL-tVbe」로 된다.

도22를 참조하면, 이 강압회로(81)는 PNP형 바이폴라 트랜지스터(147)로 이루어진다. PNP형 바이폴라 트랜지스터(147)의 콜렉터 및 베이스는 전원전압 공급선PL2에 접속되고, 애미터는 전원(41)으로부터 전원전압Vcc가 부여되는 전원전압 공급선PL1에 접속된다. 여기에서, 시각 T3에서 T4 사이에 전원전압 공급선PL2에 부여되는 전압의 레벨은 「VccL-Vbe」이다. 여기에서, Vbe는 PNP형 바이폴라 트랜지스터의 베이스∼에미터간 전압으로 정의 값을 갖는다.

도23을 참조하면, 이 강압회로(81)는 2개의 PNP형 바이폴라 트랜지스터(149), (151)로 이루어진다. 전원(41)으로부터 전원전압Vcc가 부여되는 전원전압 공급선PL1과 전원전압 공급선PL2 사이에 직렬로 접속된다. 각 PNP형 바이폴라 트랜지스터(149), (151)는 다이오드 접속된다. 여기에서, 시각 T3에서 T4 사이에 전원전압 공급선PL2에 부여되는 전압의 레벨은 「VccL-2Vbe」이다. 여기에서, Vbe는 각 PNP형 바이폴라 트랜지스터(149), (151)의 베이스∼에미터간 전압으로 정의 값을 갖는다.

도24를 참조하면, 이 강압회로(81)는 3개의 PNP형 바이폴라 트랜지스터(153), (155) 및 (157)로 이루어진다. PNP형 바이폴라 트랜지스터(153), (155) 및 (157)은 전원(41)으로부터 전원전압Vcc가 부여되는 전원전압 공급선PL1과 전원전압 공급선PL2 사이에 직렬로 접속된다. 각 PNP형 바이폴라 트랜지스터(153)∼(157)는 다이오드 접속된다. 여기에서, 시각 T3에서 T4 사이에 전원전압 공급선PL2에 부여되는 전압의 레벨은 「VccL-3Vbe」이다. 여기에서, Vbe는 각 PNP형 바이폴라 트랜지스터(153)∼(155)의 베이스∼에미터간 전압으로 정의 값을 갖는다.

이상과 같이, 강압회로(81)를 구성하는 PNP형 바이폴라 트랜지스터의 수는 테스트 실시시에 메모리 셀에 공급하는 전압의 설정값에 의해 임의이어도 좋다. PNP형 바이폴라 트랜지스터 수를 t(t≥1, t는 정수), PNP형 바이폴라 트랜지스터의 베이스∼에미터간 전압을 Vbe (＞0)으로 하면, 테스트 실시시에 메모리 셀로 공급되는 전압의 레벨은 「VccL-tVbe」로 된다.

도25는 도7의 상태변경 검지회로(77)의 다른 예의 세부를 도시하는 회로도이다. 또한, 도9와 마찬가지의 부분에 대해서는 동일 참조부호를 붙이고 그 설명은 생략한다. 도25를 참조하면, 이 상태변경 검지회로(77)에 포함되는 PMOS 트랜지스터(91)는 /WE입력단자(9)가 접속되는 노드와 노드N2 사이에 마련된다. 이 상태변경 검지회로(77)를 사용하는 경우에는 도1의 SP입력단자(101)를 마련할 필요는 없다.

도26은 도25의 상태변경 검지회로(77) 및 전원전압 선택회로(79)의 동작을 설명하기 위한 타이밍도이다. 또한, 도8에 도시한 전원전압, 신호 및 노드와 동일의 전원전압, 신호 및 노드에는 도8과 동일 참조부호를 붙이고 그 설명은 생략한다. 도26를 참조하면, 시각T1까지 라이트동작을 완료시키고, 그후 라이트 인에이블신호/WE를 「H」레벨로 하고, 또 시각T2에서 라이트 인에이블신호/WE를 「Vcc+｜Vthp｜」레벨 이상까지 상승시킨다. 라이트 인에이블신호/WE가 「Vcc+｜Vthp｜」레벨 이상으로 된 때에 PMOS 트랜지스터(91)가 도통상태로 되고, 노드N2가 「H」레벨로 된다. 이 때문에, 노드N3의 전위가 「L」레벨로 되고, 노드N1의 전위가 「H」레벨로 된다. 따라서, PMOS 트랜지스터(83)가 시각T3에서 완전히 비도통상태로 된다.

시각 T4에서, 라이트 인에이블신호/WE를 「Vcc-｜Vthp｜」레벨보다 작게 하면, 이것에 따라서 노드N1의 전위도 「L」레벨로 된다. 이 때문에, 시각T5 이후에서는 PMOS 트랜지스터(83)는 완전히 도통상태로 된다. 이와 같이, 테스트 실시기간 (시각T3∼T4)은 라이트 인에이블신호/WE를 「Vcc-｜Vthp｜」레벨로 하는 기간에 의해 제어한다. 시각T5 이후는 라이트 인에이블신호/WE를 「VIH」레벨로 한다. 또한, 칩 선택신호CS, /CS를 갖지 않는 SRAM에서는 이들의 신호를 고려할 필요는 없다.

도27은 도7의 상태변경 검지회로(77)의 또 다른 예의 세부를 도시하는 회로도이다. 또한, 도9와 마찬가지의 부분에 대해서는 동일 참조부호를 붙이고 그 설명은 생략한다. 도27를 참조하면, 이 상태변경 검지회로(77)에 포함되는 PMOS 트랜지스터(91)는 /OE입력단자(11)가 접속되는 노드와 노드N2 사이에 마련된다. 이 상태변경 검지회로(77)를 사용하는 경우는 도1의 SP입력단자(101)를 마련할 필요는 없다.

도28은 도27의 상태변경 검지회로(77) 및 전원전압 선택회로(79)의 동작을 설명하기 위한 타이밍도이다. 또한, 도8에 도시한 전원전압, 신호 및 노드와 동일의 전원전압, 신호 및 노드에는 도8과 동일 참조부호를 붙이고 그 설명을 생략한다. 도28를 참조하면, 시각T2에서 출력 인에이블신호/OE를 「Vcc+｜Vthp｜」레벨 이상까지 상승시킨다. 그 때문에, PMOS 트랜지스터(91)가 온으로 되고, 노드N2의 전위는 「H」레벨로 된다. 이것에 의해 노드N3의 전위가 「L」레벨로 되고 노드N1의 전위가 「H」레벨로 된다. 이 때문에, 시각T3 이후 PMOS 트랜지스터(83)이 완전히 비도통상태로 된다. 시각T4에서 출력 인에이블신호/OE를 「Vcc+｜Vthp｜」레벨보다 작게 하면, 이것에 따라서 노드N1의 전위도 「L」레벨로 된다. 이 때문에, 시각T5에서는 PMOS 트랜지스터(83)는 완전히 도통상태로 된다. 이와 같이, 출력 인에이블신호/OE를 「Vcc+｜Vthp｜」레벨로 하는 기간에 의해 테스트 실시예 기간 (시각T3∼T4)를 제어한다. 또한, 출력 인에이블신호/OE는 시각T4보다 뒤에 「L」레벨 (「VIL」레벨)로 된다. 또한, 칩 선택신호CS, /CS를 갖지 않는 SRAM에서는 이들의 신호를 고려할 필요는 없다.

도29는 도7의 상태변경 검지회로(77)의 또 다른 예의 세부를 도시하는 회로도이다. 또한, 도9와 마찬가지의 부분에 대해서는 동일 참조부호를 붙이고 그 설명은 생략한다. 도29를 참조하면, 이 상태변경 검지회로(77)에 포함되는 PMOS 트랜지스터(91)는 CS입력단자(5)가 접속되는 노드와 노드N2 사이에 접속된다.

도30은 도29의 상태변경 검지회로(77) 및 전원전압 선택회로(79)의 동작을 설명하기 위한 타이밍도이다. 또한, 도8에 도시한 전원전압, 신호 및 노드와 동일한 전원전압, 신호 및 노드에 대해서는 도8과 동일 참조부호를 붙이고 그 설명은 생략한다. 도30를 참조하면, 시각T2에서 칩 선택신호CS를 「Vcc+｜Vthp｜」레벨 이상까지 상승시킨다. 이 때문에 PMOS 트랜지스터(91)가 도통상태로 되고, 노드N2가 「H」레벨로 된다. 따라서, 노드N3이 「L」레벨로 되고, 노드N1이 「H」레벨로 된다. 이것에 의해, PMOS 트랜지스터(83)가 비도통상태로 된다. 시각T4에서 칩 선택신호CS를 「Vcc+｜Vthp｜」레벨보다 작게 하면, 이것에 따라서 노드N1의 전위가 「L」레벨로 된다. 이 때문에, 시각T5에서는 PMOS 트랜지스터(83)는 완전히 온한다. 이상과 같이, 테스트 실시기간 (시각T3∼T4)은 칩 선택신호CS를 「Vcc+｜Vthp｜」레벨로 하는 기간에 의해 제어된다. 또한, 시각T5 이후는 칩 선택신호CS는 「VIH」레벨로 된다.

이상과 같이, 본 발명의 실시예에 의한 SRAM에서는 테스트 실시시에 메모리 셀의 부하소자 (도3의 고저항소자(61), (63), 도4의 PMOS 트랜지스터(69), (71), 도5의 TFT(73), (75))에 부여하는 전압을 통상 사용할 때보다도 작게 한다. 이 때문에, SRAM이 저온 환경하에 놓여진 상태와 동등한 상태를 상온 또는 고온에서 제조할 수 있다. 따라서, 테스트 환경을 실현하기 위한 코스트를 저감할 수 있다. 더욱이, 상온 또는 고온에서 저온홀드불량을 검출할 수 있어 이와 같은 불량을 갖는 메모리 셀을 갖는 SRAM을 제거할 수 있다. 이상의 것을 종합하면, 본 발명의 실시예에 의한 SRAM에서는 테스트 코스트의 삭감 및 테스트 능력향상을 달성할 수 있다.

본 발명의 실시예에 의한 SRAM에서는 메모리 셀의 부하소자로 부여하는 전압의 값을 변경하는 것에 의해 메모리 셀의 안정성에 관계하는 여러 종류의 출하시험을 효율적으로 실시할 수 있다.

본 발명의 스태틱형 반도체 기억장치에서는 메모리 셀에 부여하는 전원전압을 상태변경 검지수단에 따라서 다르게 하고 있다. 이 때문에, 테스트 실시시에 통상 사용할 때보다도 작은 전원전압을 메모리 셀에 부여할 수 있다. 따라서, 메모리 셀의 제1의 기억노드의 전위와 제2의 기억노드의 전위차를 통상 사용할 때보다 작게 할 수 있다. 이것에 의해 스태틱형 반도체 기억장치가 저온환경하에 놓여진 상태와 동등한 상태를 실현할 수 있다. 이 때문에, 테스트환경의 실현에 필요한 코스트를 삭감할 수 있다. 더욱이, 저온홀드불량을 상온 또는 고온에서 검지할 수 있다.

또, 본 발명의 스태틱형 반도체 기억장치에서는 제1 및 제2의 인버터와 제1 및 제2의 트랜스퍼 게이트를 포함하는 메모리 셀에 부여하는 전원전압을 상태변경 검지수단에 의해 다르게 하고 있다. 이 때문에, 테스트 실시시에 통상 사용할 때보다도 작은 전원전압을 메모리 셀의 제1 및 제2의 인버터에 부여할 수 있다. 따라서, 메모리 셀의 제1의 기억노드의 전위와 제2의 기억노드의 전위차를 통상 사용할 때보다 작게 할 수 있다. 이것에 의해, 스태틱형 반도체 기억장치가 저온환경하에 놓여진 상태와 동등한 상태를 실현할 수 있다. 이 때문에, 테스트환경의 실현에 필요한 코스트를 삭감할 수 있다. 더욱이, 저온홀드불량을 상온 또는 고온에서 검지할 수 있다.

또, 본 발명의 스태틱형 반도체 기억장치에서는 테스트 실시시에 상태변경을 상태변경 검지수단으로 검지시킬 수 있다. 이때, 접속/분리수단은 제1의 라인과 제2의 라인을 분리하고, 메모리 셀에는 강압수단에 의해 제1의 전원전압을 강압한 제2의 전원전압이 부여된다. 이 때문에, 테스트 실시시에 통상 사용할 때보다도 작은 전원전압을 메모리 셀에 부여할 수 있다. 따라서, 메모리 셀의 제1의 기억노드의 전위와 제2의 기억노드의 전위차를 통상 사용할 때보다 작게 할 수 있다. 이것에 의해, 스태틱형 반도체 기억장치가 저온환경하에 놓여진 상태와 동등한 상태를 실현할 수 있다. 이 때문에, 테스트환경의 실현에 필요한 코스트를 삭감할 수 있다. 더욱이, 저온홀드불량을 상온 또는 고온에서 검지할 수 있다.

또, 본 발명의 스태틱형 반도체 기억장치에서는, 테스트 실시시에 슈퍼 하이레벨 전압을 단자에 인가하는 것에 의해, 상태변경 검지수단은 상태변경을 검지한다. 이때, 접속/분리수단은 제1의 라인과 제2의 라인을 분리하고, 메모리 셀에는 강압수단에 의해 제1의 전원전압을 강압한 제2의 전원전압이 부여된다. 이 때문에, 테스트 실시시에 통상 사용할 때보다도 작은 전원전압을 메모리 셀에 부여할 수 있다. 따라서, 메모리 셀의 제1의 기억노드의 전위와 제2의 기억노드의 전위차를 통상 사용할 때보다 작게 할 수 있다. 이것에 의해, 스태틱형 반도체 기억장치가 저온환경하에 놓여진 상태와 동등한 상태를 실현할 수 있다. 이 때문에, 테스트환경의 실현에 필요한 코스트를 삭감할 수 있다. 더욱이, 저온홀드불량을 상온 또는 고온에서 검지할 수 있다.

또, 본 발명의 스태틱형 반도체 기억장치의 테스트방법에서는, 메모리 셀의 제1의 기억노드의 전위와 제2의 기억노드의 전위차를 통상 사용할 때보다 작게 한다. 이것에 의해, 스태틱형 반도체 기억장치가 저온환경하에 놓여진 상태와 동등한 상태를 실현할 수 있다. 더욱이, 저온홀드불량을 상온 또는 고온에서 검지할 수 있다.

Claims

스태틱형 반도체 메모리의 기억 장치에 있어서,

각기 서로 다른 레벨의 전위로 설정되는 제 1 및 제 2 의 기억노드를 갖는 복수의 메모리 셀과,

상기 기억 장치의 상태가 정규 사용 모드에서 테스트 모드로 변경되는 지를 검지하기 위한 상태 변경 검지 수단과,

상기 상태 변경 검지 수단이 정규 사용 모드로부터 어떤 상태 변경도 검출하지 못하면 제 1 전원 전압을 상기 복수의 메모리 셀에 인가하고, 상기 상태 변경 검지 수단이 정규 사용 모드로부터 소정 상태 변경을 검지하면 상기 제 1 전원 전압과는 다른 레벨의 제 2 전원 전압―상기 제 1 및 제 2 전원 전압은 상기 메모리 셀의 제 1 및 제 2 기억 노드의 전위를 기억된 정보에 대응하는 레벨로 설정하기 위한 것임―을 상기 복수의 메모리 셀에 인가하기 위한 전원 전압 선택 수단, 및

상기 제 2 전원 전압이 상기 복수의 메모리 셀에 인가되는 동안 상기 복수의 메모리 셀을 테스트하기 위한 수단

을 포함하는 스태틱형 반도체 기억 장치.
제 1 항에 있어서,

복수의 비트선 쌍을 더 포함하고,

상기 메모리 셀은,

입력노드가 상기 제1의 기억노드에 접속되고, 출력노드가 상기 제2의 기억노드에 접속되는 제1의 인버터,

입력노드가 상기 제2의 기억노드에 접속되고, 출력노드가 상기 제1의 기억노드에 접속되는 제2의 인버터,

상기 제1의 기억노드와 상기 비트선 쌍을 구성하는 한쪽 비트선 사이에 마련되는 제1의 트랜스퍼 게이트 및

상기 제2의 기억노드와 상기 비트선 쌍을 구성하는 다른 쪽 비트선 사이에 마련되는 제2의 트랜스퍼 게이트를 포함하는

스태틱형 반도체 기억장치.
제 1 항에 있어서,

상기 제1의 전원전압이 부여되는 제1의 라인 및 상기 제1 또는 제2의 전원전압을 상기 복수의 메모리 셀에 공급하기 위한 제2의 라인을 더 포함하고,

상기 전원전압 선택수단은 상기 제1의 라인과 상기 제2의 라인의 접속 또는 분리를 실행하는 접속/분리수단 및 상기 제1의 라인과 상기 제2의 라인 사이에 마련되고 상기 제1의 전원전압을 강압한 상기 제2의 전원전압을 상기 제2의 라인에 부여하는 강압수단을 포함하며,

상기 접속/분리수단은 상기 상태변경 검지수단이 상태변경을 검지하지 않는 때는 상기 제1의 라인과 상기 제2의 라인을 접속하고, 상기 상태변경 검지수단이 상태변경을 검지한 때는 상기 제1의 라인과 상기 제2의 라인을 분리하는

스태틱형 반도체 기억장치.
제 1 항 내지 제 3항 중 어느 1항에 있어서,

상태변경을 지시하기 위해 사용되는 단자를 더 포함하고,

상태변경할 때는 상기 단자에 상기 제1 및 제2의 전원전압보다 레벨이 높은 슈퍼 하이레벨 전압이 인가되고,

상기 상태변경 검지수단은 상기 단자에 상기 슈퍼 하이레벨 전압이 인가된 때에 상태변경을 검지하는

스태틱형 반도체 기억장치.
각기 서로 다른 레벨의 전위로 설정되는 제 1 및 제 2 의 기억노드를 갖는 복수의 메모리 셀을 포함하는 스태틱형 반도체 기억 장치의 테스트 방법으로서,

테스트될 메모리 셀에 대한 상기 제 1 및 제 2 기억 노드 간의 전위차를 테스트 모드 시에 정규 사용시보다 작게 재현(rendering)하는 단계―상기 재현 단계 중에 테스트될 메모리 셀의 제 1 및 제 2 기억 노드중 하나로 전류를 유입함―와,

상기 전류가 유입되는 메모리 셀로부터 데이터를 판독하는 단계

를 포함하는 스태틱형 반도체 기억장치의 테스트방법.