JP2002033000A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2002033000A
JP2002033000A JP2000214652A JP2000214652A JP2002033000A JP 2002033000 A JP2002033000 A JP 2002033000A JP 2000214652 A JP2000214652 A JP 2000214652A JP 2000214652 A JP2000214652 A JP 2000214652A JP 2002033000 A JP2002033000 A JP 2002033000A
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circuit
node
test
channel mos
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JP2000214652A
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Katsukichi Mitsui
克吉 光井
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Publication date
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    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic

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Abstract

(57)【要約】 【課題】 一定値の高電圧を検出できる電圧検出回路を
テスト回路に含む半導体記憶装置を提供する。 【解決手段】 半導体記憶装置は、電圧検出回路２０を
備える。電圧検出回路２０は、テスト指令信号ＥＸＴＳ
Ｈを構成するテスト指令電圧を分圧回路１４０によって
３分の１に分圧し、外部電源電圧を分圧回路１６０によ
って２分の１に分圧する。そして、２つの分圧電圧を差
動増幅型の比較回路１５０によって比較しテスト指令電
圧を検出し、半導体記憶装置の被テスト回路をテストモ
ードへ移行させる。分圧回路１４０，１６０を構成する
ＰチャネルＭＯＳトランジスタ１１６〜１１８，１２
６，１２７は全て抵抗モードで動作される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、テスト時に入力される高電圧なテスト指
令信号を検出可能な電圧検出回路を備えた半導体記憶装
置に関する。
【０００２】
【従来の技術】専用のテスト端子を持たない半導体記憶
装置のテスト、特に、パッケージ封止後のテストは、特
定の入出力端子に通常動作時の入力電圧範囲よりも高電
圧のテスト指令電圧を印加し、半導体記憶装置を所望の
テスト状態に移行させて行なう。この場合、通常動作時
の入力電圧範囲よりも高電圧のテスト指令電圧を印加す
るのは、通常動作時に半導体記憶装置が誤ってテストモ
ードへ移行するのを防止するためである。
【０００３】図５に示すように、従来の半導体記憶装置
２００は、テスト回路２１０と、被テスト回路２５０と
を備える。テスト回路２１０は、遅延回路２２０と、電
圧検出回路２３０と、テストモード移行回路２４０とを
備える。また、被テスト回路２５０は、入出力インタフ
ェース回路２６０を含む。
【０００４】遅延回路２２０は、活性化信号ＳＶＤＥＮ
に基づいて、信号ＳＶＤＥＮＤ，ＳＶＤＥＮＦを生成
し、電圧検出回路２３０へ出力する。電圧検出回路２３
０は、遅延回路２２０からの信号ＳＶＤＥＮＤ，ＳＶＤ
ＥＮＦに基づいて活性化され、後述する方法によって入
出力端子から入力されたテスト指令信号ＥＸＴＳＨを検
出し、その結果をテストモード移行回路２４０へ出力す
る。
【０００５】テストモード移行回路２４０は、テスト指
令信号ＥＸＴＳＨを検出したことを示す信号ＤＥＴが電
圧検出回路２３０から入力されると、テストモード移行
信号ＴＭＥを入出力インタフェース回路２６０を介して
被テスト回路２５０へ入力し、被テスト回路２５０をテ
ストモードへ移行させる。
【０００６】図６を参照して、従来の電圧検出回路２３
０は、ＮチャネルＭＯＳトランジスタ３０１〜３０４，
３１０〜３１５，３１７と、ＰチャネルＭＯＳトランジ
スタ３０７〜３０９，３１６とを備える。ＮチャネルＭ
ＯＳトランジスタ３０１〜３０４は、入力ノードＮ１０
と接地ノード３０５との間に直列に接続される。Ｎチャ
ネルＭＯＳトランジスタ３０１〜３０４は、Ｎチャネル
ＭＯＳトランジスタ３０４がオンされることによって活
性化される分圧回路３２０を構成し、テスト指令信号Ｅ
ＸＴＳＨの電圧を分圧して分圧電圧をノードＮ１１へ出
力する。
【０００７】ＰチャネルＭＯＳトランジスタ３０８，３
０９とＮチャネルＭＯＳトランジスタ３１０〜３１２と
は、差動増幅型の比較回路３３０を構成し、ノードＮ１
２上の電圧をノードＮ１１上の電圧と比較した結果を増
幅してノードＮ１３へ出力する。そして、比較回路３３
０は、接地ノード３０５と外部電源電圧が供給される電
源ノード３０６との間に配置される。
【０００８】ＮチャネルＭＯＳトランジスタ３１３〜３
１５は、接地ノード３０５と電源ノード３０６との間に
直列に接続され、ＮチャネルＭＯＳトランジスタ３１５
がオンされることによって活性化される分圧回路３４０
を構成する。そして、分圧回路３４０は、電源ノード３
０６に供給された外部電源電圧を分圧し、分圧電圧をノ
ードＮ１２へ出力する。
【０００９】ＰチャネルＭＯＳトランジスタ３１６およ
びＮチャネルＭＯＳトランジスタ３１７はインバータ３
５０を構成し、比較回路３３０の出力であるノードＮ１
３上のアナログ信号を、その大きさに応じて論理信号に
変換する。
【００１０】ＰチャネルＭＯＳトランジスタ３０７およ
びＮチャネルＭＯＳトランジスタ３１２は、信号ＳＶＤ
ＥＮＤに基づいてオン・オフされ、比較回路３３０を活
性化または不活性化させる。ＮチャネルＭＯＳトランジ
スタ３０４，３１５は信号ＳＶＤＥＮＦに基づいてオン
・オフされ、それぞれ、分圧回路３２０、３４０を活性
化または不活性化させる。
【００１１】電圧検出回路２３０は、半導体記憶装置２
００をテストモードへ移行させる際、入力ノードＮ１０
にテスト指令信号ＥＸＴＳＨが入力される。テスト指令
信号ＥＸＴＳＨは、通常動作時の入力電圧範囲よりも高
電圧な電圧から構成される。
【００１２】分圧回路３２０は、ＮチャネルＭＯＳトラ
ンジスタ３０１〜３０３によってテスト指令信号を構成
する電圧を分圧し、分圧電圧をノードＮ１１へ出力す
る。また、分圧回路３４０は、ＮチャネルＭＯＳトラン
ジスタ３１３，３１４によって外部電源電圧を分圧し、
分圧電圧をノードＮ１２へ出力する。そうすると、ノー
ドＮ１２上の分圧電圧は、ＮチャネルＭＯＳトランジス
タ３１０，３１１によってノードＮ１１上の分圧電圧と
比較され、その比較結果はＰチャネルＭＯＳトランジス
タ３０８，３０９によって増幅されてノードＮ１３へ出
力される。
【００１３】ノードＮ１１上の分圧電圧がノードＮ１２
上の分圧電圧よりも高いとき、比較回路３３０は、Ｐチ
ャネルＭＯＳトランジスタ３０９とＮチャネルＭＯＳト
ランジスタ３１１とを接続するノードＮ１４上の電圧よ
り低い電圧Ｖ１をノードＮ１３へ出力する。また、ノー
ドＮ１１上の分圧電圧がノードＮ１２上の分圧電圧より
も低いとき、比較回路３３０はノードＮ１４上の電圧よ
り高い電圧Ｖ２をノードＮ１３へ出力する。
【００１４】したがって、インバータ３５０を構成する
ＰチャネルＭＯＳトランジスタ３１６およびＮチャネル
ＭＯＳトランジスタ３１７のオン・オフが切替わる電圧
を電圧Ｖ１と電圧Ｖ２との間に設定しておけば、インバ
ータ３５０は、ノードＮ１３上の電圧Ｖ１を入力したと
きＨ（論理ハイ）レベルの論理信号ＳＶＩＨＤＥＴを出
力し、ノードＮ１３上の電圧Ｖ２を入力したときＬ（論
理ロー）レベルの論理信号ＳＶＩＨＤＥＴを出力する。
つまり、テスト指令信号ＥＸＴＳＨを構成する電圧を分
圧した分圧電圧が、外部電源電圧を分圧した分圧電圧よ
りも高いときインバータ３５０はＨレベルの論理信号Ｓ
ＶＩＨＤＥＴを出力し、テスト指令信号ＥＸＴＳＨを構
成する電圧を分圧した分圧電圧が、外部電源電圧を分圧
した分圧電圧よりも低いときインバータ３５０はＬレベ
ルの論理信号ＳＶＩＨＤＥＴを出力する。
【００１５】その結果、Ｈレベルの論理信号ＳＶＩＨＤ
ＥＴが電圧検出回路３５０から出力されると、テスト指
令信号ＥＸＴＳＨが検出されたことになり、Ｌレベルの
論理信号ＳＶＩＨＤＥＴが電圧検出回路３５０から出力
されると、テスト指令信号ＥＸＴＳＨは検出されなかっ
たことになる。なお、Ｈレベルの論理信号ＳＶＩＨＤＥ
Ｔは、テスト指令信号ＥＸＴＳＨが検出されたことを示
す信号ＤＥＴを構成する。
【００１６】テストモード移行回路２４０は、電圧検出
回路２３０からＨレベルの論理信号ＳＶＩＨＤＥＴ（信
号ＤＥＴ）を入力すると、テストモード信号ＴＭＥを被
テスト回路２５０へ出力する。被テスト回路２５０は、
入出力インタフェース回路２６０を介してテストモード
信号ＴＭＥを入力し、テストモードへ移行される。
【００１７】また、電圧検出回路２３０が不活性化され
ているとき、ＮチャネルＭＯＳトランジスタ３０４，３
１５はオフされているため、ノードＮ１２上の電位は電
源ノード３０６から供給される外部電源電圧になってい
るが、ノードＮ１１上の電位は外部電源電圧にも接地電
位にも固定されておらず、テスト指令信号ＥＸＴＳＨが
入力されるノードＮ１０の電位と同じになっている。こ
のような状態において、Ｈレベルの信号ＳＶＤＥＮＦが
入力されてＮチャネルＭＯＳトランジスタ３０４，３１
５がオンされ、分圧回路３２０，３４０が非活性化状態
から活性化状態へ移行し、テスト指令信号の高電圧より
低く、かつ、外部電源電圧よりも高い電圧がノードＮ１
０に印加されると、ノードＮ１２の電位がノードＮ１１
の電位より高くなってしまい、ノードＮ１１，Ｎ１２上
の電位が正しい分圧電圧に戻るまでの期間に誤動作が生
じる恐れがある。
【００１８】かかる問題を解決するために、図７に示す
ように、遅延部２２１と、インバータ２２２，２２３，
２２５と、ＮＯＲゲート２２４とを備える遅延回路２２
０を設け、活性化信号ＳＶＤＥＮから図８に示すタイミ
ングチャートを有する信号ＳＶＤＥＮＤ，ＳＶＤＥＮＦ
を生成し、信号ＳＶＤＥＮＤを比較回路３３０を活性化
させるＰチャネルＭＯＳトランジスタ３０７およびＮチ
ャネルＭＯＳトランジスタ３１２へ与え、信号ＳＶＤＥ
ＮＦを分圧回路３２０，３４０を活性化させるＮチャネ
ルＭＯＳトランジスタ３０４，３１５へ与える。つま
り、図８に示すように、信号ＳＶＤＥＮＤを信号ＳＶＤ
ＥＮＦに対して一定時間Ｔだけ遅延させ、分圧回路３２
０，３４０が活性化され、ノードＮ１１の電位とノード
Ｎ１２の電位とが正しい分圧電圧に戻った後に比較回路
３３０を活性化する。これにより、上述した誤動作の問
題を解決することができる。
【００１９】上述した方法によってテスト指令信号ＥＸ
ＴＳＨを電圧検出回路２３０によって検出し、被テスト
回路２５０をテストモードへ移行させた後にアドレス信
号用の入出力端子から特定のパターンを入出力インタフ
ェース回路２６０を介して入力し、被テスト回路２５０
のテストを行なう。
【００２０】
【発明が解決しようとする課題】しかし、電圧検出回路
２３０の分圧回路３２０，３４０は、動作条件の異なる
ＮチャネルＭＯＳトランジスタによって構成されている
ため、ＮチャネルＭＯＳトランジスタの製造条件がずれ
ると、検出可能な電圧値が変化してしまい、安定してテ
スト指令信号ＥＸＴＳＨを検出できないという問題があ
る。
【００２１】すなわち、分圧回路３２０を構成するＮチ
ャネルＭＯＳトランジスタ３０１〜３０３のうち、Ｎチ
ャネルＭＯＳトランジスタ３０１，３０２は抵抗モード
で動作され（ダイオード接続を意味する。以下、同
じ。）、ＮチャネルＭＯＳトランジスタ３０３は、しき
い値モードで動作される。また、分圧回路３４０を構成
するＮチャネルＭＯＳトランジスタ３１３，３１４のう
ち、ＮチャネルＭＯＳトランジスタ３１３は抵抗モード
で動作され、ＮチャネルＭＯＳトランジスタ３１４は、
しきい値モードで動作される。したがって、分圧回路３
２０，３４０において分圧された電圧はＮチャネルＭＯ
Ｓトランジスタの個数分の１にならず、検出する電圧値
を一定に保持するには、分圧回路３２０，３４０を構成
するＮチャネルＭＯＳトランジスタのしきい値とチャネ
ル抵抗の両方を制御する必要がある。その結果、Ｎチャ
ネルＭＯＳトランジスタの製造条件が変動すると、しき
い値やチャネル抵抗は容易に変化し、検出電圧を一定に
保持できなくなる。
【００２２】また、非活性化状態から活性化状態への移
行時の誤動作を防止するために上述した遅延回路２２０
を半導体記憶装置２００上に設けると大きな面積を占め
るため、テスト回路２１０の肥大化を招くという問題が
ある。
【００２３】そこで、本発明は、かかる問題を解決する
ためになされたものであり、その目的は、一定値の高電
圧を検出できる電圧検出回路をテスト回路に含む半導体
記憶装置を提供することである。
【００２４】また、本発明の別の目的は、テスト回路の
占有面積の肥大化を招かずに、非活性化状態から活性化
状態への移行の際に誤動作を生じない電圧検出回路をテ
スト回路に含む半導体記憶装置を提供することである。
【００２５】
【課題を解決するための手段】この発明による半導体記
憶装置は、テスト指令信号を構成するテスト指令電圧を
入力する入出力端子と、被テスト回路と、直列に接続さ
れかつ各々がダイオード接続されたｎ個（ｎ：３以上の
自然数）のＭＯＳトランジスタによってテスト指令電圧
をｎ分の１分圧した第１の分圧電圧を生成し、直列に接
続されかつ各々がダイオード接続されたｍ個（ｍ：ｎよ
りも小さい自然数）のＭＯＳトランジスタによって外部
電源電圧をｍ分の１に分圧した第２の分圧電圧を生成
し、第１の分圧電圧が第２の分圧電圧以上のとき、被テ
スト回路をテストモードへ移行させるテスト回路とを備
える。
【００２６】この発明による半導体記憶装置において
は、入出力端子を介して入力されたテスト指令電圧を直
列接続されたｎ個のＭＯＳトランジスタによってｎ分の
１に分圧し、外部電源電圧を直列接続されたｍ個のＭＯ
Ｓトランジスタによってｍ分の１に分圧する。そして、
外部電源電圧のｎ／ｍ倍以上のテスト指令電圧が入力さ
れると、第１の分圧電圧が第２の分圧電圧以上となるテ
スト指令電圧が検出され、テスト回路は被テスト回路を
テストモードへ移行させる。
【００２７】したがって、この発明によれば、外部電源
電圧のｎ／ｍ倍以上のテスト指令電圧をテスト指令信号
として入力することによってテスト指令信号を安定して
検出でき、被テスト回路を確実にテストモードへ移行さ
せることができる。
【００２８】また、この発明によれば、第１の抵抗モー
ドで動作するｎ個のＭＯＳトランジスタによってテスト
指令電圧はｎ分の１に分圧され、第２の抵抗モードで動
作するｍ個のＭＯＳトランジスタによって外部電源電圧
はｍ分の１に分圧されるので、ｎ個のＭＯＳトランジス
タの抵抗モードとｍ個のＭＯＳトランジスタの抵抗モー
ドとが異なっていても外部電源電圧のｎ／ｍ倍以上の電
圧を有するテスト指令信号を安定して検出できる。
【００２９】好ましくは、半導体記憶装置のテスト回路
は、第１および第２の分圧電圧を生成し、第１の分圧電
圧が第２の分圧電圧以上となるテスト指令電圧の検出を
示す第１の論理信号と、第１の分圧電圧が第２の分圧電
圧よりも低くなるテスト指令電圧の検出を示す第２の論
理信号とを出力する電圧検出回路と、第１の論理信号に
応じて、被テスト回路をテストモードへ移行させるテス
トモード移行回路とを含む。
【００３０】電圧検出回路は、外部電源電圧のｎ／ｍ倍
以上のテスト指令電圧が入力されると、第１の分圧電圧
が第２の分圧電圧以上となるテスト指令電圧の検出を示
す第１の論理信号をテストモード移行回路へ出力し、テ
ストモード移行回路は第１の論理信号に基づいて被テス
ト回路をテストモードへ移行させる。また、電圧検出回
路は、外部電源電圧のｎ／ｍ倍よりも低いテスト指令電
圧が入力されると、第１の分圧電圧が第２の分圧電圧よ
りも低くなるテスト指令電圧の検出を示すテスト指令電
圧の検出を示す第２の論理信号をテストモード移行回路
へ出力し、テストモード移行回路は被テスト回路をテス
トモードへ移行させない。
【００３１】したがって、この発明によれば、テスト指
令信号の検出を論理信号として得ることができる。その
結果、テスト指令電圧が外部電源電圧のｎ／ｍ倍以上の
電圧よりわずかにずれても正確にテスト指令信号を検出
できる。
【００３２】好ましくは、半導体記憶装置のテスト回路
に含まれる電圧検出回路は、第１の抵抗モードで動作す
る直列に接続されたｎ個のＭＯＳトランジスタから成
り、第１の分圧電圧を第１のノードへ出力する第１の分
圧回路と、第２の抵抗モードで動作する直列に接続され
たｍ個のＭＯＳトランジスタから成り、第２の分圧電圧
を第２のノードへ出力する第２の分圧回路と、第１の分
圧電圧を第２の分圧電圧と比較した結果を差動増幅して
出力する比較回路と、比較回路の出力が所定の基準値に
対して一方にずれているとき第１の論理信号を出力し、
比較回路の出力が所定の基準値に対して他方にずれてい
るとき第２の論理信号を出力する論理回路とを含む。
【００３３】テスト指令電圧と外部電源電圧とは、それ
ぞれ、異なる分圧回路によって自然数分の１に分圧され
る。また、分圧された２つの分圧電圧は作動増幅型の比
較回路によって比較される。そして、たとえば、比較結
果が所定の基準値以上のとき、つまり、テスト指令電圧
が外部電源電圧のｎ／ｍ倍以上であるときテスト指令信
号が検出され、比較結果が所定の基準値よりも低いとき
テスト指令信号は検出されない。
【００３４】したがって、この発明によれば、第１の分
圧回路を構成するｎ個のＭＯＳトランジスタの抵抗モー
ドが第２の分圧回路を構成するｍ個のＭＭＯＳトランジ
スタの抵抗モードと同じでなくても、第１の分圧電圧と
第２の分圧電圧との大小関係を一定に保持できる。その
結果、外部電源電圧のｎ／ｍ倍以上の電圧を有するテス
ト指令信号を安定して検出できる。
【００３５】また、この発明によれば、２つの分圧電圧
の比較結果は論理信号として出力されるので、テスト指
令電圧が外部電源電圧のｎ／ｍ倍以上の範囲内でずれて
も正確にテスト指令信号を検出できる。
【００３６】好ましくは、半導体記憶装置のテスト回路
に含まれる電圧検出回路は、接地ノードと第１のノード
との間に接続され、第１の分圧回路が非活性なとき第１
のノードを接地電位に保持する接地電位保持回路をさら
に含む。
【００３７】電圧検出回路においては、第１の分圧回路
の非活性化時、テスト指令電圧をｎ分の１に分圧した第
１の分圧電圧が出力される第１のノードは、接地電位に
保持される。そして、第１の分圧回路が活性化される
と、第１のノードの電位は接地電位から上昇する。
【００３８】したがって、この発明によれば、第１の分
圧回路が非活性から活性へ移行する際に第１のノード上
の電位が第２のノード上の電位よりも高くなることはな
く、電圧検出回路の誤動作を防止できる。
【００３９】好ましくは、半導体記憶装置のテスト回路
に含まれる電圧検出回路は、第１の分圧回路とテスト指
令電圧が供給される入力ノードとの間に接続され、第３
の論理信号によって第１の分圧回路を入力ノードから遮
断し、第４の論理信号によってテスト指令電圧を第１の
分圧回路に与えるスイッチング回路と、接地ノードと第
１のノードとの間に接続され、第３の論理信号によって
第１のノードを接地電位から開放し、第４の論理信号に
よって第１のノードを接地電位に保持する電位切替回路
とをさらに含む。
【００４０】第１の分圧回路の非活性化時、第１のノー
ドは接地電位に保持され、第１の分圧回路にはテスト指
令電圧が供給されない。また、第１の分圧回路の活性化
時、第１の分圧回路にテスト指令電圧が供給され、第１
のノードはテスト指令電圧をｎ分の１に分圧した分圧電
圧によって徐々に電位が上昇される。
【００４１】したがって、この発明によれば、第１の分
圧回路が非活性から活性へ移行する際に第１のノード上
の電位が第２のノード上の電位よりも高くなることはな
く、電圧検出回路の誤動作を防止できる。
【００４２】好ましくは、半導体記憶装置に含まれるテ
スト回路の電圧検出回路は、接地ノードとスイッチング
回路が第１の分圧回路に接続される第３のノードとの間
に接続され、第３の論理信号によって第３のノードを接
地電位から開放し、第４の論理信号によって第３のノー
ドを接地電位に保持するもう１つの電位切替回路をさら
に含む。
【００４３】第１の分圧回路の入力側に配置された第３
のノードは、第１の分圧回路の非活性化時、接地電位に
保持され、第１の分圧回路の活性化時、接地電位から開
放される。
【００４４】したがって、電圧検出回路を非活性と活性
との間で切換えても、第３のノードに電荷が蓄積され
ず、連続して半導体記憶装置をテストできる。
【００４５】
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付してその説明は繰返さない。
【００４６】図１を参照して、本発明による半導体記憶
装置１００は、テスト回路１０と、被テスト回路４０と
を備える。テスト回路１０は、電圧検出回路２０とテス
トモード移行回路３０とを含む。また、被テスト回路４
０は、入出力インタフェース回路５０を含む。
【００４７】電圧検出回路２０は、入出力端子から入力
された活性化信号ＳＶＤＥＮによって活性化される。そ
して、電圧検出回路２０は、入出力端子から入力された
テスト指令信号ＥＸＴＳＨを検出し、その検出信号ＤＥ
Ｔをテストモード移行回路３０へ出力する。検出信号Ｄ
ＥＴの検出方法については後述する。
【００４８】テストモード移行回路３０は、検出信号Ｄ
ＥＴに基づいてテストモード信号ＴＭＥを生成し、被テ
スト回路４０へ出力する。被テスト回路４０は、入出力
インタフェース回路５０を介してテストモード信号が入
力され、テストモードへ移行される。そして、被テスト
回路４０は、アドレス信号Ａ０〜Ａｎ用の入出力端子か
ら入力された特定ビットパターンを入出力インタフェー
ス回路５０を介して入力し、各種のテストが行なわれ
る。
【００４９】図２を参照して、電圧検出回路２０は、Ｐ
チャネルＭＯＳトランジスタ１１０，１１４，１１６〜
１１８，１２０〜１２２，１２６，１２７，１２９，１
３１と、ＮチャネルＭＯＳトランジスタ１１１，１１
９，１２３〜１２５，１２８，１３０，１３２とを備え
る。
【００５０】ＰチャネルＭＯＳトランジスタ１１０およ
びＮチャネルＭＯＳトランジスタ１１１は、接地ノード
１１２と電源ノード１１３との間に直列に接続され、イ
ンバータＩＶ１を構成する。インバータＩＶ１は、活性
化信号ＳＶＤＥＮを入力し、活性化信号ＳＶＤＥＮの反
転信号をノードＮ１へ出力する。
【００５１】ＰチャネルＭＯＳトランジスタ１１６〜１
１８は、接地ノード１１２とＰチャネルＭＯＳトランジ
スタ１１４との間に直列に接続され、分圧回路１４０を
構成する。また、テスト指令信号ＥＸＴＳＨが入力され
る入力ノードＮ２と分圧回路１４０との間にＰチャネル
ＭＯＳトランジスタ１１４が設けられる。ＰチャネルＭ
ＯＳトランジスタ１１４は、ゲート端子に受けたノード
Ｎ１上の信号によってオン・オフされる。ＰチャネルＭ
ＯＳトランジスタ１１４のゲート端子のバック側には接
地ノード１１２との間でＮ型のウエル端子１１５が配置
される。
【００５２】ノードＮ３と接地ノード１１２との間にＰ
チャネルＭＯＳトランジスタ１１８と並列にＮチャネル
ＭＯＳトランジスタ１１９が接続される。ＮチャネルＭ
ＯＳトランジスタ１１９は、ゲート端子に受けたノード
Ｎ１上の信号によってオン・オフされる。
【００５３】ＰチャネルＭＯＳトランジスタ１２１，１
２２およびＮチャネルＭＯＳトランジスタ１２３〜１２
５は、差動増幅型の比較回路１５０を構成する。比較回
路１５０は、いわゆるカレントミラー型の差動増幅回路
であり、接地ノード１１２から供給される接地電圧と電
源ノード１１３から供給される外部電源電圧とを動作電
源とする。ＰチャネルＭＯＳトランジスタ１２１および
ＮチャネルＭＯＳトランジスタ１２３と、ＰチャネルＭ
ＯＳトランジスタ１２２およびＮチャネルＭＯＳトラン
ジスタ１２４とは互いに並列に接続され、ともに電源ノ
ード２２３とＮチャネルＭＯＳトランジスタ１２５のソ
ース端子との間に接続される。
【００５４】ＮチャネルＭＯＳトランジスタ１２３は、
そのゲート端子にノードＮ３上の電圧を受け、Ｎチャネ
ルＭＯＳトランジスタ１２４は、そのゲート端子にノー
ドＮ４上の電圧を受ける。
【００５５】ＮチャネルＭＯＳトランジスタ１２５は、
ドレイン端子を接地ノード１１２と接続する。Ｎチャネ
ルＭＯＳトランジスタ１２５は、ＮチャネルＭＯＳトラ
ンジスタ１２３から流れる電流量とＮチャネルＭＯＳト
ランジスタ１２４から流れる電流量との和が常に一定に
なるように、電源ノード１１３からゲート端子に与えら
れる外部電源電圧によってオンされている。
【００５６】ＰチャネルＭＯＳトランジスタ１２２とＮ
チャネルＭＯＳトランジスタ１２４との間に接続された
ノードＮ６から比較回路１５０の比較結果が出力され
る。
【００５７】一方、ＰチャネルＭＯＳトランジスタ１２
１とＮチャネルＭＯＳトランジスタ１２３との間のノー
ドＮ５は、ＰチャネルＭＯＳトランジスタ１２１とＰチ
ャネルＭＯＳトランジスタ１２２のそれぞれのゲート端
子と接続される。
【００５８】この比較回路１５０は、ノードＮ３上の電
圧がノードＮ４上の電圧よりも高いとき、ノードＮ５上
の電圧よりも高い電圧をノードＮ６へ出力し、ノードＮ
３上の電圧がノードＮ４上の電圧よりも低いとき、ノー
ドＮ５上の電圧よりも低い電圧をノードＮ６へ出力す
る。したがって、ノードＮ６へ出力される電圧値によっ
てノードＮ３上の電圧をノードＮ４上の電圧と比較する
ことができる。
【００５９】ＰチャネルＭＯＳトランジスタ１２０は、
電源ノード１１３とノードＮ５との間に接続され、ゲー
ト端子に受ける活性化信号ＳＶＤＥＮによってオン・オ
フされる。そして、ＰチャネルＭＯＳトランジスタ１２
０はＬレベルの活性化信号ＳＶＤＥＮをゲート端子に受
けたとき、オンされて比較回路１５０を不活性化させ、
Ｈレベルの活性化信号ＳＶＤＥＮをゲート端子に受けた
とき、オフされて比較回路１５０を活性化させる。
【００６０】ＰチャネルＭＯＳトランジスタ１２６，１
２７およびＮチャネルＭＯＳトランジスタ１２８は、接
地ノード１１２と電源ノード１１３との間に直列に接続
され、ＮチャネルＭＯＳトランジスタ１２８によって活
性化される分圧回路１６０を構成する。ＮチャネルＭＯ
Ｓトランジスタ１２８は、そのゲート端子に受ける活性
化信号ＳＶＤＥＮによってオン・オフされる。
【００６１】ＰチャネルＭＯＳトランジスタ１２９およ
びＮチャネルＭＯＳトランジスタ１３０と、Ｐチャネル
ＭＯＳトランジスタ１３１およびＮチャネルＭＯＳトラ
ンジスタ１３２とは、接地ノード１１２と電源ノード１
１３との間に接続される。そして、ＰチャネルＭＯＳト
ランジスタ１２９およびＮチャネルＭＯＳトランジスタ
１３０はインバータＩＶ２を構成し、ＰチャネルＭＯＳ
トランジスタ１３１およびＮチャネルＭＯＳトランジス
タ１３２はインバータＩＶ３を構成する。インバータＩ
Ｖ２，ＩＶ３は、論理回路１７０を構成し、ノードＮ６
上の電圧を論理信号に変換して出力する。
【００６２】テスト指令信号ＥＸＴＳＨは、通常動作時
の入力電圧範囲よりも高いテスト指令電圧から成る信号
である。
【００６３】分圧回路１４０は、ＰチャネルＭＯＳトラ
ンジスタ１１４を介して入力されたテスト指令電圧をＰ
チャネルＭＯＳトランジスタ１１６〜１１８によって３
分の１に分圧し、その分圧電圧をノードＮ３へ出力す
る。
【００６４】また、分圧回路１６０は、電源ノード１１
３から供給された外部電源電圧をＰチャネルＭＯＳトラ
ンジスタ１２６，１２７によって２分の１に分圧し、そ
の分圧電圧をノードＮ４へ出力する。
【００６５】たとえば、テスト指令電圧として３．８Ｖ
が供給されると、分圧回路１４０はＰチャネルＭＯＳト
ランジスタ１１６〜１１８によって３．８Ｖを１．２７
Ｖに分圧する。また、外部電源電圧として２．５Ｖが供
給されると、分圧回路１６０は、ＰチャネルＭＯＳトラ
ンジスタ１２６，１２７によって２．５Ｖを１．２５Ｖ
に分圧する。
【００６６】分圧回路１４０を構成するＰチャネルＭＯ
Ｓトランジスタ１１６〜１１８および分圧回路１６０を
構成するＰチャネルＭＯＳトランジスタ１２６，１２７
は、抵抗モードで動作する。したがって、ＰチャネルＭ
ＯＳトランジスタ１１６〜１１８が同じ抵抗モードで動
作し、ＰチャネルＭＯＳトランジスタ１２６，１２７が
同じ抵抗モードで動作すれば、分圧回路１４０はテスト
指令電圧を３分の１に分圧し、分圧回路１６０は外部電
源電圧を２分の１に分圧する。その結果、ＰチャネルＭ
ＯＳトランジスタ１１６〜１１８が動作する抵抗モード
とＰチャネルＭＯＳトランジスタ１２６，１２７が動作
する抵抗モードとが異なっていても、ノードＮ３へテス
ト指令電圧の３分の１の電圧が出力され、ノードＮ４へ
外部電源電圧の２分の１の電圧が出力される。
【００６７】よって、ＰチャネルＭＯＳトランジスタ１
１６〜１１８のチャネル抵抗、およびＰチャネルＭＯＳ
トランジスタ１２６，１２７のチャネル抵抗だけを制御
すれば、ノードＮ３へ出力される分圧電圧と、ノードＮ
４へ出力される分圧電圧との大小関係は安定する。
【００６８】なお、本発明においては、ＰチャネルＭＯ
Ｓトランジスタ１１６〜１１８が同じ抵抗モードで動作
し、ＰチャネルＭＯＳトランジスタ１２６，１２７が同
じ抵抗モードで動作すれば良く、ＰチャネルＭＯＳトラ
ンジスタ１１６〜１１８の抵抗モードと、ＰチャネルＭ
ＯＳトランジスタ１２６，１２７の抵抗モードとは同じ
であっても、異なっていても良い。
【００６９】電圧検出回路２０は、図３に示す活性化信
号ＳＶＤＥＮによって活性化される。活性化信号ＳＶＤ
ＥＮがＬレベルのとき、インバータＩＶ１はＨレベルの
信号をノードＮ１へ出力する。そうすると、Ｐチャネル
ＭＯＳトランジスタ１１４はオフされ、ＮチャネルＭＯ
Ｓトランジスタ１１９はオンされる。また、Ｐチャネル
ＭＯＳトランジスタ１２０はオンされ、ＮチャネルＭＯ
Ｓトランジスタ１２８はオフされる。そして、分圧回路
１４０は、ノードＮ３を接地電位に保持されて不活性化
され、比較回路１５０および分圧回路１６０も不活性化
される。
【００７０】活性化信号ＳＶＤＥＮがＨレベルのとき、
インバータＩＶ１はＬレベルの信号をノードＮ１へ出力
する。そうすると、ＰチャネルＭＯＳトランジスタ１１
４はオンされ、ＮチャネルＭＯＳトランジスタ１１９は
オフされる。また、ＰチャネルＭＯＳトランジスタ１２
０はオフされ、ＮチャネルＭＯＳトランジスタ１２８は
オンされる。そして、分圧回路１４０，１６０および比
較回路１５０は活性化され、分圧回路１４０は、Ｐチャ
ネルＭＯＳトランジスタ１１４から入力されたテスト指
令電圧ＶＴＳを３分の１に分圧し、その分圧電圧ＶＴＳ
／３をノードＮ１へ出力する。また、分圧回路１６０
は、電源ノード１１３から供給された外部電源電圧ＶＤ
Ｄを２分の１に分圧し、その分圧電圧ＶＤＤ／２をノー
ドＮ４へ出力する。
【００７１】比較回路１５０は、ノードＮ３上の分圧電
圧ＶＴＳ／３をノードＮ４上の分圧電圧ＶＤＤ／２と比
較し、その比較結果をノードＮ６へ出力する。テスト指
令電圧ＶＴＳが外部電源電圧ＶＤＤの３／２倍以上のと
きＶＴＳ／３≧ＶＤＤ／２となり、ノードＮ３上の分圧
電圧はノードＮ４上の分圧電圧以上になる。そうする
と、比較回路１５０は、ノードＮ５上の電圧より高い電
圧ＶＨ１をノードＮ６へ出力する。
【００７２】一方、テスト指令電圧ＶＴＳが外部電源電
圧ＶＤＤの３／２倍よりも低いときＶＴＳ／３≦ＶＤＤ
／２となり、ノードＮ３上の分圧電圧はノードＮ４上の
分圧電圧よりも低くなる。そうすると、比較回路１５０
は、ノードＮ５上の電圧より低い電圧ＶＨ２をノードＮ
６へ出力する。
【００７３】ＰチャネルＭＯＳトランジスタ１２９，１
３１、およびＮチャネルＭＯＳトランジスタ１３０，１
３２のオン・オフが切替わる電圧ＶＩをノードＮ６上へ
出力される電圧ＶＨ１と電圧ＶＨ２との間に設定するこ
とによって、論理回路１７０は、電圧ＶＨ１，ＶＨ２を
互いに反対の論理信号に変換して出力できる。
【００７４】すなわち、比較回路１５０がノードＮ６上
へ電圧ＶＨ１を出力したとき、電圧ＶＨ１は電圧ＶＩよ
りも高いため、インバータＩＶ２はＬレベルの信号を出
力し、インバータＩＶ３はＬレベルの信号を反転したＨ
レベルの信号を出力する。また、比較回路１５０がノー
ドＮ６上へ電圧ＶＨ２を出力したとき、電圧ＶＨ２は電
圧ＶＩよりも低いため、インバータＩＶ２はＨレベルの
信号を出力し、インバータＩＶ３は、Ｈレベルの信号を
出力したＬレベルの信号を出力する。
【００７５】したがって、電圧検出回路２０がＨレベル
の信号ＳＶＩＨＤＥＴを出力するとテスト指令電圧ＶＴ
Ｓが検出されたことを示し、電圧検出回路２０がＬレベ
ルの信号ＳＶＩＨＤＥＴを出力するとテスト指令電圧Ｖ
ＴＳが検出されなかったことを示す。なお、Ｈレベルの
信号ＳＶＩＨＤＥＴをテスト指令信号ＥＸＴＳＨの検出
信号という。
【００７６】活性化信号ＳＶＤＥＮがＬレベルの信号で
あるとき、インバータＩＶ１はＨレベルの信号をＮチャ
ネルＭＯＳトランジスタ１１９のゲート端子へ与え、Ｎ
チャネルＭＯＳトランジスタ１１９をオンさせてノード
Ｎ３を接地電位に保持する。一方、活性化信号ＳＶＤＥ
ＮがＨレベルの信号であるとき、インバータＩＶ１はＬ
レベルの信号をＮチャネルＭＯＳトランジスタ１１９の
ゲート端子へ与え、ＮチャネルＭＯＳトランジスタ１１
９をオフさせてノードＮ３を接地電位から開放する。し
たがって、インバータＩＶ１およびＮチャネルＭＯＳト
ランジスタ１１９は、接地電位保持回路または電位切替
回路を構成する。
【００７７】また、活性化信号ＳＶＤＥＮがＬレベルの
信号であるとき、インバータＩＶ１はＨレベルの信号を
ＰチャネルＭＯＳトランジスタ１１４のゲート端子へ与
え、ＰチャネルＭＯＳトランジスタ１１４をオフさせて
分圧回路１４０と入力ノードＮ２とを遮断する。一方、
活性化信号ＳＶＤＥＮがＨレベルの信号であるとき、イ
ンバータＩＶ１はＬレベルの信号をＰチャネルＭＯＳト
ランジスタ１１４のゲート端子へ与え、ＰチャネルＭＯ
Ｓトランジスタ１１４をオンさせて入力ノードＮ２に供
給されたテスト指令電圧を分圧回路１４０へ与える。し
たがって、インバータＩＶ１およびＰチャネルＭＯＳト
ランジスタ１１４は、スイッチング回路を構成する。
【００７８】再び、図１を参照して、入出力端子から入
力された活性化信号ＳＶＤＥＮよって電圧検出回路２０
が活性化されると、電圧検出回路２０は、入出力端子か
ら入力されたテスト指令信号ＥＸＴＳＨを構成するテス
ト指令電圧ＶＴＳを上述した方法によって検出し、Ｈレ
ベルの信号ＳＶＤＩＨＤＥＴから成る検出信号ＤＥＴを
テストモード移行回路３０へ出力する。
【００７９】テストモード移行回路３０は、検出信号Ｄ
ＥＴを入力すると、テストモード移行信号ＴＭＥを被テ
スト回路４０へ出力する。被テスト回路４０は、入出力
インタフェース回路５０を介してテストモード移行信号
ＴＭＥを入力し、テストモードへ移行する。そして、ア
ドレス信号Ａ０，Ａ１，…，Ａｎ用の入出力端子から特
定のビットパターンが入出力インタフェース回路５０を
介して被テスト回路４０へ入力され、被テスト回路４０
のテストが実行される。
【００８０】これによって、テスト回路１０は、電圧検
出回路２０によってテスト指令信号を安定して検出で
き、被テスト回路４０を確実にテストモードへ移行させ
ることができる。
【００８１】半導体記憶装置１００に用いられる電圧検
出回路は、図２に示す電圧検出回路２０に限らず、図４
に示す電圧検出回路２２０であっても良い。
【００８２】電圧検出回路２２０は、電圧検出回路２０
にＮチャネルＭＯＳトランジスタ１３３を追加したもの
であり、その他は電圧検出回路２０と同じである。Ｎチ
ャネルＭＯＳトランジスタ１３３は、ＰチャネルＭＯＳ
トランジスタ１１４と分圧回路１４０との間のノードＮ
７にソース端子が接続され、ドレイン端子が接地ノード
１１２に接続される。そして、ゲート端子にインバータ
ＩＶ１の出力信号を受ける。
【００８３】インバータＩＶ１の出力信号がＨレベルの
信号であるとき、ＮチャネルＭＯＳトランジスタ１３３
はオンされ、ノードＮ７は接地電位に保持される。一
方、インバータＩＶ１の出力信号がＬレベルの信号であ
るとき、ＮチャネルＭＯＳトランジスタ１３３はオフさ
れ、ノードＮ７は接地電位から開放される。つまり、分
圧回路１４０が活性化されるとき、ＮチャネルＭＯＳト
ランジスタ１３３はオフされ、分圧回路１４０が不活性
化されるとき、ＮチャネルＭＯＳトランジスタ１３３は
オンされる。
【００８４】したがって、電圧検出回路２２０が活性化
され、上述した方法によってテスト指令電圧ＶＴＳが検
出されて被テスト回路４０のある種類のテストが実行さ
れた後、電圧検出回路２２０が不活性化されると、Ｎチ
ャネルＭＯＳトランジスタ１３３はオンされてノードＮ
７は接地電位に保持される。そして、再度、電圧検出回
路２２０が活性化されるとＮチャネルＭＯＳトランジス
タ１３３はオフされて被テスト回路４０の別のテストが
実行される。そして、別のテストが終了した後、Ｎチャ
ネルＭＯＳトランジスタ１３３は、再度、オンされてノ
ードＮ７は接地電位に保持される。つまり、Ｎチャネル
ＭＯＳトランジスタ１３３は、電圧検出回路２２０が不
活性化されているとき、常にオンされ、ノードＮ７は接
地電位に保持される。その結果、数種類のテストが被テ
スト回路４０について実行された場合でも、１つのテス
トともう１つのテストとの間で電圧検出回路２２０は、
一旦、不活性化されるためノードＮ７は接地電位に保持
され、テスト実行時にＰチャネルＭＯＳトランジスタ１
１４と分圧回路１４０との間に蓄積された電荷を接地ノ
ード１１２へ放電できる。その結果、数種類のテストを
連続した実行した場合でも、各テスト時におけるテスト
指令電圧ＶＴＳの検出を同じ条件で行なうことができ
る。そして、安定したテスト指令電圧ＶＴＳの検出が可
能である。
【００８５】なお、インバータＩＶ１およびＮチャネル
ＭＯＳトランジスタ１３３は、電位切替回路を構成す
る。
【００８６】上記においては、電圧検出回路２０，２２
０の分圧回路１４０，１６０を構成するＰチャネルＭＯ
Ｓトランジスタの数は、それぞれ、３個、２個として説
明したが、本発明はこれに限定されるものではなく、一
般に、分圧回路１４０を構成するＰチャネルＭＯＳトラ
ンジスタの数はｎ個（ｎは３以上の自然数）、分圧回路
１６０を構成するＰチャネルＭＯＳトランジスタの数は
ｍ個（ｍはｎより小さい自然数）であれば良い。
【００８７】この場合、分圧回路１４０は、テスト指令
電圧ＶＴＳをｎ分の１に分圧し、分圧回路１６０は外部
電源電圧ＶＤＤをｍ分の１に分圧する。したがって、外
部電源電圧ＶＤＤのｎ／ｍ倍以上のテスト指令電圧ＶＴ
Ｓを入力ノードＮ２から供給すれば、分圧回路１４０に
よってノードＮ３へＶＴＳ／ｎ＝（（ｎ／ｍ）×ＶＤ
Ｄ）／ｎ＝ＶＤＤ／ｍ以上の分圧電圧が出力され、分圧
回路１６０によってノードＮ４へＶＤＤ／ｍの分圧電圧
が出力される。そして、２つの分圧電圧が上述した方法
によって比較され、分圧電圧ＶＴＳ／ｎが分圧電圧ＶＤ
Ｄ／ｍ以上であるときテスト指令信号ＥＸＴＳＨが検出
される。
【００８８】よって、外部電源電圧のｎ／ｍ以上の電圧
をテスト指令電圧ＶＴＳとして入力ノードＮ２から供給
すれば、テスト指令信号ＥＸＴＳＨを安定して検出可能
である。
【００８９】上記においては、ＰチャネルＭＯＳトラン
ジスタによって構成された電圧検出回路２０，２２０に
ついて説明したが、電圧検出回路２０，２２０はＮチャ
ネルＭＯＳトランジスタによって構成されても良い。
【００９０】本発明の実施の形態によれば、半導体記憶
装置は、テスト指令信号を構成するテスト指令電圧をｎ
分の１に分圧した分圧電圧を、外部電源電圧をｍ分の１
に分圧した分圧電圧と比較してテスト指令電圧を検出す
るので、テスト指令電圧を分圧する回路と外部電源電圧
を分圧する回路とが異なった電気的特性から成るもので
あっても２つの分圧電圧の関係を一定に保持できる。そ
の結果、テスト指令電圧を安定して検出できる。
【００９１】また、本発明の実施の形態によれば、テス
ト指令電圧の分圧電圧が出力されるノードは、分圧回路
の非活性時、接地電位に保持されるため、分圧回路が非
活性から活性へ移行しても誤動作をすることがない。
【００９２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。
【００９３】
【発明の効果】本発明によれば、半導体記憶装置は、テ
スト指令信号を構成するテスト指令電圧をｎ分の１に分
圧した分圧電圧を、外部電源電圧をｍ分の１に分圧した
分圧電圧と比較してテスト指令電圧を検出するので、テ
スト指令電圧を分圧する回路と外部電源電圧を分圧する
回路とが異なった電気的特性から成るものであっても２
つの分圧電圧の関係を一定に保持できる。その結果、テ
スト指令電圧を安定して検出できる。
【００９４】また、本発明の実施の形態によれば、テス
ト指令電圧の分圧電圧が出力されるノードは、分圧回路
の非活性時、接地電位に保持されるため、分圧回路が非
活性から活性へ移行しても誤動作をすることがない。
【図面の簡単な説明】
【図１】 本発明の実施の形態による半導体記憶装置の
概略ブロック図である。
【図２】 図１に示す電圧検出回路の回路図である。
【図３】 図２に示す電圧検出回路を活性化させる活性
化信号のタイミングチャートである。
【図４】 図１に示す電圧検出回路の他の回路図であ
る。
【図５】 従来の半導体記憶装置の概略ブロック図であ
る。
【図６】 図５に示す電圧検出回路の回路図である。
【図７】 図５に示す遅延回路の回路図である。
【図８】 図６に示す電圧検出回路における信号のタイ
ミングチャートである。
【符号の説明】
１０，２１０ テスト回路、２０，２３０ 電圧検出回
路、３０，２４０ テストモード移行回路、４０，２５
０ 被テスト回路、５０，２６０ 入出力インタフェー
ス回路、１００，２００ 半導体記憶装置、１１０，１
１４，１１６〜１１８，１２０〜１２２，１２６，１２
７，１２９，１３１，３０７〜３０９，３１６ Ｐチャ
ネルＭＯＳトランジスタ、１１１，１１９，１２３〜１
２５，１２８，１３０，１３２，１３３，３０１〜３０
４，３１０〜３１５，３１７ ＮチャネルＭＯＳトラン
ジスタ、１１２，３０５ 接地ノード、１１３，３０６
電源ノード、１１５ ウエル、１４０，１６０，３２
０，３４０ 分圧回路、１５０，３３０ 比較回路、１
７０ 論理回路、２２０ 遅延回路、２２１ 遅延部、
２２２，２２３，２２５，３５０ インバータ、２２４
ＮＯＲゲート。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｔ 21/822

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 テスト指令信号を構成するテスト指令電
    圧を入力する入出力端子と、 被テスト回路と、 直列に接続されかつ各々がダイオード接続されたｎ個
    （ｎ：３以上の自然数）のＭＯＳトランジスタによって
    前記テスト指令電圧をｎ分の１分圧した第１の分圧電圧
    を生成し、直列に接続されかつ各々がダイオード接続さ
    れたｍ個（ｍ：ｎよりも小さい自然数）のＭＯＳトラン
    ジスタによって前記外部電源電圧をｍ分の１に分圧した
    第２の分圧電圧を生成し、前記第１の分圧電圧が前記第
    ２の分圧電圧以上のとき、前記被テスト回路をテストモ
    ードへ移行させるテスト回路とを備える半導体記憶装
    置。
  2. 【請求項２】 前記テスト回路は、 前記第１および第２の分圧電圧を生成し、前記第１の分
    圧電圧が前記第２の分圧電圧以上となるテスト指令電圧
    の検出を示す第１の論理信号と、前記第１の分圧電圧が
    前記第２の分圧電圧よりも低くなるテスト指令電圧の検
    出を示す第２の論理信号とを出力する電圧検出回路と、 前記第１の論理信号に応じて、前記被テスト回路をテス
    トモードへ移行させるテストモード移行回路とを含む、
    請求項１に記載の半導体記憶装置。
  3. 【請求項３】 前記電圧検出回路は、 前記ｎ個のＭＯＳトランジスタから成り、前記第１の分
    圧電圧を第１のノードへ出力する第１の分圧回路と、 前記ｍ個のＭＯＳトランジスタから成り、前記第２の分
    圧電圧を第２のノードへ出力する第２の分圧回路と、 前記第１の分圧電圧を前記第２の分圧電圧と比較した結
    果を差動増幅して出力する比較回路と、 前記比較回路の出力が所定の基準値に対して一方にずれ
    ているとき前記第１の論理信号を出力し、前記出力が所
    定の基準値に対して他方にずれているとき前記第２の論
    理信号を出力する論理回路とを含む、請求項２に記載の
    半導体記憶装置。
  4. 【請求項４】 前記電圧検出回路は、 前記接地ノードと前記第１のノードとの間に接続され、
    前記第１の分圧回路が非活性なとき前記第１のノードを
    接地電位に保持する接地電位保持回路をさらに含む、請
    求項３に記載の半導体記憶装置。
  5. 【請求項５】 前記電圧検出回路は、 前記第１の分圧回路と前記テスト指令電圧が供給される
    入力ノードとの間に接続され、第３の論理信号によって
    前記第１の分圧回路を前記入力ノードから遮断し、第４
    の論理信号によって前記テスト指令電圧を前記第１の分
    圧回路に与えるスイッチング回路と、 前記接地ノードと前記第１のノードとの間に接続され、
    前記第３の論理信号によって前記第１のノードを接地電
    位から開放し、前記第４の論理信号によって前記第１の
    ノードを接地電位に保持する電位切替回路とをさらに含
    む、請求項３に記載の半導体記憶装置。
  6. 【請求項６】 前記電圧検出回路は、接地ノードと前記
    スイッチング回路が前記第１の分圧回路に接続される第
    ３のノードとの間に接続され、前記第３の論理信号によ
    って前記第３のノードを接地電位から開放し、前記第４
    の論理信号によって前記第３のノードを接地電位に保持
    するもう１つの電位切替回路をさらに含む、請求項５に
    記載の半導体記憶装置。
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