JP2012069728A - 電源状態判定回路を有する集積回路 - Google Patents

Abstract

【課題】電源オープン検出回路の動作マージンを大きくする。
【解決手段】電源端子とグランド端子と入力端子と内部回路とが形成された集積回路において，入力端子と電源端子との間に設けられ，入力端子から前記電源端子への方向の一方向性回路と，電源端子が外部電源と接続しているか否かを検出して電源オープン検出信号を出力する電源状態判定回路とを有する。一方向性回路は，電源端子の電圧がゲートに印加される第１のトランジスタと，第１のトランジスタに直列に接続された第２のトランジスタとを有し，入力端子には外部電源の電圧が入力される。
【選択図】 図６

Description

本発明は，電源状態判定回路を有する集積回路に関する。

集積回路（ＬＳＩ）は，チップ上に電源端子とグランド端子と入出力用の信号端子と内部回路とを有する。集積回路チップはパッケージに収容され，パッケージは回路基板に接続される。集積回路チップの電源端子，グランド端子，信号端子は，パッケージの対応する端子に接続され，さらに回路基板の対応する端子に接続される。したがって，チップとパッケージ間の接続や，パッケージと回路基板間の接続が接続不良を起こしている場合，集積回路チップ内の電源端子，グランド端子はオープン状態になる。

チップ内の電源端子やグランド端子は，たとえオープン状態であっても，内部回路を経由して何らかの電圧状態になる。ただし，その電圧状態は電源やグランドとしては適切な状態ではないので，内部回路は適切な動作ができなくなる。したがって，電源端子やグランド端子のオープン状態を適切に検出することが必要である。

電源端子のオープン状態を検出する回路については，例えば，以下の特許文献１に記載されている。また，特許文献２，３には，入出力端子に接続される入出力回路について記載されている。

特開２０００−１９３７０９号公報 特開２００９−８１３０７号公報 特開２００３−３１６７２号公報

チップの電源端子やグランド端子がオープン状態になっても，内部回路を経由して何らかの電圧状態になるので，その電圧状態を検出することで，オープン状態を検出できる。ただし，検出マージンが小さいと，正常な接続状態において入力端子の電圧が電源端子の電位を超えたりグランド端子の電位より下回ったりした場合に，誤ってオープン状態を検出する場合がある。

そこで，本発明の目的は，動作マージンを大きくした電源状態判定回路を有する集積回路を提供することにある。

集積回路の第１の側面は，電源端子とグランド端子と入力端子と内部回路とが形成された集積回路において，前記入力端子と前記電源端子との間に設けられ，前記入力端子から前記電源端子への方向の一方向性回路と，前記電源端子が外部電源と接続しているか否かを検出して電源オープン検出信号を出力する電源状態判定回路とを有し，前記一方向性回路は，前記電源端子の電圧がゲートに印加される第１のトランジスタと，前記第１のトランジスタに直列に接続された第２のトランジスタとを有し，前記入力端子には前記外部電源の電圧が入力される。

第１の側面によれば，電源状態判定回路の動作マージンを大きくすることができる。

第１の実施の形態における集積回路装置の構成図である。 本実施の形態に関連する電源オープン検出回路の回路図である。 図２の静電破壊保護素子ESD1の回路とチップ断面を示す図である。 図２の電源オープン検出回路の動作を説明する図である。 図２の電源オープン検出回路の動作を説明する図である。 第１の実施の形態における集積回路の回路図である。 第１の実施の形態における集積回路の回路図である。 図６，図７のIO回路の詳細回路とチップ断面を示す図である。 図６，７，８の電源オープン検出回路の動作を説明する図である。 図６，７，８の電源オープン検出回路の動作を説明する図である。 図６，７，８のIO回路内の第２のトランジスタM1'を増加させた場合のVDDオープン状態での電源端子VDDの電圧を示す図である。 第１の実施の形態における集積回路のIO回路の第２の例の回路とチップ断面を示す図である。 第２の例のIO回路において第２のトランジスタM1'を増加させた場合のVDDオープン状態での電源端子VDDの電圧を示す図である。 第１の実施の形態における集積回路のIO回路の第３の例の回路とチップ断面を示す図である。 第３の例のIO回路において第２のトランジスタM1'を増加させた場合のVDDオープン状態での電源端子VDDの電圧を示す図である。 第１の実施の形態における集積回路のIO回路の第４の例の回路とチップ断面を示す図である。 第４の例のIO回路において第２のトランジスタM1'を増加させた場合のVDDオープン状態での電源端子VDDの電圧を示す図である。 第１の実施の形態における集積回路のIO回路の第５の例の回路とチップ断面を示す図である。 第５の例のIO回路において第２のトランジスタM1'を増加させた場合のVDDオープン状態での電源端子VDDの電圧を示す図である。 第１の実施の形態における電源オープン検出回路の変型例(電源電圧検出回路を利用した型)を示す図である。 第２の実施の形態における集積回路装置の構成図である。 グランドオープン検出回路の一例を示す回路図である。 図２２のグランドオープン検出回路の動作を説明する図である。 図２２のグランドオープン検出回路の動作を説明する図である。 第２の実施の形態における集積回路のIO回路の第１の例とそのチップ上の断面とを示す図である。 第２の実施の形態における集積回路の回路図である。 第２の実施の形態における集積回路のIO回路の第２の例とそのチップ上の断面とを示す図である。 第２の実施の形態における集積回路のIO回路の第３の例とそのチップ上の断面とを示す図である。 第２の実施の形態における集積回路のIO回路の第４の例とそのチップ上の断面とを示す図である。 第２の実施の形態における集積回路のIO回路の第５の例とそのチップ上の断面とを示す図である。 第２の実施の形態におけるグランドオープン検出回路の変型例(電源電圧検出回路を利用した例)を示す図である。

［第１の実施の形態］
図１は，第１の実施の形態における集積回路装置の構成図である。集積回路装置は，集積回路が形成されているチップＣＨＩＰと，チップＣＨＩＰを収容するパッケージＰＫＧとを有する。チップＣＨＩＰは，本明細書では集積回路（ＩＣ）に対応する。この集積回路ＣＨＩＰには，電源端子VDDと，グランド端子VSSと，入力端子ＩＮと，データの入出力端子ＤＡＴＡとが設けられている。電源端子VDDは電源配線１４に接続され，グランド端子VSSはグランド配線１６に接続されている。そして，内部回路１０は，入力端子ＩＮに入力される入力信号に基づいて，データ入出力端子ＤＡＴＡからデータを入力しまたは出力する。

集積回路ＣＨＩＰ内の各端子VDD，VSS，ＩＮ，ＤＡＴＡは，それぞれパッケージＰＫＧの外部端子Ｐ−VDD，Ｐ−VSS，Ｐ−ＩＮ，Ｐ−ＤＡＴＡに接続されている。さらに，パッケージＰＫＧの外部端子Ｐ−VDD，Ｐ−VSS，Ｐ−ＩＮ，Ｐ−ＤＡＴＡは，外部の回路基板２０の端子Ｂ−VDD，ＧＮＤ，Ｂ−ＩＮ，Ｂ−ＤＡＴＡにそれぞれ接続される。

さらにチップＣＨＩＰ内には，入力端子ＩＮと電源端子VDDとの間に入力端子から電源端子の方向にのみ電流を流す一方向性回路，例えばダイオード，からなる静電破壊保護素子ＥＳＤ１と，入力端子ＩＮとグランド端子VSSとの間にグランド端子から入力端子の方向にのみ電流を流す一方向性回路，例えばダイオード，からなる静電破壊保護素子ＥＳＤ２とが設けられる。図示はしていないが，データ入出力端子ＤＡＴＡと電源端子VDDまたはグランド端子VSSとの間にも同様の静電破壊保護素子ＥＳＤ１，ＥＳＤ２が設けられる。

そして，第１の実施の形態では，集積回路ＣＨＩＰは電源オープン判定回路（電源状態判定回路）２２を有し，電源オープン判定回路２２は，チップ上の電源端子VDDが外部の電源端子Ｂ−VDDと電気的に接続していないオープン状態を検出する。電源オープン判定回路２２は，電源配線１４とグランド配線１６との間に設けられ，何らかの原因で電源端子VDDがオープン状態になったときに，電源端子VDDの電圧が低下したことを検出する。電源オープン判定回路２２は，電源端子VDDの電圧がオープンした場合に，電源がオープンしたことを示す電源オープンオープン信号２３（VDFO）を出力する。

電源がオープンしたことを示す電源オープン検出信号２３が出力されると，内部回路１０はその動作を停止したり，リセットしたり，内部回路内のメモリへのアクセスをウエイトさせたり，パワーダウン動作に移行したり，外部のホストコンピュータに電源電圧の低下を通知したりする。つまり，電源電圧が正常な状態ではないので，内部回路１０が誤動作しないように何らかの制御が行われる。

静電破壊保護素子ＥＳＤ１，ＥＳＤ２において，入力端子ＩＮに高い正電位の静電気が入力された場合は，静電破壊保護素子ＥＳＤ１が導通して入力端子ＩＮから電源端子VDDの方向に静電気の電荷を逃がし，一方，入力端子ＩＮに低いマイナス電位の静電気が入力された場合は，静電破壊保護素子ＳＥＤ２が導通してグランド端子VSSから入力端子ＩＮの方向に静電気の電荷を逃がす。

ただし，静電破壊保護素子ＥＳＤ１，ＥＳＤ２は，上記の一方向にしか電流を流さない一方向性回路である。したがって，電源端子VDDに通常の電源電圧が印加され，グランド端子VSSに通常のグランド電位が印加され，入力端子ＩＮに電源電圧とグランドとの間の通常の信号が入力している通常動作状態では，いずれの静電破壊保護素子ＥＳＤ１，ＥＳＤ２も導通しない。

電源端子VDDがオープン状態になると，電源オープン判定回路２２内の回路により電源配線１４の電位が低下し，Ｈレベル状態の入力端子ＩＮの電位が電源端子VDDの電位より高くなる。この入力端子ＩＮのＨレベルは外部の電源Ｂ−VDDの電位と等しい。その結果，静電破壊保護素子ＥＳＤ１が導通し，電源配線１４の電位は，Ｈレベル状態の入力端子ＩＮの電位より静電破壊保護素子の電圧低下分だけ低くなる。電源オープン判定回路２２は，このような電源端子VDDのオープン状態での電源端子VDDの電位の低下を検出する。

入力端子ＩＮには，通常動作状態で外部の電源Ｂ−VDDの電位を有するＨレベルの信号が供給されることが前提である。入力端子ＩＮは，例えば，電源起動時にリセットレベルのＬレベルになり，通常動作状態でリセットを解除したＨレベルになるリセット信号端子などが好ましい。もしくは，入力端子ＩＮは，通常動作状態で間欠的にＨレベルになるクロック信号やその他制御信号でもよい。

チップ内の電源端子VDDが外部の電源端子Ｂ−VDDと電気的に接続されないVDDオープンの状態は，例えば，回路基板１０の電源端子Ｂ−VDDとパッケージＰＫＧの電源端子Ｐ−VDDとの間の半田接続に不良が発生した場合や，パッケージＰＫＧの電源端子Ｐ−VDDとチップの電源端子VDDとの間の接続に不良が発生した場合などが考えられる。

以下の実施の形態の説明では，電源端子VDDの電位が低下した状態として，電源端子VDDがオープン状態を例にして説明する。

図２は，本実施の形態に関連する電源オープン検出回路の回路図である。入力端子ＩＮのIO回路３０には，静電破壊保護素子ＥＳＤ１としてＰチャネルＭＯＳトランジスタＭ１とソフトクリップであるバッファ３１と，静電破壊保護素子ＥＳＤ２としてＮチャネルＭＯＳトランジスタＭ２とソフトクリップであるバッファ３２とが，入力端子INと電源端子VDD及びグランド端子VSSとの間にそれぞれ設けられている。入力端子ＩＮは，この例ではリセット端子ＸＲＳＴであり，リセット状態でＬレベル，通常状態でＨレベルになる。入力端子ＩＮに過大な高い電位が印加されるとトランジスタＭ１が導通し破線で示した方向に電流が流れ，高い電圧が内部回路に印加されるのを防止する。逆に，入力端子ＩＮにグランドより低い電位が印加されるとトランジスタＭ２が導通し，グランド端子VSSから入力端子ＩＮの方向に電流が流れ，低い電圧が内部回路に印加されるのを防止する。

電源オープン判定回路２２は，電源VDDの電圧を分圧する抵抗Ｒ１，Ｒ２と，入力端子ＩＮの電圧を分圧する抵抗Ｒ３，Ｒ４とを有する分圧回路２２０と，トランジスタＭ３と抵抗Ｒ５からなりバイアス電圧Vbiasを生成するバイアス回路２２１と，ノードn01,n02の分圧電圧を比較するコンパレータ２２２と，コンパレータ出力n03をバッファして電源オープン検出信号VDFOを出力するバッファ２２３とを有する。

コンパレータ２２２は，ノードn01,n02の分圧電圧がそれぞれゲートに印加されるPチャネルトランジスタM5,M6と，バイアス電圧Vbiasがゲートに印加され定電流を生成するPチャネルトランジスタM4と，カレントミラー回路を構成するNチャネルトランジスタM77,M87と，トランジスタM6のドレインがゲートに接続されたNチャネルトランジスタM107と，ゲートにバイアス電圧Vbiasが印加されたPチャネルトランジスタM9とを有する。トランジスタM5，M6がゲートに印加される分圧電圧を比較し，比較結果に応じて，n01>n02であれば出力ノードn03がHレベルになり，n01<n02であれば出力ノードn03がLレベルになる。また，抵抗R1,R2,R3,R4は，例えば，R2=R4，R1<R3に設定されている。

図２において，入力端子INのリセット信号XRSTは，通常動作状態では外部電源B-VDDの電位のHレベルにある。そして，電源端子VDDが外部の電源B-VDDと正常に接続されていれば，電源端子VDDと入力端子INとは同じ外部の電源B-VDDの電位になる。その場合は，R2=R4，R1<R3であるので，ノードn01,n02の分圧電圧はn01>n02になり，コンパレータ２２２は出力ノードn03をHレベルにする。

一方，電源端子VDDがオープン状態になると，分圧回路２２０の抵抗R1,R2を経由して電源端子VDDに接続される電源配線１４の電位が低下する。バッファ３１は例えば２段のCMOSインバータで構成され，トランジスタM1のゲートには電源端子VDDの電圧が印加される。一方，入力端子INのリセット信号XRSTは，外部電源B-VDDの電位のHレベルにある。よって，電源配線１４の電位低下に伴い，トランジスタM1に破線の電流が流れる。その結果，電源端子VDDの電位は，リセット端子XRSTのB-VDD電圧よりトランジスタM1の閾値電圧PMOSVthだけ低下する。

この電源端子VDDの電位の低下により，ノードn01,n02の分圧電圧がn01<n02になるように，抵抗R1-R4の抵抗値が設定されている。その結果，コンパレータ２２２は出力ノードn03をLレベルにする。

図３は，図２の静電破壊保護素子ESD1の回路とチップ断面を示す図である。PチャネルMOSトランジスタM1は，P型基板P-sub内のN型ウエル領域Nwell内に，P型のソース領域S，ドレイン領域Dと，それらの間のゲート電極Gとを有する。入力端子INと電源端子VDDとの間には，回路図と断面図に示した，トランジスタM1のソース，ドレイン領域を経由する電流パスIt1と，入力端子IN（XRST）に接続されているP型のソース領域SとN型ウエル領域Nwellとの間のPN接合からなるフィールドダイオードFDとN型ウエル領域Nwellとを経由する電流パスIfd1とが存在する。ただし，電流パスIt1はPチャネルトランジスタM1の閾値電圧PMOSVthの電圧降下しかないのに対して，電流パスIfd1はフィールドダイオードの閾値電圧FDVthの電圧降下があり，FDVth＞PMOSVthであるので，電流パスIt1が支配的になる。ここでは，FDVth≒PMOSVthとする。

その結果，電源端子VDDがオープン状態では，電源端子VDDの電位は，次のように低下する。
VDD=XRST-PMOSVth
ここで，XRSTは入力端子INの電圧であり外部の電源B-VDDと同じ電位である。

図４は，図２の電源オープン検出回路の動作を説明する図である。図中，左側が電源端子VDDが正常に接続されている状態を，右側が電源端子VDDがオープン状態をそれぞれ示す。外部電源B-VDDが立ち上がると，電源端子VDDも入力端子であるリセット端子XRSTも同じ電位で立ち上がる。このとき電源端子VDDが正常に接続されている状態では，前述のとおり，ノードn01,n02の分圧電圧の関係は，n01>n02である。その結果，電源オープン検出信号VDFOはHレベル（正常電位状態）になる。

一方，電源端子VDDがオープン状態の場合は，静電破壊防止素子ESD1の導通により，電源端子VDDは，XRST-PMOSVthに低下している。その結果，ノードn01,n02の分圧電圧の関係は，n01<n02となる。その結果，電源オープン検出信号VDFOはLレベル（VDDオープン状態または電源低下状態）になる。

図５は，図２の電源オープン検出回路の動作を説明する図である。図５には，電源端子VDDが正常に接続されている状態で，入力端子であるリセット端子XRSTが立ち上がるときにオーバーシュート電圧が印加された場合T2と，何らかの理由で電源VDDよりも高い電位になった場合T4とが示されている。

図４において，電源端子VDDが正常に接続されている場合において，n01>n02にあるノードn01,n02間の動作マージンV1はそれほど大きくない。その理由は，電源端子VDDが低下したときに，n01<n02になるように抵抗R1,R2,R3,R4を設定する必要があるからである。

電源起動時T1後に，リセット信号XRSTがLレベルからHレベルに立ち上がった後の通常動作状態T3では，n01>n02であり，電源オープン検出信号VDFOはHレベル（正常電位状態）になっている。しかし，入力端子であるリセット端子XRSTが立ち上がるときにオーバーシュート電圧が印加された場合T2では，リセット端子XRSTを分圧したノードn02の電位がノードn01よりも上昇している。同様に，リセット端子XRSTが電源VDDよりも高い電位になった場合T4でも，ノードn02の電位がノードn01よりも上昇している。状態T2,T4では，リセット端子XRSTの電位は，以下のようになっている。
XRST＞VDD＋PMOSVth
つまり，実質的にVDDオープン状態と同じ電圧差がリセット端子XRSTと電源端子VDDとの間に生成され，電源オープン判定回路２２が，電源オープン検出信号VDFOをLレベル（VDDオープン状態または電源低下状態）にし，VDDオープン状態を誤って検出している。

このように，電源オープン判定回路の動作マージンが小さいことに起因して，電源端子VDDが正常に接続されていたり正常な電位であるにもかかわらず，誤ってVDDオープン状態や電源電圧低下状態を検出する。このような誤検出は避けることが求められる。

図６は，第１の実施の形態における集積回路の回路図である。この集積回路は，電源端子VDDとグランド端子VSSと入力端子XRSTと図示しない内部回路とを有する。さらに，IO回路３０には，入力端子XRSTと電源端子VDDとの間に設けられ，入力端子から電源端子への方向の一方向性回路M1,M1'と，グランド端子VSSから入力端子への方向の一方向性回路M2とが設けられている。そして，集積回路は，電源端子VDDが接続しているか否かを検出して電源オープン検出信号VDFOを出力する電源オープン判定回路２２とを有する。また，入力端子XRSTには外部電源B-VDDの電圧が入力される。

IO回路３０内のリセット端子XRSTと電源端子VDDとの間の一方向性回路は，電源端子VDDの電圧がゲートに印加される第１のトランジスタM1と，第１のトランジスタM1に直列に接続された第２のトランジスタM1'とを有する。第２のトランジスタM1'は，第１のトランジスタM1と電源端子VDDとの間に接続され，そのゲートは第１のトランジスタM1のドレイン端子に接続されている。さらに，第１のトランジスタM1のゲートには，電源端子VDDがバッファ３１により接続されている。すなわち，バッファ３１は２段のCMOSインバータで構成されるので，電源端子VDDがHレベルであるかぎり第１のトランジスタM1のゲートには電源端子VDDにつながる電源配線１４の電圧が印加される。また，リセット端子XRSTとグランド端子VSSとの間の一方向性回路は，図２と同様のNチャネルMOSトランジスタM2とバッファ３２とを有する。

電源オープン判定回路２２は，図２と同様にVDD-VSS間電圧を抵抗R1,R2で分圧したノードn01の電圧と，抵抗XRST-VSS間電圧を抵抗R3,R4で分圧したノードn02の電圧とを比較するコンパレータ２２２とバッファ２２３とを有する。これらは図２に示した電源オープン判定回路２２と同様の回路である。

図７は，第１の実施の形態における集積回路の回路図である。図７のIO回路３０は，図６のIO回路３０と同じ構成である。また，図７の電源オープン判定回路２２の回路は，図６の電源オープン判定回路２２を詳述したものであり，図２と同じ構成である。

図８は，図６，図７のIO回路（第１の例）の詳細回路とチップ断面を示す図である。この例におけるリセット端子XRSTと電源端子VDDとの間の一方向性回路では，第１，第２のトランジスタM1,M1'はＰチャネルＭＯＳトランジスタであり，第２のトランジスタM1'は，第１のトランジスタM1と電源端子VDDとの間に設けられ，そのゲートが第１のトランジスタM1のドレイン端子に接続されている。また，断面図から分かるとおり，第１，第２のトランジスタM1,M1'は，同じNウエル領域Nwell内にP型のソース，ドレイン領域S,Dを有する。そして，Nウエル領域Nwellは，N型コンタクト領域を介して電源端子VDDに接続され，バックゲートバイアスを供給されている。そのため，第１及び第２のトランジスタM1,M1'のソース領域SとNウエル領域Nwellとの間のPN接合には，寄生的なフィールドダイオードFDが形成されている。つまり，図２のIO回路と比較すると，図７のIO回路の一方向性回路は，第１のトランジスタM1に第２のトランジスタM1'を追加した構成である。

このIO回路３０では，電源端子VDDがオープン状態になりその電位が低下すると，第１のトランジスタM1のドレイン・ソース間電圧が閾値電圧PMOSVthを超えて，トランジスタM1が導通する。しかし，第２のトランジスタM1'は，ゲート・ソース間が接続されているので，常時非導通状態である。したがって，入力端子XRSTから電源端子VDDへの電流経路は，破線で示されたように，第１のトランジスタM1のフィールドダイオードFDのみを経由する電流経路Ifdと，一点鎖線で示されたように，第１のトランジスタM1のソース・ドレイン間と，第２のトランジスタM1'のフィールドダイオードFDとを経由する電流経路Itfdとが存在する。しかし，これらの電流経路Ifd,Itfdによる電圧降下はそれぞれ，FDVth，PMOSVth＋FDVthとなり，電圧降下が小さい電流経路Ifdが支配的になる。

したがって，このIO回路３０では，オープン状態の電源端子VDDの電位は，次の通りになる。
VDD=XRST−FDVth
一方，図２のIO回路におけるオープン状態の電源端子VDDの電位は，次の通りである。
VDD=XRST−PMOSVth
つまり，FDVth≒２PMOSVthであるので，電源端子VDDがオープン状態での電源VDDの電位は，図８のIO回路のほうがより低くなることを意味する。

図９は，図６，７，８の電源オープン検出回路の動作を説明する図である。図４と対比すると明らかなとおり，電源端子VDDがオープン状態になると，電源端子VDDの電圧は，XRST-FDVthまで大きく低下する。それに伴い，ノードn01の電位も大きく低下する。すなわち，ノードn01の電圧変動V1'はFDVthに対応する電圧であり，図４の電圧変動V1のPMOSVthに対応する電圧よりも大きい。その分，抵抗R3,R4で決まるノードn02の分圧レベルを図４よりも下げることができる。あるいは，抵抗R1,R2で決まるノードn01の分圧レベルを図４よりも上げることができる。その結果，電源端子VDDが接続状態において，ノードn01,n02間の電圧差をより大きく，つまり動作マージンを大きくすることができる。

図１０は，図６，７，８の電源オープン検出回路の動作を説明する図である。この例では，ノードn02の電位をより下げることができ，ノードn01の電位をより上げることができた結果，入力端子XRSTをLレベルからHレベルに立ち上げた時のオーバーシュート状態T2や，何らかの理由で入力端子XRSTのHレベルが電源VDDの電位よりも高くなった場合T4において，ノードn01,n02の電位関係をn01>n02に維持することができる。つまり，図７，８の集積回路では，オーバーシュートの場合T2,入力端子XRSTが上昇した場合T4に，誤って電源端子オープン状態を検出することが抑制される。

図１１は，図６，７，８のIO回路内の第２のトランジスタM1'を増加させた場合のVDDオープン状態での電源端子VDDの電圧を示す図である。横軸に，図２のIO回路（ORG）と，一方向性回路内のPチャネルトランジスタM1,M1'の数とを示し，縦軸に電源VDDの電圧を示す。図２の場合は，電源端子VDDの電圧は以下のとおりである。
VDD=XRST-PMOSVth
これに対して，PチャネルトランジスタM1,M1'から更に第２のトランジスタM1'を増加させた場合，第２のトランジスタM1'がオフ状態であるので，電源端子VDDの電圧は以下のとおり一定になる。
VDD=XRST-FDVth
図１２は，第１の実施の形態における集積回路のIO回路の第２の例の回路とチップ断面を示す図である。この第２の例では，入力端子XRSTと電源端子VDDとの間の一方向性回路ESD1において，第１，第２のトランジスタM1,M1'はＰチャネルＭＯＳトランジスタであり，第２のトランジスタM1'は，第１のトランジスタM1と入力端子XRSTとの間に設けられ，そのゲートが第１のトランジスタM1のソース端子Sに接続されている。また，２つのトランジスタM1,M1'は，共に同じNウエル領域Nwell内に形成されている。そして，Nウエル領域Nwellは，N型コンタクト領域を介して電源端子VDDからバックゲートバイアスを供給されている。この例１では，電源端子VDDがオープン状態になって入力端子XRSTの電源B-VDDの電位より低下した場合，第２のトランジスタM1'も導通する。

図中に示されるとおり，入力端子XRSTから電源端子VDDへの電流経路は，２つのトランジスタM1,M1'のソース・ドレイン間を経由する電流経路Ittと，第２のトランジスタM1'のP型ソース領域SとNウエル領域Nwellとの間のPN接合からなるフィールドダイオードFDを経由する電流経路Ifdとが存在する。電流経路Ittの電圧低下は２×PMOSVthであり，電流経路Ifdの電圧降下はFDVthである。デバイス設計にもよるが，２×PMOSVth≒FDVthとすると，両方の電流経路で電流が流れ，オープン状態の電源端子VDDの電圧は，以下のとおりとなる。
VDD= XRST-FDVth
ただし，第２のトランジスタM1'の数を増やすと，電流経路Ittの電圧低下はN×PMOSVth（NはトランジスタM1,M1'の数）となり，N×PMOSVth＞FDVthであるので電流経路Ifdが支配的になり，電源端子VDDの電圧は上記のXRST-FDVth以上は低下しない。

図１３は，第２の例のIO回路において第２のトランジスタM1'を増加させた場合のVDDオープン状態での電源端子VDDの電圧を示す図である。上記の通り，第２のトランジスタM1'を増やしても電源端子VDDの電圧はVDD= XRST-FDVthの一定になる。

上記の通り，第２の例のIO回路の場合も，電源端子VDDがオープンの場合の電源端子の電圧を図２の場合よりも低くすることができる。よって，第１の例と同様に，電源端子VDDが正常に接続されている場合に，誤って電源端子VDDのオープン状態を検出することが抑制できる。

図１４は，第１の実施の形態における集積回路のIO回路の第３の例の回路とチップ断面を示す図である。この第３の例では，入力端子XRSTと電源端子VDDとの間の一方向性回路ESD1において，第１，第２のトランジスタM1,M1'はＰチャネルＭＯＳトランジスタであり，第２のトランジスタM1'は，第１のトランジスタM1と入力端子XRSTとの間に設けられ，そのゲートが第１のトランジスタM1のゲートに接続されている。また，２つのトランジスタM1,M1'は，共に同じNウエル領域Nwell内に形成されている。そして，Nウエル領域Nwellは，N型コンタクト領域を介して電源端子VDDからバックゲートバイアスを供給されている。ただし，トランジスタM1,M1'の位置は上下逆になっても良い。

この例３では，電源端子VDDがオープン状態になって入力端子XRSTの電源B-VDDの電位より低下した場合，第１，第２のトランジスタM1,M1'の両方が導通する。つまり，２つのトランジスタM1,M1'が単一のPMOSトランジスタと実質的に同様となる。

この場合，図中の電流経路Ittの電圧低下はトランジスタの閾値PMOSVthであり，フィールドダイオードFDを経由する電流経路の電圧低下FDVth(>PMOSVth)より小さいので，電流経路Ittが支配的になる。

トランジスタM1,M1'によりトランジスタの合計チャネル長が長くなった分，トランジスタの閾値PMOSVthは，図２の例の第１のトランジスタM1のみの場合に比較すると大きくなる。よって，その分だけ，電源端子VDDがオープンの場合の電源端子VDDの電圧低下は，図２の例よりも低くすることができる。つまり，第１の例と同様に，電源端子VDDが正常に接続されている場合に，誤って電源端子VDDのオープン状態を検出することが抑制できる。

第３の例では，電源端子VDDがオープン状態になった時の電源端子VDDの電圧は，次の通りである。
VDD=XRST-PMOSVth（L大）
この電圧は，図２のVDD＝XRST-PMOSVthよりも低くなる。

図１５は，第３の例のIO回路において第２のトランジスタM1'を増加させた場合のVDDオープン状態での電源端子VDDの電圧を示す図である。第２のトランジスタM1'の数を増やせば，それらトランジスタの合計チャネル長が長くなり，閾値電圧PMOSVth（L大）は数に比例して大きくなる。但し，PMOVth(L大)がフィールドダイオードの閾値FDVthに達すると，それ以降は，電源端子VDDの電圧は，VDD＝XRST-FDVthで飽和する。

図１６は，第１の実施の形態における集積回路のIO回路の第４の例の回路とチップ断面を示す図である。この第４の例では，入力端子XRSTと電源端子VDDとの間の一方向性回路ESD1において，第１，第２のトランジスタM1,M1'はＰチャネルＭＯＳトランジスタであり，第２のトランジスタM1'は，第１のトランジスタM1と入力端子XRSTとの間に設けられ，そのゲートが第１のトランジスタM1のソース端子Sに接続されている。また，２つのトランジスタM1,M1'は，別のNウエル領域Nwell内にそれぞれ形成されている。そして，第１のトランジスタM1には電源端子VDDからバックゲートバイアスが印加され，第２のトランジスタM1'にはトランジスタM1のソース端子からバックゲートバイアスが印加されている。

この第４の例では，電源端子VDDがオープン状態になって入力端子XRSTの電源B-VDDの電位より低下した場合，第１，第２のトランジスタM1,M1'のソース・ドレイン間を経由する電流経路Ittが支配的になる。つまり，両トランジスタM1,M1'が別々のNウエル領域Nwell内に形成されているので，それぞれのトランジスタにおいて，ソース・ドレイン間を経由する電流経路と，ソースとNウエル領域間のPN接合のフィールドダイオードFDを経由する電流経路とが存在する。ただし，前者の電圧低下PMOSVthは後者の電圧低下FDVthより小さいので，両トランジスタともソース・ドレイン間を経由する電流経路Ittが支配的になる。

図１６のようにトランジスタM1,M1'を設けた場合，電源端子VDDがオープン状態におけるVDDの電圧は，以下の通りとなる。
VDD=XRST-２×PMOSVth
この電源端子VDDの電位は，図２の例VDD=XRST-PMOSVthよりも低くなっている。よって，電源端子VDDが正常に接続されている場合に，電源端子VDDのオープン状態を誤って検出することは抑制される。

図１７は，第４の例のIO回路において第２のトランジスタM1'を増加させた場合のVDDオープン状態での電源端子VDDの電圧を示す図である。第２のトランジスタM1'を増やすたびに，電源端子VDDの電圧は，PMOSVthずつ低下していく。よって，第１，第２のトランジスタM1,M1'の合計数がNの場合の電源端子VDDの電圧は，以下の通りとなる。
VDD=XRST-N×PMOSVth
したがって，第２のトランジスタM2'の段数を増やすことで電源オープン判定回路の動作マージンをより大きくすることができる。

図１８は，第１の実施の形態における集積回路のIO回路の第５の例の回路とチップ断面を示す図である。この第５の例では，入力端子XRSTと電源端子VDDとの間の一方向性回路ESD1において，第１，第２のトランジスタM1,M1'はＰチャネルＭＯＳトランジスタであり，第２のトランジスタM1'は，第１のトランジスタM1と電源端子VDDとの間に設けられ，そのゲートが第１のトランジスタM1のドレイン端子Dに接続されている。また，２つのトランジスタM1,M1'は，別のNウエル領域Nwell内にそれぞれ形成されている。そして，第２のトランジスタM1’には電源端子VDDからバックゲートバイアスが印加され，第１のトランジスタM1には，トランジスタM1’のソース端子Sからバックゲートバイアスが印加されている。

この第５の例において，電源端子VDDがオープン状態になって入力端子XRSTの電源B-VDDの電位より低下した場合，第２のトランジスタM1'はオフ状態になる。したがって，第１，第２のトランジスタM1では，ソース・ドレイン間を経由する電流経路が支配的になるが，第２のトランジスタM1'では，フィールドダイオードFDを経由する電流経路しか形成されない。その結果，図中の電流経路Itfdが支配的になる。つまり，第１のトランジスタM1ではソース・ドレイン間の経路,第２のトランジスタM1'ではフィールドダイオードFDの経路が支配的になる。

図１８のようにトランジスタM1,M1'を設けた場合，電源端子VDDがオープン状態におけるVDDの電圧は，以下の通りとなる。
VDD=XRST-PMOSVth-FDVth
この電源端子VDDの電位は，図２の例VDD=XRST-PMOSVthよりも低くなっている。よって，電源端子VDDが正常に接続されている場合に，電源端子VDDのオープン状態を誤って検出することが抑制される。

図１９は，第５の例のIO回路において第２のトランジスタM1'を増加させた場合のVDDオープン状態での電源端子VDDの電圧を示す図である。第２のトランジスタM1'を増やすたびに，電源端子VDDの電圧は，FDVthずつ低下していく。よって，第２のトランジスタM1'の合計数がN-1の場合の電源端子VDDの電圧は，以下の通りとなる。
VDD=XRST-PMOSVth-(N-1)×FDVth
図２０は，第１の実施の形態における電源オープン判定回路の変型例を示す図である。図２０において，IOセル３０内の入力端子XRSTと電源端子VDDとの間の一方向性回路は，図６，７，８の第１の例と同じである。そして，図２０の電源電圧検出回路２２’は，図６の電源オープン判定回路２２とは異なっている。

すなわち，図２０の電源電圧検出回路２２’は，電源端子VDDの電圧が基準電圧より低下したか否かのみを検出している。図６のように，電源端子VDDの電圧の分圧レベルと入力端子XRSTの電圧の分圧レベルとを比較することは行っていない。

図２０の電源電圧検出回路２２’は，電源端子VDDを抵抗R5,R6により分圧し，その分圧されたノードn10をNチャネルトランジスタM10のゲートに接続する。トランジスタM10はソースがグランド端子VSSに接続されているので，ノードn10の分圧レベルがトランジスタM10の閾値電圧NMOSVthより高ければ，トランジスタM10はオンして，検出信号VDFLVDOはHレベルになり，低ければトランジスタM10はオフして検出信号FDFLVDOはLレベルになる。

この電源電圧検出回路２２’は，単純に電源電圧VDDが絶対値より低下したことを検出する。したがって，電源端子VDDがオープン状態になって，上述したIOセル３０内の第１，第２のトランジスタM1,M1'により電源端子VDDの電圧が大きく低下した場合も検出することができる。また，何らかの理由により電源端子VDDが通常レベルより低下した場合も検出することができる。つまり，電源電圧VDDの低下検出回路と，電源端子VDDオープン状態の検出回路とを兼ねている。ただし，両方の状態が電源端子VDDに同等の電圧低下を招くことが必要である。したがって，電源電圧VDDの電圧低下を検出するレベルに整合するように，IOセル内の第１，第２のトランジスタM1,M1'の回路構成を選択することが求められる。

また，この電源電圧検出回路２２’は，電源電圧VDDの電圧低下を絶対値と比較しているので，図５で説明したような入力端子XRSTがオーバーシュートしたり電源端子VDDの電位より上昇した時に生じる誤検出は発生しない。

なお，図２０の電源電圧検出回路２２’において，トランジスタM10に代えて，ノードn10の電圧と絶対的な基準電圧とを比較するコンパレータにすることができる。この場合も，コンパレータは電源端子VDDの低下を検出し，電源状態検出信号を生成する。

以上の通り，第１の実施の形態では，５つの集積回路の例を示した。これらの例に示されるとおり，入力端子XRSTと電源端子VDDとの間に設けた一方向性回路を，複数のPMOSトランジスタで構成している。これにより，上記したとおり，電源端子VDDがオープン状態になった時の電源端子VDDの電圧低下をより低くすることができる。その結果，電源端子VDDが正常に接続されている場合に，誤ってVDDオープン状態を検出することが抑制される。

［第２の実施の形態］
第２の実施の形態では，VSSオープン状態を検出するVSSオープン検出回路に関する。

図２１は，第２の実施の形態における集積回路装置の構成図である。図１と同様に，集積回路が形成されているチップＣＨＩＰは，パッケージＰＫＧに収容され，パッケージＰＫＧは回路基板１０の搭載されている。第２の実施の形態では，グランド端子VSSが外部のグランド端子ＧＮＤと電気的に接続していないオープン状態を検出するグランドオープン判定回路１２（電源状態判定回路）が設けられる。グランドオープン判定回路１２は，電源配線１４とグランド配線１６との間に設けられ，何らかの原因でグランド端子VSSがオープン状態になったときに，入力端子ＩＮの電位とグランド端子VSSの電位とが異なる電位になることを検出する。静電破壊保護素子ＥＳＤ１，ＥＳＤ２は，図１と同様であり，入力端子ＩＮに高い正電位の静電気やマイナス電位の静電気が印加された場合にその静電気の電荷を電源端子VDD方向またはグランド端子VSS方向に逃がす。

グランド端子VSSがオープン状態になると，静電破壊保護素子ＥＳＤ２が導通し，グランド配線１６の電位が外部のグランド電位GNDより高くなる。グランドオープン判定回路１２は，このグランド端子VSS及びそれに接続されたグランド配線１６の電位が外部のグランド電位GNDより高くなることを検出する。

入力端子ＩＮには，通常動作状態でグランド電位の信号が供給される。つまり，入力端子ＩＮにグランド電位の信号が供給されているときに，グランドオープン判定回路１２は，グランドオープン状態を検出する。したがって，入力端子ＩＮは，例えば，通常動作時にＬレベル，つまりグランド電位になる制御信号や，ＬレベルとＨレベル（グランド電位と電源電圧電位）とを繰り返すクロック信号などが入力されることが望ましい。

さらに，グランドオープン判定回路１２は，グランドオープン状態を検出するとその検出信号１３を内部回路１０に出力し，内部回路１０の動作を停止させる。動作停止の具体例としては，内部回路１０のデータ入出力端子ＤＡＴＡから出力されるデータ出力をＨまたはＬの何れかのレベルに固定する。若しくは，ハイインピーダンス状態にする。これにより，グランドオープン状態で誤ったデータ出力が外部装置に出力されて誤動作の原因になることを回避することができる。

チップ内のグランド端子VSSが外部のグランド端子ＧＮＤと電気的に接続されないグランドオープン状態は，例えば，回路基板２０のグランド端子ＧＮＤとパッケージＰＫＧのグランド端子Ｐ−VSSとの間の半田接続に不良が発生した場合や，パッケージＰＫＧのグランド端子Ｐ−VSSとチップのグランド端子VSSとの間の接続に不良が発生した場合などが考えられる。

図２２は，グランドオープン判定回路の一例を示す回路図である。図２１で説明したとおり，電源配線１４は電源端子VDDに接続され，グランド配線１６はグランド端子VSSに接続されている。図２２の例では，入力端子ＩＮとしてクロック端子ＳＣＫが利用されている。クロック端子ＳＣＫ，電源端子VDDとの間に，静電破壊保護素子ＥＳＤ１として，ゲートとドレインとが短絡されてダイオード接続されたＰチャネルトランジスタＭ１が設けられ，グランドVSSとの間に，静電破壊保護素子ＥＳＤ２として，ゲートとドレインとが短絡されてダイオード接続されたＮチャネルトランジスタＭ２が設けられている。通常動作状態では，クロック端子ＳＣＫには，電源VDDとグランドVSSの電位を交互に有するクロック信号が供給されるので，いずれのトランジスタＭ１，Ｍ２も導通することはなく，通常動作に影響を与えることはない。また，クロック端子ＳＣＫに静電気が印加された場合は，トランジスタＭ１またはＭ２が導通して静電気の電荷を電源端子VDDまたはグランド端子VSSに流す。

グランドオープン判定回路１２は，ゲートにクロック端子ＳＣＫが接続されソースとドレインが電源端子VDDとグランド端子VSSとの間に接続されたＰチャネルの第１のトランジスタＭ１３と，ゲートにグランド端子VSSが接続されソースとドレインが電源端子VDDとグランド端子VSSとの間に接続されたＰチャネルの第２のトランジスタＭ１４とを有する信号分圧回路１２０を有する。さらに，グランドオープン判定回路１２は，第１，第２のトランジスタＭ１３，Ｍ１４のドレインと電源端子VDDとの間のノードn01，n02の電位を比較し，グランドオープン状態であることを示すグランドオープン検出信号n03（Lレベル）を出力するコンパレータ回路１２２と，コンパレータの出力n03の信号をラッチしカウントするラッチ回路１２３と，バッファ回路１２５とを有する。また，バイアス回路１２１も設けられる。

バイアス回路１２１とコンパレータ回路１２２は，図２のバイアス回路２２１とコンパレータ２２と同様の構成であり，その説明は省略する。

ラッチ回路１２３はカウンタ１２４を有し，カウンタ１２４は，図示されるとおり，４つのフリップフロップFF1〜FF4を有する。カウンタ１２４は，パワーオンリセット信号PORによりリセットされ，コンパレータ出力n03を５回カウントアップしたら，Lレベルのノードn04を出力する。この信号n04はバッファ回路１２５を経由して，グランドオープン検出信号VSFOとして出力される。

第１，第２のトランジスタＭ１３，Ｍ１４は，共にＰチャネルトランジスタであり，それらのソースと電源VDDとの間には，ゲートにバイアス電圧Vbiasが与えられたＰチャネルトランジスタＭ１１，Ｍ１２からなる電流源回路がそれぞれ設けられている。

ノードn01の電位はトランジスタＭ１１，Ｍ１３のオン抵抗比により決まり，同様に，ノードn02の電位はトランジスタＭ１２，Ｍ１４のオン抵抗比により決まる。

この例では，トランジスタＭ１１，Ｍ１２のトランジスタサイズは等しく設計され，ゲートバイアス電圧Vbiasが同じであるので，トランジスタＭ１１，Ｍ１２のオン抵抗RM11，RM12はほぼ等しい。一方，トランジスタＭ１３，Ｍ１４のトランジスタサイズは，ゲート電圧が同じ場合にトランジスタＭ１３のオン抵抗RM13がトランジスタＭ１４のオン抵抗RM14より大きく（RM13＞RM14）なるように設計されている。具体的には，例えば，トランジスタＭ１３のゲート長がトランジスタＭ１４のゲート長より長い。

そこで，チップのグランド端子VSSが外部のグランド端子ＧＮＤと正しく接続されている時は，ノードn01の電圧Vn01はノードn02の電圧Vn02より高くなる。すなわち，
Vn01＝RM13＊VDD／（RM11＋RM13）
Vn02＝RM14＊VDD／（RM12＋RM14）
で，RM13＞RM14，RM11＝RM12であるので，Vn01＞Vn02となる。その結果，コンパレータＣｏｍｐ１は，出力VSSＤＥＴをＨレベルにする。これは，チップのグランド端子VSSが外部のグランド端子ＧＮＤに接続された状態を検出している。

次に，チップのグランド端子VSSが外部のグランド端子ＧＮＤに接続されていないオープンの状態について説明する。トランジスタＭ１３のゲートにはクロック端子SCKが接続され，通常動作状態においてクロック端子SCKにグランドVSSの電圧の信号が入力される時は，トランジスタＭ１３は導通状態にある。それにより，電源端子VDD，トランジスタＭ１１，トランジスタＭ１３の電流パスが形成される。そのため，チップのグランド端子VSSがオープンになると，前記電流パスによりトランジスタＭ２のが導通し，グランド端子VSSおよびその配線１６は，クロック端子ＳＣＫのグランド電位よりトランジスタＭ２の閾値電圧NMOSVthだけ高くなる。つまり，VSS=NMOSVthとなる。

上記のように，トランジスタＭ１３のゲートにはクロック端子SCKのグランド電位，トランジスタＭ１４のゲートにはVSS=NMOSVthが印加される。そこで，その場合のトランジスタＭ１３，Ｍ１４のオン抵抗RM13，RM14が，RM13＜RM14になるようにトランジスタＭ１３，Ｍ１４を設計しておく。つまり，チップのグランド端子VSSが外部のグランド端子ＧＮＤに接続されている時のオン抵抗と逆の関係になるように設計しておく。チップ内のグランド端子VSS及び配線１６の電位がNMOSVthであるので，ノードn01，n02の電位は次の通りとなる。
Vn01＝RM13＊（VDD−NMOSVth）／（RM13＋RM11）
Vn02＝RM14＊（VDD−NMOSVth）／（RM14＋RM12）
で，RM13＜RM14，RM11＝RM12であるので，Vn01＜Vn02となる。その結果，コンパレータ１２２は，反転して，出力ノードn03をＬレベルにする。これは，チップのグランド端子VSSが外部のグランド端子ＧＮＤに接続されていないオープン状態を検出している。

図２３は，図２２のグランドオープン判定回路の動作を示す波形図である。チップ内のグランド端子VSSが外部のグランド端子ＧＮＤに接続されている場合（VSS=GND）は，チップ内グランド端子VSSはグランド電位（０Ｖ）になり，Vn01＞Vn02となり，コンパレータ出力ノードn03はＨレベルになる。一方で，チップ内のグランド端子VSSが外部のグランド端子ＧＮＤに接続されずオープン状態の場合（VSS=OPEN）は，チップ内グランド端子VSSはNMOSVthに上昇し，Vn01＜Vn02となり，コンパレータ出力ノードn03はＬレベルになる。このＬレベルは，チップ内のグランド電位VSSと同じである。

図２２に戻り，クロック端子SCKにはHレベルとLレベルとが繰り返される。クロック端子SCKがLレベルの場合において，VSSオープン検出回路は上記の通りの動作をし，VSSがオープン状態ならコンパレータ出力ノードn03はLレベルになる。一方，クロック端子SCKがHレベルの場合は，トランジスタM13はオフになりVno1>Vno2となり，コンパレータ出力ノードn03はHレベルになる。つまり，通常動作状態において，グランド端子VSSがオープン状態になると，コンパレータ出力ノードn03は，クロックSCKに同期してHレベルとLレベルとを繰り返す。そこで，カウンタ１２４がノードn03の５回のHレベルをカウントしたら，カウンタ出力ノードn04にLレベルが出力され，バッファ１２５からVSSオープン検出信号VSFOが出力される。

図２４は，図２２のグランドオープン判定回路の動作を説明する図である。図２４には，グランド端子VSSが正常に接続されている状態で，入力端子であるクロック端子SCKが立ち上がるときにアンダーシュート電圧が印加された場合T2と，何らかの理由でグランドVSSよりも低い電位になった場合T4とが示されている。

図２２において，グランド端子VSSが正常に接続されている場合において，n01>n02にあるノードn01,n02間の動作マージンV2はそれほど大きくない。その理由は，グランド端子VSSがオープン状態で上昇したときに，n01<n02になるようにトランジスタM11,M12,M13,M14のオン抵抗を設定する必要があるからである。

電源起動時T1後に，クロック信号SCKがLレベルからHレベルに立ち上がった後の通常動作状態T3ではn01>n02であり，コンパレータ出力n03はHレベルになっている。しかし，入力端子であるクロック端子SCKが立ち上がった後にアンダーシュート電圧が印加された場合T2では，トランジスタM13のオン抵抗のほうがトランジスタM14のオン抵抗よりも小さくなり，n01<n02になる。その結果，ノードn03はLレベルになっている。同様に，クロック端子SCKがグランド端子VSSよりも低い電位になった場合T4でも，n01<n02になり，ノードn03はLレベルになっている。つまり，状態T2,T4では，クロック端子SCKの電位は，以下のようになっている。
SCK＜VSS-NMOSVth
つまり，実質的にVSSオープン状態と同じ電圧差がクロック端子SCKとグランド端子VSSとの間に生成され，グランドオープン判定回路１２がノードn03をLレベルにしてVSSオープン状態を誤って検出している。

図２５は，第２の実施の形態における集積回路のIO回路の第１の例とそのチップ上の断面とを示す図である。クロック端子SCKと電源端子VDDとの間の一方向性回路には，図２２と同じようにNチャネルMOSトランジスタM1とバッファ３１とが設けられ，クロック端子SCKの正の静電気の電荷を流すようになっている。一方，クロック端子SCKとグランド端子VSSとの間の一方向性回路には，NチャネルMOSトランジスタM2とバッファ３２に加えて，トランジスタM2とグランド端子VSSとの間にNチャネルMOSトランジスタM2’が設けられている。このトランジスタM2’のゲートは，トランジスタM2のドレインDに接続されている。そして，両トランジスタM1,M2’は共にグランド端子VSSからバックゲートバイアスを供給されている。トランジスタM2’はゲート・ソース間が短絡されているので常時オフである。

このIO回路３０では，グランド端子VSSがオープン状態になってクロック端子SCKのLレベル（外部のグランド電位GND）よりも高くなった場合の電流経路は，図中に示す電流経路IfdtとIfdとがある。つまり，電流経路Ifdtは，VSS−トランジスタM2’のP-SubとソースSとの間のフィールドダイオードFD−トランジスタM2のドレイン・ソース間−SCKである。電流経路Idfは，VSS−トランジスタM2のフィールドダイオードFD−SCKである。これらの電流経路では，電流経路Ifdの電圧低下はフィールドダイオードFDの閾値電圧FDVthであり，電流経路Ifdtの電圧低下FDVth+NMOSVthよりも小さいので，電流経路Ifdが支配的になる。

したがって，図２５のIO回路３０の構成では，グランド端子VSSがオープン状態になると，グランド端子VSSはクロック端子SCKのLレベル（外部グランドGND）よりもFDVthだけ高い電圧になる。このグランド端子VSSの電圧FDVthは，図２２のNMOSVthよりも高くなる。すなわちFDVth≒2NMOSVthであるので，FDVth>NMOSVthである。そして，第２のトランジスタM2’をさらに増やしても，それはオフ状態であるので，VSS=SCK(GND)+FDVthの関係は変わらない。

図２６は，第２の実施の形態における集積回路の回路図である。図２５のIO回路３０を有し，VSSオープン判定回路１２は，図２２と同じである。第１の例のIO回路３０の場合，クロック端子SCKとグランド端子VSSとの間にトランジスタM2とM2’を設けているので，グランド端子VSSがオープン状態になると，VSS=SCK(GND)+FDVthと大きく上昇する。したがって，グランド端子VSSが正常に接続されている状態n01>n02と，グランド端子VSSがオープン状態n01<n02とにおけるノードn01,n02間の電圧差を大きくすることができ，動作マージンが大きくすることができる。その結果，図24に示したグランド端子VSSが通常接続状態において，クロック端子SCKがグランド電位GNDより低下した時の誤り検出を抑制することができる。

図２７は，第２の実施の形態における集積回路のIO回路の第２の例とそのチップ上の断面とを示す図である。このIO回路３０では，クロック端子SCKとグランド端子VSSとの間の一方向性回路に，NチャネルMOSトランジスタM2とM2’とが直列に接続されている。トランジスタM2のゲートにはバッファ３２の出力が接続され，追加したトランジスタM2’のゲートはトランジスタM2のソースに接続されている。そして，両トランジスタM1,M2’は共にグランド端子VSSからバックゲートバイアスを供給されている。この場合は，トランジスタM2’はオンしうる。

断面図に示したとおり，オープン状態のグランド端子VSSとクロック端子SCKとの間の電流経路は，両トランジスタM2,M2’のドレイン・ソース間を経由する電流経路Ittと，トランジスタM2’のフィールドダイオードFDを経由する電流経路Ifdとが存在する。電流経路Ifdの電圧低下はFDVth，電流経路Ittの電圧低下はNMOSVth+FDVthであるので，電流経路Ifdが支配的になる。その結果，オープン状態のグランド端子VSSの電圧は，VSS=SCK(GND)+FDVthになる。そして，追加のトランジスタM2’を増加してもこの電圧VSS=SCK(GND)+FDVthに変化はない。

このように，第２の例のIO回路３０の場合も，第１の例と同様に，グランド端子VSSがオープン状態になると，その電位はVSS=SCK(GND)+FDVthと大きく上昇する。したがって，グランド端子VSSが正常に接続されている状態n01>n02と，グランド端子VSSがオープン状態n01<n02とにおけるノードn01,n02間の電圧差を大きくすることができ，動作マージンを大きくすることができる。その結果，図24に示したグランド端子VSSが通常接続状態において，クロック端子SCKがグランド電位GNDより低下した時の誤り検出を抑制することができる。

図２８は，第２の実施の形態における集積回路のIO回路の第３の例とそのチップ上の断面とを示す図である。このIO回路３０では，クロック端子SCKとグランド端子VSSとの間の一方向性回路に，NチャネルMOSトランジスタM2とM2’とが直列に接続されている。そして，トランジスタM2，M2のゲートにはバッファ３２の出力が接続されている。また，両トランジスタM1,M2’は共にグランド端子VSSからバックゲートバイアスを供給されている。この場合は，トランジスタM2のゲート長がトランジスタM2’により実質的に長くなった構成である。

その結果，グランド端子VSSとクロック端子SCKとの間の電流経路は，トランジスタM2,M2’のドレイン・ソース間が支配的になる。その結果，グランド端子VSSがオープン状態の時のグランド端子VSSの電圧は，VSS=NMOSVth（M2,M2’）となる。この閾値NMOSVthは，トランジスタM2のみの場合に比較すると，少し大きくなる。よって，ノードn01,n02間の動作マージンが大きくなり，誤ったVSSオープン検出が抑制される。

図２９は，第２の実施の形態における集積回路のIO回路の第４の例の回路とチップ断面を示す図である。この第４の例では，クロック端子SCKとグランド端子VSSとの間の一方向性回路に，NチャネルMOSトランジスタM2,M2’が直列に接続され，トランジスタM2’はトランジスタM2とクロック端子SCKとの間に設けられ，そのゲートがトランジスタM2のソース端子Sに接続されている。また，２つのトランジスタM2,M2'は，別のPウエル領域Pwell内にそれぞれ形成されている。そして，トランジスタM2にはグランド端子VSSからバックゲートバイアスが印加され，トランジスタM2'には，トランジスタM2のソース端子Sからバックゲートバイアスが印加されている。

この第４の例のIO回路では，グランド端子VSSがオープン状態になった場合，トランジスタM2,M2'のドレイン・ソース間を経由する電流経路Ittが支配的になる。つまり，両トランジスタM2,M2'が別々のPウエル領域Pwell内に形成されているので，それぞれのトランジスタにおいて，ドレイン・ソース間を経由する電流経路と， Pウエル領域PwellとソースS間のPN接合のフィールドダイオードFDを経由する電流経路とが存在する。ただし，前者の電圧低下PMOSVthが後者の電圧低下FDVthより小さいので，両トランジスタともドレイン・ソース間を経由する電流経路Ittが支配的になる。

第４の例のIO回路のようにトランジスタM2,M2'を設けた場合，グランド端子VSSがオープン状態におけるVSSの電圧は，以下の通りとなる。
VSS=SCK(GND)+２×NMOSVth
このグランド端子VSSの電位は，図２２の例VSS=SCK(GND)+NMOSVthよりも高くなっている。よって，グランド端子VSSが正常に接続されている場合に，グランド端子VSSのオープン状態を誤って検出することは抑制される。

第４の例のIO回路において，第２のトランジスタM2'を増加させた場合のVSSオープン状態でのグランド端子VSSの電位は，トランジスタM1'を増やすたびに，NMOSVthずつ上昇していく。よって，トランジスタM2,M2'の合計数がNの場合のグランド端子VSSの電圧は，以下の通りとなる。
VSS=SCK(GND)＋N×NMOSVth
つまり，トランジスタM2’を増やせば増やすほど，グランドオープン状態のグランド端子VSSの電圧を高くすることができ，ノードn01,n02間の電圧を広げることができる。

図３０は，第２の実施の形態における集積回路のIO回路の第５の例の回路とチップ断面を示す図である。この第５の例では，入力端子であるクロック端子SCKTとグランド端子VDDとの間の一方向性回路ESD2において，NチャネルMOSトランジスタM2,M2'が直列に接続され，トランジスタM2のゲートにはバッファ３２が接続されている。トランジスタM2'は，トランジスタM2とグランド端子VSSとの間に設けられ，そのゲートがトランジスタM2のドレイン端子Dに接続されている。また，２つのトランジスタM2,M2'は，別のPウエル領域Pwell内にそれぞれ形成されている。そして，トランジスタM2’にはグランド端子VSSからバックゲートバイアスが印加され，トランジスタM2には，トランジスタM2’のソース端子Sからバックゲートバイアスが印加されている。第２のトランジスタM2'は，ゲート・ソース間が短絡されているのでオフ状態である。

この第５の例において，グランド端子VSSがオープン状態になって入力端子であるクロック端子SCKのLレベル（グランドGND）より上昇した場合，トランジスタM2では，ドレイン・ソース間を経由する電流経路が支配的になるが，トランジスタM2'では，そのフィールドダイオードFDを経由する電流経路しか形成されない。その結果，図中の電流経路Ifdtが支配的になる。

第５の例のようにトランジスタM2,M2'を設けた場合，グランド端子VSSがオープン状態におけるVSSの電圧は，以下の通りとなる。
VSS=SCK(GND)＋NMOSVth＋FDVth
このグランド端子VSSの電位は，図２２の例VSS=SCK(GND)+NMOSVthよりも高くなっている。よって，グランド端子VSSが正常に接続されている場合に，グランド端子VSSのオープン状態を誤って検出することは抑制される。

第５の例のIO回路においてトランジスタM2'を増加させた場合のVSSオープン状態でのグランド端子VSSの電圧は，トランジスタM2'を増やすたびに，FDVthずつ増加していく。よって，トランジスタM2'の合計数がN-1の場合のグランド端子VSSの電圧は，以下の通りとなる。
VSS=SCK(GND)+NMOSVth＋(N-1)×FDVth
したがって，トランジスタM2’の数を増やすことで，グランドオープン状態におけるグランド端子VSSの電圧をより高くすることができる。

以上の通り，第２の実施の形態の集積回路では，グランドオープン判定回路の動作マージンを大きくすることができ，グランド端子VSSが正常に接続されている場合に誤ってグランドオープンが検出されることが抑制される。

図３１は，第２の実施の形態におけるグランドオープン判定回路の変型例を示す図である。図３１において，IOセル３３０内の入力端子SCK’とグランド端子VSSとの間の一方向性回路は，図２５，２６の第１の例と同じである。そして，図３１の電源電圧検出回路３２２は，図２２のグランドオープン判定回路１２とは異なっている。

すなわち，図３１の電源電圧検出回路３２２は，電源端子VDDの電圧(VDD-VSSの電位差)が基準電圧より低下したか否かのみを検出している。図２２のように，グランド端子VSSの電圧の分圧レベルと入力端子SCK’の電圧のL電圧の分圧レベルとを比較することは行っていない。また，グランドがOPENであった場合にLレベル入力するSCK’信号は，第2の実施形態のようなVDDレベルとVSSレベルを連続的に繰り返すクロック信号ではなく，定常的に外部グランドレベルの信号が入力される必要がある。

図３１の電源電圧検出回路３２２は，電源端子VDDを抵抗R5,R6により分圧し，その分圧されたノードn10をNチャネルトランジスタM10のゲートに接続する。トランジスタM10はソースがグランド端子VSSに接続されているので，ノードn10の分圧レベルがトランジスタM10の閾値電圧NMOSVthより高ければ，トランジスタM10はオンして，検出信号VSFLVDOはHレベルになり，低ければトランジスタM10はオフして検出信号VSFLVDOはLレベルになる。

したがって，電源端子VSSがオープン状態になって，上述したIOセル３０内の第１，第２のトランジスタM2,M2'により電源端子VSSの電圧が大きく上昇した場合もVDD-VSSの電位差が低下することでグランドオープンを検出することができる。

この電源電圧検出回路３２２は，単純に電源電圧VDDが絶対値より低下したことも検出するが，グランドオープン状態も検出する。グランドオープン状態になると，VSSレベルが上昇しVDD-VSSの電位差は，通常グランド接続状態時と比較して，相対的に低下することになる。つまり，何らかの理由によりグランド端子VSSがグランドレベルより上昇した場合も検出することができる。つまり， VDD-VSSの電位差が低下することでの電圧低下検出回路と，グランド端子VSSオープン状態の検出回路とを兼ねている。ただし，両方の状態が電源電圧(VDD-VSS電位差)検出電圧低下を招くことが必要である。したがって，電源電圧VDDとグランド端子VSSの電位差低下を検出するレベルに整合するように，IOセル内の第１，第２のトランジスタM2,M2'の回路構成を選択することが求められる。

また，この電源電圧検出回路３３２は，電源電圧VDDの電圧低下を絶対値と比較しているので，図２４で説明したような入力端子SCK’がアンダーシュートしたりグランド端子VSSの電位より低下した時に生じる誤検出は発生しない。

なお，図３１の電源電圧検出回路において，トランジスタM10に代えて，ノードn10の電圧と絶対的な基準電圧とを比較するコンパレータにすることができる。この場合も，コンパレータは電源端子VDDとVSSの電位差の低下を検出し，電源状態検出信号を生成する。

以上の通り，第2の実施の形態では，５つの集積回路の例を示した。これらの例に示されるとおり，入力端子SCK’とグランド端子VSSとの間に設けた一方向性回路を，複数のNMOSトランジスタで構成している。これにより，上記したとおり，電源端子グランドがオープン状態になった時のグランド端子VSSのレベル上昇をさらに上昇することができる。その結果，グランド端子VSSが正常に接続されている場合に，誤ってVSSオープン状態を検出することが抑制される。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）
電源端子とグランド端子と入力端子と内部回路とが形成された集積回路において，
前記入力端子と前記電源端子との間に設けられ，前記入力端子から前記電源端子への方向の一方向性回路と，
前記電源端子が外部電源と接続しているか否かを検出して電源オープン検出信号を出力する電源状態判定回路とを有し，
前記一方向性回路は，前記電源端子の電圧がゲートに印加される第１のトランジスタと，前記第１のトランジスタに直列に接続された第２のトランジスタとを有し，
前記入力端子には前記外部電源の電圧が入力される集積回路。

（付記２）
付記１において，
前記電源状態判定回路は，前記入力端子とグランド端子との間の電圧を分圧して第１の分圧信号を生成する第１の分圧回路と，前記電源端子とグランド端子との間の電圧を分圧して第２の分圧信号を生成する第２の分圧回路と，前記第１，第２の分圧信号を比較して前記電源オープン検出信号を出力するコンパレータとを含む集積回路。

（付記３）
付記１において，
前記電源状態判定回路は前記電源端子の電圧検出機能を有する電源電圧検出回路であり，前記電源端子の電圧が基準電圧より低いか否かを検出して前記電源オープン検出信号を出力する集積回路。

（付記４）
付記１，２または３において，
前記第１，第２のトランジスタはＰチャネルＭＯＳトランジスタであり，
前記第２のトランジスタは，前記第１のトランジスタと前記電源端子との間に設けられ，ゲートが前記第１のトランジスタのドレイン端子に接続されている集積回路。

（付記５）
付記１，２または３において，
前記第１，第２のトランジスタはＰチャネルＭＯＳトランジスタであり，
前記第２のトランジスタは，前記第１のトランジスタと前記入力端子との間に設けられ，ゲートが前記第１のトランジスタのソース端子に接続されている集積回路。

（付記６）
付記１，２または３において，
前記第１，第２のトランジスタはＰチャネルＭＯＳトランジスタであり，
前記第２のトランジスタは，前記第１のトランジスタと前記入力端子との間に設けられ，ゲートが前記第１のトランジスタのゲートに接続されている集積回路。

（付記７）
付記１，２または３において，
前記第１，第２のトランジスタは異なるＮウエル領域に設けられたＰチャネルＭＯＳトランジスタであり，
前記第２のトランジスタは，前記第１のトランジスタと前記入力端子との間に設けられ，ゲートが前記第１のトランジスタのソース端子に接続されている集積回路。

（付記８）
付記１，２または３において，
前記第１，第２のトランジスタは異なるＮウエル領域に設けられたＰチャネルＭＯＳトランジスタであり，
前記第２のトランジスタは，前記第１のトランジスタと前記電源端子との間に設けられ，ゲートが前記第１のトランジスタのドレイン端子に接続されている集積回路。

（付記９）
電源端子とグランド端子と入力端子と内部回路とが形成された集積回路において，
前記入力端子と前記グランド端子との間に設けられ前記グランド端子から前記入力端子方向の一方向性回路と，
前記グランド端子が外部のグランド端子と接続しているか否かを検出してグランドオープン検出信号を出力する電源状態判定回路とを有し，
前記一方向性回路は，前記グランド端子の電圧がゲートに印加される第１のトランジスタと，前記第１のトランジスタに直列に接続された第２のトランジスタとを有し，
前記入力端子には前記外部のグランド端子の電圧が入力される集積回路。

（付記１０）
付記９において，
前記電源状態判定回路は，
ゲートに前記入力端子が接続されソースとドレインが前記電源端子とグランド端子との間に接続された第３のトランジスタと，ゲートに前記グランド端子が接続されソースとドレインが前記電源端子とグランド端子との間に接続された第４のトランジスタと，前記第３，第４のトランジスタのドレインと前記電源端子との間のノードの電位を比較し，前記チップのグランド端子が外部のグランド端子に接続されていないオープン状態であることを示すグランドオープン検出信号を出力するコンパレータを含む，集積回路。

（付記１１）
付記９において，
前記電源状態判定回路は，
前記電源端子の電源電圧検出機能を有する電源電圧検出回路であり，前記電源端子の電圧が基準電圧より低いか否かに基づいて前記グランド端子がオープンであることを検出する集積回路。

（付記１２）
付記９，１０または１１において，
前記第１，第２のトランジスタはＮチャネルＭＯＳトランジスタであり，
前記第２のトランジスタは，前記第１のトランジスタと前記グランド端子との間に設けられ，ゲートが前記第１のトランジスタのドレイン端子に接続されている集積回路。

（付記１３）
付記９，１０または１１において，
前記第１，第２のトランジスタはＮチャネルＭＯＳトランジスタであり，
前記第２のトランジスタは，前記第１のトランジスタと前記入力端子との間に設けられ，ゲートが前記第１のトランジスタのソース端子に接続されている集積回路。

（付記１４）
付記９，１０または１１において，
前記第１，第２のトランジスタはＮチャネルＭＯＳトランジスタであり，
前記第２のトランジスタは，前記第１のトランジスタと前記入力端子との間に設けられ，ゲートが前記第１のトランジスタのゲートに接続されている集積回路。

（付記１５）
付記９，１０または１１において，
前記第１，第２のトランジスタは異なるＰウエル領域に設けられたＮチャネルＭＯＳトランジスタであり，
前記第２のトランジスタは，前記第１のトランジスタと前記入力端子との間に設けられ，ゲートが前記第１のトランジスタのソース端子に接続されている集積回路。

（付記１６）
付記９，１０または１１において，
前記第１，第２のトランジスタは異なるＰウエル領域に設けられたＮチャネルＭＯＳトランジスタであり，
前記第２のトランジスタは，前記第１のトランジスタと前記グランド端子との間に設けられ，ゲートが前記第１のトランジスタのドレイン端子に接続されている集積回路。

VDD:電源端子 XRST:入力端子
VSS:グランド端子 M1:第１のトランジスタ
M1’:第２のトランジスタ ２２：VDD状態検出回路
３０：IO回路

Claims (13)

1. 電源端子とグランド端子と入力端子と内部回路とが形成された集積回路において，
   前記入力端子と前記電源端子との間に設けられ，前記入力端子から前記電源端子への方向の一方向性回路と，
   前記電源端子が外部電源と接続しているか否かを検出して電源オープン検出信号を出力する電源状態判定回路とを有し，
   前記一方向性回路は，前記電源端子の電圧がゲートに印加される第１のトランジスタと，前記第１のトランジスタに直列に接続された第２のトランジスタとを有し，
   前記入力端子には前記外部電源の電圧が入力される集積回路。
2. 請求項１において，
   前記電源状態判定回路は，前記入力端子とグランド端子との間の電圧を分圧して第１の分圧信号を生成する第１の分圧回路と，前記電源端子とグランド端子との間の電圧を分圧して第２の分圧信号を生成する第２の分圧回路と，前記第１，第２の分圧信号を比較して前記電源オープン検出信号を出力するコンパレータとを含む集積回路。
3. 請求項１において，
   前記電源状態判定回路は前記電源端子の電圧検出機能を有する電源電圧検出回路であり，前記電源端子の電圧が基準電圧より低いか否かを検出して前記電源オープン検出信号を出力する集積回路。
4. 請求項１，２または３において，
   前記第１，第２のトランジスタはＰチャネルＭＯＳトランジスタであり，
   前記第２のトランジスタは，前記第１のトランジスタと前記電源端子との間に設けられ，ゲートが前記第１のトランジスタのドレイン端子に接続されている集積回路。
5. 請求項１，２または３において，
   前記第１，第２のトランジスタはＰチャネルＭＯＳトランジスタであり，
   前記第２のトランジスタは，前記第１のトランジスタと前記入力端子との間に設けられ，ゲートが前記第１のトランジスタのソース端子に接続されている集積回路。
6. 請求項１，２または３において，
   前記第１，第２のトランジスタは異なるＮウエル領域に設けられたＰチャネルＭＯＳトランジスタであり，
   前記第２のトランジスタは，前記第１のトランジスタと前記入力端子との間に設けられ，ゲートが前記第１のトランジスタのソース端子に接続されている集積回路。
7. 請求項１，２または３において，
   前記第１，第２のトランジスタは異なるＮウエル領域に設けられたＰチャネルＭＯＳトランジスタであり，
   前記第２のトランジスタは，前記第１のトランジスタと前記電源端子との間に設けられ，ゲートが前記第１のトランジスタのドレイン端子に接続されている集積回路。
8. 電源端子とグランド端子と入力端子と内部回路とが形成された集積回路において，
   前記入力端子と前記グランド端子との間に設けられ前記グランド端子から前記入力端子方向の一方向性回路と，
   前記グランド端子が外部のグランド端子と接続しているか否かを検出してグランドオープン検出信号を出力する電源状態判定回路とを有し，
   前記一方向性回路は，前記グランド端子の電圧がゲートに印加される第１のトランジスタと，前記第１のトランジスタに直列に接続された第２のトランジスタとを有し，
   前記入力端子には前記外部のグランド端子の電圧が入力される集積回路。
9. 請求項８において，
   前記電源状態判定回路は，
   ゲートに前記入力端子が接続されソースとドレインが前記電源端子とグランド端子との間に接続された第３のトランジスタと，ゲートに前記グランド端子が接続されソースとドレインが前記電源端子とグランド端子との間に接続された第４のトランジスタと，前記第３，第４のトランジスタのドレインと前記電源端子との間のノードの電位を比較し，前記チップのグランド端子が外部のグランド端子に接続されていないオープン状態であることを示すグランドオープン検出信号を出力するコンパレータを含む，集積回路。
10. 請求項８において，
    前記電源状態判定回路は，
    前記電源端子の電源電圧検出機能を有する電源電圧検出回路であり，前記電源端子の電圧が基準電圧より低いか否かに基づいて前記グランド端子がオープンであることを検出する集積回路。
11. 請求項８，９または１０において，
    前記第１，第２のトランジスタはＮチャネルＭＯＳトランジスタであり，
    前記第２のトランジスタは，前記第１のトランジスタと前記グランド端子との間に設けられ，ゲートが前記第１のトランジスタのドレイン端子に接続されている集積回路。
12. 請求項８，９または１０において，
    前記第１，第２のトランジスタはＮチャネルＭＯＳトランジスタであり，
    前記第２のトランジスタは，前記第１のトランジスタと前記入力端子との間に設けられ，ゲートが前記第１のトランジスタのソース端子に接続されている集積回路。
13. 請求項８，９または１０において，
    前記第１，第２のトランジスタは異なるＰウエル領域に設けられたＮチャネルＭＯＳトランジスタであり，
    前記第２のトランジスタは，前記第１のトランジスタと前記入力端子との間に設けられ，ゲートが前記第１のトランジスタのソース端子に接続されている集積回路。

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