JP2021101512A - 半導体集積回路 - Google Patents

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Abstract

【課題】ＥＳＤ耐性が高く、応答速度が速い半導体集積回路を提供する。【解決手段】半導体集積回路は、第１電源を供給する第１の電源ラインと、第２電源を供給する第２の電源ラインと、パワースイッチセルと、ロジック回路と、第１回路と、第２回路とを備える。パワースイッチセルは、第１の電源ラインと第２の電源ラインとの間に配置され、第１信号に応答して、第１の電源ラインから第２の電源ラインに第２電源を供給する。ロジック回路は、第２の電源ラインに接続される。第１回路は、第２の電源ラインに接続され、第１信号の反転信号である第２信号に応答して、ハイレベルをロジック回路に出力し、ロジック回路の第１入力をハイレベルに固定する。第２回路は、第２の電源ラインに接続され、第２信号の反転信号である第３信号に応答して、ローレベルをロジック回路に出力し、ロジック回路の第２入力をローレベルに固定する。【選択図】図６

Description

本発明の実施形態は、半導体集積回路に関する。
メモリやロジック回路等を含む半導体集積回路では低消費電力化を目的として集積回路内に電源遮断領域を設け、電源と電源遮断領域との境界にパワースイッチセル(ＰＳＷ：Ｐｏｗｅｒ ＳＷｉｔｃｈ ｃｅｌｌ)を配置することがある。ＰＳＷは、電源遮断領域に電源を供給し、或いは遮断して、電力消費を削減している。
一方、ＥＳＤ（Electro Static Discharge）対策として、ＴＩＥセルを備えた半導体集積回路も知られている。
米国特許第10,430,541号明細書
実施の形態が解決しようとする課題は、ＥＳＤ耐性が高く、かつ応答速度が速い半導体集積回路を提供することにある。
実施の形態に係る半導体集積回路は、第１の領域に第１電源を供給する第１の電源ラインと、第２の領域に第２電源を供給する第２の電源ラインと、パワースイッチセルと、ロジック回路と、第１回路と、第２回路とを備える。パワースイッチセルは、第１の電源ラインと第２の電源ラインとの間に配置され、第１信号に応答して、第１の電源ラインから第２の電源ラインに第２電源を供給する。ロジック回路は、第２の領域に配置され、第２の電源ラインに接続される。第１回路は、第２の電源ラインに接続され、第１信号の反転信号である第２信号に応答して、ハイレベルをロジック回路に出力し、ロジック回路の第１入力をハイレベルに固定する。第２回路は、第２の電源ラインに接続され、第２信号の反転信号である第３信号に応答して、ローレベルをロジック回路に出力し、ロジック回路の第２入力をローレベルに固定する。
第１の実施の形態に係る半導体集積回路であって、ＰＳＷを遮断領域の外部に配置する例の模式的構成図。 図１の領域Ａ及び遮断領域に対応する部分の模式的回路ブロック構成図。 第１の実施の形態に係る半導体集積回路であって、ＰＳＷを遮断領域の内部に配置する例の模式的回路ブロック構成図。 第１の実施の形態に係る半導体集積回路であって、ＰＳＷを遮断領域の内部及び外部に混在して配置する例の模式的回路ブロック構成図。 第１の実施の形態に係る半導体集積回路に搭載可能なＰＳＷの回路構成例。 複数のＰＳＷを用いて遮断領域に供給する電圧ＶＤＤＩと電源電圧ＶＤＤＣ及びスイッチ信号との関係を示す動作波形図。 第１の実施の形態に係る半導体集積回路に搭載可能なＴＩＥハイセルの回路構成図。 第１の実施の形態に係る半導体集積回路に搭載可能なＴＩＥローセルの回路構成図。 第１の実施の形態に係る半導体集積回路の回路ブロック構成図。 第１の実施の形態に係る半導体集積回路の各部の動作波形であって、（ａ）入力信号ＥＮ、（ｂ）インバータゲート１２の出力信号／ＥＮ（ＩＱ）、（ｃ）インバータゲート１６の出力信号ＥＮ（Ｚ）、（ｄ）ＴＩＥハイセル出力信号ＴＩＥＨ、（ｅ）ＴＩＥローセル出力信号ＴＩＥＬ。 第１の実施の形態に係る半導体集積回路の立ち上り部分における詳細な動作タイミング波形図。 第１の実施の形態に係る半導体集積回路において、遮断領域内にＴＩＥハイセル、ＴＩＥローセル及びロジック回路を複数個配置する場合の接続関係を説明する回路ブロック構成図。 第１の実施の形態に係る半導体集積回路において、遮断領域内にＰＳＷを配置する場合の回路ブロック構成図。 第２の実施の形態に係る半導体集積回路の回路ブロック構成図。 第２の実施の形態に係る半導体集積回路の立ち上り部分における詳細な動作タイミング波形例。 第２の実施の形態に係る半導体集積回路において、ＰＳＷ内の２個のインバータゲートと、遮断領域内のロジック回路の接続関係を説明する回路ブロック構成図。 第２の実施の形態に係る半導体集積回路において、遮断領域内に複数のロジック回路を配置する場合の接続関係を説明する回路ブロック構成図。 第３の実施の形態に係る半導体集積回路の回路ブロック構成図。 第３の実施の形態に係る半導体集積回路の立ち上り部分における詳細な動作タイミング波形例。 第３の実施の形態に係る半導体集積回路において、遮断領域内に複数のロジック回路を配置する場合の接続関係を説明する回路ブロック構成図。 本実施の形態に係る半導体集積回路において、インバータとＴＩＥローセルとの接続例。 本実施の形態に係る半導体集積回路において、インバータとＴＩＥハイセルとの接続例。 本実施の形態に係る半導体集積回路において、２入力ＮＯＲゲートとＴＩＥローセルとの接続例。 本実施の形態に係る半導体集積回路において、２入力ＮＡＮＤゲートとＴＩＥハイセルとの接続例。 比較例のＴＩＥセルであって、（ａ）ＴＩＥローセルの回路例、（ｂ）ＴＩＥハイセルの回路例。
次に、図面を参照して、実施の形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
尚、以下の説明においては、第１の電源ラインをＶＤＤＣ、第２の電源ラインをＶＤＤＩと表記するが、第１の電源ラインの電圧をＶＤＤＣと表記し、第２の電源ラインの電圧をＶＤＤＩと表記する場合もある。また、ＴＩＥセルについては、ＴＩＥハイセルをＴＩＥＨ、ＴＩＥローセルをＴＩＥＬと表記する場合もあり、ＴＩＥローセルのローレベル出力信号をＴＩＥＬ、ＴＩＥハイセルのハイレベル出力信号をＴＩＥＨと表記する場合もある。
（第１の実施の形態）
（半導体集積回路＿ＳｏＣ）
本実施の形態に係る半導体集積回路１００であって、ＰＳＷを遮断領域の外部に配置する例の模式的構成は、図１Ａに示すように表される。
半導体集積回路１００は、ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ)集積回路の例を示す。半導体集積回路１００は、第１領域としての通電領域３０と、第２領域としての遮断領域２０とを備える。通電領域３０には、常時電源が供給される。遮断領域２０は常時通電されておらず、電源が遮断されており必要に応じて電源が供給される。通電領域３０と遮断領域２０との境界領域には、複数のＰＳＷ１０が配置される。また、通電領域３０と遮断領域２０の周辺には、入出力（Ｉ／Ｏ）領域４０が配置される。
ＰＳＷ１０は、パワースイッチセルとして動作し、図３に示す回路構成を備える。
また、図１Ａの領域Ａ及び遮断領域に対応する部分の模式的回路ブロック構成は、図１Ｂに示すように表される。
図１Ｂに示すように、複数のＰＳＷ１０0、１０1、…、１０nが、通電領域３０へ電源を供給する第１の電源ラインＶＤＤＣと、電源を遮断する遮断領域２０に電源を供給する第２の電源ラインＶＤＤＩとの間に配置される。第２の電源ラインＶＤＤＩは、例えば、遮断領域２０内のロジック回路２０Ｌに接続され、複数のＰＳＷ１０0、１０1、…、１０nのスイッチ動作により、第１の電源ラインＶＤＤＣからロジック回路２０Ｌに電源電圧ＶＤＤＩを供給し、或いは遮断する。第２の電源ラインＶＤＤＩの電圧は、ＰＳＷ１０0、１０1、…、１０nのスイッチ動作により、０〜ＶＤＤＣの間を変動する。
本実施の形態に係る半導体集積回路１００であって、ＰＳＷを遮断領域の内部に配置する例の模式的回路ブロック構成は、図２Ａに示すように表される。図２Ａに示すように、複数のＰＳＷ１０0、１０1、…、１０nは、遮断領域２０内に配置されている。ＰＳＷ１０0、１０1、…、１０nは、第１の電源ラインＶＤＤＣに接続されている。
本実施の形態に係る半導体集積回路１００であって、ＰＳＷを遮断領域の内部及び外部に混在して配置する例の模式的回路ブロック構成は、図２Ｂに示すように表される。図２Ｂに示すように、複数のＰＳＷ１０0、１０1、…、１０nの内、ＰＳＷ１０nは遮断領域２０の内部に配置され、その他のＰＳＷは、遮断領域２０の外部に配置されている。ＰＳＷ１０0、１０1、…、１０nは、いずれも第１の電源ラインＶＤＤＣに接続されている。
本実施の形態に係る半導体集積回路１００に搭載可能なＰＳＷ１０の回路構成例は、図３Ａに示すように表される。
複数のＰＳＷを用いて遮断領域に供給する電圧ＶＤＤＩと電源電圧ＶＤＤＣ及びスイッチ信号との関係を示す動作波形は、例えば図４に示すように表される。
図１Ｂに示すように、ＰＳＷ１０には、シフトレジスタ（Ｓ／Ｒ）６の動作により、入力信号ＥＮが入力される。ここで、それぞれのＰＳＷ１０0、１０1、…、１０nに入力される信号をそれぞれ入力信号ＥＮ＿０、ＥＮ＿１、…、ＥＮ＿ｎとする。
まず、シフトレジスタ（Ｓ／Ｒ）６の動作により、ＰＳＷ１０0、１０1、…、１０nに入力信号ＥＮ＿０、ＥＮ＿１、…、ＥＮ＿ｎが順次入力される。
ＰＳＷ１０は信号Ｚを出力する。ここで、それぞれのＰＳＷ１０0、１０1、…、１０nから出力される信号をそれぞれ出力信号Ｚ＿０、Ｚ＿１、…、Ｚ＿ｎとする。
半導体集積回路１００に搭載可能なＰＳＷ１０は、図３に示すように、第１の電源ラインＶＤＤＣに接続され、入力信号ＥＮの反転信号である／ＥＮ（ＩＱ）を出力する第１インバータゲート１２と、第１の電源ラインＶＤＤＣに接続され、／ＥＮ（ＩＱ）の反転信号である信号ＥＮ（Ｚ）を出力する第２インバータゲート１６と、第１の電源ラインＶＤＤＣと第２の電源ラインＶＤＤＩとの間に配置され、／ＥＮ（ＩＱ）に応答して、第１の電源ラインＶＤＤＣから第２の電源ラインＶＤＤＩに第２電源を供給するスイッチＱＰＯとを備える。ここで、スイッチＱＰＯは、Ｐチャネル金属酸化物半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ：Ｐ ｃｈａｎｎｅｌ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を備える。
また、電流供給能力は、トランジスタのサイズや閾値電圧により決定される。具体的には、トランジスタのチャネル幅Ｗ／チャネル長Ｌの比を変えることで、電流供給能力を変えることができる。また、閾値電圧を変えても電流供給能力を変えることができる。閾値電圧を変えるには、例えば、チャネルドーピングなど、製造プロセス条件を変更する。
遮断可能なロジック回路２０Ｌとしては、例えば、中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、誤り訂正符号（ＥＣＣ：Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ)回路、暗号化回路ブロックなどを挙げることができる。
また、遮断領域２０には、スタティックランダムアクセスメモリ（ＳＲＡＭ：Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を搭載しても良い。
（動作波形）
ＰＳＷ１０を用いて遮断領域２０に供給する電圧ＶＤＤＩと電源電圧ＶＤＤＣ及びスイッチ信号との関係を示す動作波形は、図４に示すように表される。図４において、曲線Ｐ１は、ＰＳＷ１０の動作波形である。
図４に示すように、まず、時刻０において、ＰＳＷ１０0に対して、入力信号ＥＮ＿０が入力され、ＰＳＷ１０0内のスイッチＱＰＯが駆動される。その後、ＰＳＷ１０1、…、１０nに対して、入力信号ＥＮ＿１、…、ＥＮ＿ｎが順次入力されて、ＰＳＷ１０1、…、１０n内のＱＰＯが順次駆動される。そして、十分に回路に電流が供給された時刻Ｔにおいて、遮断領域２０内が所定の電圧ＶＤＤＩとなる。
（ＴＩＥセル）
ロジック回路の未使用もしくは電位を固定したい入力端子に電源を直接接続し、入力端子の電位を固定しようとすると、入力端子はトランジスタのゲートであることが殆どであり、トランジスタのゲートに直接電源を接続することになり、ＥＳＤ耐性が弱くなる。ＥＳＤ耐性を強くするには、電源とトランジスタのゲートの間に抵抗を入れることが有効であるが、ロジック回路内はトランジスタが敷き詰められているため、その中にトランジスタではないポリシリコンなどの抵抗素子を入れると、周りのトランジスタの性能に影響を与える。そのため、トランジスタで抵抗を構成したＴＩＥセルが利用され、ロジック回路の未使用もしくは電位を固定したい入力端子にＴＩＥセルを介して、電源を接続することがある。しかしながら、図２１の比較例に示すような、トランジスタのゲートを電源に接続しないＴＩＥセルは、ＰＭＯＳＦＥＴ９０、９２とＮＭＯＳＦＥＴ９１、９３のゲートがフローティングであり高インピーダンスのため、遮断領域の電源オン時にすぐにハイレベル／ローレベルの出力がでない。例えば、図２１（ａ）に示すように、ＴＩＥローセルでは、ＰＭＯＳＦＥＴ９０のサブスレッショルドリーク電流でフローティング領域をハイレベルにしてＮＭＯＳＦＥＴ９１をオンさせるため、遮断領域の電源オン時にすぐにローレベル出力がでない。図２１（ｂ）に示すように、ＴＩＥハイセルでは、ＮＭＯＳＦＥＴ９３のサブスレッショルドリーク電流でフローティング領域をローレベルにしてＰＭＯＳＦＥＴ９２をオンさせるため、遮断領域の電源オン時にすぐにハイレベル出力がでない。
本実施の形態に係る半導体集積回路１００に搭載可能なＴＩＥハイセル５０の回路構成は、図５Ａに示すように表される。本実施の形態に係る半導体集積回路１００に搭載可能なＴＩＥローセル５２の回路構成は、図５Ｂに示すように表される。
ＴＩＥハイセル５０はハイレベルを出力し、ロジック回路等に接続されて、ロジック回路の所定の入力をハイレベルに固定する回路である。また、ＴＩＥローセル５２はローレベルを出力し、ロジック回路等に接続されて、ロジック回路の所定の入力をローレベルに固定する回路である。
ＴＩＥハイセル５０は、図５Ａに示すように、ソースが低レベル電源ＶＳＳに接続され、ゲートがドレインと短絡されたＮＭＯＳＦＥＴ ＴＮＨと、ソースが高レベル電源（第２電源ＶＤＤＩ）に接続され、ゲートがＮＭＯＳＦＥＴ ＴＮＨのゲートに接続されたＰＭＯＳＦＥＴ ＴＰＨとを備える。ここで、ＰＭＯＳＦＥＴ ＴＰＨのゲートに、ローレベルのゲート信号ＴＩＥＨＧ（／ＥＮ（ＩＱ））が供給されると、ＮＭＯＳＦＥＴ ＴＮＨはオフ状態となり、ＰＭＯＳＦＥＴ ＴＰＨはオン状態となることから、ＭＯＳＦＥＴ ＴＰＨのドレインからハイレベルＴＩＥＨを出力可能である。
ＴＩＥローセル５２は、図５Ｂに示すように、ソースが高レベル電源（第２電源ＶＤＤＩ）に接続され、ゲートがドレインと短絡されたＰＭＯＳＦＥＴ ＴＰＬと、ソースが低レベル電源ＶＳＳに接続され、ゲートがＰＭＯＳＦＥＴ ＴＰＬのゲートに接続されたＮＭＯＳＦＥＴ ＴＮＬとを備える。ここで、ＰＭＯＳＦＥＴ ＴＰＬのゲートに、ハイレベルのゲート信号ＴＩＥＬＧ（ＥＮ（Ｚ））が供給されると、ＰＭＯＳＦＥＴ ＴＰＬはオフ状態となり、ＮＭＯＳＦＥＴ ＴＮＬはオン状態となることから、ＮＭＯＳＦＥＴ ＴＮＬのドレインからローレベルＴＩＥＬを出力可能である。
第１の実施の形態に係る半導体集積回路１００は、図６に示すように、第１の電源ラインＶＤＤＣと、第２の電源ラインＶＤＤＩと、パワースイッチセルＰＳＷ１０と、ロジック回路２０Ｌと、第１回路５０と、第２回路５２とを備える。
第１の電源ラインＶＤＤＣは、通電領域３０に第１電源を供給する。
第２の電源ラインＶＤＤＩは、遮断領域２０に第２電源を供給する。
ＰＳＷ１０は、第１の電源ラインＶＤＤＣと第２の電源ラインＶＤＤＩとの間に配置され、入力信号ＥＮに応答して、第１の電源ラインＶＤＤＣから第２の電源ラインＶＤＤＩに第２電源を供給する。
ロジック回路２０Ｌは、遮断領域２０に配置され、第２の電源ラインＶＤＤＩに接続される。
第１回路５０は、第２の電源ラインＶＤＤＩに接続され、入力信号ＥＮの反転信号／ＥＮ（ＩＱ）であるゲート入力ＴＩＥＨＧに応答して、ハイレベルＴＩＥＨをロジック回路２０Ｌに出力し、ロジック回路２０Ｌの第１入力をハイレベルに固定する。
第２回路５２は、第２の電源ラインＶＤＤＩに接続され、反転信号／ＥＮの反転信号ＥＮ（Ｚ）ゲート入力ＴＩＥＬＧに応答して、ローレベルＴＩＥＬをロジック回路２０Ｌに出力し、ロジック回路２０Ｌの第２入力をローレベルに固定する。
ここで、第１回路５０は、ＴＩＥハイセルを備え、第２回路５２は、ＴＩＥローセルを備える。
第１の実施の形態に係る半導体集積回路１００においては、遮断領域がオンする際にＴＩＥセルのフローティング部が瞬時に電位固定されるため、ＴＩＥセル出力も瞬時にハイレベル／ローレベルが出力できる。
パワースイッチセルＰＳＷ１０を構成するＭＯＳトランジスタの閾値電圧は、ロジック回路２０Ｌを構成するＭＯＳトランジスタの閾値電圧よりも高く設定されている。
（ＭＴＣＭＯＳ）
第１の実施の形態に係る半導体集積回路１００において、ＰＳＷ１０には、マルチスレショルド（ＭＴ：Multi-Threshold）ＣＭＯＳパワースイッチセルを適用可能である。第１の実施の形態に係る半導体集積回路１００においては、ＣＭＯＳプロセスで高低２種類以上の閾値電圧を持つＭＴＣＭＯＳＦＥＴを利用し、動作時には低閾値電圧で構成したロジック回路で高速動作を実現し、待機時には高閾値電圧で構成したＰＳＷ用のパワースイッチトランジスタでリーク電流削減を実現する。高閾値ＭＯＳＦＥＴによりＰＳＷを構成し、低閾値ＭＯＳＦＥＴにより遮断領域内に配置されたロジック回路を構成する。ＴＩＥハイセル／ＴＩＥローセルも遮断領域内の低閾値ＭＯＳＦＥＴロジック回路に含まれる。
第１の実施の形態に係る半導体集積回路１００は、ＭＴＣＭＯＳパワースイッチセルのイネーブル信号を、遮断領域内のＴＩＥハイセル／ＴＩＥローセルのフローティング部に供給する。また、ＭＴＣＭＯＳパワースイッチセルのイネーブル信号を、遮断領域内のＴＩＥハイ信号／ＴＩＥロー信号として供給することもある（第２の実施の形態、第３の実施の形態）。
（動作波形例）
第１の実施の形態に係る半導体集積回路１００の各部の動作波形例は、図７（ａ）〜図７（ｅ）に示すように表される。
図７（ａ）に示すように、ＰＳＷ１０の入力信号ＥＮがローレベルＬからハイレベルＨに遷移すると、インバータゲート１２の出力ＩＱは、反転信号／ＥＮ（ＩＱ）となり、図７（ｂ）に示すように、ハイレベルＨからローレベルＬに遷移する。インバータゲート１６の出力Ｚは、反転信号／ＥＮの反転信号ＥＮ（Ｚ）となり、図７（ｃ）に示すように、ローレベルＬからハイレベルＨに遷移する。
反転信号／ＥＮ（ＩＱ）は、ＴＩＥハイセル５０のゲート入力信号ＴＩＥＨＧとなる。
ゲート入力信号ＴＩＥＨＧがハイレベルＨからローレベルＬに遷移すると、ＴＩＥハイセル５０のＰＭＯＳＦＥＴ ＴＰＨはオフ状態からオン状態に遷移し、ＴＩＥハイセル５０のＮＭＯＳＦＥＴ ＴＮＭはオン状態からオフ状態に遷移する。
この結果、図７（ｄ）に示すように、ＴＩＥハイセル５０のＰＭＯＳＦＥＴ ＴＰＨのドレインからハイレベルＴＩＥＨが出力される。
反転信号／ＥＮの反転信号ＥＮ（Ｚ）は、ＴＩＥローセル５２のゲート入力信号ＴＩＥＬＧとなる。
ゲート入力信号ＴＩＥＬＧがローレベルＬからハイレベルＨに遷移すると、ＴＩＥローセル５２のＰＭＯＳＦＥＴ ＴＰＬはオン状態からオフ状態に遷移し、ＴＩＥローセル５２のＮＭＯＳＦＥＴ ＴＮＬはオフ状態からオン状態に遷移する。
この結果、図７（ｅ）に示すように、ＴＩＥローセル５２のＮＭＯＳＦＥＴ ＴＮＬのドレインからローレベルＴＩＥＬが出力される。
第１の実施の形態に係る半導体集積回路１００において、入力信号ＥＮの立ち上がり部分における詳細な動作タイミング波形例は、図８に示すように表される。
まず、ＰＳＷ１０の入力信号ＥＮがハイレベルになると、インバータゲート１２の出力ＩＱがローレベルとなり、ＰＭＯＳＦＥＴ ＱＰＯがオン状態になり、第１の電源ラインＶＤＤＣから遮断領域２０に第２電源ＶＤＤＩが供給される。図８のＶＤＤＩはこの電圧の立ち上がる様子を示している。
更に、インバータゲート１２の出力ＩＱがローレベルとなると、ＴＩＥハイセル５０のＰＭＯＳＦＥＴ ＴＰＨ及びＮＭＯＳＦＥＴ ＴＮＨのゲートには、ゲート入力信号ＴＩＥＨＧが供給される。この結果、図８に示すように、ＴＩＥハイセル５０からはハイレベル出力ＴＩＥＨが得られる。図８のＴＩＥＨはこのハイレベル出力電圧の立ち上がる様子を示している。
一方、ＴＩＥＨ（比較例）の波形は、ゲート入力信号ＴＩＥＨＧが入力されない場合の例である。すなわち、比較例では、ＴＩＥハイセル５０のＰＭＯＳＦＥＴ ＴＰＨ及びＮＭＯＳＦＥＴ ＴＮＨのゲートには信号が供給されずフローティング状態において、第２電源ＶＤＤＩが立ち上がると、ＮＭＯＳＦＥＴ ＴＮＨのソース・ドレイン間のサブスレッショルドリーク電流によりＰＭＯＳＦＥＴ ＴＰＨ及びＮＭＯＳＦＥＴ ＴＮＨのゲートが徐々にローレベルになり、そのゲート信号に応じてＰＭＯＳＦＥＴ ＴＰＨが徐々にオンするため、図８のＴＩＥＨ（比較例）に示すようなハイレベル出力が得られる。ハイレベル出力ＴＩＥＨとハイレベル出力ＴＩＥＨ（比較例）を比較すると明らかなように、ゲート入力信号ＴＩＥＨＧが供給されると、ゲートがフローティング状態の比較例に比べて、応答速度が速い。
常時オン電源の第１の電源ＶＤＤＣは常時一定である。入力信号ＥＮをハイレベルに遷移させると、ＰＳＷ１０のインバータゲート１２を介してローレベル信号／ＥＮ（ＩＱ）が出力し、ＰＳＷ１０のＰＭＯＳＦＥＴ ＱＰＯがオンし、第２の電源ＶＤＤＩが出力する。
第２の電源ＶＤＤＩがＴＩＥハイセル５０の電源になり、ＴＩＥハイセル５０内のフローティング部がＮＭＯＳＦＥＴ ＴＮＨのリークでロー側に遷移し、ＴＩＥハイセルのＰＭＯＳＦＥＴ ＴＰＨがオンする回路閾値になったら、ＴＩＥハイセルがハイレベルを出力する。第１の実施の形態に係る半導体集積回路１００においては、／ＥＮ（ＩＱ）がフローティング部に供給されているため、ＴＩＥハイセル５０がオンする際にはすでに回路閾値に達しているため、すぐにＴＩＥハイセル５０のＰＭＯＳＦＥＴ ＴＰＨがオンする。このため、応答速度が速い。
第２の電源ＶＤＤＩがＴＩＥローセル５２の電源になり、ＴＩＥローセル５２内のフローティング部がＰＭＯＳＦＥＴ ＴＰＬのリークでハイ側に遷移し、ＴＩＥローセル５２のＮＭＯＳＦＥＴ ＴＮＬがオンする回路閾値になったら、ＴＩＥローセル５２がローレベルを出力する。第１の実施の形態に係る半導体集積回路１００においては、ＥＮ（Ｚ）信号がフローティング部に供給されているため、ＴＩＥローセル５２がオンする際にはすでに回路閾値に達しているため、すぐにＴＩＥローセル５２のＮＭＯＳＦＥＴ ＴＮＬがオンする。このため、応答速度が速い。
尚、上記の例では、ＰＳＷ１０が１個の配置例で説明したが、図１Ａ及び図１Ｂの配置例と同様に、ＰＳＷ１０は複数個配置されていても良い。
（ＴＩＥハイセル、ＴＩＥローセル及びロジック回路を複数配置する例）
第１の実施の形態に係る半導体集積回路１００において、遮断領域２０内にＴＩＥハイセル、ＴＩＥローセル及びロジック回路を複数配置する場合の接続関係を説明する回路ブロック構成は、図９に示すように表される。
図９に示すように、遮断領域２０には、ｎ個のロジック回路ＬＧ１、ＬＧ２、ＬＧ３、…、ＬＧｎが配置されている。ｎ個のロジック回路ＬＧ１、ＬＧ２、ＬＧ３、…、ＬＧｎのそれぞれには、第２電源ＶＤＤＩが供給される。
また、ｎ個のロジック回路ＬＧ１、ＬＧ２、ＬＧ３、…、ＬＧｎのそれぞれに対応して、ＴＩＥハイセルＴＩＥＨ１、ＴＩＥＨ２、ＴＩＥＨ３、…、ＴＩＥＨｎ及びＴＩＥローセルＴＩＥＬ１、ＴＩＥＬ２、ＴＩＥＬ３、…、ＴＩＥＬｎが配置されている。ＴＩＥハイセルＴＩＥＨ１、ＴＩＥＨ２、ＴＩＥＨ３、…、ＴＩＥＨｎ及びＴＩＥローセルＴＩＥＬ１、ＴＩＥＬ２、ＴＩＥＬ３、…、ＴＩＥＬｎのそれぞれには、第２電源ＶＤＤＩが供給される（図示省略）。
ここで、ＴＩＥハイセルＴＩＥＨ１、ＴＩＥＨ２、ＴＩＥＨ３、…、ＴＩＥＨｎには、反転信号／ＥＮ１、／ＥＮ２、／ＥＮ３、…、／ＥＮｎが供給され、ＴＩＥローセルＴＩＥＬ１、ＴＩＥＬ２、ＴＩＥＬ３、…、ＴＩＥＬｎには、出力信号Ｚ１、Ｚ２、Ｚ３、…、Ｚｎが供給される。
ロジック回路ＬＧ１、ＬＧ２、ＬＧ３、…、ＬＧｎには、例えば、ＣＰＵ、ＥＣＣ回路、暗号化回路ブロック，ＳＲＡＭなどを適用することができる。
また、ＴＩＥハイセルＴＩＥＨ１、ＴＩＥＨ２、ＴＩＥＨ３、…、ＴＩＥＨｎには図５Ａに示されたＴＩＥハイセル５０を適用することができる。
また、ＴＩＥローセルＴＩＥＬ１、ＴＩＥＬ２、ＴＩＥＬ３、…、ＴＩＥＬｎには図５Ｂに示されたＴＩＥローセル５２を適用することができる。
（ＰＳＷを遮断領域内に配置する例）
第１の実施の形態に係る半導体集積回路において、遮断領域２０内にＰＳＷ１０を配置する場合の回路ブロック構成は、図１０に示すように表される。
図９に示す例と同様に、遮断領域２０には、ｎ個のロジック回路ＬＧ１、ＬＧ２、ＬＧ３、…、ＬＧｎが配置されている。ｎ個のロジック回路ＬＧ１、ＬＧ２、ＬＧ３、…、ＬＧｎのそれぞれには、第２電源ＶＤＤＩが供給される。
尚、上記の例では、ＰＳＷ１０が１個の配置例で説明したが、ＰＳＷ１０は複数個配置されていても良い。
（第２の実施の形態）
第２の実施の形態に係る半導体集積回路１００は、図１１に示すように、第１の電源ラインＶＤＤＣと、第２の電源ラインＶＤＤＩと、パワースイッチセルＰＳＷ１０とを備える。
第１の電源ラインＶＤＤＣは、通電領域３０に第１電源を供給する。
第２の電源ラインＶＤＤＩは、遮断領域２０に第２電源を供給する。
ＰＳＷ１０は、第１の電源ラインＶＤＤＣと第２の電源ラインＶＤＤＩとの間に配置され、入力信号ＥＮに応答して、第１の電源ラインＶＤＤＣから第２の電源ラインＶＤＤＩに第２電源を供給する。
ロジック回路２０Ｌは、遮断領域２０に配置され、第２の電源ラインＶＤＤＩに接続される。
ここで、パワースイッチセルＰＳＷ１０は、反転信号／ＥＮ（ＩＱ）を供給する第１分岐ラインＢＲＬ１と、反転信号／ＥＮの反転信号ＥＮ（Ｚ）を供給する第２分岐ラインＢＲＬ２とを備える。ＰＳＷ１０のその他の構成は、第１の実施の形態と同様であり、ＰＳＷ１０を構成するＭＯＳトランジスタの閾値電圧が、ロジック回路２０Ｌを構成するＭＯＳトランジスタの閾値電圧よりも高く設定されている点も第１の実施の形態と同様である。
第１分岐ラインＢＲＬ１は、ロジック回路２０Ｌの未使用の端子、または、ローレベルに固定すべき端子に接続されローレベル信号ＴＩＥＬを供給する。
第２分岐ラインＢＲＬ２は、ロジック回路２０Ｌの未使用の端子、または、ハイレベルに固定すべき端子に接続され反転信号／ＥＮの反転信号ＥＮ（Ｚ）に対応するハイレベル信号ＴＩＥＨを供給する。
第２の実施の形態に係る半導体集積回路１００においては、図１１に示すように、ＴＩＥセルを使用せずに、ＰＳＷ１０のイネーブル信号を直接ＴＩＥ信号に使用する。ＰＳＷ１０のイネーブル信号でＴＩＥ信号と同相のものを利用する。ＰＳＷがＰＭＯＳＦＥＴであれば、ＰＳＷ１０のオン時にＰＭＯＳＦＥＴのゲートに接続するイネーブル信号がＴＩＥＬ、次段に接続するイネーブル信号がＴＩＥＨと同相になる。ここで、イネーブル信号とは、インバータゲート１２、１６の出力信号／ＥＮ（ＩＱ）、ＥＮ（Ｚ）に対応する信号である。
第２の実施の形態に係る半導体集積回路１００においては、ＴＩＥセルなしでも、ＴＩＥＨ／ＴＩＥＬ出力をロジック回路２０Ｌに供給可能である。イネーブル信号は電源に直接接続されていないので、ＥＳＤ対策もされている。遮断領域２０の周辺もしくは遮断領域２０の内部にＰＳＷ１０が配置されているので、ロジック回路２０Ｌとの接続も容易である。
（動作波形例）
第２の実施の形態に係る半導体集積回路１００の各部の動作波形例は、図７（ａ）〜図７（ｅ）と同様に表される。
図７（ａ）に示すように、ＰＳＷ１０の入力信号ＥＮがローレベルＬからハイレベルＨに遷移すると、インバータゲート１２の出力ＩＱは、反転信号／ＥＮ（ＩＱ）となり、図７（ｂ）に示すように、ハイレベルＨからローレベルＬに遷移する。インバータゲート１６の出力Ｚは、反転信号／ＥＮの反転信号ＥＮ（Ｚ）となり、図７（ｃ）に示すように、ローレベルＬからハイレベルＨに遷移する。
図７（ｅ）に示すように、反転信号／ＥＮ（ＩＱ）に対応してロジック回路２０Ｌにローレベル信号ＴＩＥＬが供給される。
また、図７（ｄ）に示すように、反転信号／ＥＮ(ＩＱ）の反転信号ＥＮ（Ｚ）に対応してロジック回路２０Ｌにハイレベル信号ＴＩＥＨが供給される。
第２の実施の形態に係る半導体集積回路１００において、入力信号ＥＮの立ち上がりタイミング部分における詳細な動作タイミング波形例は、図１２に示すように表される。
ＰＳＷ１０の入力信号ＥＮがハイレベルになると、図１２に示すように、インバータゲート１２の出力ＩＱには入力信号ＥＮの反転信号／ＥＮ（ＩＱ）で表される波形が得られる。
また、入力信号ＥＮがハイレベルになると、インバータゲート１２の出力ＩＱがローレベルとなり、ＰＭＯＳＦＥＴ ＱＰＯがオン状態になり、第１の電源ラインＶＤＤＣから遮断領域２０に第２電源ＶＤＤＩが供給される。第２電源ＶＤＤＩの動作波形は図８と同様である。
また、インバータゲート１２の出力ＩＱがローレベルとなると、インバータゲート１６の出力Ｚからは、図１２に示すように、反転信号／ＥＮの反転信号ＥＮ（Ｚ）で表される波形が得られる。
（第２の実施の形態の回路動作）
第２の実施の形態に係る半導体集積回路１００において、ＰＳＷ１０内の２個のインバータゲート１２、１６と、遮断領域２０内のロジック回路２０Ｌの接続関係を説明する回路ブロック構成は、図１３に示すように表される。
図１３に示すように、第１インバータゲート１２は、ＰＭＯＳＦＥＴ ＱＰ１とＮＭＯＳＦＥＴ ＱＮ１とを備えるＣＭＯＳ構成で表すことができ、第２インバータゲート１６は、ＰＭＯＳＦＥＴ ＱＰ２とＮＭＯＳＦＥＴ ＱＮ２とを備えるＣＭＯＳ構成で表すことができる。
入力信号ＥＮがハイレベルになると、インバータゲート１２の出力ＩＱには反転信号／ＥＮ（ＩＱ）が得られる。このとき、ＰＭＯＳＦＥＴ ＱＰ１はオフ状態、ＮＭＯＳＦＥＴ ＱＮ１はオン状態となるため、第１分岐ラインＢＲＬ１を介して、ロジック回路２０Ｌにはローレベル信号ＴＩＥＬが供給される。低レベル電源ラインＶＳＳにＥＳＤによる電源チャージが発生した場合には、オン状態にあるＮＭＯＳＦＥＴ ＱＮ１のソース・ドレイン間の抵抗によりロジック回路２０ＬをＥＳＤ保護することができる。
インバータゲート１２の出力ＩＱがローレベルとなると、インバータゲート１６の出力はハイレベルとなり、出力信号ＥＮ（Ｚ）が得られる。このとき、ＰＭＯＳＦＥＴ ＱＰ２はオン状態、ＮＭＯＳＦＥＴ ＱＮ２はオフ状態となるため、第２分岐ラインＢＲＬ２を介して、ロジック回路２０Ｌにはハイレベル信号ＴＩＥＨが供給される。電源ラインＶＤＤＣにＥＳＤによる電源チャージが発生した場合には、オン状態にあるＰＭＯＳＦＥＴ ＱＰ２のドレイン・ソース間の抵抗によりロジック回路２０ＬをＥＳＤ保護することができる。
（ロジック回路を複数配置する例）
第２の実施の形態に係る半導体集積回路１００において、遮断領域２０内にロジック回路を複数配置する場合の接続関係を説明する回路ブロック構成は、図１４に示すように表される。
図１４に示すように、遮断領域２０には、ｎ個のロジック回路ＬＧ１、ＬＧ２、ＬＧ３、…、ＬＧｎが配置されている。ｎ個のロジック回路ＬＧ１、ＬＧ２、ＬＧ３、…、ＬＧｎのそれぞれには、第２電源ＶＤＤＩが供給される。
また、ｎ個のロジック回路ＬＧ１、ＬＧ２、ＬＧ３、…、ＬＧｎのそれぞれに対応して、ローレベル信号ＴＩＥＬ１、ＴＩＥＬ２、ＴＩＥＬ３、…、ＴＩＥＬｎ及びハイレベル信号ＴＩＥＨ１、ＴＩＥＨ２、ＴＩＥＨ３、…、ＴＩＥＨｎが供給される。
ここで、ローレベル信号ＴＩＥＬ１、ＴＩＥＬ２、ＴＩＥＬ３、…、ＴＩＥＬｎは、インバータゲート１２の出力ＩＱに得られる反転信号／ＥＮ（ＩＱ）に対応し、ハイレベル信号ＴＩＥＨ１、ＴＩＥＨ２、ＴＩＥＨ３、…、ＴＩＥＨｎは、インバータゲート１６の出力信号ＥＮ（Ｚ）に対応している。
尚、上記の例では、ＰＳＷ１０が１個の配置例で説明したが、ＰＳＷ１０は複数個配置されていても良い。
（第３の実施の形態）
第３の実施の形態に係る半導体集積回路１００は、図１５に示すように、第１の電源ラインＶＤＤＣと、第２の電源ラインＶＤＤＩと、パワースイッチセルＰＳＷ１０とを備える。
第１の電源ラインＶＤＤＣは、通電領域３０に第１電源を供給する。
第２の電源ラインＶＤＤＩは、遮断領域２０に第２電源を供給する。
ＰＳＷ１０は、第１の電源ラインＶＤＤＣと第２の電源ラインＶＤＤＩとの間に配置され、入力信号ＥＮに応答して、第１の電源ラインＶＤＤＣから第２の電源ラインＶＤＤＩに第２電源を供給する。
ロジック回路２０Ｌは、遮断領域２０に配置され、第２の電源ラインＶＤＤＩに接続される。
ここで、パワースイッチセルＰＳＷ１０は、反転信号／ＥＮを供給する第１分岐ラインＢＲＬ１と、反転信号／ＥＮの反転信号ＥＮ（Ｚ）を供給する第２分岐ラインＢＲＬ２とを備える。ＰＳＷ１０のその他の構成は、第１の実施の形態と同様であり、ＰＳＷ１０を構成するＭＯＳトランジスタの閾値電圧が、ロジック回路２０Ｌを構成するＭＯＳトランジスタの閾値電圧よりも高く設定されている点も第１の実施の形態と同様である。
第１分岐ラインＢＲＬ１は、ロジック回路２０Ｌの未使用の端子、または、ローレベルに固定すべき端子に接続され、ローレベル信号ＴＩＥＬを供給する。
第２分岐ラインＢＲＬ２は、ロジック回路２０Ｌの未使用の端子、または、ハイレベルに固定すべき端子に接続され、反転信号／ＥＮの反転信号ＥＮ（Ｚ）に対応するハイレベル信号ＴＩＥＨを供給する。
第３の実施の形態に係る半導体集積回路１００において、ＰＳＷ１０は、図１５に示すように、第１電源ラインＶＤＤＣに接続され、第１分岐ラインＢＲＬ１に接続されて入力信号の反転信号／ＥＮ（ＩＱ）に応答する出力を供給する第１バッファゲート１３と、第１電源ラインＶＤＤＣに接続され、第２分岐ラインＢＲＬ２に接続されて出力信号ＥＮ（Ｚ）に応答する出力を供給する第２バッファゲート１７とを備える。
第３の実施の形態に係る半導体集積回路１００においては、第１バッファゲート１３及び第２バッファゲート１７を備えることで、入力信号の反転信号／ＥＮ（ＩＱ）の接続はインバータ１６と第１バッファゲート１３とＰＭＯＳＦＥＴ ＱＰ０のみとなり、反転信号／ＥＮの反転信号ＥＮ（Ｚ）の接続は第２バッファゲート１７とパワースイッチの出力先のみとなり、第２の実施の形態に比べて、この２信号に接続されていたロジック回路の負荷を軽減し、この２信号の遅延増大を抑えることが出来る。また、第１分岐ラインＢＲＬ１及び第２分岐ラインＢＲＬ２に接続されるロジック回路等に対する駆動能力を第２の実施の形態に比べて増大可能である。
尚、上記の第１バッファゲート１３に代えてインバータゲートを用いても良い。この場合、第１分岐ラインＢＲＬ１は、第１バッファゲート１３に代わるインバータゲートを介してロジック回路２０Ｌの未使用の端子、または、ハイレベルに固定すべき端子に接続され、ハイレベル信号ＴＩＥＨ供給可能である。
同様に、上記の第２バッファゲート１７に代えてインバータゲートを用いても良い。この場合、第２分岐ラインＢＲＬ２は、第２バッファゲート１７に代わるインバータゲートを介してロジック回路２０Ｌの未使用の端子、または、ローレベルに固定すべき端子に接続され、ローレベル信号ＴＩＥＬを供給可能である。
（動作波形例）
第３の実施の形態に係る半導体集積回路１００の各部の動作波形例は、図７（ａ）〜図７（ｅ）と同様に表される。
図７（ａ）に示すように、ＰＳＷ１０の入力信号ＥＮがローレベルＬからハイレベルＨに遷移すると、インバータゲート１２の出力ＩＱは、反転信号／ＥＮ（ＩＱ）となり、図７（ｂ）に示すように、ハイレベルＨからローレベルＬに遷移する。インバータゲート１６の出力Ｚは、反転信号／ＥＮの反転信号ＥＮ（Ｚ）となり、図７（ｃ）に示すように、ローレベルＬからハイレベルＨに遷移する。
図７（ｅ）に示すように、反転信号／ＥＮ（ＩＱ）に対応してロジック回路２０Ｌに、ローレベル信号ＴＩＥＬが供給される。
また、図７（ｄ）に示すように、ロジック回路２０Ｌに、反転信号／ＥＮ（ＩＱ）の反転信号ＥＮ（Ｚ）に対応して、ハイレベル信号ＴＩＥＨが供給される。
第３の実施の形態に係る半導体集積回路１００において、入力信号ＥＮの立ち上がりタイミング部分における詳細な動作タイミング波形例は、図１６に示すように表される。
ＰＳＷ１０の入力信号ＥＮがハイレベルになると、図１６に示すように、インバータゲート１２の出力ＩＱには入力信号ＥＮの反転信号／ＥＮ（ＩＱ）（図１５）で表される波形が得られる。尚、図１６において、比較のために、図１１の回路における入力信号ＥＮの反転信号は、／ＥＮ（ＩＱ）（図１１）と表現している。
また、入力信号ＥＮがハイレベルになると、インバータゲート１２の出力ＩＱがローレベルとなり、ＰＭＯＳＦＥＴ ＱＰＯがオン状態になり、第１の電源ラインＶＤＤＣから遮断領域２０に第２電源ＶＤＤＩが供給される。第２電源ＶＤＤＩの動作波形は図８と同様である。
また、インバータゲート１２の出力ＩＱがローレベルとなると、図１６に示すように、インバータゲート１６の出力Ｚからは、反転信号／ＥＮの反転信号ＥＮ（Ｚ）（図１５）で表される波形が得られる。尚、図１６において、比較のために、図１１の回路における反転信号／ＥＮの反転信号は、／ＥＮ（Ｚ）（図１１）と表現している。
第３の実施の形態に係る半導体集積回路１００においては、ＰＳＷ１０内でＴＩＥＬ／ＴＩＥＨ出力用にバッファゲート１３、１７を追加している。イネーブル信号の負荷が多くなり、イネーブル信号の伝搬が遅くなる場合がある。ＰＳＷ１０内にバッファゲート／インバータゲートを接続して、ＴＩＥＬ／ＴＩＥＨ信号を遮断領域２０に接続する。インバータゲートの場合は、ＴＩＥＬ／ＴＩＥＨが逆になる。
バッファゲート／インバータゲートがあることで、ＰＳＷ１０のイネーブル信号の伝搬で、遮断領域２０内のＴＩＥＬ／ＴＩＥＨ信号の負荷の影響を受けることが無くなる。第２の実施の形態の図１１の入力信号ＥＮの反転信号／ＥＮ（ＩＱ）と反転信号／ＥＮの反転信号ＥＮ（Ｚ）と比べて、図１５の入力信号ＥＮの反転信号／ＥＮ（ＩＱ）と反転信号／ＥＮの反転信号ＥＮ（Ｚ）の遅延を低減することが出来る。
第３の実施の形態に係る半導体集積回路１００においては、イネーブル信号の負荷の影響を固定することが可能である。すなわち、遮断領域２０内のＴＩＥＬ／ＴＩＥＨ信号が多い場合にも対応可能である。
入力遮断領域２０内のＴＩＥＬ／ＴＩＥＨ信号が多い場合とは、未使用の端子を持ったセルが多くなることになる。ただ、未使用の端子もＥＳＤ対策をしないといけないので、ＴＩＥセルは未使用の端子にハイレベルかローレベルを入力する。
ＴＩＥＬ信号が多い場合、ＩＱのノードには負荷が多く接続されてしまうため、ＩＱ信号の遅延が増大する。ＰＳＷのＺ信号側も同様で、こちらもＴＩＥＨ信号が多い場合、Ｚのノードに負荷が多く接続されるため、Ｚ信号の遅延が増大する。第３の実施の形態に係る半導体集積回路１００においては、ＰＳＷ１０内にバッファゲート／インバータゲートを接続することで、ＩＱとＺの負荷が軽減されるため、図１６に示すように、ＩＱ信号、Ｚ信号の遅延を低減することができる。
（ロジック回路を複数配置する例）
第３の実施の形態に係る半導体集積回路１００において、遮断領域２０内にロジック回路を複数配置する場合の接続関係を説明する回路ブロック構成は、図１７に示すように表される。
図１７に示すように、遮断領域２０には、ｎ個のロジック回路ＬＧ１、ＬＧ２、ＬＧ３、…、ＬＧｎが配置されている。ｎ個のロジック回路ＬＧ１、ＬＧ２、ＬＧ３、…、ＬＧｎのそれぞれには、第２電源ＶＤＤＩが供給される。
また、ｎ個のロジック回路ＬＧ１、ＬＧ２、ＬＧ３、…、ＬＧｎのそれぞれに対応して、ローレベル信号ＴＩＥＬ１、ＴＩＥＬ２、ＴＩＥＬ３、…、ＴＩＥＬｎ及びハイレベル信号ＴＩＥＨ１、ＴＩＥＨ２、ＴＩＥＨ３、…、ＴＩＥＨｎが供給される。
ここで、ローレベル信号ＴＩＥＬ１、ＴＩＥＬ２、ＴＩＥＬ３、…、ＴＩＥＬｎは、反転信号／ＥＮ（ＩＱ）の第１バッファゲート１３の出力に対応し、ハイレベル信号ＴＩＥＨ１、ＴＩＥＨ２、ＴＩＥＨ３、…、ＴＩＥＨｎは、インバータゲート１６の出力信号ＥＮ（Ｚ）の第２バッファゲート１７の出力に対応している。
尚、上記の例では、ＰＳＷ１０が１個の配置例で説明したが、ＰＳＷ１０は複数個配置されていても良い。
（具体例）
ＴＩＥセルがなぜ必要かを説明する。ロジック回路やメモリ回路において、使用しない入力端子があり、その端子はハイレベルかローレベルに固定する必要がある。また入力をハイレベルかローレベルに固定したい場合がある。入力端子はほとんどの場合、ＭＯＳトランジスタのゲートになり、ＭＯＳトランジスタのゲート酸化膜はプロセス世代が進み、薄くなっており、ＥＳＤでのチャージが加わると酸化膜が破壊されやすくなっている。そのためゲートをハイレベルかローレベルで固定する際に電源を接続する場合は、抵抗を介して接続することが必要になる。ＴＩＥハイセルはＰＭＯＳトランジスタのオン抵抗を介してハイレベル信号を出力、ＴＩＥローセルはＮＭＯＳトランジスタのオン抵抗を介してローレベル信号を出力し、ロジック回路の端子に接続する。
本実施の形態に係る半導体集積回路１００において、インバータとＴＩＥローセル５２との接続例は、図１８Ａに示すように表され、インバータとＴＩＥハイセル５０との接続例は、図１８Ｂに示すように表される。図１８Ａにおいて、インバータ及びＴＩＥローセル５２には第２の電源電圧ＶＤＤＩが供給されている。ＴＩＥローセル５２は、ＴＩＥＧのゲート入力でＴＩＥＬ出力が得られる。図１８Ｂにおいて、インバータ及びＴＩＥハイセル５０には第２の電源電圧ＶＤＤＩが供給されている。ＴＩＥハイセル５０は、ＴＩＨＧのゲート入力でＴＩＥＨ出力が得られる。
図１８Ａに示すように、インバータにＴＩＥローセル５２を接続することで、インバータの入力をローレベル固定することができる。また、図１８Ｂに示すように、インバータにＴＩＥハイセル５０を接続することで、インバータの入力をハイレベル固定することができる。
本実施の形態に係る半導体集積回路１００において、２入力ＮＯＲゲートとＴＩＥローセル５２との接続例は、図１９に示すように表される。図１９に示すように２入力ＮＯＲゲートとＴＩＥローセル５２には第２の電源電圧ＶＤＤＩが供給されている。２入力の一方は信号入力ＳＧであり、他方はＴＩＥローセル５２に接続されて、ローレベルの固定入力である。ＴＩＥローセル５２は、ＴＩＥＬＧのゲート入力でＴＩＥＬ出力が得られる。信号入力ＳＧとローレベルの固定入力ＴＩＥＬによって、２入力ＮＯＲゲート出力ＯＵＴが得られる。
また、本実施の形態に係る半導体集積回路１００において、２入力ＮＡＮＤゲートとＴＩＥハイセル５０との接続例は、図２０に示すように表される。図２０に示すように２入力ＮＡＮＤゲートとＴＩＥハイセル５０には第２の電源電圧ＶＤＤＩが供給されている。２入力の一方は信号入力ＳＧであり、他方はＴＩＥハイセル５０に接続されて、ハイレベルの固定入力である。ＴＩＥハイセル５０は、ＴＩＥＨＧのゲート入力でＴＩＥＨ出力が得られる。信号入力ＳＧとハイレベルの固定入力ＴＩＥＨによって、２入力ＮＡＮＤゲート出力ＯＵＴが得られる。
また、その他の具体例としては、フリップ／フロップ回路、デコーダ回路、エンコーダ回路、マルチプレクサ回路等もあるが、ここでは省略する。
尚、上記の具体例の説明ではＴＩＥローセル、ＴＩＥハイセルを用いた接続例を説明したが、第２の実施の形態や第３の実施の形態と同様に、ＴＩＥＬ信号やＴＩＥＨ信号を適用しても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０、１０0、１０1、…、１０n…ＰＳＷ（パワースイッチセル）、１２、１４、１６、１８…インバータゲート、１３、１７…バッファゲート、２０…遮断領域、２０Ｌ、ＬＧ１、ＬＧ２、ＬＧ３、…、ＬＧｎ…ロジック回路、３０…通電領域、５０…第１回路（ＴＩＥハイセル）、５２…第２回路（ＴＩＥローセル）、ＴＩＥＨ、ＴＩＥＨ１、ＴＩＥＨ２、ＴＩＥＨ３、…、ＴＩＥＨｎ…ＴＩＥＨ信号、ＴＩＥＬ、ＴＩＥＬ１、ＴＩＥＬ２、ＴＩＥＬ３、…、ＴＩＥＬＨｎ…ＴＩＥＬ信号、１００…半導体集積回路（ＳｏＣ）、ＶＤＤＣ…第１の電源ライン、ＶＤＤＩ…第２の電源ライン、ＥＮ、…入力、Ｚ、…出力、ＱＰ０…スイッチ

Claims (20)

  1. 第１の領域に第１電源を供給する第１の電源ラインと、
    第２の領域に第２電源を供給する第２の電源ラインと、
    前記第１の電源ラインと前記第２の電源ラインとの間に配置され、第１信号に応答して、
    前記第１の電源ラインから前記第２の電源ラインに前記第２電源を供給するパワースイッチセルと、
    前記第２の領域に配置され、前記第２の電源ラインに接続されるロジック回路と、
    前記第２の電源ラインに接続され、前記第１信号の反転信号である第２信号に応答して、ハイレベルを前記ロジック回路に出力し、前記ロジック回路の第１入力をハイレベルに固定する第１回路と、
    前記第２の電源ラインに接続され、前記第２信号の反転信号である第３信号に応答して、ローレベルを前記ロジック回路に出力し、前記ロジック回路の第２入力をローレベルに固定する第２回路と
    を備える半導体集積回路。
  2. 前記第１回路は、
    ソースが低レベル電源に接続され、ゲートがドレインと短絡されたＮＭＯＳＦＥＴと、
    ソースが前記第２の電源ラインに接続され、ゲートが前記ＮＭＯＳＦＥＴのゲートに接続されたＰＭＯＳＦＥＴと
    を備え、前記ＰＭＯＳＦＥＴのゲートに、前記第２信号が供給されて、前記ＰＭＯＳＦＥＴのドレインからハイレベルを出力する、請求項１に記載の半導体集積回路。
  3. 前記第２回路は、
    ソースが前記第２の電源ラインに接続され、ゲートがドレインと短絡されたＰＭＯＳＦＥＴと、
    ソースが低レベル電源に接続され、ゲートが前記ＰＭＯＳＦＥＴのゲートに接続されたＮＭＯＳＦＥＴと
    を備え、前記ＮＭＯＳＦＥＴのゲートに、前記第３信号が供給されて、前記ＮＭＯＳＦＥＴのドレインからローレベルを出力する、請求項１に記載の半導体集積回路。
  4. 前記第２信号を供給する第１分岐ラインを備え、
    前記第１分岐ラインは、前記ＮＭＯＳＦＥＴのゲート及び前記ＰＭＯＳＦＥＴのゲートに接続される、請求項２に記載の半導体集積回路。
  5. 前記第３信号を供給する第２分岐ラインを備え、
    前記第２分岐ラインは、前記ＮＭＯＳＦＥＴのゲート及び前記ＰＭＯＳＦＥＴのゲートに接続される、請求項３に記載の半導体集積回路。
  6. 前記パワースイッチセルは、
    前記第１の電源ラインに接続され、前記第２信号を出力する第１インバータゲートと、
    前記第１の電源ラインに接続され、前記第３信号を出力する第２インバータゲートと、
    前記第１の電源ラインと前記第２の電源ラインとの間に配置され、前記第２信号に応答して、前記第１の電源ラインから前記第２の電源ラインに前記第２電源を供給するスイッチと
    を備える、請求項１〜５のいずれか１項に記載の半導体集積回路。
  7. 前記スイッチは、ＰＭＯＳＦＥＴを備える、請求項６に記載の半導体集積回路。
  8. 前記パワースイッチセルを構成するトランジスタの閾値電圧は、前記ロジック回路、前記第１回路及び前記第２回路を構成するトランジスタの閾値電圧よりも高い、請求項１〜７のいずれか１項に記載の半導体集積回路。
  9. 前記第２の領域は、前記第１回路と、前記第２回路とを備える、請求項１〜８のいずれか１項に記載の半導体集積回路。
  10. 前記ロジック回路、前記第１回路、及び前記第２回路を複数個備える、請求項１〜９のいずれか１項に記載の半導体集積回路。
  11. 前記第２の領域は、前記パワースイッチセルを更に備える、請求項９に記載の半導体集積回路。
  12. 前記パワースイッチセルを複数個備え、
    前記第２の領域は、少なくとも１個のパワースイッチセルを備える、請求項１１に記載の半導体集積回路。
  13. 第１の領域に第１電源を供給する第１の電源ラインと、
    第２の領域に第２電源を供給する第２の電源ラインと、
    前記第１の電源ラインと前記第２の電源ラインとの間に配置され、第１信号に応答して、
    前記第１の電源ラインから前記第２の電源ラインに前記第２電源を供給するパワースイッチセルと、
    前記第２の領域に配置され、前記第２の電源ラインに接続されるロジック回路と
    を備え、
    前記パワースイッチセルは、前記第１信号の反転信号である第２信号を前記ロジック回路に供給する第１分岐ラインと、前記第２信号の反転信号である第３信号を前記ロジック回路に供給する第２分岐ラインとを備える、半導体集積回路。
  14. 前記第１分岐ラインは、前記ロジック回路のハイレベルに固定する端子に接続され、前記第２分岐ラインは、前記ロジック回路のローレベルに固定する端子に接続される、請求項１３に記載の半導体集積回路。
  15. 前記パワースイッチセルは、
    前記第１の電源ラインに接続され、前記第１分岐ラインに接続されて前記第２信号に応答する出力を供給する第１バッファゲートと、
    前記第１の電源ラインに接続され、前記第２分岐ラインに接続されて前記第３信号に応答する出力を供給する第２バッファゲートと
    備える、請求項１３または１４に記載の半導体集積回路。
  16. 前記パワースイッチセルは、
    前記第１の電源ラインに接続され、前記第１分岐ラインに接続されて前記第２信号に応答する出力を供給する第３インバータゲートと、
    前記第１の電源ラインに接続され、前記第２分岐ラインに接続されて前記第３信号に応答する出力を供給する第４インバータゲートと
    備える、請求項１３または１４に記載の半導体集積回路。
  17. 前記パワースイッチセルは、
    前記第１の電源ラインに接続され、前記第２信号を出力する第１インバータゲートと、
    前記第１の電源ラインに接続され、前記第３信号を出力する第２インバータゲートと、
    前記第１の電源ラインと前記第２の電源ラインとの間に配置され、前記第２信号に応答して、前記第１の電源ラインから前記第２の電源ラインに前記第２電源を供給するスイッチと
    を備える、請求項１３〜１６のいずれか１項に記載の半導体集積回路。
  18. 前記パワースイッチセルを構成するトランジスタの閾値電圧は、前記ロジック回路を構成するトランジスタの閾値電圧よりも高い、請求項１３〜１７のいずれか１項に記載の半導体集積回路。
  19. 前記ロジック回路を複数個備える、請求項１３〜１８のいずれか１項に記載の半導体集積回路。
  20. 前記パワースイッチセルを複数個備え、
    前記第２の領域は、少なくとも１個のパワースイッチセルを備える、請求項１９に記載の半導体集積回路。
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