JP5978629B2 - 半導体集積回路 - Google Patents
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Description
この発明の各実施形態では、CMOS回路において一般的に用いられている高耐圧化技術を利用する。そこで、この発明の各実施形態の説明に先立ち、このCMOS回路の高耐圧化技術について説明する。
図5はこの発明の第1実施形態であるCMOSLSIの出力回路の構成を示す回路図である。図5において、出力用Pチャネルトランジスタ31および出力用Nチャネルトランジスタ32は、いずれもドレインのLDD領域のみを広げた片側高耐圧構造のトランジスタである。出力バッファ30は、この出力用Pチャネルトランジスタ31および出力用Nチャネルトランジスタ32により構成された3V系の出力バッファである。ここで、出力用Pチャネルトランジスタ31は、電圧VDD=3Vが与えられる高電位側電源ノードにソースおよび基板(NWell)が接続され、出力用Nチャネルトランジスタ32は電圧VSS=0Vが与えられる低電位側電源ノードにソースおよび基板(PWell)が接続されている。そして、出力用Pチャネルトランジスタ31および出力用Nチャネルトランジスタ32は、ドレイン同士が共通接続されており、この共通接続点が出力回路の出力信号OUTを発生させる出力ノードとなっている。
図6はこの発明の第2実施形態であるCMOSLSIの出力回路の構成を示す回路図である。本実施形態では、上記第1実施形態(図5)の回路構成において、ゲート耐圧が5V程度のMOSトランジスタを使用し、かつ、出力バッファ30、第1のプリドライバ10および第2のプリドライバ20に与える各電源電圧を変更することにより、出力バッファ30を10Vの電源電圧で動作させている。
図7はこの発明の第3実施形態であるCMOSLSIの出力回路の構成を示す回路図である。本実施形態は上記第2実施形態(図6)における第1のプリドライバ10および第2のプリドライバ20の前段にレベルシフタ40を追加し、さらにその前段にインバータ71を追加したものである。
図8はこの発明の第4実施形態であるCMOSLSIの出力回路の構成を示す回路図である。本実施形態は上記第3実施形態(図7)において、第1のプリドライバ10および第2のプリドライバ20を省略し、ノードN1の電圧を出力用Pチャネルトランジスタ31にゲート電圧VGpとして供給し、ノードN3の電圧を出力用Nチャネルトランジスタ32にゲート電圧VGnとして供給するようにしたものである。本実施形態によれば、第1のプリドライバ10および第2のプリドライバ20の分だけ素子数を減らし、上記第3実施形態と同様な効果を得ることができる。
図9はこの発明の第5実施形態である高電圧論理回路の構成を示す回路図である。この高電圧論理回路において、出力バッファ300、310、320および330は、上記第1〜第4実施形態の出力バッファ30に相当する回路であり、高電位側電源ノード(電源電圧VDD)および低電位側電源ノード(電源電圧VSS)間に直列に介挿された出力用Pチャネルトランジスタおよび出力用Nチャネルトランジスタからなる。
図10はこの発明の第6実施形態であるCMOSLSIの出力回路の構成を示す回路図である。本実施形態では、上記第5実施形態におけるレベルシフタ40が簡略化されたレベルシフタ50に変更されている。このレベルシフタ50において、Pチャネルトランジスタ51、52、53、54、57および58は、レベルシフタ40のPチャネルトランジスタ41、42、43、44、47および48と同様の構成を有し、これらのトランジスタと同様に動作する。Nチャネルトランジスタ55および56は、各々のドレインがPチャネルトランジスタ53および54の各ドレインに接続され、各々のソースに低電位側電源電圧VSS=0Vが与えられる。そして、Nチャネルトランジスタ55のゲートはインバータ71の出力ノードN3に、Nチャネルトランジスタ56のゲートはインバータ72の出力ノードN4に接続されている。
図11はこの発明の第7実施形態であるCMOSLSIの出力回路の構成を示す回路図である。本実施形態は、上記第3実施形態(図7)における出力バッファ30を出力バッファ60に変更し、出力バッファを構成する各トランジスタに加わるストレスを緩和したものである。
以上、この発明の第1〜第7実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。
Claims (3)
- 高電位側電源ノードおよび低電位側電源ノード間の電源電圧により動作する1または複数の出力バッファと、
各々に対する入力論理信号に基づいて、前記高電位側電源ノードの電圧または前記高電位側電源ノードの電圧と前記低電位側電源ノードの電圧との間の第1の中間電圧を選択し、高電位側論理信号として出力するとともに、前記高電位側電源ノードの電圧と前記低電位側電源ノードの電圧との間の第2の中間電圧または前記低電位側電源ノードの電圧を選択し、低電位側論理信号として出力する複数のレベルシフタと、
前記複数のレベルシフタが出力した高電位側論理信号の論理演算を行うことにより、前記1または複数の出力バッファを駆動する高電位側論理信号を出力する高電位側論理回路と、
前記複数のレベルシフタが出力した低電位側論理信号の論理演算を行うことにより、前記1または複数の出力バッファを駆動する低電位側論理信号を出力する低電位側論理回路と
を具備することを特徴とする高電圧論理回路。 - 前記レベルシフタは、
前記高電位電源ノードに各々のソースが接続され、互いに相手のドレインが各々のゲートに接続された第1および第2のPチャネルトランジスタと、
前記第1および第2のPチャネルトランジスタの各ドレインに各々のソースが接続され、前記第1の中間電圧から各々の閾値電圧を減算したバイアス電圧が各々のゲートに与えられた第3および第4のPチャネルトランジスタと、
前記入力論理信号に基づいて前記第3のPチャネルトランジスタまたは第4のPチャネルトランジスタの一方のドレインと前記低電位側電源ノードとの間に電流路を形成することにより、前記第1のPチャネルトランジスタおよび前記第2のPチャネルトランジスタの各ドレイン電圧を前記第1の中間電圧から前記高電位側電源ノードの電圧までの範囲内において変化させるスイッチ手段とを具備し、
前記第1のPチャネルトランジスタまたは前記第2のPチャネルトランジスタの一方のドレイン電圧を前記高電位側論理信号として出力することを特徴とする請求項1に記載の高電圧論理回路。 - 前記出力バッファは、前記高電位側電源ノードおよび低電位側電源ノード間に直列に介挿された出力用Pチャネルトランジスタおよび出力用Nチャネルトランジスタを有することを特徴とする請求項1または2に記載の高電圧論理回路。
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