JP6408443B2 - レベルシフト回路及びドライバ回路 - Google Patents

Description

本発明の実施形態は、レベルシフト回路及びドライバ回路に関する。

近年、機器の低消費電力化及び高機能化の要求にともない、ＣＰＵなどの集積回路の低電源電圧化が進んでいる。一方、従来から使用されているシステムやアナログ信号などを扱うシステムにおいては、高電源電圧が必要とされる場合がある。このように異なる電源電圧で動作するシステムが混在している場合においては、システム間において信号を伝達するためにレベルシフト回路が用いられる。例えば、モータードライバやＤＣ−ＤＣコンバータのドライバ段において、制御回路などの低耐圧ブロックで生成される制御信号は、レベルシフト回路を用いてレベルシフトされ、レベルシフトされた信号がスイッチ素子などの高耐圧ブロックに伝達される。

モーターの制御の精密化やＤＣ−ＤＣコンバータの高周波化などに伴い、レベルシフト回路の信号伝達特性を改善することが求められている。

特開２０１２−３３９８７号公報

本発明が解決しようとする課題は、信号伝達特性を改善できるレベルシフト回路及びドライバ回路を提供することである。

実施形態によれば、レベルシフト回路は、第１導電型の第１トランジスタと、第１導電型の第２トランジスタと、第２導電型の第３トランジスタと、第２導電型の第４トランジスタと、第２導電型の第５トランジスタと、第２導電型の第６トランジスタと、第２導電型の第７トランジスタと、第２導電型の第８トランジスタと、を備える。前記第１トランジスタは、第１電圧が供給される第１ノードに接続され、入力信号により制御される。前記第２トランジスタは、前記第１ノードに接続され、前記入力信号の反転信号により制御される。前記第３トランジスタは、第１出力信号を出力する第３ノードと前記第１トランジスタとの間に接続されている。前記第４トランジスタは、前記第１電圧と異なる第２電圧が供給される第２ノードと前記第３ノードとの間に接続され、第２出力信号により制御される。前記第５トランジスタは、前記第２出力信号を出力する第４ノードと前記第２トランジスタとの間に接続されている。前記第６トランジスタは、前記第２ノードと前記第４ノードとの間に接続され、前記第１出力信号により制御される。前記第７トランジスタは、前記第３及び第４トランジスタに対し並列に設けられ、前記第２出力信号により制御される。前記第８トランジスタは、前記第５及び第６トランジスタに対し並列に設けられ、前記第１出力信号により制御される。

第１の実施形態に係るレベルシフト回路の回路図である。 図１のレベルシフト回路の信号の波形図である。 図１のレベルシフト回路の信号の他の波形図である。 比較例のレベルシフト回路の回路図である。 比較例のレベルシフト回路の信号の波形図である。 比較例のレベルシフト回路の信号の他の波形図である。 第２の実施形態に係るレベルシフト回路の回路図である。 第３の実施形態に係るレベルシフト回路の回路図である。 第４の実施形態に係るレベルシフト回路の回路図である。 第５の実施形態に係るレベルシフト回路の回路図である。 図１０のレベルシフト回路の信号の波形図である。 図１０のレベルシフト回路の信号の他の波形図である。 第６の実施形態に係るレベルシフト回路の回路図である。 第７の実施形態に係るレベルシフト回路の回路図である。 第８の実施形態に係るレベルシフト回路の回路図である。 第９の実施形態に係るモータードライバの概略的な構成を示すブロック図である。

以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、第１の実施形態に係るレベルシフト回路１０の回路図である。図１に示すように、レベルシフト回路１０は、ＮｃｈＭＯＳトランジスタ（第１導電型の第１トランジスタ）Ｍｎ１と、ＮｃｈＤＭＯＳトランジスタ（第１導電型の第１１トランジスタ）Ｍｎ２と、ＮｃｈＭＯＳトランジスタ（第１導電型の第２トランジスタ）Ｍｎ１１と、ＮｃｈＤＭＯＳトランジスタ（第１導電型の第１２トランジスタ）Ｍｎ１２と、ＰｃｈＤＭＯＳトランジスタ（第２導電型の第３トランジスタ）Ｍｐ３と、ＰｃｈＭＯＳトランジスタ（第２導電型の第４トランジスタ）Ｍｐ４と、ＰｃｈＤＭＯＳトランジスタ（第２導電型の第７トランジスタ）Ｍｐ５と、ＰｃｈＤＭＯＳトランジスタ（第２導電型の第５トランジスタ）Ｍｐ１３と、ＰｃｈＭＯＳトランジスタ（第２導電型の第６トランジスタ）Ｍｐ１４と、ＰｃｈＤＭＯＳトランジスタ（第２導電型の第８トランジスタ）Ｍｐ１５と、インバータＩＮＶ１と、を備える。レベルシフト回路１０は、半導体集積回路として構成されている。

ＮｃｈＭＯＳトランジスタＭｎ１，Ｍｎ１１及びＰｃｈＭＯＳトランジスタＭｐ４，Ｍｐ１４は、相対的に低耐圧のトランジスタである。

ＤＭＯＳトランジスタは、二重拡散ＭＯＳトランジスタである。従って、ＮｃｈＤＭＯＳトランジスタＭｎ２，Ｍｎ１２、及び、ＰｃｈＤＭＯＳトランジスタＭｐ３，Ｍｐ５，Ｍｐ１３，Ｍｐ１５は、ＮｃｈＭＯＳトランジスタＭｎ１，Ｍｎ１１等と比較して、高耐圧であり、大きい寄生容量を有する。

つまり、ＮｃｈＤＭＯＳトランジスタＭｎ２，Ｍｎ１２、及び、ＰｃｈＤＭＯＳトランジスタＭｐ３，Ｍｐ５，Ｍｐ１３，Ｍｐ１５のそれぞれの耐圧は、ＮｃｈＭＯＳトランジスタＭｎ１，Ｍｎ１１及びＰｃｈＭＯＳトランジスタＭｐ４，Ｍｐ１４のそれぞれの耐圧より高い。

ＮｃｈＭＯＳトランジスタＭｎ１は、第１電圧（０Ｖ、接地電圧）が供給される第１ノードＮ１に接続されたソース（第１電極）と、ドレイン（第２電極）と、入力信号Ｓｉｎが供給されるゲート（制御電極）と、を有する。

ＮｃｈＤＭＯＳトランジスタＭｎ２は、第３電圧Ｖｓ１が供給されるゲート（制御電極）を有し、ＮｃｈＭＯＳトランジスタＭｎ１のドレインと、ノードＮ２との間に接続されている。具体的には、ＮｃｈＤＭＯＳトランジスタＭｎ２のソースは、ＮｃｈＭＯＳトランジスタＭｎ１のドレインに接続され、ＮｃｈＤＭＯＳトランジスタＭｎ２のドレインは、ノードＮ２に接続されている。第３電圧Ｖｓ１は、第１電圧（０Ｖ）と第２電圧Ｖｉｎとの間の電圧値を有しており、ＮｃｈＭＯＳトランジスタＭｎ１等の耐圧に応じて決められる。

インバータＩＮＶ１は、低耐圧の論理回路で構成され、入力信号Ｓｉｎを反転させて、反転信号ＳｉｎＢを出力する。インバータＩＮＶ１は、第３電圧Ｖｓ１と第１電圧（０Ｖ）とが供給されて動作する。入力信号Ｓｉｎ及び反転信号ＳｉｎＢは、第１電圧（０Ｖ）と第３電圧Ｖｓ１との間で変化する。

ＮｃｈＭＯＳトランジスタＭｎ１１は、第１ノードＮ１に接続されたソース（第１電極）と、ドレイン（第２電極）と、インバータＩＮＶ１から入力信号Ｓｉｎの反転信号ＳｉｎＢが供給されるゲート（制御電極）と、を有する。

ＮｃｈＤＭＯＳトランジスタＭｎ１２は、第３電圧Ｖｓ１が供給されるゲート（制御電極）と、ソースと、ドレインと、を有し、ＮｃｈＭＯＳトランジスタＭｎ１１のドレインと、ノードＮ３との間に接続されている。具体的には、ＮｃｈＤＭＯＳトランジスタＭｎ１２のソースは、ＮｃｈＭＯＳトランジスタＭｎ１１のドレインに接続され、ＮｃｈＤＭＯＳトランジスタＭｎ１２のドレインは、ノードＮ３に接続されている。

ＮｃｈＭＯＳトランジスタＭｎ１，Ｍｎ１１、ＮｃｈＤＭＯＳトランジスタＭｎ２，Ｍｎ１２及びインバータＩＮＶ１は、ローサイドブロック１１を構成している。

ＰｃｈＭＯＳトランジスタＭｐ４は、第２電圧Ｖｉｎが供給される第２ノードＮ４に接続されたソース（第１電極）と、第１出力信号Ｓｏ１を出力する第３ノードＮ５に接続されたドレイン（第２電極）と、ゲート（制御電極）と、を有する。

ＰｃｈＤＭＯＳトランジスタＭｐ３は、第３ノードＮ５に接続されたソース（第１電極）と、ノードＮ２に接続されたドレイン（第２電極）と、第４電圧（第２電圧Ｖｉｎ−電圧Ｖｓ２）が供給されるゲート（制御電極）と、を有する。電圧Ｖｓ２は、ＰｃｈＤＭＯＳトランジスタＭｐ３のゲートと第２ノードＮ４との間に供給されている。

第４電圧（第２電圧Ｖｉｎ−電圧Ｖｓ２）は、第１電圧（０Ｖ）と第２電圧Ｖｉｎとの間の電圧値を有し、必要とする第１及び第２出力信号Ｓｏ１，Ｓｏ２のローレベルの電圧に応じて決められる。

ＰｃｈＤＭＯＳトランジスタＭｐ５は、第２ノードＮ４に接続されたソース（第１電極）と、ノードＮ２に接続されたドレイン（第２電極）と、ＰｃｈＭＯＳトランジスタＭｐ４のゲートに接続されたゲート（制御電極）と、を有する。つまり、ＰｃｈＤＭＯＳトランジスタＭｐ５は、直列接続されたＰｃｈＤＭＯＳトランジスタＭｐ３及びＰｃｈＭＯＳトランジスタＭｐ４に対して並列接続されている。これにより、より多くの電流をノードＮ２に供給できる。

ＰｃｈＭＯＳトランジスタＭｐ１４は、第２ノードＮ４に接続されたソース（第１電極）と、第２出力信号Ｓｏ２を出力する第４ノードＮ６及びＰｃｈＭＯＳトランジスタＭｐ４のゲートに接続されたドレイン（第２電極）と、第３ノードＮ５に接続されたゲート（制御電極）と、を有する。第２出力信号Ｓｏ２は、第１出力信号Ｓｏ１の反転信号である。

ＰｃｈＤＭＯＳトランジスタＭｐ１３は、第４ノードＮ６に接続されたソース（第１電極）と、ノードＮ３に接続されたドレイン（第２電極）と、バイアス電圧（Ｖｉｎ−Ｖｓ２）が供給されるゲート（制御電極）と、を有する。

ＰｃｈＤＭＯＳトランジスタＭｐ１５は、第２ノードＮ４に接続されたソース（第１電極）と、ノードＮ３に接続されたドレイン（第２電極）と、第３ノードＮ５に接続されたゲート（制御電極）と、を有する。つまり、ＰｃｈＤＭＯＳトランジスタＭｐ１５は、直列接続されたＰｃｈＤＭＯＳトランジスタＭｐ１３及びＰｃｈＭＯＳトランジスタＭｐ１４に対して並列接続されている。これにより、より多くの電流をノードＮ３に供給できる。

ＰｃｈＭＯＳトランジスタＭｐ４，Ｍｐ１４、ＰｃｈＤＭＯＳトランジスタＭｐ３，Ｍｐ５，Ｍｐ１３，Ｍｐ１５は、ハイサイドブロック１２を構成している。

次に、レベルシフト回路１０の動作を説明する。

図２は、図１のレベルシフト回路１０の信号の波形図である。図２は、第２電圧Ｖｉｎ＝１２Ｖ、第３電圧Ｖｓ１＝５Ｖ、電圧Ｖｓ２＝５Ｖであり、入力信号Ｓｉｎがローレベル（０Ｖ）からハイレベル（５Ｖ）に変化する場合の波形を示す。第２電圧Ｖｉｎ等の電圧値は、この例に限定されない。

時刻ｔ０より前では、入力信号Ｓｉｎはローレベルであるため、ＮｃｈＭＯＳトランジスタＭｎ１はオフであり、ＮｃｈＭＯＳトランジスタＭｎ１１はオンである。そのため、ＮｃｈＤＭＯＳトランジスタＭｎ２はオフであり、ＮｃｈＤＭＯＳトランジスタＭｎ１２はオンである。これにより、ノードＮ２の電圧Ｖ＿Ｎ２及び第１出力信号Ｓｏ１はハイレベル（１２Ｖ）であり、ノードＮ３の電圧Ｖ＿Ｎ３はローレベル（０Ｖ）であり、第２出力信号Ｓｏ２はローレベル（７Ｖ＋Ｖｇｓ）である。ここでＶｇｓは、ＰｃｈＤＭＯＳトランジスタＭｐ１３のゲート・ソース間電圧を表す。また、ＰｃｈＤＭＯＳトランジスタＭｐ３，Ｍｐ５及びＰｃｈＭＯＳトランジスタＭｐ４はオンであり、ＰｃｈＤＭＯＳトランジスタＭｐ１３，Ｍｐ１５及びＰｃｈＭＯＳトランジスタＭｐ１４はオフである。

時刻ｔ０において、入力信号Ｓｉｎはローレベル（０Ｖ）からハイレベル（５Ｖ）に変化する。これにより、ＮｃｈＭＯＳトランジスタＭｎ１及びＮｃｈＤＭＯＳトランジスタＭｎ２はオンし、ＮｃｈＭＯＳトランジスタＭｎ１１及びＮｃｈＤＭＯＳトランジスタＭｎ１２はオフする。ＮｃｈＭＯＳトランジスタＭｎ１及びＮｃｈＤＭＯＳトランジスタＭｎ２のオンにより、電圧Ｖ＿Ｎ２は、１２Ｖから０Ｖに低下していく。

また、時刻ｔ０の直後においてＰｃｈＤＭＯＳトランジスタＭｐ３及びＰｃｈＭＯＳトランジスタＭｐ４はオンであるため、電圧Ｖ＿Ｎ２の低下に応じて第１出力信号Ｓｏ１も低下していく。第１出力信号Ｓｏ１が低下すると、ＰｃｈＭＯＳトランジスタＭｐ１４がオンして、第２出力信号Ｓｏ２は上昇する。第２出力信号Ｓｏ２が上昇することにより、ＰｃｈＤＭＯＳトランジスタＭｐ１３もオンする。ＰｃｈＤＭＯＳトランジスタＭｐ１３がオンし、ＮｃｈＭＯＳトランジスタＭｎ１１及びＮｃｈＤＭＯＳトランジスタＭｎ１２がオフなので、電圧Ｖ＿Ｎ３は０Ｖから１２Ｖに上昇していく。そして、ＰｃｈＭＯＳトランジスタＭｐ４はオフし、ＰｃｈＤＭＯＳトランジスタＭｐ３もほぼオフになる。

ところで、ノードＮ３には、高耐圧のＰｃｈＤＭＯＳトランジスタＭｐ１３，Ｍｐ１５のドレインと、高耐圧のＮｃｈＤＭＯＳトランジスタＭｎ１２のドレインとが接続されているため、ノードＮ３の寄生容量（図示せず）は、他のノードと比較して大きい。ノードＮ２の寄生容量についても同様である。

ここで、第１出力信号Ｓｏ１が低下することにより、ＰｃｈＭＯＳトランジスタＭｐ１４と共にＰｃｈＤＭＯＳトランジスタＭｐ１５もオンする。これにより、ＰｃｈＤＭＯＳトランジスタＭｐ１５が流す電流によってノードＮ３の寄生容量が充電され、電圧Ｖ＿Ｎ３の上昇が早められる。

そして、時刻ｔ１以降、第１出力信号Ｓｏ１はローレベル（７Ｖ＋Ｖｇｓ）で安定し、第２出力信号Ｓｏ２及び電圧Ｖ＿Ｎ３はハイレベル（１２Ｖ）で安定する。ここでは、ＰｃｈＤＭＯＳトランジスタＭｐ３，Ｍｐ１３のゲート・ソース間電圧Ｖｇｓは、互いにほぼ等しいとしている。

図３は、図１のレベルシフト回路１０の信号の他の波形図である。図３では、図２と同じ電圧条件において、入力信号Ｓｉｎがハイレベルからローレベルに変化する場合の波形を示す。

動作原理は図２と同様であり、第２出力信号Ｓｏ２が低下することにより、ＰｃｈＭＯＳトランジスタＭｐ４と共にＰｃｈＤＭＯＳトランジスタＭｐ５もオンする。これにより、ＰｃｈＤＭＯＳトランジスタＭｐ５が流す電流によってノードＮ２の寄生容量（図示せず）が充電され、電圧Ｖ＿Ｎ２の上昇が早められる。

従って、時刻ｔ１以降、第２出力信号Ｓｏ２はローレベル（７Ｖ＋Ｖｇｓ）で安定し、第１出力信号Ｓｏ１及び電圧Ｖ＿Ｎ２はハイレベル（１２Ｖ）で安定する。

このように、レベルシフト回路１０によって、低電圧側の入力信号Ｓｉｎ（ローレベル：０Ｖ、ハイレベル：５Ｖ）を、高電圧側の第１及び第２出力信号Ｓｏ１，Ｓｏ２（ローレベル：７Ｖ＋Ｖｇｓ、ハイレベル：１２Ｖ）にレベルシフトすることができる。

ここで、比較例のレベルシフト回路について説明する。図４は、比較例のレベルシフト回路の回路図である。比較例のレベルシフト回路では、ＰｃｈＤＭＯＳトランジスタＭｐ５，Ｍｐ１５が設けられていない点において図１と異なる。

図５は、比較例のレベルシフト回路の信号の波形図である。図６は、比較例のレベルシフト回路の信号の他の波形図である。図５は、図３に対応し、図６は、図４に対応する。図２，３，５，６において、横軸のスケールは互いに同一である。

図５に示すように、入力信号Ｓｉｎがローレベル（０Ｖ）からハイレベル（５Ｖ）に変化した後、電圧Ｖ＿Ｎ３が０Ｖから上昇する時、図２と比較して、ノードＮ３の寄生容量の充電に長い時間を必要とする。その理由は、ノードＮ３の寄生容量の充電が、ＰｃｈＤＭＯＳトランジスタＭｐ１３及びＰｃｈＭＯＳトランジスタＭｐ１４を流れる電流のみによって行われるためである。

また、電圧Ｖ＿Ｎ３が高くなるに従い、ＰｃｈＤＭＯＳトランジスタＭｐ１３及びＰｃｈＭＯＳトランジスタＭｐ１４のドレイン・ソース間電圧が低くなり、ＰｃｈＤＭＯＳトランジスタＭｐ１３及びＰｃｈＭＯＳトランジスタＭｐ１４の電流駆動能力が低くなる。このことによっても、ノードＮ３の寄生容量の充電に長い時間を必要とする。

そのため、電圧Ｖ＿Ｎ３がハイレベル（１２Ｖ）になる時刻ｔ２は、図２の時刻ｔ１より遅くなる。従って、第２出力信号Ｓｏ２がローレベル（７Ｖ＋Ｖｇｓ）からハイレベル（１２Ｖ）になるまでに、図２よりも長い時間を必要とする。また、第２出力信号Ｓｏ２がハイレベルになるまでの期間において、第２出力信号Ｓｏ２の波形が図２より歪んでいる。

図６に示すように、入力信号Ｓｉｎがハイレベルからローレベルに変化する場合も同様である。

このように、本実施形態では、第２出力信号Ｓｏ２に応じてオン又はオフに切り替えられるＰｃｈＤＭＯＳトランジスタＭｐ５と、第１出力信号Ｓｏ１に応じてオン又はオフに切り替えられるＰｃｈＤＭＯＳトランジスタＭｐ１５とが設けられている。そのため、電圧Ｖ＿Ｎ２がローレベルからハイレベルになる時にＰｃｈＤＭＯＳトランジスタＭｐ５によりノードＮ２の寄生容量を充電でき、電圧Ｖ＿Ｎ３がローレベルからハイレベルになる時にＰｃｈＤＭＯＳトランジスタＭｐ１５によりノードＮ３の寄生容量を充電できる。

また、電圧Ｖ＿Ｎ３が高くなるに従い、ノードＮ３と第２ノードＮ４との間に直列接続されたＰｃｈＤＭＯＳトランジスタＭｐ１３及びＰｃｈＭＯＳトランジスタＭｐ１４の電流駆動能力が低くなっても、ノードＮ３と第２ノードＮ４との間に１つ設けられたＰｃｈＤＭＯＳトランジスタＭｐ１５の電流駆動能力は、低くなり難い。ＰｃｈＤＭＯＳトランジスタＭｐ５についても同様である。

これにより、電圧Ｖ＿Ｎ２及び電圧Ｖ＿Ｎ３は、比較例より高速にローレベルからハイレベルに上昇する。よって、第１及び第２出力信号Ｓｏ１、Ｓｏ２は、ローレベルからハイレベルに高速に切り替わることができる。

従って、第１及び第２出力信号Ｓｏ１，Ｓｏ２の遅延を減少させることができる。また、第１及び第２出力信号Ｓｏ１，Ｓｏ２の波形の歪みを改善することもできる。即ち、信号伝達特性を改善できる。

また、本実施形態では、ＮｃｈＭＯＳトランジスタＭｎ１のドレインとノードＮ２との間にＮｃｈＤＭＯＳトランジスタＭｎ２が接続され、ＮｃｈＭＯＳトランジスタＭｎ１１のドレインとノードＮ３との間にＮｃｈＤＭＯＳトランジスタＭｎ１２が接続され、入力信号Ｓｉｎに応じて低耐圧のＮｃｈＭＯＳトランジスタＭｎ１，Ｍｎ１１をスイッチングさせるようにしている。これにより、入力信号Ｓｉｎに応じて高耐圧のＤＭＯＳトランジスタをスイッチングさせる場合と比較して、入力信号Ｓｉｎが切り替わる時に流れるスイッチング電流を小さくすることができる。

（第２の実施形態）
第２の実施形態では、第１の実施形態の回路構成を簡略化している。

図７は、第２の実施形態に係るレベルシフト回路１０Ａの回路図である。図７では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。レベルシフト回路１０Ａは、ＮｃｈＭＯＳトランジスタＭｎ１に代えてＮｃｈＤＭＯＳトランジスタ（第１トランジスタ）Ｍｎ６を備え、ＮｃｈＭＯＳトランジスタＭｎ１１に代えてＮｃｈＤＭＯＳトランジスタ（第２トランジスタ）Ｍｎ１６を備え、ＮｃｈＤＭＯＳトランジスタＭｎ２，Ｍｎ１２を備えていない点において、第１の実施形態と異なる。つまり、ローサイドブロック１１Ａの構成が簡略化されている。

ＮｃｈＤＭＯＳトランジスタＭｎ６のドレインは、ノードＮ２に直接的に接続されている。ＮｃｈＤＭＯＳトランジスタＭｎ１６のドレインは、ノードＮ３に直接的に接続されている。

ＮｃｈＤＭＯＳトランジスタＭｎ６，Ｍｎ１６、及び、ＰｃｈＤＭＯＳトランジスタＭｐ３，Ｍｐ５，Ｍｐ１３，Ｍｐ１５のそれぞれの耐圧は、ＰｃｈＭＯＳトランジスタＭｐ４，Ｍｐ１４のそれぞれの耐圧より高い。

本実施形態でも、基本的な動作原理は第１の実施形態と同じである。従って、第１及び第２出力信号Ｓｏ１，Ｓｏ２の遅延を減少させて、第１及び第２出力信号Ｓｏ１，Ｓｏ２を高速に切り替えることができる。

また、本実施形態によれば、第１の実施形態よりもＭＯＳトランジスタの数を減らしているので、回路面積を小さくすることができる。

（第３の実施形態）
第３の実施形態は、高電圧側の入力信号Ｓｉｎを低電圧側の第１及び第２出力信号Ｓｏ１，Ｓｏ２にレベルシフトする点において、第１の実施形態と異なる。以下では、第１の実施形態との相違点を中心に説明する。

図８は、第３の実施形態に係るレベルシフト回路１０Ｂの回路図である。図８に示すように、レベルシフト回路１０Ｂは、ＰｃｈＭＯＳトランジスタ（第１導電型の第１トランジスタ）Ｍｐ１０１と、ＰｃｈＤＭＯＳトランジスタ（第１導電型の第１１トランジスタ）Ｍｐ１０２と、ＰｃｈＭＯＳトランジスタ（第１導電型の第２トランジスタ）Ｍｐ１１１と、ＰｃｈＤＭＯＳトランジスタ（第１導電型の第１２トランジスタ）Ｍｐ１１２と、ＮｃｈＤＭＯＳトランジスタ（第２導電型の第３トランジスタ）Ｍｎ１０３と、ＮｃｈＭＯＳトランジスタ（第２導電型の第４トランジスタ）Ｍｎ１０４と、ＮｃｈＤＭＯＳトランジスタ（第２導電型の第７トランジスタ）Ｍｎ１０５と、ＮｃｈＤＭＯＳトランジスタ（第２導電型の第５トランジスタ）Ｍｎ１１３と、ＮｃｈＭＯＳトランジスタ（第２導電型の第６トランジスタ）Ｍｎ１１４と、ＮｃｈＤＭＯＳトランジスタ（第２導電型の第８トランジスタ）Ｍｎ１１５と、インバータＩＮＶ１１と、を備える。

ＰｃｈＭＯＳトランジスタＭｐ１０１は、第１電圧Ｖｉｎが供給される第１ノードＮ１に接続されたソース（第１電極）と、ドレイン（第２電極）と、入力信号Ｓｉｎが供給されるゲート（制御電極）と、を有する。

ＰｃｈＤＭＯＳトランジスタＭｐ１０２は、第３電圧（Ｖｉｎ−Ｖｓ２）が供給されるゲート（制御電極）を有し、ＰｃｈＭＯＳトランジスタＭｐ１０１のドレインと、ノードＮ２との間に接続されている。具体的には、ＰｃｈＤＭＯＳトランジスタＭｐ１０２のソースは、ＰｃｈＭＯＳトランジスタＭｐ１０１のドレインに接続され、ＰｃｈＤＭＯＳトランジスタＭｐ１０２のドレインは、ノードＮ２に接続されている。第３電圧（Ｖｉｎ−Ｖｓ２）は、第１電圧Ｖｉｎと第２電圧（０Ｖ、接地電圧）との間の電圧値を有する。

インバータＩＮＶ１１は、低耐圧の論理回路で構成され、入力信号Ｓｉｎを反転させて、反転信号ＳｉｎＢを出力する。インバータＩＮＶ１１は、第１電圧Ｖｉｎと第３電圧（Ｖｉｎ−Ｖｓ２）とが供給されて動作する。入力信号Ｓｉｎ及び反転信号ＳｉｎＢは、第１電圧Ｖｉｎと、第３電圧（Ｖｉｎ−Ｖｓ２）との間で変化する。

ＰｃｈＭＯＳトランジスタＭｐ１１１は、第１ノードＮ１に接続されたソース（第１電極）と、ドレイン（第２電極）と、インバータＩＮＶ１１から入力信号Ｓｉｎの反転信号が供給されるゲート（制御電極）と、を有する。

ＰｃｈＤＭＯＳトランジスタＭｐ１１２は、第３電圧（Ｖｉｎ−Ｖｓ２）が供給されるゲート（制御電極）と、ソースと、ドレインと、を有し、ＰｃｈＭＯＳトランジスタＭｐ１１１のドレインと、ノードＮ３との間に接続されている。具体的には、ＰｃｈＤＭＯＳトランジスタＭｐ１１２のソースは、ＰｃｈＭＯＳトランジスタＭｐ１１１のドレインに接続され、ＰｃｈＤＭＯＳトランジスタＭｐ１１２のドレインは、ノードＮ３に接続されている。

ＰｃｈＭＯＳトランジスタＭｐ１０１，Ｍｐ１１１、ＰｃｈＤＭＯＳトランジスタＭｐ１０２，Ｍｐ１１２及びインバータＩＮＶ１１は、ハイサイドブロック１１Ｂを構成している。

ＮｃｈＭＯＳトランジスタＭｎ１０４は、第２電圧（０Ｖ）が供給される第２ノードＮ４に接続されたソース（第１電極）と、第１出力信号Ｓｏ１を出力する第３ノードＮ５に接続されたドレイン（第２電極）と、ゲート（制御電極）と、を有する。

ＮｃｈＤＭＯＳトランジスタＭｎ１０３は、第３ノードＮ５に接続されたソース（第１電極）と、ノードＮ２に接続されたドレイン（第２電極）と、第４電圧Ｖｓ１が供給されるゲート（制御電極）と、を有する。第４電圧Ｖｓ１は、第２電圧（０Ｖ）と第１電圧Ｖｉｎとの間の電圧値を有する。

ＮｃｈＤＭＯＳトランジスタＭｎ１０５は、第２ノードＮ４に接続されたソース（第１電極）と、ノードＮ２に接続されたドレイン（第２電極）と、ＮｃｈＭＯＳトランジスタＭｎ１０４のゲートに接続されたゲート（制御電極）と、を有する。つまり、ＮｃｈＤＭＯＳトランジスタＭｎ１０５は、直列接続されたＮｃｈＤＭＯＳトランジスタＭｎ１０３及びＮｃｈＭＯＳトランジスタＭｎ１０４に対して並列接続されている。これにより、より多くの電流をノードＮ２から第２ノードＮ４に流すことができる。

ＮｃｈＭＯＳトランジスタＭｎ１１４は、第２ノードＮ４に接続されたソース（第１電極）と、第２出力信号Ｓｏ２を出力する第４ノードＮ６及びＮｃｈＭＯＳトランジスタＭｎ１０４のゲートに接続されたドレイン（第２電極）と、第３ノードＮ５に接続されたゲート（制御電極）と、を有する。

ＮｃｈＤＭＯＳトランジスタＭｎ１１３は、第４ノードＮ６に接続されたソース（第１電極）と、ノードＮ３に接続されたドレイン（第２電極）と、第４電圧Ｖｓ１が供給されるゲート（制御電極）と、を有する。

ＮｃｈＤＭＯＳトランジスタＭｎ１１５は、第２ノードＮ４に接続されたソース（第１電極）と、ノードＮ３に接続されたドレイン（第２電極）と、第３ノードＮ５に接続されたゲート（制御電極）と、を有する。つまり、ＮｃｈＤＭＯＳトランジスタＭｎ１１５は、直列接続されたＮｃｈＤＭＯＳトランジスタＭｎ１１３及びＮｃｈＭＯＳトランジスタＭｎ１１４に対して並列接続されている。これにより、より多くの電流をノードＮ３から第２ノードＮ４に流すことができる。

ＮｃｈＭＯＳトランジスタＭｎ１０４，Ｍｎ１１４、ＮｃｈＤＭＯＳトランジスタＭｎ１０３，Ｍｎ１０５，Ｍｎ１１３，Ｍｎ１１５は、ローサイドブロック１２Ｂを構成している。

このように、本実施形態では、第１の実施形態のＭＯＳトランジスタの導電型を逆にし、それに応じて第１ノードＮ１と第２ノードＮ４に供給する電圧を逆にしている。

このレベルシフト回路１０Ｂの基本的な動作原理は、第１の実施形態と同じである。

このように、本実施形態では、第２出力信号Ｓｏ２に応じてオン又はオフに切り替えられるＮｃｈＤＭＯＳトランジスタＭｎ１０５と、第１出力信号Ｓｏ１に応じてオン又はオフに切り替えられるＮｃｈＤＭＯＳトランジスタＭｎ１１５とが設けられている。そのため、電圧Ｖ＿Ｎ２がハイレベルからローレベルになる時にＮｃｈＤＭＯＳトランジスタＭｎ１０５によりノードＮ２の寄生容量を放電でき、電圧Ｖ＿Ｎ３がハイレベルからローレベルになる時にＮｃｈＤＭＯＳトランジスタＭｎ１１５によりノードＮ３の寄生容量を放電できる。よって、第１の実施形態と同様に、第１及び第２出力信号Ｓｏ１，Ｓｏ２を高速に切り替えることができる。

また、高電圧側の入力信号Ｓｉｎを、低電圧側の第１及び第２出力信号Ｓｏ１，Ｓｏ２にレベルシフトすることができる。

（第４の実施形態）
第４の実施形態では、第３の実施形態の回路構成を簡略化している。

図９は、第４の実施形態に係るレベルシフト回路１０Ｃの回路図である。図９では、図８と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。レベルシフト回路１０Ｃは、ＰｃｈＭＯＳトランジスタＭｐ１０１に代えてＰｃｈＤＭＯＳトランジスタ（第１トランジスタ）Ｍｐ１０６を備え、ＰｃｈＭＯＳトランジスタＭｐ１１１に代えてＰｃｈＤＭＯＳトランジスタ（第２トランジスタ）Ｍｐ１１６を備え、ＰｃｈＤＭＯＳトランジスタＭｐ１０２，Ｍｐ１１２を備えていない点において、第３の実施形態と異なる。つまり、ハイサイドブロック１１Ｃの構成が簡略化されている。

ＰｃｈＤＭＯＳトランジスタＭｐ１０６のドレインは、ノードＮ２に直接的に接続されている。ＰｃｈＤＭＯＳトランジスタＭｐ１１６のドレインは、ノードＮ３に直接的に接続されている。

ＰｃｈＤＭＯＳトランジスタＭｐ１０６，Ｍｐ１１６、及び、ＮｃｈＤＭＯＳトランジスタＭｎ１０３，Ｍｎ１０５，Ｍｎ１１３，Ｍｎ１１５のそれぞれの耐圧は、ＮｃｈＭＯＳトランジスタＭｎ１０４，Ｍｎ１１４のそれぞれの耐圧より高い。

本実施形態でも、基本的な動作原理は第３の実施形態と同じである。従って、第１及び第２出力信号Ｓｏ１，Ｓｏ２の遅延を減少させて、第１及び第２出力信号Ｓｏ１，Ｓｏ２を高速に切り替えることができる。

また、本実施形態によれば、第３の実施形態よりもＭＯＳトランジスタの数を減らしているので、回路面積を小さくすることができる。

（第５の実施形態）
第５の実施形態は、第１及び第２出力信号Ｓｏ１，Ｓｏ２のローレベルの電圧レベルを安定化するようにしている点において、第１の実施形態と異なる。

図１０は、第５の実施形態に係るレベルシフト回路１０Ｄの回路図である。図１０では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。レベルシフト回路１０Ｄは、図１の構成に加え、ＮｃｈＭＯＳトランジスタ（第１導電型の第９トランジスタ）Ｍｎ７と、ＮｃｈＭＯＳトランジスタ（第１導電型の第１０トランジスタ）Ｍｎ１７と、を更に備える。ＮｃｈＭＯＳトランジスタＭｎ７，Ｍｎ１７は、ハイサイドブロック１２Ｄに設けられている。

ＮｃｈＭＯＳトランジスタＭｎ７は、第３ノードＮ５に接続されたドレイン（第１電極）と、第４電圧（Ｖｉｎ−Ｖｓ２）が供給されるソース（第２電極）と、第４ノードＮ６に接続されたゲート（制御電極）と、を有する。ＮｃｈＭＯＳトランジスタＭｎ７は、第２出力信号Ｓｏ２により制御され、第３ノードＮ５のインピーダンスを下げるように設けられている。

ＮｃｈＭＯＳトランジスタＭｎ１７は、第４ノードＮ６に接続されたドレイン（第１電極）と、第４電圧（Ｖｉｎ−Ｖｓ２）が供給されるソース（第２電極）と、第３ノードＮ５に接続されたゲート（制御電極）と、を有する。ＮｃｈＭＯＳトランジスタＭｎ１７は、第１出力信号Ｓｏ１により制御され、第４ノードＮ６のインピーダンスを下げるように設けられている。

第１の実施形態においては、第３ノードＮ５の第１出力信号Ｓｏ１がローレベルの時、ＰｃｈＭＯＳトランジスタＭｐ４がオフであり、ＰｃｈＤＭＯＳトランジスタＭｐ３もほぼオフであり、第３ノードＮ５は第４電圧（Ｖｉｎ−Ｖｓ２）より概ねＰｃｈＤＭＯＳトランジスタＭｐ３のＶｇｓだけ高い信号レベルになっている。つまり、ローレベルの第１出力信号Ｓｏ１は、ハイインピーダンスであり、不安定になっている。また図２に示すように、第１出力信号Ｓｏ１は、時刻ｔ０の直後において一時的に、第４電圧（Ｖｉｎ−Ｖｓ２）にＶｇｓを加えた信号レベルよりも低下し、不安定になる。

同様に、第４ノードＮ６の第２出力信号Ｓｏ２がローレベルの時、第４ノードＮ６はハイインピーダンスになっている。よって、第４ノードＮ６の第２出力信号Ｓｏ２は、不安定になっている。

そのため、第１の実施形態においては、第３ノードＮ５又は第４ノードＮ６がハイインピーダンスの不安定な状態のとき、他の配線との容量結合の存在により、他の配線の信号の変化に応じて、第１出力信号Ｓｏ１又は第２出力信号Ｓｏ２の信号レベルが変化する可能性がある。即ち、ノイズ耐性が不十分な可能性がある。また、第１及び第２出力信号Ｓｏ１，Ｓｏ２のハイレベルとローレベルとの差は、第２電圧Ｖｉｎと第４電圧（Ｖｉｎ−Ｖｓ２）との差より概ねＶｇｓだけ減少しているので、後段の回路のマージンが減少する。このように、第１の実施形態では、信号伝達特性を改善する余地がある。第２から第４の実施形態でも同様である。

本実施形態では、ＮｃｈＭＯＳトランジスタＭｎ７，Ｍｎ１７を設けたことにより、このような点を改善できる。

図１１は、図１０のレベルシフト回路１０Ｄの信号の波形図である。図１２は、図１０のレベルシフト回路１０Ｄの信号の他の波形図である。図１１は、図２に対応し、図１２は、図３に対応する。

図１１に示すように、時刻ｔ０より後の第１出力信号Ｓｏ１がローレベル付近にある時、７Ｖより高い第２出力信号Ｓｏ２によりＮｃｈＭＯＳトランジスタＭｎ７がオンして、７Ｖ（第４電圧）が第３ノードＮ５に供給される。従って、第１出力信号Ｓｏ１のローレベルは、７Ｖ（第４電圧）に安定する。

また、図１２に示すように、時刻ｔ０より後の第２出力信号Ｓｏ２がローレベル付近にある時、７Ｖより高い第１出力信号Ｓｏ１によりＮｃｈＭＯＳトランジスタＭｎ１７がオンして、７Ｖ（第４電圧）が第４ノードＮ６に供給される。従って、第２出力信号Ｓｏ２のローレベルは７Ｖ（第４電圧）に安定する。

このように、第３及び第４ノードＮ５，Ｎ６は、ローレベルの時にハイインピーダンスになっていない。そのため、第３ノードＮ５又は第４ノードＮ６と他の配線との容量結合が存在していても、他の配線の信号の変化に応じて第１出力信号Ｓｏ１又は第２出力信号Ｓｏ２の信号レベルが変化し難い。従って、ノイズ耐性を改善できる。

また、第１及び第２出力信号Ｓｏ１，Ｓｏ２のローレベルを第１の実施形態よりも低下させることができるので、第１及び第２出力信号Ｓｏ１，Ｓｏ２のハイレベルとローレベルとの差を大きくできる。

また、図２と比較して、時刻ｔ０の後に第１出力信号Ｓｏ１が７Ｖより低い信号レベルに一時的に低下する際、低下量を小さくできる。従って、第１及び第２出力信号Ｓｏ１，Ｓｏ２の波形品質を向上できる。

このように、本実施形態によれば、信号伝達特性を改善できる。なお、第１の実施形態の効果も得られる。

（第６の実施形態）
第６の実施形態では、第５の実施形態の回路構成を簡略化している。

図１３は、第６の実施形態に係るレベルシフト回路１０Ｅの回路図である。図１３では、図１０と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。レベルシフト回路１０Ｅは、ＮｃｈＭＯＳトランジスタＭｎ１に代えてＮｃｈＤＭＯＳトランジスタ（第１トランジスタ）Ｍｎ６を備え、ＮｃｈＭＯＳトランジスタＭｎ１１に代えてＮｃｈＤＭＯＳトランジスタ（第２トランジスタ）Ｍｎ１６を備え、ＮｃｈＤＭＯＳトランジスタＭｎ２，Ｍｎ１２を備えていない点において、第５の実施形態と異なる。つまり、ローサイドブロック１１Ａの構成が簡略化されている。

ＮｃｈＤＭＯＳトランジスタＭｎ６のドレインは、ノードＮ２に直接的に接続されている。ＮｃｈＤＭＯＳトランジスタＭｎ１６のドレインは、ノードＮ３に直接的に接続されている。

本実施形態でも、基本的な動作原理は第５の実施形態と同じである。従って、第５の実施形態と同様に、ノイズ耐性を改善できる。

また、本実施形態によれば、第５の実施形態よりもＭＯＳトランジスタの数を減らしているので、回路面積を小さくすることができる。

（第７の実施形態）
第７の実施形態は、第１及び第２出力信号Ｓｏ１，Ｓｏ２のハイレベルの電圧レベルを安定化するようにしている点において、第３の実施形態と異なる。

図１４は、第７の実施形態に係るレベルシフト回路１０Ｆの回路図である。図１４では、図８と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。レベルシフト回路１０Ｆは、図８の構成に加え、ＰｃｈＭＯＳトランジスタ（第１導電型の第９トランジスタ）Ｍｐ１０７と、ＰｃｈＭＯＳトランジスタ（第１導電型の第１０トランジスタ）Ｍｐ１１７と、を更に備える。ＰｃｈＭＯＳトランジスタＭｐ１０７，Ｍｐ１１７は、ローサイドブロック１２Ｆに設けられている。

ＰｃｈＭＯＳトランジスタＭｐ１０７は、第３ノードＮ５に接続されたドレイン（第１電極）と、第４電圧Ｖｓ１が供給されるソース（第２電極）と、第４ノードＮ６に接続されたゲート（制御電極）と、を有する。

ＰｃｈＭＯＳトランジスタＭｐ１１７は、第４ノードＮ６に接続されたドレイン（第１電極）と、第４電圧Ｖｓ１が供給されるソース（第２電極）と、第３ノードＮ５に接続されたゲート（制御電極）と、を有する。

本実施形態の基本的な動作原理は、第５の実施形態と同じである。即ち、第１出力信号Ｓｏ１がハイレベルの時、ローレベルの第２出力信号Ｓｏ２によりＰｃｈＭＯＳトランジスタＭｐ１０７がオンして、第１出力信号Ｓｏ１のハイレベルは第４電圧Ｖｓ１に安定する。また、第２出力信号Ｓｏ２がハイレベルの時、ローレベルの第１出力信号Ｓｏ１によりＰｃｈＭＯＳトランジスタＭｐ１１７がオンして、第２出力信号Ｓｏ２のハイレベルは第４電圧Ｖｓ１に安定する。従って、第５の実施形態と同様に、ノイズ耐性を改善できる。

また、第３の実施形態と同様に、高電圧側の入力信号Ｓｉｎを、低電圧側の第１及び第２出力信号Ｓｏ１，Ｓｏ２にレベルシフトすることができる。

（第８の実施形態）
第８の実施形態では、第７の実施形態の回路構成を簡略化している。

図１５は、第８の実施形態に係るレベルシフト回路１０Ｇの回路図である。図１５では、図１４と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。レベルシフト回路１０Ｇは、ＰｃｈＭＯＳトランジスタＭｐ１０１に代えてＰｃｈＤＭＯＳトランジスタ（第１トランジスタ）Ｍｐ１０６を備え、ＰｃｈＭＯＳトランジスタＭｐ１１１に代えてＰｃｈＤＭＯＳトランジスタ（第２トランジスタ）Ｍｐ１１６を備え、ＰｃｈＤＭＯＳトランジスタＭｐ１０２，Ｍｐ１１２を備えていない点において、第７の実施形態と異なる。つまり、ローサイドブロック１１Ｃの構成が簡略化されている。

ＰｃｈＤＭＯＳトランジスタＭｐ１０６のドレインは、ノードＮ２に直接的に接続されている。ＰｃｈＤＭＯＳトランジスタＭｐ１１６のドレインは、ノードＮ３に直接的に接続されている。

本実施形態でも、基本的な動作原理は第７の実施形態と同じである。従って、第７の実施形態の効果を得ることができる。

また、本実施形態によれば、第７の実施形態よりもＭＯＳトランジスタの数を減らしているので、回路面積を小さくすることができる。

なお、第１の実施形態の効果を得る必要が無ければ、第５及び第６の実施形態においてＰｃｈＤＭＯＳトランジスタＭｐ５，Ｍｐ１５は設けられていなくてもよく、第７及び第８の実施形態においてＮｃｈＤＭＯＳトランジスタＭｎ１０５，Ｍｎ１１５は設けられていなくてもよい。

また、以上の各実施形態では、高耐圧のＭＯＳトランジスタとしてＤＭＯＳトランジスタを用いる一例について説明したが、これに限らない。高耐圧のＭＯＳトランジスタとして、他の名称のＭＯＳトランジスタを用いてもよい。

（第９の実施形態）
第９の実施形態は、第１及び第３の実施形態のレベルシフト回路１０，１０Ｂを用いたモータードライバ（ドライバ回路）１００に関する。

図１６は、第９の実施形態に係るモータードライバ１００の概略的な構成を示すブロック図である。モータードライバ１００は、昇圧回路２０と、入力バッファ回路３０と、制御回路４０と、レベルシフト部５０と、ハイサイドドライバ６０と、ローサイドドライバ７０と、レベルシフト部８０と、ＮｃｈＤＭＯＳトランジスタ（スイッチ素子）Ｍｎ２０１〜Ｍｎ２０６と、を備える。

昇圧回路２０は、電圧Ｖｂａｔを昇圧して、第２電圧Ｖｉｎを生成する。

入力バッファ回路３０は、イネーブル信号ＥＮと、モーターＭ１を制御するための入力信号ＩＮ１〜ＩＮ６とに従って、制御信号Ｓ１を生成する。

制御回路４０は、制御信号Ｓ１に従って、制御信号Ｄ１〜Ｄ６を生成する。

入力バッファ回路３０と制御回路４０は、第３電圧Ｖｓ１と第１電圧（０Ｖ）とが供給されて動作する。そのため、制御信号Ｓ１，Ｄ１〜Ｄ６は、ローレベルが第１電圧（０Ｖ）であり、ハイレベルが第３電圧Ｖｓ１である。

レベルシフト部５０は、制御信号Ｄ１〜Ｄ３を、高電圧側の制御信号Ｄ１Ａ〜Ｄ３Ａにレベルシフトする。制御信号Ｄ１Ａ〜Ｄ３Ａは、ローレベルが第４電圧（Ｖｉｎ−Ｖｓ２）であり、ハイレベルが第２電圧Ｖｉｎである。

レベルシフト部５０は、３つの第１の実施形態のレベルシフト回路１０を有する。各レベルシフト回路１０には、制御信号Ｄ１〜Ｄ３のうちの対応する信号が入力信号Ｓｉｎとして供給され、第１及び第２出力信号Ｓｏ１，Ｓｏ２を制御信号Ｄ１Ａ〜Ｄ３Ａのうちの対応する信号として出力する。つまり、制御信号Ｄ１Ａ〜Ｄ３Ａは、差動信号である。なお、レベルシフト回路１０に代えて、第２，第５又は第６の実施形態のレベルシフト回路１０Ａ，１０Ｄ，１０Ｅを用いてもよい。

ハイサイドドライバ６０は、第２電圧Ｖｉｎと第４電圧（Ｖｉｎ−Ｖｓ２）とが供給されて動作し、制御信号Ｄ１Ａ〜Ｄ３Ａに応じて駆動信号Ｈ１〜Ｈ３を生成する。

ローサイドドライバ７０は、第３電圧Ｖｓ１と第１電圧（０Ｖ）とが供給されて動作し、制御信号Ｄ４〜Ｄ６に応じて駆動信号Ｌ１〜Ｌ３を生成する。

ＮｃｈＤＭＯＳトランジスタＭｎ２０１は、駆動信号Ｈ１が供給されるゲートと、電圧Ｖｂａｔが供給されるドレインと、モーターＭ１の第１入力ノードに接続されるソースと、を有する。

ＮｃｈＤＭＯＳトランジスタＭｎ２０２は、駆動信号Ｈ２が供給されるゲートと、電圧Ｖｂａｔが供給されるドレインと、モーターＭ１の第２入力ノードに接続されるソースと、を有する。

ＮｃｈＤＭＯＳトランジスタＭｎ２０３は、駆動信号Ｈ３が供給されるゲートと、電圧Ｖｂａｔが供給されるドレインと、モーターＭ１の第３入力ノードに接続されるソースと、を有する。

ＮｃｈＤＭＯＳトランジスタＭｎ２０４は、駆動信号Ｌ１が供給されるゲートと、ＮｃｈＤＭＯＳトランジスタＭｎ２０１のソースに接続されるドレインと、第１電圧（０Ｖ）が供給されるソースと、を有する。

ＮｃｈＤＭＯＳトランジスタＭｎ２０５は、駆動信号Ｌ２が供給されるゲートと、ＮｃｈＤＭＯＳトランジスタＭｎ２０２のソースに接続されるドレインと、第１電圧（０Ｖ）が供給されるソースと、を有する。

ＮｃｈＤＭＯＳトランジスタＭｎ２０６は、駆動信号Ｌ３が供給されるゲートと、ＮｃｈＤＭＯＳトランジスタＭｎ２０３のソースに接続されるドレインと、第１電圧（０Ｖ）が供給されるソースと、を有する。

このように、ＮｃｈＤＭＯＳトランジスタＭｎ２０１〜Ｍｎ２０３は、それぞれ、第１出力信号Ｓｏ１及び第２出力信号Ｓｏ２に基づいて駆動される。

レベルシフト部８０は、駆動信号Ｈ１〜Ｈ３を、低電圧側の制御信号Ｄ１Ｂ〜Ｄ３Ｂにレベルシフトする。制御信号Ｄ１Ｂ〜Ｄ３Ｂは、ローレベルが第１電圧（０Ｖ）であり、ハイレベルが第３電圧Ｖｓ１である。

レベルシフト部８０は、３つの第３の実施形態のレベルシフト回路１０Ｂを有する。各レベルシフト回路１０Ｂには、駆動信号Ｈ１〜Ｈ３のうちの対応する信号が入力信号Ｓｉｎとして供給され、第１及び第２出力信号Ｓｏ１，Ｓｏ２を制御信号Ｄ１Ｂ〜Ｄ３Ｂのうちの対応する信号として出力する。つまり、制御信号Ｄ１Ｂ〜Ｄ３Ｂは、差動信号である。なお、レベルシフト回路１０Ｂに代えて、第４，第７又は第８の実施形態のレベルシフト回路１０Ｃ，１０Ｆ，１０Ｇを用いてもよい。

制御回路４０は、制御信号Ｄ１Ｂ〜Ｄ３Ｂ及び駆動信号Ｌ１〜Ｌ３に従って、制御信号Ｄ１〜Ｄ６のタイミングを調整する。

このように、本実施形態によれば、第１の実施形態のレベルシフト回路１０と、第３の実施形態のレベルシフト回路１０Ｂとによって信号をレベルシフトしているので、駆動信号Ｈ１〜Ｈ３及び制御信号Ｄ１Ｂ〜Ｄ３Ｂを高速に切り替えることができる。従って、モーターＭ１を精密に制御することができる。

なお、レベルシフト回路１０，１０Ａ〜１０Ｇは、上述したモータードライバ１００に限らず、信号のレベルシフトが必要な各種回路に用いることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０，１０Ａ〜１０Ｇ レベルシフト回路
ＩＮＶ１，ＩＮＶ１１ インバータ
Ｍｎ１ ＮｃｈＭＯＳトランジスタ（第１トランジスタ）
Ｍｎ２ ＮｃｈＤＭＯＳトランジスタ（第１１トランジスタ）
Ｍｐ３ ＰｃｈＤＭＯＳトランジスタ（第３トランジスタ）
Ｍｐ４ ＰｃｈＭＯＳトランジスタ（第４トランジスタ）
Ｍｐ５ ＰｃｈＤＭＯＳトランジスタ（第７トランジスタ）
Ｍｎ６ ＮｃｈＤＭＯＳトランジスタ（第１トランジスタ）
Ｍｎ７ ＮｃｈＭＯＳトランジスタ（第５トランジスタ、第９トランジスタ）
Ｍｎ１１ ＮｃｈＭＯＳトランジスタ（第２トランジスタ）
Ｍｎ１２ ＮｃｈＤＭＯＳトランジスタ（第１２トランジスタ）
Ｍｐ１３ ＰｃｈＤＭＯＳトランジスタ（第５トランジスタ）
Ｍｐ１４ ＰｃｈＭＯＳトランジスタ（第６トランジスタ）
Ｍｐ１５ ＰｃｈＤＭＯＳトランジスタ（第８トランジスタ）
Ｍｎ１６ ＮｃｈＤＭＯＳトランジスタ（第２トランジスタ）
Ｍｎ１７ ＮｃｈＭＯＳトランジスタ（第８トランジスタ、第１０トランジスタ）
Ｍｐ１０１ ＰｃｈＭＯＳトランジスタ（第１トランジスタ）
Ｍｐ１０２ ＰｃｈＤＭＯＳトランジスタ（第１１トランジスタ）
Ｍｎ１０３ ＮｃｈＤＭＯＳトランジスタ（第３トランジスタ）
Ｍｎ１０４ ＮｃｈＭＯＳトランジスタ（第４トランジスタ）
Ｍｎ１０５ ＮｃｈＤＭＯＳトランジスタ（第７トランジスタ）
Ｍｐ１０６ ＰｃｈＤＭＯＳトランジスタ（第１トランジスタ）
Ｍｐ１０７ ＰｃｈＭＯＳトランジスタ（第５トランジスタ、第９トランジスタ）
Ｍｐ１１１ ＰｃｈＭＯＳトランジスタ（第２トランジスタ）
Ｍｐ１１２ ＰｃｈＤＭＯＳトランジスタ（第１２トランジスタ）
Ｍｎ１１３ ＮｃｈＤＭＯＳトランジスタ（第５トランジスタ）
Ｍｎ１１４ ＮｃｈＭＯＳトランジスタ（第６トランジスタ）
Ｍｎ１１５ ＮｃｈＤＭＯＳトランジスタ（第８トランジスタ）
Ｍｐ１１６ ＰｃｈＤＭＯＳトランジスタ（第２トランジスタ）
Ｍｐ１１７ ＰｃｈＭＯＳトランジスタ（第８トランジスタ、第１０トランジスタ）
１００ モータードライバ（ドライバ回路）

Claims (7)

1. 第１電圧が供給される第１ノードに接続され、入力信号により制御される第１導電型の第１トランジスタと、
   前記第１ノードに接続され、前記入力信号の反転信号により制御される第１導電型の第２トランジスタと、
   第１出力信号を出力する第３ノードと前記第１トランジスタとの間に接続された第２導電型の第３トランジスタと、
   前記第１電圧と異なる第２電圧が供給される第２ノードと前記第３ノードとの間に接続され、第２出力信号により制御される、第２導電型の第４トランジスタと、
   前記第２出力信号を出力する第４ノードと前記第２トランジスタとの間に接続された第２導電型の第５トランジスタと、
   前記第２ノードと前記第４ノードとの間に接続され、前記第１出力信号により制御される、第２導電型の第６トランジスタと、
   前記第３及び第４トランジスタに対し並列に設けられ、前記第２出力信号により制御される、第２導電型の第７トランジスタと、
   前記第５及び第６トランジスタに対し並列に設けられ、前記第１出力信号により制御される、第２導電型の第８トランジスタと、
   を備えるレベルシフト回路。
2. 前記第２出力信号により制御され、前記第３ノードのインピーダンスを下げるように設けられた第９トランジスタと、
   前記第１出力信号により制御され、前記第４ノードのインピーダンスを下げるように設けられた第１０トランジスタと、
   を備える、請求項１に記載のレベルシフト回路。
3. 前記第１電圧と前記第２電圧との間の電圧値を有する第３電圧が供給される制御電極を有し、前記第１トランジスタと、前記第３トランジスタとの間に接続された第１導電型の第１１トランジスタと、
   前記第３電圧が供給される制御電極を有し、前記第２トランジスタと、前記第５トランジスタとの間に接続された第１導電型の第１２トランジスタと、
   を備える、請求項１又は請求項２に記載のレベルシフト回路。
4. 前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第５トランジスタ、前記第７トランジスタ、及び、前記第８トランジスタのそれぞれの耐圧は、前記第４トランジスタ、及び、前記第６トランジスタのそれぞれの耐圧より高い、請求項１又は請求項２に記載のレベルシフト回路。
5. 前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第５トランジスタ、前記第７トランジスタ、及び、前記第８トランジスタのそれぞれは、ＤＭＯＳトランジスタである、請求項４に記載のレベルシフト回路。
6. 前記第３トランジスタ、前記第７トランジスタ、前記第５トランジスタ、前記第８トランジスタ、前記第１１トランジスタ、及び、前記第１２トランジスタのそれぞれの耐圧は、前記第１トランジスタ、前記第２トランジスタ、前記第４トランジスタ、及び、前記第６トランジスタのそれぞれの耐圧より高い、請求項３に記載のレベルシフト回路。
7. 前記第３トランジスタ、前記第７トランジスタ、前記第５トランジスタ、前記第８トランジスタ、前記第１１トランジスタ、及び、前記第１２トランジスタのそれぞれは、ＤＭＯＳトランジスタである、請求項６に記載のレベルシフト回路。

Images