JP2009027600A - レベルシフト回路 - Google Patents

Abstract

【課題】レベルシフト回路から出力される振幅信号の振幅を大きくする。
【解決手段】レベルシフト回路３０には、バイアス電源１、クランプ回路２、インバータＩＮＶ１、Ｎｃｈ ＭＯＳトランジスタＭＮ１、Ｎｃｈ ＭＯＳトランジスタＭＮ２、Ｐｃｈ ＭＯＳトランジスタＭＰ３、及びＰｃｈ ＭＯＳトランジスタＭＰ３が設けられる。クランプ回路２には、Ｎｃｈ ＭＯＳトランジスタＭＰ３、Ｎｃｈ ＭＯＳトランジスタＭＰ４、Ｐｃｈ ＭＯＳトランジスタＭＰ１、及びＰｃｈ ＭＯＳトランジスタＭＰ２が設けられる。入力信号Ｓｉｎがハイレベルからローレベルに変化し、Ｐｃｈ ＭＯＳトランジスタＭＰ２がターンオフする電圧｛（ＨＶｄｄ―Ｖｒｅｇ）−Ｖｔｐ｝にノードＮ４の電圧がクランプされたときに、Ｎｃｈ ＭＯＳトランジスタＭＮ４がターンオンしてノードＮ４の電圧を（ＨＶｄｄ―Ｖｒｅｇ）に設定し、出力信号Ｓｏｕｔのローレベルの浮き上がりを抑制する。
【選択図】図１

Description

本発明は、振幅信号を出力するレベルシフト回路に関する。

半導体素子の微細化、高集積度化、低電圧動作化の進展と伴に、半導体素子が搭載される半導体集積回路では、電圧の異なる複数の電源電圧が使用されている。このような半導体集積回路では、異なる電源電圧で動作し、複数の回路間の制御信号の伝達を行うレベルシフト回路が用いられる（例えば、特許文献１参照。）。

特許文献１などに記載されるＭＯＳトランジスタから構成されるレベルシフト回路では、ロジックレベルで用いられる振幅信号（ハイレベルがＶｄｄレベル）を入力信号として入力し、高電圧のコンデンサを用いずに、クランプ回路を用いてＶｄｄレベルよりも高電圧の振幅信号（ハイレベルがＨＶｄｄレベル）を出力している。ところが、クランプ回路を用いた場合、クランプ回路を構成するＭＯＳトランジスタがターンオフするゲート−ソース間電圧分だけ出力信号の振幅レベルが減少するという問題点がある。また、出力信号の立ち下り或いは立ち上りが安定するまでに時間がかかるという問題点がある。
特開２００７−１１６３４４号公報

本発明は、振幅の大きな振幅信号を出力できるレベルシフト回路を提供することにある。

本発明の一態様のレベルシフト回路は、ハイレベルが第１の高電位側電源電圧で、ローレベルが低電位側電源電圧を有する入力信号がゲートに入力され、ソースが低電位側電源に接続される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、前記入力信号を反転した信号がゲートに入力され、ソースが前記低電位側電源に接続される第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、ソースが第１の高電位側電源よりも電圧の高い第２の高電位側電源に接続される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第２の高電位側電源に接続され、ゲートが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続され、ドレイン側から出力信号を出力する第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、＋側が前記第２の高電位側電源に接続され、バイアス電圧を発生するバイアス電源と、ソースが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記バイアス電源の−側に接続され、ドレインが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのドレイン側に接続される第３のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記バイアス電源の−側に接続される第３のＮｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記バイアス電源の−側に接続され、ドレインが前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのドレイン側に接続される第４のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記バイアス電源の−側に接続される第４のＮｃｈ絶縁ゲート型電界効果トランジスタとを有するクランプ回路とを具備することを特徴とする。

更に、本発明の他態様のレベルシフト回路は、ハイレベルが第１の高電位側電源電圧で、ローレベルが低電位側電源電圧を有する入力信号がゲートに入力され、ソースが低電位側電源に接続される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、前記入力信号を反転した信号がゲートに入力され、ソースが前記低電位側電源に接続される第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、ソースが第１の高電位側電源よりも電圧の高い第２の高電位側電源に接続される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第２の高電位側電源に接続され、ゲートが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続される第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、＋側が前記第２の高電位側電源に接続され、バイアス電圧を発生するバイアス電源と、ソースが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記バイアス電源の−側に接続され、ドレインが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのドレイン側に接続される第３のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記バイアス電源の−側に接続され、ドレインが前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのドレイン側に接続される第４のＰｃｈ絶縁ゲート型電界効果トランジスタとを有するクランプ回路と、ドレインが前記第２の高電位側電源に接続され、ゲートが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続される第３のＮｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第３のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ゲートが第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記バイアス電源の−側に接続される第４のＮｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第２の高電位側電源に接続され、ゲートが第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続される第５のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第５のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第３のＮｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記バイアス電源の−側に接続される第５のＮｃｈ絶縁ゲート型電界効果トランジスタとを有し、前記第５のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインと前記第５のＮｃｈ絶縁ゲート型電界効果トランジスタのドレインの間から出力信号を出力する波形整形インバータとを具備することを特徴とする。

本発明によれば、振幅レベルの大きな振幅信号を出力できるレベルシフト回路を提供することができる。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係るレベルシフト回路について、図面を参照して説明する。図１はレベルシフト回路を示す回路図、図２は従来のレベルシフト回路を示す回路図である。本実施例では、出力振幅の低下を抑制するためにＰｃｈ ＭＯＳトランジスタ回路から構成されるクランプ回路にＮｃｈ ＭＯＳトランジスタを付加している。

図１に示すように、レベルシフト回路３０には、バイアス電源１、クランプ回路２、インバータＩＮＶ１、Ｎｃｈ ＭＯＳトランジスタＭＮ１、Ｎｃｈ ＭＯＳトランジスタＭＮ２、Ｐｃｈ ＭＯＳトランジスタＭＰ３、及びＰｃｈ ＭＯＳトランジスタＭＰ３が設けられる。

レベルシフト回路３０は、ロジック回路などに使用される高電位側電源Ｖｄｄ電圧レベルの入力信号Ｓｉｎを入力し、高電位側電源Ｖｄｄよりも電圧の高い高電位側電源ＨＶｄｄ電圧レベルの出力信号Ｓｏｕｔを出力する。レベルシフト回路３０は、例えば比較的高い電圧で動作するモータドライバなどに搭載される。インバータＩＮＶ１を除くレベルシフト回路３０を構成するＭＯＳトランジスタのソースードレイン間やゲートーソース間などには、高電圧が印加されるので、ここではＭＯＳトランジスタにパワーＭＯＳトランジスタであるＤＭＯＳ（Double Diffused Metal Oxide Semiconductor Field Effect Transistor）トランジスタを用いている。なお、ＭＯＳＦＥＴ、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）は、絶縁ゲート型電界効果トランジスタとも呼称される。

インバータＩＮＶ１は、高電位側電源Ｖｄｄと低電位側電源（接地電位）Ｖｓｓの間に設けられ、ハイレベルがＶｄｄでローレベルがＶｓｓである入力信号Ｓｉｎを入力し、その反転信号を出力する。

Ｎｃｈ ＭＯＳトランジスタＭＮ１は、ドレインがノードＮ３に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートに入力信号Ｓｉｎが入力される。入力信号Ｓｉｎがハイレベルのときにオンし、ドレイン側のノードＮ３の電位を下げる。

Ｎｃｈ ＭＯＳトランジスタＭＮ２は、ドレインがノードＮ５に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートに入力信号Ｓｉｎの反転信号が入力される。入力信号Ｓｉｎの反転信号がハイレベルのときにオンし、ドレイン側のノードＮ５の電位を下げる。

Ｐｃｈ ＭＯＳトランジスタＭＰ３は、ソースが高電位側電源ＨＶｄｄに接続され、ドレインがノードＮ２に接続される。Ｐｃｈ ＭＯＳトランジスタＭＰ４は、ソースが高電位側電源ＨＶｄｄに接続され、ゲートがＰｃｈ ＭＯＳトランジスタＭＰ３のドレイン（ノードＮ２）に接続され、ドレインがノードＮ４及びＰｃｈ ＭＯＳトランジスタＭＰ３のゲートに接続される。Ｐｃｈ ＭＯＳトランジスタＭＰ３及びＭＰ４は、ラッチ回路（たすき掛け回路とも呼称される）を構成する。ノードＮ２（Ｐｃｈ ＭＯＳトランジスタＭＰ４のドレイン側）から、レベルシフト回路３０の出力信号Ｓｏｕｔが出力される。

バイアス電源１は、＋側が高電位側電源ＨＶｄｄに接続され、−側がクランプ回路２のノードＮ１に接続され、バイアス電圧Ｖｒｅｇを発生し、ノードＮ１の電圧を（ＨＶｄｄ−Ｖｒｅｇ）に設定する。

クランプ回路２には、Ｎｃｈ ＭＯＳトランジスタＭＮ３、Ｎｃｈ ＭＯＳトランジスタＭＮ４、Ｐｃｈ ＭＯＳトランジスタＭＰ１、及びＰｃｈ ＭＯＳトランジスタＭＰ２が設けられる。クランプ回路２は、ノードＮ２及びノードＮ４の電圧レベルをクランプする機能を有する。

Ｐｃｈ ＭＯＳトランジスタＭＰ１は、ソースがノードＮ２に接続され、ドレインがノードＮ３に接続され、ゲートがバイアス電源１の−側（ノードＮ１）に接続される。Ｎｃｈ ＭＯＳトランジスタＭＮ３は、ドレインがノードＮ２に接続され、ソースがバイアス電源１の−側（ノードＮ１）に接続され、ゲートがノードＮ４に接続される。Ｐｃｈ ＭＯＳトランジスタＭＰ２は、ソースがノードＮ４に接続され、ドレインがノードＮ５に接続され、ゲートがバイアス電源１の−側（ノードＮ１）に接続される。Ｎｃｈ ＭＯＳトランジスタＭＮ４は、ドレインがノードＮ４に接続され、ソースがバイアス電源１の−側（ノードＮ１）に接続され、ゲートがノードＮ２に接続される。

図２に示すように、従来のレベルシフト回路４０には、バイアス電源１、クランプ回路３、インバータＩＮＶ１、Ｎｃｈ ＭＯＳトランジスタＭＮ１、Ｎｃｈ ＭＯＳトランジスタＭＮ２、Ｐｃｈ ＭＯＳトランジスタＭＰ３、及びＰｃｈ ＭＯＳトランジスタＭＰ４が設けられる。本実施例のレベルシフト回路３０と従来のレベルシフト回路４０では、クランプ回路の構成が異なる。従来のレベルシフト回路４０のクランプ回路３は、Ｐｃｈ ＭＯＳトランジスタＭＰ１とＰｃｈ ＭＯＳトランジスタＭＰ２から構成される。

次に、レベルシフト回路の動作について図３及び図４を参照して説明する。図３はレベルシフト回路の動作を示すタイミングチャート、図４はレベルシフト回路の出力信号の立ち下り特性を示す図である。ここで、図３及び図４の破線で示す特性が従来の特性波形、図３及び図４の実線で示す特性が本実施例の特性波形である。なお、高電位側電源ＨＶｄｄ電圧は３４Ｖ、バイアス電圧Ｖｒｅｇは５Ｖ、バイアス電源１の−側（ノードＮ１）の電圧を２９Ｖ、Ｐｃｈ ＭＯＳトランジスタの閾値電圧Ｖｔｐの絶対値は０．８Ｖにそれぞれ設定される。

図３に示すように、入力信号Ｓｉｎがハイレベル（高電位側電源Ｖｄｄ電圧）からローレベル（低電位側電源（接地電位）Ｖｓｓ電圧）に変化すると、Ｎｃｈ ＭＯＳトランジスタＭＮ２がターンオンし、ドレイン側の電圧（ノードＮ５）が下降し、Ｎｃｈ ＭＯＳトランジスタＭＮ１がターンオフする。ノードＮ５が下降するとクランプ回路のＰｃｈ ＭＯＳトランジスタＭＰ２がターンオンし、ノードＮ４が下降する。ノードＮ４が下降すると、Ｐｃｈ ＭＯＳトランジスタＭＰ３がターンオンしてノードＮ２がハイレベル（高電位側電源ＨＶｄｄ電圧）となり、Ｐｃｈ ＭＯＳトランジスタＭＰ４がターンオフする。

このとき、従来では、ノードＮ４の電圧レベルをクランプ回路３のＰｃｈ ＭＯＳトランジスタＭＰ２がターンオフする電圧｛（ＨＶｄｄ−Ｖｒｅg）＋Ｖｔｐ｝にクランプする。ここで、Ｖｒｅｇはバイアス電源１が発生するバイアス電圧、ＶｐｔはＰｃｈ ＭＯＳトランジスタＭＰ２のゲート−ソース間電圧の閾値である。一方、本実施例では、クランプ回路２のＮｃｈ ＭＯＳトランジスタＭＮ４もオンするので、ノードＮ４の電圧レベルを（ＨＶｄｄ−Ｖｒｅg）にクランプする。つまり、本実施例では、出力信号Ｓｏｕｔのローレベルの浮き上がりを抑制することができる。

次に、入力信号Ｓｉｎがローレベル（低電位側電源（接地電位）Ｖｓｓ電圧）からハイレベル（高電位側電源Ｖｄｄ電圧）に変化すると、Ｎｃｈ ＭＯＳトランジスタＭＮ１がターンオンし、ドレイン側の電圧（ノードＮ３）が下降し、Ｎｃｈ ＭＯＳトランジスタＭＮ２がターンオフする。ノードＮ３が下降するとクランプ回路のＰｃｈ ＭＯＳトランジスタＭＰ１がターンオンし、ノードＮ２が下降する。ノードＮ２が下降すると、Ｐｃｈ ＭＯＳトランジスタＭＰ４がターンオンしてノードＮ４がハイレベル（高電位側電源ＨＶｄｄ電圧）となり、Ｐｃｈ ＭＯＳトランジスタＭＰ３がターンオフする。この結果、従来及び本実施例ともハイレベル（高電位側電源ＨＶｄｄ電圧）の出力信号Ｓｏｕｔが出力される。

このとき、従来では、ノードＮ２の電圧レベルをクランプ回路３のＰｃｈ ＭＯＳトランジスタＭＰ１がターンオフする電圧｛（ＨＶｄｄ−Ｖｒｅg）＋Ｖｔｐ｝にクランプする。ここで、Ｖｒｅｇはバイアス電源１が発生するバイアス電圧、ＶｐｔはＰｃｈ ＭＯＳトランジスタＭＰ１のゲート−ソース間電圧の閾値である。一方、本実施例では、クランプ回路２のＮｃｈ ＭＯＳトランジスタＭＮ３もオンするので、ノードＮ２の電圧レベルを（ＨＶｄｄ−Ｖｒｅg）にクランプする。

この結果、従来の出力信号Ｓｏｕｔの振幅（Ｖｒｅｇ−Ｖｔｐ）に対して、本実施例の出力信号Ｓｏｕｔの振幅（Ｖｒｅｇ）を大きくすることができる。しかも、本実施例の出力信号Ｓｏｕｔの振幅は、Ｖｔｐというプロセスによって変動する要素を含まないので安定した振幅を維持することができる。

図４に示すように、入力信号Ｓｉｎがハイレベルからローレベルに変化し、Ｎｃｈ ＭＯＳトランジスタＭＮ２がターンオンし、レベルシフト回路の出力信号が立ち下るとき、従来では、０．１μｓ以内にハイレベル（出力電圧が高電位側電源ＨＶｄｄの３４Ｖ）から３０Ｖに達するが、その後徐々に電圧降下し、Ｐｃｈ ＭＯＳトランジスタＭＰ２がターンオフする電圧｛（ＨＶｄｄ−Ｖｒｅｇ）＋Ｖｔｐ｝レベルまでに長時間を要する（略４μｓ程度要する）。

一方、本実施例では、Ｎｃｈ ＭＯＳトランジスタＭＮ４がオンし、０．２μｓ以内に設定値の（ＨＶｄｄ−Ｖｒｅｇ）に達し、安定したローレベルに達する時間を従来よりも短縮することができる。

ここで、レベルシフト回路３０から出力される出力信号Ｓｏｕｔは、例えば比較的高い電圧で動作するモータドライバの出力部に設けられる出力トランジスタのゲートに入力されるので、出力トランジスタのゲート−ソース間電圧Ｖｇｓを十分確保できるという利点がある。

上述したように、本実施例のレベルシフト回路では、バイアス電源１、クランプ回路２、インバータＩＮＶ１、Ｎｃｈ ＭＯＳトランジスタＭＮ１、Ｎｃｈ ＭＯＳトランジスタＭＮ２、Ｐｃｈ ＭＯＳトランジスタＭＰ３、及びＰｃｈ ＭＯＳトランジスタＭＰ４が設けられる。クランプ回路２には、Ｎｃｈ ＭＯＳトランジスタＭＮ３、Ｎｃｈ ＭＯＳトランジスタＭＮ４、Ｐｃｈ ＭＯＳトランジスタＭＰ１、及びＰｃｈ ＭＯＳトランジスタＭＰ２が設けられる。入力信号Ｓｉｎがハイレベル（Ｖｄｄレベル）からローレベル（Ｖｓｓレベル）に変化し、Ｐｃｈ ＭＯＳトランジスタＭＰ２がターンオフする電圧｛（ＨＶｄｄ―Ｖｒｅｇ）−Ｖｔｐ｝にノードＮ４の電圧がクランプされたときに、Ｎｃｈ ＭＯＳトランジスタＭＮ４がターンオンし、短時間にノードＮ４の電圧を（ＨＶｄｄ―Ｖｒｅｇ）に設定する。入力信号Ｓｉｎがローレベル（Ｖｓｓレベル）からハイレベル（Ｖｄｄレベル）に変化したときに、Ｎｃｈ ＭＯＳトランジスタＭＮ１、Ｐｃｈ ＭＯＳトランジスタＭＰ１、及びＰｃｈ ＭＯＳトランジスタＭＰ４がターンオンし、ノードＮ４がハイレベル（ＨＶｄｄレベル）となる。

このため、ローレベルの出力信号Ｓｏｕｔの浮き上がりを抑制することができ、出力信号の振幅を従来よりも大きくすることができる。また、出力信号の立ち下り時間を従来よりも短縮することができる。

なお、本実施例では、高電位側電源ＨＶｄｄ電圧を略３４Ｖに設定し、レベルシフト回路３０にＤＭＯＳトランジスタを用いているが、高電位側電源ＨＶｄｄ電圧を比較的に低い電圧に設定した場合、レベルシフト回路にゲート−ソース間やソース−ドレイン間の耐圧が比較的低いＭＩＳトランジスタ（ＭＩＳＦＥＴとも呼称される）を用いてもよい。また、ＥＳＤ耐量を向上させる目的で、カソードがノードＮ２に接続され、アノードがバイアス電源１の−側（ノードＮ１）に接続される第１のダイオードを設け、カソードがノードＮ４に接続され、アノードがバイアス電源１の−側（ノードＮ１）に接続される第２のダイオードを設けもよい。この場合、第１及び第２のダイオードには、ベース接地のバイポーラトランジスタ、ゲート接地のＭＯＳトランジスタ、或いはＰＮダイオードなどを用いる。

次に、本発明の実施例２に係るレベルシフト回路について、図面を参照して説明する。図５はレベルシフト回路を示す回路図である。本実施例では、出力振幅の低下を抑制するために出力側に波形整形用インバータを設けている。

図５に示すように、レベルシフト回路３０ａには、バイアス電源１、クランプ回路３、波形整形インバータ４、インバータＩＮＶ１、Ｎｃｈ ＭＯＳトランジスタＭＮ１、Ｎｃｈ ＭＯＳトランジスタＭＮ２、Ｎｃｈ ＭＯＳトランジスタＭＮ１１、Ｎｃｈ ＭＯＳトランジスタＭＮ１２、Ｐｃｈ ＭＯＳトランジスタＭＰ３、及びＰｃｈ ＭＯＳトランジスタＭＰ３が設けられる。

レベルシフト回路３０ａは、ロジック回路などに使用される高電位側電源Ｖｄｄ電圧レベルの入力信号Ｓｉｎを入力し、高電位側電源Ｖｄｄよりも電圧の高い高電位側電源ＨＶｄｄ電圧レベルの出力信号を出力する。レベルシフト回路３０ａは、例えば比較的高い電圧で動作するモータドライバなどに搭載される。インバータＩＮＶ１を除くレベルシフト回路３０ａを構成するＭＯＳトランジスタのソースードレイン間やゲートーソース間などには、高電圧が印加されるので、ここではＭＯＳトランジスタにパワーＭＯＳトランジスタであるＤＭＯＳ（Double Diffused Metal Oxide Semiconductor Field Effect Transistor）トランジスタを用いている。

ここで、バイアス電源１、クランプ回路３、インバータＩＮＶ１、Ｎｃｈ ＭＯＳトランジスタＭＮ１、Ｎｃｈ ＭＯＳトランジスタＭＮ２、Ｐｃｈ ＭＯＳトランジスタＭＰ３、及びＰｃｈ ＭＯＳトランジスタＭＰ４は、実施例１の従来と同一構成なので説明を省略する。

Ｎｃｈ ＭＯＳトランジスタＭＮ１２は、ドレインが高電位側電源ＨＶｄｄに接続され、ゲートがノードＮ２に接続され、ソースがノードＮ６に接続される。Ｎｃｈ ＭＯＳトランジスタＭＮ１１は、ドレインがノードＮ６に接続され、ゲートがノードＮ４に接続され、ソースがバイアス電源１の−側に接続される。

波形整形インバータ４には、Ｐｃｈ ＭＯＳトランジスタＭＰ２１とＮｃｈ ＭＯＳトランジスタＭＮ２１が設けられる。波形整形インバータ４は、ノードＮ２及びノードＮ４の信号を入力し、波形整形した反転信号をノードＮ７から出力信号Ｓｏｕｔとして出力する。

Ｐｃｈ ＭＯＳトランジスタＭＰ２１は、ソースが高電位側電源ＨＶｄｄに接続され、ゲートがノードＮ２に接続され、ドレインがノードＮ７に接続される。Ｎｃｈ ＭＯＳトランジスタＭＮ２１は、ドレインがノードＮ７に接続され、ゲートがノードＮ６に接続され、ソースがバイアス電源１の−側（ノードＮ１）に接続される。

次に、レベルシフト回路の動作について図６及び図７を参照して説明する。図６はレベルシフト回路の動作を示すタイミングチャート、図７はレベルシフト回路の出力信号の立ち下り特性を示す図である。ここで、高電位側電源ＨＶｄｄ電圧は３４Ｖ、バイアス電圧Ｖｒｅｇは５Ｖ、バイアス電源１の−側（ノードＮ１）の電圧を２９Ｖ、Ｎｃｈ ＭＯＳトランジスタの閾値電圧Ｖｔｎは０．８Ｖ、Ｐｃｈ ＭＯＳトランジスタの閾値電圧Ｖｔｐの絶対値は０．８Ｖにそれぞれ設定される。

図６に示すように、入力信号Ｓｉｎがハイレベル（高電位側電源Ｖｄｄ電圧）からローレベル（低電位側電源（接地電位）Ｖｓｓ電圧）に変化すると、Ｎｃｈ ＭＯＳトランジスタＭＮ２がターンオンし、ドレイン側の電圧（ノードＮ５）が下降し、Ｎｃｈ ＭＯＳトランジスタＭＮ１がターンオフする。ノードＮ５が下降するとクランプ回路３のＰｃｈ ＭＯＳトランジスタＭＰ２がターンオンし、ノードＮ４が下降する。ノードＮ４が下降すると、Ｐｃｈ ＭＯＳトランジスタＭＰ３がターンオンしてノードＮ２がハイレベル（高電位側電源ＨＶｄｄ電圧）となり、Ｐｃｈ ＭＯＳトランジスタＭＰ４がターンオフする。

このとき、ノードＮ４の電圧レベルをクランプ回路３のＰｃｈ ＭＯＳトランジスタＭＰ２がターンオフする電圧｛（ＨＶｄｄ−Ｖｒｅg）＋Ｖｔｐ｝にクランプする（実施例１の従来と同様）。ノードＮ２がハイレベル（高電位側電源ＨＶｄｄ電圧）となり、Ｎｃｈ ＭＯＳトランジスタＭＮ１２がオンする。ノードＮ４がローレベル｛（ＨＶｄｄ−Ｖｒｅg）＋Ｖｔｐ｝となり、Ｎｃｈ ＭＯＳトランジスタＭＮ１１がオフする。

Ｎｃｈ ＭＯＳトランジスタＭＮ１２がオンすることにより、ノードＮ６は、高電位側電源ＨＶｄｄ電圧からＮｃｈ ＭＯＳトランジスタＭＮ１２の閾値Ｖｔｎ分低下し、電圧レベルが（ＨＶｄｄ−Ｖｔｎ）となる。

ハイレベル（高電位側電源ＨＶｄｄ電圧）のノードＮ２の信号がＰｃｈ ＭＯＳトランジスタＭＰ２１のゲートに入力し、ハイレベル（ＨＶｄｄ−Ｖｔｎ）のノードＮ６の信号がＮｃｈ ＭＯＳトランジスタＭＮ２１のゲートに入力する。この結果、高電位側電源ＨＶｄｄとバイアス電源１の−側（ノードＮ１）の間に設けられる波形整形インバータ４から、ローレベル（ＨＶｄｄ−Ｖｒｅｇ）の出力信号ＳｏｕｔがノードＮ７から出力される。本実施例では、実施例１と同様に、出力信号Ｓｏｕｔのローレベルの浮き上がりを抑制することができる。

次に、入力信号Ｓｉｎがローレベル（低電位側電源（接地電位）Ｖｓｓ電圧）からハイレベル（高電位側電源Ｖｄｄ電圧）に変化すると、Ｎｃｈ ＭＯＳトランジスタＭＮ１がターンオンし、ドレイン側の電圧（ノードＮ３）が下降し、Ｎｃｈ ＭＯＳトランジスタＭＮ２がターンオフする。ノードＮ３が下降するとクランプ回路３のＰｃｈ ＭＯＳトランジスタＭＰ１がターンオンし、ノードＮ２が下降する。ノードＮ２が下降すると、Ｐｃｈ ＭＯＳトランジスタＭＰ４がターンオンしてノードＮ４がハイレベル（高電位側電源ＨＶｄｄ電圧）となり、Ｐｃｈ ＭＯＳトランジスタＭＰ３がターンオフする。

このとき、ノードＮ２の電圧レベルをクランプ回路３のＰｃｈ ＭＯＳトランジスタＭＰ１がターンオフする電圧｛（ＨＶｄｄ−Ｖｒｅg）＋Ｖｔｐ｝にクランプする（実施例１の従来と同様）。ノードＮ２がローレベル｛（ＨＶｄｄ−Ｖｒｅg）＋Ｖｔｐ｝となり、Ｎｃｈ ＭＯＳトランジスタＭＮ１２がオフし、ノードＮ４がハイレベル（高電位側電源ＨＶｄｄ電圧）となり、Ｎｃｈ ＭＯＳトランジスタＭＮ１１がオンする。

Ｎｃｈ ＭＯＳトランジスタＭＮ１１がオンすることにより、ノードＮ６は、高電位側電源ＨＶｄｄ電圧からバイアス電圧Ｖｒｅｇ分低下し、電圧レベルが（ＨＶｄｄ−Ｖｒｅｇ）となる。

ローレベル｛（ＨＶｄｄ−Ｖｒｅg）＋Ｖｔｐ｝のノードＮ２の信号がＰｃｈ ＭＯＳトランジスタＭＰ２１のゲートに入力し、ローレベル（ＨＶｄｄ−Ｖｒｅｇ）のノードＮ６の信号がＮｃｈ ＭＯＳトランジスタＭＮ２１のゲートに入力する。この結果、高電位側電源ＨＶｄｄとバイアス電源１の−側（ノードＮ１）の間に設けられる波形整形インバータ４から、ハイレベル（ＨＶｄｄ）の出力信号ＳｏｕｔがノードＮ７から出力される。このため、実施例１の従来の出力信号Ｓｏｕｔの振幅（Ｖｒｅｇ−Ｖｔｐ）に対して、本実施例の出力信号Ｓｏｕｔの振幅（Ｖｒｅｇ）を大きくすることができる。しかも、実施例１と同様に、本実施例の出力信号Ｓｏｕｔの振幅は、Ｖｔｐというプロセスによって変動する要素を含まないので安定した振幅を維持することができる。

図７に示すように、入力信号Ｓｉｎがハイレベルからローレベルに変化し、Ｎｃｈ ＭＯＳトランジスタＭＮ２がオンし、レベルシフト回路の出力信号が立ち下るとき、従来では、０．１μｓ以内にハイレベル（出力電圧が高電位側電源ＨＶｄｄの３４Ｖ）から３０Ｖに達するが、その後徐々に電圧降下し、Ｐｃｈ ＭＯＳトランジスタＭＰ２がターンオフする電圧｛（ＨＶｄｄ−Ｖｒｅｇ）＋Ｖｔｐ｝レベルまでに長時間を要する（略４μｓ程度要する）。

一方、本実施例では、ターンオフし始める時間が若干遅れるが、０．０３μＳ後に設定値の（ＨＶｄｄ−Ｖｒｅｇ）に達し（実施例1よりも早い）、安定したローレベルに達する時間を従来よりも短縮することができる。

ここで、レベルシフト回路３０ａから出力される出力信号Ｓｏｕｔは、例えば比較的高い電圧で動作するモータドライバの出力部に設けられる出力トランジスタのゲートに入力されるので、出力トランジスタのゲート−ソース間電圧Ｖｇｓを十分確保できるという利点がある。

上述したように、本実施例のレベルシフト回路では、バイアス電源１、クランプ回路３、波形整形インバータ４、インバータＩＮＶ１、Ｎｃｈ ＭＯＳトランジスタＭＮ１、Ｎｃｈ ＭＯＳトランジスタＭＮ２、Ｎｃｈ ＭＯＳトランジスタＭＮ１１、Ｎｃｈ ＭＯＳトランジスタＭＮ１２、Ｐｃｈ ＭＯＳトランジスタＭＰ３、及びＰｃｈ ＭＯＳトランジスタＭＰ４が設けられる。クランプ回路３には、Ｐｃｈ ＭＯＳトランジスタＭＰ１、及びＰｃｈ ＭＯＳトランジスタＭＰ２が設けられる。入力信号Ｓｉｎがハイレベル（Ｖｄｄレベル）からローレベル（Ｖｓｓレベル）に変化したときに、Ｎｃｈ ＭＯＳトランジスタＭＮ２、Ｐｃｈ ＭＯＳトランジスタＭＰ２、及びＰｃｈ ＭＯＳトランジスタＭＰ３がターンオンしてノードＮ４の電圧がＰｃｈ ＭＯＳトランジスタＭＰ２がターンオフする電圧｛（ＨＶｄｄ―Ｖｒｅｇ）−Ｖｔｐ｝になり、ノードＮ２の電圧がＨＶｄｄとなる。Ｎｃｈ ＭＯＳトランジスタＭＮ１２がオンし、Ｎｃｈ ＭＯＳトランジスタＭＮ１１がオフする。Ｐｃｈ ＭＯＳトランジスタＭＰ２１のゲートがハイレベル（ＨＶｄｄ）、Ｎｃｈ ＭＯＳトランジスタＭＮ２１のゲートはハイレベル（ＨＶｄｄ−Ｖｔｎ）となり波形整形インバータ４からローレベル（ＨＶｄｄ−Ｖｒｅｇ）の出力信号が出力される。入力信号Ｓｉｎがローレベル（Ｖｓｓレベル）からハイレベル（Ｖｄｄレベル）に変化したときに、Ｎｃｈ ＭＯＳトランジスタＭＮ１、Ｐｃｈ ＭＯＳトランジスタＭＰ１、及びＰｃｈ ＭＯＳトランジスタＭＰ４がターンオンしてノードＮ２の電圧がＰｃｈ ＭＯＳトランジスタＭＰ１がターンオフする電圧｛（ＨＶｄｄ―Ｖｒｅｇ）−Ｖｔｐ｝になり、ノードＮ４の電圧がＨＶｄｄとなる。Ｎｃｈ ＭＯＳトランジスタＭＮ１２がオフし、Ｎｃｈ ＭＯＳトランジスタＭＮ１１がオンする。Ｐｃｈ ＭＯＳトランジスタＭＰ２１のゲートがローレベル｛（ＨＶｄｄ―Ｖｒｅｇ）−Ｖｔｐ｝、Ｎｃｈ ＭＯＳトランジスタＭＮ２１のゲートはローレベル（ＨＶｄｄ−Ｖｒｅｇ）となり波形整形インバータ４からハイレベル（ＨＶｄｄ）の出力信号が出力される。

このため、ローレベルの出力信号Ｓｏｕｔの浮き上がりを抑制することができ、出力信号の振幅を従来よりも大きくすることができる。また、出力信号の立ち下り時間を従来よりも短縮することができる。

なお、本実施例では、高電位側電源ＨＶｄｄ電圧を略３４Ｖに設定し、レベルシフト回路３０ａにＤＭＯＳトランジスタを用いているが、高電位側電源ＨＶｄｄ電圧を比較的に低い電圧に設定した場合、レベルシフト回路にゲート−ソース間やソース−ドレイン間の耐圧が比較的低いＭＩＳトランジスタ（ＭＩＳＦＥＴとも呼称される）を用いてもよい。

次に、本発明の実施例３に係るレベルシフト回路について、図面を参照して説明する。図８はレベルシフト回路を示す回路図である。本実施例では、出力振幅幅の低下を抑制するためにＰｃｈ ＭＯＳトランジスタ回路から構成されるクランプ回路にＮｃｈ ＭＯＳトランジスタ及び抵抗を付加している。

図８に示すように、レベルシフト回路３０ｂには、バイアス電源１、クランプ回路５、インバータＩＮＶ１、Ｎｃｈ ＭＯＳトランジスタＭＮ１、Ｎｃｈ ＭＯＳトランジスタＭＮ２、Ｐｃｈ ＭＯＳトランジスタＭＰ３、及びＰｃｈ ＭＯＳトランジスタＭＰ４が設けられる。

レベルシフト回路３０ｂは、ロジック回路などに使用される高電位側電源Ｖｄｄ電圧レベルの入力信号Ｓｉｎを入力し、高電位側電源Ｖｄｄよりも電圧の高い高電位側電源ＨＶｄｄ電圧レベルの出力信号を出力する。レベルシフト回路３０ｂは、例えば比較的高い電圧で動作するモータドライバなどに搭載される。

ここで、バイアス電源１、インバータＩＮＶ１、Ｎｃｈ ＭＯＳトランジスタＭＮ１、Ｎｃｈ ＭＯＳトランジスタＭＮ２、Ｐｃｈ ＭＯＳトランジスタＭＰ３、及びＰｃｈ ＭＯＳトランジスタＭＰ４は、実施例１と同一構成なので説明を省略する。

クランプ回路５には、抵抗Ｒ１、抵抗Ｒ２、Ｎｃｈ ＭＯＳトランジスタＭＮ３、Ｎｃｈ ＭＯＳトランジスタＭＮ４、Ｐｃｈ ＭＯＳトランジスタＭＰ１、及びＰｃｈ ＭＯＳトランジスタＭＰ２が設けられる。クランプ回路５は、ノードＮ２及びノードＮ４の電圧レベルをクランプする機能を有する。なお、Ｎｃｈ ＭＯＳトランジスタＭＮ３、Ｎｃｈ ＭＯＳトランジスタＭＮ４、Ｐｃｈ ＭＯＳトランジスタＭＰ１、及びＰｃｈ ＭＯＳトランジスタＭＰ２は、実施例１と同一構成なので説明を省略する。

抵抗Ｒ１は、一端がノードＮ２に接続され、他端がＮｃｈ ＭＯＳトランジスタＭＮ３のドレインに接続される。抵抗Ｒ２は一端がノードＮ４に接続され、他端がＮｃｈ ＭＯＳトランジスタＭＮ４に接続される。抵抗Ｒ１及びＲ２は、Ｐｃｈ ＭＯＳトランジスタＭＰ３及びＭＰ４から構成されるラッチ回路のゲインを調整するために設けられたものであり、抵抗値を、例えば数ｋΩ以上、好ましくは数十ｋΩ程度に設定するのが好ましい。ここでは、抵抗Ｒ１をＮｃｈ ＭＯＳトランジスタＭＮ３のドレイン側に、抵抗Ｒ２をＮｃｈ ＭＯＳトランジスタＭＮ４のドレイン側にそれぞれ設けているが、抵抗Ｒ１をＮｃｈ ＭＯＳトランジスタＭＮ３のソース側に、抵抗Ｒ２をＮｃｈ ＭＯＳトランジスタＭＮ４のソース側にそれぞれ設けてもよい。

上述したように、本実施例のレベルシフト回路では、バイアス電源１、クランプ回路５、インバータＩＮＶ１、Ｎｃｈ ＭＯＳトランジスタＭＮ１、Ｎｃｈ ＭＯＳトランジスタＭＮ２、Ｐｃｈ ＭＯＳトランジスタＭＰ３、及びＰｃｈ ＭＯＳトランジスタＭＰ４が設けられる。クランプ回路５には、抵抗Ｒ１、抵抗Ｒ２、Ｎｃｈ ＭＯＳトランジスタＭＮ３、Ｎｃｈ ＭＯＳトランジスタＭＮ４、Ｐｃｈ ＭＯＳトランジスタＭＰ１、及びＰｃｈ ＭＯＳトランジスタＭＰ２が設けられる。入力信号Ｓｉｎがハイレベル（Ｖｄｄレベル）からローレベル（Ｖｓｓレベル）に変化し、Ｐｃｈ ＭＯＳトランジスタＭＰ２がターンオフする電圧｛（ＨＶｄｄ―Ｖｒｅｇ）−Ｖｔｐ｝にノードＮ４の電圧がクランプされたときに、Ｎｃｈ ＭＯＳトランジスタＭＮ４がターンオンし、短時間にノードＮ４の電圧を（ＨＶｄｄ―Ｖｒｅｇ）に設定する。入力信号Ｓｉｎがローレベル（Ｖｓｓレベル）からハイレベル（Ｖｄｄレベル）に変化したときに、Ｎｃｈ ＭＯＳトランジスタＭＮ１、Ｐｃｈ ＭＯＳトランジスタＭＰ１、及びＰｃｈ ＭＯＳトランジスタＭＰ４がターンオンし、ノードＮ４がハイレベル（ＨＶｄｄレベル）となる。ノードＮ２とＮｃｈ ＭＯＳトランジスタＭＮ３のドレインの間に設けられる抵抗Ｒ１と、ノードＮ４とＮｃｈ ＭＯＳトランジスタＭＮ４のドレインの間に設けられる抵抗Ｒ２とは、Ｐｃｈ ＭＯＳトランジスタＭＰ３及びＭＰ４から構成されるラッチ回路のゲインを調整する。

このため、実施例１の効果の他に、抵抗Ｒ１及びＲ２を所定の抵抗値に設定することにより、Ｐｃｈ ＭＯＳトランジスタＭＰ３及びＭＰ４から構成されるラッチ回路のゲインを最適化することができる。

次に、本発明の実施例４に係るレベルシフト回路について、図面を参照して説明する。図９はレベルシフト回路を示す回路図、図１０は従来のレベルシフト回路を示す回路図である。本実施例では、高電位側電源側から第１の出力信号を出力し、低電位側電源側から第２の出力信号を出力している。第１及び第２の出力信号の出力振幅の低下を抑制するために、第１の出力信号側に設けられるＰｃｈ ＭＯＳトランジスタから構成される第１のクランプ回路にＮｃｈ ＭＯＳトランジスタを付加し、第２の出力信号側に設けられるＮｃｈ ＭＯＳトランジスタから構成される第２のクランプ回路にＰｃｈ ＭＯＳトランジスタを付加している。

図９に示すように、レベルシフト回路３０ｃには、バイアス電源１、バイアス電源１１、クランプ回路部１２、インバータＩＮＶ１、Ｎｃｈ ＭＯＳトランジスタＭＮ１、Ｎｃｈ ＭＯＳトランジスタＭＮ２、Ｐｃｈ ＭＯＳトランジスタＭＰ３、及びＰｃｈ ＭＯＳトランジスタＭＰ４が設けられる。

レベルシフト回路３０ｃは、ロジック回路などに使用される高電位側電源Ｖｄｄ電圧レベルの入力信号Ｓｉｎを入力し、高電位側電源Ｖｄｄよりも電圧の高い高電位側電源ＨＶｄｄ電圧レベルの第１の出力信号Ｓｏｕｔ１とバイアス電圧レベルの第２の出力信号Ｓｏｕｔ２とを出力する。第１の出力信号Ｓｏｕｔ１はノードＮ４から出力され、第２の出力信号Ｓｏｕｔ２はノードＮ１５から出力される。

レベルシフト回路３０ｃは、例えば比較的高い電圧で動作するモータドライバなどに搭載される。第１の出力信号Ｓｏｕｔ１はモータドライバの出力部を構成するハイサイド側のパワーＭＯＳトランジスタのゲートに入力され、第２の出力信号Ｓｏｕｔ２はモータドライバの出力部を構成するローサイド側のパワーＭＯＳトランジスタのゲートに入力される。インバータＩＮＶ１を除くレベルシフト回路３０ｃを構成するＭＯＳトランジスタのソースードレイン間やゲートーソース間などには、高電圧が印加されるので、ここではＭＯＳトランジスタにパワーＭＯＳトランジスタであるＤＭＯＳトランジスタを用いている。

クランプ回路部１２には、クランプ回路２とクランプ回路６が設けられる。クランプ回路２は、ノードＮ２及びノードＮ４の電圧レベルをクランプする機能を有し、クランプ回路６はノードＮ１３とノードＮ１５の電圧レベルをクランプする機能を有する。

ここで、レベルシフト回路３０ｃは、実施例１のレベルシフト回路３０にクランプ回路６を挿入（クランプ回路２とＮｃｈ ＭＯＳトランジスタＭＮ１及びＭＮ２の間に挿入）したものである。レベルシフト回路３０ｃを構成するバイアス電源１、クランプ回路２、インバータＩＮＶ１、Ｎｃｈ ＭＯＳトランジスタＭＮ１、Ｎｃｈ ＭＯＳトランジスタＭＮ２、Ｐｃｈ ＭＯＳトランジスタＭＰ３、及びＰｃｈ ＭＯＳトランジスタＭＰ４は、実施例１のレベルシフト回路３０と同様な構成なので、異なる部分のみ説明する。

バイアス電源１１は、＋側がノードＮ１１に接続され、−側が低電位側電源（接地電位）に接続され、バイアス電圧Ｖｒｅｇを発生し、ノードＮ１１の電圧を（Ｖｒｅｇ）に設定する。ここでは、バイアス電源１１から生成されるバイアス電圧をバイアス電源１から生成されるバイアス電圧Ｖｒｅｇと同じにしているが、異なる電圧に設定してもよい。

クランプ回路６には、Ｎｃｈ ＭＯＳトランジスタＭＮ３１、Ｎｃｈ ＭＯＳトランジスタＭＮ３２、Ｐｃｈ ＭＯＳトランジスタＭＰ３１、及びＰｃｈ ＭＯＳトランジスタＭＰ３２が設けられる。

Ｎｃｈ ＭＯＳトランジスタＭＮ３１は、ドレインがノードＮ１２（Ｐｃｈ ＭＯＳトランジスタＭＰ１のドレイン）に接続され、ゲートがバイアス源１１の＋側（ノードＮ１１）に接続され、ソースがノードＮ１３（Ｎｃｈ ＭＯＳトランジスタＭＮ１のドレイン）に接続される。Ｐｃｈ ＭＯＳトランジスタＭＰ３１は、ソースがバイアス源１１の＋側（ノードＮ１１）に接続され、ゲートがノードＮ１４（Ｐｃｈ ＭＯＳトランジスタＭＰ２のドレイン）に接続され、ドレインがノードＮ１３（Ｎｃｈ ＭＯＳトランジスタＭＮ１のドレイン）に接続される。Ｎｃｈ ＭＯＳトランジスタＭＮ３２は、ドレインがノードＮ１４（Ｐｃｈ ＭＯＳトランジスタＭＰ２のドレイン）に接続され、ゲートがバイアス源１１の＋側（ノードＮ１１）に接続され、ソースがノードＮ１５（Ｎｃｈ ＭＯＳトランジスタＭＮ２のドレイン）に接続される。Ｐｃｈ ＭＯＳトランジスタＭＰ３２は、ソースがバイアス源１１の＋側（ノードＮ１１）に接続され、ゲートがノードＮ１２（Ｐｃｈ ＭＯＳトランジスタＭＰ１のドレイン）に接続され、ドレインがノードＮ１５（Ｎｃｈ ＭＯＳトランジスタＭＮ２のドレイン）に接続される。

図１０に示すように、従来のレベルシフト回路４０ｃには、バイアス電源１、バイアス電源１１、クランプ回路部１３、インバータＩＮＶ１、Ｎｃｈ ＭＯＳトランジスタＭＮ１、Ｎｃｈ ＭＯＳトランジスタＭＮ２、Ｐｃｈ ＭＯＳトランジスタＭＰ３、及びＰｃｈ ＭＯＳトランジスタＭＰ４が設けられる。本実施例のレベルシフト回路３０ｃと従来のレベルシフト回路４０ｃでは、クランプ回路部の構成が異なる。従来のレベルシフト回路４０ｃのクランプ回路部１３は、Ｐｃｈ ＭＯＳトランジスタＭＰ１及びＰｃｈ ＭＯＳトランジスタＭＰ２から構成されるクランプ回路３と、Ｎｃｈ ＭＯＳトランジスタＭＮ３１及びＮｃｈ ＭＯＳトランジスタＭＮ３２から構成されるクランプ回路７とから構成される。

次に、レベルシフト回路の動作について図１１を参照して説明する。図１１はレベルシフト回路の動作を示すタイミングチャートである。ここで、図１１の破線で示す特性が従来の特性波形、図１１の実線で示す特性が本実施例の特性波形である。ここでは、例えば高電位側電源ＨＶｄｄ電圧は３４Ｖ、バイアス電圧Ｖｒｅｇは５Ｖ、バイアス電源１の−側（ノードＮ１）の電圧を２９Ｖ、バイアス源１１の＋側（ノードＮ１１）の電圧を５Ｖ、Ｐｃｈ ＭＯＳトランジスタの閾値電圧Ｖｔｐの絶対値は０．８Ｖ、Ｎｃｈ ＭＯＳトランジスタの閾値電圧Ｖｔｎは０．８Ｖにそれぞれ設定される。

図１１に示すように、入力信号Ｓｉｎがハイレベル（高電位側電源Ｖｄｄ電圧）からローレベル（低電位側電源（接地電位）Ｖｓｓ電圧）に変化すると、Ｎｃｈ ＭＯＳトランジスタＭＮ２がターンオンし、ドレイン側の電圧（ノードＮ１５）が下降し、Ｎｃｈ ＭＯＳトランジスタＭＮ１がターンオフする。ノードＮ１５が下降するとクランプ回路のＮｃｈ ＭＯＳトランジスタＭＮ３２とＰｃｈ ＭＯＳトランジスタＭＰ２がターンオンし、ノードＮ１４及びノードＮ４が下降する。ノードＮ４が下降すると、Ｐｃｈ ＭＯＳトランジスタＭＰ３がターンオンしてノードＮ２がハイレベル（高電位側電源ＨＶｄｄ電圧）となり、Ｐｃｈ ＭＯＳトランジスタＭＰ４がターンオフする。

このとき、従来では、ノードＮ４の電圧レベルをクランプ回路３のＰｃｈ ＭＯＳトランジスタＭＰ２がターンオフする電圧｛（ＨＶｄｄ−Ｖｒｅg）＋Ｖｔｐ｝にクランプする。ここで、Ｖｒｅｇはバイアス電源１が発生するバイアス電圧、ＶｐｔはＰｃｈ ＭＯＳトランジスタＭＰ２のゲート−ソース間電圧の閾値である。ノードＮ２がハイレベル（高電位側電源ＨＶｄｄ電圧）なので、クランプ回路のＰｃｈ ＭＯＳトランジスタＭＰ１及びＮｃｈ ＭＯＳトランジスタＭＮ３１がターンオンし、ノードＮ１３の電圧レベルをＮｃｈ ＭＯＳトランジスタＭＮ３１がターンオフする電圧（Ｖｒｅｇ−Ｖｔｎ）にクランプする。ここで、Ｖｒｅｇはバイアス電源１１が発生するバイアス電圧、ＶｐｎはＮｃｈ ＭＯＳトランジスタＭＮ３１のゲート−ソース間電圧の閾値である。

一方、本実施例では、クランプ回路２のＮｃｈ ＭＯＳトランジスタＭＮ４もオンするので、ノードＮ４の電圧レベルを（ＨＶｄｄ−Ｖｒｅg）にクランプする。ノードＮ１４がローレベルなのでクランプ回路６のＰｃｈ ＭＯＳトランジスタＭＰ３１がオンし、従来よりも迅速にノードＮ１３の電圧レベルをＶｒｅｇにクランプする。つまり、本実施例では、第１の出力信号Ｓｏｕｔ１のローレベルの浮き上がりを抑制することができる。

次に、入力信号Ｓｉｎがローレベル（低電位側電源（接地電位）Ｖｓｓ電圧）からハイレベル（高電位側電源Ｖｄｄ電圧）に変化すると、Ｎｃｈ ＭＯＳトランジスタＭＮ１がターンオンし、ドレイン側の電圧（ノードＮ１３）が下降し、Ｎｃｈ ＭＯＳトランジスタＭＮ２がターンオフする。ノードＮ１３が下降するとクランプ回路のＮｃｈ ＭＯＳトランジスタＭＮ３１及びＰｃｈ ＭＯＳトランジスタＭＰ１がターンオンし、ノードＮ１２及びノードＮ２が下降する。ノードＮ２が下降すると、Ｐｃｈ ＭＯＳトランジスタＭＰ４がターンオンしてノードＮ４がハイレベル（高電位側電源ＨＶｄｄ電圧）となり、Ｐｃｈ ＭＯＳトランジスタＭＰ３がターンオフする。この結果、従来及び本実施例ともハイレベル（高電位側電源ＨＶｄｄ電圧）の第１の出力信号Ｓｏｕｔ１が出力される。

このとき、従来では、ノードＮ２の電圧レベルをクランプ回路３のＰｃｈ ＭＯＳトランジスタＭＰ１がターンオフする電圧｛（ＨＶｄｄ−Ｖｒｅg）＋Ｖｔｐ｝にクランプする。ここで、Ｖｒｅｇはバイアス電源１が発生するバイアス電圧、ＶｐｔはＰｃｈ ＭＯＳトランジスタＭＰ１のゲート−ソース間電圧の閾値である。ノードＮ４がハイレベル（高電位側電源ＨＶｄｄ電圧）なので、クランプ回路のＰｃｈ ＭＯＳトランジスタＭＰ２及びＮｃｈ ＭＯＳトランジスタＭＮ３２がターンオンし、ノードＮ１５の電圧レベルをＮｃｈ ＭＯＳトランジスタＭＮ３２がターンオフする電圧（Ｖｒｅｇ−Ｖｔｎ）にクランプする。ここで、Ｖｒｅｇはバイアス電源１１が発生するバイアス電圧、ＶｐｎはＮｃｈ ＭＯＳトランジスタＭＮ３２のゲート−ソース間電圧の閾値である。

一方、本実施例では、クランプ回路２のＮｃｈ ＭＯＳトランジスタＭＮ３もオンするので、ノードＮ２の電圧レベルを（ＨＶｄｄ−Ｖｒｅg）にクランプする。ノードＮ１２がローレベルなのでクランプ回路６のＰｃｈ ＭＯＳトランジスタＭＰ３２がオンし、従来よりも迅速にノードＮ１５の電圧レベルをＶｒｅｇにクランプする。つまり、本実施例では、第２の出力信号Ｓｏｕｔ２のハイレベルの低下を抑制することができる。

この結果、従来の第１の出力信号Ｓｏｕｔ１の振幅（Ｖｒｅｇ−Ｖｔｐ）に対して、本実施例の第１の出力信号Ｓｏｕｔ１の振幅（Ｖｒｅｇ）を大きくすることができる。従来の第２の出力信号Ｓｏｕｔ２の振幅（Ｖｒｅｇ−Ｖｔｎ）に対して、本実施例の第２の出力信号Ｓｏｕｔ２の振幅（Ｖｒｅｇ）を大きくすることができる。しかも、本実施例の第１の出力信号Ｓｏｕｔ１及び第２の出力信号Ｓｏｕｔ２の振幅は、ＶｔｐやＶｔｎというプロセスによって変動する要素を含まないので安定した振幅を維持することができる。

上述したように、本実施例のレベルシフト回路では、バイアス電源１、バイアス電源１１、クランプ回路部１２、インバータＩＮＶ１、Ｎｃｈ ＭＯＳトランジスタＭＮ１、Ｎｃｈ ＭＯＳトランジスタＭＮ２、Ｐｃｈ ＭＯＳトランジスタＭＰ３、及びＰｃｈ ＭＯＳトランジスタＭＰ４が設けられる。クランプ回路部１２には、クランプ回路２とクランプ回路６が設けられる。入力信号Ｓｉｎがハイレベル（Ｖｄｄレベル）からローレベル（Ｖｓｓレベル）に変化し、Ｎｃｈ ＭＯＳトランジスタＭＮ２がオン（ノードＮ１５がローレベル）し、Ｐｃｈ ＭＯＳトランジスタＭＰ２がターンオフする電圧｛（ＨＶｄｄ―Ｖｒｅｇ）−Ｖｔｐ｝にノードＮ４の電圧がクランプされたときに、Ｎｃｈ ＭＯＳトランジスタＭＮ４がターンオンし、短時間にノードＮ４の電圧を（ＨＶｄｄ―Ｖｒｅｇ）に設定する。入力信号Ｓｉｎがローレベル（Ｖｓｓレベル）からハイレベル（Ｖｄｄレベル）に変化したときに、Ｎｃｈ ＭＯＳトランジスタＭＮ１、Ｐｃｈ ＭＯＳトランジスタＭＰ１、及びＰｃｈ ＭＯＳトランジスタＭＰ４がターンオンし、ノードＮ４がハイレベル（ＨＶｄｄレベル）となる。クランプ回路６のＰｃｈ ＭＯＳトランジスタＭＰ３２がオンし、短時間にノードＮ１５の電圧をＶｒｅｇに設定する。

このため、第１の出力信号Ｓｏｕｔ１のローレベルの浮き上がりを抑制でき、第２の出力信号Ｓｏｕｔ２のハイレベルの低下を抑制することができ、第１の出力信号Ｓｏｕｔ１及び第２の出力信号Ｓｏｕｔ２の振幅を従来よりも大きくすることができる。また、第１の出力信号Ｓｏｕｔ１の立ち下り時間と第２の出力信号Ｓｏｕｔ２の立ち上がり時間とを従来よりも短縮することができる。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

例えば、実施例４では、第１の出力信号のローレベルの浮き上がりを抑制するために高電位側電源側のクランプ回路にＮｃｈ ＭＯＳトランジスタを付加し、第２の出力信号のハイレベルの低下を抑制するために低電位側電源側のクランプ回路にＰｃｈ ＭＯＳトランジスタを付加しているが、実施例２と同様に、高電位側電源側のクランプ回路と低電位側電源側のクランプ回路にそれぞれＭＯＳトランジスタと波形整形インバータを設けてもよい。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） ハイレベルが第１の高電位側電源電圧で、ローレベルが低電位側電源電圧を有する入力信号がゲートに入力され、ソースが低電位側電源に接続される第１のＮｃｈ ＤＭＯＳトランジスタと、前記入力信号を反転した信号がゲートに入力され、ソースが前記低電位側電源に接続される第２のＮｃｈ ＤＭＯＳトランジスタと、ソースが第１の高電位側電源よりも電圧の高い第２の高電位側電源に接続される第１のＰｃｈ ＤＭＯＳトランジスタと、ソースが前記第２の高電位側電源に接続され、ゲートが前記第１のＰｃｈ ＤＭＯＳトランジスタのドレインに接続され、ドレインが前記第１のＰｃｈ ＤＭＯＳトランジスタのゲートに接続され、ドレイン側から出力信号を出力する第２のＰｃｈ ＤＭＯＳトランジスタと、＋側が前記第２の高電位側電源に接続され、バイアス電圧を発生するバイアス電源と、ソースが前記第１のＰｃｈ ＤＭＯＳトランジスタのドレインに接続され、ゲートが前記バイアス電源の−側に接続され、ドレインが前記第１のＮｃｈ ＤＭＯＳトランジスタのドレイン側に接続される第３のＰｃｈ ＤＭＯＳトランジスタと、ドレインが前記第１のＰｃｈ ＤＭＯＳトランジスタのドレインに接続され、ゲートが前記第２のＰｃｈ ＤＭＯＳトランジスタのドレインに接続され、ソースが前記バイアス電源の−側に接続される第３のＮｃｈ ＤＭＯＳトランジスタと、ソースが前記第２のＰｃｈ ＤＭＯＳトランジスタのドレインに接続され、ゲートが前記バイアス電源の−側に接続され、ドレインが前記第２のＮｃｈ ＤＭＯＳトランジスタのドレイン側に接続される第４のＰｃｈ ＤＭＯＳトランジスタと、ドレインが前記第２のＰｃｈ ＤＭＯＳトランジスタのドレインに接続され、ゲートが前記第１のＰｃｈ ＤＭＯＳトランジスタのドレインに接続され、ソースが前記バイアス電源の−側に接続される第４のＮｃｈ ＤＭＯＳトランジスタとを有するクランプ回路とを具備するレベルシフト回路。

（付記２） ハイレベルが第１の高電位側電源電圧で、ローレベルが低電位側電源電圧を有する入力信号がゲートに入力され、ソースが低電位側電源に接続される第１のＮｃｈ ＤＭＯＳトランジスタと、前記入力信号を反転した信号がゲートに入力され、ソースが前記低電位側電源に接続される第２のＮｃｈ ＤＭＯＳトランジスタと、ソースが第１の高電位側電源よりも電圧の高い第２の高電位側電源に接続される第１のＰｃｈ ＤＭＯＳトランジスタと、ソースが前記第２の高電位側電源に接続され、ゲートが前記第１のＰｃｈ ＤＭＯＳトランジスタのドレインに接続され、ドレインが前記第１のＰｃｈ ＤＭＯＳトランジスタのゲートに接続される第２のＰｃｈ ＤＭＯＳトランジスタと、＋側が前記第２の高電位側電源に接続され、バイアス電圧を発生するバイアス電源と、ソースが前記第１のＰｃｈ ＤＭＯＳトランジスタのドレインに接続され、ゲートが前記バイアス電源の−側に接続され、ドレインが前記第１のＮｃｈ ＤＭＯＳトランジスタのドレイン側に接続される第３のＰｃｈ ＤＭＯＳトランジスタと、ソースが前記第２のＰｃｈ ＤＭＯＳトランジスタのドレインに接続され、ゲートが前記バイアス電源の−側に接続され、ドレインが前記第２のＮｃｈ ＤＭＯＳトランジスタのドレイン側に接続される第４のＰｃｈ ＤＭＯＳトランジスタとを有するクランプ回路と、ドレインが前記第２の高電位側電源に接続され、ゲートが前記第１のＰｃｈ ＤＭＯＳトランジスタのドレインに接続される第３のＮｃｈ ＤＭＯＳトランジスタと、ドレインが前記第３のＮｃｈ ＤＭＯＳトランジスタのソースに接続され、ゲートが第２のＰｃｈ ＤＭＯＳトランジスタのドレインに接続され、ソースが前記バイアス電源の−側に接続される第４のＮｃｈ ＤＭＯＳトランジスタと、ソースが前記第２の高電位側電源に接続され、ゲートが第２のＰｃｈ ＤＭＯＳトランジスタのドレインに接続される第５のＰｃｈ ＤＭＯＳトランジスタと、ドレインが前記第５のＰｃｈ ＤＭＯＳトランジスタのドレインに接続され、ゲートが前記第３のＮｃｈ ＤＭＯＳトランジスタのソースに接続され、ソースが前記バイアス電源の−側に接続される第５のＮｃｈ ＤＭＯＳトランジスタとを有し、前記第５のＰｃｈ ＤＭＯＳトランジスタのドレインと前記第５のＮｃｈ ＤＭＯＳトランジスタのドレインの間から出力信号を出力する波形整形インバータとを具備するレベルシフト回路。

（付記３） カソードが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、アノードが前記バイアス電源の−側に接続される第１のダイオードと、カソードが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、アノードが前記バイアス電源の−側に接続される第２のダイオードとを有し、前記第１及び第２のダイオードは、ベース接地のバイポーラトランジスタ、ゲート接地の絶縁ゲート型電界効果トランジスタ、或いはＰＮダイオードである付記２に記載のレベルシフト回路。

（付記４） 前記第２の高電位側電源の電圧をＨＶｄｄ、前記バイアス電源の電圧をＶｒｅgとすると、前記出力信号のハイレベルがＨＶｄｄ、前記出力信号のローレベルが（ＨＶｄｄ−Ｖｒｅｇ）である付記１乃至３のいずれかに記載のレベルシフト回路。

本発明の実施例１に係るレベルシフト回路を示す回路図。 本発明の実施例１に係る従来のレベルシフト回路を示す回路図。 本発明の実施例１に係るレベルシフト回路の動作を示すタイミングチャート。 本発明の実施例１に係るレベルシフト回路の出力信号の立ち下り特性を示す図。 本発明の実施例２に係るレベルシフト回路を示す回路図。 本発明の実施例２に係るレベルシフト回路の動作を示すタイミングチャート。 本発明の実施例２に係るレベルシフト回路の出力信号の立ち下り特性を示す図。 本発明の実施例３に係るレベルシフト回路を示す回路図。 本発明の実施例４に係るレベルシフト回路を示す回路図。 本発明の実施例４に係る従来のレベルシフト回路を示す回路図。 本発明の実施例４に係るレベルシフト回路の動作を示すタイミングチャート。

符号の説明

１、１１ バイアス電源
２、３、５、６、７ クランプ回路
４ 波形整形インバータ
１２、１３ クランプ回路部
３０、３０ａ、３０ｂ、３０ｃ、４０、４０ｃ レベルシフト回路
ＨＶｄｄ、Ｖｄｄ 高電位側電源
ＩＮＶ１ インバータ
ＭＮ１〜４、ＭＮ１１、ＭＮ１２、ＭＮ２１、ＭＮ３１、ＭＮ３２ Ｎｃｈ ＭＯＳトランジスタ
ＭＰ１〜４、ＭＰ２１、ＭＰ３１、ＭＰ３２ Ｐｃｈ ＭＯＳトランジスタ
Ｎ１〜６、Ｎ１１〜１５ ノード
Ｒ１、Ｒ２ 抵抗
Ｓｉｎ 入力信号
Ｓｏｕｔ、Ｓｏｕｔ１、Ｓｏｕｔ２ 出力信号
Ｖｒｅｇ バイアス電圧
Ｖｓｓ 低電位側電源

Claims (5)

1. ハイレベルが第１の高電位側電源電圧で、ローレベルが低電位側電源電圧を有する入力信号がゲートに入力され、ソースが低電位側電源に接続される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、
   前記入力信号を反転した信号がゲートに入力され、ソースが前記低電位側電源に接続される第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、
   ソースが第１の高電位側電源よりも電圧の高い第２の高電位側電源に接続される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、
   ソースが前記第２の高電位側電源に接続され、ゲートが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続され、ドレイン側から出力信号を出力する第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、
   ＋側が前記第２の高電位側電源に接続され、バイアス電圧を発生するバイアス電源と、
   ソースが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記バイアス電源の−側に接続され、ドレインが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのドレイン側に接続される第３のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記バイアス電源の−側に接続される第３のＮｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記バイアス電源の−側に接続され、ドレインが前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのドレイン側に接続される第４のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記バイアス電源の−側に接続される第４のＮｃｈ絶縁ゲート型電界効果トランジスタとを有するクランプ回路と、
   を具備することを特徴とするレベルシフト回路。
2. 前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインと前記第３のＮｃｈ絶縁ゲート型電界効果トランジスタのドレインの間に設けられた第１の抵抗と、前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインと前記第４のＮｃｈ絶縁ゲート型電界効果トランジスタのドレインの間に設けられた第２の抵抗とを具備する請求項１に記載のレベルシフト回路。
3. 前記第３のＮｃｈ絶縁ゲート型電界効果トランジスタのソースと前記バイアス電源の−側の間に設けられた第１の抵抗と、前記第４のＮｃｈ絶縁ゲート型電界効果トランジスタのソースと前記バイアス電源の−側の間に設けられた第２の抵抗とを具備する請求項１に記載のレベルシフト回路。
4. ハイレベルが第１の高電位側電源電圧で、ローレベルが低電位側電源電圧を有する入力信号がゲートに入力され、ソースが低電位側電源に接続される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、
   前記入力信号を反転した信号がゲートに入力され、ソースが前記低電位側電源に接続される第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、
   ソースが第１の高電位側電源よりも電圧の高い第２の高電位側電源に接続される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、
   ソースが前記第２の高電位側電源に接続され、ゲートが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続される第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、
   ＋側が前記第２の高電位側電源に接続され、バイアス電圧を発生するバイアス電源と、
   ソースが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記バイアス電源の−側に接続され、ドレインが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのドレイン側に接続される第３のＰｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記バイアス電源の−側に接続され、ドレインが前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのドレイン側に接続される第４のＰｃｈ絶縁ゲート型電界効果トランジスタとを有するクランプ回路と、
   ドレインが前記第２の高電位側電源に接続され、ゲートが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続される第３のＮｃｈ絶縁ゲート型電界効果トランジスタと、
   ドレインが前記第３のＮｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ゲートが第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記バイアス電源の−側に接続される第４のＮｃｈ絶縁ゲート型電界効果トランジスタと、
   ソースが前記第２の高電位側電源に接続され、ゲートが第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続される第５のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第５のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第３のＮｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記バイアス電源の−側に接続される第５のＮｃｈ絶縁ゲート型電界効果トランジスタとを有し、前記第５のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインと前記第５のＮｃｈ絶縁ゲート型電界効果トランジスタのドレインの間から出力信号を出力する波形整形インバータと、
   を具備することを特徴とするレベルシフト回路。
5. ハイレベルが第１の高電位側電源電圧で、ローレベルが低電位側電源電圧を有する入力信号がゲートに入力され、ソースが低電位側電源に接続される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、
   前記入力信号を反転した信号がゲートに入力され、ソースが前記低電位側電源に接続される第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、
   ソースが第１の高電位側電源よりも電圧の高い第２の高電位側電源に接続される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、
   ソースが前記第２の高電位側電源に接続され、ゲートが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続される第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、
   ＋側が前記第２の高電位側電源に接続され、第１のバイアス電圧を発生する第１のバイアス電源と、
   ソースが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第１のバイアス電源の−側に接続される第３のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記第１のバイアス電源の−側に接続される第３のＮｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第１のバイアス電源の−側に接続される第４のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ソースが前記第１のバイアス電源の−側に接続される第４のＮｃｈ絶縁ゲート型電界効果トランジスタとを有する第１のクランプ回路と、
   −側が前記低電位側電源に接続され、第２のバイアス電圧を発生する第２のバイアス電源と、
   ドレインが前記第３のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第２のバイアス電源の＋側に接続され、ソースが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続される第５のＮｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第２のバイアス電源の＋側に接続され、ゲートが前記第４のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続される第５のＰｃｈ絶縁ゲート型電界効果トランジスタと、ドレインが前記第４のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記第２のバイアス電源の＋側に接続され、ソースが前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続される第６のＮｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第２のバイアス電源の＋側に接続され、ゲートが前記第３のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続される第６のＰｃｈ絶縁ゲート型電界効果トランジスタとを有する第２のクランプ回路と、
   を具備し、前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレイン側から第１の出力信号を出力し、前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのドレイン側から第２の出力信号を出力することを特徴とするレベルシフト回路。

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