TWI662549B - Data reading circuit - Google Patents

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Abstract

本發明提供一種資料讀取電路，即使在讀取過程中施加有高電壓亦不會誤寫入資料，且可正常讀取資料。本發明的資料讀取電路構成為包括：非揮發性記憶元件；鎖存電路，包括輸入反相器、輸出反相器及MOS電晶體；第一MOS電晶體，連接在非揮發性記憶元件與鎖存電路之間；第二MOS電晶體，連接在鎖存電路與第一電源端子之間；第一偏壓電路，用於使第一MOS電晶體的閘極偏壓；以及第二偏壓電路，用於使鎖存電路的MOS電晶體偏壓，在讀取非揮發性記憶元件的資料時，第一偏壓電路與第二偏壓電路輸出規定的偏電壓。

Description

資料讀取電路
本發明是有關於一種資料（data）讀取電路，更詳細而言，是有關於一種當在資料讀取過程中對電路施加有高電壓的情況下，防止對資料記憶元件的誤寫入，且可正常讀取資料的技術。
圖6表示習知的記憶裝置的資料讀取電路的電路圖。 P通道金屬氧化物半導體（P channel Metal Oxide Semiconductor，PMOS）電晶體（transistor）11的源極（source）端子連接於高電壓側的電源端子VDD。作為非揮發性記憶元件的PMOS型一次可程式（One Time Programmable，OTP）元件13的源極端子連接於PMOS電晶體11的汲極（drain）端子，PMOS型OTP元件13的汲極端子連接於PMOS電晶體12的源極端子。在資料輸出端子DOUT上，連接有鎖存（latch）電路20的輸入/輸出端子、PMOS電晶體12的汲極端子及N通道金屬氧化物半導體（N channel Metal Oxide Semiconductor，NMOS）電晶體14的汲極端子。NMOS電晶體14的源極端子連接於低電壓側的電源端子VSS。對於習知的記憶裝置的資料讀取電路，設電源端子VDD為接地（GND）電壓而進行說明。 對於PMOS電晶體11、12的閘極（gate），輸入有信號Φ1，對於NMOS電晶體14的閘極，輸入有信號Φ2。
接下來，對習知的資料讀取電路的動作進行說明。 初始狀態為：信號Φ1為高（High）（VDD）位準（level），信號Φ2為低（Low）（VSS）位準，PMOS電晶體11、12與NMOS電晶體14斷開（OFF）。資料輸出端子DOUT的電位為鎖存電路20所保持之前的讀取資料的位準。
首先，將信號Φ2設為高位準而使NMOS電晶體14導通（ON），將資料輸出端子DOUT設為低位準。並且，將信號Φ2設為低位準而使NMOS電晶體14斷開。
接下來，將信號Φ1設為低位準而使PMOS電晶體11、12導通。因而，PMOS型OTP元件13的資料被讀取至資料輸出端子DOUT，同時由鎖存電路20保持資料。然後，將信號Φ1設為高位準而使PMOS電晶體11、12斷開，但藉由鎖存電路20，資料輸出端子DOUT維持該狀態。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2010-192039號公報 [發明所欲解決之課題]
在PMOS型OTP元件13的資料為1時的資料讀取期間內，對PMOS型OTP元件13的汲極/源極間施加的電壓Vds以式（1）表示。 Vds=|VSS|-（|Vth12|+|Vov12|）…（1） 此處，Vth12與Vov12是PMOS電晶體12的臨限電壓與過驅動（over drive）電壓。一般而言，臨限電壓Vth12為-0.5 V，過驅動電壓Vov12為-0.1 V左右，當使電源端子VSS的電壓以-1.6 V進行動作時，PMOS型OTP元件13的汲極/源極間電壓Vds成為-1 V。
然而，式（1）依存於|VSS|，例如存在下述問題：若在資料的讀取期間內因靜電等而對電源間施加高電壓，則PMOS型OTP元件13的汲極/源極間電壓Vds將變大，若超過寫入電壓，則會誤寫入資料。
而且，在習知的資料讀取電路中，構成鎖存電路20的NMOS電晶體32的電流（鎖存電流）相對於電源電壓而成平方地增加，但另一方面，由於PMOS型OTP元件13的閘極電壓為浮動（floating），因此即使提高電源電壓，在PMOS電晶體11、PMOS型OTP元件13、PMOS電晶體12的串聯連接中流動的電流（OTP導通電流）亦不那麼增加。因而，存在下述問題：若電源電壓高，則鎖存電流會變得大於OTP導通電流，而無法讀取資料1。
本發明是有鑒於該些問題點而完成，提供一種資料讀取電路，即使在資料的讀取過程中對電源電壓施加有高電壓，亦不會對非揮發性記憶體誤寫入資料，且可正常地讀取資料。 [解決課題之手段]
為了解決習知的課題，本發明的資料讀取電路採用如下結構。 資料讀取電路包括：非揮發性記憶元件；鎖存電路，包括輸入反相器、輸出反相器及MOS電晶體；第一MOS電晶體，連接在非揮發性記憶元件與鎖存電路之間；第二MOS電晶體，連接在鎖存電路與第一電源端子之間；第一偏壓電路，用於使第一MOS電晶體的閘極偏壓；以及第二偏壓電路，用於使鎖存電路的MOS電晶體偏壓，在讀取非揮發性記憶元件的資料時，第一偏壓電路與第二偏壓電路輸出規定的偏電壓。 [發明的效果]
根據本發明的資料讀取電路，可提供一種如下的資料讀取電路，即使在資料的讀取過程中對電源電壓施加有高電壓，亦不會對非揮發性記憶體誤寫入資料，且可正常地讀取資料。
以下，參照圖式來說明本發明的資料讀取電路的實施形態。對於資料讀取電路，設電源端子VDD為GND電壓而進行說明。 [第1實施形態] 圖1是表示第1實施形態的資料讀取電路的電路圖。 首先，對本實施形態的資料讀取電路的構成元件與連接進行說明。 本實施形態的資料讀取電路包括作為非揮發性記憶元件的一例的PMOS型OTP元件13、PMOS電晶體11、PMOS電晶體12、鎖存電路21、偏壓電路51及偏壓電路61。
PMOS電晶體11的源極端子連接於高電壓側的電源端子VDD。PMOS型OTP元件13的源極端子連接於PMOS電晶體11的汲極端子，PMOS型OTP元件13的汲極端子連接於PMOS電晶體12的源極端子。在資料輸出端子DOUT，連接有鎖存電路21的輸入/輸出端子、PMOS電晶體12的汲極端子、及NMOS電晶體14的汲極端子。NMOS電晶體14的源極端子連接於低電壓側的電源端子VSS。PMOS電晶體12的源極端子連接於PMOS型OTP元件13的汲極端子。PMOS電晶體11的閘極被輸入信號Φ1。NMOS電晶體14的閘極被輸入信號Φ2。
鎖存電路21包括PMOS電晶體31、41與NMOS電晶體32、33、42。在包含PMOS電晶體41及NMOS電晶體42的反相器的輸入端子連接有資料輸出端子DOUT，包含PMOS電晶體41及NMOS電晶體42的反相器的輸出端子連接於包含PMOS電晶體31及NMOS電晶體32的反相器的輸入端子。包含PMOS電晶體31及NMOS電晶體32的反相器的輸出端子連接於資料輸出端子DOUT。NMOS電晶體33被連接在NMOS電晶體32的源極與電源端子VSS之間，閘極端子連接於節點NBIAS。
偏壓電路51對PMOS電晶體12的閘極（節點PBIAS）供給偏電壓。 偏壓電路51包括空乏（depletion）型NMOS電晶體52、NMOS電晶體53、54、57以及PMOS電晶體55、56、58。
空乏型NMOS電晶體52的閘極端子連接於電源端子VSS，空乏型NMOS電晶體52的源極端子連接於NMOS電晶體53的閘極端子、汲極端子與NMOS電晶體54的閘極端子。NMOS電晶體53、54的源極端子連接於電源端子VSS。並且，NMOS電晶體53、54構成電流鏡（current mirror）電路。PMOS電晶體55的閘極端子與汲極端子連接於NMOS電晶體54的汲極端子與節點PBIAS，PMOS電晶體55的源極端子連接於電源端子VDD。
偏壓電路51藉由PMOS電晶體56、58與NMOS電晶體57而包括致能（enable）功能。PMOS電晶體56被連接在空乏型NMOS電晶體52的汲極端子與電源端子VDD之間，且閘極端子被輸入信號Φ1。NMOS電晶體57被連接在NMOS電晶體53的閘極端子與電源端子VSS之間，且閘極端子被輸入信號Φ1。PMOS電晶體58被連接在節點PBIAS與電源端子VDD之間，且閘極端子被輸入信號Φ1X。信號Φ1X是信號Φ1的反轉信號。
偏壓電路61對鎖存電路21的NMOS電晶體33的閘極（節點NBIAS）供給偏電壓。 偏壓電路61包括空乏型NMOS電晶體62、NMOS電晶體63、64以及PMOS電晶體65。
空乏型NMOS電晶體62的閘極端子連接於電源端子VSS，空乏型NMOS電晶體62的汲極端子連接於電源端子VDD，空乏型NMOS電晶體62的源極端子連接於NMOS電晶體63的閘極端子與汲極端子。
偏壓電路61藉由PMOS電晶體65與NMOS電晶體64而包括致能功能。NMOS電晶體64被連接在NMOS電晶體63的源極端子與電源端子VSS之間，且閘極端子被輸入信號Φ1X。PMOS電晶體65被連接在節點NBIAS與電源端子VDD之間，且閘極端子被輸入信號Φ1X。
接下來，對第1實施形態的資料讀取電路的讀取動作進行說明。 偏壓電路51、61在信號Φ1為低位準（信號Φ1X為高位準）時成為致能，對節點PBIAS、NBIAS輸出偏電壓，當信號Φ1為高位準（信號Φ1X為低位準）時成為禁能（disable）狀態，對節點PBIAS、NBIAS輸出電源端子VDD的電壓。
圖2是表示第一實施形態的資料讀取電路的讀取動作的時序圖。 [讀取資料1的動作說明] 在t＜t1的期間，信號Φ1為高位準且信號Φ2為低位準，PMOS電晶體11與NMOS電晶體14斷開。偏壓電路51及偏壓電路61為禁能狀態，節點PBIAS、NBIAS成為電源端子VDD的電壓。因而，PMOS電晶體12斷開，資料輸出端子DOUT成為鎖存電路21所保持的資料的電壓位準。
在t1＜t＜t2的期間，藉由將信號Φ2設為高位準而使NMOS電晶體14導通，從而將鎖存電路21的資料及資料輸出端子DOUT重設（reset）為低位準。在t2＜t＜t3的期間，藉由將信號Φ2設為低位準，從而使NMOS電晶體14斷開而結束資料的讀取準備。
在t3＜t＜t4的期間，藉由將信號Φ1設為低位準而使PMOS電晶體11導通。偏壓電路51成為致能狀態，對節點PBIAS輸出規定的偏電壓。偏壓電路61成為致能狀態，對節點NBIAS輸出規定的偏電壓。
PMOS型OTP元件13記憶有資料1，因此為導通狀態。因而，資料輸出端子DOUT經由PMOS電晶體12而被上提至高位準。此處，為了將資料輸出端子DOUT上提至高位準，將在PMOS電晶體11、PMOS型OTP元件13、PMOS電晶體12的串聯連接中流動的電流（OTP導通電流）設計為比在構成鎖存電路21的NMOS電晶體32、33的串聯連接中流動的電流（鎖存電流）大。
在t4＜t的期間，藉由將信號Φ1設為高位準而使PMOS電晶體11斷開。而且，偏壓電路51、61成為禁能狀態，PMOS電晶體12成為斷開狀態，但藉由鎖存電路21，資料輸出端子DOUT仍維持高位準。 藉由以上的動作，資料讀取電路從資料輸出端子DOUT讀取資料1。
[讀取資料0的動作說明] 在t＜t3的期間，與資料1的讀取動作相同，因此省略動作說明。 在t3＜t＜t4的期間，藉由將信號Φ1設為低位準而使PMOS電晶體11導通。偏壓電路51成為致能狀態，對節點PBIAS輸出規定的偏電壓。偏壓電路61成為致能狀態，對節點NBIAS輸出規定的偏電壓。 PMOS型OTP元件13記憶有資料0，因此為非導通狀態。因而，資料輸出端子DOUT維持低位準。
在t4＜t的期間，藉由將信號Φ1設為高位準而使PMOS電晶體11斷開。而且，偏壓電路51、61成為禁能狀態，PMOS電晶體12成為斷開狀態，但藉由鎖存電路21，資料輸出端子DOUT仍維持低位準。 藉由以上的動作，資料讀取電路從資料輸出端子DOUT讀取資料0。
此處，對電源電壓成為高電壓時的資料的讀取動作進行說明。 藉由將信號Φ1設為低位準，偏壓電路51、61成為致能狀態。此時，節點PBIAS、NBIAS成為不依存於電源電壓的規定的偏電壓，因此流經鎖存電路21的鎖存電流與流經PMOS型OTP元件13的OTP導通電流不依存於電源電壓。因而，即使在電源電壓成為高電壓的情況下，資料讀取電路亦可從資料輸出端子DOUT正常地讀取資料。
而且，OTP導通電流與鎖存電流依存於偏壓電路51、61的偏壓電流。偏壓電路51的偏壓電流是由空乏型NMOS電晶體52與NMOS電晶體53的臨限電壓所決定。同樣，偏壓電路61的偏壓電流是由空乏型NMOS電晶體62與NMOS電晶體63的臨限電壓所決定。因而，即使在製造製程（process）中臨限電壓產生偏差，OTP導通電流與鎖存電流亦是朝相同的方向產生偏差，因此OTP導通電流與鎖存電流的大小關係得以保持。在半導體晶片內的配置中，若空乏型NMOS電晶體52、62與NMOS電晶體53、63分別相近且朝相同的方向配置，則更有效果。
接下來，對在電源電壓成為高電壓時的資料的讀取動作中，防止對非揮發性記憶元件（PMOS型OTP元件13）的誤寫入的情況進行說明。 對PMOS型OTP元件13的汲極/源極間施加的電壓Vds以式（2）表示。 Vds=|VPBIAS|-（|Vth12|+|Vov12|）…（2） 此處，Vth12、Vov12分別為PMOS電晶體12的臨限電壓、過驅動電壓，VPBIAS為節點PBIAS的偏電壓。一般而言，臨限電壓Vth12為-0.5 V，過驅動電壓Vov12為-0.1 V左右，例如若將偏電壓VPBIAS設定為-1.2 V，則PMOS型OTP元件13的汲極/源極間電壓成為-0.6 V。即，式（2）並不依存於電源電壓，即使對電源電壓施加高電壓，PMOS型OTP元件13的汲極/源極間電壓Vds亦不會自-0.6 V發生變化。因而，即使在資料的讀取期間因靜電等而對電源間施加有高電壓，亦可防止對PMOS型OTP元件13的誤寫入。
[第2實施形態] 圖3是表示第2實施形態的資料讀取電路的電路圖。 對於與圖1相同的構成要素是以相同的符號來圖示。與圖1的不同之處在於，偏壓電路51中包括電容59，偏壓電路61中包括電容66。
電容59被連接在節點PBIAS與電源端子VDD之間。電容66被連接在節點NBIAS與電源端子VSS之間。電容59、66具有使節點PBIAS、NBIAS的電壓穩定的效果。例如，在偏壓電路51的啟動時，節點PBIAS的電壓會自電源端子VDD的電壓轉變為規定的偏電壓，但若此時節點PBIAS過渡性地下沖（undershoot），則PMOS型OTP元件13的汲極/源極間電壓將變大。若在此時機（timing）對電源電壓施加高電壓，則有可能造成PMOS型OTP元件13被誤寫入。而且，在偏壓電路61的啟動時，節點NBIAS的電壓會自電源端子VDD的電壓轉變為規定的偏電壓，但若此時節點NBIAS過渡性地下沖，則鎖存電路21所保持的資料0會變得不定。例如，因雜訊（noise）的影響，鎖存電路21的資料有可能發生誤反轉。
電容59、66具有防止節點PBIAS、NBIAS的下沖或提高耐雜訊性的效果，可使資料讀取電路更穩定地進行動作。而且，不僅在偏壓的啟動時，而且在資料1讀取時、鎖存電路21反轉時，節點PBIAS、NBIAS有時亦會經由電路內的寄生電容而發生變動，在利用1組偏壓電路51、61來讀取多位元（bit）時，本實施形態更為有效。
[第3實施形態] 圖4是表示第3實施形態的資料讀取電路的電路圖。 對於與圖3相同的構成要素是以相同的符號來圖示。與圖3的不同之處在於，在鎖存電路21的NMOS電晶體33的源極側包括NMOS電晶體34，其閘極端子連接於NMOS電晶體42的汲極端子。藉此，包含NMOS電晶體63與NMOS電晶體33的電流鏡電路的鏡精度提高，可使資料讀取電路更穩定地進行動作。若NMOS電晶體64與NMOS電晶體34的尺寸比跟NMOS電晶體63與NMOS電晶體33的尺寸比相同，則更有效果。
[第4實施形態] 圖5是表示第4實施形態的資料讀取電路的電路圖。 對於與圖4相同的構成要素是以相同的符號來圖示。與圖4的不同之處在於，對於資料輸出端子，從鎖存電路21內的包含PMOS電晶體41與NMOS電晶體42的反相器的輸出作為資料輸出端子DOUTX而導出。
資料輸出端子DOUT在讀取期間內，在NMOS電晶體32、33的串聯連接中流動的鎖存電流為定電流，因此阻抗（impedance）相對較高。資料輸出端子DOUT有時將配線引繞至對讀取資料進行處理的其他邏輯（logic）電路區塊（block）（未圖示），但若阻抗高，則耐雜訊性低，鎖存電路21的資料有可能發生誤反轉。本實施形態中，藉由從阻抗低的資料輸出端子DOUTX進行導出，從而可使資料讀取電路更穩定地進行動作。 另外，偏壓電路51、61的具體結構並不限定於在該些實施形態中說明的電路結構，亦可在不脫離申請專利範圍的範圍內構成。
11、12、31、41、55、56、58、65‧‧‧PMOS電晶體
13‧‧‧PMOS型OTP元件
14、32、33、34、42、53、54、57、63、64‧‧‧NMOS電晶體
20、21‧‧‧鎖存電路
51、61‧‧‧偏壓電路
52、62‧‧‧空乏型NMOS電晶體
59、66‧‧‧電容
DOUT、DOUTX‧‧‧資料輸出端子
NBIAS、PBIAS‧‧‧節點
Φ1、Φ1X、Φ2‧‧‧信號
圖1是表示第一實施形態的資料讀取電路的圖。 圖2是表示第一實施形態的資料讀取電路的讀取動作的時序圖（timing chart）。 圖3是表示第二實施形態的資料讀取電路的圖。 圖4是表示第三實施形態的資料讀取電路的圖。 圖5是表示第四實施形態的資料讀取電路的圖。 圖6是表示習知的資料讀取電路的圖。

Claims (3)

  1. 一種資料讀取電路，其特徵在於包括：非揮發性記憶元件；鎖存電路，包括輸入反相器、輸出反相器、及連接在所述輸出反相器與第一電源端子之間的第三金屬氧化物半導體電晶體，且保持所述非揮發性記憶元件的資料；第一金屬氧化物半導體電晶體，連接在所述非揮發性記憶元件與所述鎖存電路之間；第二金屬氧化物半導體電晶體，連接在所述鎖存電路與第一電源端子之間；第一偏壓電路，用於以不依存於電源電壓的第一偏壓電壓使所述第一金屬氧化物半導體電晶體的閘極偏壓；以及第二偏壓電路，用於以不依存於電源電壓的第二偏壓電壓使所述鎖存電路的所述第三金屬氧化物半導體電晶體偏壓，在讀取所述非揮發性記憶元件的資料時，所述第一偏壓電路輸出所述第一偏壓電壓，所述第二偏壓電路輸出所述第二偏壓電壓。
  2. 如申請專利範圍第1項所述的資料讀取電路，其中在所述第一偏壓電路的輸出端子與第二電源端子之間包括第一電容，在所述第二偏壓電路的輸出端子與所述第一電源端子之間包括第二電容。
  3. 如申請專利範圍第1項或第2項所述的資料讀取電路，其中從所述鎖存電路的所述輸入反相器的輸出端子讀取所述非揮發性記憶元件的資料。
TW104129253A 2014-09-09 2015-09-04 Data reading circuit TWI662549B (zh)

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