JP4937086B2 - レベルシフト回路 - Google Patents

Description

本発明は、例えばＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置に適用されるレベルシフト回路に関する。

ＮＡＮＤ型フラッシュメモリにおいて、プログラム特性やリード特性の最適化のため、様々な電圧がワード線に印加される。例えばデータの読み出し時、読み出し電圧として電圧ＶＲＥＡＤがローデコーダにより選択されたワード線に印加される。この読み出し電圧ＶＲＥＡＤが供給される転送トランジスタのゲートには、これより高い電圧ＶＲＥＡＤＨが供給される。このため、転送トランジスタは電圧ＶＲＥＡＤを転送できる。

従来、電圧ＶＲＥＡＤは、６Ｖ程度であった。しかし、近時、１つのメモリセルに例えば８値や１６値の多値データを記憶するメモリが開発されており、この種のメモリでは電圧ＶＲＥＡＤとして８Ｖ程度を必要としている。なぜなら、多値データを記憶するメモリは、従来の２値や４値のデータを記憶するメモリと比較して、より高いレベルの閾値分布を必要とする。このため、電圧ＶＲＥＡＤもそれに従って高くする必要がある。また、バックパターン依存性（同一ＮＡＮＤストリングの他の非選択メモリセルに書き込まれたデータによって生じる閾値分布の広がりの影響）を抑制するためにも、電圧ＶＲＥＡＤを高くすることが有効だからである。

電圧ＶＲＥＡＤを８Ｖとすると、電圧ＶＲＥＡＤＨも１０Ｖ程度になる。電圧ＶＲＥＡＤやＶＲＥＡＤＨは、例えばクロスカップリング型レベルシフト回路を用いて所要の回路に供給される。クロスカップリング型レベルシフト回路は、レイアウト面積が小さな回路であり、且つ高速に動作するため、ＮＡＮＤ型フラッシュメモリの各所で使用されている。例えば、前述したロウ系のワード線やセレクトゲートの駆動回路、ビット線の充電時に立ち上がりスピードを鈍らせるように制御する回路、或いはセルソースやウェルドライバの回路に使用されている。

この種のレベルシフト回路としては、クロスカップリング回路に直列接続されたＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと称す）のゲートに固定バイアスが供給され、バックゲートとソースが接続されたレベルシフタが開発されている（例えば特許文献１，２参照）。

しかし、従来のクロスカップリング型レベルシフト回路は、電圧ＶＲＥＡＤＨが１０Ｖになると使用することができない。なぜなら、このレベルシフト回路を構成する現状の高電圧ＰチャネルＭＯＳトランジスタ（ＨＶＰトランジスタ）は、ドレイン−ソース間やドレイン−ウェル間に印加できる電圧が８Ｖであり、それを超える電圧を印加した場合、耐圧不良となるからである。トランジスタの耐圧を改善するには、例えば追加のイオン注入が必要となり、プロセスコストが高くなるという問題を有している。
特開平１０−４１８０６号公報 特開平 ７−７４６１６号公報

本発明は、回路面積の増加を抑制して耐圧を向上することが可能なレベルシフト回路を提供しようとするものである。

本発明のレベルシフト回路の第１の態様は、電流通路の一端に入力信号のハイレベルに対応する第１の電圧より高い第２の電圧が供給され、ゲートと電流通路の他端が互いに交差接続された第１導電型の第１、第２のトランジスタと、前記第１のトランジスタの電流通路の他端と、前記第１のトランジスタの電流通路の他端と前記第２のトランジスタのゲートとが接続された第１の接続ノードとの間に挿入され、ゲートに一定電圧が供給され、電流通路の一端とバックゲートが接続された第１導電型の第３のトランジスタと、前記第２のトランジスタの電流通路の他端と、前記第２のトランジスタの電流通路の他端と前記第１のトランジスタのゲートとが接続された第２の接続ノードとの間に挿入され、ゲートに一定電圧が供給され、電流通路の一端とバックゲートが接続された第１導電型の第４のトランジスタと、前記第１、第２の接続ノードと接地間に挿入接続され、ゲートに前記入力信号が相補的に供給される第２導電型の第５、第６のトランジスタと、前記第１の接続ノードに接続された出力端と、前記第３、第４のトランジスタのバックゲートに接続され、前記第３、第４のトランジスタがオフ状態のとき、前記第３、第４のトランジスタのバックゲートに一定電圧を供給する第１導電型の第７、第８のトランジスタとを具備することを特徴とする。

本発明のレベルシフト回路の第２の態様は、電流通路の一端に入力信号のハイレベルに対応する第１の電圧より高い第２の電圧が供給され、ゲートと電流通路の他端が互いに交差接続された第１導電型の第１、第２のトランジスタと、前記第１のトランジスタの電流通路の他端と、前記第１のトランジスタの電流通路の他端と前記第２のトランジスタのゲートとが接続された第１の接続ノードとの間に挿入され、ゲートに一定電圧が供給され、電流通路の一端とバックゲートが接続された第１導電型の第３のトランジスタと、前記第２のトランジスタの電流通路の他端と、前記第２のトランジスタの電流通路の他端と前記第１のトランジスタのゲートとが接続された第２の接続ノードとの間に挿入され、ゲートに一定電圧が供給され、電流通路の一端とバックゲートが接続された第１導電型の第４のトランジスタと、前記第１、第２の接続ノードと接地間に挿入接続され、ゲートに前記入力信号が相補的に供給される第２導電型の第５、第６のトランジスタと、前記第１の接続ノードに接続された出力端と、電流通路の一端及びゲートに前記一定電圧が供給され、電流通路の他端が前記第３、第４のトランジスタのバックゲートに接続された第２導電型の第７、第８のトランジスタとを具備することを特徴とする。

本発明によれば、回路面積の増加を抑制して耐圧を向上することが可能なレベルシフト回路を提供できる。

以下、本発明の実施の形態について、図面を参照して説明する。

図１は、第１の実施形態に係るレベルシフト回路を示している。ＰＭＯＳＰ１１、Ｐ１２のソース及びバックゲート（ウェル又は基板）は、接続ノードＣＮ１１に接続されている。このノードＣＮ１１には、電源電圧ＶＤＤ（例えば２Ｖ）が昇圧された電圧ＶＢＳＴ（＝ＶＲＥＡＤＨ）が供給される。この電圧ＶＢＳＴは、入力信号Ｖｉｎのハイレベルの電圧ＶＤＤより高い、例えば８Ｖ＋ＶＤＤに設定されている。ＰＭＯＳＰ１１，Ｐ１２のドレインは、ＰＭＯＳＰ１３、Ｐ１４のソースにそれぞれ接続されている。これらＰＭＯＳＰ１３、Ｐ１４のバックゲートは接続ノードＣＮ１１に接続されている。これらＰＭＯＳＰ１３、Ｐ１４のドレインは、ＰＭＯＳＰ１５，Ｐ１６のソース及びバックゲートにそれぞれ接続されている。これらＰＭＯＳＰ１５、Ｐ１６のゲートには、一定電圧、例えばＶＤＤが供給される。これらＰＭＯＳＰ１５、Ｐ１６のドレインはＰＭＯＳＰ１６、Ｐ１５のゲートにそれぞれ交差接続される。さらに、ＰＭＯＳＰ１５、Ｐ１６のドレインは、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと称す）Ｎ１１、Ｎ１２を介して接地されている。このように、ＰＭＯＳＰ１５は、ＰＭＯＳＰ１３のドレインと、ＰＭＯＳＰ１４のゲートとＮＭＯＳ１１の接続ノードＣＮ１２との間に挿入接続され、ＰＭＯＳＰ１６は、ＰＭＯＳＰ１４のドレインと、ＰＭＯＳＰ１３のゲートとＮＭＯＳ１２の接続ノードＣＮ１３との間に挿入接続されている。

入力端ＩＮには入力信号Ｖｉｎが供給される。ＮＭＯＳＮ１１及びＰＭＯＳＰ１１のゲートには、インバータ回路Ｉ１１を介して入力信号Ｖｉｎが供給される。ＮＭＯＳＮ１２、Ｐ１２のゲートには、前記インバータ回路Ｉ１１の出力信号が、さらにインバータ回路Ｉ１２を介して供給される。ＮＭＯＳＮ１１とＰＭＯＳＰ１５の接続ノードは、レベルシフト回路の出力端ＯＵＴであり、この出力端ＯＵＴと接地間には出力負荷としてのキャパシタＣ１１が接続されている。

また、ＰＭＯＳＰ１５、Ｐ１６のバックゲートには、ＮＭＯＳＮ１３、Ｎ１４のドレインがそれぞれ接続されている。このＮＭＯＳＮ１３、Ｎ１４のソースには、一定電圧、例えばＶＤＤが供給されている。また、ＮＭＯＳＮ１４のゲートには、出力信号Ｖｏｕｔが供給され、ＮＭＯＳＮ１３のゲートには、ノードＣＮ１３より反転された出力信号Ｖｏｕｔｎが供給される。

上記構成において、入力信号Ｖｉｎがローレベルの場合、インバータ回路Ｉ１１の出力信号はハイレベル、インバータ回路Ｉ１２の出力信号はローレベルである。このため、ＰＭＯＳＰ１１がオフ、Ｐ１２がオン、ＰＭＯＳＰ１３がオフ、Ｐ１４がオン、ＮＭＯＳＮ１１がオン、Ｎ１２がオフとなる。このため、出力端ＯＵＴの出力信号Ｖｏｕｔは、ローレベルとなる。

このとき、ＰＭＯＳＰ１５のゲートには電圧ＶＤＤが供給されているが、ＰＭＯＳＰ１３がオフしているため、ＰＭＯＳＰ１５はオフである。また、出力信号Ｖｏｕｔがローレベルであるため、反転された出力信号Ｖｏｕｔｎが供給されるＮＭＯＳＮ１３はオンし、ＰＭＯＳＰ１５のバックゲートに電圧ＶＤＤが供給される。

また、ＮＭＯＳＮ１４のゲートには、ローレベルの出力信号Ｖｏｕｔが供給されている。このため、ＮＭＯＳＮ１４はオフ状態である。ゲートに電圧ＶＤＤが供給されたＰＭＯＳＰ１６は、ソースにオン状態のＰＭＯＳＰ１４から電圧ＶＢＳＴが供給されているため、オン状態となる。ＰＭＯＳＰ１６とＮＭＯＳＮ１２の接続ノードの電圧は、電圧ＶＢＳＴとなる。このため、この電圧ＶＢＳＴがゲートに供給されるＰＭＯＳＰ１３は、オフ状態に保持される。

一方、入力信号Ｖｉｎがハイレベルとなると、ＰＭＯＳＰ１１がオン、Ｐ１２がオフ、ＰＭＯＳＰ１３がオン、Ｐ１４がオフ、ＰＭＯＳＰ１５がオン、ＰＭＯＳＰ１６がオフ、ＮＭＯＳＮ１１がオフ、Ｎ１２がオン、Ｎ１３がオフ、Ｎ１４がオンとなり、出力端ＯＵＴからハイレベル（電圧ＶＢＳＴ）の出力信号Ｖｏｕｔが出力される。したがって、オフ状態のＰＭＯＳＰ１６のバックゲートにＮＭＯＳＮ１４を介して電圧ＶＤＤが供給される。さらに、ＰＭＯＳＰ１５とＮＭＯＳＮ１１の接続ノードの電圧は、電圧ＶＢＳＴとなる。このため、この電圧ＶＢＳＴがゲートに供給されるＰＭＯＳＰ１４は、オフ状態に保持される。

図２（ａ）は、ＰＭＯＳＰ１５，Ｐ１６のオフ状態の電圧の関係を示し、図２（ｂ）は、オン状態の電圧の関係を示している。図２（ａ）に示すオフ状態において、ＰＭＯＳＰ１５、Ｐ１６のゲート、ソース、バックゲートはそれぞれ電圧ＶＤＤであり、ドレインは接地電位ＶＳＳである。このため、ＰＭＯＳＰ１５、Ｐ１６のゲート絶縁膜には最大で電圧ＶＤＤしか印加されない。また、図２（ｂ）に示すオン状態において、ＰＭＯＳＰ１５、Ｐ１６のゲートには電圧ＶＤＤが供給され、ソース、ドレイン、バックゲートはそれぞれ電圧ＶＢＳＴである。このため、ゲート絶縁膜には、最大でＶＢＳＴ−ＶＤＤ＝８Ｖの電圧が印加されるだけである。

ＮＭＯＳＮ１３、Ｎ１４のゲート絶縁膜には、最大でＶＢＳＴ−ＶＤＤ＝８Ｖの電圧が印加される。このため、ＮＭＯＳＮ１３、Ｎ１４は、ＰＭＯＳＰ１１〜Ｐ１６と同様の耐圧が必要である。しかし、ＮＭＯＳＮ１３、Ｎ１４のサイズは、できるだけ小さいことが望ましい。

上記第１の実施形態によれば、ゲートとドレインが互いに交差接続されたＰＭＯＳＰ１３、Ｐ１４のドレインとゲートの接続ノードＣ１２、Ｃ１３との相互間に、ＰＭＯＳＰ１５、Ｐ１６をそれぞれ挿入接続し、これらＰＭＯＳＰ１５、Ｐ１６のバックゲートの電圧をソース電圧と同一に設定し、ＰＭＯＳＰ１５、Ｐ１６がオンするとき、ＰＭＯＳＰ１５、Ｐ１６のバックゲートにＶＢＳＴが印加され、ＰＭＯＳＰ１５、Ｐ１６がオフするとき、トランジスタＮ１３、Ｎ１４によりバックゲートに電圧ＶＤＤが供給される。このため、ＰＭＯＳＰ１５、Ｐ１６のソース・ドレイン間の電圧ＶＤＳ、ドレイン・バックゲート間の電圧ＶＤＢには、８Ｖ以上の電圧が印加されない。したがって、トランジスタのサイズの増大を抑制して、従来より高い電圧ＶＢＳＴを出力することができる。

しかも、ＰＭＯＳＰ１５、Ｐ１６のゲートには常時電圧ＶＤＤが印加されているため、入力信号Ｖｉｎがハイレベルとなり、ＰＭＯＳＰ１３がオンすると、直ちにＰＭＯＳＰ１５からハイレベルの電圧を出力することができる。したがって、高速動作が可能である。

図３は、第２の実施形態を示している。図３において、図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。

図３において、ＮＭＯＳＮ１３、Ｎ１４のゲートは、ＮＭＯＳＮ１３、Ｎ１４のドレインにそれぞれ接続されている。

上記第２の実施形態によれば、ＰＭＯＳＰ１５、Ｐ１６のバックゲートは、常時電圧ＶＤＤ（具体的には、ＶＤＤ−Ｖｔｈ（Ｖｔｈ：ＮＭＯＳの閾値電圧））以上にバイアスされている。このため、この構成によっても、回路面積の増大を抑えて、従来に比較して高い電圧ＶＢＳＴを使用することが可能である。

図４は、一般的なレベルシフト回路が適用されるビット線制御回路の一例を示している。このビット線制御回路は、図示せぬＮＡＮＤ型フラッシュメモリのビット線を充電する際、立ち上がりスピードを様々に遅らせる回路であり、複数のレベルシフト回路ＢＬＳ＿ＬＳ１、ＢＬＳ＿ＬＳ２〜ＢＬＳ＿ＬＳｎを有している。これらレベルシフト回路ＢＬＳ＿ＬＳ１、ＢＬＳ＿ＬＳ２〜ＢＬＳ＿ＬＳｎに、第１、第２の実施形態に示すレベルシフト回路を構成の一部に適用することが可能である。これらレベルシフト回路ＢＬＳ＿ＬＳ１、ＢＬＳ＿ＬＳ２〜ＢＬＳ＿ＬＳｎは、例えばＮＡＮＤ型フラッシュメモリの通常読み出し、プログラムベリファイ読み出し、イレーズベリファイ読み出し、通常プログラムなどの動作に応じて、いずれか１つが動作され、電圧ＶＢＳＴを出力する。各レベルシフト回路ＢＬＳ＿ＬＳ１、ＢＬＳ＿ＬＳ２〜ＢＬＳ＿ＬＳｎの出力端には、異なる抵抗値が設定された抵抗回路ＲＣ１、ＲＣ２〜ＲＣｎが接続されており、これら抵抗回路ＲＣ１、ＲＣ２〜ＲＣｎを介して信号ＢＬＳが生成される。この信号ＢＬＳは、ビット線選択トランジスタとしてのＮＭＯＳＮ２０のゲートに供給される。このＮＭＯＳＮ２０の一端は、センスアンプ（Ｓ／Ａ）に接続され、他端はＮＡＮＤ型フラッシュメモリのビット線ＢＬに接続される。

図５は、上記第１、第２の実施形態に示したレベルシフト回路ＬＳを用いた図４に示すレベルシフト回路ＢＬＳ＿ＬＳ１、ＢＬＳ＿ＬＳ２〜ＢＬＳ＿ＬＳｎの具体例を示している。図５において、ＰＭＯＳＰ２１、Ｐ２２、Ｐ２３が直列接続されている。ＰＭＯＳＰ２１のソース及びバックゲート、ＰＭＯＳＰ２２のバックゲートには、昇圧された電圧ＶＢＳＴが供給されている。ＰＭＯＳＰ２３のバックゲートは、ＰＭＯＳＰ２３のソースに接続され、ドレインは出力端ＯＵＴＰＵＴに接続されている。

入力信号ＩＮＰＵＴ１、ＩＮＰＵＴ２は、ナンド回路ＮＤ１１に供給される。ナンド回路ＮＤ１１の出力信号は、インバータ回路Ｉ２１、Ｉ２２、Ｉ２３、Ｉ２４を介してＰＭＯＳＰ２１のゲートに供給される。また、前記インバータ回路Ｉ２２の出力信号は、レベルシフト回路ＬＳに供給される。このレベルシフト回路は、第１、第２の実施形態に示した回路と同様である。このレベルシフト回路ＬＳの出力信号はＰＭＯＳＰ２２のゲートに供給される。ＰＭＯＳＰ２３のゲートには、一定電圧、例えばＶＤＤが供給される。

また、ＰＭＯＳＰ２３のバックゲートには、ウェルドライブ回路ＷＤが接続されている。このウェルドライブ回路ＷＤは、インバータ回路Ｉ２５、Ｉ２６とＰＭＯＳＰ２４、ＮＭＯＳＮ２１、Ｎ２２により構成されている。ＰＭＯＳＰ２４、ＮＭＯＳＮ２１、Ｎ２２は接続ノードＣＮ２１とＰＭＯＳＰ２３のバックゲートに接続された接続ノードＣＮ２２との間に直列接続されている。前記入力信号ＩＮＰＵＴ１は、インバータ回路Ｉ２５、Ｉ２６を介してＰＭＯＳＰ２４のゲートに供給される。インバータ回路Ｉ２５の出力信号は、ＮＭＯＳＮ２１、Ｎ２２のゲートに供給される。

上記構成において、入力信号ＩＮＰＵＴ２がハイレベル、ＩＮＰＵＴ１がハイレベルの場合、ＰＭＯＳＰ２１がオンするとともに、ＰＭＯＳＰ２２がレベルシフト回路ＬＳの出力信号に応じてオンされる。さらに、ＰＭＯＳＰ２３はソース電位がゲート電位ＶＤＤより高いＶＢＳＴなるためオンされる。したがって、出力端ＯＵＴＰＵＴから電圧ＶＢＳＴが出力される。この電圧ＶＢＳＴは、電圧ＢＬＳとしてビット線選択トランジスタＮＭＯＳＮ２０のゲートに供給される。このとき、インバータ回路Ｉ２５、Ｉ２６を介してハイレベルの入力信号ＩＮＰＵＴ１がゲートに供給されるＰＭＯＳＰ２４はオフ、インバータ回路Ｉ２５からローレベル信号がゲートに供給されるＮＭＯＳＮ２１、Ｎ２２もオフとされる。このため、ＰＭＯＳＰ２３のバックゲートとしての接続ノードＣＮ２１はソースの電位ＶＢＳＴに設定される。したがって、ＰＭＯＳＰ２３の耐圧が保持される。

また、入力信号ＩＮＰＵＴ２がハイレベルで、ＩＮＰＵＴ１がローレベルの場合、ＰＭＯＳＰ２１、レベルシフト回路ＬＳ、ＰＭＯＳＰ２２、Ｐ２３はオフとなる。また、インバータ回路Ｉ２５、Ｉ２６を介してローレベルの入力信号ＩＮＰＵＴ１がゲートに供給されるＰＭＯＳＰ２４はオンし、インバータ回路Ｉ２５からハイレベル信号がゲートに供給されるＮＭＯＳＮ２１、Ｎ２２もオンとされる。このため、ＰＭＯＳＰ２３のバックゲート及びソースとしての接続ノードＣＮ２１には電圧ＶＤＤが供給される。

上記ビット線制御回路は、インバータ回路Ｉ２１、Ｉ２２、Ｉ２３、Ｉ２４の数を変えることにより、出力端ＯＵＰＵＴから出力される電圧ＶＢＳＴの出力タイミングを変えることができる。

上記構成によれば、ウェルドライブ回路ＷＤは、レベルシフト回路ＬＳがオンの場合、動作が停止され、レベルシフト回路ＬＳがオフの場合動作される。このため、レベルシフト回路ＬＳがオンの場合、ＰＭＯＳＰ２３のバックゲートは電圧ＶＢＳＴに設定され、レベルシフト回路ＬＳがオフ状態の場合、ＰＭＯＳＰ２３のバックゲートはウェルドライブ回路ＷＤにより電圧ＶＤＤに設定される。このため、回路面積の増大を抑制してＰＭＯＳＰ２３の耐圧を保持することができる。

尚、ウェルドライブ回路ＷＤは、レベルシフト回路ＬＳがオフの場合、ＰＭＯＳＰ２３のバックゲートに電圧ＶＤＤを供給したが、これに限らず、レベルシフト回路ＬＳがオフの場合、ＰＭＯＳＰ２３のバックゲートをフローティング状態としてもよい。

また、請求項の記載に関連して本発明はさらに次の態様をとり得る。

（１）請求項２に対して、前記第１、第２のトランジスタ、第９、第１０のトランジスタのバックゲートは、前記第２の電圧が供給されることを特徴とするレベルシフト回路。

（２）請求項２に対して、前記第２の電圧は、ＮＡＮＤ型フラッシュメモリの読み出し電圧以上の電圧であることを特徴とするレベルシフト回路。

（３）請求項２に対して、前記第２の電圧は、ＮＡＮＤ型フラッシュメモリの読み出し電圧より電源電圧分高い電圧であることを特徴とするレベルシフト回路。

（４）請求項１に対して、前記一定電圧は、前記第１の電圧と同一の電圧であることを特徴とするレベルシフト回路。

（５）（１）に対して、前記第１、第２、第３、第４、第９、第１０のトランジスタは、ＰチャネルＭＯＳトランジスタであることを特徴とするレベルシフト回路。

（６）請求項３に対して、前記第１、第２のトランジスタ、第９、第１０のトランジスタのバックゲートは、前記第２の電圧が供給されることを特徴とするレベルシフト回路。

（７）請求項３に対して、前記第２の電圧は、ＮＡＮＤ型フラッシュメモリの読み出し電圧以上の電圧であることを特徴とするレベルシフト回路。

（８）請求項３に対して、前記第２の電圧は、ＮＡＮＤ型フラッシュメモリの読み出し電圧より電源電圧分高い電圧であることを特徴とするレベルシフト回路。

（９）請求項３に対して、前記一定電圧は、前記第１の電圧と同一の電圧であることを特徴とするレベルシフト回路。

（１０）（６）に対して、前記第１、第２、第３、第４、第９、第１０のトランジスタは、ＰチャネルＭＯＳトランジスタであることを特徴とするレベルシフト回路。

（１１）請求項５に対して、前記レベルシフト回路は、
電流通路の一端に前記第２の電圧が供給され、ゲートと電流通路の他端が互いに交差接続された第１導電型の第４、第５のトランジスタと、
前記第４のトランジスタの電流通路の他端と、前記第４のトランジスタの電流通路の他端と前記第５のトランジスタのゲートとが接続された第１の接続ノードとの間に挿入され、ゲートに一定電圧が供給され、電流通路の一端と基板が接続された第１導電型の第６のトランジスタと、
前記第５のトランジスタの電流通路の他端と、前記第５のトランジスタの電流通路の他端と前記第４のトランジスタのゲートとが接続された第２の接続ノードとの間に挿入され、ゲートに一定電圧が供給され、電流通路の一端と基板が接続された第１導電型の第７のトランジスタと、
前記第１、第２の接続ノードと接地間に挿入接続され、ゲートに前記入力信号が相補的に供給される第２導電型の第８、第９のトランジスタと、
前記第１の接続ノードに接続された出力端と、
電流通路の一端に前記一定電圧が供給され、電流通路の他端が前記第６、第７のトランジスタのバックゲートに接続され、ゲートに前記出力端から出力される出力信号が相補的に供給される第１導電型の第１０、第１１のトランジスタと
を具備している。

（１２）（１１）に対して、前記第１０、第１１のトランジスタの電流通路とバックゲートは接続されていることを特徴とするバイアス回路。

（１３）（１１）に対して、前記第２の電圧は、ＮＡＮＤ型フラッシュメモリの読み出し電圧以上の電圧であることを特徴とするバイアス回路。

（１４）（１１）に対して、前記第２の電圧は、ＮＡＮＤ型フラッシュメモリの読み出し電圧より電源電圧分高い電圧であることを特徴とするバイアス回路。

その他、本発明は、上記各実施形態に限定されるものではなく、発明の要旨を変えない範囲において、種々変形可能なことは勿論である。

第１の実施形態に係るレベルシフト回路を示す回路図。 図２（ａ）（ｂ）は、図１に示すトランジスタの電圧の関係を示す図。 第２の実施形態に係るレベルシフト回路を示す回路図。 ビット線制御回路の一例を示す回路図。 第１、第２の実施形態に係るレベルシフト回路を適用したビット線制御回路の一例を示す回路図。

符号の説明

Ｐ１３，Ｐ１４，Ｐ１５，Ｐ１６…ＰチャネルＭＯＳトランジスタ、Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４…ＮチャネルＭＯＳトランジスタ、ＶＤＤ…電源。

Claims (4)

1. 電流通路の一端に入力信号のハイレベルに対応する第１の電圧より高い第２の電圧が供給され、ゲートと電流通路の他端が互いに交差接続された第１導電型の第１、第２のトランジスタと、
   前記第１のトランジスタの電流通路の他端と、前記第１のトランジスタの電流通路の他端と前記第２のトランジスタのゲートとが接続された第１の接続ノードとの間に挿入され、ゲートに一定電圧が供給され、電流通路の一端と基板が接続された第１導電型の第３のトランジスタと、
   前記第２のトランジスタの電流通路の他端と、前記第２のトランジスタの電流通路の他端と前記第１のトランジスタのゲートとが接続された第２の接続ノードとの間に挿入され、ゲートに一定電圧が供給され、電流通路の一端と基板が接続された第１導電型の第４のトランジスタと、
   前記第１、第２の接続ノードと接地間に挿入接続され、ゲートに前記入力信号が相補的に供給される第２導電型の第５、第６のトランジスタと、
   前記第１の接続ノードに接続された出力端と、
   前記第３、第４のトランジスタのバックゲートに接続され、前記第３、第４のトランジスタがオフ状態のとき、前記第３、第４のトランジスタのバックゲートに一定電圧を供給する第１導電型の第７、第８のトランジスタと
   を具備することを特徴とするレベルシフト回路。
2. 前記第１、第２のトランジスタの電流通路の一端と前記第２の電圧が供給されるノードとの間に接続され、ゲートに前記入力信号が相補的に供給される第２導電型の第９、第１０のトランジスタをさらに具備することを特徴とする請求項１記載のレベルシフト回路。
3. 電流通路の一端に入力信号のハイレベルに対応する第１の電圧より高い第２の電圧が供給され、ゲートと電流通路の他端が互いに交差接続された第１導電型の第１、第２のトランジスタと、
   前記第１のトランジスタの電流通路の他端と、前記第１のトランジスタの電流通路の他端と前記第２のトランジスタのゲートとが接続された第１の接続ノードとの間に挿入され、ゲートに一定電圧が供給され、電流通路の一端と基板が接続された第１導電型の第３のトランジスタと、
   前記第２のトランジスタの電流通路の他端と、前記第２のトランジスタの電流通路の他端と前記第１のトランジスタのゲートとが接続された第２の接続ノードとの間に挿入され、ゲートに一定電圧が供給され、電流通路の一端と基板が接続された第１導電型の第４のトランジスタと、
   前記第１、第２の接続ノードと接地間に挿入接続され、ゲートに前記入力信号が相補的に供給される第２導電型の第５、第６のトランジスタと、
   前記第１の接続ノードに接続された出力端と、
   電流通路の一端及びゲートに前記一定電圧が供給され、電流通路の他端が前記第３、第４のトランジスタのバックゲートに接続された第２導電型の第７、第８のトランジスタと
   を具備することを特徴とするレベルシフト回路。
4. 前記第１、第２のトランジスタの電流通路の一端と前記第２の電圧が供給されるノードとの間に接続され、前記入力信号が相補的に供給される第２導電型の第９、第１０のトランジスタをさらに具備することを特徴とする請求項３記載のレベルシフト回路。

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