JP7109755B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、詳しくはリバースエンジニアリングからの半導体装置の保護技術に関する。
近年、半導体装置の不当なリバースエンジニアリングが増えてきている。リバースエンジニアリングの手法として、半導体装置が実装されたチップ表面からの光学的解析だけでなく、配線層を１層ずつ剥離して撮影し、得られた画像を重ね合わせ、ソフトウェアツールで配線情報を抽出し回路図を再現する技術も用いられている。
リバースエンジニアリングを防止するための様々な方法が提案されている（例えば、特許文献１～９参照）。リバースエンジニアリングを防ぐために、例えば配線層に工夫を施したり、配線層よりも下層にある拡散層やバルクを利用したりすることにより、トランジスタの特性や接続情報を変えて、配線層を読み取るだけでは機能を再現できないようにする方法が提案されている。また、例えば、特許文献１には、ゲートをフローティング状態にしてトランジスタを使用し、トランジスタの特性ばらつきによる出力電圧の差を利用して信号を生成することで、リバースエンジニアリングによって半導体装置を再現することを困難にする技術が提案されている。
米国特許第９４３７５５５号明細書 特開平６－１６３５３９号公報 特開平９－９２７２７号公報 米国特許第６１１７７６２号明細書 米国特許第６９７９６０６号明細書 米国特許第７１２８２７１号明細書 米国特許第９３３７１５６号明細書 特表２００４－５１８２７３号公報 特開２０１４－１３５３８６号公報
しかしながら、前述した特許文献１に記載の技術では、以下のような問題がある。ゲートがフローティング状態であるために、電源電圧からグランドへ無駄な消費電流が流れるとともに、クロストーク等でノイズが入ると電圧変動が起こって動作や消費電流が安定しない。また、複数のトランジスタによって発生する出力電圧は、２値化された電圧ではなく連続したアナログ量になるため、それを受けるコンパレータには高精度のアナログ特性が要求され、消費電流やサイズが大きくなる。このような消費電流やサイズの制約によって、１チップ上に搭載できる個数に制約が発生する。また、リバースエンジニアリングを防止する他の方法においては、特殊なプロセスが必要になり、プロセス開発期間やコストが増加するといった問題がある。本発明の目的は、リバースエンジニアリングによる半導体装置の再現を困難にする半導体装置を提供することである。
本発明に係る半導体装置は、第１の電圧を供給する信号線と前記第１の電圧より低い第２の電圧を供給する信号線との間に直列に接続されるとともに、それぞれのゲートに所定の電圧が供給される第１のトランジスタ及び第２のトランジスタを有し、前記第１のトランジスタと前記第２のトランジスタの接続点の電圧を出力する、複数の第１の信号出力回路と、前記第１の電圧を供給する信号線と前記第２の電圧を供給する信号線との間に直列に接続されるとともに、それぞれのゲートに所定の電圧が供給される第３のトランジスタ及び第４のトランジスタを有し、前記第３のトランジスタは前記第１のトランジスタと同じレイアウトで特性が異なり、前記第４のトランジスタは前記第２のトランジスタと同じレイアウトで特性が異なり、前記第３のトランジスタと前記第４のトランジスタの接続点の電圧を出力する、複数の第２の信号出力回路とを含み、前記第１の電圧は電源電圧であり、前記第２の電圧は基準電圧であり、前記第１のトランジスタ及び前記第３のトランジスタが前記第１の電圧を供給する信号線に接続されており、前記第１のトランジスタと前記第３のトランジスタとはしきい値電圧が異なり、前記第２のトランジスタと前記第４のトランジスタとはしきい値電圧が異なり、前記第１のトランジスタのしきい値電圧が前記電源電圧より高く、前記第１のトランジスタ及び前記第２のトランジスタが、ゲートが前記第１の電圧を供給する信号線に接続されるＮ型トランジスタである前記第１の信号出力回路と、前記第４のトランジスタのしきい値電圧が前記電源電圧より高く、前記第３のトランジスタ及び前記第４のトランジスタが、ゲートが前記第１の電圧を供給する信号線に接続されるＮ型トランジスタである前記第２の信号出力回路とを含むことを特徴とする。
本発明に係る半導体装置は、第１の電圧を供給する信号線と前記第１の電圧より低い第２の電圧を供給する信号線との間に直列に接続されるとともに、それぞれのゲートに所定の電圧が供給される第１のトランジスタ及び第２のトランジスタを有し、前記第１のトランジスタと前記第２のトランジスタの接続点の電圧を出力する、複数の第１の信号出力回路と、前記第１の電圧を供給する信号線と前記第２の電圧を供給する信号線との間に直列に接続されるとともに、それぞれのゲートに所定の電圧が供給される第３のトランジスタ及び第４のトランジスタを有し、前記第３のトランジスタは前記第１のトランジスタと同じレイアウトで特性が異なり、前記第４のトランジスタは前記第２のトランジスタと同じレイアウトで特性が異なり、前記第３のトランジスタと前記第４のトランジスタの接続点の電圧を出力する、複数の第２の信号出力回路とを含み、前記第１の電圧は電源電圧であり、前記第２の電圧は基準電圧であり、前記第１のトランジスタ及び前記第３のトランジスタが前記第１の電圧を供給する信号線に接続されており、前記第１のトランジスタと前記第３のトランジスタとはしきい値電圧が異なり、前記第２のトランジスタと前記第４のトランジスタとはしきい値電圧が異なり、前記第１のトランジスタのしきい値電圧が（前記第２の電圧－前記第１の電圧）の値より低く、前記第１のトランジスタ及び前記第２のトランジスタが、ゲートが前記第２の電圧を供給する信号線に接続されるＰ型トランジスタである前記第１の信号出力回路と、前記第４のトランジスタのしきい値電圧が（前記第２の電圧－前記第１の電圧）の値より低く、前記第３のトランジスタ及び前記第４のトランジスタが、ゲートが前記第２の電圧を供給する信号線に接続されるＰ型トランジスタである前記第２の信号出力回路とを含むことを特徴とする。
本発明によれば、リバースエンジニアリングによる半導体装置の再現を困難にする半導体装置を提供することができる。
第１の実施形態における半導体装置の例を示す図である。 第２の実施形態における半導体装置の例を示す図である。 第３の実施形態における半導体装置の例を示す図である。 第４の実施形態における半導体装置の例を示す図である。 第５の実施形態における半導体装置の例を示す図である。 第６の実施形態における半導体装置の例を示す図である。 第７の実施形態における半導体装置の例を示す図である。 本実施形態における半導体装置の適用例を示す図である。
以下、本発明の実施形態を図面に基づいて説明する。
（第１の実施形態）
本発明の第１の実施形態について説明する。第１の実施形態における半導体装置は、図１（Ａ）及び図１（Ｂ）に示すような信号出力回路を複数有する。図１（Ａ）及び図１（Ｂ）は、第１の実施形態における半導体装置が有する信号出力回路の例を示す図である。図１（Ａ）に示す第１の信号出力回路は、Ｎ型ＭＯＳトランジスタＭＮ１０１、ＭＮ１０２、ＭＮ１０３、ＭＮ１０４、及び増幅部１１を有する。
電源電圧ＶＤＤを供給する信号線と基準電圧ＧＮＤを供給する信号線との間に、電源電圧ＶＤＤを供給する信号線側から２つのＮ型ＭＯＳトランジスタＭＮ１０１、ＭＮ１０２が、この順で直列に接続され、２つのＮ型ＭＯＳトランジスタＭＮ１０１、ＭＮ１０２の接続点の電圧が信号ＳＩＮＡとして出力される。Ｎ型ＭＯＳトランジスタＭＮ１０１、ＭＮ１０２は、ゲートが電源電圧ＶＤＤを供給する信号線に接続され、バックゲートが基準電圧ＧＮＤを供給する信号線に接続される。
また、電源電圧ＶＤＤを供給する信号線と基準電圧ＧＮＤを供給する信号線との間に、電源電圧ＶＤＤを供給する信号線側から２つのＮ型ＭＯＳトランジスタＭＮ１０３、ＭＮ１０４が、この順で直列に接続され、２つのＮ型ＭＯＳトランジスタＭＮ１０３、ＭＮ１０４の接続点の電圧が信号ＳＩＮＢとして出力される。Ｎ型ＭＯＳトランジスタＭＮ１０３、ＭＮ１０４は、ゲートが電源電圧ＶＤＤを供給する信号線に接続され、バックゲートが基準電圧ＧＮＤを供給する信号線に接続される。
増幅部１１は、入力端子ＩＮＡに信号ＳＩＮＡが入力されるとともに、入力端子ＩＮＢに信号ＳＩＮＢが入力される。増幅部１１は、入力される信号ＳＩＮＡ及び信号ＳＩＮＢの電圧に基づいて、出力端子ＯＵＴから出力信号ＳＯＵＴとして、電源電圧ＶＤＤレベルの‘１’の信号又は基準電圧ＧＮＤレベルの‘０’の信号を出力する。本実施形態では一例として、Ｐ型ＭＯＳトランジスタＭＰ１１、ＭＰ１２及びＮ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２を有するレベルシフタ（レベルシフト回路）により増幅部１１の機能を実現する。増幅部１１としてレベルシフタ（レベルシフト回路）を用いることで余計な貫通電流が流れることを防止することができ、消費電流を低減することができる。
電源電圧ＶＤＤを供給する信号線と基準電圧ＧＮＤを供給する信号線との間に、電源電圧ＶＤＤを供給する信号線側からＰ型ＭＯＳトランジスタＭＰ１１とＮ型ＭＯＳトランジスタＭＮ１１とが、この順で直列に接続される。また、電源電圧ＶＤＤを供給する信号線と基準電圧ＧＮＤを供給する信号線との間に、電源電圧ＶＤＤを供給する信号線側からＰ型ＭＯＳトランジスタＭＰ１２とＮ型ＭＯＳトランジスタＭＮ１２とが、この順で直列に接続される。
Ｎ型ＭＯＳトランジスタＭＮ１１のゲートには信号ＳＩＮＡが入力され、Ｎ型ＭＯＳトランジスタＭＮ１２のゲートには信号ＳＩＮＢが入力される。また、Ｐ型ＭＯＳトランジスタＭＰ１１のゲートがＰ型ＭＯＳトランジスタＭＰ１２とＮ型ＭＯＳトランジスタＭＮ１２との接続点に接続され、Ｐ型ＭＯＳトランジスタＭＰ１２のゲートがＰ型ＭＯＳトランジスタＭＰ１１とＮ型ＭＯＳトランジスタＭＮ１１との接続点に接続される。Ｐ型ＭＯＳトランジスタＭＰ１２とＮ型ＭＯＳトランジスタＭＮ１２との接続点の電圧が出力信号ＳＯＵＴとして出力される。
ここで、Ｎ型ＭＯＳトランジスタＭＮ１０１、ＭＮ１０４のしきい値電圧は、同じ電圧とし、電源電圧ＶＤＤよりも高い値である。また、Ｎ型ＭＯＳトランジスタＭＮ１０２、ＭＮ１０３のしきい値電圧は、同じ電圧とし、一般的（標準的）なしきい値電圧（例えば＋０．５Ｖ程度）である。トランジスタのしきい値電圧の制御は、チャネルに対するドープ量を変えるチャネルインプラントドーピング制御、ゲート酸化膜の厚さを変えるゲート酸化膜厚制御、バックゲート効果を利用するためのバックゲート電圧制御等により実現することが可能である。なお、図示において、（ＨＶＴ）を付記して記載したものが高いしきい値電圧を持つトランジスタであることを示す（以下の実施形態においても同様）。
また、２つのＮ型ＭＯＳトランジスタＭＮ１０１、ＭＮ１０２のレイアウトと、２つのＮ型ＭＯＳトランジスタＭＮ１０３、ＭＮ１０４のレイアウトとは、それらに係る配線も含めて同じ形状になっている。すなわち、Ｎ型ＭＯＳトランジスタＭＮ１０１、ＭＮ１０３のレイアウト及び配線の形状が同じであり、Ｎ型ＭＯＳトランジスタＭＮ１０２、ＭＮ１０４のレイアウト及び配線の形状が同じである。例えば、Ｎ型ＭＯＳトランジスタＭＮ１０１、ＭＮ１０３のゲート長及びゲート幅は同じであり、Ｎ型ＭＯＳトランジスタＭＮ１０２、ＭＮ１０４のゲート長及びゲート幅は同じである。
このようにＮ型ＭＯＳトランジスタＭＮ１０１、ＭＮ１０３のレイアウト及び配線の形状を同じにしているため、電源電圧ＶＤＤよりも高いしきい値のトランジスタがどちらであるかは外見上では区別がつかない。同様に、Ｎ型ＭＯＳトランジスタＭＮ１０２、ＭＮ１０４のレイアウト及び配線の形状を同じにしているため、電源電圧ＶＤＤよりも高いしきい値のトランジスタがどちらであるかは外見上では区別がつかない。
図１（Ａ）に示したように接続された回路では、電源電圧ＶＤＤよりも高いしきい値電圧のＮ型ＭＯＳトランジスタＭＮ１０１、ＭＮ１０４はオフ状態になり、一般的（標準的）なしきい値電圧のＮ型ＭＯＳトランジスタＭＮ１０２、ＭＮ１０３はオン状態になる。したがって、Ｎ型ＭＯＳトランジスタＭＮ１０１、ＭＮ１０２の接続点の電圧（信号ＳＩＮＡ）は、ほぼ基準電圧ＧＮＤになり、Ｎ型ＭＯＳトランジスタＭＮ１０３、ＭＮ１０４の接続点の電圧（信号ＳＩＮＢ）は、電源電圧ＶＤＤよりＮ型ＭＯＳトランジスタＭＮ１０３のしきい値ＶＴＨ分低い（ＶＤＤ－ＶＴＨ）になる。
このとき、増幅部（レベルシフタ）１１では、Ｐ型ＭＯＳトランジスタＭＰ１１及びＮ型ＭＯＳトランジスタＭＮ１２はオン状態になり、Ｐ型ＭＯＳトランジスタＭＰ１２及びＮ型ＭＯＳトランジスタＭＮ１１はオフ状態になる。したがって、図１（Ａ）に示した回路は、出力信号ＳＯＵＴとして、基準電圧ＧＮＤレベルの‘０’の信号を出力する。
次に、図１（Ｂ）に示す第２の信号出力回路は、Ｎ型ＭＯＳトランジスタＭＮ１０５、ＭＮ１０６、ＭＮ１０７、ＭＮ１０８、及び増幅部１１を有する。なお、図１（Ｂ）において、図１（Ａ）に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。
電源電圧ＶＤＤを供給する信号線と基準電圧ＧＮＤを供給する信号線との間に、電源電圧ＶＤＤを供給する信号線側から２つのＮ型ＭＯＳトランジスタＭＮ１０５、ＭＮ１０６が、この順で直列に接続され、２つのＮ型ＭＯＳトランジスタＭＮ１０５、ＭＮ１０６の接続点の電圧が信号ＳＩＮＡとして出力される。Ｎ型ＭＯＳトランジスタＭＮ１０５、ＭＮ１０６は、ゲートが電源電圧ＶＤＤを供給する信号線に接続され、バックゲートが基準電圧ＧＮＤを供給する信号線に接続される。
また、電源電圧ＶＤＤを供給する信号線と基準電圧ＧＮＤを供給する信号線との間に、電源電圧ＶＤＤを供給する信号線側から２つのＮ型ＭＯＳトランジスタＭＮ１０７、ＭＮ１０８が、この順で直列に接続され、２つのＮ型ＭＯＳトランジスタＭＮ１０７、ＭＮ１０８の接続点の電圧が信号ＳＩＮＢとして出力される。Ｎ型ＭＯＳトランジスタＭＮ１０７、ＭＮ１０８は、ゲートが電源電圧ＶＤＤを供給する信号線に接続され、バックゲートが基準電圧ＧＮＤを供給する信号線に接続される。
ここで、Ｎ型ＭＯＳトランジスタＭＮ１０６、ＭＮ１０７のしきい値電圧は、同じ電圧とし、電源電圧ＶＤＤよりも高い値である。また、Ｎ型ＭＯＳトランジスタＭＮ１０５、ＭＮ１０８のしきい値電圧は、同じ電圧とし、一般的（標準的）なしきい値電圧である。すなわち、信号ＳＩＮＡを出力する２つのＮ型ＭＯＳトランジスタ、及び信号ＳＩＮＢを出力する２つのＮ型ＭＯＳトランジスタのそれぞれについて、トランジスタの配置を入れ替えたものであり、信号ＳＩＮＡ、ＳＩＮＢを出力する回路構成が、図１（Ａ）に示したものとは逆になっている。
なお、２つのＮ型ＭＯＳトランジスタＭＮ１０５、ＭＮ１０６のレイアウトと、２つのＮ型ＭＯＳトランジスタＭＮ１０７、ＭＮ１０８のレイアウトとは、それらに係る配線も含めて同じ形状になっている。Ｎ型ＭＯＳトランジスタＭＮ１０５、ＭＮ１０７のレイアウト及び配線の形状が同じであり、Ｎ型ＭＯＳトランジスタＭＮ１０６、ＭＮ１０８のレイアウト及び配線の形状が同じである。したがって、Ｎ型ＭＯＳトランジスタＭＮ１０５、ＭＮ１０７において、電源電圧ＶＤＤよりも高いしきい値のトランジスタがどちらであるかは外見上では区別がつかず、Ｎ型ＭＯＳトランジスタＭＮ１０６、ＭＮ１０８において、電源電圧ＶＤＤよりも高いしきい値のトランジスタがどちらであるかは外見上では区別がつかない。
図１（Ｂ）に示したように接続された回路では、電源電圧ＶＤＤよりも高いしきい値電圧のＮ型ＭＯＳトランジスタＭＮ１０６、ＭＮ１０７はオフ状態になり、一般的（標準的）なしきい値電圧のＮ型ＭＯＳトランジスタＭＮ１０５、ＭＮ１０８はオン状態になる。したがって、Ｎ型ＭＯＳトランジスタＭＮ１０５、ＭＮ１０６の接続点の電圧（信号ＳＩＮＡ）は、電源電圧ＶＤＤよりＮ型ＭＯＳトランジスタＭＮ１０５のしきい値ＶＴＨ分低い（ＶＤＤ－ＶＴＨ）になり、Ｎ型ＭＯＳトランジスタＭＮ１０７、ＭＮ１０８の接続点の電圧（信号ＳＩＮＢ）は、ほぼ基準電圧ＧＮＤになる。
このとき、増幅部（レベルシフタ）１１では、Ｐ型ＭＯＳトランジスタＭＰ１１及びＮ型ＭＯＳトランジスタＭＮ１２はオフ状態になり、Ｐ型ＭＯＳトランジスタＭＰ１２及びＮ型ＭＯＳトランジスタＭＮ１１はオン状態になる。したがって、図１（Ｂ）に示した回路は、出力信号ＳＯＵＴとして、電源電圧ＶＤＤレベルの‘１’の信号を出力する。
以上のように、特性の異なるトランジスタを用い、レイアウト及び配線の形状は同じであるが、異なる機能を実現する２つの信号出力回路を用い、その２つの信号出力回路からの信号に応じて出力信号のレベルが決まる。これにより、レイアウトから回路図を読み取るだけでは動作を再現することができず、リバースエンジニアリングによる半導体装置の再現を困難にすることができる。
また、図１（Ａ）及び図１（Ｂ）に示したように、サイズは４入力ＮＡＮＤと同等の８トランジスタで実現することができ、半導体チップ上の自動配置配線エリアの中に多数個の信号出力回路を搭載することができる。本実施形態における信号出力回路を半導体チップ上に多数個搭載した場合、リバースエンジニアリングする際には、これらの信号出力回路のすべての機能（出力状態）を判明する必要があるが、ＦＩＢやプローブを用いた手法では、搭載されたすべての信号出力回路について解析するのは非常に困難であり現実的ではない。
仮に、１層ずつ剥離して撮影することにより自動配置配線エリアでのトランジスタレベルでの回路図が判明したとしても各信号出力回路の出力状態が不明となる。各信号出力回路の出力状態を判明する方法として、すべての信号出力回路のそれぞれに‘０’又は‘１’の出力を割り当ててシミュレーションを実行し推定することが考えられるが、信号出力回路の数の２のべき乗通りのシミュレーションを実行する必要がある。例えば、本実施形態における信号出力回路を１００個搭載した場合には、２100＝１．２６×１０30という天文学的な数字となり、シミュレーションにより推定することは非常に困難であり、リバースエンジニアリングによる半導体装置の再現を困難にすることができる。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。第２の実施形態における半導体装置は、第１の実施形態において電源電圧ＶＤＤを供給する信号線と基準電圧ＧＮＤを供給する信号線との間に直列に接続される２つのＮ型ＭＯＳトランジスタを、２つのＰ型ＭＯＳトランジスタとしたものである。
第２の実施形態における半導体装置は、図２（Ａ）及び図２（Ｂ）に示すような信号出力回路を複数有する。図２（Ａ）及び図２（Ｂ）は、第２の実施形態における半導体装置が有する信号出力回路の例を示す図である。図２（Ａ）に示す第１の信号出力回路は、Ｐ型ＭＯＳトランジスタＭＰ２０１、ＭＰ２０２、ＭＰ２０３、ＭＰ２０４、及び増幅部２１を有する。
電源電圧ＶＤＤを供給する信号線と基準電圧ＧＮＤを供給する信号線との間に、電源電圧ＶＤＤを供給する信号線側から２つのＰ型ＭＯＳトランジスタＭＰ２０１、ＭＰ２０２が、この順で直列に接続され、２つのＰ型ＭＯＳトランジスタＭＰ２０１、ＭＰ２０２の接続点の電圧が信号ＳＩＮＡとして出力される。Ｐ型ＭＯＳトランジスタＭＰ２０１、ＭＰ２０２は、ゲートが基準電圧ＧＮＤを供給する信号線に接続され、バックゲートが電源電圧ＶＤＤを供給する信号線に接続される。
また、電源電圧ＶＤＤを供給する信号線と基準電圧ＧＮＤを供給する信号線との間に、電源電圧ＶＤＤを供給する信号線側から２つのＰ型ＭＯＳトランジスタＭＰ２０３、ＭＰ２０４が、この順で直列に接続され、２つのＰ型ＭＯＳトランジスタＭＰ２０３、ＭＰ２０４の接続点の電圧が信号ＳＩＮＢとして出力される。Ｐ型ＭＯＳトランジスタＭＰ２０３、ＭＰ２０４は、ゲートが基準電圧ＧＮＤを供給する信号線に接続され、バックゲートが電源電圧ＶＤＤを供給する信号線に接続される。
増幅部２１は、入力端子ＩＮＡに信号ＳＩＮＡが入力されるとともに、入力端子ＩＮＢに信号ＳＩＮＢが入力される。増幅部２１は、入力される信号ＳＩＮＡ及び信号ＳＩＮＢの電圧に基づいて、出力端子ＯＵＴから出力信号ＳＯＵＴとして、電源電圧ＶＤＤレベルの‘１’の信号又は基準電圧ＧＮＤレベルの‘０’の信号を出力する。本実施形態では一例として、Ｐ型ＭＯＳトランジスタＭＰ２１、ＭＰ２２及びＮ型ＭＯＳトランジスタＭＮ２１、ＭＮ２２を有するレベルシフタ（レベルシフト回路）により増幅部２１の機能を実現する。
電源電圧ＶＤＤを供給する信号線と基準電圧ＧＮＤを供給する信号線との間に、電源電圧ＶＤＤを供給する信号線側からＰ型ＭＯＳトランジスタＭＰ２１とＮ型ＭＯＳトランジスタＭＮ２１とが、この順で直列に接続される。また、電源電圧ＶＤＤを供給する信号線と基準電圧ＧＮＤを供給する信号線との間に、電源電圧ＶＤＤを供給する信号線側からＰ型ＭＯＳトランジスタＭＰ２２とＮ型ＭＯＳトランジスタＭＮ２２とが、この順で直列に接続される。
Ｐ型ＭＯＳトランジスタＭＰ２１のゲートには信号ＳＩＮＡが入力され、Ｐ型ＭＯＳトランジスタＭＰ２２のゲートには信号ＳＩＮＢが入力される。また、Ｎ型ＭＯＳトランジスタＭＮ２１のゲートがＰ型ＭＯＳトランジスタＭＰ２２とＮ型ＭＯＳトランジスタＭＮ２２との接続点に接続され、Ｎ型ＭＯＳトランジスタＭＮ２２のゲートがＰ型ＭＯＳトランジスタＭＰ２１とＮ型ＭＯＳトランジスタＭＮ２１との接続点に接続される。Ｐ型ＭＯＳトランジスタＭＰ２２とＮ型ＭＯＳトランジスタＭＮ２２との接続点の電圧が出力信号ＳＯＵＴとして出力される。
ここで、Ｐ型ＭＯＳトランジスタＭＰ２０１、ＭＰ２０４のしきい値電圧は、同じ電圧とし、（基準電圧ＧＮＤ－電源電圧ＶＤＤ）の値よりも低い値である。また、Ｐ型ＭＯＳトランジスタＭＰ２０２、ＭＰ２０３のしきい値電圧は、同じ電圧とし、一般的（標準的）なしきい値電圧である。トランジスタのしきい値電圧の制御は、第１の実施形態と同様に、チャネルインプラントドーピング制御、ゲート酸化膜厚制御、バックゲート電圧制御等により実現することが可能である。
また、２つのＰ型ＭＯＳトランジスタＭＰ２０１、ＭＰ２０２のレイアウトと、２つのＰ型ＭＯＳトランジスタＭＰ２０３、ＭＰ２０４のレイアウトとは、それらに係る配線も含めて同じ形状になっている。すなわち、Ｐ型ＭＯＳトランジスタＭＰ２０１、ＭＰ２０３のレイアウト及び配線の形状が同じであり、Ｐ型ＭＯＳトランジスタＭＰ２０２、ＭＰ２０４のレイアウト及び配線の形状が同じである。例えば、Ｐ型ＭＯＳトランジスタＭＰ２０１、ＭＰ２０３のゲート長及びゲート幅は同じであり、Ｐ型ＭＯＳトランジスタＭＰ２０２、ＭＰ２０４のゲート長及びゲート幅は同じである。
このようにＰ型ＭＯＳトランジスタＭＰ２０１、ＭＰ２０３のレイアウト及び配線の形状を同じにしているため、（基準電圧ＧＮＤ－電源電圧ＶＤＤ）の値よりも低いしきい値のトランジスタがどちらであるかは外見上では区別がつかない。同様に、Ｐ型ＭＯＳトランジスタＭＰ２０２、ＭＰ２０４のレイアウト及び配線の形状を同じにしているため、（基準電圧ＧＮＤ－電源電圧ＶＤＤ）の値よりも低いしきい値のトランジスタがどちらであるかは外見上では区別がつかない。
図２（Ａ）に示したように接続された回路では、（基準電圧ＧＮＤ－電源電圧ＶＤＤ）の値よりも低いしきい値電圧のＰ型ＭＯＳトランジスタＭＰ２０１、ＭＰ２０４はオフ状態になり、一般的（標準的）なしきい値電圧のＰ型ＭＯＳトランジスタＭＰ２０２、ＭＰ２０３はオン状態になる。したがって、Ｐ型ＭＯＳトランジスタＭＰ２０１、ＭＰ２０２の接続点の電圧（信号ＳＩＮＡ）は、基準電圧ＧＮＤよりＰ型ＭＯＳトランジスタＭＰ２０２のしきい値ＶＴＨの絶対値分高い（ＧＮＤ＋｜ＶＴＨ｜）となり、Ｐ型ＭＯＳトランジスタＭＰ２０３、ＭＰ２０４の接続点の電圧（信号ＳＩＮＢ）は、ほぼ電源電圧ＶＤＤになる。
このとき、増幅部（レベルシフタ）２１では、Ｐ型ＭＯＳトランジスタＭＰ２１及びＮ型ＭＯＳトランジスタＭＮ２２はオン状態になり、Ｐ型ＭＯＳトランジスタＭＰ２２及びＮ型ＭＯＳトランジスタＭＮ２１はオフ状態になる。したがって、図２（Ａ）に示した回路は、出力信号ＳＯＵＴとして、基準電圧ＧＮＤレベルの‘０’の信号を出力する。
次に、図２（Ｂ）に示す第２の信号出力回路は、Ｐ型ＭＯＳトランジスタＭＰ２０５、ＭＰ２０６、ＭＰ２０７、ＭＰ２０８、及び増幅部２１を有する。なお、図２（Ｂ）において、図２（Ａ）に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。
電源電圧ＶＤＤを供給する信号線と基準電圧ＧＮＤを供給する信号線との間に、電源電圧ＶＤＤを供給する信号線側から２つのＰ型ＭＯＳトランジスタＭＰ２０５、ＭＰ２０６が、この順で直列に接続され、２つのＰ型ＭＯＳトランジスタＭＰ２０５、ＭＰ２０６の接続点の電圧が信号ＳＩＮＡとして出力される。Ｐ型ＭＯＳトランジスタＭＰ２０５、ＭＰ２０６は、ゲートが基準電圧ＧＮＤを供給する信号線に接続され、バックゲートが電源電圧ＶＤＤを供給する信号線に接続される。
また、電源電圧ＶＤＤを供給する信号線と基準電圧ＧＮＤを供給する信号線との間に、電源電圧ＶＤＤを供給する信号線側から２つのＰ型ＭＯＳトランジスタＭＰ２０７、ＭＰ２０８が、この順で直列に接続され、２つのＰ型ＭＯＳトランジスタＭＰ２０７、ＭＰ２０８の接続点の電圧が信号ＳＩＮＢとして出力される。Ｐ型ＭＯＳトランジスタＭＰ２０７、ＭＰ２０８は、ゲートが基準電圧ＧＮＤを供給する信号線に接続され、バックゲートが電源電圧ＶＤＤを供給する信号線に接続される。
ここで、Ｐ型ＭＯＳトランジスタＭＰ２０６、ＭＰ２０７のしきい値電圧は、同じ電圧とし、（基準電圧ＧＮＤ－電源電圧ＶＤＤ）の値よりも低い値である。また、Ｐ型ＭＯＳトランジスタＭＰ２０５、ＭＰ２０８のしきい値電圧は、同じ電圧とし、一般的（標準的）なしきい値電圧である。すなわち、信号ＳＩＮＡを出力する２つのＰ型ＭＯＳトランジスタ、及び信号ＳＩＮＢを出力する２つのＰ型ＭＯＳトランジスタのそれぞれについて、トランジスタの配置を入れ替えたものであり、信号ＳＩＮＡ、ＳＩＮＢを出力する回路構成が、図２（Ａ）に示したものとは逆になっている。
なお、２つのＰ型ＭＯＳトランジスタＭＰ２０５、ＭＰ２０６のレイアウトと、２つのＰ型ＭＯＳトランジスタＭＰ２０７、ＭＰ２０８のレイアウトとは、それらに係る配線も含めて同じ形状になっている。Ｐ型ＭＯＳトランジスタＭＰ２０５、ＭＰ２０７のレイアウト及び配線の形状が同じであり、Ｐ型ＭＯＳトランジスタＭＰ２０６、ＭＰ２０８のレイアウト及び配線の形状が同じである。したがって、Ｐ型ＭＯＳトランジスタＭＰ２０５、ＭＰ２０７において、（基準電圧ＧＮＤ－電源電圧ＶＤＤ）の値よりも低いしきい値のトランジスタがどちらであるかは外見上では区別がつかず、Ｐ型ＭＯＳトランジスタＭＰ２０６、ＭＰ２０８において、（基準電圧ＧＮＤ－電源電圧ＶＤＤ）の値よりも低いしきい値のトランジスタがどちらであるかは外見上では区別がつかない。
図２（Ｂ）に示したように接続された回路では、（基準電圧ＧＮＤ－電源電圧ＶＤＤ）の値よりも低いしきい値電圧のＰ型ＭＯＳトランジスタＭＰ２０６、ＭＰ２０７はオフ状態になり、一般的（標準的）なしきい値電圧のＰ型ＭＯＳトランジスタＭＰ２０５、ＭＰ２０８はオン状態になる。したがって、Ｐ型ＭＯＳトランジスタＭＰ２０５、ＭＰ２０６の接続点の電圧（信号ＳＩＮＡ）は、ほぼ電源電圧ＶＤＤになり、Ｐ型ＭＯＳトランジスタＭＰ２０７、ＭＰ２０８の接続点の電圧（信号ＳＩＮＢ）は、基準電圧ＧＮＤよりＰ型ＭＯＳトランジスタＭＰ２０８のしきい値ＶＴＨの絶対値分高い（ＧＮＤ＋｜ＶＴＨ｜）になる。
このとき、増幅部（レベルシフタ）２１では、Ｐ型ＭＯＳトランジスタＭＰ２１及びＮ型ＭＯＳトランジスタＭＮ２２はオフ状態になり、Ｐ型ＭＯＳトランジスタＭＰ２２及びＮ型ＭＯＳトランジスタＭＮ２１はオン状態になる。したがって、図２（Ｂ）に示した回路は、出力信号ＳＯＵＴとして、電源電圧ＶＤＤレベルの‘１’の信号を出力する。
以上のように、Ｎ型ＭＯＳトランジスタに替えてＰ型ＭＯＳトランジスタを用いた第２の実施形態においても、第１の実施形態と同様の効果が得られ、リバースエンジニアリングによる半導体装置の再現を困難にすることができる。
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。第３の実施形態は、第１の実施形態において電源電圧ＶＤＤを供給する信号線と基準電圧ＧＮＤを供給する信号線との間に直列に接続される２つのＮ型ＭＯＳトランジスタを、電源電圧ＶＤＤよりも低い電圧を供給する信号線と基準電圧ＧＮＤを供給する信号線との間に直列に接続するようにしたものである。
第３の実施形態における半導体装置は、図３（Ａ）及び図３（Ｂ）に示すような信号出力回路を複数有する。図３（Ａ）及び図３（Ｂ）は、第３の実施形態における半導体装置が有する信号出力回路の例を示す図である。図３（Ａ）に示す第１の信号出力回路は、Ｎ型ＭＯＳトランジスタＭＮ３０１、ＭＮ３０２、ＭＮ３０３、ＭＮ３０４、ＭＮ３０５及び増幅部１１を有する。
Ｎ型トランジスタＭＮ３０５は、一般的（標準的）なしきい値電圧を持つトランジスタであり、電源電圧ＶＤＤを供給する信号線と電源電圧ＶＤＤよりも低い電圧を供給する信号線との間に接続されるとともに、ゲートが電源電圧ＶＤＤを供給する信号線に接続される。すなわち、Ｎ型トランジスタＭＮ３０５は、電源電圧ＶＤＤを供給する信号線に対してダイオード接続されている。したがって、電源電圧ＶＤＤよりも低い電圧を供給する信号線の電圧は、電源電圧ＶＤＤよりもＮ型トランジスタＭＮ３０５のしきい値電圧ＶＴＨ分低い（ＶＤＤ－ＶＴＨ）となる。
Ｎ型ＭＯＳトランジスタＭＮ３０１、ＭＮ３０２、ＭＮ３０３、ＭＮ３０４及び増幅部１１は、図１（Ａ）に示したＮ型ＭＯＳトランジスタＭＮ１０１、ＭＮ１０２、ＭＮ１０３、ＭＮ１０４及び増幅部１１とそれぞれ同様である。
ただし、本実施形態では、２つのＮ型ＭＯＳトランジスタＭＮ３０１、ＭＮ３０２は、電圧（ＶＤＤ－ＶＴＨ）を供給する信号線と基準電圧ＧＮＤを供給する信号線との間に直列に接続される。同様に、２つのＮ型ＭＯＳトランジスタＭＮ３０３、ＭＮ３０４は、電圧（ＶＤＤ－ＶＴＨ）を供給する信号線と基準電圧ＧＮＤを供給する信号線との間に直列に接続される。また、Ｎ型ＭＯＳトランジスタＭＮ３０１、ＭＮ３０２、ＭＮ３０３、ＭＮ３０４のゲートは、電圧（ＶＤＤ－ＶＴＨ）を供給する信号線に接続される。
図３（Ａ）に示したように接続された回路では、Ｎ型ＭＯＳトランジスタＭＮ３０１、ＭＮ３０４はオフ状態になり、Ｎ型ＭＯＳトランジスタＭＮ３０２、ＭＮ３０３はオン状態になる。したがって、Ｎ型ＭＯＳトランジスタＭＮ３０１、ＭＮ３０２の接続点の電圧（信号ＳＩＮＡ）は、ほぼ基準電圧ＧＮＤになり、Ｎ型ＭＯＳトランジスタＭＮ３０３、ＭＮ３０４の接続点の電圧（信号ＳＩＮＢ）は、電圧（ＶＤＤ－ＶＴＨ）よりＮ型ＭＯＳトランジスタＭＮ３０３のしきい値ＶＴＨ分低い（ＶＤＤ－２ＶＴＨ）になる。したがって、図３（Ａ）に示した回路は、出力信号ＳＯＵＴとして、基準電圧ＧＮＤレベルの‘０’の信号を出力する。
次に、図３（Ｂ）に示す第２の信号出力回路は、Ｎ型ＭＯＳトランジスタＭＮ３０６、ＭＮ３０７、ＭＮ３０８、ＭＮ３０９、ＭＮ３１０、及び増幅部１１を有する。
Ｎ型トランジスタＭＮ３１０は、一般的（標準的）なしきい値電圧を持つトランジスタであり、電源電圧ＶＤＤを供給する信号線と電源電圧ＶＤＤよりも低い電圧を供給する信号線との間に接続されるとともに、ゲートが電源電圧ＶＤＤを供給する信号線に接続される。すなわち、Ｎ型トランジスタＭＮ３１０は、電源電圧ＶＤＤを供給する信号線に対してダイオード接続されている。したがって、電源電圧ＶＤＤよりも低い電圧を供給する信号線の電圧は、電源電圧ＶＤＤよりもＮ型トランジスタＭＮ３１０のしきい値電圧ＶＴＨ分低い（ＶＤＤ－ＶＴＨ）となる。
Ｎ型ＭＯＳトランジスタＭＮ３０６、ＭＮ３０７、ＭＮ３０８、ＭＮ３０９及び増幅部１１は、図１（Ｂ）に示したＮ型ＭＯＳトランジスタＭＮ１０５、ＭＮ１０６、ＭＮ１０７、ＭＮ１０８及び増幅部１１とそれぞれ同様である。
ただし、本実施形態では、２つのＮ型ＭＯＳトランジスタＭＮ３０６、ＭＮ３０７は、電圧（ＶＤＤ－ＶＴＨ）を供給する信号線と基準電圧ＧＮＤを供給する信号線との間に直列に接続される。同様に、２つのＮ型ＭＯＳトランジスタＭＮ３０８、ＭＮ３０９は、電圧（ＶＤＤ－ＶＴＨ）を供給する信号線と基準電圧ＧＮＤを供給する信号線との間に直列に接続される。また、Ｎ型ＭＯＳトランジスタＭＮ３０６、ＭＮ３０７、ＭＮ３０８、ＭＮ３０９のゲートは、電圧（ＶＤＤ－ＶＴＨ）を供給する信号線に接続される。
図３（Ｂ）に示したように接続された回路では、Ｎ型ＭＯＳトランジスタＭＮ３０７、ＭＮ３０８はオフ状態になり、Ｎ型ＭＯＳトランジスタＭＮ３０６、ＭＮ３０９はオン状態になる。したがって、Ｎ型ＭＯＳトランジスタＭＮ３０６、ＭＮ３０７の接続点の電圧（信号ＳＩＮＡ）は、電圧（ＶＤＤ－ＶＴＨ）よりＮ型ＭＯＳトランジスタＭＮ３０６のしきい値ＶＴＨ分低い（ＶＤＤ－２ＶＴＨ）になり、Ｎ型ＭＯＳトランジスタＭＮ３０８、ＭＮ３０９の接続点の電圧（信号ＳＩＮＢ）は、ほぼ基準電圧ＧＮＤになる。したがって、図３（Ｂ）に示した回路は、出力信号ＳＯＵＴとして、電源電圧ＶＤＤレベルの‘１’の信号を出力する。
以上のように、電源電圧ＶＤＤ側にダイオード接続されたＮ型ＭＯＳトランジスタを設け、このＮ型ＭＯＳトランジスタにより得られる電源電圧ＶＤＤよりも低い電圧を供給する信号線と基準電圧ＧＮＤを供給する信号線との間に２つのＮ型ＭＯＳトランジスタを直列に接続する第３の実施形態においても、第１の実施形態と同様の効果が得られ、リバースエンジニアリングによる半導体装置の再現を困難にすることができる。また、第３の実施形態は、第１の実施形態において電源電圧を下げているのと同等であるので、消費電力を低減することができる。
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。
第４の実施形態における半導体装置は、図４（Ａ）及び図４（Ｂ）に示すような信号出力回路を複数有する。図４（Ａ）及び図４（Ｂ）は、第４の実施形態における半導体装置が有する信号出力回路の例を示す図である。図４（Ａ）に示す第１の信号出力回路は、Ｎ型ＭＯＳトランジスタＭＮ４０１、ＭＮ４０２、ＭＮ４０３、ＭＮ４０４及び増幅部１１を有する。Ｎ型ＭＯＳトランジスタＭＮ４０１、ＭＮ４０２、ＭＮ４０３、ＭＮ４０４及び増幅部１１は、図１（Ａ）に示したＮ型ＭＯＳトランジスタＭＮ１０１、ＭＮ１０２、ＭＮ１０３、ＭＮ１０４及び増幅部１１とそれぞれ同様である。
ただし、本実施形態では、Ｎ型ＭＯＳトランジスタＭＮ４０１のゲートが電圧ＶＤＤを供給する信号線に接続され、Ｎ型ＭＯＳトランジスタＭＮ４０２のゲートが２つのＮ型ＭＯＳトランジスタＭＮ４０１、ＭＮ４０２の接続点に接続される。また、Ｎ型ＭＯＳトランジスタＭＮ４０３のゲートが電圧ＶＤＤを供給する信号線に接続され、Ｎ型ＭＯＳトランジスタＭＮ４０４のゲートが２つのＮ型ＭＯＳトランジスタＭＮ４０３、ＭＮ４０４の接続点に接続される。つまり、Ｎ型ＭＯＳトランジスタＭＮ４０１、ＭＮ４０２、ＭＮ４０３、ＭＮ４０４のそれぞれはダイオード接続されている。
図４（Ａ）に示したように接続された回路では、Ｎ型ＭＯＳトランジスタＭＮ４０１、ＭＮ４０４はオフ状態になり、Ｎ型ＭＯＳトランジスタＭＮ４０２、ＭＮ４０３はオン状態になる。したがって、Ｎ型ＭＯＳトランジスタＭＮ４０１、ＭＮ４０２の接続点の電圧（信号ＳＩＮＡ）は、基準電圧ＧＮＤよりＮ型ＭＯＳトランジスタＭＮ４０２のしきい値ＶＴＨ分高い（ＧＮＤ＋ＶＴＨ）になり、Ｎ型ＭＯＳトランジスタＭＮ４０３、ＭＮ４０４の接続点の電圧（信号ＳＩＮＢ）は、電源電圧ＶＤＤよりＮ型ＭＯＳトランジスタＭＮ４０３のしきい値ＶＴＨ分低い（ＶＤＤ－ＶＴＨ）になる。したがって、図４（Ａ）に示した回路は、出力信号ＳＯＵＴとして、基準電圧ＧＮＤレベルの‘０’の信号を出力する。
次に、図４（Ｂ）に示す第２の信号出力回路は、Ｎ型ＭＯＳトランジスタＭＮ４０５、ＭＮ４０６、ＭＮ４０７、ＭＮ４０８、及び増幅部１１を有する。Ｎ型ＭＯＳトランジスタＭＮ４０５、ＭＮ４０６、ＭＮ４０７、ＭＮ４０８及び増幅部１１は、図１（Ｂ）に示したＮ型ＭＯＳトランジスタＭＮ１０５、ＭＮ１０６、ＭＮ１０７、ＭＮ１０８及び増幅部１１とそれぞれ同様である。
ただし、本実施形態では、Ｎ型ＭＯＳトランジスタＭＮ４０５のゲートが電圧ＶＤＤを供給する信号線に接続され、Ｎ型ＭＯＳトランジスタＭＮ４０６のゲートが２つのＮ型ＭＯＳトランジスタＭＮ４０５、ＭＮ４０６の接続点に接続される。また、Ｎ型ＭＯＳトランジスタＭＮ４０７のゲートが電圧ＶＤＤを供給する信号線に接続され、Ｎ型ＭＯＳトランジスタＭＮ４０８のゲートが２つのＮ型ＭＯＳトランジスタＭＮ４０７、ＭＮ４０８の接続点に接続される。つまり、Ｎ型ＭＯＳトランジスタＭＮ４０５、ＭＮ４０６、ＭＮ４０７、ＭＮ４０８のそれぞれはダイオード接続されている。
図４（Ｂ）に示したように接続された回路では、Ｎ型ＭＯＳトランジスタＭＮ４０６、ＭＮ４０７はオフ状態になり、Ｎ型ＭＯＳトランジスタＭＮ４０５、ＭＮ４０８はオン状態になる。したがって、Ｎ型ＭＯＳトランジスタＭＮ４０５、ＭＮ４０６の接続点の電圧（信号ＳＩＮＡ）は、電源電圧ＶＤＤよりＮ型ＭＯＳトランジスタＭＮ４０５のしきい値ＶＴＨ分低い（ＶＤＤ－ＶＴＨ）になり、Ｎ型ＭＯＳトランジスタＭＮ４０７、ＭＮ４０８の接続点の電圧（信号ＳＩＮＢ）は、基準電圧ＧＮＤよりＮ型ＭＯＳトランジスタＭＮ４０８のしきい値ＶＴＨ分高い（ＧＮＤ＋ＶＴＨ）になる。したがって、図４（Ｂ）に示した回路は、出力信号ＳＯＵＴとして、電源電圧ＶＤＤレベルの‘１’の信号を出力する。
以上説明した第４の実施形態によれば、第１の実施形態と同様の効果が得られ、リバースエンジニアリングによる半導体装置の再現を困難にすることができるとともに、消費電力を低減することができる。
なお、前述した第３の実施形態及び第４の実施形態では、Ｎ型ＭＯＳトランジスタを用いた例を示したが、Ｐ型ＭＯＳトランジスタを用いて実現することも可能である。この場合には、第２の実施形態に準じて接続を変更すればよく、リバースエンジニアリングによる半導体装置の再現を困難にすることができるとともに、消費電力を低減することができるという同様の効果が得られる。
（第５の実施形態）
次に、本発明の第５の実施形態について説明する。
第５の実施形態における半導体装置は、図５（Ａ）及び図５（Ｂ）に示すような信号出力回路を複数有する。図５（Ａ）及び図５（Ｂ）は、第５の実施形態における半導体装置が有する信号出力回路の例を示す図である。図５（Ａ）に示す第１の信号出力回路は、デプレッション型のＮ型ＭＯＳトランジスタＭＮ５０１と、エンハンスメント型のＮ型ＭＯＳトランジスタＭＮ５０２とを有する。
電源電圧ＶＤＤを供給する信号線と基準電圧ＧＮＤを供給する信号線との間に、電源電圧ＶＤＤを供給する信号線側からＮ型ＭＯＳトランジスタＭＮ５０１、ＭＮ５０２が、この順で直列に接続され、Ｎ型ＭＯＳトランジスタＭＮ５０１、ＭＮ５０２の接続点の電圧が出力信号ＳＯＵＴとして出力される。Ｎ型ＭＯＳトランジスタＭＮ５０１のゲートがＮ型ＭＯＳトランジスタＭＮ５０１、ＭＮ５０２の接続点に接続され、Ｎ型ＭＯＳトランジスタＭＮ５０２のゲートが基準電圧ＧＮＤを供給する信号線に接続される。すなわち、Ｎ型ＭＯＳトランジスタＭＮ５０１、ＭＮ５０２はダイオード接続されている。また、Ｎ型ＭＯＳトランジスタＭＮ５０１、ＭＮ５０２のバックゲートが基準電圧ＧＮＤを供給する信号線に接続される。
図５（Ａ）に示したように接続された回路では、デプレッション型のＮ型ＭＯＳトランジスタＭＮ５０１がオン状態になり、エンハンスメント型のＮ型ＭＯＳトランジスタＭＮ５０２がオフ状態となる。したがって、図５（Ａ）に示した回路は、出力信号ＳＯＵＴとして、電源電圧ＶＤＤレベルの‘１’の信号を出力する。
次に、図５（Ｂ）に示す第２の信号出力回路は、エンハンスメント型のＮ型ＭＯＳトランジスタＭＮ５０３と、デプレッション型のＮ型ＭＯＳトランジスタＭＮ５０４とを有する。ここで、Ｎ型ＭＯＳトランジスタＭＮ５０３は、Ｎ型ＭＯＳトランジスタＭＮ５０１とレイアウト及び配線の形状が同じであり、Ｎ型ＭＯＳトランジスタＭＮ５０４は、Ｎ型ＭＯＳトランジスタＭＮ５０２とレイアウト及び配線の形状が同じである。
電源電圧ＶＤＤを供給する信号線と基準電圧ＧＮＤを供給する信号線との間に、電源電圧ＶＤＤを供給する信号線側からＮ型ＭＯＳトランジスタＭＮ５０３、ＭＮ５０４が、この順で直列に接続され、Ｎ型ＭＯＳトランジスタＭＮ５０３、ＭＮ５０４の接続点の電圧が出力信号ＳＯＵＴとして出力される。Ｎ型ＭＯＳトランジスタＭＮ５０３のゲートがＮ型ＭＯＳトランジスタＭＮ５０３、ＭＮ５０４の接続点に接続され、Ｎ型ＭＯＳトランジスタＭＮ５０４のゲートが基準電圧ＧＮＤを供給する信号線に接続される。すなわち、Ｎ型ＭＯＳトランジスタＭＮ５０３、ＭＮ５０４はダイオード接続されている。また、Ｎ型ＭＯＳトランジスタＭＮ５０３、ＭＮ５０４のバックゲートが基準電圧ＧＮＤを供給する信号線に接続される。
図５（Ｂ）に示した回路では、デプレッション型のＮ型ＭＯＳトランジスタＭＮ５０４がオン状態になり、エンハンスメント型のＮ型ＭＯＳトランジスタＭＮ５０３がオフ状態となる。したがって、図５（Ｂ）に示した回路は、出力信号ＳＯＵＴとして、基準電圧ＧＮＤレベルの‘０’の信号を出力する。なお、第５の実施形態における半導体装置が有する信号出力回路では、Ｎ型ＭＯＳトランジスタＭＮ５０１、ＭＮ５０２の接続点の電圧、及びＮ型ＭＯＳトランジスタＭＮ５０３、ＭＮ５０４の接続点の電圧は、電源電圧ＶＤＤレベル又は基準電圧ＧＮＤレベルになるので増幅部は不要である。
以上のように、レイアウト及び配線の形状は同じであるが特性の異なるトランジスタを用いることで、レイアウトから回路図を読み取るだけでは動作を再現することができず、リバースエンジニアリングによる半導体装置の再現を困難にすることができる。また、第５の実施形態における半導体装置が有する信号出力回路は、図１（Ａ）及び図１（Ｂ）に示したような信号出力回路と比較して構成するトランジスタ数が少なく増幅部も不要であるので、実装に要する面積を小さくすることができ、半導体チップ上の自動配置配線エリアの中に、より多数の信号出力回路を搭載することが可能となる。したがって、リバースエンジニアリングによる半導体装置の再現をさらに困難にすることができる。また、電流もほとんど流れないので消費電力も低減することができる。
（第６の実施形態）
次に、本発明の第６の実施形態について説明する。第６の実施形態は、第５の実施形態におけるＮ型ＭＯＳトランジスタに替えてＰ型ＭＯＳトランジスタを用いるものである。
第６の実施形態における半導体装置は、図６（Ａ）及び図６（Ｂ）に示すような信号出力回路を複数有する。図６（Ａ）及び図６（Ｂ）は、第６の実施形態における半導体装置が有する信号出力回路の例を示す図である。図６（Ａ）に示す第１の信号出力回路は、デプレッション型のＰ型ＭＯＳトランジスタＭＰ６０１と、エンハンスメント型のＰ型ＭＯＳトランジスタＭＰ６０２とを有する。
電源電圧ＶＤＤを供給する信号線と基準電圧ＧＮＤを供給する信号線との間に、電源電圧ＶＤＤを供給する信号線側からＰ型ＭＯＳトランジスタＭＰ６０１、ＭＰ６０２が、この順で直列に接続され、Ｐ型ＭＯＳトランジスタＭＰ６０１、ＭＰ６０２の接続点の電圧が出力信号ＳＯＵＴとして出力される。Ｐ型ＭＯＳトランジスタＭＰ６０１のゲートが電源電圧ＶＤＤを供給する信号線に接続され、Ｐ型ＭＯＳトランジスタＭＰ６０２のゲートがＰ型ＭＯＳトランジスタＭＰ６０１、ＭＰ６０２の接続点に接続される。すなわち、Ｐ型ＭＯＳトランジスタＭＰ６０１、ＭＰ６０２はダイオード接続されている。また、Ｐ型ＭＯＳトランジスタＭＰ６０１、ＭＰ６０２のバックゲートが電源電圧ＶＤＤを供給する信号線に接続される。
図６（Ａ）に示したように接続された回路では、デプレッション型のＰ型ＭＯＳトランジスタＭＰ６０１がオン状態になり、エンハンスメント型のＰ型ＭＯＳトランジスタＭＰ６０２がオフ状態となる。したがって、図６（Ａ）に示した回路は、出力信号ＳＯＵＴとして、電源電圧ＶＤＤレベルの‘１’の信号を出力する。
次に、図６（Ｂ）に示す第２の信号出力回路は、エンハンスメント型のＰ型ＭＯＳトランジスタＭＰ６０３と、デプレッション型のＰ型ＭＯＳトランジスタＭＰ６０４とを有する。ここで、Ｐ型ＭＯＳトランジスタＭＰ６０３は、Ｐ型ＭＯＳトランジスタＭＰ６０１とレイアウト及び配線の形状が同じであり、Ｐ型ＭＯＳトランジスタＭＰ６０４は、Ｐ型ＭＯＳトランジスタＭＰ６０２とレイアウト及び配線の形状が同じである。
電源電圧ＶＤＤを供給する信号線と基準電圧ＧＮＤを供給する信号線との間に、電源電圧ＶＤＤを供給する信号線側からＰ型ＭＯＳトランジスタＭＰ６０３、ＭＰ６０４が、この順で直列に接続され、Ｐ型ＭＯＳトランジスタＭＰ６０３、ＭＰ６０４の接続点の電圧が出力信号ＳＯＵＴとして出力される。Ｐ型ＭＯＳトランジスタＭＰ６０３のゲートが電源電圧ＶＤＤを供給する信号線に接続され、Ｐ型ＭＯＳトランジスタＭＰ６０４のゲートがＰ型ＭＯＳトランジスタＭＰ６０３、ＭＰ６０４の接続点に接続される。すなわち、Ｐ型ＭＯＳトランジスタＭＰ６０３、ＭＰ６０４はダイオード接続されている。また、Ｐ型ＭＯＳトランジスタＭＰ６０３、ＭＰ６０４のバックゲートが電源電圧ＶＤＤを供給する信号線に接続される。
図６（Ｂ）に示したように接続された回路では、デプレッション型のＰ型ＭＯＳトランジスタＭＰ６０４がオン状態になり、エンハンスメント型のＰ型ＭＯＳトランジスタＭＰ６０３がオフ状態となる。したがって、図６（Ｂ）に示した回路は、出力信号ＳＯＵＴとして、基準電圧ＧＮＤレベルの‘０’の信号を出力する。なお、第６の実施形態においても、Ｐ型ＭＯＳトランジスタＭＰ６０１、ＭＰ６０２の接続点の電圧、及びＰ型ＭＯＳトランジスタＭＰ６０３、ＭＰ６０４の接続点の電圧は、電源電圧ＶＤＤレベル又は基準電圧ＧＮＤレベルになるので増幅部は不要である。
以上のように、Ｎ型ＭＯＳトランジスタに替えてＰ型ＭＯＳトランジスタを用いた第６の実施形態においても、第５の実施形態と同様の効果が得られ、リバースエンジニアリングによる半導体装置の再現を困難にすることができ、また消費電力も低減することができる。
（第７の実施形態）
次に、本発明の第７の実施形態について説明する。
第７の実施形態における半導体装置は、図７（Ａ）及び図７（Ｂ）に示すような信号出力回路を複数有する。図７（Ａ）及び図７（Ｂ）は、第７の実施形態における半導体装置が有する信号出力回路の例を示す図である。図７（Ａ）に示す第１の信号出力回路は、Ｐ型ＭＯＳトランジスタＭＰ７０１と、Ｎ型ＭＯＳトランジスタＭＮ７０１とを有する。ここで、Ｐ型ＭＯＳトランジスタＭＰ７０１とＮ型ＭＯＳトランジスタＭＮ７０１とは耐圧が異なっており、図７（Ａ）に示す例ではＮ型ＭＯＳトランジスタＭＮ７０１が高耐圧のトランジスタであるとする。
電源電圧ＶＤＤを供給する信号線と基準電圧ＧＮＤを供給する信号線との間に、電源電圧ＶＤＤを供給する信号線側からＰ型ＭＯＳトランジスタＭＰ７０１とＮ型ＭＯＳトランジスタＭＮ７０１とが、この順で直列に接続され、Ｐ型ＭＯＳトランジスタＭＰ７０１とＮ型ＭＯＳトランジスタＭＮ７０１との接続点の電圧が出力信号ＳＯＵＴとして出力される。Ｐ型ＭＯＳトランジスタＭＰ７０１は、ゲートが基準電圧ＧＮＤを供給する信号線に接続され、バックゲートが電源電圧ＶＤＤを供給する信号線に接続される。また、Ｎ型ＭＯＳトランジスタＭＮ７０１は、ゲートが電源電圧ＶＤＤを供給する信号線に接続され、バックゲートが基準電圧ＧＮＤを供給する信号線に接続される。図７（Ａ）に示した回路は、出力信号ＳＯＵＴとして電源電圧ＶＤＤに近い高い電圧ＶＨの信号を出力する。
次に、図７（Ｂ）に示す第２の信号出力回路は、Ｐ型ＭＯＳトランジスタＭＰ７０２と、Ｎ型ＭＯＳトランジスタＭＮ７０２とを有する。Ｐ型ＭＯＳトランジスタＭＰ７０２とＮ型ＭＯＳトランジスタＭＮ７０２とは耐圧が異なっており、図７（Ａ）に示した例とは逆に、図７（Ｂ）に示す例ではＰ型ＭＯＳトランジスタＭＰ７０２が高耐圧のトランジスタであるとする。ここで、Ｐ型ＭＯＳトランジスタＭＰ７０２は、Ｐ型ＭＯＳトランジスタＭＰ７０１とレイアウト及び配線の形状が同じであり、Ｎ型ＭＯＳトランジスタＭＮ７０２は、Ｎ型ＭＯＳトランジスタＭＮ７０１とレイアウト及び配線の形状が同じである。
電源電圧ＶＤＤを供給する信号線と基準電圧ＧＮＤを供給する信号線との間に、電源電圧ＶＤＤを供給する信号線側からＰ型ＭＯＳトランジスタＭＰ７０２とＮ型ＭＯＳトランジスタＭＮ７０２とが、この順で直列に接続され、Ｐ型ＭＯＳトランジスタＭＰ７０２とＮ型ＭＯＳトランジスタＭＮ７０２との接続点の電圧が出力信号ＳＯＵＴとして出力される。Ｐ型ＭＯＳトランジスタＭＰ７０２は、ゲートが基準電圧ＧＮＤを供給する信号線に接続され、バックゲートが電源電圧ＶＤＤを供給する信号線に接続される。また、Ｎ型ＭＯＳトランジスタＭＮ７０２は、ゲートが電源電圧ＶＤＤを供給する信号線に接続され、バックゲートが基準電圧ＧＮＤを供給する信号線に接続される。図７（Ｂ）に示した回路は、出力信号ＳＯＵＴとして基準電圧ＧＮＤに近い低い電圧ＶＬの信号を出力する。
以上のように、レイアウト及び配線の形状は同じであるが耐圧が異なるトランジスタを用いることで、レイアウトから回路図を読み取るだけでは動作を再現することができず、リバースエンジニアリングによる半導体装置の再現を困難にすることができる。また、第７の実施形態における信号出力回路は、構成するトランジスタ数が少なく、半導体チップ上の自動配置配線エリアの中に、より多数の信号出力回路を搭載することが可能となる。したがって、リバースエンジニアリングによる半導体装置の再現をさらに困難にすることができる。
なお、前述した第１～第７の実施形態を適宜組み合わせた実施形態も可能であり、それらの実施形態も本発明の実施形態に含まれる。
（その他の実施形態）
図８は、本実施形態における半導体装置の適用例を示す図である。図８において、１００は、本実施形態における半導体装置を含む半導体チップである。半導体チップ１００において、各種の論理処理を行う論理処理回路部１１０に対して、複数個の信号出力回路１２０の出力が接続される。論理処理回路部１１０は、信号出力回路１２０の出力を用いて一部又は全部の論理処理を行うことで、論理処理回路部１１０における入力と出力との関係は、信号出力回路１２０の出力状態にも依存する。前述したように、リバースエンジニアリングにより本実施形態における信号出力回路１２０の出力状態を判明することは困難であり、論理処理回路部１１０における入力と出力との関係を解析することも困難となり、半導体チップの不正コピー等を防止することが可能となる。
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
１１、２１ 増幅部
１００ 半導体装置（半導体チップ）
１１０ 論理処理回路部
１２０ 信号出力回路
ＭＮｘｘｘ Ｎ型ＭＯＳトランジスタ
ＭＰｘｘｘ Ｐ型ＭＯＳトランジスタ

Claims (7)

  1. 第１の電圧を供給する信号線と前記第１の電圧より低い第２の電圧を供給する信号線との間に直列に接続されるとともに、それぞれのゲートに所定の電圧が供給される第１のトランジスタ及び第２のトランジスタを有し、前記第１のトランジスタと前記第２のトランジスタの接続点の電圧を出力する、複数の第１の信号出力回路と、
    前記第１の電圧を供給する信号線と前記第２の電圧を供給する信号線との間に直列に接続されるとともに、それぞれのゲートに所定の電圧が供給される第３のトランジスタ及び第４のトランジスタを有し、前記第３のトランジスタは前記第１のトランジスタと同じレイアウトで特性が異なり、前記第４のトランジスタは前記第２のトランジスタと同じレイアウトで特性が異なり、前記第３のトランジスタと前記第４のトランジスタの接続点の電圧を出力する、複数の第２の信号出力回路とを含み、
    前記第１の電圧は電源電圧であり、
    前記第２の電圧は基準電圧であり、
    前記第１のトランジスタ及び前記第３のトランジスタが前記第１の電圧を供給する信号線に接続されており、前記第１のトランジスタと前記第３のトランジスタとはしきい値電圧が異なり、前記第２のトランジスタと前記第４のトランジスタとはしきい値電圧が異なり、
    前記第１のトランジスタのしきい値電圧が前記電源電圧より高く、前記第１のトランジスタ及び前記第２のトランジスタが、ゲートが前記第１の電圧を供給する信号線に接続されるＮ型トランジスタである前記第１の信号出力回路と、
    前記第４のトランジスタのしきい値電圧が前記電源電圧より高く、前記第３のトランジスタ及び前記第４のトランジスタが、ゲートが前記第１の電圧を供給する信号線に接続されるＮ型トランジスタである前記第２の信号出力回路とを含むことを特徴とする半導体装置。
  2. 前記第１の電圧を供給する信号線と第３の電圧を供給する信号線との間にダイオード接続されたＮ型トランジスタを有し、
    前記第１のトランジスタ及び前記第２のトランジスタが前記第３の電圧を供給する信号線と前記第２の電圧を供給する信号線との間に直列に接続され、
    前記第３のトランジスタ及び前記第４のトランジスタが前記第３の電圧を供給する信号線と前記第２の電圧を供給する信号線との間に直列に接続されることを特徴とする請求項１記載の半導体装置。
  3. 前記第１のトランジスタのしきい値電圧が（前記第２の電圧－前記第１の電圧）の値より低く、前記第１のトランジスタ及び前記第２のトランジスタが、ゲートが前記第２の電圧を供給する信号線に接続されるＰ型トランジスタである前記第１の信号出力回路と、
    前記第４のトランジスタのしきい値電圧が（前記第２の電圧－前記第１の電圧）の値より低く、前記第３のトランジスタ及び前記第４のトランジスタが、ゲートが前記第２の電圧を供給する信号線に接続されるＰ型トランジスタである前記第２の信号出力回路とを含むことを特徴とする請求項１又は２記載の半導体装置。
  4. 第１の電圧を供給する信号線と前記第１の電圧より低い第２の電圧を供給する信号線との間に直列に接続されるとともに、それぞれのゲートに所定の電圧が供給される第１のトランジスタ及び第２のトランジスタを有し、前記第１のトランジスタと前記第２のトランジスタの接続点の電圧を出力する、複数の第１の信号出力回路と、
    前記第１の電圧を供給する信号線と前記第２の電圧を供給する信号線との間に直列に接続されるとともに、それぞれのゲートに所定の電圧が供給される第３のトランジスタ及び第４のトランジスタを有し、前記第３のトランジスタは前記第１のトランジスタと同じレイアウトで特性が異なり、前記第４のトランジスタは前記第２のトランジスタと同じレイアウトで特性が異なり、前記第３のトランジスタと前記第４のトランジスタの接続点の電圧を出力する、複数の第２の信号出力回路とを含み、
    前記第１の電圧は電源電圧であり、
    前記第２の電圧は基準電圧であり、
    前記第１のトランジスタ及び前記第３のトランジスタが前記第１の電圧を供給する信号線に接続されており、前記第１のトランジスタと前記第３のトランジスタとはしきい値電圧が異なり、前記第２のトランジスタと前記第４のトランジスタとはしきい値電圧が異なり、
    前記第１のトランジスタのしきい値電圧が（前記第２の電圧－前記第１の電圧）の値より低く、前記第１のトランジスタ及び前記第２のトランジスタが、ゲートが前記第２の電圧を供給する信号線に接続されるＰ型トランジスタである前記第１の信号出力回路と、
    前記第４のトランジスタのしきい値電圧が（前記第２の電圧－前記第１の電圧）の値より低く、前記第３のトランジスタ及び前記第４のトランジスタが、ゲートが前記第２の電圧を供給する信号線に接続されるＰ型トランジスタである前記第２の信号出力回路とを含むことを特徴とする半導体装置。
  5. 前記第１のトランジスタ及び前記第２のトランジスタのそれぞれがダイオード接続された前記第１の信号出力回路と、
    前記第３のトランジスタ及び前記第４のトランジスタのそれぞれがダイオード接続された前記第２の信号出力回路とを含むことを特徴とする請求項１～４の何れか１項に記載の半導体装置。
  6. 前記第１のトランジスタがデプレッション型であり、前記第２のトランジスタがエンハンスメント型である前記第１の信号出力回路と、
    前記第３のトランジスタがエンハンスメント型であり、前記第４のトランジスタがデプレッション型である前記第２の信号出力回路とを含むことを特徴とする請求項１～５の何れか１項に記載の半導体装置。
  7. 前記第１のトランジスタが高耐圧のトランジスタであり、前記第２のトランジスタが前記第１のトランジスタより耐圧が低い低耐圧のトランジスタである前記第１の信号出力回路と、
    前記第３のトランジスタが前記低耐圧のトランジスタであり、前記第４のトランジスタが前記高耐圧のトランジスタである前記第２の信号出力回路とを含むことを特徴とする請求項１～６の何れか１項に記載の半導体装置。
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