JPH09205148A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】不純物注入により、同一形状のレイアウトパタ
ーンからなる論理セルの動作を異ならせ、この機能の異
なる論理セルを複数使用し、回路パターンの上部からの
観察による第三者からの不正な回路コピーを防止する。 【解決手段】この半導体集積回路装置は、半導体基板上
に少なくとも複数のトランジスタ素子を形成し、上記複
数のトランジスタ素子を、予め形成された所定のしきい
値電圧を有するトランジスタ素子６，７と、そのドレイ
ン・ソース間に導電性不純物を注入して上記所定のしき
い値電圧を変化させたトランジスタ素子５，８とで構成
し、当該しきい値電圧に差をつけることにより、同一形
状のセルでありながら機能の異なったセルを形成し、第
三者の盗用を防止するものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば大規模集積
回路(LSI;Large Scale Integrated Circuit)の不正なコ
ピーを防止する対策を施した装置に係り、特にＬＳＩの
回路の配線パターンの観察等による第三者による不正な
コピーを防止することを特徴とする半導体集積回路装置
に関する。

【０００２】

【従来の技術】従来、半導体集積回路装置においては、
第三者による回路パターンの不正コピーが問題となって
おり、この不正コピーを防止するための具体的な解決策
が嘱望され、その為の種々の技術が開発されている。

【０００３】例えば、正当な利用者であるか否かを識別
する識別論理回路を設け、該識別論理回路により正当な
利用者でないと判断された場合には、システム全体を動
作不能状態にする技術や、本来のシステムを正常動作さ
せるのに不必要な冗長論理回路を設けて、正常な回路状
態とは異なるシステムとなるようにして、不正コピーを
防止する技術が提案されている。

【０００４】さらに、ＬＳＩ回路を不透明な膜で覆うこ
とにより、配線パターンの観察による第三者の不正コピ
ーを防止することも行われている。この他、例えばマス
クＲＯＭ(Read Only Memory)では、メモリセル・アレイ
の内容、即ち記憶内容を製造段階で決めて作られたＬＳ
Ｉメモリ、具体的にはメモリセルとしてＭＯＳ(Metal O
xide Semiconductor) トランジスタが有るか無いかで
“１”，“０”が決定される。この場合、ＭＯＳトラン
ジスタをメモリセルアレイ全体に作成しておき、最後の
配線工程でビット線に接続するか否かを各メモリセルに
ついて決めている。従って、配線工程用のマスクのパタ
ーンにより記憶内容が決まる。かかるマスクＲＯＭにお
いて、第三者の不正コピーを防止すべく、ＭＯＳトラン
ジスタの一部にエンハンスメント型トランジスタに代え
てディプレション型トランジスタを混在させることは既
に公知の技術である。

【０００５】

【発明が解決しようとする課題】しかしながら、正当な
利用者であるか否かを識別する識別論理回路を有し、上
記識別論理回路による識別の結果により正常又は非正常
な動作を行うシステムに係る従来技術では、上記識別論
理回路あるいは識別コードのみを解析するだけで、比較
的容易に回路のレイアウトパターンがコピーされしま
う。

【０００６】さらに、ＬＳＩの回路パターンを不透明な
膜で覆うことにより、第三者の不正コピーを防止する従
来技術では、不透明な膜のみ除去すれば、容易に回路パ
ターンのコピーを行うことができる。

【０００７】また、ＬＳＩの回路情報について、不透明
な膜で覆ったり、識別論理回路を設け、その識別結果に
より正常或いは非正常なシステムとなる技術では、共に
解析箇所が限定され、不正なコピーを試みようとする第
三者は比較的容易に配線パターンをコピーすることが可
能であった。

【０００８】本発明は、上記問題に鑑みてなされたもの
で、その目的とするところは、複数のトランジスタ素子
の中にドレイン・ソース間に導電性不純物を注入してし
きい値電圧を変化させたトランジスタ素子を混在させ、
同一形状のセルでありながら機能の異なったセルを形成
し、第三者の盗用を防止することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体集積回路装置では、半導体基板上に
少なくとも複数のトランジスタ素子を形成した半導体集
積回路装置において、上記複数のトランジスタ素子を、
所定のしきい値電圧を有するトランジスタ素子と、その
ドレイン・ソース間に導電性不純物を注入して上記所定
のしきい値電圧を変化させたトランジスタ素子とで構成
し、当該しきい値電圧に差をつけることにより、同一形
状のセルでありながら機能の異なったセルを形成し、第
三者の盗用を防止することを特徴とする。

【００１０】即ち、複数のトランジスタ素子が、所定の
しきい値電圧を有するトランジスタ素子と、そのドレイ
ン・ソース間に導電性不純物を注入して上記所定のしき
い値電圧を変化させたトランジスタ素子とで構成され、
当該しきい値電圧に差がつけられ、同一形状のセルであ
りながら機能の異なったセルが形成され、既存のセルを
本来とは異なった動作がなされる。これにより、第三者
のチップ上部からの観察による不正な回路パターンのコ
ピーが防止されることになる。

【００１１】

【発明の実施の形態】以下、図面を参照して本発明の実
施例について説明する。一般に、論理集積回路（ロジッ
クＩＣ）をＰチャネルトランジスタ、Ｎチャネルトラン
ジスタなどを用いて構成する場合には、エンハンスメン
ト型が主として用いられているが、当該エンハンスメン
ト型のトランジスタのソース・ドレイン間に不純物を注
入してチャネルを形成するだけで、ディプレション型の
トランジスタとすることが可能である。

【００１２】ここで、図２は上記エンハンスメント型及
びディプレション型のＰチャネルトランジスタとＮチャ
ネルトランジスタの特性を示す図である。同図に示され
るように、エンハンスメント型のＰチャネルトランジス
タ、Ｎチャネルトランジスタは、トランジスタがＯＮす
るしきい値電圧Ｖthの絶対値が０よりも大きい。即ち、
電流ＩDSは電圧ＶGSが所定の値以上になったときに流れ
始める。これに対して、ディプレション型のＰチャネル
トランジスタ、Ｎチャネルトランジスタでは、ゲート・
ソース間の電圧ＶGSが“０”でもトランジスタはＯＮ状
態となり、トランジスタのソース、ソレイン間に電流Ｉ
DSが流れる。即ち、例えばディプレション型のＮチャネ
ルトランジスタでは、ゲートに負の電圧を印加すると、
ゲートの下に形成されたチャネル内に正電荷が集り、Ｎ
型のチャネル幅が狭くなり、電流Ｉdsが変化を受ける。

【００１３】本発明は、このような特性に着目して、ト
ランジスタのゲート・ソース間の電圧ＶGSが“０”では
常にＯＦＦの状態となるのエンハンスメント型のＰチャ
ネルトランジスタ，Ｎチャネルトランジスタを複数構成
し、更に、当該エンハンスメント型トランジスタのチャ
ネル部分に不純物を注入することで、上記電圧ＶGSが
“０”でもＯＮするディプレション型のＰチャネルトラ
ンジスタ，Ｎチャネルトランジスタに切り替えて両者を
混在させている。

【００１４】このエンハンスメント型及びディプレショ
ン型のトランジスタは、第三者がチップ上部から観察す
るだけでは、どちらのタイプのトランジスタなのかを判
別することができない。従って、この切り替えを行うか
行わないかによって既存の論理セルを本来の動作とは異
なった動作をさせることができ、チップ上部からの第三
者の観察による不正な回路パターンのコピーを防止する
ことができる。以上が本発明の概略である。

【００１５】次に図１には第１の実施例に係る半導体集
積回路装置の構成を示し説明する。図１（ａ）に示され
るセルでは、Ｐチャネルトランジスタ１のソースは基準
電源に接続されており、ドレインはＰチャネルトランジ
スタ２のソースに接続されている。このＰチャネルトラ
ンジスタ２のドレインはＮチャネルトランジスタ３のド
レインに接続されており、ソースはＮチャネルトランジ
スタ４のドレインに接続されている。このＮチャネルト
ランジスタ４のソースは接地されている。入力端子ＩＮ
１はＰチャネルトランジスタ２とＮチャネルトランジス
タ３のゲートに接続されており、上記Ｐチャネルトラン
ジスタ２のドレインとＮチャネルトランジスタ３のドレ
インの接続端は出力端子ＯＵＴ１に接続されている。
尚、Ｐチャネルトランジスタ１，２、Ｎチャネルトラン
ジスタ３，４は全てエンハンスメント型のトランジスタ
で構成されている。

【００１６】このような構成においては、上記エンハン
スメント型トランジスタ１，４は上記電圧ＶGSが“０”
である為、トランジスタのソース・ドレイン間に電流は
流れず、入力端子ＩＮ１からＬｏｗレベルの信号が入力
された場合、出力端子ＯＵＴ１の信号はＨｉ−Ｚ（フロ
ーティング）となる。さらに、入力端子ＩＮ１からＨｉ
ｇｈレベルの信号が入力された場合も、出力端子ＯＵＴ
１からの出力信号はＨｉ−Ｚとなる。

【００１７】一方、図１（ｂ）に示されるセルでは、Ｐ
チャネルトランジスタ５のソースは基準電源に接続され
ており、ドレインはＰチャネルトランジスタ６のソース
に接続されている。このＰチャネルトランジスタ６のド
レインはＮチャネルトランジスタ７のドレインに接続さ
れており、ソースはＮチャネルトランジスタ８のドレイ
ンに接続されている。このＮチャネルトランジスタ８の
ソースは接地されている。入力端子ＩＮ２はＰチャネル
トランジスタ６とＮチャネルトランジスタ７のゲートに
接続されており、上記Ｐチャネルトランジスタ６のドレ
インとＮチャネルトランジスタ７のドレインの接続端は
出力端子ＯＵＴ２に接続されている。

【００１８】尚、Ｐチャネルトランジスタ５、Ｎチャネ
ルトランジスタ８をそれぞれディプレション型トランジ
スタにて構成し、Ｐチャネルトランジスタ６、Ｎチャネ
ルトランジスタ７をエンハンスメント型で構成してい
る。即ち、図１（ａ）のエンハンスメント型のトランジ
スタ１，４のチャネル部分にディプレション型となる不
純物を注入し、トランジスタ１，４のみを任意にディプ
レション型に変更させたトランジスタ５，８としてい
る。このような構成においては、上記ディプレション型
のトランジスタ５，８は上記電圧ＶGSが“０”であって
もソース・ドレイン間には電流が流れ、インバータセル
として機能する。

【００１９】ここで、図１（ｄ）は、このようなエンハ
ンスメント型とディプレション型の特性の相違を利用し
て構成した回路図である。先ず、インバータセル１１を
図１（ｃ）のセルにて構成し、インバータセル１２を図
１（ａ）に示す構成のエンハンスメント型のセルにて構
成し、インバータセル１３を図１（ｂ）に示す構成のデ
ィプレション型のセルにて構成した場合について考察す
る。入力端子ＩＮ４からＬｏｗレベルの信号を入力した
場合、インバータセル１１の出力はＨｉｇｈレベルとな
り、インバーセル１２の出力はＨｉ−Ｚとなり、インバ
ータセル１２は通常のインバータセルと同様な動作をし
てその出力はＨｉｇｈレベルとなり、結果として出力端
子ＯＵＴ４からの信号はＨｉｇｈレベルとなる。また、
入力端子ＩＮ４からＨｉｇｈレベルの電圧を入力した場
合、前記同様、インバータセル１２の出力はＨｉ−Ｚと
なり、インバータセル１３の出力はＬｏｗレベルとな
り、結果として出力端子ＯＵＴ４からの信号はＬｏｗレ
ベルとなる。従って、この場合、図２の回路は等価的に
一般的なインバータセルの機能を発揮することになる。
尚、入力端子ＩＮ４からの信号に対する出力端子ＯＵＴ
４の信号の状態は図３に示される通りである。

【００２０】これに対して、図１（ｄ）のインバータセ
ル１１を図１（ｃ）のセルにて構成し、インバータセル
１２を図１（ｂ）のディプレション型のセルにて構成
し、インバータセル１３を図１（ａ）のエンハンスメン
ト型のセルにて構成した場合について考察する。入力端
子ＩＮ４からＬｏｗレベルの信号を入力した場合、イン
バータセル１１の出力はＨｉｇｈレベルとなり、インバ
ータセル１２の出力はＬｏｗレベルとなり、インバータ
セル１３の出力はＨｉ−Ｚとなり、結果として出力端子
ＯＵＴ４´からの信号はＬｏｗレベルとなる。また、入
力端子ＩＮ４からＨｉｇｈレベルの信号を入力した場
合、前記同様、インバータセル１２出力はＨｉｇｈレベ
ルとなり、インバータセル１３の出力はＨｉ−Ｚとな
り、結果として出力端子ＯＵＴ４´からの信号はＨｉｇ
ｈレベルとなる。従って、この場合には、図１（ｄ）の
組み合わせ回路は等価的に一般的なインバータセル２段
分に相当することになる。尚、入力端子ＩＮ４からの信
号に対する出力端子ＯＵＴ４´の信号の状態は図３に示
される通りである。

【００２１】以上説明したように、第１の実施例では、
上記原理を利用して、本来インバータ（非インバータ）
として動作するセルの代わりに前記組み合わせ回路を使
用すれば、不正な回路パターンのコピーを試みようとす
る第三者には、本来の動作が反転すべきなのか、正転す
べきなのかが判らず、システムの解析を困難にすること
が可能である。尚、同原理を利用すれば、例えばＮＡＮ
ＤやＡＮＤゲート、ＮＯＲやＯＲゲートなどにも応用が
可能であることは勿論である。

【００２２】次に図４には第２の実施例に係る半導体集
積回路装置として、上記原理を利用したＮＡＮＤゲート
の一般的な回路例を示し説明する。同図に於いて、符号
１４，１５はＰチャネル型トランジスタ、符号１６，１
７はＮチャネル型のトランジスタである。符号１５，１
６のトランジスタをエンハンスメント型のトランジスタ
で、トランジスタ１７をＶGSが“０”より大きいときに
常にＯＮとなるディプレション型トランジスタで構成
し、Ｐチャネルトランジスタ１４をチャネルに注入する
不純物の量により、しきい値電圧の絶対値を高くした、
常にＯＦＦとなるトランジスタで構成すれば、入力端子
ＩＮ６からＨｉｇｈレベル、Ｌｏｗレベルの信号が入力
されても、出力端子ＯＵＴ５の出力信号は何ら影響され
ず、入力端子ＩＮ５の入力信号の反転波形が出力される
ことになる。

【００２３】以上説明したように、第２の実施例に係る
半導体集積回路装置であるＮＡＮＤゲートを使用すれ
ば、上部からの観察だけでは、入力端子ＩＮ６の入力波
形が装置に影響しているものと判断され、第三者による
システムの解析を困難とすることが可能である。

【００２４】以上詳述したように、本発明の半導体集積
回路装置では、半導体基板上にトランジスタ素子を形成
した後、しきい値電圧を変える為の不純物注入にて複数
のトランジスタを形成し、同トランジスタを組み合わせ
て論理を異ならせることが可能なセルを作成すること
で、上部からの観察だけでは回路機能が判らず、不正に
コピーできなくなる効果が得られる。

【００２５】さらに、第三者による不正コピーを防止す
る事により、正当なチップ開発者の利益を長期間守るこ
とができ、仮に第三者が回路解析を実施する場合でも、
特殊技術と多大な時間を必要とすることになる。

【００２６】また、レイアウトパターンとしては同一で
あり、現レイアウトデータを加工して、不純物選択用マ
スク及び工程を追加するのみで対応可能となり、設計期
間や開発コストを最小限に抑えることができる。

【００２７】

【発明の効果】本発明によれば、複数のトランジスタ素
子の中にドレイン・ソース間に導電性不純物を注入して
しきい値電圧を変化させたトランジスタ素子を混在さ
せ、同一形状のセルでありながら機能の異なったセルを
形成し、第三者の盗用を防止することができる半導体集
積回路装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る半導体集積回路装
置の構成を示す図である。

【図２】エンハンスメント型トランジスタとディプレシ
ョン型トランジスタの特性の相違を示す図である。

【図３】第１の実施例の入力・出力信号の様子を示すタ
イミングチャートである。

【図４】第２の実施例に係る半導体集積回路装置の構成
を示す図である。

【符号の説明】

１，２，６，９，１５ エンハンスメント型のＰチャネ
ルトランジスタ ３，４，７，１０，１６ エンハンスメント型のＮチャ
ネルトランジスタ ５，１４ ディプレション型のＰチャネルトランジスタ ８，１７ ディプレション型のＮチャネルトランジスタ １１〜１３ インバータ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に少なくとも複数のトラン
   ジスタ素子を形成した半導体集積回路装置において、 上記複数のトランジスタ素子を、所定のしきい値電圧を
   有するトランジスタ素子と、そのドレイン・ソース間に
   導電性不純物を注入して上記所定のしきい値電圧を変化
   させたトランジスタ素子とで構成し、当該しきい値電圧
   に差をつけることにより、同一形状のセルでありながら
   機能の異なったセルを形成し、第三者の盗用を防止する
   ことを特徴とする半導体集積回路装置。