JPH02237038A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02237038A JPH02237038A JP1057292A JP5729289A JPH02237038A JP H02237038 A JPH02237038 A JP H02237038A JP 1057292 A JP1057292 A JP 1057292A JP 5729289 A JP5729289 A JP 5729289A JP H02237038 A JPH02237038 A JP H02237038A
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- 238000002513 implantation Methods 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 abstract description 10
- 230000015572 biosynthetic process Effects 0.000 abstract description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052796 boron Inorganic materials 0.000 abstract description 2
- 230000002265 prevention Effects 0.000 abstract 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明はMOSデバイスなどに適用して好適な半導体装
置に関する. [従来の技術コ MOSデバイスはデッド・コピー(DEAD COPY
)されることがある.それは、躍微鏡を使用して、その
表面形状を観察・解析し、回路を読み取ることによって
行われる. かかるデッド・コピーを防止する技術として、ROMの
分野ではコア(CORE) ROM技術が知られている
.これは、ドレイン及びソース形成後に所定のMOSト
ランジスタのチャネル領域に不純物をイオン注入し、こ
の所定のMOS}ランジス夕のスレッショルド電圧を高
め、これがトランジスタとして機能しないようにし、デ
ータ(コード)の書き込みを行うとするものである. 確かに、このコアROM技術によれば、動作時における
MOS}ランジスタのオン、オフ状態は表面形状の観察
・解析によっては知ることができない.したがって、デ
ッド・コピーを有効に防止することができる. [発明が解決しようとする課題] しかしながら、かかるコアROM技術においては、デー
タ書き込みのためのイオン注入工程が付加されることに
なり、その分、プロセスが複雑化し、価格の上昇を招く
という問題点があった.本発明は、かかる点にかんがみ
、ROMに限らず、プロセスを複雑化させることなく、
デッド・コピーの防止を図ることができるようにした半
導体装置を提供することを目的とする。
置に関する. [従来の技術コ MOSデバイスはデッド・コピー(DEAD COPY
)されることがある.それは、躍微鏡を使用して、その
表面形状を観察・解析し、回路を読み取ることによって
行われる. かかるデッド・コピーを防止する技術として、ROMの
分野ではコア(CORE) ROM技術が知られている
.これは、ドレイン及びソース形成後に所定のMOSト
ランジスタのチャネル領域に不純物をイオン注入し、こ
の所定のMOS}ランジス夕のスレッショルド電圧を高
め、これがトランジスタとして機能しないようにし、デ
ータ(コード)の書き込みを行うとするものである. 確かに、このコアROM技術によれば、動作時における
MOS}ランジスタのオン、オフ状態は表面形状の観察
・解析によっては知ることができない.したがって、デ
ッド・コピーを有効に防止することができる. [発明が解決しようとする課題] しかしながら、かかるコアROM技術においては、デー
タ書き込みのためのイオン注入工程が付加されることに
なり、その分、プロセスが複雑化し、価格の上昇を招く
という問題点があった.本発明は、かかる点にかんがみ
、ROMに限らず、プロセスを複雑化させることなく、
デッド・コピーの防止を図ることができるようにした半
導体装置を提供することを目的とする。
[課題を解決するための手段]
本発明による半導体装置は、チャネルストッパの注入又
はウェルによって配線又はチャネル領域を形成したもの
である. [作用] チャネルストッパを注入した事実や、ウェルの存在は、
外部からの観察・解析では、これを知ることができない
.したがって、チャネルストッパの注入又はウェルによ
って配線又はチャネル領域を形成する場合には、回路の
読み取りを不可能とする. なお、これらチャネルストッパの注入又はウェルによる
配線又はチャネル領域の形成は、通常工程であるチャネ
ルストップ領域形成工程及びウェル形成工程時に併せて
行うことができる.[実施例] 以下、第1図ないし第5図を参照して、本発明の一実施
例につき、本発明をNウェルCMOSデバイスに適用し
た場合を例にして説明する.第1図は隣接するP9拡散
配線1、2を接続する場合であって、この例では、P+
拡散配線1、2間にチャネルストツパ《ボロンB》をイ
オン注入してチャネルストッパ注入領域3を形成し、こ
のチャネルストッパ注入領域3を介してP+拡散配線1
、2を電気的に接続している. 第2図は隣接するN“拡散配線4、5を接続する場合で
あって、この例では、N+拡散配線4、5間にNウェル
6を形成し、このNウェル6を介してN+拡散配線4、
5を電気的に接続している.第3図は隣接するpMOs
}ランジスタ7、8を接続する場合であって、9、10
、11はそれぞれpMOs}ランジスタフのゲート、ド
レイン、ソース、12、13、14はそれぞれpMOs
トランジスタ8のゲート、ドレイン、ソースである.こ
の例では、pMOs}ランジスタ7のソース11とpM
oSトランジスタ8のドレイン13との間にチャネルス
トッパをイオン注入してチャネルストッパ注入領域15
を形成し、このチャネルストッパ注入領域15を介して
pMOS}ランジスタ7、8を,接続している. 第4図は隣接するnMOs}ランジスタ16、17を接
続する場合であって、18、19、2oはそれぞれnM
Os}ランジスタ16のゲート、ドレイン、ソース、2
1、22、23はそれぞれnMOs}ランジスタ17の
ゲート、ドレイン、ソースである.この例では、nMO
s}ランジスタ16のソース20とnMOs}ランジス
タ17のドレイン22との間にNウェル24を形成し、
このNウェル24を介してnMOs}ランジスタ16、
17を接続している. 第5図はデプリーション型のnMOSトランジスタ25
を形成する場合であって、26、27、28はそれぞれ
nMOs}ランジスタ25のゲート、ドレイン、ソース
である.この例では、チャネル領域にNウェル29を形
成することによってnMOs}ランジスタ25のデプリ
ーション化を図っている. なお、チャネルストッパ注入領域3、15及びNウェル
6、24、29の形成はそれぞれ通常工程であるチャネ
ルストップ領域形成工程及びウェル形成工程時に併せて
行うことができる.また、チャネルストッパ注入領域3
、15及びNウェル6、24、29は表面形状を観察・
解析しただけでは、読み取ることができない.したがっ
て、本実施例によれば、製造プロセスを複雑化すること
なく、デッド・コピーの防止を図ることができる、とい
う効果がある.[発明の効果] 本発明によれば、チャネルストッパの注入又はウェルに
よって配線又はチャネル領域を形成するという構成を採
用しているが、チャネルストッパを注入した事実やウェ
ルの存在は外部からの観察・解析では,これを知ること
ができず、また、これらチャネルストッパの注入又はウ
ェルによる配線又はチャネル領域の形成は、通常工程で
あるチャネルストップ領域形成工程及びウェル形成工程
時に併せて行うことができるので、製造プロセスを複雑
化させることなく、デッド・コピーの防止を図ることが
できる、という効果がある.
はウェルによって配線又はチャネル領域を形成したもの
である. [作用] チャネルストッパを注入した事実や、ウェルの存在は、
外部からの観察・解析では、これを知ることができない
.したがって、チャネルストッパの注入又はウェルによ
って配線又はチャネル領域を形成する場合には、回路の
読み取りを不可能とする. なお、これらチャネルストッパの注入又はウェルによる
配線又はチャネル領域の形成は、通常工程であるチャネ
ルストップ領域形成工程及びウェル形成工程時に併せて
行うことができる.[実施例] 以下、第1図ないし第5図を参照して、本発明の一実施
例につき、本発明をNウェルCMOSデバイスに適用し
た場合を例にして説明する.第1図は隣接するP9拡散
配線1、2を接続する場合であって、この例では、P+
拡散配線1、2間にチャネルストツパ《ボロンB》をイ
オン注入してチャネルストッパ注入領域3を形成し、こ
のチャネルストッパ注入領域3を介してP+拡散配線1
、2を電気的に接続している. 第2図は隣接するN“拡散配線4、5を接続する場合で
あって、この例では、N+拡散配線4、5間にNウェル
6を形成し、このNウェル6を介してN+拡散配線4、
5を電気的に接続している.第3図は隣接するpMOs
}ランジスタ7、8を接続する場合であって、9、10
、11はそれぞれpMOs}ランジスタフのゲート、ド
レイン、ソース、12、13、14はそれぞれpMOs
トランジスタ8のゲート、ドレイン、ソースである.こ
の例では、pMOs}ランジスタ7のソース11とpM
oSトランジスタ8のドレイン13との間にチャネルス
トッパをイオン注入してチャネルストッパ注入領域15
を形成し、このチャネルストッパ注入領域15を介して
pMOS}ランジスタ7、8を,接続している. 第4図は隣接するnMOs}ランジスタ16、17を接
続する場合であって、18、19、2oはそれぞれnM
Os}ランジスタ16のゲート、ドレイン、ソース、2
1、22、23はそれぞれnMOs}ランジスタ17の
ゲート、ドレイン、ソースである.この例では、nMO
s}ランジスタ16のソース20とnMOs}ランジス
タ17のドレイン22との間にNウェル24を形成し、
このNウェル24を介してnMOs}ランジスタ16、
17を接続している. 第5図はデプリーション型のnMOSトランジスタ25
を形成する場合であって、26、27、28はそれぞれ
nMOs}ランジスタ25のゲート、ドレイン、ソース
である.この例では、チャネル領域にNウェル29を形
成することによってnMOs}ランジスタ25のデプリ
ーション化を図っている. なお、チャネルストッパ注入領域3、15及びNウェル
6、24、29の形成はそれぞれ通常工程であるチャネ
ルストップ領域形成工程及びウェル形成工程時に併せて
行うことができる.また、チャネルストッパ注入領域3
、15及びNウェル6、24、29は表面形状を観察・
解析しただけでは、読み取ることができない.したがっ
て、本実施例によれば、製造プロセスを複雑化すること
なく、デッド・コピーの防止を図ることができる、とい
う効果がある.[発明の効果] 本発明によれば、チャネルストッパの注入又はウェルに
よって配線又はチャネル領域を形成するという構成を採
用しているが、チャネルストッパを注入した事実やウェ
ルの存在は外部からの観察・解析では,これを知ること
ができず、また、これらチャネルストッパの注入又はウ
ェルによる配線又はチャネル領域の形成は、通常工程で
あるチャネルストップ領域形成工程及びウェル形成工程
時に併せて行うことができるので、製造プロセスを複雑
化させることなく、デッド・コピーの防止を図ることが
できる、という効果がある.
第1図ないし第5図は本発明の一実施例を示す図であっ
て、第1図はP′″拡散配線間の接続状態を示す平面図
、第2図はN1拡散配線間の接続状態を示す平面図、第
3図はρMOS}ランジスタ間の接続状態を示す平面図
、第4図はnMOs}ランジスタ間の接続状態を示す平
面図、第5図はデプリーション型のnMOs}ランジス
タを示す平面図である. 1、2・・・P″拡散配線 3・・・チャネルストッパ注入領域 4、5・・・Nゝ拡散配線 6・・・Nウェル 7、8・・・pMOs}ランジスタ 15・・・チャネルストッパ注入領域 16、17・・・nMOs}ランジスタ24・・・Nウ
ェル 第1図 第3図 第2図 第4図 第5図
て、第1図はP′″拡散配線間の接続状態を示す平面図
、第2図はN1拡散配線間の接続状態を示す平面図、第
3図はρMOS}ランジスタ間の接続状態を示す平面図
、第4図はnMOs}ランジスタ間の接続状態を示す平
面図、第5図はデプリーション型のnMOs}ランジス
タを示す平面図である. 1、2・・・P″拡散配線 3・・・チャネルストッパ注入領域 4、5・・・Nゝ拡散配線 6・・・Nウェル 7、8・・・pMOs}ランジスタ 15・・・チャネルストッパ注入領域 16、17・・・nMOs}ランジスタ24・・・Nウ
ェル 第1図 第3図 第2図 第4図 第5図
Claims (1)
- チャネルストッパの注入又はウェルによって配線又は
チャネル領域を形成して成る半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1057292A JPH02237038A (ja) | 1989-03-09 | 1989-03-09 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1057292A JPH02237038A (ja) | 1989-03-09 | 1989-03-09 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02237038A true JPH02237038A (ja) | 1990-09-19 |
Family
ID=13051479
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1057292A Pending JPH02237038A (ja) | 1989-03-09 | 1989-03-09 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02237038A (ja) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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EP0940851A1 (en) * | 1992-07-31 | 1999-09-08 | Hughes Electronics Corporation | Integrated circuit security system and method with implanted interconnections |
WO2000028593A1 (de) * | 1998-11-11 | 2000-05-18 | Infineon Technologies Ag | Verfahren zur herstellung eines halbleiterbauelements mit einer stückweise im substrat verlaufenden verdrahtung sowie ein mit diesem verfahren herstellbares halbleiterbauelement |
US6667245B2 (en) | 1999-11-10 | 2003-12-23 | Hrl Laboratories, Llc | CMOS-compatible MEM switches and method of making |
US6740942B2 (en) | 2001-06-15 | 2004-05-25 | Hrl Laboratories, Llc. | Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact |
US6791191B2 (en) | 2001-01-24 | 2004-09-14 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations |
GB2403593B (en) * | 2000-10-25 | 2005-07-20 | Hrl Lab Llc | Implanted hidden interconnections in a semiconductor device for preventing reverse engineering |
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US7935603B1 (en) | 2004-06-29 | 2011-05-03 | Hrl Laboratories, Llc | Symmetric non-intrusive and covert technique to render a transistor permanently non-operable |
US8168487B2 (en) | 2006-09-28 | 2012-05-01 | Hrl Laboratories, Llc | Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer |
US8258583B1 (en) | 2002-09-27 | 2012-09-04 | Hrl Laboratories, Llc | Conductive channel pseudo block process and circuit to inhibit reverse engineering |
-
1989
- 1989-03-09 JP JP1057292A patent/JPH02237038A/ja active Pending
Cited By (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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EP0764985A3 (en) * | 1995-09-22 | 1999-11-17 | Hughes Electronics Corporation | Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering |
EP0764985A2 (en) | 1995-09-22 | 1997-03-26 | Hughes Aircraft Company | Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering |
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US5973375A (en) * | 1997-06-06 | 1999-10-26 | Hughes Electronics Corporation | Camouflaged circuit structure with step implants |
EP0883184A2 (en) * | 1997-06-06 | 1998-12-09 | Hughes Electronics Corporation | Camouflaged circuit structure with implants |
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US6440827B2 (en) | 1998-11-11 | 2002-08-27 | Infineon Technologies Ag | Method for fabricating a semiconductor component having a wiring which runs piecewise in the substrate, and also a semiconductor component which can be fabricated by this method |
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JP2006510225A (ja) * | 2002-12-13 | 2006-03-23 | エイチアールエル ラボラトリーズ,エルエルシー | ウェル注入を用いた集積回路の改変 |
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