JPH11260936A - 高電圧電界効果トランジスタの形成方法 - Google Patents
高電圧電界効果トランジスタの形成方法Info
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- JPH11260936A JPH11260936A JP11016512A JP1651299A JPH11260936A JP H11260936 A JPH11260936 A JP H11260936A JP 11016512 A JP11016512 A JP 11016512A JP 1651299 A JP1651299 A JP 1651299A JP H11260936 A JPH11260936 A JP H11260936A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
(57)【要約】
【課題】 シリコン・ウェハ上に単一の厚さのゲート酸
化物層を有するが異なる動作電圧で駆動する一連の電界
効果トランジスタ(FET)を形成する方法を提供す
る。 【解決手段】 ポリシリコン・ゲート層が、シリコン・
ウェハ上のゲート誘電体層(酸化物)上に形成される。
通常のNFETとPFETを形成する間、画定された高
電圧FETの位置を遮蔽する。通常のFETの形成後、
高電圧FETの遮蔽を除去し、好ましくはホウ素(B)
またはリン(P)のドーパントを所定の濃度、所定のエ
ネルギーで、ゲートおよびソース/ドレイン領域に注入
し、その結果ゲートおよびソース/ドレイン領域が空乏
化されて、通常のNFETおよびPFETよりも厚い有
効ゲート誘電体層が得られる。
化物層を有するが異なる動作電圧で駆動する一連の電界
効果トランジスタ(FET)を形成する方法を提供す
る。 【解決手段】 ポリシリコン・ゲート層が、シリコン・
ウェハ上のゲート誘電体層(酸化物)上に形成される。
通常のNFETとPFETを形成する間、画定された高
電圧FETの位置を遮蔽する。通常のFETの形成後、
高電圧FETの遮蔽を除去し、好ましくはホウ素(B)
またはリン(P)のドーパントを所定の濃度、所定のエ
ネルギーで、ゲートおよびソース/ドレイン領域に注入
し、その結果ゲートおよびソース/ドレイン領域が空乏
化されて、通常のNFETおよびPFETよりも厚い有
効ゲート誘電体層が得られる。
Description
【0001】
【発明が属する技術分野】本発明は、一般に、半導体チ
ップの製造方法に関し、より詳細には、動作電圧は異な
るが単一の厚さのゲート酸化物を有するデバイスを形成
する、電界効果トランジスタの製造方法に関する。
ップの製造方法に関し、より詳細には、動作電圧は異な
るが単一の厚さのゲート酸化物を有するデバイスを形成
する、電界効果トランジスタの製造方法に関する。
【0002】
【従来の技術】性能は論理回路設計の最も重要な目標で
ある。したがって、電界効果トランジスタ(FET)集
積回路(IC)の性能を改善するために、デバイスのフ
ィーチャは常に縮小されている。デバイスのフィーチャ
が縮小されるにつれて、FETのゲート絶縁体すなわち
ゲート酸化物が薄くなり、回路/デバイスの動作電圧
は、たとえば2.5ボルトから1.75ボルトまたは
1.5ボルトに低下している。
ある。したがって、電界効果トランジスタ(FET)集
積回路(IC)の性能を改善するために、デバイスのフ
ィーチャは常に縮小されている。デバイスのフィーチャ
が縮小されるにつれて、FETのゲート絶縁体すなわち
ゲート酸化物が薄くなり、回路/デバイスの動作電圧
は、たとえば2.5ボルトから1.75ボルトまたは
1.5ボルトに低下している。
【0003】しかし、場合によっては、現在のICチッ
プは、普通なら非互換性の2.5ボルトなどの高い電圧
のICチップ・ファミリと接続できるように意図される
ことがある。このような高い電圧は、デバイスのゲート
酸化物にかかる電界を高め、その結果、現在のデバイス
は破局的な障害を起こし、すなわち破壊される。
プは、普通なら非互換性の2.5ボルトなどの高い電圧
のICチップ・ファミリと接続できるように意図される
ことがある。このような高い電圧は、デバイスのゲート
酸化物にかかる電界を高め、その結果、現在のデバイス
は破局的な障害を起こし、すなわち破壊される。
【0004】さらに、通常の論理チップの入出力(I/
O)回路およびその中のデバイスは、特別のデカップリ
ングが必要な電圧のオーバシュートおよびアンダーシュ
ートをこうむる。しかし、入出力回路は、このような通
常の動作電圧からの逸脱に対応しなければならない。し
たがって、ゲート酸化物の厚さが単一で、たとえば1.
75ボルトの単一の動作電圧用に設計されたICチップ
でも、このような高い電圧に対応するために入出力回路
の設計が複雑になってきている。このような入出力回路
は、入出力回路がより高い電圧を処理できるように、デ
バイスのゲート酸化物の厚さを厚くすることによって簡
略化することができる。しかし、酸化物の厚さを厚くす
るには、一般に、チップのその他の性能を低下させると
いう犠牲を払わなければならない。
O)回路およびその中のデバイスは、特別のデカップリ
ングが必要な電圧のオーバシュートおよびアンダーシュ
ートをこうむる。しかし、入出力回路は、このような通
常の動作電圧からの逸脱に対応しなければならない。し
たがって、ゲート酸化物の厚さが単一で、たとえば1.
75ボルトの単一の動作電圧用に設計されたICチップ
でも、このような高い電圧に対応するために入出力回路
の設計が複雑になってきている。このような入出力回路
は、入出力回路がより高い電圧を処理できるように、デ
バイスのゲート酸化物の厚さを厚くすることによって簡
略化することができる。しかし、酸化物の厚さを厚くす
るには、一般に、チップのその他の性能を低下させると
いう犠牲を払わなければならない。
【0005】したがって、FETの性能を低下させるこ
となくN型FET(NFET)とP型FET(PFE
T)両方のFETゲート酸化物を横切る電界を減少させ
る努力が続けられている。この目的で、米国特許第54
71081号、米国特許第5523603号、米国特許
第5480830号、および米国特許第5637903
号(本明細書では、「フィッシュベイン(Fishbein)と
リャオ(Liao)の特許」と総称する)は、ゲートを空乏
化したまま、FETのゲート酸化物の有効厚を厚くする
ように作成されたFETを教示している。この空乏化ゲ
ートによる有効ゲート酸化物厚の増大は、動作電圧能力
を高めるある種の対策を提供する。
となくN型FET(NFET)とP型FET(PFE
T)両方のFETゲート酸化物を横切る電界を減少させ
る努力が続けられている。この目的で、米国特許第54
71081号、米国特許第5523603号、米国特許
第5480830号、および米国特許第5637903
号(本明細書では、「フィッシュベイン(Fishbein)と
リャオ(Liao)の特許」と総称する)は、ゲートを空乏
化したまま、FETのゲート酸化物の有効厚を厚くする
ように作成されたFETを教示している。この空乏化ゲ
ートによる有効ゲート酸化物厚の増大は、動作電圧能力
を高めるある種の対策を提供する。
【0006】しかしながら、フィッシュベインとリャオ
の特許で教示されたようなFETは、やはり高電圧のゲ
ート・ドレイン障害を受ける。ゲートを接地して、フィ
ッシュベインとリャオの特許のNFETのドレインが、
たとえば2.5ボルト(1.75ボルトのプロセスで)
に上昇すると、デバイスのゲートに電荷が蓄積し、空乏
化ゲートの効果が無効になり、有効ゲート酸化物厚さが
減少する。このような状況の下で、フィッシュベインと
リャオの特許のデバイスは、そのドレイン部分で絶縁破
壊が生じることがある。
の特許で教示されたようなFETは、やはり高電圧のゲ
ート・ドレイン障害を受ける。ゲートを接地して、フィ
ッシュベインとリャオの特許のNFETのドレインが、
たとえば2.5ボルト(1.75ボルトのプロセスで)
に上昇すると、デバイスのゲートに電荷が蓄積し、空乏
化ゲートの効果が無効になり、有効ゲート酸化物厚さが
減少する。このような状況の下で、フィッシュベインと
リャオの特許のデバイスは、そのドレイン部分で絶縁破
壊が生じることがある。
【0007】したがって、特にチップの入出力回路にお
いて、回路の性能と設計のフレキシビリティに影響を与
えない広範囲のオンチップ電圧を許容できるICチップ
が必要とされている。
いて、回路の性能と設計のフレキシビリティに影響を与
えない広範囲のオンチップ電圧を許容できるICチップ
が必要とされている。
【0008】
【発明が解決しようとする課題】したがって、本発明の
一目的は、ICチップの高電圧障害を減少させることで
ある。
一目的は、ICチップの高電圧障害を減少させることで
ある。
【0009】本発明の他の目的は、ICチップの信頼性
を向上させることである。
を向上させることである。
【0010】本発明の他の目的は、チップ性能に影響を
及ぼさずにICチップの信頼性を向上させることであ
る。
及ぼさずにICチップの信頼性を向上させることであ
る。
【0011】
【課題を解決するための手段】本発明は、絶縁体または
シリコン・ウェハ上に電界効果トランジスタ(FET)
を形成する方法であり、高電圧FETと呼ばれるいくつ
かのFETが、同一のチップまたはウェハ上の他のトラ
ンジスタよりも大きな有効ゲート酸化物厚を有する。ゲ
ート層(ポリシリコン)が、シリコン表面層上またはシ
リコン・ウェハ上のゲート誘電体層または酸化物層上に
形成される。高電圧デバイスの位置が画定されて遮蔽さ
れ、同時に通常のNFETとPFETが形成される。
シリコン・ウェハ上に電界効果トランジスタ(FET)
を形成する方法であり、高電圧FETと呼ばれるいくつ
かのFETが、同一のチップまたはウェハ上の他のトラ
ンジスタよりも大きな有効ゲート酸化物厚を有する。ゲ
ート層(ポリシリコン)が、シリコン表面層上またはシ
リコン・ウェハ上のゲート誘電体層または酸化物層上に
形成される。高電圧デバイスの位置が画定されて遮蔽さ
れ、同時に通常のNFETとPFETが形成される。
【0012】代替実施形態においては、FETプロセス
のゲートの事前ドープ・プロセスの際に、ゲート層は、
事前ドープ中に遮蔽され、事前ドープ終了後にパターン
化される。あるいは、ゲート層は、ドープ前にパターン
化される。ゲート画定後、高電圧FETは、遮蔽が解除
され、ドーパントが注入される。このドーパントは、P
FETにはホウ素が、NFETにはリンが好ましい。ド
ーパントは、ゲートとソース/ドレイン拡散領域にドー
プされ、よって、それらの領域は、通常のNFETおよ
びPFETよりも空乏化されることになる。よって、高
電圧FETは、通常のNFETおよびPFETよりも大
きな有効ゲート酸化物厚を有するようになる。
のゲートの事前ドープ・プロセスの際に、ゲート層は、
事前ドープ中に遮蔽され、事前ドープ終了後にパターン
化される。あるいは、ゲート層は、ドープ前にパターン
化される。ゲート画定後、高電圧FETは、遮蔽が解除
され、ドーパントが注入される。このドーパントは、P
FETにはホウ素が、NFETにはリンが好ましい。ド
ーパントは、ゲートとソース/ドレイン拡散領域にドー
プされ、よって、それらの領域は、通常のNFETおよ
びPFETよりも空乏化されることになる。よって、高
電圧FETは、通常のNFETおよびPFETよりも大
きな有効ゲート酸化物厚を有するようになる。
【0013】
【発明の実施の形態】次に図面、特に、図1を参照す
る。図1は、シリコン層オン・インシュレータ(SO
I)ICチップでもよいが、好ましくはバルク・シリコ
ン・ウェハである半導体層100を示す。半導体層10
0上に、ゲート誘電体層102、好ましくはSiO2を
形成する。ゲート誘電体層102上に、ゲート層10
4、好ましくはポリシリコンを形成する。
る。図1は、シリコン層オン・インシュレータ(SO
I)ICチップでもよいが、好ましくはバルク・シリコ
ン・ウェハである半導体層100を示す。半導体層10
0上に、ゲート誘電体層102、好ましくはSiO2を
形成する。ゲート誘電体層102上に、ゲート層10
4、好ましくはポリシリコンを形成する。
【0014】ゲート層104とゲート誘電体層102を
パターン化して、半導体層100中に図2の浅いトレン
チ分離(STI)領域106を形成して電界効果トラン
ジスタ(FET)を画定する。通常、STI領域106
は、ゲート層104の形成前に形成する。ゲート108
は、N型FET(NFET)を表し、ゲート110はP
型FET(PFET)を表し、ゲート112は高電圧N
FETを表す。
パターン化して、半導体層100中に図2の浅いトレン
チ分離(STI)領域106を形成して電界効果トラン
ジスタ(FET)を画定する。通常、STI領域106
は、ゲート層104の形成前に形成する。ゲート108
は、N型FET(NFET)を表し、ゲート110はP
型FET(PFET)を表し、ゲート112は高電圧N
FETを表す。
【0015】本明細書で使用するとき、「高電圧」とい
う用語は、通常のNFET108および通常のPFET
110よりも高い端子電圧に耐えることができるFET
を指す。さらに、話を簡単にするため、高電圧NFET
を作成するプロセスだけを詳細に説明する。しかし、当
業者ならドーパントの種類など適切な代用プロセスを用
いて高電圧PFETを形成できることを理解されたい。
う用語は、通常のNFET108および通常のPFET
110よりも高い端子電圧に耐えることができるFET
を指す。さらに、話を簡単にするため、高電圧NFET
を作成するプロセスだけを詳細に説明する。しかし、当
業者ならドーパントの種類など適切な代用プロセスを用
いて高電圧PFETを形成できることを理解されたい。
【0016】したがって、通常のNFETが厚さ4nm
のゲート酸化物と4分の1ミクロン(0.25μm)の
臨界寸法を有するFET技術では、通常の動作電圧は
1.8Vであり、好ましい高電圧NFETは、2.5V
で動作することができる。この高い動作電圧能力は、高
電圧デバイスのゲートおよびソース/ドレイン拡散領域
に、リンを、1×1015cm-2のドーズ(dose)量で、
60keVの注入エネルギーで選択的にドープすること
によって達成される。このデバイスのドープにより、デ
バイスがオフになるとき、すなわち、ゲート112が低
レベルでドレインが2.5Vのときに、高電圧NFET
のドレイン拡散領域が、ゲート重複領域で空乏化され
る。同様に、デバイスがオンのとき、すなわちゲート1
12が高レベルのとき、高電圧NFETのゲートが空乏
化される。
のゲート酸化物と4分の1ミクロン(0.25μm)の
臨界寸法を有するFET技術では、通常の動作電圧は
1.8Vであり、好ましい高電圧NFETは、2.5V
で動作することができる。この高い動作電圧能力は、高
電圧デバイスのゲートおよびソース/ドレイン拡散領域
に、リンを、1×1015cm-2のドーズ(dose)量で、
60keVの注入エネルギーで選択的にドープすること
によって達成される。このデバイスのドープにより、デ
バイスがオフになるとき、すなわち、ゲート112が低
レベルでドレインが2.5Vのときに、高電圧NFET
のドレイン拡散領域が、ゲート重複領域で空乏化され
る。同様に、デバイスがオンのとき、すなわちゲート1
12が高レベルのとき、高電圧NFETのゲートが空乏
化される。
【0017】好ましい実施形態においては、過剰ドープ
を防ぐために、遮蔽マスクで高電圧NFETを覆い、通
常の低電圧デバイスを形成する。次に、低電圧デバイス
の形成後、以下に説明するように、1つまたは複数の高
電圧NFETを形成する。
を防ぐために、遮蔽マスクで高電圧NFETを覆い、通
常の低電圧デバイスを形成する。次に、低電圧デバイス
の形成後、以下に説明するように、1つまたは複数の高
電圧NFETを形成する。
【0018】すなわち、ゲート108、110、112
をフォトレジストで覆い、遮蔽マスク114を形成する
ようにパターン化して、ゲート110と112を覆い通
常の低電圧N型ゲート108とその隣りのソース/ドレ
イン領域116は露出したまま残す。ゲート110の下
には、適切なN−ウェル画定ステップで形成されたNウ
ェル118が示され、そのゲートは通常のPFETにな
る。リン(P)は通常は、4〜5×1015cm-2のドー
ズ量で15〜25keVの注入エネルギー、好ましくは
5×1015cm-2のドーズ量で15keVの注入エネル
ギーで、露出したゲート108およびソース/ドレイン
領域116に注入されるとき、遮蔽マスク114によっ
て遮蔽される。リンを活性化するための1000℃以下
の迅速熱アニール(RTA)の後、ゲート108とN型
ソース/ドレイン領域116が、通常のNFET120
を形成する。
をフォトレジストで覆い、遮蔽マスク114を形成する
ようにパターン化して、ゲート110と112を覆い通
常の低電圧N型ゲート108とその隣りのソース/ドレ
イン領域116は露出したまま残す。ゲート110の下
には、適切なN−ウェル画定ステップで形成されたNウ
ェル118が示され、そのゲートは通常のPFETにな
る。リン(P)は通常は、4〜5×1015cm-2のドー
ズ量で15〜25keVの注入エネルギー、好ましくは
5×1015cm-2のドーズ量で15keVの注入エネル
ギーで、露出したゲート108およびソース/ドレイン
領域116に注入されるとき、遮蔽マスク114によっ
て遮蔽される。リンを活性化するための1000℃以下
の迅速熱アニール(RTA)の後、ゲート108とN型
ソース/ドレイン領域116が、通常のNFET120
を形成する。
【0019】次に、遮蔽マスク114を除去し、P型ゲ
ート110とその隣りのNウェル118上のソース/ド
レイン領域122が露出したまま残る、第2の遮蔽マス
ク(図示せず)を形成する。この遮蔽マスクは、高電圧
NFET構造にP型ドーパントが注入されるのを防ぐた
めに高電圧ゲート112上に形成される。P型ドーパン
ト、好ましくはホウ素を、露出したゲート110および
ソース/ドレイン領域122に注入する。したがって、
注入および拡散の後、ゲート110およびソース/ドレ
イン拡散領域122が、図3のPFET124を形成す
る。
ート110とその隣りのNウェル118上のソース/ド
レイン領域122が露出したまま残る、第2の遮蔽マス
ク(図示せず)を形成する。この遮蔽マスクは、高電圧
NFET構造にP型ドーパントが注入されるのを防ぐた
めに高電圧ゲート112上に形成される。P型ドーパン
ト、好ましくはホウ素を、露出したゲート110および
ソース/ドレイン領域122に注入する。したがって、
注入および拡散の後、ゲート110およびソース/ドレ
イン拡散領域122が、図3のPFET124を形成す
る。
【0020】次に、第3の遮蔽マスク126を、高電圧
ゲート112とそのソース/ドレイン領域128が露出
したまま、通常のNFET120と通常のPFET12
4の上に形成し、次に、ヒ素(As)、P、またはその
組み合わせを注入する。リンは、約1〜2×1015cm
-2、好ましくは1.5×1015cm-2のドーズ量で、約
60keVの注入エネルギーでドープすることが好まし
い。
ゲート112とそのソース/ドレイン領域128が露出
したまま、通常のNFET120と通常のPFET12
4の上に形成し、次に、ヒ素(As)、P、またはその
組み合わせを注入する。リンは、約1〜2×1015cm
-2、好ましくは1.5×1015cm-2のドーズ量で、約
60keVの注入エネルギーでドープすることが好まし
い。
【0021】高電圧(2.5V)要件を満たすために、
選択されたドーパントの投与量とエネルギーは、高電圧
FETのゲートがゲート酸化物において部分的に空乏に
なるような量でなければならず、デバイスがオフでソー
スとドレインが高レベルのときでも、ソース/ドレイン
拡散領域128は、ゲート112近くの表面130で空
乏化される。したがって、高電圧NFET拡散領域12
8は、ドーパント密度と矢印132に沿った深さ
(Xj)の関係を示す図4に示すように、垂直ドーパン
ト密度勾配を有する。これとは対照的に、通常のFET
120または124は、より高くより急な濃度プロファ
イルを有する。
選択されたドーパントの投与量とエネルギーは、高電圧
FETのゲートがゲート酸化物において部分的に空乏に
なるような量でなければならず、デバイスがオフでソー
スとドレインが高レベルのときでも、ソース/ドレイン
拡散領域128は、ゲート112近くの表面130で空
乏化される。したがって、高電圧NFET拡散領域12
8は、ドーパント密度と矢印132に沿った深さ
(Xj)の関係を示す図4に示すように、垂直ドーパン
ト密度勾配を有する。これとは対照的に、通常のFET
120または124は、より高くより急な濃度プロファ
イルを有する。
【0022】したがって、高電圧NFETの拡散ドーピ
ング・プロファイルが、表面近くで約1.5×1020c
m-3であるため、得られるデバイス134は、通常のN
FET120またはPFET124のゲート誘電体層1
38よりもたとえば20%厚い、大幅に厚い有効ゲート
誘電体層136を有する。したがって、高電圧FETの
最大動作電圧は、通常の低電圧NFET120よりも高
くなり、より高い酸化物電圧電界上限を有する。さら
に、高電圧NFET拡散領域のドーパント勾配により、
そのソース/ドレイン128との接合の降伏電圧が上昇
する。
ング・プロファイルが、表面近くで約1.5×1020c
m-3であるため、得られるデバイス134は、通常のN
FET120またはPFET124のゲート誘電体層1
38よりもたとえば20%厚い、大幅に厚い有効ゲート
誘電体層136を有する。したがって、高電圧FETの
最大動作電圧は、通常の低電圧NFET120よりも高
くなり、より高い酸化物電圧電界上限を有する。さら
に、高電圧NFET拡散領域のドーパント勾配により、
そのソース/ドレイン128との接合の降伏電圧が上昇
する。
【0023】本発明の代替実施形態は、ゲートを画定す
る前にポリシリコン層104にリンを事前ドープする場
合に使用される。したがって、この実施形態では、図2
の構造に第1の遮蔽マスク114を当てるのではなく、
図1のパターン化されていないゲート層104に当て
る。遮蔽マスクは、いずれかの高電圧FETと通常のP
FETのゲートが事前ドープ注入物で不用意にドープさ
れるのを防ぐ。
る前にポリシリコン層104にリンを事前ドープする場
合に使用される。したがって、この実施形態では、図2
の構造に第1の遮蔽マスク114を当てるのではなく、
図1のパターン化されていないゲート層104に当て
る。遮蔽マスクは、いずれかの高電圧FETと通常のP
FETのゲートが事前ドープ注入物で不用意にドープさ
れるのを防ぐ。
【0024】NFETソース/ドレイン拡散116、1
28を形成するためにヒ素を注入する点以外は図2に関
して前に説明したのと同様にして、事前ドープ後に、ゲ
ート層104をパターン化し、通常のNFETとPFE
Tを形成する。ただし、高電圧NFET134のゲート
112にも、ソース/ドレイン拡散領域116、128
と一致するようにAsが注入される。次に、両方のタイ
プのデバイスを、約1000℃の温度でアニールするこ
とができる。アニールとその後の処理は、ヒ素の活性化
を制限するために1000℃以下で行われなければなら
ない。
28を形成するためにヒ素を注入する点以外は図2に関
して前に説明したのと同様にして、事前ドープ後に、ゲ
ート層104をパターン化し、通常のNFETとPFE
Tを形成する。ただし、高電圧NFET134のゲート
112にも、ソース/ドレイン拡散領域116、128
と一致するようにAsが注入される。次に、両方のタイ
プのデバイスを、約1000℃の温度でアニールするこ
とができる。アニールとその後の処理は、ヒ素の活性化
を制限するために1000℃以下で行われなければなら
ない。
【0025】その結果、通常のFETは、事前ドープの
リン注入による低いゲート空乏を有するが、第2の実施
形態の高電圧FETにおいて、リンの不足と注入したヒ
素の低い活性化速度のためにゲート空乏が増大する。
リン注入による低いゲート空乏を有するが、第2の実施
形態の高電圧FETにおいて、リンの不足と注入したヒ
素の低い活性化速度のためにゲート空乏が増大する。
【0026】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【0027】(1)ウェハ上に電界効果トランジスタ
(FET)を形成する方法であって、(a)半導体層上
にゲート誘電体層を形成する段階と、(b)前記ゲート
誘電体層上にゲート層を形成する段階と、(c)前記ゲ
ート層の1つまたは複数の領域を遮蔽して、前記遮蔽領
域を高電圧FET領域にする段階と、(d)遮蔽してい
ない領域に複数のFETを形成する段階と、(e)前記
高電圧FET領域の遮蔽を解除して前記高電圧FET領
域にドーパントを注入し、ゲートとソース/ドレイン領
域をドープして、前記高電圧FET領域内に高電圧FE
Tを画定する段階とを含み、前記ゲート誘電体層におい
て前記ゲートが空乏化され、前記ゲート誘電体層におい
て前記ソース/ドレイン領域が空乏化されて、前記画定
された高電圧FETが、前記複数のFETよりも厚い有
効ゲート誘電体層を有するようにする方法。 (2)前記遮蔽解除および注入の段階(e)は、前記ゲ
ートとソース/ドレイン領域に注入されるドーパントが
リンであり、約1.5×1020cm-3の濃度になるよう
に注入する段階を含む、上記(1)に記載の方法。 (3)前記ゲート層がポリシリコン層であり、前記リン
を約60keVの注入エネルギーで注入する、上記
(2)に記載の方法。 (4)前記リンを約1〜2×1015cm-2のドーズ量で
注入する上記(3)に記載の方法。 (5)前記ウェハが、シリコン・ウェハである、上記
(2)に記載の方法。 (6)前記半導体層がシリコン・ウェハであり、前記ゲ
ート層がシリコン・ウェハ上の前記ゲート誘電体層上に
形成されたポリシリコン層である、上記(5)に記載の
方法。 (7)前記ゲート層を、前記遮蔽段階(c)の前にパタ
ーン化してFETゲートを形成する、上記(6)に記載
の方法。 (8)前記ゲート層を、前記遮蔽段階(c)の後でパタ
ーン化してFETゲートを形成する、上記(6)に記載
の方法。 (9)ウェハ上に電界効果トランジスタ(FET)を形
成する方法であって、(a)半導体層上にゲート誘電体
層を形成する段階と、(b)前記ゲート誘電体層上にゲ
ート層を形成する段階と、(c)前記ゲート層をパター
ン化して複数のFETを画定する段階と、(d)高電圧
FETとして1つまたは複数のFETを選択し、前記高
電圧FETを遮蔽する段階と、(e)選択されていない
前記FETをドープする段階と、(f)前記高電圧FE
Tの遮蔽を解除する段階と、(g)前記高電圧FETに
ドーパントを注入する段階とを含み、前記ゲート誘電体
層において前記高電圧FETのゲートが空乏化され、前
記高電圧FETがさらに前記ゲート誘電体層において空
乏化されたソース/ドレイン領域を有し、前記高電圧F
ETが前記選択されていないFETよりも厚い有効ゲー
ト誘電体層を有するようにする方法。 (10)前記注入の段階(g)は、前記高電圧FETに
注入されるドーパントがリンであり、約1.5×1020
cm-3の濃度になるように注入する段階を含む、上記
(9)に記載の方法。 (11)前記ウェハがシリコン・ウェハであり、前記半
導体層が該シリコン・ウェハであり、前記ゲート層が、
前記シリコン・ウェハ上のゲー誘導体層上に形成された
ポリシリコン層であり、前記リンが約60keVの注入
エネルギーで注入される、上記(10)に記載の方法。 (12)前記ウェハが絶縁体層であり、前記半導体層が
前記絶縁体層上のシリコン層であり、前記ゲート層が、
前記シリコン層上のゲート誘電体層上に形成されたポリ
シリコン層であり、前記リンが約60keVの注入エネ
ルギーで注入される、上記(10)に記載の方法。 (13)前記リンを約1〜2×1015cm-2のドーズ量
で注入する上記(11)または(12)に記載の方法。 (14)ウェハ上に電界効果トランジスタ(FET)を
形成する方法であって、(a)半導体層上にゲート誘電
体層を形成する段階と、(b)前記ゲート誘電体層上に
ゲート層を形成する段階と、(c)1つまたは複数の高
電圧FET領域を画定し、前記ゲート層の画定された領
域を遮蔽する段階と、(d)前記ゲート層の遮蔽されて
いない領域にドープする段階と、(e)前記ゲート層を
パターン化して、複数のFETゲートを画定する段階
と、(f)前記高電圧領域の前記FETゲートの遮蔽を
解除する段階と、(g)前記高電圧FETにドーパント
を注入して高電圧FETを形成する段階とを含み、前記
ゲート誘電体層において前記高電圧FETのゲートが空
乏化され、前記高電圧FETがさらに前記ゲート誘電体
層において空乏化されたソース/ドレイン領域を有し、
前記高電圧FETが前記選択されていないFETよりも
厚い有効ゲート誘電体を有するようにする方法。 (15)前記注入の段階(g)は、前記項で夏FETに
注入されるドーパントがリンであり、約1.5×1020
cm-3の濃度になるように注入する段階を含む、上記
(14)に記載の方法。 (16)前記ウェハがシリコン・ウェハであり、前記半
導体層が該シリコン・ウェハであり、前記ゲート層が、
前記シリコン・ウェハ上のゲート誘電体層上に形成され
たポリシリコン層であり、前記リンが、約60keVの
注入エネルギーで注入される、上記(15)に記載の方
法。 (17)前記ウェハが絶縁体層であり、前記半導体層が
前記絶縁体層上のシリコン層であり、前記ゲート層が、
シリコン層上のゲート誘電体層上に形成されたポリシリ
コン層であり、前記リンが、約60keVの注入エネル
ギーで注入される、上記(15)に記載の方法。 (18)前記リンを約1〜2×1015cm-2のドーズ量
で注入する上記(16)または(17)に記載の方法。
(FET)を形成する方法であって、(a)半導体層上
にゲート誘電体層を形成する段階と、(b)前記ゲート
誘電体層上にゲート層を形成する段階と、(c)前記ゲ
ート層の1つまたは複数の領域を遮蔽して、前記遮蔽領
域を高電圧FET領域にする段階と、(d)遮蔽してい
ない領域に複数のFETを形成する段階と、(e)前記
高電圧FET領域の遮蔽を解除して前記高電圧FET領
域にドーパントを注入し、ゲートとソース/ドレイン領
域をドープして、前記高電圧FET領域内に高電圧FE
Tを画定する段階とを含み、前記ゲート誘電体層におい
て前記ゲートが空乏化され、前記ゲート誘電体層におい
て前記ソース/ドレイン領域が空乏化されて、前記画定
された高電圧FETが、前記複数のFETよりも厚い有
効ゲート誘電体層を有するようにする方法。 (2)前記遮蔽解除および注入の段階(e)は、前記ゲ
ートとソース/ドレイン領域に注入されるドーパントが
リンであり、約1.5×1020cm-3の濃度になるよう
に注入する段階を含む、上記(1)に記載の方法。 (3)前記ゲート層がポリシリコン層であり、前記リン
を約60keVの注入エネルギーで注入する、上記
(2)に記載の方法。 (4)前記リンを約1〜2×1015cm-2のドーズ量で
注入する上記(3)に記載の方法。 (5)前記ウェハが、シリコン・ウェハである、上記
(2)に記載の方法。 (6)前記半導体層がシリコン・ウェハであり、前記ゲ
ート層がシリコン・ウェハ上の前記ゲート誘電体層上に
形成されたポリシリコン層である、上記(5)に記載の
方法。 (7)前記ゲート層を、前記遮蔽段階(c)の前にパタ
ーン化してFETゲートを形成する、上記(6)に記載
の方法。 (8)前記ゲート層を、前記遮蔽段階(c)の後でパタ
ーン化してFETゲートを形成する、上記(6)に記載
の方法。 (9)ウェハ上に電界効果トランジスタ(FET)を形
成する方法であって、(a)半導体層上にゲート誘電体
層を形成する段階と、(b)前記ゲート誘電体層上にゲ
ート層を形成する段階と、(c)前記ゲート層をパター
ン化して複数のFETを画定する段階と、(d)高電圧
FETとして1つまたは複数のFETを選択し、前記高
電圧FETを遮蔽する段階と、(e)選択されていない
前記FETをドープする段階と、(f)前記高電圧FE
Tの遮蔽を解除する段階と、(g)前記高電圧FETに
ドーパントを注入する段階とを含み、前記ゲート誘電体
層において前記高電圧FETのゲートが空乏化され、前
記高電圧FETがさらに前記ゲート誘電体層において空
乏化されたソース/ドレイン領域を有し、前記高電圧F
ETが前記選択されていないFETよりも厚い有効ゲー
ト誘電体層を有するようにする方法。 (10)前記注入の段階(g)は、前記高電圧FETに
注入されるドーパントがリンであり、約1.5×1020
cm-3の濃度になるように注入する段階を含む、上記
(9)に記載の方法。 (11)前記ウェハがシリコン・ウェハであり、前記半
導体層が該シリコン・ウェハであり、前記ゲート層が、
前記シリコン・ウェハ上のゲー誘導体層上に形成された
ポリシリコン層であり、前記リンが約60keVの注入
エネルギーで注入される、上記(10)に記載の方法。 (12)前記ウェハが絶縁体層であり、前記半導体層が
前記絶縁体層上のシリコン層であり、前記ゲート層が、
前記シリコン層上のゲート誘電体層上に形成されたポリ
シリコン層であり、前記リンが約60keVの注入エネ
ルギーで注入される、上記(10)に記載の方法。 (13)前記リンを約1〜2×1015cm-2のドーズ量
で注入する上記(11)または(12)に記載の方法。 (14)ウェハ上に電界効果トランジスタ(FET)を
形成する方法であって、(a)半導体層上にゲート誘電
体層を形成する段階と、(b)前記ゲート誘電体層上に
ゲート層を形成する段階と、(c)1つまたは複数の高
電圧FET領域を画定し、前記ゲート層の画定された領
域を遮蔽する段階と、(d)前記ゲート層の遮蔽されて
いない領域にドープする段階と、(e)前記ゲート層を
パターン化して、複数のFETゲートを画定する段階
と、(f)前記高電圧領域の前記FETゲートの遮蔽を
解除する段階と、(g)前記高電圧FETにドーパント
を注入して高電圧FETを形成する段階とを含み、前記
ゲート誘電体層において前記高電圧FETのゲートが空
乏化され、前記高電圧FETがさらに前記ゲート誘電体
層において空乏化されたソース/ドレイン領域を有し、
前記高電圧FETが前記選択されていないFETよりも
厚い有効ゲート誘電体を有するようにする方法。 (15)前記注入の段階(g)は、前記項で夏FETに
注入されるドーパントがリンであり、約1.5×1020
cm-3の濃度になるように注入する段階を含む、上記
(14)に記載の方法。 (16)前記ウェハがシリコン・ウェハであり、前記半
導体層が該シリコン・ウェハであり、前記ゲート層が、
前記シリコン・ウェハ上のゲート誘電体層上に形成され
たポリシリコン層であり、前記リンが、約60keVの
注入エネルギーで注入される、上記(15)に記載の方
法。 (17)前記ウェハが絶縁体層であり、前記半導体層が
前記絶縁体層上のシリコン層であり、前記ゲート層が、
シリコン層上のゲート誘電体層上に形成されたポリシリ
コン層であり、前記リンが、約60keVの注入エネル
ギーで注入される、上記(15)に記載の方法。 (18)前記リンを約1〜2×1015cm-2のドーズ量
で注入する上記(16)または(17)に記載の方法。
【図1】本発明の好ましい実施形態により基板上に形成
されたゲート層を示す図である。
されたゲート層を示す図である。
【図2】本発明の好ましい実施形態により図1のゲート
層からパターン化されたゲートを示す図である。
層からパターン化されたゲートを示す図である。
【図3】通常のNFETおよびPFETと同一ウェハ上
に形成された高電圧FETの好ましい実施形態を示す図
である。
に形成された高電圧FETの好ましい実施形態を示す図
である。
【図4】高電圧NFET拡散におけるドーパント密度と
深さ(Xj)の関係を示すグラフである。
深さ(Xj)の関係を示すグラフである。
100 半導体層 102 ゲート誘電体層 104 ゲート層 106 領域 108、110、112 ゲート 114、126 遮蔽マスク 116、122、128 ソース/ドレイン領域 118 Nウェル 120 NFETデバイス 124 PFETデバイス 134 高電圧NFETデバイス 136 有効ゲート誘電体層 138 ゲート誘電体層
フロントページの続き (72)発明者 ミン・ホー・トン アメリカ合衆国05452 バーモント州エセ ックス・ジャンクション ロスト・ネーシ ョン・ロード 160
Claims (18)
- 【請求項1】ウェハ上に電界効果トランジスタ(FE
T)を形成する方法であって、 (a)半導体層上にゲート誘電体層を形成する段階と、 (b)前記ゲート誘電体層上にゲート層を形成する段階
と、 (c)前記ゲート層の1つまたは複数の領域を遮蔽し
て、前記遮蔽領域を高電圧FET領域にする段階と、 (d)遮蔽していない領域に複数のFETを形成する段
階と、 (e)前記高電圧FET領域の遮蔽を解除して前記高電
圧FET領域にドーパントを注入し、ゲートとソース/
ドレイン領域をドープして、前記高電圧FET領域内に
高電圧FETを画定する段階とを含み、前記ゲート誘電
体層において前記ゲートが空乏化され、前記ゲート誘電
体層において前記ソース/ドレイン領域が空乏化され
て、前記画定された高電圧FETが、前記複数のFET
よりも厚い有効ゲート誘電体層を有するようにする方
法。 - 【請求項2】前記遮蔽解除および注入の段階(e)は、
前記ゲートとソース/ドレイン領域に注入されるドーパ
ントがリンであり、約1.5×1020cm-3の濃度にな
るように注入する段階を含む、請求項1に記載の方法。 - 【請求項3】前記ゲート層がポリシリコン層であり、前
記リンを約60keVの注入エネルギーで注入する、請
求項2に記載の方法。 - 【請求項4】前記リンを約1〜2×1015cm-2のドー
ズ量で注入する請求項3に記載の方法。 - 【請求項5】前記ウェハが、シリコン・ウェハである、
請求項2に記載の方法。 - 【請求項6】前記半導体層がシリコン・ウェハであり、
前記ゲート層がシリコン・ウェハ上の前記ゲート誘電体
層上に形成されたポリシリコン層である、請求項5に記
載の方法。 - 【請求項7】前記ゲート層を、前記遮蔽段階(c)の前
にパターン化してFETゲートを形成する、請求項6に
記載の方法。 - 【請求項8】前記ゲート層を、前記遮蔽段階(c)の後
でパターン化してFETゲートを形成する、請求項6に
記載の方法。 - 【請求項9】ウェハ上に電界効果トランジスタ(FE
T)を形成する方法であって、 (a)半導体層上にゲート誘電体層を形成する段階と、 (b)前記ゲート誘電体層上にゲート層を形成する段階
と、 (c)前記ゲート層をパターン化して複数のFETを画
定する段階と、 (d)高電圧FETとして1つまたは複数のFETを選
択し、前記高電圧FETを遮蔽する段階と、 (e)選択されていない前記FETをドープする段階
と、 (f)前記高電圧FETの遮蔽を解除する段階と、 (g)前記高電圧FETにドーパントを注入する段階と
を含み、前記ゲート誘電体層において前記高電圧FET
のゲートが空乏化され、前記高電圧FETがさらに前記
ゲート誘電体層において空乏化されたソース/ドレイン
領域を有し、前記高電圧FETが前記選択されていない
FETよりも厚い有効ゲート誘電体層を有するようにす
る方法。 - 【請求項10】前記注入の段階(g)は、前記高電圧F
ETに注入されるドーパントがリンであり、約1.5×
1020cm-3の濃度になるように注入する段階を含む、
請求項9に記載の方法。 - 【請求項11】前記ウェハがシリコン・ウェハであり、
前記半導体層が該シリコン・ウェハであり、前記ゲート
層が、前記シリコン・ウェハ上のゲー誘導体層上に形成
されたポリシリコン層であり、前記リンが約60keV
の注入エネルギーで注入される、請求項10に記載の方
法。 - 【請求項12】前記ウェハが絶縁体層であり、前記半導
体層が前記絶縁体層上のシリコン層であり、前記ゲート
層が、前記シリコン層上のゲート誘電体層上に形成され
たポリシリコン層であり、前記リンが約60keVの注
入エネルギーで注入される、請求項10に記載の方法。 - 【請求項13】前記リンを約1〜2×1015cm-2のド
ーズ量で注入する請求項11または12に記載の方法。 - 【請求項14】ウェハ上に電界効果トランジスタ(FE
T)を形成する方法であって、 (a)半導体層上にゲート誘電体層を形成する段階と、 (b)前記ゲート誘電体層上にゲート層を形成する段階
と、 (c)1つまたは複数の高電圧FET領域を画定し、前
記ゲート層の画定された領域を遮蔽する段階と、 (d)前記ゲート層の遮蔽されていない領域にドープす
る段階と、 (e)前記ゲート層をパターン化して、複数のFETゲ
ートを画定する段階と、 (f)前記高電圧領域の前記FETゲートの遮蔽を解除
する段階と、 (g)前記高電圧FETにドーパントを注入して高電圧
FETを形成する段階とを含み、前記ゲート誘電体層に
おいて前記高電圧FETのゲートが空乏化され、前記高
電圧FETがさらに前記ゲート誘電体層において空乏化
されたソース/ドレイン領域を有し、前記高電圧FET
が前記選択されていないFETよりも厚い有効ゲート誘
電体を有するようにする方法。 - 【請求項15】前記注入の段階(g)は、前記項で夏F
ETに注入されるドーパントがリンであり、約1.5×
1020cm-3の濃度になるように注入する段階を含む、
請求項14に記載の方法。 - 【請求項16】前記ウェハがシリコン・ウェハであり、
前記半導体層が該シリコン・ウェハであり、前記ゲート
層が、前記シリコン・ウェハ上のゲート誘電体層上に形
成されたポリシリコン層であり、前記リンが、約60k
eVの注入エネルギーで注入される、請求項15に記載
の方法。 - 【請求項17】前記ウェハが絶縁体層であり、前記半導
体層が前記絶縁体層上のシリコン層であり、前記ゲート
層が、シリコン層上のゲート誘電体層上に形成されたポ
リシリコン層であり、前記リンが、約60keVの注入
エネルギーで注入される、請求項15に記載の方法。 - 【請求項18】前記リンを約1〜2×1015cm-2のド
ーズ量で注入する請求項16または17に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/014,889 US6054354A (en) | 1998-01-28 | 1998-01-28 | High voltage field effect transistors with selective gate depletion |
US09/014889 | 1998-01-28 |
Publications (2)
Publication Number | Publication Date |
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