JP3184811B2 - 高電圧電界効果トランジスタの形成方法 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66568—Lateral single gate silicon transistors
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-
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Description
【０００１】
【発明が属する技術分野】本発明は、一般に、半導体チ
ップの製造方法に関し、より詳細には、動作電圧は異な
るが単一の厚さのゲート酸化物を有するデバイスを形成
する、電界効果トランジスタの製造方法に関する。
ップの製造方法に関し、より詳細には、動作電圧は異な
るが単一の厚さのゲート酸化物を有するデバイスを形成
する、電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】性能は論理回路設計の最も重要な目標で
ある。したがって、電界効果トランジスタ（ＦＥＴ）集
積回路（ＩＣ）の性能を改善するために、デバイスのフ
ィーチャは常に縮小されている。デバイスのフィーチャ
が縮小されるにつれて、ＦＥＴのゲート絶縁体すなわち
ゲート酸化物が薄くなり、回路／デバイスの動作電圧
は、たとえば２．５ボルトから１．７５ボルトまたは
１．５ボルトに低下している。
ある。したがって、電界効果トランジスタ（ＦＥＴ）集
積回路（ＩＣ）の性能を改善するために、デバイスのフ
ィーチャは常に縮小されている。デバイスのフィーチャ
が縮小されるにつれて、ＦＥＴのゲート絶縁体すなわち
ゲート酸化物が薄くなり、回路／デバイスの動作電圧
は、たとえば２．５ボルトから１．７５ボルトまたは
１．５ボルトに低下している。
【０００３】しかし、場合によっては、現在のＩＣチッ
プは、普通なら非互換性の２．５ボルトなどの高い電圧
のＩＣチップ・ファミリと接続できるように意図される
ことがある。このような高い電圧は、デバイスのゲート
酸化物にかかる電界を高め、その結果、現在のデバイス
は破局的な障害を起こし、すなわち破壊される。
プは、普通なら非互換性の２．５ボルトなどの高い電圧
のＩＣチップ・ファミリと接続できるように意図される
ことがある。このような高い電圧は、デバイスのゲート
酸化物にかかる電界を高め、その結果、現在のデバイス
は破局的な障害を起こし、すなわち破壊される。
【０００４】さらに、通常の論理チップの入出力（Ｉ／
Ｏ）回路およびその中のデバイスは、特別のデカップリ
ングが必要な電圧のオーバシュートおよびアンダーシュ
ートをこうむる。しかし、入出力回路は、このような通
常の動作電圧からの逸脱に対応しなければならない。し
たがって、ゲート酸化物の厚さが単一で、たとえば１．
７５ボルトの単一の動作電圧用に設計されたＩＣチップ
でも、このような高い電圧に対応するために入出力回路
の設計が複雑になってきている。このような入出力回路
は、入出力回路がより高い電圧を処理できるように、デ
バイスのゲート酸化物の厚さを厚くすることによって簡
略化することができる。しかし、酸化物の厚さを厚くす
るには、一般に、チップのその他の性能を低下させると
いう犠牲を払わなければならない。
Ｏ）回路およびその中のデバイスは、特別のデカップリ
ングが必要な電圧のオーバシュートおよびアンダーシュ
ートをこうむる。しかし、入出力回路は、このような通
常の動作電圧からの逸脱に対応しなければならない。し
たがって、ゲート酸化物の厚さが単一で、たとえば１．
７５ボルトの単一の動作電圧用に設計されたＩＣチップ
でも、このような高い電圧に対応するために入出力回路
の設計が複雑になってきている。このような入出力回路
は、入出力回路がより高い電圧を処理できるように、デ
バイスのゲート酸化物の厚さを厚くすることによって簡
略化することができる。しかし、酸化物の厚さを厚くす
るには、一般に、チップのその他の性能を低下させると
いう犠牲を払わなければならない。
【０００５】したがって、ＦＥＴの性能を低下させるこ
となくＮ型ＦＥＴ（ＮＦＥＴ）とＰ型ＦＥＴ（ＰＦＥ
Ｔ）両方のＦＥＴゲート酸化物を横切る電界を減少させ
る努力が続けられている。この目的で、米国特許第５４
７１０８１号、米国特許第５５２３６０３号、米国特許
第５４８０８３０号、および米国特許第５６３７９０３
号（本明細書では、「フィッシュベイン（Fishbein）と
リャオ（Liao）の特許」と総称する）は、ゲートを空乏
化したまま、ＦＥＴのゲート酸化物の有効厚を厚くする
ように作成されたＦＥＴを教示している。この空乏化ゲ
ートによる有効ゲート酸化物厚の増大は、動作電圧能力
を高めるある種の対策を提供する。
となくＮ型ＦＥＴ（ＮＦＥＴ）とＰ型ＦＥＴ（ＰＦＥ
Ｔ）両方のＦＥＴゲート酸化物を横切る電界を減少させ
る努力が続けられている。この目的で、米国特許第５４
７１０８１号、米国特許第５５２３６０３号、米国特許
第５４８０８３０号、および米国特許第５６３７９０３
号（本明細書では、「フィッシュベイン（Fishbein）と
リャオ（Liao）の特許」と総称する）は、ゲートを空乏
化したまま、ＦＥＴのゲート酸化物の有効厚を厚くする
ように作成されたＦＥＴを教示している。この空乏化ゲ
ートによる有効ゲート酸化物厚の増大は、動作電圧能力
を高めるある種の対策を提供する。
【０００６】しかしながら、フィッシュベインとリャオ
の特許で教示されたようなＦＥＴは、やはり高電圧のゲ
ート・ドレイン障害を受ける。ゲートを接地して、フィ
ッシュベインとリャオの特許のＮＦＥＴのドレインが、
たとえば２．５ボルト（１．７５ボルトのプロセスで）
に上昇すると、デバイスのゲートに電荷が蓄積し、空乏
化ゲートの効果が無効になり、有効ゲート酸化物厚さが
減少する。このような状況の下で、フィッシュベインと
リャオの特許のデバイスは、そのドレイン部分で絶縁破
壊が生じることがある。
の特許で教示されたようなＦＥＴは、やはり高電圧のゲ
ート・ドレイン障害を受ける。ゲートを接地して、フィ
ッシュベインとリャオの特許のＮＦＥＴのドレインが、
たとえば２．５ボルト（１．７５ボルトのプロセスで）
に上昇すると、デバイスのゲートに電荷が蓄積し、空乏
化ゲートの効果が無効になり、有効ゲート酸化物厚さが
減少する。このような状況の下で、フィッシュベインと
リャオの特許のデバイスは、そのドレイン部分で絶縁破
壊が生じることがある。
【０００７】したがって、特にチップの入出力回路にお
いて、回路の性能と設計のフレキシビリティに影響を与
えない広範囲のオンチップ電圧を許容できるＩＣチップ
が必要とされている。
いて、回路の性能と設計のフレキシビリティに影響を与
えない広範囲のオンチップ電圧を許容できるＩＣチップ
が必要とされている。
【０００８】
【発明が解決しようとする課題】したがって、本発明の
一目的は、ＩＣチップの高電圧障害を減少させることで
ある。
一目的は、ＩＣチップの高電圧障害を減少させることで
ある。
【０００９】本発明の他の目的は、ＩＣチップの信頼性
を向上させることである。
を向上させることである。
【００１０】本発明の他の目的は、チップ性能に影響を
及ぼさずにＩＣチップの信頼性を向上させることであ
る。
及ぼさずにＩＣチップの信頼性を向上させることであ
る。
【００１１】
【課題を解決するための手段】本発明は、絶縁体または
シリコン・ウェハ上に電界効果トランジスタ（ＦＥＴ）
を形成する方法であり、高電圧ＦＥＴと呼ばれるいくつ
かのＦＥＴが、同一のチップまたはウェハ上の他のトラ
ンジスタよりも大きな有効ゲート酸化物厚を有する。ゲ
ート層（ポリシリコン）が、シリコン表面層上またはシ
リコン・ウェハ上のゲート誘電体層または酸化物層上に
形成される。高電圧デバイスの位置が画定されて遮蔽さ
れ、同時に通常のＮＦＥＴとＰＦＥＴが形成される。
シリコン・ウェハ上に電界効果トランジスタ（ＦＥＴ）
を形成する方法であり、高電圧ＦＥＴと呼ばれるいくつ
かのＦＥＴが、同一のチップまたはウェハ上の他のトラ
ンジスタよりも大きな有効ゲート酸化物厚を有する。ゲ
ート層（ポリシリコン）が、シリコン表面層上またはシ
リコン・ウェハ上のゲート誘電体層または酸化物層上に
形成される。高電圧デバイスの位置が画定されて遮蔽さ
れ、同時に通常のＮＦＥＴとＰＦＥＴが形成される。
【００１２】代替実施形態においては、ＦＥＴプロセス
のゲートの事前ドープ・プロセスの際に、ゲート層は、
事前ドープ中に遮蔽され、事前ドープ終了後にパターン
化される。あるいは、ゲート層は、ドープ前にパターン
化される。ゲート画定後、高電圧ＦＥＴは、遮蔽が解除
され、ドーパントが注入される。このドーパントは、Ｐ
ＦＥＴにはホウ素が、ＮＦＥＴにはリンが好ましい。ド
ーパントは、ゲートとソース／ドレイン拡散領域にドー
プされ、よって、それらの領域は、通常のＮＦＥＴおよ
びＰＦＥＴよりも空乏化されることになる。よって、高
電圧ＦＥＴは、通常のＮＦＥＴおよびＰＦＥＴよりも大
きな有効ゲート酸化物厚を有するようになる。
のゲートの事前ドープ・プロセスの際に、ゲート層は、
事前ドープ中に遮蔽され、事前ドープ終了後にパターン
化される。あるいは、ゲート層は、ドープ前にパターン
化される。ゲート画定後、高電圧ＦＥＴは、遮蔽が解除
され、ドーパントが注入される。このドーパントは、Ｐ
ＦＥＴにはホウ素が、ＮＦＥＴにはリンが好ましい。ド
ーパントは、ゲートとソース／ドレイン拡散領域にドー
プされ、よって、それらの領域は、通常のＮＦＥＴおよ
びＰＦＥＴよりも空乏化されることになる。よって、高
電圧ＦＥＴは、通常のＮＦＥＴおよびＰＦＥＴよりも大
きな有効ゲート酸化物厚を有するようになる。
【００１３】
【発明の実施の形態】次に図面、特に、図１を参照す
る。図１は、シリコン層オン・インシュレータ（ＳＯ
Ｉ）ＩＣチップでもよいが、好ましくはバルク・シリコ
ン・ウェハである半導体層１００を示す。半導体層１０
０上に、ゲート誘電体層１０２、好ましくはＳｉＯ2を
形成する。ゲート誘電体層１０２上に、ゲート層１０
４、好ましくはポリシリコンを形成する。
る。図１は、シリコン層オン・インシュレータ（ＳＯ
Ｉ）ＩＣチップでもよいが、好ましくはバルク・シリコ
ン・ウェハである半導体層１００を示す。半導体層１０
０上に、ゲート誘電体層１０２、好ましくはＳｉＯ2を
形成する。ゲート誘電体層１０２上に、ゲート層１０
４、好ましくはポリシリコンを形成する。
【００１４】ゲート層１０４とゲート誘電体層１０２を
パターン化して、半導体層１００中に図２の浅いトレン
チ分離(ＳＴＩ）領域１０６を形成して電界効果トラン
ジスタ（ＦＥＴ）を画定する。通常、ＳＴＩ領域１０６
は、ゲート層１０４の形成前に形成する。ゲート１０８
は、Ｎ型ＦＥＴ（ＮＦＥＴ）を表し、ゲート１１０はＰ
型ＦＥＴ（ＰＦＥＴ）を表し、ゲート１１２は高電圧Ｎ
ＦＥＴを表す。
パターン化して、半導体層１００中に図２の浅いトレン
チ分離(ＳＴＩ）領域１０６を形成して電界効果トラン
ジスタ（ＦＥＴ）を画定する。通常、ＳＴＩ領域１０６
は、ゲート層１０４の形成前に形成する。ゲート１０８
は、Ｎ型ＦＥＴ（ＮＦＥＴ）を表し、ゲート１１０はＰ
型ＦＥＴ（ＰＦＥＴ）を表し、ゲート１１２は高電圧Ｎ
ＦＥＴを表す。
【００１５】本明細書で使用するとき、「高電圧」とい
う用語は、通常のＮＦＥＴ１０８および通常のＰＦＥＴ
１１０よりも高い端子電圧に耐えることができるＦＥＴ
を指す。さらに、話を簡単にするため、高電圧ＮＦＥＴ
を作成するプロセスだけを詳細に説明する。しかし、当
業者ならドーパントの種類など適切な代用プロセスを用
いて高電圧ＰＦＥＴを形成できることを理解されたい。
う用語は、通常のＮＦＥＴ１０８および通常のＰＦＥＴ
１１０よりも高い端子電圧に耐えることができるＦＥＴ
を指す。さらに、話を簡単にするため、高電圧ＮＦＥＴ
を作成するプロセスだけを詳細に説明する。しかし、当
業者ならドーパントの種類など適切な代用プロセスを用
いて高電圧ＰＦＥＴを形成できることを理解されたい。
【００１６】したがって、通常のＮＦＥＴが厚さ４ｎｍ
のゲート酸化物と４分の１ミクロン（０．２５μm）の
臨界寸法を有するＦＥＴ技術では、通常の動作電圧は
１．８Ｖであり、好ましい高電圧ＮＦＥＴは、２．５Ｖ
で動作することができる。この高い動作電圧能力は、高
電圧デバイスのゲートおよびソース／ドレイン拡散領域
に、リンを、１×１０15ｃｍ-2のドーズ（dose）量で、
６０ｋｅＶの注入エネルギーで選択的にドープすること
によって達成される。このデバイスのドープにより、デ
バイスがオフになるとき、すなわち、ゲート１１２が低
レベルでドレインが２．５Ｖのときに、高電圧ＮＦＥＴ
のドレイン拡散領域が、ゲート重複領域で空乏化され
る。同様に、デバイスがオンのとき、すなわちゲート１
１２が高レベルのとき、高電圧ＮＦＥＴのゲートが空乏
化される。
のゲート酸化物と４分の１ミクロン（０．２５μm）の
臨界寸法を有するＦＥＴ技術では、通常の動作電圧は
１．８Ｖであり、好ましい高電圧ＮＦＥＴは、２．５Ｖ
で動作することができる。この高い動作電圧能力は、高
電圧デバイスのゲートおよびソース／ドレイン拡散領域
に、リンを、１×１０15ｃｍ-2のドーズ（dose）量で、
６０ｋｅＶの注入エネルギーで選択的にドープすること
によって達成される。このデバイスのドープにより、デ
バイスがオフになるとき、すなわち、ゲート１１２が低
レベルでドレインが２．５Ｖのときに、高電圧ＮＦＥＴ
のドレイン拡散領域が、ゲート重複領域で空乏化され
る。同様に、デバイスがオンのとき、すなわちゲート１
１２が高レベルのとき、高電圧ＮＦＥＴのゲートが空乏
化される。
【００１７】好ましい実施形態においては、過剰ドープ
を防ぐために、遮蔽マスクで高電圧ＮＦＥＴを覆い、通
常の低電圧デバイスを形成する。次に、低電圧デバイス
の形成後、以下に説明するように、１つまたは複数の高
電圧ＮＦＥＴを形成する。
を防ぐために、遮蔽マスクで高電圧ＮＦＥＴを覆い、通
常の低電圧デバイスを形成する。次に、低電圧デバイス
の形成後、以下に説明するように、１つまたは複数の高
電圧ＮＦＥＴを形成する。
【００１８】すなわち、ゲート１０８、１１０、１１２
をフォトレジストで覆い、遮蔽マスク１１４を形成する
ようにパターン化して、ゲート１１０と１１２を覆い通
常の低電圧Ｎ型ゲート１０８とその隣りのソース／ドレ
イン領域１１６は露出したまま残す。ゲート１１０の下
には、適切なＮ−ウェル画定ステップで形成されたＮウ
ェル１１８が示され、そのゲートは通常のＰＦＥＴにな
る。リン（Ｐ）は通常は、４〜５×１０15ｃｍ-2のドー
ズ量で１５〜２５ｋｅＶの注入エネルギー、好ましくは
５×１０15ｃｍ-2のドーズ量で１５ｋｅＶの注入エネル
ギーで、露出したゲート１０８およびソース／ドレイン
領域１１６に注入されるとき、遮蔽マスク１１４によっ
て遮蔽される。リンを活性化するための１０００℃以下
の迅速熱アニール（ＲＴＡ）の後、ゲート１０８とＮ型
ソース／ドレイン領域１１６が、通常のＮＦＥＴ１２０
を形成する。
をフォトレジストで覆い、遮蔽マスク１１４を形成する
ようにパターン化して、ゲート１１０と１１２を覆い通
常の低電圧Ｎ型ゲート１０８とその隣りのソース／ドレ
イン領域１１６は露出したまま残す。ゲート１１０の下
には、適切なＮ−ウェル画定ステップで形成されたＮウ
ェル１１８が示され、そのゲートは通常のＰＦＥＴにな
る。リン（Ｐ）は通常は、４〜５×１０15ｃｍ-2のドー
ズ量で１５〜２５ｋｅＶの注入エネルギー、好ましくは
５×１０15ｃｍ-2のドーズ量で１５ｋｅＶの注入エネル
ギーで、露出したゲート１０８およびソース／ドレイン
領域１１６に注入されるとき、遮蔽マスク１１４によっ
て遮蔽される。リンを活性化するための１０００℃以下
の迅速熱アニール（ＲＴＡ）の後、ゲート１０８とＮ型
ソース／ドレイン領域１１６が、通常のＮＦＥＴ１２０
を形成する。
【００１９】次に、遮蔽マスク１１４を除去し、Ｐ型ゲ
ート１１０とその隣りのＮウェル１１８上のソース／ド
レイン領域１２２が露出したまま残る、第２の遮蔽マス
ク（図示せず）を形成する。この遮蔽マスクは、高電圧
ＮＦＥＴ構造にＰ型ドーパントが注入されるのを防ぐた
めに高電圧ゲート１１２上に形成される。Ｐ型ドーパン
ト、好ましくはホウ素を、露出したゲート１１０および
ソース／ドレイン領域１２２に注入する。したがって、
注入および拡散の後、ゲート１１０およびソース／ドレ
イン拡散領域１２２が、図３のＰＦＥＴ１２４を形成す
る。
ート１１０とその隣りのＮウェル１１８上のソース／ド
レイン領域１２２が露出したまま残る、第２の遮蔽マス
ク（図示せず）を形成する。この遮蔽マスクは、高電圧
ＮＦＥＴ構造にＰ型ドーパントが注入されるのを防ぐた
めに高電圧ゲート１１２上に形成される。Ｐ型ドーパン
ト、好ましくはホウ素を、露出したゲート１１０および
ソース／ドレイン領域１２２に注入する。したがって、
注入および拡散の後、ゲート１１０およびソース／ドレ
イン拡散領域１２２が、図３のＰＦＥＴ１２４を形成す
る。
【００２０】次に、第３の遮蔽マスク１２６を、高電圧
ゲート１１２とそのソース／ドレイン領域１２８が露出
したまま、通常のＮＦＥＴ１２０と通常のＰＦＥＴ１２
４の上に形成し、次に、ヒ素（Ａｓ）、Ｐ、またはその
組み合わせを注入する。リンは、約１〜２×１０15ｃｍ
-2、好ましくは１．５×１０15ｃｍ-2のドーズ量で、約
６０ｋｅＶの注入エネルギーでドープすることが好まし
い。
ゲート１１２とそのソース／ドレイン領域１２８が露出
したまま、通常のＮＦＥＴ１２０と通常のＰＦＥＴ１２
４の上に形成し、次に、ヒ素（Ａｓ）、Ｐ、またはその
組み合わせを注入する。リンは、約１〜２×１０15ｃｍ
-2、好ましくは１．５×１０15ｃｍ-2のドーズ量で、約
６０ｋｅＶの注入エネルギーでドープすることが好まし
い。
【００２１】高電圧（２．５Ｖ）要件を満たすために、
選択されたドーパントの投与量とエネルギーは、高電圧
ＦＥＴのゲートがゲート酸化物において部分的に空乏に
なるような量でなければならず、デバイスがオフでソー
スとドレインが高レベルのときでも、ソース／ドレイン
拡散領域１２８は、ゲート１１２近くの表面１３０で空
乏化される。したがって、高電圧ＮＦＥＴ拡散領域１２
８のそれぞれは、ドーパント密度と矢印１３２に沿った
深さ（Ｘｊ）の関係を示す図４に示すように、表面の近
くのドープ濃度が該表面のドープ濃度よりも高いピーク
濃度である、垂直ドーパント密度勾配を有する。これと
は対照的に、通常のＦＥＴ１２０または１２４は、より
高くより急な濃度プロファイルを有する。
選択されたドーパントの投与量とエネルギーは、高電圧
ＦＥＴのゲートがゲート酸化物において部分的に空乏に
なるような量でなければならず、デバイスがオフでソー
スとドレインが高レベルのときでも、ソース／ドレイン
拡散領域１２８は、ゲート１１２近くの表面１３０で空
乏化される。したがって、高電圧ＮＦＥＴ拡散領域１２
８のそれぞれは、ドーパント密度と矢印１３２に沿った
深さ（Ｘｊ）の関係を示す図４に示すように、表面の近
くのドープ濃度が該表面のドープ濃度よりも高いピーク
濃度である、垂直ドーパント密度勾配を有する。これと
は対照的に、通常のＦＥＴ１２０または１２４は、より
高くより急な濃度プロファイルを有する。
【００２２】したがって、高電圧ＮＦＥＴの拡散ドーピ
ング・プロファイルが、表面近くで約１．５×１０20ｃ
ｍ-3であるため、得られるデバイス１３４は、通常のＮ
ＦＥＴ１２０またはＰＦＥＴ１２４のゲート誘電体層１
３８よりもたとえば２０％厚い、大幅に厚い有効ゲート
誘電体層１３６を有する。したがって、高電圧ＦＥＴの
最大動作電圧は、通常の低電圧ＮＦＥＴ１２０よりも高
くなり、より高い酸化物電圧電界上限を有する。さら
に、高電圧ＮＦＥＴ拡散領域のドーパント勾配により、
そのソース／ドレイン１２８との接合の降伏電圧が上昇
する。
ング・プロファイルが、表面近くで約１．５×１０20ｃ
ｍ-3であるため、得られるデバイス１３４は、通常のＮ
ＦＥＴ１２０またはＰＦＥＴ１２４のゲート誘電体層１
３８よりもたとえば２０％厚い、大幅に厚い有効ゲート
誘電体層１３６を有する。したがって、高電圧ＦＥＴの
最大動作電圧は、通常の低電圧ＮＦＥＴ１２０よりも高
くなり、より高い酸化物電圧電界上限を有する。さら
に、高電圧ＮＦＥＴ拡散領域のドーパント勾配により、
そのソース／ドレイン１２８との接合の降伏電圧が上昇
する。
【００２３】本発明の代替実施形態は、ゲートを画定す
る前にポリシリコン層１０４にリンを事前ドープする場
合に使用される。したがって、この実施形態では、図２
の構造に第１の遮蔽マスク１１４を当てるのではなく、
図１のパターン化されていないゲート層１０４に当て
る。遮蔽マスクは、いずれかの高電圧ＦＥＴと通常のＰ
ＦＥＴのゲートが事前ドープ注入物で不用意にドープさ
れるのを防ぐ。
る前にポリシリコン層１０４にリンを事前ドープする場
合に使用される。したがって、この実施形態では、図２
の構造に第１の遮蔽マスク１１４を当てるのではなく、
図１のパターン化されていないゲート層１０４に当て
る。遮蔽マスクは、いずれかの高電圧ＦＥＴと通常のＰ
ＦＥＴのゲートが事前ドープ注入物で不用意にドープさ
れるのを防ぐ。
【００２４】ＮＦＥＴソース／ドレイン拡散１１６、１
２８を形成するためにヒ素を注入する点以外は図２に関
して前に説明したのと同様にして、事前ドープ後に、ゲ
ート層１０４をパターン化し、通常のＮＦＥＴとＰＦＥ
Ｔを形成する。ただし、高電圧ＮＦＥＴ１３４のゲート
１１２にも、ソース／ドレイン拡散領域１１６、１２８
と一致するようにＡｓが注入される。次に、両方のタイ
プのデバイスを、約１０００℃の温度でアニールするこ
とができる。アニールとその後の処理は、ヒ素の活性化
を制限するために１０００℃以下で行われなければなら
ない。
２８を形成するためにヒ素を注入する点以外は図２に関
して前に説明したのと同様にして、事前ドープ後に、ゲ
ート層１０４をパターン化し、通常のＮＦＥＴとＰＦＥ
Ｔを形成する。ただし、高電圧ＮＦＥＴ１３４のゲート
１１２にも、ソース／ドレイン拡散領域１１６、１２８
と一致するようにＡｓが注入される。次に、両方のタイ
プのデバイスを、約１０００℃の温度でアニールするこ
とができる。アニールとその後の処理は、ヒ素の活性化
を制限するために１０００℃以下で行われなければなら
ない。
【００２５】その結果、通常のＦＥＴは、事前ドープの
リン注入による低いゲート空乏を有するが、第２の実施
形態の高電圧ＦＥＴにおいて、リンの不足と注入したヒ
素の低い活性化速度のためにゲート空乏が増大する。
リン注入による低いゲート空乏を有するが、第２の実施
形態の高電圧ＦＥＴにおいて、リンの不足と注入したヒ
素の低い活性化速度のためにゲート空乏が増大する。
【００２６】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２７】（１）ウェハ上に電界効果トランジスタ
（ＦＥＴ）を形成する方法であって、（ａ）半導体層上
にゲート誘電体層を形成する段階と、（ｂ）前記ゲート
誘電体層上にゲート層を形成する段階と、（ｃ）前記ゲ
ート層の１つまたは複数の領域を遮蔽して、前記遮蔽領
域を高電圧ＦＥＴ領域にする段階と、（ｄ）遮蔽してい
ない領域に複数のＦＥＴを形成する段階と、（ｅ）前記
高電圧ＦＥＴ領域の遮蔽を解除して前記高電圧ＦＥＴ領
域にドーパントを注入し、ゲートとソース／ドレイン領
域をドープして、前記高電圧ＦＥＴ領域内に高電圧ＦＥ
Ｔを画定する段階とを含み、前記ゲート誘電体層におい
て前記ゲートが空乏化され、前記ゲート誘電体層におい
て前記ソース／ドレイン領域が空乏化されて、前記画定
された高電圧ＦＥＴが、前記複数のＦＥＴよりも厚い有
効ゲート誘電体層を有するようにする方法。 （２）前記遮蔽解除および注入の段階（ｅ）は、前記ゲ
ートとソース／ドレイン領域に注入されるドーパントが
リンであり、約１．５×１０20ｃｍ-3の濃度になるよう
に注入する段階を含む、上記（１）に記載の方法。 （３）前記ゲート層がポリシリコン層であり、前記リン
を約６０ｋｅＶの注入エネルギーで注入する、上記
（２）に記載の方法。 （４）前記リンを約１〜２×１０15ｃｍ-2のドーズ量で
注入する上記（３）に記載の方法。 （５）前記ウェハが、シリコン・ウェハである、上記
（２）に記載の方法。 （６）前記半導体層がシリコン・ウェハであり、前記ゲ
ート層がシリコン・ウェハ上の前記ゲート誘電体層上に
形成されたポリシリコン層である、上記（５）に記載の
方法。 （７）前記ゲート層を、前記遮蔽段階（ｃ）の前にパタ
ーン化してＦＥＴゲートを形成する、上記（６）に記載
の方法。 （８）前記ゲート層を、前記遮蔽段階（ｃ）の後でパタ
ーン化してＦＥＴゲートを形成する、上記（６）に記載
の方法。 （９）ウェハ上に電界効果トランジスタ（ＦＥＴ）を形
成する方法であって、（ａ）半導体層上にゲート誘電体
層を形成する段階と、（ｂ）前記ゲート誘電体層上にゲ
ート層を形成する段階と、（ｃ）前記ゲート層をパター
ン化して複数のＦＥＴを画定する段階と、（ｄ）高電圧
ＦＥＴとして１つまたは複数のＦＥＴを選択し、前記高
電圧ＦＥＴを遮蔽する段階と、（ｅ）選択されていない
前記ＦＥＴをドープする段階と、（ｆ）前記高電圧ＦＥ
Ｔの遮蔽を解除する段階と、（ｇ）前記高電圧ＦＥＴに
ドーパントを注入する段階とを含み、前記ゲート誘電体
層において前記高電圧ＦＥＴのゲートが空乏化され、前
記高電圧ＦＥＴがさらに前記ゲート誘電体層において空
乏化されたソース／ドレイン領域を有し、前記高電圧Ｆ
ＥＴが前記選択されていないＦＥＴよりも厚い有効ゲー
ト誘電体層を有するようにする方法。 （１０）前記注入の段階（ｇ）は、前記高電圧ＦＥＴに
注入されるドーパントがリンであり、約１．５×１０20
ｃｍ-3の濃度になるように注入する段階を含む、上記
（９）に記載の方法。 （１１）前記ウェハがシリコン・ウェハであり、前記半
導体層が該シリコン・ウェハであり、前記ゲート層が、
前記シリコン・ウェハ上のゲー誘導体層上に形成された
ポリシリコン層であり、前記リンが約６０ｋｅＶの注入
エネルギーで注入される、上記（１０）に記載の方法。 （１２）前記ウェハが絶縁体層であり、前記半導体層が
前記絶縁体層上のシリコン層であり、前記ゲート層が、
前記シリコン層上のゲート誘電体層上に形成されたポリ
シリコン層であり、前記リンが約６０ｋｅＶの注入エネ
ルギーで注入される、上記（１０）に記載の方法。 （１３）前記リンを約１〜２×１０15ｃｍ-2のドーズ量
で注入する上記（１１）または（１２）に記載の方法。 （１４）ウェハ上に電界効果トランジスタ（ＦＥＴ）を
形成する方法であって、（ａ）半導体層上にゲート誘電
体層を形成する段階と、（ｂ）前記ゲート誘電体層上に
ゲート層を形成する段階と、（ｃ）１つまたは複数の高
電圧ＦＥＴ領域を画定し、前記ゲート層の画定された領
域を遮蔽する段階と、（ｄ）前記ゲート層の遮蔽されて
いない領域にドープする段階と、（ｅ）前記ゲート層を
パターン化して、複数のＦＥＴゲートを画定する段階
と、（ｆ）前記高電圧領域の前記ＦＥＴゲートの遮蔽を
解除する段階と、（ｇ）前記高電圧ＦＥＴにドーパント
を注入して高電圧ＦＥＴを形成する段階とを含み、前記
ゲート誘電体層において前記高電圧ＦＥＴのゲートが空
乏化され、前記高電圧ＦＥＴがさらに前記ゲート誘電体
層において空乏化されたソース／ドレイン領域を有し、
前記高電圧ＦＥＴが前記選択されていないＦＥＴよりも
厚い有効ゲート誘電体を有するようにする方法。 （１５）前記注入の段階（ｇ）は、前記項で夏ＦＥＴに
注入されるドーパントがリンであり、約１．５×１０20
ｃｍ-3の濃度になるように注入する段階を含む、上記
（１４）に記載の方法。 （１６）前記ウェハがシリコン・ウェハであり、前記半
導体層が該シリコン・ウェハであり、前記ゲート層が、
前記シリコン・ウェハ上のゲート誘電体層上に形成され
たポリシリコン層であり、前記リンが、約６０ｋｅＶの
注入エネルギーで注入される、上記（１５）に記載の方
法。 （１７）前記ウェハが絶縁体層であり、前記半導体層が
前記絶縁体層上のシリコン層であり、前記ゲート層が、
シリコン層上のゲート誘電体層上に形成されたポリシリ
コン層であり、前記リンが、約６０ｋｅＶの注入エネル
ギーで注入される、上記（１５）に記載の方法。 （１８）前記リンを約１〜２×１０15ｃｍ-2のドーズ量
で注入する上記（１６）または（１７）に記載の方法。
（ＦＥＴ）を形成する方法であって、（ａ）半導体層上
にゲート誘電体層を形成する段階と、（ｂ）前記ゲート
誘電体層上にゲート層を形成する段階と、（ｃ）前記ゲ
ート層の１つまたは複数の領域を遮蔽して、前記遮蔽領
域を高電圧ＦＥＴ領域にする段階と、（ｄ）遮蔽してい
ない領域に複数のＦＥＴを形成する段階と、（ｅ）前記
高電圧ＦＥＴ領域の遮蔽を解除して前記高電圧ＦＥＴ領
域にドーパントを注入し、ゲートとソース／ドレイン領
域をドープして、前記高電圧ＦＥＴ領域内に高電圧ＦＥ
Ｔを画定する段階とを含み、前記ゲート誘電体層におい
て前記ゲートが空乏化され、前記ゲート誘電体層におい
て前記ソース／ドレイン領域が空乏化されて、前記画定
された高電圧ＦＥＴが、前記複数のＦＥＴよりも厚い有
効ゲート誘電体層を有するようにする方法。 （２）前記遮蔽解除および注入の段階（ｅ）は、前記ゲ
ートとソース／ドレイン領域に注入されるドーパントが
リンであり、約１．５×１０20ｃｍ-3の濃度になるよう
に注入する段階を含む、上記（１）に記載の方法。 （３）前記ゲート層がポリシリコン層であり、前記リン
を約６０ｋｅＶの注入エネルギーで注入する、上記
（２）に記載の方法。 （４）前記リンを約１〜２×１０15ｃｍ-2のドーズ量で
注入する上記（３）に記載の方法。 （５）前記ウェハが、シリコン・ウェハである、上記
（２）に記載の方法。 （６）前記半導体層がシリコン・ウェハであり、前記ゲ
ート層がシリコン・ウェハ上の前記ゲート誘電体層上に
形成されたポリシリコン層である、上記（５）に記載の
方法。 （７）前記ゲート層を、前記遮蔽段階（ｃ）の前にパタ
ーン化してＦＥＴゲートを形成する、上記（６）に記載
の方法。 （８）前記ゲート層を、前記遮蔽段階（ｃ）の後でパタ
ーン化してＦＥＴゲートを形成する、上記（６）に記載
の方法。 （９）ウェハ上に電界効果トランジスタ（ＦＥＴ）を形
成する方法であって、（ａ）半導体層上にゲート誘電体
層を形成する段階と、（ｂ）前記ゲート誘電体層上にゲ
ート層を形成する段階と、（ｃ）前記ゲート層をパター
ン化して複数のＦＥＴを画定する段階と、（ｄ）高電圧
ＦＥＴとして１つまたは複数のＦＥＴを選択し、前記高
電圧ＦＥＴを遮蔽する段階と、（ｅ）選択されていない
前記ＦＥＴをドープする段階と、（ｆ）前記高電圧ＦＥ
Ｔの遮蔽を解除する段階と、（ｇ）前記高電圧ＦＥＴに
ドーパントを注入する段階とを含み、前記ゲート誘電体
層において前記高電圧ＦＥＴのゲートが空乏化され、前
記高電圧ＦＥＴがさらに前記ゲート誘電体層において空
乏化されたソース／ドレイン領域を有し、前記高電圧Ｆ
ＥＴが前記選択されていないＦＥＴよりも厚い有効ゲー
ト誘電体層を有するようにする方法。 （１０）前記注入の段階（ｇ）は、前記高電圧ＦＥＴに
注入されるドーパントがリンであり、約１．５×１０20
ｃｍ-3の濃度になるように注入する段階を含む、上記
（９）に記載の方法。 （１１）前記ウェハがシリコン・ウェハであり、前記半
導体層が該シリコン・ウェハであり、前記ゲート層が、
前記シリコン・ウェハ上のゲー誘導体層上に形成された
ポリシリコン層であり、前記リンが約６０ｋｅＶの注入
エネルギーで注入される、上記（１０）に記載の方法。 （１２）前記ウェハが絶縁体層であり、前記半導体層が
前記絶縁体層上のシリコン層であり、前記ゲート層が、
前記シリコン層上のゲート誘電体層上に形成されたポリ
シリコン層であり、前記リンが約６０ｋｅＶの注入エネ
ルギーで注入される、上記（１０）に記載の方法。 （１３）前記リンを約１〜２×１０15ｃｍ-2のドーズ量
で注入する上記（１１）または（１２）に記載の方法。 （１４）ウェハ上に電界効果トランジスタ（ＦＥＴ）を
形成する方法であって、（ａ）半導体層上にゲート誘電
体層を形成する段階と、（ｂ）前記ゲート誘電体層上に
ゲート層を形成する段階と、（ｃ）１つまたは複数の高
電圧ＦＥＴ領域を画定し、前記ゲート層の画定された領
域を遮蔽する段階と、（ｄ）前記ゲート層の遮蔽されて
いない領域にドープする段階と、（ｅ）前記ゲート層を
パターン化して、複数のＦＥＴゲートを画定する段階
と、（ｆ）前記高電圧領域の前記ＦＥＴゲートの遮蔽を
解除する段階と、（ｇ）前記高電圧ＦＥＴにドーパント
を注入して高電圧ＦＥＴを形成する段階とを含み、前記
ゲート誘電体層において前記高電圧ＦＥＴのゲートが空
乏化され、前記高電圧ＦＥＴがさらに前記ゲート誘電体
層において空乏化されたソース／ドレイン領域を有し、
前記高電圧ＦＥＴが前記選択されていないＦＥＴよりも
厚い有効ゲート誘電体を有するようにする方法。 （１５）前記注入の段階（ｇ）は、前記項で夏ＦＥＴに
注入されるドーパントがリンであり、約１．５×１０20
ｃｍ-3の濃度になるように注入する段階を含む、上記
（１４）に記載の方法。 （１６）前記ウェハがシリコン・ウェハであり、前記半
導体層が該シリコン・ウェハであり、前記ゲート層が、
前記シリコン・ウェハ上のゲート誘電体層上に形成され
たポリシリコン層であり、前記リンが、約６０ｋｅＶの
注入エネルギーで注入される、上記（１５）に記載の方
法。 （１７）前記ウェハが絶縁体層であり、前記半導体層が
前記絶縁体層上のシリコン層であり、前記ゲート層が、
シリコン層上のゲート誘電体層上に形成されたポリシリ
コン層であり、前記リンが、約６０ｋｅＶの注入エネル
ギーで注入される、上記（１５）に記載の方法。 （１８）前記リンを約１〜２×１０15ｃｍ-2のドーズ量
で注入する上記（１６）または（１７）に記載の方法。
【図１】本発明の好ましい実施形態により基板上に形成
されたゲート層を示す図である。
されたゲート層を示す図である。
【図２】本発明の好ましい実施形態により図１のゲート
層からパターン化されたゲートを示す図である。
層からパターン化されたゲートを示す図である。
【図３】通常のＮＦＥＴおよびＰＦＥＴと同一ウェハ上
に形成された高電圧ＦＥＴの好ましい実施形態を示す図
である。
に形成された高電圧ＦＥＴの好ましい実施形態を示す図
である。
【図４】高電圧ＮＦＥＴ拡散におけるドーパント密度と
深さ（Ｘj）の関係を示すグラフである。
深さ（Ｘj）の関係を示すグラフである。
１００ 半導体層 １０２ ゲート誘電体層 １０４ ゲート層 １０６ 領域 １０８、１１０、１１２ ゲート １１４、１２６ 遮蔽マスク １１６、１２２、１２８ ソース／ドレイン領域 １１８ Ｎウェル １２０ ＮＦＥＴデバイス １２４ ＰＦＥＴデバイス １３４ 高電圧ＮＦＥＴデバイス １３６ 有効ゲート誘電体層 １３８ ゲート誘電体層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミン・ホー・トン アメリカ合衆国05452 バーモント州エ セックス・ジャンクション ロスト・ネ ーション・ロード 160 (56)参考文献 特開 昭61−179577（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/088 H01L 21/8234 H01L 29/78 H01L 21/336
Claims (7)
- 【請求項１】ウェハ上に電界効果トランジスタ（ＦＥ
Ｔ）を形成する方法であって、 （ａ）半導体層上にゲート誘電体層を形成する段階と、 （ｂ）前記ゲート誘電体層上にゲート層を形成する段階
と、 （ｃ）前記ゲート層をパターン化して高電圧ＦＥＴ領域
及び低電圧ＦＥＴ領域のそれぞれにゲートを形成する段
階と、 （ｄ）高電圧ＦＥＴ領域を遮蔽マスクにより遮蔽し、低
電圧ＦＥＴ領域を露出する段階と、 （ｅ）前記低電圧ＦＥＴ領域にドーパントをドープし
て、前記低電圧ＦＥＴのゲートをドープし、そしてソー
ス及びドレイン領域を形成する段階と、 （ｆ）前記高電圧ＦＥＴ領域の遮蔽マスクを除去して露
出し、そして前記低電圧ＦＥＴ領域を遮蔽マスクで遮蔽
する段階と、 （ｇ）前記高電圧ＦＥＴ領域にドーパントをドープし
て、前記高電圧ＦＥＴのゲートをドープし、そしてソー
ス及びドレイン領域を形成する段階とを含み、前記段階
（ｇ）のドーパントのドープは、前記ソース及びドレイ
ン領域のそれぞれに、表面の近くのドープ濃度が該表面
のドープ濃度よりも高いピーク濃度である拡散ドーピン
グ・プロファイルを生じ、そして前記段階（ｅ）のドー
パントのドープは、前記段階（ｇ）で生じた拡散ドーピ
ング・プロファイルと異なる拡散ドーピング・プロファ
イルを生じさせ、前記高電圧ＦＥＴのゲート誘電体層の
有効厚さを前記低電圧ＦＥＴのゲート誘電体層の有効厚
さよりも厚くすることを特徴とする、ＦＥＴを形成する
方法。 - 【請求項２】前記段階（ｅ）及び前記段階（ｇ）のドー
パントのドープは、前記高電圧ＦＥＴのゲート誘電体層
の有効厚さを前記低電圧ＦＥＴのゲート誘電体層の有効
厚さよりも厚くするように、前記高電圧ＦＥＴのゲート
と該ゲートの近くのソース及びドレイン領域が、前記低
電圧ＦＥＴのゲートと該ゲートの近くのソース及びドレ
イン領域よりも空乏化されるように行われることを特徴
とする、請求項１に記載のＦＥＴを形成する方法。 - 【請求項３】前記ゲート層がポリシリコン層であり、前
記段階（ｅ）は、リンを４〜５×１０１５ｃｍ−２のド
ーズ量で１５〜２５ｋｅＶの注入エネルギーでドープ
し、そして前記段階（ｇ）は、リンを１〜２×１０１５
ｃｍ−２のドーズ量で６０ｋｅＶの注入エネルギーでド
ープすることを特徴とする、請求項１又は請求項２に記
載のＦＥＴの形成方法。 - 【請求項４】前記半導体層がシリコン・ウェハであり、
前記ゲート層が前記シリコン・ウェハ上の前記ゲート誘
電体層上に形成されたポリシリコン層であることを特徴
とする、請求項１に記載のＦＥＴを形成する方法。 - 【請求項５】ウェハ上に電界効果トランジスタ（ＦＥ
Ｔ）を形成する方法であって、 （イ）半導体層上にゲート誘電体層を形成する段階と、 （ロ）前記ゲート誘電体層上にゲート層を形成する段階
と、 （ハ）高電圧ＦＥＴ領域を画定し、該高電圧ＦＥＴ領域
の前記ゲート層の領域を遮蔽マスクにより遮蔽する段階
と、 （ニ）前記遮蔽マスクにより遮蔽されていない低電圧Ｆ
ＥＴ領域のゲート層にドーパントをドープする段階と、 （ホ）前記ゲート層をパターン化して高電圧ＦＥＴ領域
及び低電圧ＦＥＴ領域のそれぞれにゲートを形成する段
階と （ヘ）高電圧ＦＥＴ領域を遮蔽マスクにより遮蔽し、低
電圧ＦＥＴ領域を露出する段階と、 （ト）前記低電圧ＦＥＴ領域にドーパントをドープし
て、前記低電圧ＦＥＴのゲートをドープし、そしてソー
ス及びドレイン領域を形成する段階と、 （チ）前記高電圧ＦＥＴ領域の遮蔽マスクを除去して露
出し、そして上記低電圧ＦＥＴ領域を遮蔽マスクで遮蔽
する段階と、 （リ）前記高電圧ＦＥＴ領域にドーパントをドープし
て、前記高電圧ＦＥＴのゲートをドープし、そしてソー
ス及びドレイン領域を形成する段階とを含み、前記段階
（リ）のドーパントのドープは、前記ソース及びドレイ
ン領域のそれぞれに、表面の近くのドープ濃度が該表面
のドープ濃度よりも高いピーク濃度である拡散ドーピン
グ・プロファイルを生じ、そして前記段階（ニ）及び
（ト）のドーパントのドープは、前記段階（リ）で生じ
た拡散ドーピング・プロファイルと異なる拡散ドーピン
グ・プロファイルを生じさせ、前記高電圧ＦＥＴのゲー
ト誘電体層の有効厚さを前記低電圧ＦＥＴのゲート誘電
体層の有効厚さよりも厚くすることを特徴とする、ＦＥ
Ｔを形成する方法。 - 【請求項６】前記段階（ニ）、（ト）及び（リ）のドー
パントのドープは、前記高電圧ＦＥＴのゲート誘電体層
の有効厚さを前記低電圧ＦＥＴのゲート誘電体層の有効
厚さよりも厚くするように、前記高電圧ＦＥＴのゲート
と該ゲートの近くのソース及びドレイン領域が、前記低
電圧ＦＥＴのゲートと該ゲートの近くのソース及びドレ
イン領域よりも空乏化されるように行われることを特徴
とする、請求項５に記載のＦＥＴを形成する方法。 - 【請求項７】前記半導体層がシリコン・ウェハであり、
前記ゲート層が前記シリコン・ウェハ上の前記ゲート誘
電体層上に形成されたポリシリコン層であることを特徴
とする、請求項６に記載のＦＥＴを形成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/014,889 US6054354A (en) | 1998-01-28 | 1998-01-28 | High voltage field effect transistors with selective gate depletion |
| US09/014889 | 1998-01-28 |
Publications (2)
| Publication Number | Publication Date |
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