JPS61179577A - 半導体デバイスとその製造方法 - Google Patents
半導体デバイスとその製造方法Info
- Publication number
- JPS61179577A JPS61179577A JP60021568A JP2156885A JPS61179577A JP S61179577 A JPS61179577 A JP S61179577A JP 60021568 A JP60021568 A JP 60021568A JP 2156885 A JP2156885 A JP 2156885A JP S61179577 A JPS61179577 A JP S61179577A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- drain
- source
- resist layer
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000009792 diffusion process Methods 0.000 claims abstract description 10
- 238000005468 ion implantation Methods 0.000 claims description 7
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 30
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052785 arsenic Inorganic materials 0.000 abstract description 4
- 239000011574 phosphorus Substances 0.000 abstract description 4
- 238000001947 vapour-phase growth Methods 0.000 abstract description 3
- -1 arsenic ions Chemical class 0.000 abstract 2
- 239000000758 substrate Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 206010020400 Hostility Diseases 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000001883 metal evaporation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、集積回路の高速化、高集積化を可能ならし
めた半導体デバイスとその製造方法に関する。
めた半導体デバイスとその製造方法に関する。
ＭＯＳ）ランジスタ、容量、抵抗、ダイオード、配線を
基本要素とするＭＯ５集積回路デバイス等の半導体デバ
イスにおいて、在来の方法で高速化、高集積化を図ると
ＦＥＴ（電界効果トランジスタ）の耐圧が低下する欠点
がある。
基本要素とするＭＯ５集積回路デバイス等の半導体デバ
イスにおいて、在来の方法で高速化、高集積化を図ると
ＦＥＴ（電界効果トランジスタ）の耐圧が低下する欠点
がある。
例えば、Ｐ ＋ ｎ両チャネル素子を用いる０Ｍ０５回
路を高速、高集積化する場合には、ＭＯＳ ＦＥＴを微
細化する必要があり、この微細化は、通常トランジスタ
のゲート長（チャネル長）を短かくすることによって行
われる。しかし、その方法を採るといわゆるパンチスル
ー、ソースとドレインの空乏層の影響によるしきい値電
圧の減少、基板バイアスによるしきい値電圧の変化と云
った短チヤネル効果が現われる。従って、これを避ける
ためにソース、ドレインの接合深さを浅くしなければな
らない。ところが、トランジスタの耐圧はソース、ドレ
インの接合深さが浅くなるにつれて小さくなる。
路を高速、高集積化する場合には、ＭＯＳ ＦＥＴを微
細化する必要があり、この微細化は、通常トランジスタ
のゲート長（チャネル長）を短かくすることによって行
われる。しかし、その方法を採るといわゆるパンチスル
ー、ソースとドレインの空乏層の影響によるしきい値電
圧の減少、基板バイアスによるしきい値電圧の変化と云
った短チヤネル効果が現われる。従って、これを避ける
ためにソース、ドレインの接合深さを浅くしなければな
らない。ところが、トランジスタの耐圧はソース、ドレ
インの接合深さが浅くなるにつれて小さくなる。
即ち、一般に、集積回路内の各ＦＥＴは、内部回路用の
ものに高速性が、入・出力回路用のものに耐圧が要求さ
れるが、内部回路の高速性を重視すると入・出力回路の
耐圧が小さくなり、一方、入・出力回路の耐圧を高める
と内部回路の高速性が宿性になると云う具合に相反する
問題を生じ、このことがＭ ＯＳ トランジスタを含む
半導体デバイスの高速化、高集積化を図る上での制限要
因となっている。
ものに高速性が、入・出力回路用のものに耐圧が要求さ
れるが、内部回路の高速性を重視すると入・出力回路の
耐圧が小さくなり、一方、入・出力回路の耐圧を高める
と内部回路の高速性が宿性になると云う具合に相反する
問題を生じ、このことがＭ ＯＳ トランジスタを含む
半導体デバイスの高速化、高集積化を図る上での制限要
因となっている。
そこで、この発明は、１つのデバイス中に特性の異なる
２種類のトランジスタを形成することにより半導体デバ
イスのより一層の高速化、高密度化を実現しようとする
ものである。
２種類のトランジスタを形成することにより半導体デバ
イスのより一層の高速化、高密度化を実現しようとする
ものである。
上記の目的を達成するこの発明の半導体デバイスは、Ｍ
ＯＳ構造をもつ１つのデバイスが、ソース、ドレイン
の接合深さの浅い内部回路内のトランジスタと、ソース
、ドレインの接合深さの深い入・出力回路用のトランジ
スタの双方を具備していることを特徴とする。
ＯＳ構造をもつ１つのデバイスが、ソース、ドレイン
の接合深さの浅い内部回路内のトランジスタと、ソース
、ドレインの接合深さの深い入・出力回路用のトランジ
スタの双方を具備していることを特徴とする。
また、この発明の第２の目的である製造方法は、ＭＯ５
集積回路の製作工程中に、 内部回路用のトランジスタ領域をレジスト層で被覆して
イオン注入又は拡散により接合深さの深い入・出力回路
用トランジスタのソース、ドレインを形成する工程と、 入・出力回路用のトランジスタ領域をレジスト層で被覆
してイオン注入又は拡散により接合深さノ浅い内部回路
内トランジスタのソース、ドレインを形成する工程を含
むことを特徴とする。
集積回路の製作工程中に、 内部回路用のトランジスタ領域をレジスト層で被覆して
イオン注入又は拡散により接合深さの深い入・出力回路
用トランジスタのソース、ドレインを形成する工程と、 入・出力回路用のトランジスタ領域をレジスト層で被覆
してイオン注入又は拡散により接合深さノ浅い内部回路
内トランジスタのソース、ドレインを形成する工程を含
むことを特徴とする。
この方法におけるソース、ドレインの形成工程の前後の
工程は、周知のＭＯ５集積回路の製造方法によればよい
。その周知製法の代表的なものとしては、ゲート電極材
料の違いによって区別されるアルミニウムゲート構造、
シリコンゲート構造、モリブデンゲート構造等の各製法
やシリコンゲートーコプラナ法等がある。これ等の方法
は、ゲート電極をソース、ドレインの形成前に作ってお
くか否か、ソース、ドレインを拡散によって作るか又は
イオン注入によって作るかと云った部分的な相違はある
が、基本工程の流れに大差はない。−例として高密度化
に適したシリコンゲート構造のＰ形基板を用いる場合の
主な製作工程の流れを記すと次のようになる。
工程は、周知のＭＯ５集積回路の製造方法によればよい
。その周知製法の代表的なものとしては、ゲート電極材
料の違いによって区別されるアルミニウムゲート構造、
シリコンゲート構造、モリブデンゲート構造等の各製法
やシリコンゲートーコプラナ法等がある。これ等の方法
は、ゲート電極をソース、ドレインの形成前に作ってお
くか否か、ソース、ドレインを拡散によって作るか又は
イオン注入によって作るかと云った部分的な相違はある
が、基本工程の流れに大差はない。−例として高密度化
に適したシリコンゲート構造のＰ形基板を用いる場合の
主な製作工程の流れを記すと次のようになる。
先ず、シリコン基板の全面を熱酸化し、エツチングによ
り酸化膜にトランジスタ領域を囲む穴をあける。次に、
酸化膜をマスクとして上記の穴の部分にＰ形不純物をイ
オン注入又は拡散しフィールド反転防止層を作る。次い
で、酸化膜を成長させて厚いフィールド酸化膜とした後
、トランジスタ領域の酸化膜を除去し、その除去部に薄
いゲート酸化膜を再度成長する。また、この後、多結晶
シリコンを成長させパターニングしてゲート酸化膜上の
ゲート電極と配線を作る。
り酸化膜にトランジスタ領域を囲む穴をあける。次に、
酸化膜をマスクとして上記の穴の部分にＰ形不純物をイ
オン注入又は拡散しフィールド反転防止層を作る。次い
で、酸化膜を成長させて厚いフィールド酸化膜とした後
、トランジスタ領域の酸化膜を除去し、その除去部に薄
いゲート酸化膜を再度成長する。また、この後、多結晶
シリコンを成長させパターニングしてゲート酸化膜上の
ゲート電極と配線を作る。
しかる後、ゲート酸化膜を除去してこの領域にｎ拡散を
行うか又ゲート電極をマスクとしてゲート酸化膜下にｎ
形不純物をイオン注入し、ソース、ドレインを作る。本
発明の方法は、この工程が２つに分かれる。
行うか又ゲート電極をマスクとしてゲート酸化膜下にｎ
形不純物をイオン注入し、ソース、ドレインを作る。本
発明の方法は、この工程が２つに分かれる。
この後、気相成長法でゲート電極を含めた基板の表面に
厚い酸化膜を成長し、ソース、ドレイン部に電極用の穴
をあけ、金属蒸着、パターニングを施してソース、ドレ
インの電極を作る。容量、抵抗等はこの工程に平行して
作る。モリブデンゲート構造の製法は、上記シリコンゲ
ート構造のそれに特に近似している。
厚い酸化膜を成長し、ソース、ドレイン部に電極用の穴
をあけ、金属蒸着、パターニングを施してソース、ドレ
インの電極を作る。容量、抵抗等はこの工程に平行して
作る。モリブデンゲート構造の製法は、上記シリコンゲ
ート構造のそれに特に近似している。
第１図に、この発明に係る半導体デバイスの一実施例の
要部（トランジスタ〕を示す。例示の素子はＰ形基板上
に回路を構成したｎチャネル形の素子であって、符号１
はシリコン基板、２はフィールド酸化膜、３はゲート酸
化膜、４，４はゲーはソース、ドレイン、７はソース、
ドレインの度合深さを浅くした内部回路用のトランジス
タ、７はソース、ドレインの接合深さを深くした入・出
力回路用のトランジスタ、８はソース、ドレイン用電極
を示している。
要部（トランジスタ〕を示す。例示の素子はＰ形基板上
に回路を構成したｎチャネル形の素子であって、符号１
はシリコン基板、２はフィールド酸化膜、３はゲート酸
化膜、４，４はゲーはソース、ドレイン、７はソース、
ドレインの度合深さを浅くした内部回路用のトランジス
タ、７はソース、ドレインの接合深さを深くした入・出
力回路用のトランジスタ、８はソース、ドレイン用電極
を示している。
第２ ＋ｇ＋乃至第５図は、本発明の方法に係るソース
、ドレインの製作工程の流れを第１図と同じｎチャネル
形の素子を例にとって表わした図である。
、ドレインの製作工程の流れを第１図と同じｎチャネル
形の素子を例にとって表わした図である。
この工程は、トランジスタ７′の領域をレジスト層９で
被覆する工程（第２図）、そのレジスト層とゲート電極
４をマスクとしてトランジスタ７の領域にリンやヒ素を
イオン注入し、接合深さの深いソース、ドレイン６を形
成する工程（第３図〕、トランジスタ７領域のレジスト
層を除去し、トランジスタ７の領域にレジスト層９を被
せる工程（とじてリン又はヒ素のイオン注入によりトラ
ンジスタ７の領域に接合深さの浅いソース、ドレイン６
′を形成する工程の４工程から成る。この工程を経た後
にレジスト層９を除去し、先に述べた気相成長法による
フィールド酸化膜２の成長工程に移る。
被覆する工程（第２図）、そのレジスト層とゲート電極
４をマスクとしてトランジスタ７の領域にリンやヒ素を
イオン注入し、接合深さの深いソース、ドレイン６を形
成する工程（第３図〕、トランジスタ７領域のレジスト
層を除去し、トランジスタ７の領域にレジスト層９を被
せる工程（とじてリン又はヒ素のイオン注入によりトラ
ンジスタ７の領域に接合深さの浅いソース、ドレイン６
′を形成する工程の４工程から成る。この工程を経た後
にレジスト層９を除去し、先に述べた気相成長法による
フィールド酸化膜２の成長工程に移る。
なお、ソース、ドレイン６．６の形成は拡散によっても
よく、また、それ等はいずれが後先に形成されてもよい
。
よく、また、それ等はいずれが後先に形成されてもよい
。
さらに、ｎ形基板上にＰチャネル素子を作るＰチャネル
形の回路や、Ｐ、ｎ両チャネル素子を含むＣＭＯ５回路
等においても同様の方法で接合深さの異なるソース、ド
レインを形成できる。
形の回路や、Ｐ、ｎ両チャネル素子を含むＣＭＯ５回路
等においても同様の方法で接合深さの異なるソース、ド
レインを形成できる。
以上述べたように、この発明の半導体デバイスは、トラ
ンジスタのソース、ドレインの接合深さが内部回路で浅
（、入・出力回路で深くなっているので、高速化、高密
度化のためにスケーリングにより内部回路を微細化して
も入・出力回路では高耐圧を確保できる。
ンジスタのソース、ドレインの接合深さが内部回路で浅
（、入・出力回路で深くなっているので、高速化、高密
度化のためにスケーリングにより内部回路を微細化して
も入・出力回路では高耐圧を確保できる。
また、この発明の方法は、−万のトランジスタ領域をレ
ジスト層で被覆してイオン注入又は拡散により他方のト
ランジスタのソース、ドレインを形成するので、同一基
板上に内部回路と入・出力回路の要求特性を満たした接
合深さの異なる２種類のソース、ドレインを作り出すこ
とができる。
ジスト層で被覆してイオン注入又は拡散により他方のト
ランジスタのソース、ドレインを形成するので、同一基
板上に内部回路と入・出力回路の要求特性を満たした接
合深さの異なる２種類のソース、ドレインを作り出すこ
とができる。
第１図は、この発明の半導体デバイスの一例を示す要部
断面図、第２図乃至第５図はそのソース、１’Ｌ／イン
の形成工程を順を追って示す断面図である。 １・・・シリコン基板、２・・・フィールド酸化膜、３
、・・ゲート酸化膜、４，４・・・ゲート電極、５・・
・フィールド反転防止層、６，６・・・ソース、ドレイ
ン、７・・・内部回路用トランジスタ、７・・・入・出
力回路用トランジスタ、９，９・・・レジスト層。 特許出願人 住友電気工業株式会社 同 代理人 鎌 １）文 二
断面図、第２図乃至第５図はそのソース、１’Ｌ／イン
の形成工程を順を追って示す断面図である。 １・・・シリコン基板、２・・・フィールド酸化膜、３
、・・ゲート酸化膜、４，４・・・ゲート電極、５・・
・フィールド反転防止層、６，６・・・ソース、ドレイ
ン、７・・・内部回路用トランジスタ、７・・・入・出
力回路用トランジスタ、９，９・・・レジスト層。 特許出願人 住友電気工業株式会社 同 代理人 鎌 １）文 二
Claims (2)
- （１）ＭＯＳ構造をもつ１つのデバイスが、ソース、ド
レインの接合深さの浅い内部回路内のトランジスタと、
ソース、ドレインの接合深さの深い入・出力回路用のト
ランジスタの双方を具備していることを特徴とする半導
体デバイス。 - （２）ＭＯＳ集積回路の製作工程中に、 内部回路用のトランジスタ領域をレジスト層で被覆して
イオン注入又は拡散により接合深さの深い入・出力回路
用トランジスタのソース、ドレインを形成する工程と、 入・出力回路用のトランジスタ領域をレジスト層で被覆
してイオン注入又は拡散により接合深さの浅い内部回路
内トランジスタのソースドレインを形成する工程を含む
ことを特徴とする半導体デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021568A JPS61179577A (ja) | 1985-02-04 | 1985-02-04 | 半導体デバイスとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021568A JPS61179577A (ja) | 1985-02-04 | 1985-02-04 | 半導体デバイスとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61179577A true JPS61179577A (ja) | 1986-08-12 |
Family
ID=12058628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60021568A Pending JPS61179577A (ja) | 1985-02-04 | 1985-02-04 | 半導体デバイスとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61179577A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0533476A2 (en) * | 1991-09-18 | 1993-03-24 | Fujitsu Limited | Semiconductor integrated circuit with scan patch |
| US6054354A (en) * | 1998-01-28 | 2000-04-25 | International Business Machines Corporation | High voltage field effect transistors with selective gate depletion |
-
1985
- 1985-02-04 JP JP60021568A patent/JPS61179577A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0533476A2 (en) * | 1991-09-18 | 1993-03-24 | Fujitsu Limited | Semiconductor integrated circuit with scan patch |
| EP0533476A3 (ja) * | 1991-09-18 | 1994-03-23 | Fujitsu Ltd | |
| US6487682B2 (en) | 1991-09-18 | 2002-11-26 | Fujitsu Limited | Semiconductor integrated circuit |
| US6054354A (en) * | 1998-01-28 | 2000-04-25 | International Business Machines Corporation | High voltage field effect transistors with selective gate depletion |
| KR100303409B1 (ko) * | 1998-01-28 | 2001-12-17 | 포만 제프리 엘 | 선택적인게이트공핍을가지는고전압전계효과트랜지스터 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0193159A (ja) | ＢｉＣＭＯＳ素子の製造方法 | |
| JP2510599B2 (ja) | 電界効果トランジスタ | |
| JPH05102480A (ja) | 半導体装置およびその製造方法 | |
| JPS61179577A (ja) | 半導体デバイスとその製造方法 | |
| KR930005508B1 (ko) | 반도체장치 및 그 제조방법 | |
| JPS6251216A (ja) | 半導体装置の製造方法 | |
| JPH09172062A (ja) | 半導体装置及びその製造方法 | |
| US6255147B1 (en) | Silicon on insulator circuit structure with extra narrow field transistors and method of forming same | |
| JPH0492416A (ja) | 半導体装置の製造方法 | |
| JP3017838B2 (ja) | 半導体装置およびその製造方法 | |
| JPH11214527A (ja) | 半導体装置および半導体装置の製造方法 | |
| JPS61194764A (ja) | 半導体装置の製造方法 | |
| JP2610906B2 (ja) | ＢｉＭＯＳ半導体回路装置の製造方法 | |
| KR100379534B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH04129274A (ja) | 半導体装置 | |
| JP2953915B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH04246862A (ja) | 半導体集積回路及び半導体集積回路製造方法 | |
| JPH0346272A (ja) | 半導体装置の製造方法 | |
| KR100214535B1 (ko) | 엘디디 구조 모스 트랜지스터 제조방법 | |
| JPS6246572A (ja) | 半導体装置の製造方法 | |
| JPH0964356A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH04346263A (ja) | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 | |
| JPH0334571A (ja) | 半導体装置 | |
| JPS62112376A (ja) | 半導体装置 | |
| JPH01123416A (ja) | 半導体装置の製造方法 |