JPS6246572A

JPS6246572A - 半導体装置の製造方法

Info

Publication number: JPS6246572A
Application number: JP18605785A
Authority: JP
Inventors: Shigeru Iwata; 岩田　滋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-08-23
Filing date: 1985-08-23
Publication date: 1987-02-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体装置の製造方法に関し、特にＭＯ８型電
界効果トランジスタを有する半導体装置の製造方法に関
する。

〔従来の技術〕′ 近年のＭＯ５型電界効果トランジスタを有する半導体装
置では、大路次のような製造方法によってＭＯ５型電界
効果トランジスタを形成している。

例えば、第２図に示すＭＯＳ型電界効果トランジスタで
は、Ｎ型シリコン基板２１の主面上にゲート絶縁膜２２
及びゲート電極２３を形成した後に、全面にボロンをイ
オン注入し、ゲート電極２３をマスクとした所謂自己整
合法によってゲート絶縁膜２３の両側部にソース・ドレ
イン領域２４を形成する。その上に層間絶縁膜２５を被
着してこれにコンタクト孔を開設し、このコンタクト孔
を通して前記ソース・ドレイン領域２４に導通ずるアル
ミニウム電極２６を形成している。

〔発明が解決しようとする問題点〕

上述した製造方法によって形成されたＭＯＳ型電界効果
トランジスタでは、高不純物濃度のソース・ドレイン領
域２４を形成する方法が、前述のようにゲート電極２３
を用いて単に不純物をイオン注入して形成する方法であ
るため、半導体装置の高集積化や高速化の点で次のよう
な不利な点がある。

即ち、この構造のＭＯＳ型電界効果トランジスタにおい
てゲート長を微細化しようとすると、短チヤネル効果等
の悪影響が現れるため、比例縮小則に基ずいてソース・
ドレイン領域２４の接合深さや電源電圧等も同時に小さ
くしなければならない。しかしながら、電源電圧は他の
装置、回路との関係上勝手に変更することはできず、ま
た接合深さも浅くするとアルミニウム電極２６との接続
上の問題が生じることになる。

このため、単にゲート長を短くしたＭＯ５型電界効果ト
ランジスタでは、パンチスルーやホットエレクトロン効
果が生じ易くなり、またしきい値電圧のゲート長依存性
が大きくなり易く、実質的にトランジスタの微細化、高
集積化を図ることが難しくなる。更に、ゲート電極２３
とソース・ドレイン領域２４との重なり部分の容量が相
対的に大きくなり、高速動作の点でも不利になる。

〔問題点を解決するための手段〕

本発明の半導体装置の製造方法は、ソース・ドレイン領
域の接合を浅く形成して前記種々の不具合を解消するた
めに、導電性材料をパターニングしてゲート電極を形成
する際に、ゲート電極両端に微少間隙を画成するように
前記導電性材料を一部残存させておき、全面に絶縁膜を
被着しかつこの絶縁膜を異方性エツチングして微少間隙
内にのみ絶縁膜が一部残るようにし、その上で不純物を
イオン注入して自己整合法によってソース・ドレイン領
域を形成する方法である。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図（ａ）〜（ｄ）は本発明の一実施例の工程断面図
であり、ＮチャネルＭＯＳ型電界効果トランジスタに適
用した例を示している。

先ず、同図（ａ）のように、Ｐ型シリコン基板１の主面
上に酸化シリコンからなるゲート絶縁膜２を形成し、そ
の上に多結晶シリコン層３を形成する。そして、この多
結晶シリコン層３をフォトリソグラフィ技術を用いてパ
ターニングし、ゲート電極４を形成する。この時、ゲー
ト電極４の両側には、微細間隙ｒをおいて前記多結晶シ
リコン層３の一部５，５を夫々残存させておく。なお、
前記微少間隙ｒの寸法は、多結晶シリコン層３の膜厚よ
りも小さくしておくことが肝要である。

次いで、同図（ｂ）のように、全面に窒化シリコン膜６
を被着させる。この窒化シリコン膜６はＣＶＤ法によっ
て堆積させ、厚さは０．２μｍ程度とする。

しかる上で、この窒化シリコン膜６を異方性エツチング
して除去するが、この時前記微少間隙ｒ内に被着されて
いる窒化シリコン膜６は異方性のために完全には除去さ
れず、同図（ｃ）のように微少間隙の側面乃至底面に残
存６ａされる。次いで、この状態でシリコン基板１の全
面にリンをイオン注入してソース・ドレイン領域７を形
成する。

この時、前記ゲート電極４や多結晶シリコン層５が存在
する部分にはリンは注入されず、多結晶シリコンＮ５の
両側位置においてリンは深く注入され、深い接合８を形
成する。また、この時微少間隙ｒの部分では残存する窒
化シリコン膜６ａによってリンの注入が抑止され、リン
は浅い注入になって浅い接合９を形成する。

そして、これを熱処理することにより接合８と９が夫々
若干拡散されて両者が多結晶シリコン層５の下側で接続
し、一体のソース・ドレイン領域７が構成される。

以下、同図（ｄ）のように、ＣＶＤ酸化シリコン膜等で
層間絶縁膜１０を形成し、コンタクト孔を開設した上で
アルミニウム電極１１を形成してソース・ドレイン領域
７に導通させてＮチャネルＭＯＳ型電界効果トランジス
タを完成する。

したがって、このように形成されたＭＯＳ型電界効果ト
ランジスタでは、ゲート電極４の両端に位置されるソー
ス・ドレイン領域７の接合９は、微少間隙ｒに残存され
た窒化シリコン膜６ａによって浅い接合とされているの
で、ゲート長の微細化に伴う短チヤネル効果を防止でき
、パンチスルー、ホットエレクトロン効果更にしきい値
電圧のゲート依存性等を改善できる。また、ゲート電極
４と接合９との重なりを小さくし、接合容量を低減でき
る。一方、ソース・ドレイン領域７の外側に位置する接
合８は、これまでと同様に深い接合に形成できるので、
アルミニウム電極１１との接続に際してもアロイスパイ
ク等の不具合が生じることはない。この結果、半導体装
置の高集積化及び高速化を達成できる。

なお、前記実施例ではＮチャネルＭＯＳ型電界効果トラ
ンジスタを製造する場合について説明したが、Ｐチャネ
ルＭＯＳ型電界効果トランジスタを製造する場合でも同
じである。この場合、ソース・ドレイン領域を形成する
ための不純物にはボロン等のＰ型不純物をイオン注入す
ることが必要である。このボロンはリンに比較して拡散
速度が大きいので、浅い接合と深い接合の接続はリンの
場合よりも容易である。

〔発明の効果〕

以上説明したように本発明は、導電性材料をパターニン
グしてゲート電極を形成する際に、ゲート電極両端に微
少間隙を画成するように前記導電性材料を一部残存させ
ておき、全面に絶縁膜を被着しかつこの絶縁膜を異方性
エツチングして微少間隙内にのみ絶縁膜が一部残るよう
にし、その上で不純物をイオン注入して自己整合法によ
ってソース・ドレイン領域を形成しているので、ソース
・ドレイン領域にゲート電極両側の浅い接合と、その外
側の深い接合を形成でき、この浅い接合によって短チヤ
ネル効果を防止して素子の微細化を図りかつ容量を低減
して高速化を図ることができ、一方では深い接合によっ
て電極接続の信頬性を確保することができる。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の一実施例の製造工程を
示す断面図、第２図は従来方法及びその不具合を説明す
るための断面図である。１・・・シリコン基板、２・・・ゲート絶縁膜、３・・
・多結晶シリコン層、４・・・ゲート電極、５・・・多
結晶シリコン層一部、６・・・窒化シリコン膜、６ａ・
・・残存膜、７・・・ソース・ドレイン領域、８・・・
深い接合、９・・・浅い接合、１０・・・層間絶縁膜、
１１・・・アルミニウム電極、２１・・・シリコン基板
、２２・・・ゲート絶縁膜、２３・・・ゲート電極、２
４・・・ソース・ドレイン領域、２５・・・層間絶縁膜
、２６・・・アルミニウム電極。

Claims

【特許請求の範囲】１、半導体基板上に形成したゲート電極を用いて自己整
合法によってソース・ドレイン領域を形成するＭＯＳ型
電界効果トランジスタを有する半導体装置の製造方法に
おいて、導電性材料をパターニングしてゲート電極を形
成する際に、ゲート電極両端に微少間隙を画成するよう
に前記導電性材料を一部残存させておき、全面に絶縁膜
を被着しかつこの絶縁膜を異方性エッチングして前記微
少間隙内にのみ絶縁膜が一部残るようにし、その上で不
純物をイオン注入して自己整合法によってソース・ドレ
イン領域を形成することを特徴とする半導体装置の製造
方法。２、前記絶縁膜にＣＶＤ窒化シリコン膜を用いてなる特
許請求の範囲第１項記載の半導体装置の製造方法。