JP2814092B2 - 長さが縮小されたゲートを有するｃｍｏｓ集積装置を製造するための方法 - Google Patents

長さが縮小されたゲートを有するｃｍｏｓ集積装置を製造するための方法

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Description

【発明の詳細な説明】 発明の分野 この発明は、長さが縮小されたゲートを有するCMOS集
積装置を製造するための方法に関する。
より詳細には、この方法は、１ミクロン未満の長さの
ゲートを有する高電圧を供給されたCMOS集積装置に関す
る。
発明の背景 接合のパンチスルー現象およびブレークダウンは、装
置の寸法を減少させる上で重要な制限要因であることは
公知である。なぜならば、パンチスルー現象を避けるの
に必要とされたチャネル内の高濃度のドーピングは、接
合での電界の増加のため、接合の初期のブレークダウン
に導くことができるからである。
最大電界ピークを制御しかつ減少させる目的を有す
る、少量にドープされたドレイン（LDD）方法のような
製造方法が現在公知である。この方法に従えば、製造さ
れるべきトランジスタのソースおよびドレイン領域と同
じ導電型を有する領域を発生するように適合されたイオ
ン種（ionspecies）の少量の注入が、２枚の連続的な別
個のマスクによって最初に行なわれる。次いで、前記ソ
ースおよびドレイン領域の多量のイオン注入をマスクす
るように、酸化シリコンスペーサ構造がトランジスタの
ゲート領域の側部に一般的に形成される。しかしなが
ら、ＮチャネルトランジスタおよびＰチャネルトランジ
スタ上のこれらのLDD領域の導入は、いくつかの不利な
点を伴なう。なぜならば、トランジスタのソースおよび
ドレイン領域に直列で導入され、またしたがってトラン
ジスタを流れる電流の値を減少させる抵抗のために、い
かなる場合でも、それは装置の電気的特性、特にその速
度の悪化をもたらすからである。２個のトランジスタ内
に個々のLDD領域を生じるのに必要とされる２枚のマス
クのため、この公知のLDD方法は、従来のCMOS方法に関
連してほとんど無視し得ない価格の増加をさらに伴な
う。
発明の概要 この状況のもとで、この発明の目的は、公知の技術の
不利な点を取除くことができ、かつ特定的には、従来の
CMOS方法の製造ステップの数を実質的に増加させること
なく、かつより詳細には所要のマスキングステップの数
を増加させることなく、ブレークダウンおよびパンチス
ルー現象からの保護を提供することができる、長さが縮
小されたゲートを有するCMOS集積装置を製造するための
方法を提供することである。
この目的の範囲内において、この発明の特定の目的
は、従来の方法に関連したCMOS装置の電気的特性の悪化
を制限するように、直列での抵抗のトランジスタへの導
入を可能な限り制限することができる製造方法を提供す
ることである。
この発明の少なからぬ目的は、完全に制御可能な手順
および結果を伴なって、電子産業で通常用いられる機械
の使用を可能にするように、公知のおよび使用された方
法ステップをそれ自体が含む方法を提供することであ
る。
この目的および上述の目的およびこれ以降明らかにな
るであろう他の目的は、前掲の特許請求の範囲で述べら
れたように、長さが縮小されたゲートを有するCMOS集積
装置を製造するための方法によって達成される。
この発明の特徴および利点は、添付の図面の非限定的
な例によってのみ示された、好ましいがしかしそれに限
らない実施例の説明から明らかになるであろう。
好ましい実施例の説明 この発明に従った方法は、初めに、相補形トランジス
タを提供するために、半導体材料１の本体またはサブス
トレート内の逆にドープされた領域を得るための従来の
ステップを含む。示された実施例では、Ｐ型導電性を有
するウェル２およびＮ型導電性を有するウェル３は、従
来の方法によって単結晶シリコンサブストレート内で拡
散される。次いで、能動区域の規定のステップが実行さ
れ、個々の能動区域を分割する絶縁酸化領域５の形成に
つながる。第１図では、参照数字６は、Ｎチャネルトラ
ンジスタを収容するように意図された能動区域を示し、
７は、Ｐチャネルトランジスタを収容するように意図さ
れた能動区域を示す。次いで、第１図の参照数字８によ
って示されたゲート酸化物層が、半導体材料のウェーハ
の表面上に従来の方法によって成長される。したがっ
て、個々のトランジスタのゲート領域は、従来の方法に
よって生成され、再び多結晶シリコンの層を生成し、ド
ープしかつ形作ることによって生成される。第２図に示
される構造が、このようにして得られる。この図では、
参照数字10は、Ｐウェル２内に収容されるべきＮチャネ
ルトランジスタのゲート領域を示し、かつ参照数字11
は、Ｎウェル３内に収容されるべき相補形Ｐチャネルト
ランジスタのゲート領域を示す。
この発明に従えば、パンチスルー現象からCMOS装置の
個々のトランジスタを保護するためのウェルを獲得する
ために、次いで、Ｐ型イオン種の少量の注入がサブスト
レート全体の上に行なわれる。この注入は、矢印12によ
って図の中に示され、かつ遮蔽されないサブストレート
領域内での注入されたイオンの積重ねに結果としてな
る。遮蔽された領域は、絶縁５ならびにゲート領域10お
よび11を含む。したがって、前記イオンは適当な熱処理
によって拡散される。その結果、領域13はＰ型ウェル２
内に形成され、前記領域はＰ型導電性をもまた有する
が、しかしより多量にドープされる。領域14はＮ型ウェ
ル３内に形成され、かつ前記ウェル３のドーピング剤の
濃度は、これらの領域内で部分的に補償される。こうし
て、N-型導電性を有する領域14がウェル３内に形成され
る。
さらに、この発明に従えば、LDD領域を形成するよう
にＮ注入がサブストレート全体上で行なわれる。このス
テップは第４図に示され、ここで、矢印18は、ウェル３
内のＮ型表面領域19の形成をもたらし、かつ領域14内の
同様にＮ型の領域20の形成をもたらすＮ注入を示す。
次いでP+接合が注入される。前記接合は、Ｎウェル内
に設けられたＰチャネルトランジスタのソースおよびド
レイン領域を形成するように意図される。このステップ
は、注入されてはならない領域、たとえば、Ｎチャネル
トランジスタを収容するべきサブストレートの区域を覆
うレジストマスク22を示す第５図に示される。この図で
は、矢印23は、Ｐチャネルトランジスタのソースおよび
ドレイン領域24の形成をもたらすＰ型注入（たとえばホ
ウ素で実行される）を示す。接合を形成するように注入
された高P+投与量が、初期に注入されたＮイオンの完全
な補償をもたらすので、この図ではＮ型領域20はもはや
描かれていないことに注目すべきである。この図では、
参照数字14′は領域14の残余の部分をさらに示す。こう
して、この部分14′は、Ｐチャネルトランジスタのソー
スおよびドレイン領域24を完全に取囲むウェルを実際に
含む。Ｎウェル３のドーピング剤の濃度は、前記ウェル
内で部分的に補償され、したがって、Ｐチャネルトラン
ジスタ内の最大電界ピークの強度を減少させ、かつその
ブレークダウン電圧の値を上昇させる。
次いでこの発明に従えば、Ｎチャネルトランジスタの
ための参照数字27およびＰチャネルトランジスタのため
の参照数字28によって示されるように、かつ第６図に示
されるように、マスク22を除去した後で、酸化シリコン
スペーサ構造は、従来の態様でゲート領域の側部に提供
される。したがって、サブストレートの表面はN+接合を
注入するように再びマスクされる。次いで、第６図の参
照数字29によって示されるレジストマスクは従来の態様
で生成され、かつ（注入から）遮蔽されるべき領域およ
び特にＰチャネルトランジスタを含む領域を覆う。次い
で、矢印30によって第６図に示されるように、N+注入が
行なわれる。この注入は、スペーサ構造27の側部へのN+
型領域31を生じることになる。前記領域31は、Ｎチャネ
ルトランジスタのソースおよびドレイン領域を含み、Ｎ
チャネルトランジスタのソースおよびドレイン領域を完
全に取囲む、参照数字13′によって第６図に示されたウ
ェルをこのようにして含む領域13内に十分に延在する。
スペーサ27の存在のために、LDD注入の部分19′はソー
スおよびドレイン領域31の側部に残るが、しかしウェル
13′内になお含まれたままである。したがって、Ｎチャ
ネルトランジスタは、ソースおよびドレイン領域を取囲
むＰ型ウェルを有し、かつＮトランジスタ内にパンチス
ルー現象からの保護をもたらし、残余の領域19′は、従
来のLDD方法に従ってＮチャネルトランジスタのブレー
クダウン電圧が増加するのを可能にする。
CMOS技術で集積回路を製造するためのさらに他の最終
のステップを伴なって、この方法は接点および相互接続
ラインを形成することによって従来の態様で終了する。
前述の説明から理解され得るように、この発明は意図
された目的を十分に達成する。事実、Ｎチャネルトラン
ジスタのN+接合を取囲むＰ型ウェルを設けることによっ
て、パンチスルー現象からの保護がもたらされ、Ｐチャ
ネルトランジスタのソースおよびドレイン領域を取囲む
ウェル14′内のドーピング剤の濃度の部分的な補償は、
この型のトランジスタをブレークダウンから保護する。
第３図に示されるように、付加的なマスクを使用するこ
となく、サブストレート全体上の少量のＰ注入によっ
て、これらの領域が獲得されることに注目しなければな
らない。特に、保護領域を設けるために、注入されたド
ーピング剤Ｐの投与量および次に続く熱処理方法を選ぶ
ことが必要であり、ＮチャネルトランジスタのN+接合の
全体を取囲むウェル13′を設けるために、P+接合のまわ
りのほとんどドープされないＰ領域を導入することな
く、Ｎウェルまたはドレイン３のドーピングを単に部分
的に補償するのに、注入された投与量が十分に低いこと
を同時に保証し、したがってより大きい抵抗を有する領
域の形成を避けるという事実が強調される。たとえば、
本件出願人により研究された方法に従えば、１時間900
℃の熱処理方法によって引きつがれる100KeVでのおよそ
1x1012の注入投与量をホウ素での少量のＰ注入に与える
ことによって、またしたがって、Ｎチャネルトランジス
タ内にLDD領域を設けることによって、ブレークダウン
電圧のおよそ1.5Vの増加が、1.0μｍの長さのゲートを
有するＰチャネルトランジスタ内で達成され、パンチス
ルー現象に対するその抵抗のいかなる著しい悪化もな
い。
この示された状態で、従来のCMOS方法に関連して付加
的なマスクを使用することなく、LDD領域をＮチャネル
トランジスタの上のみに設けることが可能であり、開口
の低移動度に起因して、減少された利得を既に有するこ
れらのトランジスタ上にさらに他の直列抵抗を導入する
ことなく、Ｎウェル３のドーピング剤を補償することに
よって、Ｐチャネルトランジスタのブレークダウン電圧
は制御されることができることに特に注目されてきた。
Ｐチャネルトランジスタ内に注入されたLDDのＮ投与量
は、接合を形成するように注入された高P+投与量によっ
て完全に補償されることにさらに注目されねばならな
い。
Ｐチャネルトランジスタ上でLDD領域を使用すること
によって、かつＮチャネルトランジスタ内では、前記Ｎ
チャネルトランジスタを収容する領域のドーピング剤の
部分的な補償をウェルにもたらすことによって、ブレー
クダウン電圧を増加させるように、当然この方法は鏡対
称的な態様で実行されてもよい。上述の事柄を実現する
ためには、ウェル３内のN+ドープされた領域、およびウ
ェル２内のＰドーピング剤の部分的な補償を有する領域
を発生するように、第３図に示されたＰ注入の代わり
に、少量のＮ注入を初めに実行することが十分であると
される。次いで第４図のＮ注入の代わりに、Ｐ注入が、
ＰチャネルトランジスタをLDD領域に設けるように実行
される。次いでこの鏡対称方法は、第５図に示されるシ
ーケンス、すなわち、初めに、Ｎチャネルトランジスタ
のゲート領域の横に前記トランジスタのＮソースおよび
ドレイン領域の注入を行ない、かつ次いで、スペーサ構
造を提供した後で、LDD領域があまりドープされない状
態を保つために、絶縁とスペーサ構造との間に含まれた
領域内でＰチャネルトランジスタのP+ソースおよびドレ
イン領域の注入を行なうことに関連して、逆の順序でP+
およびN+接合の注入を提供する。
この方法のこの型では、パンチスルー現象に対するそ
の抵抗のいかなる著しい悪化もなく、したがって、従来
の方法を使用して製造されることができる10−12ボルト
の値に関して10％の改良を獲得する、0.8ミクロンの長
さのゲートを有するＮチャネルトランジスタにおいて、
接合のブレークダウン電圧のおよそ１ボルトの増加が注
目されてきた。この場合、第３図に示されたステップに
おいて注入されたリン投与量は、120KeVでおよそ1x1012
cm-2であり、ＰチャネルトランジスタのP+接合上に光輪
型の非突抜けウェルを生じる。
理解され得るように、こうしてこの発明は、従来の方
法に関して付加的なマスキングステップを必要とするこ
となく、またしたがって実質的に比較し得る製造価格
で、電気的特性の著しい改良を可能にする。さらに、ソ
ースおよびドレイン領域に直列に抵抗が存在するため、
電気的特性の悪化は、２個のトランジスタのたった１個
のみに制限され、したがって公知のLDD方法に関して改
良を獲得する。
こうして考えられたこの発明は、すべてこの発明の概
念の範囲内で、多くの修正および変形が可能である。特
に、述べられた実施例は、両方ともCMOS装置のそれぞれ
のトランジスタを収容する２つのドレインまたはウェ
ル、Ｐ型のものおよびＮ型のものを有する構造に適用さ
れるが、同じ方法がＮウェルまたはＰウェルの構造にも
適用されるという事実が強調される。ゲートの厚さが、
パンチスルー現象保護領域を形成するイオン注入の自己
整列を可能にするならば、能動区域を規定するための方
法および絶縁を製造するための方法にもかかわらず、か
つゲート絶縁（特に多結晶シリコンおよびケイ素化合物
から製造され、または多結晶シリコンおよびケイ素化合
物を重畳するなどによって製造されたゲートに関する）
を設けるのに使用された材料にもかかわらず、上述の方
法はさらにCMOS装置の製造に適用されることができる。
さらにこの方法は、スペーサ構造が提供される材料から
独立している。
さらに、この詳細のすべてが他の技術的に同等のもの
と置換えられてもよい。
【図面の簡単な説明】
第１図ないし第６図は、この発明に従った方法の異なっ
た連続的なステップを示す、シリコンウェーハを介して
描かれた横断面図である。 図において、１は半導体材料の本体、２は第１の領域、
３は第２の領域、6,7は能動区域、８は絶縁層、10,11は
ゲート領域、12はドープする不純物、13は第１のウェ
ル、14は第２のウェル、18はさらに他のドープする不純
物、19はあまりドープされない領域、23はドープする不
純物、24,31はソースおよびドレイン領域、27はスペー
サ構造、30はドープする不純物である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/092

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】第１の型のチャネルを有する第１のMOSト
    ランジスタを製造するように、第１のレベルのドーピン
    グ不純物を有する、第１の導電型を有する少なくとも１
    つの第１の領域（２）、および、第１のトランジスタと
    相補の第２のMOSトランジスタを提供するように、第２
    のレベルのドーピング不純物を有する、第１のものと逆
    の第２の導電型を有する第２の領域（３）を、大きな表
    面を有する半導体材料の本体（１）内に規定するステッ
    プと、 前記第１の領域（２）および前記第２の領域（３）内に
    前記MOSトランジスタを収容するように意図された能動
    領域（6,7）を規定するステップとを備え、前記能動領
    域規定ステップは、個々の能動領域を分離する絶縁酸化
    物領域（５）を形成し、 前記大きな表面上に絶縁層（８）を成長させるステップ
    と、 前記能動領域（6,7）の前記絶縁層（８）上の半導体材
    料内にゲート領域（10,11）を選択的に形成するステッ
    プと、 前記第１の領域（２）内に第１のトランジスタのための
    前記第２の導電型を有するソースおよびドレイン領域
    （31）、ならびに半導体材料の本体（１）の前記第２の
    領域（３）内に第２のトランジスタのための前記第１の
    導電型を有するソースおよびドレイン領域（24）を選択
    的に形成するステップと、 接点および相互接続ラインを規定するステップとをさら
    に含む、長さが縮小されたゲートを有するCMOS集積装置
    を製造するための方法であって、 ゲート領域を選択的に形成する前記ステップの後で、ド
    ーピング不純物（12）を導入する第１のステップが、半
    導体材料の前記本体の大きな表面全体上で実行され、注
    入されたイオンを絶縁酸化物領域（５）に隣接しかつゲ
    ート領域（10,11）に隣接する本体領域に蓄積し、 前記第１の領域（２）内の前記第１のトランジスタのソ
    ースおよびドレイン領域（31）の周囲に前記第１の導電
    型を有する第１のウェル（13）を設けるように、かつ前
    記第２の領域（３）内の前記第２のトランジスタのソー
    スおよびドレイン領域（24）の周囲に前記第２の導電型
    を有する第２のウェル（14）を設けるように、前記ドー
    ピング不純物（12）が前記第１の導電型を与えるように
    され、 前記第１のウェル（13）は前記第１のレベルよりも高い
    ドーピング不純物のレベルを有し、かつ 前記第２のウェル（14）は前記第２のレベルよりも低い
    ドーピング不純物のレベルを有し、前記ドーピング不純
    物（12）は、前記第１および第２のMOSトランジスタの
    それぞれのパンチスルー現象およびブレイクダウン現象
    を防止することを特徴とする、方法。
  2. 【請求項２】ドーピング不純物（12）を導入する前記第
    １のステップの後で、さらに他のドーピング不純物を少
    量に導入する第２のステップ（18）が、半導体材料の前
    記本体（１）の表面全体上で実行され、前記第１の領域
    （２）内の前記第１のトランジスタの前記ドレインおよ
    びソース領域（31）に隣接した前記第２の導電型を有す
    るあまりドープされない領域（19）を設けるように、前
    記ドーピング不純物が前記第２の導電型を与えるように
    されることを特徴とする、請求項１に記載の方法。
  3. 【請求項３】ソースおよびドレイン領域（24,31）を選
    択的に形成する前記ステップは、前記第２のトランジス
    タのゲート領域（11）の横に、前記第１の導電型を前記
    第２の領域（３）に与えるようにされたドーピング不純
    物（23）の選択的な導入と、前記第１のトランジスタの
    ゲート領域（10）の横への絶縁材料のスペーサ構造（2
    7）の提供と、前記第１のトランジスタの前記ゲート領
    域（10）および前記スペーサ構造（27）の横への、前記
    第２の導電型を前記第１の領域（２）に与えるようにさ
    れたドーピング不純物（30）の選択的な導入とを含むこ
    とを特徴とする、請求項２に記載の方法。
  4. 【請求項４】前記第１の導電型を有する前記領域
    （６）、領域（10,31）およびウェル（13）はＰ型であ
    り、前記第２の導電型を有する前記領域（７）、領域
    （11,24）およびウェル（14）はＮ型であり、前記第１
    のMOSトランジスタは、少量にドープされたドレイン領
    域（31）を有するＮチャネル型であり、かつ前記第２の
    MOSトランジスタはＰチャネル型であることを特徴とす
    る、請求項１に記載の方法。
  5. 【請求項５】前記第１の導電型を有する前記領域
    （６）、領域（31,10）およびウェル（13）はＮ型であ
    り、前記第２の導電型を有する前記領域（７），領域
    （24,11）およびウェル（14）はＰ型であり、前記第１
    のMOSトランジスタは少量にドープされたドレイン領域
    （31）を有するＰチャネル型であり、かつ前記MOSトラ
    ンジスタはＮチャネル型であることを特徴とする、請求
    項３に記載の方法。
  6. 【請求項６】より大きな表面を有し、かつ第１のレベル
    のドーピング不純物を有し、かつ第１のチャネルの型を
    有する第１のMOSトランジスタのソースおよびドレイン
    領域（31）を収容する、第１の導電型を有する少なくと
    も１つの第１の領域（２）と、第２のレベルのドーピン
    グ不純物を有し、かつ第１のものと相補の第２のMOSト
    ランジスタの前記第１の導電型を有するソースおよびド
    レイン領域を収容する、第２の導電型を有する第２の領
    域（３）とを規定する半導体材料内の本体（１）を含
    む、長さが縮小されたチャネルを有するCMOS装置であっ
    て、 前記装置は、前記第１の領域（２）内の前記第１のトラ
    ンジスタの前記ソースおよびドレイン領域（31）を取囲
    む第１の導電型を有する第１のウェル（13）と、前記第
    ２の領域（３）内で前記トランジスタの前記ソースおよ
    びドレイン領域（24）を取囲む前記第２の導電型を有す
    る第２のウェル（14）とを含み、前記第１のウェル（1
    3）は前記第１のレベルよりも高いドーピングレベルを
    有し、かつ前記第２のウェル（14）は前記第２のレベル
    よりも低いドーピング不純物のレベルを含み、それによ
    り前記第１および第２のMOSトランジスタのパンチスル
    ーおよびブレイクダウン現象を防止することを特徴とす
    る、CMOS装置。
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