JP3194596B2 - Ｍｏｓトランジスタを半導体ウエハ上にｖｌｓｉ構造に形成するための改良された方法 - Google Patents

Ｍｏｓトランジスタを半導体ウエハ上にｖｌｓｉ構造に形成するための改良された方法

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Description

【発明の詳細な説明】
【０００１】
【発明の背景】
【０００２】
【発明の分野】この発明は、ＭＯＳ装置を半導体ウエハ
上にＶＬＳＩ構造に形成するための改良された方法に関
するものである。より特定的には、この発明は、最適化
された真性の、長チャネル、および短チャネルのＮＭＯ
Ｓ装置を、ＰＭＯＳ装置と同様、半導体ウエハ上にＶＬ
ＳＩ構造に、付加的なステップおよびマスクなしに、製
造するための改良された方法に関するものである。
【０００３】
【先行技術の説明】ＭＯＳ装置をＶＬＳＩ構造に構成す
るに際し、短チャネルＮＭＯＳ装置のチャネルを高度に
ドープし、ＶＬＳＩ技術に使用される装置のスケーリン
グによるパンチスルーを防ぐことが必要である。しかし
同時に、低いしきい値電圧を有する真性ＮＭＯＳ装置
を、たとえば電圧降下を最小にするためのパスゲートと
して使用するためＶＬＳＩ構造に形成することが望まし
い。低い基板効果係数を有する真性ＮＭＯＳまたは長チ
ャネルＮＭＯＳおよびＰＭＯＳ装置のいずれかを形成す
ることもまた、望ましい。基板効果係数は、互いに直列
の個々のＭＯＳ装置の特性を説明するために使用される
用語であり、個々のしきい値電圧の上昇を示す。低い基
板効果係数の結果、より低い個々のしきい値電圧が、そ
のような装置が連続してそれら装置の最適速度を生じる
ことによって示される。
【０００４】パンチスルーが短チャネル装置のために制
御されねばならないので、真性、長チャネル、および短
チャネルＮＭＯＳ装置の同時構成に使用される先行技術
の方法は、パンチスルー保護のため高度にドープされた
短チャネルＮＭＯＳ装置を提供するように、従来どおり
最適化され、その結果、長チャネルおよび真性ＮＭＯＳ
装置を、より高いしきい値電圧に関して妥協させ、長チ
ャネルＮＭＯＳ装置を、より高い基板効果係数に関して
妥協させる。代替的な先行技術の実行は、付加的なステ
ップおよびマスクを導入して、半導体ウエハ上のこれら
の領域を保護することであり、そこでは、強くドープさ
れた短チャネルＮＭＯＳ領域を形成するために、ウエハ
のドーピングの間、真性および長チャネルＮＭＯＳ装置
およびＰＭＯＳ装置が、別々に構成され、最適化される
であろう。この方法は、製造費用を増加させ得る。
【０００５】したがって、短チャネルＮＭＯＳ装置のパ
ンチスルー保護、真性ＮＭＯＳ装置の低いしきい値電
圧、ならびに長チャネルＮＭＯＳおよびＰＭＯＳ装置の
低い基板効果係数がすべて、このような装置を形成する
方法に付加的なステップまたはマスクを加えずに、達成
できる方法を有することが極めて望ましいであろう。
【０００６】
【発明の概要】したがって、この発明の目的は、パンチ
スルー保護を有する高度にドープされた短チャネルＮＭ
ＯＳ装置、低いしきい値電圧を有する真性ＮＭＯＳ装
置、ならびに低い基板効果係数を有する長チャネルＮＭ
ＯＳおよびＰＭＯＳ装置を含むＭＯＳ装置を、半導体ウ
エハ上にＶＬＳＩ集積回路構造に形成するための改良さ
れた方法を提供することである。
【０００７】この発明の別の目的は、まず１つまたはそ
れ以上の弱くドープされたＰ型領域を、その中にＮＭＯ
Ｓ装置を構成してもよい半導体ウエハに、かつ、１つま
たはそれ以上のＮウェルを、ＰＭＯＳ装置が構成される
ことのできるウエハに与え、Ｎチャネル（ＮＭＯＳ）装
置のフィールド反転を妨げるために、ウエハを注入する
前にウエハにアイソレーション酸化物を形成し、長チャ
ネルＰＭＯＳ装置が構成されるところ以外のウエハのＮ
型領域、長チャネルＮＭＯＳ装置が構成されるウエハの
Ｐ型領域の一部、および真性ＮＭＯＳ装置が構成される
ウエハのＰ型領域の任意の一部をマスクし、深い注入を
短チャネルＮＭＯＳ装置がパンチスルー保護を与えるた
めに組立てられるＰ型領域に与え、さらに、反対にドー
プされた注入を長チャネルＰＭＯＳ装置が低いＮタイプ
の背景濃度を与えるために構成されるＮ型領域に与える
のと同様に、単一の注入ステップで、その後ウエハを注
入し、フィールド注入をＮＭＯＳ装置が構成される領域
に隣接してアイソレーション酸化物下に同時に与えるこ
とによって、パンチスルー保護を有する高度にドープさ
れた短チャネルＮＭＯＳ装置、低いしきい値電圧を有す
る真性ＮＭＯＳ装置、ならびに低い基板効果係数を有す
る長チャネルＮＭＯＳおよびＰＭＯＳ装置を含む、ＭＯ
Ｓ装置を半導体ウエハ上にＶＬＳＩ集積回路に形成する
ための改良された方法を提供することである。
【０００８】この発明のさらに別の目的は、まず１つま
たはそれ以上の弱くドープされたＰ型領域を、その中に
ＮＭＯＳ装置が構成されてもよい半導体ウエハに、か
つ、１つまたはそれ以上のＮウェルを、ＰＭＯＳ装置が
構成されることができるウエハに与え、Ｎチャネル（Ｎ
ＭＯＳ）装置のフィールド反転を妨げるために、ウエハ
を注入する前にウエハにアイソレーション酸化物を形成
し、長チャネルＰＭＯＳ装置が構成されるところ以外の
ウエハのＮ型領域、および長チャネルＮＭＯＳ装置が構
成されるウエハのＰ型領域の一部をマスクし、かつ、真
性ＮＭＯＳ装置または短チャネルＮＭＯＳ装置のいずれ
かが形成されるＰ型領域を任意にマスクオフし、それか
ら、深い注入を短チャネルＮＭＯＳ装置がパンチスルー
保護を与えるために構成されるＰ型領域に任意に与え、
反対にドープされた注入を長チャネルＰＭＯＳ装置が低
いＮ型背景濃度を与えるために構成されるＮ型領域に任
意に与え、かつ、深い注入を真性ＮＭＯＳ装置がそのよ
うな真性の装置のしきい値電圧を上昇させるために構成
されるＰ型領域に与える（一方、パンチスルーＮＭＯＳ
装置が意図的に構成されるＰ型領域のそのような深い注
入が、任意にマスクオフされる）のと同様に、ウエハを
注入し、フィールド注入をＮＭＯＳ装置が形成される領
域に隣接してアイソレーション酸化物下に同時に与え、
その後、真性ＮＭＯＳ装置が組立てられるウエハのＰ型
領域をマスクし、しきい値（ＶT ）の調整を与えるため
にウエハを注入し、ウエハ上に構成されるべき短チャネ
ルおよび長チャネルＮＭＯＳおよびＰＭＯＳ装置のしき
い値電圧を最適化することによって、パンチスルー保護
を有する高度にドープされた短チャネルＮＭＯＳ装置、
低いしきい値電圧を有する真性ＮＭＯＳ装置、ならびに
低い基板効果係数を有する長チャネルＮＭＯＳおよびＰ
ＭＯＳ装置を含むＭＯＳ装置を、半導体ウエハ上にＶＬ
ＳＩ集積回路構造に形成するための改良された方法を提
供することである。
【０００９】
【好ましい実施例の詳細な説明】この発明は、さらに複
雑にし、かつ、その方法の費用を増すであろう付加的な
ステップおよび付加的なマスクを必要とせずに、最適化
された真性、短チャネルおよび長チャネルＮＭＯＳ装置
を、ＰＭＯＳ装置と同様、シリコンウエハのような半導
体ウエハ上にＶＬＳＩ構造に構成するための改良された
方法を含む。
【００１０】「真性ＭＯＳ装置」という用語を使用する
ことによって、ここでは、そのチャネル領域が、浅いし
きい値電圧（ＶT ）調整注入を与えられていないＭＯＳ
装置（通例ＮＭＯＳ装置）を意味する。真性ＭＯＳ装置
は、幾何学上、長チャネルまたは短チャネルのいずれで
あってもよい。
【００１１】「長チャネルＭＯＳ装置」という用語は、
通例、そのチャネル長が、しきい値電圧がチャネル長と
無関係になるのに十分な最短長であるＭＯＳ装置のこと
を述べる。「短チャネルＭＯＳ装置」という用語は反対
に、そのチャネルが、その装置がＶT ロールオフおよび
パンチスルー効果を示すのに十分短いＭＯＳ装置のこと
を述べる。ここに使用されるように、「長チャネルＭＯ
Ｓ装置」および「短チャネルＭＯＳ装置」という用語は
いずれも、上に定義される「真性ＭＯＳ装置」とは反対
に、しきい値調整注入を与えられているＭＯＳ装置のこ
とを述べるために理解されるであろう。
【００１２】図１Ａおよび図１Ｂに代替的に示されるよ
うに、この発明の方法は、Ｎウェルが弱くドープされた
Ｐ型半導体ウエハに形成されているＶＬＳＩ集積回路構
造の構成、または、この場合Ｐ型またはＮ型のどちらで
もよく、どの場合でも、限定的ではなく例示的にシリコ
ン基板として以下に述べられるであろう半導体ウエハに
形成される、軽くドープされたＰウェルを、Ｎウェルと
同様に含む「ツインタブ」集積回路構造のために使用さ
れてもよい。
【００１３】図１Ａに示される構造において、Ｎウェル
１０は、弱くドープされたＰ型シリコン基板２に形成さ
れている。Ｎウェル１０は、約８×１０15から約５×１
０17原子／ｃｍ3 、好ましくは約５×１０16原子／ｃｍ
3 の範囲であってもよい、リンまたはヒ素のようなＮ型
ドーパントのドーピング濃度を有する。リンは、好まし
いＮ型ドーパントであり、約１から約５ミクロンの範囲
の深さにわたる深いＮウェルを与える。
【００１４】シリコンウエハまたは基板２のＰ型ドーパ
ント濃度は、約６×１０14から約４×１０15原子／ｃｍ
3 、好ましくは約６×１０14から約２×１０15原子／ｃ
ｍ3の範囲であってもよい。Ｐ型ドーパントは、通例硼
素を含み、弱いＰ型ドーパント濃度レベルを、そのチャ
ネル領域がさらにドープされない真性ＮＭＯＳ装置の形
成に関する本質的にドープされた基板としてここで述べ
られるであろうシリコン基板２に与える。
【００１５】図１Ａではさらに、マスクが基板２の領域
にわたって形成されるのが示され、ここではＭＯＳ装置
が、そのようなＭＯＳ装置の間にアイソレーション酸化
物の形成を許容するように形成されるであろう。図１Ａ
に示されるマスクは、第１の酸化物層２０上に形成され
る窒化物マスク層２４を含む。窒化物マスク層２４は、
基板２上に直接形成されてよいが、窒化物マスク層２４
およびシリコン基板２の間に中間酸化物層２０を形成す
ることが好ましい。図１Ａおよび１Ｂにおいて、酸化物
層２０はパターニングされたようには示されない。しか
し、アイソレーション酸化物が、（図２に示されるよう
にフィールド酸化物として成長させられるよりむしろ）
シリコン基板２のスロットまたはトレンチに形成される
とき、酸化物層２０も窒化物マスク層２４と同じ構成で
パターニングされるであろうことが理解されるであろ
う。
【００１６】図１Ｂは、この発明の改良された方法に使
用されることができる代替の構造を示し、ここではＰウ
ェル１４も、シリコン基板２′に形成される。Ｐウェル
１４は、約６×１０14から約４×１０15原子／ｃｍ3 、
しかし好ましくは約２×１０15から約４×１０15原子／
ｃｍ3 の範囲であってもよい、硼素のようなＰ型ドーパ
ントの弱くドープされたＰ型ドーパント濃度を与えるよ
うにドープされる。ＮウェルおよびＰウェルの両方が存
在するために「ツインタブ」構造として時々参照される
この型の構造は、ＰＭＯＳ装置を構成するのに使用され
るＮウェルのＮ型ドーパント、およびＮＭＯＳ装置を構
成するのに使用されるＰウェルのＰ型ドーパントの両方
のドーパント濃度に対する、より大きい制御のために好
ましい。この構造はまた、長チャネルＮＭＯＳ装置のた
めのＰウェルのＰ型ドーパント濃度の、たとえば、最適
化も、弱くドープされたＰウェルのＰ型ドーピングの相
対的に低いレベルのために真性ＮＭＯＳ装置に悪影響を
与えずに許容する。
【００１７】シリコンウエハの背景ドーパントレベル
が、図１Ａの構造におけるように、単一のウェルのみ、
たとえばＮウェルが使用されるとき、ウエハのドーパン
ト濃度を与えるために使用されると、シリコンインゴッ
トの製作者によって与えられる最初のドーパント濃度
が、その中、すなわちウェルの外側に構成される能動素
子のための正しいドーパントレベル、たとえば、Ｐ型ド
ーパントの濃度を与えるために依拠されなければならな
い。
【００１８】この点において、シリコンウエハにおける
ＮウェルおよびＰウェルの両方の使用は、Ｎウェルおよ
びＰウェルの両方におけるドーパントレベルのより正確
な制御がこれによって許容されるため、好ましい。しか
し、単純化のために、この方法の残りは、弱くドープさ
れたＰ型シリコンウエハに形成されるＮウェルという１
つの型のウェルのみを有するシリコンウエハに関して説
明され、この方法は、そのような構造、または図１Ｂに
示されるようなＰウェルのドーピング濃度が、図１Ａの
Ｐ型基板のドーパントレベル、すなわち、真性ＭＯＳ装
置として参照されるＮＭＯＳトランジスタの構成を許容
するのに十分弱いドーパントレベルに近い、Ｎウェルお
よびＰウェルの両方を有するシリコンウエハのいずれに
おいても等しい応用を含むことが理解される。
【００１９】図２を参照すると、シリコン基板２の中お
よび上に構成されるＭＯＳ装置の中間に形成されるアイ
ソレーションフィールド酸化物は、基板２のスロットま
たはグルーブをエッチングし、その後、これらのスロッ
トまたはグルーブを酸化物で充填することによって形成
されてもよい。代替的に、図２に示されるように、アイ
ソレーションフィールド酸化物３０は、シリコン基板２
の表面中および上に、たとえば、基板２のマスクされな
いシリコン面をドライ酸素または蒸気に露呈し、約３０
００から約６０００オングストロームの範囲の厚さを有
するフィールド酸化物を形成することによって、成長さ
れてもよい。
【００２０】この発明の改良された方法の一部として図
２に示されるこのようなアイソレーション酸化物の形成
はそれ自体新しいものではないが、この発明に従って、
この酸化物の形成ステップは、フィールドの注入ステッ
プの前に実行される。従来、シリコン基板が、フィール
ド酸化物の成長に先立ってまずドープされ、それによっ
てフィールド酸化物の注入が、酸化物が１つまたはそれ
以上のＮＭＯＳ装置に隣接して成長する基板領域に与え
られ、Ｐ型ドーパントの注入がフィールド酸化物下に与
えられる。このフィールド酸化物注入のドーピングによ
って、ＮＭＯＳ装置のソースおよびドレイン領域に隣接
してアイソレーション酸化物下の基板で起こり得るフィ
ールド反転現象が妨げられる。
【００２１】図２に示されるアイソレーションフィール
ド酸化物３０の形成後、この構造は、フォトレジストマ
スク４０のような材料で、選択的にマスクされる。図３
および４に示されるフォトレジストマスク４０は、活性
領域５０ｄ（すなわち、そこでＰＭＯＳ短チャネル装置
が形成される）からなるＮウェル１０の領域を、Ｎウェ
ル１０上のフィールド酸化物領域３０と同様おおう。長
チャネル装置が形成されるであろうＮウェル１０の活性
領域５０ｅは、マスク４０の開口４４を介して注入のた
めに開かれる。マスク４０のマスク部分４０ａおよび４
０ｂは、真性ＮＭＯＳ装置、および長チャネルＮＭＯＳ
装置がそれぞれ形成されるであろう、酸化物３０によっ
ておおわれない基板２の活性領域５０ａおよび５０ｂ部
分をおおう。
【００２２】フォトレジストマスク４０は、少なくとも
約１．５から２ミクロンの厚さに形成され、図３にも示
されるように、実行される選択的注入の浸透を妨げる。
【００２３】図３に示される注入は、ＮＭＯＳ装置が形
成されるであろう基板２のある部分において選択的に実
行される深い硼素注入を含む。この注入は、三重にする
目的で実行される。
【００２４】まず、注入は、たとえば領域５０ａから５
０ｃの活性領域に隣接するフィールド酸化物３０を介し
て実行され、そこでＮＭＯＳ装置は強い硼素濃度、すな
わち図３の６０に示されるフィールド酸化物下のＰ＋ド
ーパント濃度を与えるように形成され、それによって、
ＮＭＯＳ装置に隣接する酸化物３０下の基板２における
フィールド反転が妨げられ、すなわち前述のフィールド
注入が与えられる。したがって、別のフィールド注入は
必要とされない。
【００２５】次に、注入は、図３の６４に示されるよう
に、基板２の領域５０ｃに、深い硼素注入を与えるよう
に実行され、そこで短チャネルＮＭＯＳ装置は、それに
よって短チャネルＮＭＯＳ装置をパンチスルー保護に関
して最適化するよう構成される。
【００２６】第３に、注入はＮウェル１０の領域５０ｅ
に、逆にドープされた注入を与えるように実行され、そ
こで長チャネルＰＭＯＳ装置は、より低いＮ型背景濃度
を与えるように構成される。
【００２７】それから、マスク４０は、基板２のＮ型部
分、すなわち、Ｎウェル部分（長チャネルＰＭＯＳ活性
領域５０ｅを除く）を、硼素イオンがＮ型領域の基板２
に浸透するのを妨げる深い硼素注入の間保護する。同時
に、真性ＮＭＯＳ装置および長チャネルＮＭＯＳ装置が
それぞれ形成されるＰ型領域５０ａおよび５０ｂ上にそ
れぞれ形成されるマスク部分４０ａおよび４０ｂは、さ
もなければこのような装置のしきい値電圧を過度に上昇
させ、少なくとも長チャネルＮＭＯＳ装置の場合におい
て、その結果、長チャネルトランジスタの望ましくない
高い基板係数が生じるであろう硼素注入を注入されるこ
とから、領域５０ａおよび５０ｂを保護する。
【００２８】しかし、ある場合において、真性ＮＭＯＳ
装置が形成されるべきチャネル領域は、深い硼素注入の
間マスクされてはいけないことに注目すべきである。こ
の結果、しきい値電圧ＶT を有する真性ＮＭＯＳトラン
ジスタは、たとえば標準５ボルトの電源が使用されると
き、約０．１ボルトの正常な真性ＮＭＯＳしきい値電圧
および約０．７ボルトの正常な長チャネルＮＭＯＳしき
い値電圧の間の値になるであろう。このような修正され
た真性ＮＭＯＳ装置は、このような中間のしきい値電圧
が望ましいところで役立つであろう。
【００２９】逆にパンチスルー保護が結果的に生じる短
チャネルＮＭＯＳトランジスタの望ましいまたは必要な
属性ではない場合、すなわち短チャネルＮＭＯＳ装置が
デプレーション装置として使用されるとき、短チャネル
ＮＭＯＳ装置のチャネル領域に深い注入を与えることが
望ましくない応用もある。このような場合、マスク４０
部分がこのような短チャネルＮＭＯＳ装置が形成される
べき活性領域上に同様に形成されるであろう。
【００３０】深い硼素注入ステップは、約１００ｋｅＶ
から約２００ｋｅＶのエネルギーレベルで実行され、約
５×１０15から約２×１０17硼素原子／ｃｍ3 の硼素ド
ーパント濃度を与えるため、短チャネルＮＭＯＳ領域５
０ｃにおいて約０．３から約０．５ミクロンの範囲の深
さレベルで、注入されている基板２部分に、約１．２×
１０12から約５×１０13硼素原子／ｃｍ2 の範囲のドー
パント適用量を与える。このエネルギーレベルは、望ま
れる注入の深さを短チャネルＮＭＯＳ領域５０ｃおよび
長チャネルＰＭＯＳ領域５０ｅに与え、上述のパンチス
ルー保護および望まれる背景濃度をそれぞれ与えるのに
十分であるのみならず、３０００から６０００オングス
トロームの厚さのフィールド酸化物を浸透し、望まれる
フィールド反転保護（フィールド注入）ドーピングを、
基板２のＮＭＯＳ領域におけるフィールド酸化物部分の
真下に、マスク４０ａおよび４０ｂを含むフォトレジス
トマスク層４０を浸透せずに、与えるのにも十分であろ
う。
【００３１】逆ドーピングの後、長チャネルＰＭＯＳ装
置が組立てられるＮウェル１０の活性領域５０ｅ、より
特定的には、このような長チャネルＰＭＯＳ装置のチャ
ネル領域におけるＮ型ドーパントの濃度は、約１×１０
15から約１×１０17原子／ｃｍ3 の範囲であり、好まし
くは約１×１０16原子／ｃｍ3 であろう。
【００３２】さらに図３および４を参照すると、この発
明の方法に従って、マスク４０ａおよび４０ｂは、長さ
および幅の両方において、フィールド酸化物３０によっ
て覆われていないウエハ領域５０ａおよび５０ｂのそれ
ぞれの長さおよび幅よりも計画的に小さくされる。これ
は、マスク４０ａおよび４０ｂが、真性か、長チャネル
か、または短チャネルかを問わず、すべてのＮＭＯＳ装
置が必要とするフィールド反転保護を与える。領域５０
ａおよび５０ｂに構成されるＮＭＯＳトランジスタの全
面を覆うフィールド酸化物３０の下への基板領域のフィ
ールド注入ドーピングを妨げないことを保証する。
【００３３】図３および４に示されるマスク４０の開口
４４は、小型であり、その結果、長チャネルＰＭＯＳ装
置のチャネル領域（すなわち、長チャネルＰＭＯＳ装置
のチャネル部分によって占められるであろう領域を表わ
す活性領域５０ｅの点線の間の領域）の逆ドーピング
が、フィールドドーピングがＮ型ドーパントのより高い
レベルでなければならないため、フィールド酸化物部分
３０に隣接するＮウェルドーピングを妨げないであろう
ことも、注目される。
【００３４】しかし同時に、マスク４０ａおよび４０ｂ
のそれぞれの幅は、図４の点線７０に示されるチャネル
よりも広く、結局、基板２の領域５０ａおよび５０ｂの
中央部分上に形成されるそれぞれのゲート電極の下に形
成されるであろうことが注目されるであろう。
【００３５】したがって、領域５０ａおよび５０ｂのそ
れぞれの長さおよび幅に関して小型化されたマスク４０
ａおよび４０ｂを作ることによって、隣接するフィール
ド酸化物３０下のフィールド注入が保証される。一方、
領域５０ａおよび５０ｂに構成される真性および長チャ
ネルＮＭＯＳトランジスタのために形成される次のチャ
ネルに関して大型化されたマスク４０ａおよび４０ｂを
作ることによって、すなわち、このようなトランジスタ
のためのチャネル領域がマスク４０ａおよび４０ｂによ
ってそれぞれ、深い硼素注入ステップの間遮蔽されるた
め、これらのトランジスタの低いしきい値電圧および低
い基板効果係数が保証される。類似の結果が、小型化さ
れたマスク開口４４を活性領域５０ｅ上に使用すること
によって得られる。
【００３６】図５に移ると、この発明のさらに別の局面
が示され、基板のＰ型領域およびＮ型領域の両方に構成
される長チャネルＭＯＳ装置のしきい値電圧ＶT は、図
３および４の深い硼素注入ステップ後、および領域５０
ａから５０ｅのような基板の露出した領域におけるゲー
ト酸化物層の成長の前または後のいずれかに、ＮＭＯＳ
真性トランジスタがフォトレジストマスク８０とともに
構成され、マスクされない基板領域、すなわち５０ｂか
ら５０ｅを、硼素のようなＰ型ドーパントでドープする
マスク領域５０ａによって最適化されてもよい。
【００３７】このドーピングステップは、長チャネルＮ
ＭＯＳトランジスタのチャネル領域におけるＰ型ドーパ
ントレベルを上げ（かつ長チャネルＰＭＯＳ装置のチャ
ネル領域におけるＮ型ノードを効果的に下げ）、たとえ
ばＮＭＯＳ長チャネル装置の場合において、（典型的な
５ボルト電源が使用されると）約０．１ボルトの真性し
きい値電圧ＶT レベルから、約０．５から約０．９ボル
トの調整されたしきい値電圧レベルにまで、好ましくは
約０．６ボルトから約０．８ボルトの調整されたしきい
値電圧に、典型的には短チャネル装置のしきい値電圧
（ＶT ）に一致する約０．７ボルトにまでしきい値電圧
を上昇させるように構成される。相応じて、ＰＭＯＳ装
置のしきい値電圧は、およそ同じ量降下させられる。た
とえば、ＶT 調整ドーピング前の−１．３ボルトから、
約−０．５から約−０．９ボルトの調整されたしきい値
電圧レベルに、好ましくは約−０．６ボルトから約−
０．８ボルトの調整されたしきい値電圧レベルに、典型
的には−０．７ボルトの調整されたしきい値電圧ＶT に
降下させられる。むろん、このように列挙された調整さ
れたしきい値電圧は、標準５ボルトの電源の使用に基づ
くものであり、他の電源が使用されるとき、実際の調整
されたしきい値電圧は変化するが、その変化は５ボルト
電源の場合列挙されたものと同等であろう。すなわち、
より高い電圧電源が使用されると増大し、より低い電圧
電源が使用されると下降するであろう。
【００３８】このＶT 調整ドーピングは、基板の露出部
分、たとえば約５×１０11から約５×１０12硼素原子／
ｃｍ2 の硼素適用量を有する領域５０ｂから５０ｅをド
ープすることによって達成され、表面硼素ＶT 調整ドー
ピングを約３０００オングストロームより深くない深さ
に与える。この注入は深い注入ではないので、たとえば
約１５から３５ｋｅＶのエネルギーレベルが、ドーパン
ト源として硼素を使用して使用されてもよく、または、
ＢＦ2 のような硼素源が使用されると、約３０から６０
ｋｅＶのエネルギーレベルが使用されてもよい。
【００３９】この注入は、ドーパント濃度の調整をチャ
ネル領域に与えることのみを意図されているので、マス
ク８０は、図３および４に示されるマスク４０ａのよう
な小型化されたマスクを含む必要がないことにも注目す
べきである。
【００４０】この発明の改良された方法を構成する、シ
リコン基板２に構成される真性、長チャネル、および短
チャネルＭＯＳ装置をそれぞれ最適化するこれらの注入
ステップの後、ＭＯＳ装置はそれぞれ、従来の過程によ
ってそこに形成されてもよい。すなわち、ＭＯＳトラン
ジスタは、たとえば、シリコンウエハを洗浄する従来の
処理ステップ、洗浄されたシリコンを酸化させてゲート
酸化物を形成し、ポリシリコン層を堆積させ、ドープ
し、パターニングして、ポリシリコンゲート電極を形成
し、それぞれのトランジスタのソースおよびドレイン領
域をドープし、それぞれのソースおよびドレイン領域へ
ゲート電極と同様コンタクトを形成することによって、
形成されてもよい。
【００４１】前述のように、ＶT 調整注入ステップは、
ＭＯＳトランジスタが形成されるフィールド酸化物の中
間の基板の露出領域上にゲート酸化物を形成するステッ
プの前後に行なわれてもよい。アニールステップは説明
されていないが、ゲート酸化、ポリシリコンゲート電極
形成、ならびにソースおよびドレイン形成のような次の
処理ステップが、前述の深い硼素注入およびＶT 調整注
入のための十分なアニールを与えるであろうことが当業
者には理解されるであろう。
【００４２】したがって、この発明は、すべてのＮＭＯ
Ｓ装置のために必要とされるフィールド酸化物下にフィ
ールドドーピングを与える間、短チャネルＮＭＯＳトラ
ンジスタに必要とされる望まれるパンチスルー保護を与
えるためにそれぞれ最適化される真性、長チャネル、お
よび短チャネルＮＭＯＳトランジスタが、ＰＭＯＳトラ
ンジスタと同様形成されてもよい方法を、低い基板効果
係数のため真性および長チャネルＭＯＳ装置の両方によ
って必要とされる低いしきい値電圧に妥協せずに、か
つ、潜在的に歩留まりを低下させるのと同様処理費用を
増すであろう付加的マスクおよび付加的処理を必要とせ
ずに与える。
【図面の簡単な説明】
【図１】図１Ａは、その中に形成されるＮウェルおよび
表面に形成され、ウエハ表面内に／上に、局所のアイソ
レーションの形成を許容する酸化物／窒化物アイソレー
ション酸化物マスクを有する弱くドープされたＰ型半導
体ウエハの断片的側面断面図である。図１Ｂは、その中
に形成されるＮウェルおよびＰウェルならびに表面に形
成され、ウエハ表面内に／上に、局所のアイソレーショ
ン酸化物の形成を許容する酸化物／窒化物アイソレーシ
ョン酸化物マスクを有するＰ型半導体ウエハの断片的側
面断面図である。
【図２】フィールド注入ステップに先立って、図１Ａの
半導体ウエハ上に成長された局所フィールド酸化物を示
す断片的側面断面図である。
【図３】低いＮ型背景濃度を与えるために長チャネルＰ
ＭＯＳ領域の逆にドープされた注入を与えるのと同様、
パンチスルーからの保護を与えるために短チャネルＮＭ
ＯＳ領域の深い注入を与える一方、Ｐ型領域のフィール
ド酸化物下にフィールド注入を同時に与えるためにドー
プされるマスクされた半導体ウエハを示す断片的側面断
面図である。
【図４】ウエハのＰ型領域およびＮ型領域上のそれぞれ
のマスクの位置を示す、図３に示される構造の断面的上
面図である。
【図５】図３および４に示される注入後、長チャネルお
よび短チャネルＮＭＯＳおよびＰＭＯＳ装置のしきい値
電圧（ＶT ）を最適化するために調整注入を与えるステ
ップを示す断片的側面断面図である。
【符号の説明】
１０ Ｎウェル １４ Ｐウェル ２０ 酸化物層 ２４ 窒化物マスク層 ３０ アイソレーションフィールド酸化物
フロントページの続き (72)発明者 ジェイムズ・ジュアン・スー アメリカ合衆国、カリフォルニア州、サ ラトガ、ミルドビッチ・ドライブ、 20379 (72)発明者 ユー・ジュアン・ダブリュ・リュウ アメリカ合衆国、カリフォルニア州、サ ン・ホーゼイ、カル・エルマデン、1116 (56)参考文献 特開 昭59−25242（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 - 21/8238 H01L 27/08 - 27/092

Claims (19)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＭＯＳトランジスタを、少なくとも１つ
    のＮウェル領域を含む半導体ウエハ上にＶＬＳＩ構造に
    形成するための改良された方法であって、この改良は、 ａ）前記ウエハの表面にアイソレーション酸化物領域を
    形成するステップと、 ｂ）１）長チャネルＰＭＯＳ装置のチャネル部分が形成
    されるところ以外のウエハの前記少なくとも１つのＮウ
    ェル領域、および ２）真性ＮＭＯＳ装置および長チャネルＮＭＯＳ装置の
    チャネル部分が形成されるウエハ領域をマスクするステ
    ップと、 ｃ）前記ウエハの少なくとも１つのマスクされない領域
    に、パンチスルー保護を前記マスクされない領域に後に
    形成される短チャネルＮＭＯＳ装置に与えるのに十分な
    濃度および深さで、かつ、前記アイソレーション酸化物
    のマスクされない部分に浸透し前記アイソレーション酸
    化物領域の間に、その後で構成されるＮＭＯＳ装置に隣
    接するフィールド反転を妨げるであろう前記アイソレー
    ション酸化物領域下に硼素ドーパントを与えるのに十分
    なエネルギーで、硼素を注入するステップとを、 含む方法。
  2. 【請求項２】 この方法の前記改良は、少なくとも前記
    半導体ウエハ部分に、前記ウエハをさらにドープせず
    に、真性ＮＭＯＳ装置の構成を可能にするＰ型ドーパン
    ト濃度を与える付加的なステップをさらに含む、請求項
    １に記載の改良された方法。
  3. 【請求項３】 前記ウエハ部分に、さらにドープせずに
    真性ＮＭＯＳ装置の構成を可能にするＰ型ドーピング濃
    度を与える前記ステップは、約６×１０14から約４×１
    ０15原子／ｃｍ3の範囲のＰ型ドーパント濃度を有して
    前記ウエハにＰ型ドーパント領域を与えるステップを含
    む、請求項２に記載の改良された方法。
  4. 【請求項４】 前記Ｐ型ドーピング濃度を与えるステッ
    プは、約６×１０14から約２×１０15原子／ｃｍ3のＰ
    型ドーパント濃度を有するＰ型半導体ウエハを設けて、
    前記ウエハをさらにドープせずに、その中に、約０．１
    ボルトのしきい値電圧ＶT を有する真性ＮＭＯＳ装置の
    構成を可能にするステップからなる、請求項３に記載の
    改良された方法。
  5. 【請求項５】 前記Ｐ型ドーピング濃度を与えるステッ
    プは、前記半導体ウエハに、約２×１０15から約４×１
    ０15原子／ｃｍ3のＰ型ドーパント濃度をその中に有す
    る少なくとも１つのＰウェルを設けて、前記ウエハをさ
    らにドープせずに、前記少なくとも１つのＰウェルに、
    約０．１ボルトのしきい値電圧ＶTを有する真性ＮＭＯ
    Ｓ装置の構成を可能にするステップを含む、請求項３に
    記載の改良された方法。
  6. 【請求項６】 前記アイソレーション酸化物領域の間の
    前記ウエハの領域をマスクする前記ステップは、小型化
    されたマスクを使用して、真性ＮＭＯＳ装置および長チ
    ャンネルＮＭＯＳ装置のチャネル部分が形成されるであ
    ろうアイソレーション酸化物領域の間の前記ウエハのＰ
    型にドープされた領域を覆い、前記マスクが、前記Ｐ型
    にドープされた領域に隣接する前記アイソレーション酸
    化物領域下への前記ウエハの注入を妨げないことを保証
    し、そのようなＰ型にドープされた領域にその後形成さ
    れるＮＭＯＳ装置によるフィールド反転の前記阻止を与
    えるステップをさらに含む、請求項２に記載の改良され
    た方法。
  7. 【請求項７】 前記ウエハの前記マスクされない領域に
    硼素を注入する前記ステップは、前記アイソレーション
    酸化物に浸透し、前記酸化物下に前記ウエハをドープ
    し、前記ＮＭＯＳ装置によるフィールド反転の前記阻止
    を与える、約１００から約２００ｋｅＶのエネルギーレ
    ベルの、深い硼素注入を含む、請求項６に記載の改良さ
    れた方法。
  8. 【請求項８】 前記ウエハの前記マスクされない領域に
    前記硼素を注入する前記ステップは、約１．２×１０12
    から約５×１０13硼素原子／ｃｍ2の硼素ドーパント適
    用量、および約０．３から約０．５ミクロンの深さレベ
    ルで、短チャネルＮＭＯＳ装置が形成されるであろう前
    記アイソレーション酸化物領域間の前記ウエハのマスク
    されない領域に、および長チャネルＰＭＯＳ装置が形成
    されるであろう前記Ｎウェルのマスクされない部分に、
    前記ウエハをドープするステップからなる、請求項７に
    記載の改良された方法。
  9. 【請求項９】 ａ）真性ＮＭＯＳ装置が構成される前
    記ウエハのＰ型領域をマスクするステップと、 ｂ）次いで、前記ウエハのマスクされない領域に構成さ
    れるべき長チャネルＭＯＳ装置のしきい値電圧を、短チ
    ャンネル装置のしきい値電圧と一致させるために、５ボ
    ルト電源が使用されるとき、約０．６ボルトから０．８
    ボルトに相当する範囲まで、前記ドープされた領域に構
    成される長チャネルＮＭＯＳ装置のしきい値電圧ＶTを
    上昇させるのに十分な量のＰ型ドーパントを、前記ウエ
    ハの前記マスクされない領域に注入することによって、
    調整するステップとからなる、前記深い硼素注入後のし
    きい値電圧ＶT調整注入をさらに含む、請求項８に記載
    の方法。
  10. 【請求項１０】 ａ）真性ＮＭＯＳ装置が構成される前
    記ウエハのＰ型領域をマスクするステップと、 ｂ）次いで、前記ウエハのマスクされない領域に構成さ
    れるべき長チャネルＭＯＳ装置のしきい値電圧を、約５
    ×１０11から約５×１０12硼素原子／ｃｍ2の適用量
    で、硼素を前記ウエハの前記マスクされない領域に注入
    することによって、調整するステップとからなる、 前記深い硼素注入の後のしきい値ＶT調整注入をさらに
    含む、請求項８に記載の方法。
  11. 【請求項１１】 前記しきい値電圧ＶT調整注入は、硼
    素表面ドーピング注入を、約３０００オングストローム
    より深くない深さまで、前記基板の前記マスクされない
    領域に与える、請求項１０に記載の方法。
  12. 【請求項１２】 前記アイソレーション酸化物領域の間
    の前記ウエハの領域をマスクする前記ステップは、パン
    チスルー保護なしでデプレーション装置として機能する
    であろう、少なくとも１つの短チャンネルＮＭＯＳ装置
    の形成を可能にするように、前記短チャンネルＮＭＯＳ
    装置が形成される少なくとも１つの領域をマスクするス
    テップをさらに含む、請求項２に記載の改良された方
    法。
  13. 【請求項１３】 ＭＯＳトランジスタを、半導体ウエハ
    上にＶＬＳＩ構造に形成するための改良された方法であ
    って、その改良は、 ａ）約６×１０14から約４×１０15原子／ｃｍ3の範囲
    のＰ型ドーパント濃度を有し、前記ウエハをさらにドー
    プせずに、前記Ｐ型領域に少なくとも１つの真性ＮＭＯ
    Ｓ装置の構成を可能にする少なくとも１つのＰ型領域お
    よび前記ウエハに少なくとも１つのＮウェルを有する、
    半導体ウエハを与えるステップと、 ｂ）アイソレーション酸化物領域を、前記ウエハの表面
    に形成するステップと、 ｃ）１）長チャネルＰＭＯＳ装置のチャネル領域が形成
    されるところ以外のウエハの前記少なくとも１つのＮウ
    ェル領域、および ２）真性ＮＭＯＳ装置および長チャネルＮＭＯＳ装置の
    チャネル部分が形成されるウエハ領域をマスクするステ
    ップと、 ｄ）約１．２×１０12から約５×１０13硼素原子／ｃｍ
    2の範囲の適用量、および約０．３から０．５ミクロン
    の深さで、前記マスクされない領域に後に形成される短
    チャネルＮＭＯＳ装置にパンチスルー保護を与えるた
    め、かつ、約１００から約２００ｋｅＶのエネルギーレ
    ベルで、前記アイソレーション酸化物のマスクされない
    部分に浸透し、前記アイソレーション酸化物領域の間に
    その後で構成されるＮＭＯＳ装置に隣接するフィールド
    反転を妨げる前記アイソレーション酸化物領域下に硼素
    ドーパントを与えるために、前記ウエハの少なくとも１
    つのマスクされない領域に、単一の注入ステップで、硼
    素を注入することによって深い硼素注入を行なうステッ
    プと、 ｅ）前記マスクを除去するステップと、 ｆ）前記少なくとも１つの真性ＮＭＯＳ装置が構成され
    る前記ウエハの少なくとも１つのＰ型領域をマスクする
    ステップと、 ｇ）前記ウエハのマスクされない領域に構成される長チ
    ャネルＭＯＳ装置のしきい値電圧を、短チャネルＮＭＯ
    ＳおよびＰＭＯＳ装置のしきい値電圧とそれぞれ一致さ
    せるように、長チャネルＮＭＯＳ装置のしきい値電圧レ
    ベルを上昇させ、長チャネルＰＭＯＳ装置のしきい値電
    圧を低下させるために、約５×１０ 11 か ら約５×１０ 12
    硼素原子／ｃｍ 2 の適用量で、硼素を前記ウエハのマス
    クされない領域に注入することによって調整するステッ
    プとを、 含む、改良された方法。
  14. 【請求項１４】 ゲート酸化物層は、前記深い硼素注入
    マスクを除去するステップの後、かつ、前記しきい値Ｖ
    T調整注入を行なうために、真性ＮＭＯＳ装置が構成さ
    れる前記ウエハの前記Ｐ型領域をマスクする前記ステッ
    プに先立って、前記アイソレーション酸化物領域の間の
    前記ウエハの表面に形成される、請求項１３に記載の改
    良された方法。
  15. 【請求項１５】 前記ＭＯＳ装置は、ゲート電極を前記
    ゲート酸化物上に形成し、かつソースおよびドレイン領
    域を前記ゲート電極に隣接して前記ウエハに形成するス
    テップによって、前記アイソレーション酸化物領域の間
    の前記ウエハの前記領域に、その後形成される、請求項
    １４に記載の改良された方法。
  16. 【請求項１６】 前記深い硼素注入ステップに先行し
    て、前記アイソレーション酸化物を前記ウエハ上に形成
    する前記ステップは、前記ウエハの前記表面上で、約３
    ０００から約６０００オングストロームの前記アイソレ
    ーション酸化物を成長させるステップからなる、請求項
    １３に記載の改良された方法。
  17. 【請求項１７】 前記半導体ウエハを与えるステップ
    は、約６×１０14から約２×１０15原子／ｃｍ3のＰ型
    ドーパント濃度を有するＰ型半導体ウエハを設けて、前
    記ウエハをさらにドープせずに、その中に約０．１ボル
    トのしきい値電圧ＶTを有する真性ＮＭＯＳ装置の構成
    を可能にするステップからなる、請求項１３に記載の改
    良された方法。
  18. 【請求項１８】 前記半導体ウエハを与えるステップ
    は、少なくとも１つのＰウェルを、その中に約２×１０
    15から約４×１０15原子／ｃｍ3のＰ型ドーパント濃度
    を有するようにＰ型半導体ウエハに設けて、前記ウエハ
    をさらにドープせずに、前記少なくとも１つのＰウェル
    に約０．１ボルトのしきい値電圧ＶTを有する少なくと
    も１つの真性ＮＭＯＳ装置の構成を可能にするステップ
    からなる、請求項１３に記載の改良された方法。
  19. 【請求項１９】 ＭＯＳトランジスタを、半導体ウエハ
    上にＶＬＳＩ構造に形成するための改良された方法であ
    って、その改良は、 ａ） 約２×１０15から約４×１０15原子／ｃｍ3の範
    囲のＰ型ドーパント濃度を有する少なくとも１つのＰ型
    領域ウェルを有する半導体ウエハを設け、前記ウエハお
    よび前記ウエハの少なくとも１つのＮウェルをさらにド
    ープせずに、前記Ｐ型領域に少なくとも１つの真性ＮＭ
    ＯＳ装置の構成を可能にするステップと、 ｂ） 約３０００から約６０００オングストロームのア
    イソレーション酸化物を、アイソレーション酸化物領域
    を形成する前記ウエハの表面に成長させるステップと、 ｃ） １） 長チャネルＰＭＯＳ装置のチャネル部分が
    形成されるところ以外のウエハの前記少なくとも１つの
    Ｎウェル領域と前記少なくとも１つのＮウェル領域に形
    成されたアイソレーション酸化物領域、および ２） 真性のＮＭＯＳ装置のチャネル部分および長チャ
    ネルＮＭＯＳ装置が形成されるウエハ領域に、 前記アイソレーション酸化物領域用のマスクを形成する
    ステップと、 ｄ） 約１．２×１０12から約５×１０13硼素原子／ｃ
    ｍ2の範囲の適用量レベル、および約０．３から約０．
    ５ミクロンの深さで、前記マスクされない領域に後に形
    成される少なくとも１つの短チャネルＮＭＯＳ装置にパ
    ンチスルー保護を与えるため、かつ、約１００から約２
    ００ｋｅＶのエネルギーレベルで、前記アイソレーショ
    ン酸化物のマスクされない部分に浸透し、前記アイソレ
    ーション酸化物領域の間にその後で構成されるＮＭＯＳ
    装置に隣接するフィールド反転を妨げる前記アイソレー
    ション酸化物領域の下に、硼素ドーパントのフィールド
    注入を与えるために、前記ウエハの少なくとも１つのマ
    スクされない領域に、単一の注入ステップで、硼素を注
    入することによって、深い硼素注入を行なうステップ
    と、 ｅ） 前記アイソレーション酸化物領域用のマスクを除
    去するステップと、 ｆ） 真性ＮＭＯＳ装置が構成される前記ウエハのＰ型
    領域をマスクするステップと、 ｇ） 次いで、前記ウエハのマスクされない領域に構成
    される長チャネルＭＯＳ装置のしきい値電圧を、約５×
    １０11から約５×１０12硼素原子／ｃｍ2のＰ型ドーパ
    ントの適用量で、硼素表面注入を約３０００オングスト
    ロームより深くない深さに、前記基板の前記マスクされ
    ない領域に与えるために、硼素を前記ウエハの前記マス
    クされない領域に注入することによって、調節するステ
    ップとを含み、 ５ボルト電源が使用されるとき、前記ドープされた領域
    に構成される長チャネルＮＭＯＳ装置のしきい値電圧Ｖ
    Tを約０．６ボルトから０．８ボルトに相当する範囲に
    上昇させ、前記ドープされた領域に構成される長チャネ
    ルＰＭＯＳ装置のしきい値電圧ＶTを約−０．６ボルト
    から−０．８ボルトに相当する範囲に下降させるため
    の、改良された方法。
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