JP2851753B2 - 半導体装置およびその製造方法 - Google Patents
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に基板バイアス効果を抑制するた
めに改善されたレトログレードウェル構造およびその形
成方法に関するものである。
の製造方法に関し、特に基板バイアス効果を抑制するた
めに改善されたレトログレードウェル構造およびその形
成方法に関するものである。
【０００２】
【従来の技術】半導体基板にウェルを形成し、このウェ
ルの主表面にＭＯＳトランジスタを形成した半導体装置
の代表例として相補型ＭＯＳトランジスタ（以下、ＣＭ
ＯＳトランジスタという）がある。ＣＭＯＳトランジス
タはｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳ
トランジスタが１つの半導体基板内に混在しているのが
特徴である。ＣＭＯＳトランジスタの利点は電源端子間
に流れる直流電流が非常に小さいため、消費電流が極め
て少ないことにある。以下、図を参照して従来のＣＭＯ
Ｓトランジスタの構造について説明する。
ルの主表面にＭＯＳトランジスタを形成した半導体装置
の代表例として相補型ＭＯＳトランジスタ（以下、ＣＭ
ＯＳトランジスタという）がある。ＣＭＯＳトランジス
タはｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳ
トランジスタが１つの半導体基板内に混在しているのが
特徴である。ＣＭＯＳトランジスタの利点は電源端子間
に流れる直流電流が非常に小さいため、消費電流が極め
て少ないことにある。以下、図を参照して従来のＣＭＯ
Ｓトランジスタの構造について説明する。
【０００３】図７５は従来のＣＭＯＳトランジスタの構
造を示す部分断面図である。ｐ型シリコン基板１の表面
領域には相互に異なる導電型のｎウェル５とｐウェル６
とが形成されている。ｎウェル５、ｐウェル６の表面上
の所定領域には素子間分離のための分離酸化膜（フィー
ルド酸化膜）２が形成されている。ｎウェル５の表面に
はｐチャネルＭＯＳトランジスタ５０が形成されてい
る。ｐウェル６の表面にはｎチャネルＭＯＳトランジス
タ６０が形成されている。ｐチャネルＭＯＳトランジス
タ５０はゲート電極８と、それによって間隔を隔てられ
た１対のｐ+ 不純物領域９ａ，９ｂとを有する。ｎチャ
ネルＭＯＳトランジスタ６０はゲート電極８と、それに
よって間隔を隔てられた１対のｎ+ 不純物領域１０ａ，
１０ｂとを有する。なお、図７５には、ｎウェル５とｐ
ウェル６にはそれぞれ、１つのトランジスタのみが示さ
れているが、実際には複数個のＭＯＳトランジスタやそ
の他の機能素子が形成されている。
造を示す部分断面図である。ｐ型シリコン基板１の表面
領域には相互に異なる導電型のｎウェル５とｐウェル６
とが形成されている。ｎウェル５、ｐウェル６の表面上
の所定領域には素子間分離のための分離酸化膜（フィー
ルド酸化膜）２が形成されている。ｎウェル５の表面に
はｐチャネルＭＯＳトランジスタ５０が形成されてい
る。ｐウェル６の表面にはｎチャネルＭＯＳトランジス
タ６０が形成されている。ｐチャネルＭＯＳトランジス
タ５０はゲート電極８と、それによって間隔を隔てられ
た１対のｐ+ 不純物領域９ａ，９ｂとを有する。ｎチャ
ネルＭＯＳトランジスタ６０はゲート電極８と、それに
よって間隔を隔てられた１対のｎ+ 不純物領域１０ａ，
１０ｂとを有する。なお、図７５には、ｎウェル５とｐ
ウェル６にはそれぞれ、１つのトランジスタのみが示さ
れているが、実際には複数個のＭＯＳトランジスタやそ
の他の機能素子が形成されている。
【０００４】しかしながら、ＣＭＯＳ構造はその構造
上、電源端子に過大な電流が流れて素子を破壊するとい
うラッチアップ現象を引き起こしやすい。ここでラッチ
アップとは、ＣＭＯＳトランジスタにおいてｐｎｐとｎ
ｐｎの寄生バイポーラトランジスタが形成され、これら
のバイポーラトランジスタが電源電位（Ｖc c ）と接地
電位ＧＮＤ（ＶS S ）との間にｐｎｐｎのサイリスタを
構成することにより、外来ノイズが一度印加されると、
Ｖc c とＧＮＤとの間に電流が流れつづけ、ついには破
壊を招く現象をいう。
上、電源端子に過大な電流が流れて素子を破壊するとい
うラッチアップ現象を引き起こしやすい。ここでラッチ
アップとは、ＣＭＯＳトランジスタにおいてｐｎｐとｎ
ｐｎの寄生バイポーラトランジスタが形成され、これら
のバイポーラトランジスタが電源電位（Ｖc c ）と接地
電位ＧＮＤ（ＶS S ）との間にｐｎｐｎのサイリスタを
構成することにより、外来ノイズが一度印加されると、
Ｖc c とＧＮＤとの間に電流が流れつづけ、ついには破
壊を招く現象をいう。
【０００５】図７６はたとえば、図７５を用いて説明し
たものと同様のＣＭＯＳトランジスタにおいて形成され
た寄生サイリスタの一例を示す模式的な断面図である。
図７６においてｎウェル５とｐウェル６の不純物濃度が
低いと、何らかのサージノイズが印加された場合、これ
らのウェル領域に電流が流れたときの電圧降下（抵抗Ｒ
ｎ，Ｒｐに相当する電圧降下）が大きくなる。これによ
り、寄生ｐｎｐバイポーラトランジスタＱ１、寄生ｎｐ
ｎバイポーラトランジスタＱ２のエミッタ・ベース間が
バイアスされる。その結果、これらの寄生トランジスタ
が動作することにより、上述のラッチアップ現象が起こ
りやすくなる。
たものと同様のＣＭＯＳトランジスタにおいて形成され
た寄生サイリスタの一例を示す模式的な断面図である。
図７６においてｎウェル５とｐウェル６の不純物濃度が
低いと、何らかのサージノイズが印加された場合、これ
らのウェル領域に電流が流れたときの電圧降下（抵抗Ｒ
ｎ，Ｒｐに相当する電圧降下）が大きくなる。これによ
り、寄生ｐｎｐバイポーラトランジスタＱ１、寄生ｎｐ
ｎバイポーラトランジスタＱ２のエミッタ・ベース間が
バイアスされる。その結果、これらの寄生トランジスタ
が動作することにより、上述のラッチアップ現象が起こ
りやすくなる。
【０００６】ところで、ＣＭＯＳ構造を構成するプロセ
ス技術の中で、最も特徴的な技術がウェル形成技術であ
る。同一半導体基板上にｎチャネルＭＯＳトランジスタ
とｐチャネルＭＯＳトランジスタとを形成するために
は、各々の素子の形成領域を分離しなければならない。
つまり、ｎチャネルＭＯＳトランジスタを形成するｐウ
ェル領域とｐチャネルＭＯＳトランジスタを形成するｎ
ウェル領域とを電気的に分離して設けなければならな
い。そこで、上述のラッチアップ現象に対する耐性を向
上させ、ＭＯＳトランジスタの狭チャネル効果の抑制や
しきい値電圧の制御の目的で、半導体基板の主表面から
深さ方向に沿って段階的に変化させた不純物濃度分布を
有する、いわゆるレトログレードウェル構造が採用され
ている。このレトログレードウェルは不純物を半導体基
板に高いエネルギでイオン注入することによって形成さ
れる場合が多い。
ス技術の中で、最も特徴的な技術がウェル形成技術であ
る。同一半導体基板上にｎチャネルＭＯＳトランジスタ
とｐチャネルＭＯＳトランジスタとを形成するために
は、各々の素子の形成領域を分離しなければならない。
つまり、ｎチャネルＭＯＳトランジスタを形成するｐウ
ェル領域とｐチャネルＭＯＳトランジスタを形成するｎ
ウェル領域とを電気的に分離して設けなければならな
い。そこで、上述のラッチアップ現象に対する耐性を向
上させ、ＭＯＳトランジスタの狭チャネル効果の抑制や
しきい値電圧の制御の目的で、半導体基板の主表面から
深さ方向に沿って段階的に変化させた不純物濃度分布を
有する、いわゆるレトログレードウェル構造が採用され
ている。このレトログレードウェルは不純物を半導体基
板に高いエネルギでイオン注入することによって形成さ
れる場合が多い。
【０００７】高いエネルギで不純物イオンを半導体基板
に注入することによってレトログレードウェルを形成す
る方法は、たとえば、特開平２−２６４４６４号公報、
特開平２−２７６２７４号公報、Ｔ．Ｎｉｓｈｉｈａｒ
ａ ｅｔ．ａｌ，“Ａ ０．５μｍ Ｉｓｏｌａｔｉｏ
ｎ Ｔｅｃｈｎｏｌｏｇｙ Ｕｓｉｎｇ Ａｄｖａｎｃ
ｅｄ Ｐｏｌｙ Ｓｉｌｉｃｏｎ Ｐａｄ ＬＯＣＯＳ
（ＡＰＰＬ），”ＩＥＤＭ ’８８ ｐｐ．１００−１
０３に開示されている。図７７〜図８２は従来のレトロ
グレードウェル構造の各製造工程における断面図であ
る。なお、図７７〜図８２はＣＭＯＳ構造において表面
チャネル型のｎチャネルＭＯＳトランジスタが形成され
るｐウェルの形成方法のみを示している。以下、これら
の図を参照して、従来のｐ型レトログレードウェル構造
の形成方法について説明する。
に注入することによってレトログレードウェルを形成す
る方法は、たとえば、特開平２−２６４４６４号公報、
特開平２−２７６２７４号公報、Ｔ．Ｎｉｓｈｉｈａｒ
ａ ｅｔ．ａｌ，“Ａ ０．５μｍ Ｉｓｏｌａｔｉｏ
ｎ Ｔｅｃｈｎｏｌｏｇｙ Ｕｓｉｎｇ Ａｄｖａｎｃ
ｅｄ Ｐｏｌｙ Ｓｉｌｉｃｏｎ Ｐａｄ ＬＯＣＯＳ
（ＡＰＰＬ），”ＩＥＤＭ ’８８ ｐｐ．１００−１
０３に開示されている。図７７〜図８２は従来のレトロ
グレードウェル構造の各製造工程における断面図であ
る。なお、図７７〜図８２はＣＭＯＳ構造において表面
チャネル型のｎチャネルＭＯＳトランジスタが形成され
るｐウェルの形成方法のみを示している。以下、これら
の図を参照して、従来のｐ型レトログレードウェル構造
の形成方法について説明する。
【０００８】図７７を参照して、ｐ型シリコン基板１の
表面に熱酸化により下敷き酸化膜２０が形成される。こ
の下敷き酸化膜２０の上には、ＣＶＤ法により、ポリシ
リコン膜３と、その上に窒化膜４とが形成される。フォ
トリソグラフィ技術と反応性イオンエッチング技術を用
いて、窒化膜４とポリシリコン膜３とが選択的に除去さ
れる。これにより、素子形成領域にはポリシリコン膜３
と窒化膜４とが形成され、素子分離領域には下敷き酸化
膜２０の表面が露出されている。
表面に熱酸化により下敷き酸化膜２０が形成される。こ
の下敷き酸化膜２０の上には、ＣＶＤ法により、ポリシ
リコン膜３と、その上に窒化膜４とが形成される。フォ
トリソグラフィ技術と反応性イオンエッチング技術を用
いて、窒化膜４とポリシリコン膜３とが選択的に除去さ
れる。これにより、素子形成領域にはポリシリコン膜３
と窒化膜４とが形成され、素子分離領域には下敷き酸化
膜２０の表面が露出されている。
【０００９】次に、図７８に示すように、露出された下
敷き酸化膜２０が窒化膜４とポリシリコン膜３をマスク
として用いて熱酸化されることにより、厚い分離酸化膜
２が形成される。この分離酸化膜２の形成方法はＬＯＣ
ＯＳ法の一種であり、ＬＯＰＯＳプロセスと呼ばれる。
この分離酸化膜２の形成により、ＭＯＳトランジスタ等
の素子が形成される素子形成領域が規定される。この素
子形成領域の上には下敷き酸化膜２０が形成されてい
る。
敷き酸化膜２０が窒化膜４とポリシリコン膜３をマスク
として用いて熱酸化されることにより、厚い分離酸化膜
２が形成される。この分離酸化膜２の形成方法はＬＯＣ
ＯＳ法の一種であり、ＬＯＰＯＳプロセスと呼ばれる。
この分離酸化膜２の形成により、ＭＯＳトランジスタ等
の素子が形成される素子形成領域が規定される。この素
子形成領域の上には下敷き酸化膜２０が形成されてい
る。
【００１０】その後、図７９に示すように、窒化膜４と
ポリシリコン膜３とが除去される。図８０を参照して、
ｐ型不純物イオンとしてボロンイオン（Ｂ+ ）が高いエ
ネルギで２回にわたってエネルギと注入量を変えてシリ
コン基板１に注入される。これにより、分離酸化膜２の
下面に第１のｐ型不純物濃度ピーク６１ａを有するｐ型
不純物領域が形成される。また、シリコン基板１内の深
い位置に第２のｐ型不純物濃度ピーク６２を有するｐ型
不純物領域が形成される。このとき、素子形成領域内に
もｐ型不純物濃度ピーク６１ｂを有する不純物領域が不
可避的に形成されてしまう。
ポリシリコン膜３とが除去される。図８０を参照して、
ｐ型不純物イオンとしてボロンイオン（Ｂ+ ）が高いエ
ネルギで２回にわたってエネルギと注入量を変えてシリ
コン基板１に注入される。これにより、分離酸化膜２の
下面に第１のｐ型不純物濃度ピーク６１ａを有するｐ型
不純物領域が形成される。また、シリコン基板１内の深
い位置に第２のｐ型不純物濃度ピーク６２を有するｐ型
不純物領域が形成される。このとき、素子形成領域内に
もｐ型不純物濃度ピーク６１ｂを有する不純物領域が不
可避的に形成されてしまう。
【００１１】さらに、図８１に示すように、分離酸化膜
２をマスクとして用いてシリコン基板１の表面から浅い
領域にボロンイオンが低いエネルギで注入される。これ
により、素子形成領域においてシリコン基板１の表面近
傍に第３のｐ型不純物濃度ピーク６３を有する不純物領
域が形成される。このｐ型不純物濃度ピーク６３を形成
するためのイオン注入を行なう前に、ｐ型不純物濃度ピ
ーク６１ａ，６１ｂ，６２を有する領域を活性化させる
ために熱処理をシリコン基板に施してもよい。このよう
にして、ｐウェル６が形成される。このｐウェル６は３
つのｐ型不純物濃度ピーク６１ａ，６１ｂと６２と６３
とを有する。以上のようにして形成されるｐ型レトログ
レードウェル領域において、第１の不純物濃度ピーク６
１ａを有する領域は素子分離用のチャネルストップ領域
として作用する。また、シリコン基板１の深い位置に形
成される第２の不純物濃度ピーク６２を有する領域はラ
ッチアップ現象の防止に有効である。さらに、第３の不
純物濃度ピーク６３を有する領域は、その領域の上に形
成されるＭＯＳトランジスタのパンチスルーを防止し、
しきい値電圧を制御する。
２をマスクとして用いてシリコン基板１の表面から浅い
領域にボロンイオンが低いエネルギで注入される。これ
により、素子形成領域においてシリコン基板１の表面近
傍に第３のｐ型不純物濃度ピーク６３を有する不純物領
域が形成される。このｐ型不純物濃度ピーク６３を形成
するためのイオン注入を行なう前に、ｐ型不純物濃度ピ
ーク６１ａ，６１ｂ，６２を有する領域を活性化させる
ために熱処理をシリコン基板に施してもよい。このよう
にして、ｐウェル６が形成される。このｐウェル６は３
つのｐ型不純物濃度ピーク６１ａ，６１ｂと６２と６３
とを有する。以上のようにして形成されるｐ型レトログ
レードウェル領域において、第１の不純物濃度ピーク６
１ａを有する領域は素子分離用のチャネルストップ領域
として作用する。また、シリコン基板１の深い位置に形
成される第２の不純物濃度ピーク６２を有する領域はラ
ッチアップ現象の防止に有効である。さらに、第３の不
純物濃度ピーク６３を有する領域は、その領域の上に形
成されるＭＯＳトランジスタのパンチスルーを防止し、
しきい値電圧を制御する。
【００１２】図８２に示すように、下敷き酸化膜２０が
除去された後、再び、熱酸化によりゲート酸化膜７が形
成される。このゲート酸化膜７の上にＣＶＤ法により、
たとえば、ｎ型不純物としてリンを含むポリシリコン層
が形成される。フォトリソグラフィ技術や反応性イオン
エッチング技術を用いて、このポリシリコン層を選択的
に除去することにより、ｎ+ ポリシリコン層からなるゲ
ート電極８が形成される。ゲート電極８をマスクとし
て、リンやひ素のｎ型不純物がイオン注入される。これ
により、ｎ+ 不純物領域１０ａ，１０ｂが形成される。
このようにして、ｐウェル６の領域内にｎチャネルＭＯ
Ｓトランジスタ６０が形成される。
除去された後、再び、熱酸化によりゲート酸化膜７が形
成される。このゲート酸化膜７の上にＣＶＤ法により、
たとえば、ｎ型不純物としてリンを含むポリシリコン層
が形成される。フォトリソグラフィ技術や反応性イオン
エッチング技術を用いて、このポリシリコン層を選択的
に除去することにより、ｎ+ ポリシリコン層からなるゲ
ート電極８が形成される。ゲート電極８をマスクとし
て、リンやひ素のｎ型不純物がイオン注入される。これ
により、ｎ+ 不純物領域１０ａ，１０ｂが形成される。
このようにして、ｐウェル６の領域内にｎチャネルＭＯ
Ｓトランジスタ６０が形成される。
【００１３】以上のようにして形成されたｐウェル６と
ｎチャネルＭＯＳトランジスタ６０の構造と、深さ方向
の不純物濃度分布との関係は図８３に示される。ｎチャ
ネルＭＯＳトランジスタ６０を覆うように絶縁膜１１が
形成されている。絶縁膜１１にはｎ+ 不純物領域１０
ａ，１０ｂの表面を露出するようにコンタクトホール１
１ａ，１１ｂが形成されている。コンタクトホール１１
ａ，１１ｂのそれぞれを通じてｎ+ 不純物領域１０ａ，
１０ｂに接触するように配線層１２ａ，１２ｂが形成さ
れている。第１のｐ型不純物濃度ピーク６１ａは分離酸
化膜２の下面近傍に形成され、素子分離用のチャネルス
トップ領域として作用する。また、ｎチャネルＭＯＳト
ランジスタ６０のチャネル領域で表面近傍に形成される
ｐ型不純物濃度ピーク６３はｎチャネルＭＯＳトランジ
スタ６０のパンチスルー現象の発生を抑制し、あるいは
しきい値電圧を制御する。
ｎチャネルＭＯＳトランジスタ６０の構造と、深さ方向
の不純物濃度分布との関係は図８３に示される。ｎチャ
ネルＭＯＳトランジスタ６０を覆うように絶縁膜１１が
形成されている。絶縁膜１１にはｎ+ 不純物領域１０
ａ，１０ｂの表面を露出するようにコンタクトホール１
１ａ，１１ｂが形成されている。コンタクトホール１１
ａ，１１ｂのそれぞれを通じてｎ+ 不純物領域１０ａ，
１０ｂに接触するように配線層１２ａ，１２ｂが形成さ
れている。第１のｐ型不純物濃度ピーク６１ａは分離酸
化膜２の下面近傍に形成され、素子分離用のチャネルス
トップ領域として作用する。また、ｎチャネルＭＯＳト
ランジスタ６０のチャネル領域で表面近傍に形成される
ｐ型不純物濃度ピーク６３はｎチャネルＭＯＳトランジ
スタ６０のパンチスルー現象の発生を抑制し、あるいは
しきい値電圧を制御する。
【００１４】
【発明が解決しようとする課題】しかしながら、図８０
に示されるように従来のレトログレードウェル構造の形
成方法によれば、素子分離用のチャネルストップ領域と
してｐ型不純物濃度ピーク６１ａを分離酸化膜２の下面
近傍に形成すると、それと同時に素子形成領域、すなわ
ちｎチャネルＭＯＳトランジスタ６０が形成される領域
にもｐ型不純物濃度ピーク６１ｂが不可避的に形成され
てしまう。このｐ型不純物濃度ピーク６１ｂは、その上
に形成されるｎチャネルＭＯＳトランジスタ６０の動作
に対して悪影響を及ぼす。つまり、ｐ型不純物濃度ピー
ク６１ｂは基板バイアス効果を増大させる。
に示されるように従来のレトログレードウェル構造の形
成方法によれば、素子分離用のチャネルストップ領域と
してｐ型不純物濃度ピーク６１ａを分離酸化膜２の下面
近傍に形成すると、それと同時に素子形成領域、すなわ
ちｎチャネルＭＯＳトランジスタ６０が形成される領域
にもｐ型不純物濃度ピーク６１ｂが不可避的に形成され
てしまう。このｐ型不純物濃度ピーク６１ｂは、その上
に形成されるｎチャネルＭＯＳトランジスタ６０の動作
に対して悪影響を及ぼす。つまり、ｐ型不純物濃度ピー
ク６１ｂは基板バイアス効果を増大させる。
【００１５】ここで、基板バイアス効果とは、ＭＯＳト
ランジスタが形成されるシリコン基板に電圧を印加する
ことにより、そのＭＯＳトランジスタのしきい値電圧が
変化する効果をいう。すなわち、しきい値電圧は基板バ
イアス電圧の平方根に比例する。この比例定数が基板効
果定数として定められる。上述の基板バイアス効果の増
大とは、基板効果定数が大きくなることを意味する。
ランジスタが形成されるシリコン基板に電圧を印加する
ことにより、そのＭＯＳトランジスタのしきい値電圧が
変化する効果をいう。すなわち、しきい値電圧は基板バ
イアス電圧の平方根に比例する。この比例定数が基板効
果定数として定められる。上述の基板バイアス効果の増
大とは、基板効果定数が大きくなることを意味する。
【００１６】図８４はしきい値電圧Ｖｔｈと基板バイア
ス電圧ＶB B との関係を示すグラフである。図８４に示
すように基板効果定数がＫ1 の場合、基板バイアス電圧
ＶB B が変化しても、しきい値電圧Ｖｔｈの変化する度
合いは比較的小さい。しかしながら、基板効果定数がＫ
1 からＫ2 に大きくなると、基板バイアス電圧ＶB B が
わずかに変化しても、しきい値電圧Ｖｔｈが大きく変化
する。この基板バイアス電圧は、シリコン基板に外来ノ
イズが注入されること等によってシリコン基板に負荷さ
れる場合がある。このような場合、基板にバイアス電圧
をかけなくても、バイアス電圧がかかった状態が、基板
内で発生するノイズや外来ノイズ等によって引き起こさ
れる。したがって、従来のレトログレードウェル構造を
有する半導体装置において、基板にバイアス電圧をかけ
る場合や何らかの外部要因によって基板にバイアス電圧
がかかった状態になる場合にＭＯＳトランジスタのしき
い値電圧が変化しやすくなる。その結果、半導体装置の
動作中において、しきい値電圧の変動が大きくなり、特
に高精度なしきい値電圧の制御が要求されるセンスアン
プ等においては誤動作が生じやすくなる。
ス電圧ＶB B との関係を示すグラフである。図８４に示
すように基板効果定数がＫ1 の場合、基板バイアス電圧
ＶB B が変化しても、しきい値電圧Ｖｔｈの変化する度
合いは比較的小さい。しかしながら、基板効果定数がＫ
1 からＫ2 に大きくなると、基板バイアス電圧ＶB B が
わずかに変化しても、しきい値電圧Ｖｔｈが大きく変化
する。この基板バイアス電圧は、シリコン基板に外来ノ
イズが注入されること等によってシリコン基板に負荷さ
れる場合がある。このような場合、基板にバイアス電圧
をかけなくても、バイアス電圧がかかった状態が、基板
内で発生するノイズや外来ノイズ等によって引き起こさ
れる。したがって、従来のレトログレードウェル構造を
有する半導体装置において、基板にバイアス電圧をかけ
る場合や何らかの外部要因によって基板にバイアス電圧
がかかった状態になる場合にＭＯＳトランジスタのしき
い値電圧が変化しやすくなる。その結果、半導体装置の
動作中において、しきい値電圧の変動が大きくなり、特
に高精度なしきい値電圧の制御が要求されるセンスアン
プ等においては誤動作が生じやすくなる。
【００１７】図８５はＤＲＡＭで用いられるメモリセル
の等価回路を示す図である。メモリセルは１つのｎチャ
ネルＭＯＳトランジスタ１００とキャパシタ２００とか
らなる。このメモリセルにおいて、キャパシタ２００に
蓄積された“Ｈｉｇｈ”レベルの電位をｎチャネルＭＯ
Ｓトランジスタ１００によって読出す場合について考え
る。このとき、トランジスタ１００のソース電極１０２
にはＶC C ／２の電圧が印加されている。キャパシタ２
００のセルプレート電極２０１にもＶC C ／２の電圧が
印加されている。このとき、キャパシタ２００には“Ｈ
ｉｇｈ”レベルの電位が蓄積されているので、ドレイン
電極２０２にはＶC C の電圧が印加される。この状態で
ｎチャネルＭＯＳトランジスタ１００がオン状態にされ
る。この場合のトランジスタ１００の実効的な基板電位
ＶB B ，ｅｆｆは以下の式で与えられる。
の等価回路を示す図である。メモリセルは１つのｎチャ
ネルＭＯＳトランジスタ１００とキャパシタ２００とか
らなる。このメモリセルにおいて、キャパシタ２００に
蓄積された“Ｈｉｇｈ”レベルの電位をｎチャネルＭＯ
Ｓトランジスタ１００によって読出す場合について考え
る。このとき、トランジスタ１００のソース電極１０２
にはＶC C ／２の電圧が印加されている。キャパシタ２
００のセルプレート電極２０１にもＶC C ／２の電圧が
印加されている。このとき、キャパシタ２００には“Ｈ
ｉｇｈ”レベルの電位が蓄積されているので、ドレイン
電極２０２にはＶC C の電圧が印加される。この状態で
ｎチャネルＭＯＳトランジスタ１００がオン状態にされ
る。この場合のトランジスタ１００の実効的な基板電位
ＶB B ，ｅｆｆは以下の式で与えられる。
【００１８】ＶB B ，ｅｆｆ＝｜ＶB B ｜＋ＶC C ／２ このように実効的な基板電位の絶対値が大きくなる。そ
れに伴って、トランジスタのしきい値電圧が増大する。
その増大幅は図８４に示されるように基板効果定数Ｋが
大きくなるほど大きくなる。したがって、ＭＯＳトラン
ジスタが動作しなくなり、メモリセルにおいて“Ｈｉｇ
ｈ”レベルの読出ができなくなる。
れに伴って、トランジスタのしきい値電圧が増大する。
その増大幅は図８４に示されるように基板効果定数Ｋが
大きくなるほど大きくなる。したがって、ＭＯＳトラン
ジスタが動作しなくなり、メモリセルにおいて“Ｈｉｇ
ｈ”レベルの読出ができなくなる。
【００１９】次に、図８５に示されるメモリセルにおい
てキャパシタ２００に“Ｈｉｇｈ”レベルの電位が蓄積
されており、そのキャパシタ２００をリフレッシュする
ために“Ｈｉｇｈ”レベルの電位を書込む場合について
考えてみる。ソース電極１０２には電圧ＶC C が印加さ
れる。キャパシタ２００のセルプレート電極２０１には
電圧ＶC C ／２が印加されている。このような状態でゲ
ート電極１０１に所定の電圧を印加することにより、ト
ランジスタ１００がオン状態にされる。ドレイン電極２
０２には電圧ＶC C が印加される。このときのトランジ
スタ１００の実効的な基板電位ＶB B ，ｅｆｆは以下の
式で与えられる。
てキャパシタ２００に“Ｈｉｇｈ”レベルの電位が蓄積
されており、そのキャパシタ２００をリフレッシュする
ために“Ｈｉｇｈ”レベルの電位を書込む場合について
考えてみる。ソース電極１０２には電圧ＶC C が印加さ
れる。キャパシタ２００のセルプレート電極２０１には
電圧ＶC C ／２が印加されている。このような状態でゲ
ート電極１０１に所定の電圧を印加することにより、ト
ランジスタ１００がオン状態にされる。ドレイン電極２
０２には電圧ＶC C が印加される。このときのトランジ
スタ１００の実効的な基板電位ＶB B ，ｅｆｆは以下の
式で与えられる。
【００２０】ＶB B ，ｅｆｆ＝｜ＶB B ｜＋ＶC C このように実効的な基板電位の絶対値が大きくなり、そ
れに伴って、トランジスタのしきい値電圧が増大する。
その増大幅は、基板効果定数Ｋが大きくなるほど大きく
なる。したがって、ＭＯＳトランジスタが動作しなくな
り、メモリセルにおいて“Ｈｉｇｈ”レベルの書込もで
きなくなる。これらのことは、メモリセルにおいて高速
性を低下させるだけでなく、誤動作を引き起こしてしま
うという重大な問題につながる。
れに伴って、トランジスタのしきい値電圧が増大する。
その増大幅は、基板効果定数Ｋが大きくなるほど大きく
なる。したがって、ＭＯＳトランジスタが動作しなくな
り、メモリセルにおいて“Ｈｉｇｈ”レベルの書込もで
きなくなる。これらのことは、メモリセルにおいて高速
性を低下させるだけでなく、誤動作を引き起こしてしま
うという重大な問題につながる。
【００２１】図８６はｎチャネルＭＯＳインバータの等
価回路を示す図である。ｎチャネルＭＯＳインバータは
ロードトランジスタ３００とドライブトランジスタ４０
０とを含む。今、入力電圧Ｖｉｎが“Ｈｉｇｈ”レベル
から“Ｌｏｗ”レベルに反転する場合について考えてみ
る。このとき、出力電圧Ｖｏｕｔは“Ｌｏｗ”レベルか
ら“Ｈｉｇｈ”レベルに反転する。この場合、ロードト
ランジスタ３００のソース電極には“Ｈｉｇｈ”レベル
の出力電圧Ｖｏｕｔが印加される。ロードトランジスタ
３００の実効的な基板電位ＶB B ，ｅｆｆは以下の式で
与えられる。
価回路を示す図である。ｎチャネルＭＯＳインバータは
ロードトランジスタ３００とドライブトランジスタ４０
０とを含む。今、入力電圧Ｖｉｎが“Ｈｉｇｈ”レベル
から“Ｌｏｗ”レベルに反転する場合について考えてみ
る。このとき、出力電圧Ｖｏｕｔは“Ｌｏｗ”レベルか
ら“Ｈｉｇｈ”レベルに反転する。この場合、ロードト
ランジスタ３００のソース電極には“Ｈｉｇｈ”レベル
の出力電圧Ｖｏｕｔが印加される。ロードトランジスタ
３００の実効的な基板電位ＶB B ，ｅｆｆは以下の式で
与えられる。
【００２２】ＶB B ，ｅｆｆ＝｜ＶB B ｜＋Ｖｏｕｔ このように実効的な基板電位の絶対値が大きくなり、そ
れに伴って、ロードトランジスタ３００のしきい値電圧
が増大する。その増大幅は基板効果定数Ｋが大きくなる
ほど大きくなる。したがって、ロードトランジスタが動
作しなくなり、ｎチャネルＭＯＳインバータにおいては
出力電圧が“Ｈｉｇｈ”レベルに到達しないことにな
る。
れに伴って、ロードトランジスタ３００のしきい値電圧
が増大する。その増大幅は基板効果定数Ｋが大きくなる
ほど大きくなる。したがって、ロードトランジスタが動
作しなくなり、ｎチャネルＭＯＳインバータにおいては
出力電圧が“Ｈｉｇｈ”レベルに到達しないことにな
る。
【００２３】以上のように、従来のレトログレードウェ
ル構造は、基板表面に形成されたＭＯＳトランジスタの
特性に悪影響を及ぼすという問題点があった。
ル構造は、基板表面に形成されたＭＯＳトランジスタの
特性に悪影響を及ぼすという問題点があった。
【００２４】そこで、この発明の目的は、上述のような
問題点を解消することであり、基板の表面に形成された
ＭＯＳトランジスタの特性に悪影響を及ぼすことのな
い、すなわち基板バイアス効果の増大を十分に抑制する
ことが可能なレトログレードウェル構造およびその製造
方法を提供することである。
問題点を解消することであり、基板の表面に形成された
ＭＯＳトランジスタの特性に悪影響を及ぼすことのな
い、すなわち基板バイアス効果の増大を十分に抑制する
ことが可能なレトログレードウェル構造およびその製造
方法を提供することである。
【００２５】
【課題を解決するための手段】この発明の１つの局面に
従った半導体装置においては、半導体基板と、分離絶縁
膜と、ウェル領域とを備える。半導体基板は主表面を有
する。分離絶縁膜は、半導体基板の主表面で素子形成領
域を分離するように素子分離領域に形成されている。ウ
ェル領域は、半導体基板の主表面内に形成され、半導体
基板の主表面から深さ方向に沿って不純物濃度分布を有
する。その不純物濃度分布は、第１の不純物濃度ピーク
と第２の不純物濃度ピークと第３の不純物濃度ピークと
を含む。第１の不純物濃度ピークは素子分離領域内で分
離絶縁膜の下面近傍のみに存在する。第２の不純物濃度
ピークは分離絶縁膜の下面から離れ、かつ半導体基板の
主表面から離れた位置に素子分離領域から素子形成領域
まで延在する。第３の不純物濃度ピークは素子形成領域
の表面近傍のみに存在する。
従った半導体装置においては、半導体基板と、分離絶縁
膜と、ウェル領域とを備える。半導体基板は主表面を有
する。分離絶縁膜は、半導体基板の主表面で素子形成領
域を分離するように素子分離領域に形成されている。ウ
ェル領域は、半導体基板の主表面内に形成され、半導体
基板の主表面から深さ方向に沿って不純物濃度分布を有
する。その不純物濃度分布は、第１の不純物濃度ピーク
と第２の不純物濃度ピークと第３の不純物濃度ピークと
を含む。第１の不純物濃度ピークは素子分離領域内で分
離絶縁膜の下面近傍のみに存在する。第２の不純物濃度
ピークは分離絶縁膜の下面から離れ、かつ半導体基板の
主表面から離れた位置に素子分離領域から素子形成領域
まで延在する。第３の不純物濃度ピークは素子形成領域
の表面近傍のみに存在する。
【００２６】この発明の１つの局面に従った半導体装置
の製造方法においては、まず、半導体基板の主表面で素
子形成領域を分離するように素子分離領域に分離絶縁膜
が形成される。半導体基板の主表面の上方から選択的に
分離絶縁膜を通じて不純物を半導体基板の領域内に導入
することにより、第１の不純物領域は、素子分離領域内
で分離絶縁膜の下面近傍のみに第１の不純物濃度ピーク
が存在するように形成される。半導体基板の主表面の上
方から不純物を半導体基板の領域内に導入することによ
り、第２の不純物領域は、分離絶縁膜の下面から離れ、
かつ半導体基板の主表面から離れた位置で第２の不純物
濃度ピークが素子分離領域から素子形成領域まで延在す
るように形成される。半導体基板の主表面の上方から不
純物を選択的に素子形成領域内に導入することにより、
第３の不純物領域は、素子形成領域の表面近傍のみに第
３の不純物濃度ピークが存在するように形成される。
の製造方法においては、まず、半導体基板の主表面で素
子形成領域を分離するように素子分離領域に分離絶縁膜
が形成される。半導体基板の主表面の上方から選択的に
分離絶縁膜を通じて不純物を半導体基板の領域内に導入
することにより、第１の不純物領域は、素子分離領域内
で分離絶縁膜の下面近傍のみに第１の不純物濃度ピーク
が存在するように形成される。半導体基板の主表面の上
方から不純物を半導体基板の領域内に導入することによ
り、第２の不純物領域は、分離絶縁膜の下面から離れ、
かつ半導体基板の主表面から離れた位置で第２の不純物
濃度ピークが素子分離領域から素子形成領域まで延在す
るように形成される。半導体基板の主表面の上方から不
純物を選択的に素子形成領域内に導入することにより、
第３の不純物領域は、素子形成領域の表面近傍のみに第
３の不純物濃度ピークが存在するように形成される。
【００２７】この発明の他の局面に従った半導体装置の
製造方法においては、まず、半導体基板の主表面で素子
形成領域を分離するように素子分離領域に分離絶縁膜が
形成される。半導体基板の主表面の上方から不純物を半
導体基板の領域内に導入することにより、分離絶縁膜の
下面近傍に第１の不純物濃度ピークが存在する第１の不
純物領域と、素子形成領域の表面近傍に第３の不純物濃
度ピークが存在する第３の不純物領域とが同時に形成さ
れる。半導体基板の主表面の上方から不純物を半導体基
板の領域内に導入することにより、分離絶縁膜の下面か
ら離れ、かつ半導体基板の主表面から離れた位置で第２
の不純物濃度ピークが素子分離領域から素子形成領域ま
で延在するように第２の不純物領域が形成される。
製造方法においては、まず、半導体基板の主表面で素子
形成領域を分離するように素子分離領域に分離絶縁膜が
形成される。半導体基板の主表面の上方から不純物を半
導体基板の領域内に導入することにより、分離絶縁膜の
下面近傍に第１の不純物濃度ピークが存在する第１の不
純物領域と、素子形成領域の表面近傍に第３の不純物濃
度ピークが存在する第３の不純物領域とが同時に形成さ
れる。半導体基板の主表面の上方から不純物を半導体基
板の領域内に導入することにより、分離絶縁膜の下面か
ら離れ、かつ半導体基板の主表面から離れた位置で第２
の不純物濃度ピークが素子分離領域から素子形成領域ま
で延在するように第２の不純物領域が形成される。
【００２８】この発明のさらに他の局面に従った半導体
装置の製造方法においては、まず、半導体基板の主表面
で素子形成領域を分離するように素子分離領域に分離絶
縁膜が形成される。半導体基板の主表面の上方から第１
導電型の不純物を半導体基板の領域内に導入することに
より、分離絶縁膜の下面近傍の位置で、かつ半導体基板
の主表面から離れた第１の位置で第１の不純物濃度ピー
クが素子分離領域から素子形成領域まで延在するように
第１の不純物領域が形成される。半導体基板の主表面の
上方から第１導電型の不純物を半導体基板の領域内に導
入することにより、分離絶縁膜の下面から離れ、かつ半
導体基板の主表面から離れた第１の位置よりも深い第２
の位置で第２の不純物濃度ピークが素子分離領域から素
子形成領域まで延在するように第２の不純物領域が形成
される。半導体基板の主表面の上方から第２導電型の不
純物を選択的に素子形成領域内に導入することにより分
離絶縁膜の下面近傍のみに第１の不純物濃度ピークが存
在するように第１の不純物領域を残存させる。半導体基
板の主表面の上方から第１導電型の不純物を選択的に素
子形成領域内に導入することにより、素子形成領域の表
面近傍のみに第３の不純物濃度ピークが存在するように
第３の不純物領域が形成される。
装置の製造方法においては、まず、半導体基板の主表面
で素子形成領域を分離するように素子分離領域に分離絶
縁膜が形成される。半導体基板の主表面の上方から第１
導電型の不純物を半導体基板の領域内に導入することに
より、分離絶縁膜の下面近傍の位置で、かつ半導体基板
の主表面から離れた第１の位置で第１の不純物濃度ピー
クが素子分離領域から素子形成領域まで延在するように
第１の不純物領域が形成される。半導体基板の主表面の
上方から第１導電型の不純物を半導体基板の領域内に導
入することにより、分離絶縁膜の下面から離れ、かつ半
導体基板の主表面から離れた第１の位置よりも深い第２
の位置で第２の不純物濃度ピークが素子分離領域から素
子形成領域まで延在するように第２の不純物領域が形成
される。半導体基板の主表面の上方から第２導電型の不
純物を選択的に素子形成領域内に導入することにより分
離絶縁膜の下面近傍のみに第１の不純物濃度ピークが存
在するように第１の不純物領域を残存させる。半導体基
板の主表面の上方から第１導電型の不純物を選択的に素
子形成領域内に導入することにより、素子形成領域の表
面近傍のみに第３の不純物濃度ピークが存在するように
第３の不純物領域が形成される。
【００２９】この発明のさらに他の局面に従った半導体
装置の製造方法においては、半導体基板の主表面で素子
形成領域を分離するように素子分離領域に第１の厚みを
有する第１の分離絶縁膜が形成される。半導体基板の主
表面の上方から選択的に第１の分離絶縁膜を通じて不純
物を半導体基板の領域内に導入することにより、素子分
離領域内で分離絶縁膜の下面近傍のみに第１の不純物濃
度ピークが存在するように第１の不純物領域が形成され
る。第１の分離絶縁膜に処理を施すことにより第１の厚
みよりも厚い第２の厚みを有する第２の分離絶縁膜が形
成される。半導体基板の主表面の上方から不純物を半導
体基板の領域内に導入することにより、分離絶縁膜の下
面から離れ、かつ半導体基板の主表面から離れた位置で
第２の不純物濃度ピークが素子分離領域から素子形成領
域まで延在するように第２の不純物領域が形成される。
半導体基板の主表面の上方から不純物を選択的に素子形
成領域内に導入することにより、素子形成領域の表面近
傍のみに第３の不純物濃度ピークが存在するように第３
の不純物領域が形成される。
装置の製造方法においては、半導体基板の主表面で素子
形成領域を分離するように素子分離領域に第１の厚みを
有する第１の分離絶縁膜が形成される。半導体基板の主
表面の上方から選択的に第１の分離絶縁膜を通じて不純
物を半導体基板の領域内に導入することにより、素子分
離領域内で分離絶縁膜の下面近傍のみに第１の不純物濃
度ピークが存在するように第１の不純物領域が形成され
る。第１の分離絶縁膜に処理を施すことにより第１の厚
みよりも厚い第２の厚みを有する第２の分離絶縁膜が形
成される。半導体基板の主表面の上方から不純物を半導
体基板の領域内に導入することにより、分離絶縁膜の下
面から離れ、かつ半導体基板の主表面から離れた位置で
第２の不純物濃度ピークが素子分離領域から素子形成領
域まで延在するように第２の不純物領域が形成される。
半導体基板の主表面の上方から不純物を選択的に素子形
成領域内に導入することにより、素子形成領域の表面近
傍のみに第３の不純物濃度ピークが存在するように第３
の不純物領域が形成される。
【００３０】
【作用】この発明の１つの局面に従った半導体装置によ
れば、第１の不純物濃度ピークは素子分離領域内で分離
絶縁膜の下面近傍のみに存在する。そのため、素子分離
用のチャネルストップ領域として作用する第１の不純物
濃度ピークは素子形成領域内には形成されない。したが
って、本発明のレトログレードウェル構造によれば、そ
のウェル領域に形成されるＭＯＳトランジスタの基板バ
イアス効果の増大が抑制され、小さい基板効果定数を得
ることができる。これにより、本発明のレトログレード
ウェル構造を採用した半導体装置の高速性が確保され、
誤動作が低減される。
れば、第１の不純物濃度ピークは素子分離領域内で分離
絶縁膜の下面近傍のみに存在する。そのため、素子分離
用のチャネルストップ領域として作用する第１の不純物
濃度ピークは素子形成領域内には形成されない。したが
って、本発明のレトログレードウェル構造によれば、そ
のウェル領域に形成されるＭＯＳトランジスタの基板バ
イアス効果の増大が抑制され、小さい基板効果定数を得
ることができる。これにより、本発明のレトログレード
ウェル構造を採用した半導体装置の高速性が確保され、
誤動作が低減される。
【００３１】この発明の１つの局面に従った半導体装置
の製造方法によれば、窒化膜とポリシリコン膜とをマス
クとしてイオンが所定のエネルギで注入されると、第１
の不純物濃度ピークは分離酸化膜の下面近傍のみに存在
する。したがって、従来のレトログレードウェル構造の
形成方法のように素子形成領域内に不可避的にできてし
まう不純物濃度ピークの形成は回避される。
の製造方法によれば、窒化膜とポリシリコン膜とをマス
クとしてイオンが所定のエネルギで注入されると、第１
の不純物濃度ピークは分離酸化膜の下面近傍のみに存在
する。したがって、従来のレトログレードウェル構造の
形成方法のように素子形成領域内に不可避的にできてし
まう不純物濃度ピークの形成は回避される。
【００３２】この発明の他の局面に従った半導体装置の
製造方法によれば、分離酸化膜下面近傍に第１の不純物
濃度ピークと素子形成領域の表面近傍に第３の不純物濃
度ピークが同時に形成される。したがって、第１の実施
例における製造方法よりも製造工程を短縮し、かつ、従
来のレトログレードウェル構造の形成方法のように、素
子形成領域内に不可避的にできてしまう不純物濃度ピー
クの形成は回避される。
製造方法によれば、分離酸化膜下面近傍に第１の不純物
濃度ピークと素子形成領域の表面近傍に第３の不純物濃
度ピークが同時に形成される。したがって、第１の実施
例における製造方法よりも製造工程を短縮し、かつ、従
来のレトログレードウェル構造の形成方法のように、素
子形成領域内に不可避的にできてしまう不純物濃度ピー
クの形成は回避される。
【００３３】この発明のさらに他の局面に従った半導体
装置の製造方法によれば、分離酸化膜を形成した後、第
１導電型の不純物を注入し、さらに第２導電型の不純物
を所定エネルギで注入する。これにより、分離絶縁膜の
下面近傍のみに第１の不純物濃度ピークが存在する。し
たがって、従来のレトログレードウェル構造の形成方法
のように、素子形成領域内に不可避的にできてしまう不
純物濃度ピークの形成は回避される。
装置の製造方法によれば、分離酸化膜を形成した後、第
１導電型の不純物を注入し、さらに第２導電型の不純物
を所定エネルギで注入する。これにより、分離絶縁膜の
下面近傍のみに第１の不純物濃度ピークが存在する。し
たがって、従来のレトログレードウェル構造の形成方法
のように、素子形成領域内に不可避的にできてしまう不
純物濃度ピークの形成は回避される。
【００３４】この発明のさらに他の局面に従った半導体
装置の製造方法によれば、第１の厚さを有する第１分離
絶縁膜を形成する。その後、第１の分離絶縁膜の厚さよ
りも厚い第２の厚さを有する第２の分離絶縁膜とする。
これにより分離酸化膜の成長による分離酸化膜のエッジ
部分における窒化膜の歪みを防止し、窒化膜の破壊を防
止する。また、窒化膜とポリシリコン膜とをマスクとし
て、イオンが所定のエネルギで注入されると、第１の不
純物濃度ピークは分離酸化膜の下面近傍のみに存在す
る。したがって、従来のレトログレードウェル構造の形
成方法のように、素子形成領域内に不可避的にできてし
まう不純物濃度ピークの形成は回避される。
装置の製造方法によれば、第１の厚さを有する第１分離
絶縁膜を形成する。その後、第１の分離絶縁膜の厚さよ
りも厚い第２の厚さを有する第２の分離絶縁膜とする。
これにより分離酸化膜の成長による分離酸化膜のエッジ
部分における窒化膜の歪みを防止し、窒化膜の破壊を防
止する。また、窒化膜とポリシリコン膜とをマスクとし
て、イオンが所定のエネルギで注入されると、第１の不
純物濃度ピークは分離酸化膜の下面近傍のみに存在す
る。したがって、従来のレトログレードウェル構造の形
成方法のように、素子形成領域内に不可避的にできてし
まう不純物濃度ピークの形成は回避される。
【００３５】
【実施例】以下、この発明の第１の実施例について説明
する。図１は、第１の実施例によるレトログレードウェ
ル構造を採用したＣＭＯＳ型半導体装置を示す部分断面
図である。
する。図１は、第１の実施例によるレトログレードウェ
ル構造を採用したＣＭＯＳ型半導体装置を示す部分断面
図である。
【００３６】図１を参照して、ｐ型シリコン基板１の表
面領域には相互に異なる導電型のｎウェル５とｐウェル
６とが形成されている。ｎウェル５、ｐウェル６の表面
上の所定領域には素子間分離のための分離酸化膜２が形
成されている。ｎウェル５はｎ型不純物濃度ピーク５
１，５２，５３ａとｐ型不純物濃度ピーク５３ｂを有す
る。ｎ型不純物濃度ピーク５１は第１の不純物濃度ピー
クを形成し、ｎ型不純物濃度ピーク５２は第２の不純物
濃度ピークを形成し、ｎ型不純物濃度ピーク５３ａとｐ
型不純物濃度ピーク５３ｂは第３の不純物濃度ピークを
形成する。ｎ型不純物濃度ピーク５１は分離酸化膜２の
下面近傍に形成され、素子分離用のチャネルストップ領
域として作用する。ｎ型不純物濃度ピーク５２はシリコ
ン基板１の深い領域に存在し、ラッチアップ現象の防止
に有効である。ｎ型不純物濃度ピーク５３ａは素子形成
領域内にのみ存在し、その領域に形成されるＭＯＳトラ
ンジスタのパンチスルーを防止する。ｐ型不純物濃度ピ
ーク５３ｂは素子形成領域のみに存在し、その領域内に
形成されるＭＯＳトランジスタのしきい値電圧を最適値
に設定する。このようにして構成されるｎウェル５の表
面にはｐチャネルＭＯＳトランジスタ５０が形成されて
いる。このｐチャネルＭＯＳトランジスタ５０は埋込チ
ャネル型電界効果トランジスタである。埋込チャネル型
電界効果トランジスタとは、キャリアの走行する領域を
半導体表面ではなく、半導体内部に設けた電界効果トラ
ンジスタをいう。ｐチャネルＭＯＳトランジスタ５０は
ゲート電極８と、それによって間隔を隔てられた１対の
ｐ+ 不純物領域９ａ，９ｂとを有する。
面領域には相互に異なる導電型のｎウェル５とｐウェル
６とが形成されている。ｎウェル５、ｐウェル６の表面
上の所定領域には素子間分離のための分離酸化膜２が形
成されている。ｎウェル５はｎ型不純物濃度ピーク５
１，５２，５３ａとｐ型不純物濃度ピーク５３ｂを有す
る。ｎ型不純物濃度ピーク５１は第１の不純物濃度ピー
クを形成し、ｎ型不純物濃度ピーク５２は第２の不純物
濃度ピークを形成し、ｎ型不純物濃度ピーク５３ａとｐ
型不純物濃度ピーク５３ｂは第３の不純物濃度ピークを
形成する。ｎ型不純物濃度ピーク５１は分離酸化膜２の
下面近傍に形成され、素子分離用のチャネルストップ領
域として作用する。ｎ型不純物濃度ピーク５２はシリコ
ン基板１の深い領域に存在し、ラッチアップ現象の防止
に有効である。ｎ型不純物濃度ピーク５３ａは素子形成
領域内にのみ存在し、その領域に形成されるＭＯＳトラ
ンジスタのパンチスルーを防止する。ｐ型不純物濃度ピ
ーク５３ｂは素子形成領域のみに存在し、その領域内に
形成されるＭＯＳトランジスタのしきい値電圧を最適値
に設定する。このようにして構成されるｎウェル５の表
面にはｐチャネルＭＯＳトランジスタ５０が形成されて
いる。このｐチャネルＭＯＳトランジスタ５０は埋込チ
ャネル型電界効果トランジスタである。埋込チャネル型
電界効果トランジスタとは、キャリアの走行する領域を
半導体表面ではなく、半導体内部に設けた電界効果トラ
ンジスタをいう。ｐチャネルＭＯＳトランジスタ５０は
ゲート電極８と、それによって間隔を隔てられた１対の
ｐ+ 不純物領域９ａ，９ｂとを有する。
【００３７】一方、ｐウェル６はｐ型不純物濃度ピーク
６１，６２，６３を有する。第１のｐ型不純物濃度ピー
ク６１は分離酸化膜２の下面近傍のみに存在し、素子分
離用のチャネルストップ領域として作用する。第２のｐ
型不純物濃度ピーク６２はシリコン基板１の深い領域に
存在し、ラッチアップ現象を防止する。第３のｐ型不純
物濃度ピーク６３は素子形成領域の表面近傍に存在し、
その領域内に形成されるＭＯＳトランジスタのパンチス
ルーを防止し、しきい値電圧を最適値に設定する。ｐウ
ェル６の表面にはｎチャネルＭＯＳトランジスタ６０が
形成されている。ｎチャネルＭＯＳトランジスタ６０は
ゲート電極８と、それによって間隔を隔てられた１対の
ｎ+ 不純物領域１０ａ，１０ｂとを有する。このｎチャ
ネルＭＯＳトランジスタ６０は表面チャネル型電界効果
トランジスタである。表面チャネル型電界効果トランジ
スタとは、チャネルと呼ばれるキャリアの走行する領域
を半導体表面に沿って設けた電界効果トランジスタをい
う。
６１，６２，６３を有する。第１のｐ型不純物濃度ピー
ク６１は分離酸化膜２の下面近傍のみに存在し、素子分
離用のチャネルストップ領域として作用する。第２のｐ
型不純物濃度ピーク６２はシリコン基板１の深い領域に
存在し、ラッチアップ現象を防止する。第３のｐ型不純
物濃度ピーク６３は素子形成領域の表面近傍に存在し、
その領域内に形成されるＭＯＳトランジスタのパンチス
ルーを防止し、しきい値電圧を最適値に設定する。ｐウ
ェル６の表面にはｎチャネルＭＯＳトランジスタ６０が
形成されている。ｎチャネルＭＯＳトランジスタ６０は
ゲート電極８と、それによって間隔を隔てられた１対の
ｎ+ 不純物領域１０ａ，１０ｂとを有する。このｎチャ
ネルＭＯＳトランジスタ６０は表面チャネル型電界効果
トランジスタである。表面チャネル型電界効果トランジ
スタとは、チャネルと呼ばれるキャリアの走行する領域
を半導体表面に沿って設けた電界効果トランジスタをい
う。
【００３８】なお、図１には、ｎウェル５とｐウェル６
にはそれぞれ、１つのトランジスタのみが示されている
が、実際には複数個のＭＯＳトランジスタやその他の機
能素子が形成されている。
にはそれぞれ、１つのトランジスタのみが示されている
が、実際には複数個のＭＯＳトランジスタやその他の機
能素子が形成されている。
【００３９】図２〜図７は図１のｐウェル６の領域のみ
の製造方法を工程順に示す部分断面図である。以下、第
１の実施例によるｐウェル６の製造方法について説明す
る。
の製造方法を工程順に示す部分断面図である。以下、第
１の実施例によるｐウェル６の製造方法について説明す
る。
【００４０】まず、図２を参照して、シリコン基板１の
表面上に熱酸化によって下敷き酸化膜２０が形成され
る。この下敷き酸化膜２０の上にはＣＶＤ法により、ポ
リシリコン膜３が形成される。さらにこのポリシリコン
膜３の表面上にＣＶＤ法により窒化膜４が３０００Å〜
４０００Åの厚さに形成される。フォトリソグラフィ技
術と反応性イオンエッチング技術とを用いて、窒化膜４
とポリシリコン膜３とが選択的に除去される。これによ
り、素子分離領域において下敷き酸化膜２０の表面が露
出し、素子形成領域には窒化膜４とポリシリコン膜３と
が残存している。
表面上に熱酸化によって下敷き酸化膜２０が形成され
る。この下敷き酸化膜２０の上にはＣＶＤ法により、ポ
リシリコン膜３が形成される。さらにこのポリシリコン
膜３の表面上にＣＶＤ法により窒化膜４が３０００Å〜
４０００Åの厚さに形成される。フォトリソグラフィ技
術と反応性イオンエッチング技術とを用いて、窒化膜４
とポリシリコン膜３とが選択的に除去される。これによ
り、素子分離領域において下敷き酸化膜２０の表面が露
出し、素子形成領域には窒化膜４とポリシリコン膜３と
が残存している。
【００４１】次に、図３を参照して、表面が露出した下
敷き酸化膜２０を熱酸化することにより、厚さ３０００
Å〜５０００Åの分離酸化膜２が形成される。
敷き酸化膜２０を熱酸化することにより、厚さ３０００
Å〜５０００Åの分離酸化膜２が形成される。
【００４２】その後、図４に示すように、窒化膜４とポ
リシリコン膜３とをマスクとして用いて、ｐ型不純物イ
オンとしてボロンイオン（Ｂ+ ）がシリコン基板１に注
入される。このレトログレードウェルを構成するための
第１回目のイオン注入は、注入エネルギ９０〜１８０ｋ
ｅＶ、ドーズ量１．０×１０1 2 〜１．０×１０1 3 ｃ
ｍ- 2 で行なわれる。これにより、素子分離領域の分離
酸化膜２の下面近傍にのみ、第１のｐ型不純物濃度ピー
ク６１（不純物濃度は〜１０1 7 ｃｍ- 3 程度）を有す
る不純物領域が形成される。
リシリコン膜３とをマスクとして用いて、ｐ型不純物イ
オンとしてボロンイオン（Ｂ+ ）がシリコン基板１に注
入される。このレトログレードウェルを構成するための
第１回目のイオン注入は、注入エネルギ９０〜１８０ｋ
ｅＶ、ドーズ量１．０×１０1 2 〜１．０×１０1 3 ｃ
ｍ- 2 で行なわれる。これにより、素子分離領域の分離
酸化膜２の下面近傍にのみ、第１のｐ型不純物濃度ピー
ク６１（不純物濃度は〜１０1 7 ｃｍ- 3 程度）を有す
る不純物領域が形成される。
【００４３】図５を参照して、窒化膜４とポリシリコン
膜３とが除去される。再び、ボロンイオンがシリコン基
板１に注入される。この第２回目のイオン注入は、注入
エネルギ５００〜７００ｋｅＶ、ドーズ量１．０×１０
1 3 〜１．０×１０1 4 ｃｍ - 2 で行なわれる。これに
より、素子分離領域から素子形成領域に至るまで、シリ
コン基板１の深い領域に第２のｐ型不純物濃度ピーク６
２（不純物濃度は〜１０1 8 ｃｍ- 3 程度）を有する不
純物領域が形成される。
膜３とが除去される。再び、ボロンイオンがシリコン基
板１に注入される。この第２回目のイオン注入は、注入
エネルギ５００〜７００ｋｅＶ、ドーズ量１．０×１０
1 3 〜１．０×１０1 4 ｃｍ - 2 で行なわれる。これに
より、素子分離領域から素子形成領域に至るまで、シリ
コン基板１の深い領域に第２のｐ型不純物濃度ピーク６
２（不純物濃度は〜１０1 8 ｃｍ- 3 程度）を有する不
純物領域が形成される。
【００４４】さらに図６を参照して、ボロンイオンが分
離酸化膜２をマスクとして用いてシリコン基板１に注入
される。この３回目のイオン注入は、注入エネルギ１５
〜７０ｋｅＶ、ドーズ量１．０×１０1 1 〜１．０×１
０1 3 ｃｍ- 2 で行なわれる。これにより、素子形成領
域の表面近傍のみに第３のｐ型不純物濃度ピーク６３
（不純物濃度は〜１０1 7 ｃｍ- 3 程度）を有する不純
物領域が形成される。このようにして、ｐ型不純物濃度
ピーク６１，６２，６３を有するｐ型レトログレードウ
ェル６が形成される。なお、しきい値電圧制御用のｐ型
不純物濃度ピーク６３を有する領域を形成するためのボ
ロンイオン注入の前に、第１と第２のｐ型不純物濃度ピ
ーク６１と６２を有する領域を活性化させるために熱処
理がシリコン基板に施されてもよい。
離酸化膜２をマスクとして用いてシリコン基板１に注入
される。この３回目のイオン注入は、注入エネルギ１５
〜７０ｋｅＶ、ドーズ量１．０×１０1 1 〜１．０×１
０1 3 ｃｍ- 2 で行なわれる。これにより、素子形成領
域の表面近傍のみに第３のｐ型不純物濃度ピーク６３
（不純物濃度は〜１０1 7 ｃｍ- 3 程度）を有する不純
物領域が形成される。このようにして、ｐ型不純物濃度
ピーク６１，６２，６３を有するｐ型レトログレードウ
ェル６が形成される。なお、しきい値電圧制御用のｐ型
不純物濃度ピーク６３を有する領域を形成するためのボ
ロンイオン注入の前に、第１と第２のｐ型不純物濃度ピ
ーク６１と６２を有する領域を活性化させるために熱処
理がシリコン基板に施されてもよい。
【００４５】最後に図７に示すように、素子形成領域内
の下敷き酸化膜２０が除去された後、再び、その領域に
ゲート酸化膜７が形成される。このゲート酸化膜７の上
にＣＶＤ法により、たとえば、ｎ型不純物としてリンを
含んだポリシリコン層が形成される。フォトリソグラフ
ィ技術と反応性イオンエッチング技術とを用いて、その
ポリシリコン層が選択的に除去されることにより、ｎ+
ポリシリコン層からなるゲート電極８が形成される。さ
らに、ゲート電極８をマスクとして用いて、ｎ型不純物
としてリンやひ素がｐウェル６の領域内にイオン注入さ
れる。これにより、ｎ+ 不純物領域１０ａ，１０ｂが形
成される。このようにして、ｎチャネルＭＯＳトランジ
スタ６０がｐウェル６の領域内に形成される。なお、こ
の実施例では、ドレイン構造としてシングルドレイン構
造を有するｎチャネルＭＯＳトランジスタを形成した
が、ＬＤＤ構造のｎチャネルＭＯＳトランジスタを形成
してもよい。
の下敷き酸化膜２０が除去された後、再び、その領域に
ゲート酸化膜７が形成される。このゲート酸化膜７の上
にＣＶＤ法により、たとえば、ｎ型不純物としてリンを
含んだポリシリコン層が形成される。フォトリソグラフ
ィ技術と反応性イオンエッチング技術とを用いて、その
ポリシリコン層が選択的に除去されることにより、ｎ+
ポリシリコン層からなるゲート電極８が形成される。さ
らに、ゲート電極８をマスクとして用いて、ｎ型不純物
としてリンやひ素がｐウェル６の領域内にイオン注入さ
れる。これにより、ｎ+ 不純物領域１０ａ，１０ｂが形
成される。このようにして、ｎチャネルＭＯＳトランジ
スタ６０がｐウェル６の領域内に形成される。なお、こ
の実施例では、ドレイン構造としてシングルドレイン構
造を有するｎチャネルＭＯＳトランジスタを形成した
が、ＬＤＤ構造のｎチャネルＭＯＳトランジスタを形成
してもよい。
【００４６】以上のようにして形成されたｐ型レトログ
レードウェル６とｎチャネルＭＯＳトランジスタ６０の
構造と深さ方向の不純物濃度との関係は図８に示され
る。図８に示すように、ｎチャネルＭＯＳトランジスタ
６０を被覆するように絶縁膜１１が形成されている。こ
の絶縁膜１１には、ｎ+ 不純物領域１０ａ，１０ｂの表
面を露出するようにコンタクトホール１１ａ，１１ｂが
形成されている。これらのコンタクトホール１１ａ，１
１ｂのそれぞれを通じてｎ+ 不純物領域１０ａ，１０ｂ
に接続するように配線層１２ａ，１２ｂが形成されてい
る。
レードウェル６とｎチャネルＭＯＳトランジスタ６０の
構造と深さ方向の不純物濃度との関係は図８に示され
る。図８に示すように、ｎチャネルＭＯＳトランジスタ
６０を被覆するように絶縁膜１１が形成されている。こ
の絶縁膜１１には、ｎ+ 不純物領域１０ａ，１０ｂの表
面を露出するようにコンタクトホール１１ａ，１１ｂが
形成されている。これらのコンタクトホール１１ａ，１
１ｂのそれぞれを通じてｎ+ 不純物領域１０ａ，１０ｂ
に接続するように配線層１２ａ，１２ｂが形成されてい
る。
【００４７】図４に示されるように、本発明のレトログ
レードウェル構造の形成方法によれば、分離酸化膜２を
形成した後、窒化膜４とポリシリコン膜３とは除去され
ないでイオン注入のマスクとして用いられる。そのた
め、窒化膜４とポリシリコン膜３とをマスクとしてボロ
ンイオンが所定のエネルギで注入されると、ｐ型不純物
濃度ピーク６１は分離酸化膜２の下面近傍のみに存在す
る。したがって、従来のレトログレードウェル構造の形
成方法のように、素子形成領域内に不可避的にできてし
まうｐ型不純物濃度ピークの形成は回避される。その結
果、図８に示されるように、第１のｐ型不純物濃度ピー
ク６１から素子形成領域内に延びるｐ型不純物濃度ピー
クが存在しないので、素子形成領域内に形成されるｎチ
ャネルＭＯＳトランジスタ６０の基板効果定数が小さく
抑えられる。これにより、基板内で発生するノイズや外
来ノイズによって基板バイアス電圧が印加された状態に
なったとしても、ｎチャネルＭＯＳトランジスタ６０の
しきい値電圧が大きく変動することはない。
レードウェル構造の形成方法によれば、分離酸化膜２を
形成した後、窒化膜４とポリシリコン膜３とは除去され
ないでイオン注入のマスクとして用いられる。そのた
め、窒化膜４とポリシリコン膜３とをマスクとしてボロ
ンイオンが所定のエネルギで注入されると、ｐ型不純物
濃度ピーク６１は分離酸化膜２の下面近傍のみに存在す
る。したがって、従来のレトログレードウェル構造の形
成方法のように、素子形成領域内に不可避的にできてし
まうｐ型不純物濃度ピークの形成は回避される。その結
果、図８に示されるように、第１のｐ型不純物濃度ピー
ク６１から素子形成領域内に延びるｐ型不純物濃度ピー
クが存在しないので、素子形成領域内に形成されるｎチ
ャネルＭＯＳトランジスタ６０の基板効果定数が小さく
抑えられる。これにより、基板内で発生するノイズや外
来ノイズによって基板バイアス電圧が印加された状態に
なったとしても、ｎチャネルＭＯＳトランジスタ６０の
しきい値電圧が大きく変動することはない。
【００４８】図９〜図１４は図１のｎウェル５と埋込チ
ャネル型ｐチャネルＭＯＳトランジスタ５０の製造方法
を工程順に示す部分断面図である。以下、この発明の第
１の実施例としてｎ型レトログレードウェルの形成方法
について説明する。
ャネル型ｐチャネルＭＯＳトランジスタ５０の製造方法
を工程順に示す部分断面図である。以下、この発明の第
１の実施例としてｎ型レトログレードウェルの形成方法
について説明する。
【００４９】まず、図９を参照して、ｐ型シリコン基板
１の表面上には、熱酸化により下敷き酸化膜２０が形成
される。この下敷き酸化膜２０の上には、ＣＶＤ法によ
り、ポリシリコン膜３が形成される。さらにこのポリシ
リコン膜３の表面上にＣＶＤ法により窒化膜が３０００
Å〜４０００Åの厚さに形成される。フォトリソグラフ
ィ技術と反応性イオンエッチング技術とを用いて、窒化
膜４とポリシリコン膜３とが選択的に除去される。これ
により、素子分離領域では下敷き酸化膜２０の表面が露
出し、素子形成領域にはポリシリコン膜３と窒化膜４と
が残存する。
１の表面上には、熱酸化により下敷き酸化膜２０が形成
される。この下敷き酸化膜２０の上には、ＣＶＤ法によ
り、ポリシリコン膜３が形成される。さらにこのポリシ
リコン膜３の表面上にＣＶＤ法により窒化膜が３０００
Å〜４０００Åの厚さに形成される。フォトリソグラフ
ィ技術と反応性イオンエッチング技術とを用いて、窒化
膜４とポリシリコン膜３とが選択的に除去される。これ
により、素子分離領域では下敷き酸化膜２０の表面が露
出し、素子形成領域にはポリシリコン膜３と窒化膜４と
が残存する。
【００５０】次に図１０に示すように、窒化膜４とポリ
シリコン膜３をマスクとして用いて下敷き酸化膜２０を
熱酸化することにより、厚さ３０００Å〜５０００Åの
分離酸化膜２が形成される。
シリコン膜３をマスクとして用いて下敷き酸化膜２０を
熱酸化することにより、厚さ３０００Å〜５０００Åの
分離酸化膜２が形成される。
【００５１】その後、図１１に示すように、窒化膜４と
ポリシリコン膜３とをマスクとして用いて、ｎ型不純物
イオンとしてリンイオン（Ｐ+ ）がシリコン基板１に注
入される。この第１回目のイオン注入は、注入エネルギ
２５０〜４５０ｋｅＶ、ドーズ量１．０×１０1 2 〜
１．０×１０1 3 ｃｍ- 2 で行なわれる。これにより、
分離酸化膜２の下面近傍にのみ、第１のｎ型不純物濃度
ピーク５１（不純物濃度は〜１０1 7 ｃｍ- 3 程度）を
有する不純物領域が形成される。
ポリシリコン膜３とをマスクとして用いて、ｎ型不純物
イオンとしてリンイオン（Ｐ+ ）がシリコン基板１に注
入される。この第１回目のイオン注入は、注入エネルギ
２５０〜４５０ｋｅＶ、ドーズ量１．０×１０1 2 〜
１．０×１０1 3 ｃｍ- 2 で行なわれる。これにより、
分離酸化膜２の下面近傍にのみ、第１のｎ型不純物濃度
ピーク５１（不純物濃度は〜１０1 7 ｃｍ- 3 程度）を
有する不純物領域が形成される。
【００５２】図１２に示すように、窒化膜４とポリシリ
コン膜３とが除去される。リンイオンが２回、シリコン
基板１の全面に注入される。この第２回目のイオン注入
は、注入エネルギ１．０〜１．５ＭｅＶ、ドーズ量１．
０×１０1 3 〜１．０×１０ 1 4 ｃｍ- 2 で行なわれ
る。これにより、シリコン基板１の深い領域に第２のｎ
型不純物濃度ピーク５２（不純物濃度は〜１０1 8 ｃｍ
- 3 程度）を有する不純物領域が素子分離領域から素子
形成領域に至るまで形成される。また、第３回目のイオ
ン注入は、注入エネルギ１５０〜２００ｋｅＶ、ドーズ
量１．０×１０1 2 〜１．０×１０1 3 ｃｍ- 2 の条件
で行なわれる。これにより、素子形成領域の浅い領域の
みに第３の不純物濃度ピークの一部を構成するｎ型不純
物濃度ピーク５３ａ（不純物濃度は〜１０1 7 ｃｍ- 3
程度）を有する不純物領域が形成される。
コン膜３とが除去される。リンイオンが２回、シリコン
基板１の全面に注入される。この第２回目のイオン注入
は、注入エネルギ１．０〜１．５ＭｅＶ、ドーズ量１．
０×１０1 3 〜１．０×１０ 1 4 ｃｍ- 2 で行なわれ
る。これにより、シリコン基板１の深い領域に第２のｎ
型不純物濃度ピーク５２（不純物濃度は〜１０1 8 ｃｍ
- 3 程度）を有する不純物領域が素子分離領域から素子
形成領域に至るまで形成される。また、第３回目のイオ
ン注入は、注入エネルギ１５０〜２００ｋｅＶ、ドーズ
量１．０×１０1 2 〜１．０×１０1 3 ｃｍ- 2 の条件
で行なわれる。これにより、素子形成領域の浅い領域の
みに第３の不純物濃度ピークの一部を構成するｎ型不純
物濃度ピーク５３ａ（不純物濃度は〜１０1 7 ｃｍ- 3
程度）を有する不純物領域が形成される。
【００５３】図１３に示すように、さらにｐ型不純物イ
オンとしてボロンイオン（Ｂ+ ）がシリコン基板１に注
入される。この第４回目のイオン注入は、注入エネルギ
１０〜５０ｋｅＶ、ドーズ量１．０×１０1 2 〜１．０
×１０1 3 ｃｍ- 2 で行なわれる。これにより、素子形
成領域の表面近傍にのみ、第３の不純物濃度ピークの一
部を構成するｐ型不純物濃度ピーク５３ｂを有する不純
物領域が形成される。このようにして、不純物濃度ピー
ク５１，５２，５３ａ，５３ｂを有するｎウェル５が形
成される。なお、このとき、不純物濃度ピーク５１，５
２，５３ａを有する領域を活性化させるために、しきい
値電圧制御用にボロンイオンを注入する前に熱処理がシ
リコン基板に施されてもよい。
オンとしてボロンイオン（Ｂ+ ）がシリコン基板１に注
入される。この第４回目のイオン注入は、注入エネルギ
１０〜５０ｋｅＶ、ドーズ量１．０×１０1 2 〜１．０
×１０1 3 ｃｍ- 2 で行なわれる。これにより、素子形
成領域の表面近傍にのみ、第３の不純物濃度ピークの一
部を構成するｐ型不純物濃度ピーク５３ｂを有する不純
物領域が形成される。このようにして、不純物濃度ピー
ク５１，５２，５３ａ，５３ｂを有するｎウェル５が形
成される。なお、このとき、不純物濃度ピーク５１，５
２，５３ａを有する領域を活性化させるために、しきい
値電圧制御用にボロンイオンを注入する前に熱処理がシ
リコン基板に施されてもよい。
【００５４】最後に図１４に示すように、下敷き酸化膜
２０が除去された後、再び、ゲート酸化膜７が素子形成
領域の表面に形成される。このゲート酸化膜７の上にＣ
ＶＤ法により、たとえば、ｎ型不純物としてリンを含む
ポリシリコン層が形成される。フォトリソグラフィ技術
と反応性イオンエッチング技術とを用いて、ポリシリコ
ン層が選択的に除去されることにより、ｎ+ ポリシリコ
ン層からなるゲート電極８が形成される。ゲート電極８
をマスクとして用いてｐ型不純物としてボロンやフッ化
ボロンがｎ型ウェル５にイオン注入される。これによ
り、ｐ+ 不純物領域９ａ，９ｂが形成される。このよう
にして、埋込チャネル型のｐチャネルＭＯＳトランジス
タ５０がｎ型レトログレードウェル５の領域内に形成さ
れる。なお、上記実施例ではドレイン構造としてシング
ルドレイン構造のｐチャネルＭＯＳトランジスタを形成
したが、いかなるドレイン構造を有するｐチャネルＭＯ
Ｓトランジスタが形成されてもよい。
２０が除去された後、再び、ゲート酸化膜７が素子形成
領域の表面に形成される。このゲート酸化膜７の上にＣ
ＶＤ法により、たとえば、ｎ型不純物としてリンを含む
ポリシリコン層が形成される。フォトリソグラフィ技術
と反応性イオンエッチング技術とを用いて、ポリシリコ
ン層が選択的に除去されることにより、ｎ+ ポリシリコ
ン層からなるゲート電極８が形成される。ゲート電極８
をマスクとして用いてｐ型不純物としてボロンやフッ化
ボロンがｎ型ウェル５にイオン注入される。これによ
り、ｐ+ 不純物領域９ａ，９ｂが形成される。このよう
にして、埋込チャネル型のｐチャネルＭＯＳトランジス
タ５０がｎ型レトログレードウェル５の領域内に形成さ
れる。なお、上記実施例ではドレイン構造としてシング
ルドレイン構造のｐチャネルＭＯＳトランジスタを形成
したが、いかなるドレイン構造を有するｐチャネルＭＯ
Ｓトランジスタが形成されてもよい。
【００５５】以上のようにして形成されたｎウェル５と
ｐチャネルＭＯＳトランジスタ５０の構造と深さ方向へ
の不純物濃度分布との関係は図１５に示される。
ｐチャネルＭＯＳトランジスタ５０の構造と深さ方向へ
の不純物濃度分布との関係は図１５に示される。
【００５６】なお、図１のＣＭＯＳ型半導体装置を形成
するには、ｎウェル形成領域をレジストで覆った状態で
図２〜図６の工程によりｐウェル６を形成し、ｐウェル
形成領域をレジストで覆った状態で図９〜図１３の工程
によりｎウェル５を形成する。ｐウェル６とｎウェル５
の形成順序はどちらが先でもよい。ｐウェル６とｎウェ
ル５を形成した後は、ｎウェル５の領域をレジストで覆
った状態で図７の工程によりｐウェル６の領域内にｎチ
ャネルＭＯＳトランジスタ６０を形成し、ｐウェル６の
領域をレジストで覆った状態で図１４の工程によりｎウ
ェル５の領域内にｐチャネルＭＯＳトランジスタ５０を
形成する。
するには、ｎウェル形成領域をレジストで覆った状態で
図２〜図６の工程によりｐウェル６を形成し、ｐウェル
形成領域をレジストで覆った状態で図９〜図１３の工程
によりｎウェル５を形成する。ｐウェル６とｎウェル５
の形成順序はどちらが先でもよい。ｐウェル６とｎウェ
ル５を形成した後は、ｎウェル５の領域をレジストで覆
った状態で図７の工程によりｐウェル６の領域内にｎチ
ャネルＭＯＳトランジスタ６０を形成し、ｐウェル６の
領域をレジストで覆った状態で図１４の工程によりｎウ
ェル５の領域内にｐチャネルＭＯＳトランジスタ５０を
形成する。
【００５７】また、上述の第１の実施例では、表面チャ
ネル型のｎチャネルＭＯＳトランジスタと埋込チャネル
型のｐチャネルＭＯＳトランジスタをそれぞれ、ｐ型レ
トログレードウェルとｎ型レトログレードウェルの領域
内に形成したが、表面チャネル型のｐチャネルＭＯＳト
ランジスタや埋込チャネル型のｎチャネルＭＯＳトラン
ジスタを形成する場合でも、同様のレトログレードウェ
ル構造を適用することができる。
ネル型のｎチャネルＭＯＳトランジスタと埋込チャネル
型のｐチャネルＭＯＳトランジスタをそれぞれ、ｐ型レ
トログレードウェルとｎ型レトログレードウェルの領域
内に形成したが、表面チャネル型のｐチャネルＭＯＳト
ランジスタや埋込チャネル型のｎチャネルＭＯＳトラン
ジスタを形成する場合でも、同様のレトログレードウェ
ル構造を適用することができる。
【００５８】次に、この発明の第２の実施例における半
導体装置の製造方法について説明する。
導体装置の製造方法について説明する。
【００５９】図１６〜図２０は図１のｐウェル６の領域
のみの製造方法を工程順に示す部分断面図である。以
下、第２の実施例によるｐウェル６の製造方法について
説明する。
のみの製造方法を工程順に示す部分断面図である。以
下、第２の実施例によるｐウェル６の製造方法について
説明する。
【００６０】まず、図１６を参照して、シリコン基板１
の表面に熱酸化によって下敷酸化膜２０が形成される。
この下敷酸化膜２０の上にはＣＶＤ法により、ポリシリ
コン膜３が形成される。さらにこのポリシリコン膜３の
表面上にＣＶＤ法により窒化膜４が１５００Å〜３００
０Åの厚さに形成される。フォトリソグラフィ技術と反
応性イオンエッチング技術とを用いて、窒化膜４とポリ
シリコン膜３とが選択的に除去される。これにより、素
子分離領域において下敷酸化膜２０の表面が露出し、素
子形成領域には窒化膜４とポリシリコン膜３とが残存し
ている。
の表面に熱酸化によって下敷酸化膜２０が形成される。
この下敷酸化膜２０の上にはＣＶＤ法により、ポリシリ
コン膜３が形成される。さらにこのポリシリコン膜３の
表面上にＣＶＤ法により窒化膜４が１５００Å〜３００
０Åの厚さに形成される。フォトリソグラフィ技術と反
応性イオンエッチング技術とを用いて、窒化膜４とポリ
シリコン膜３とが選択的に除去される。これにより、素
子分離領域において下敷酸化膜２０の表面が露出し、素
子形成領域には窒化膜４とポリシリコン膜３とが残存し
ている。
【００６１】次に、図１７を参照して、表面が露出した
下敷酸化膜２０を熱酸化することにより、厚さ３０００
Å〜５０００Åの分離酸化膜２が形成される。
下敷酸化膜２０を熱酸化することにより、厚さ３０００
Å〜５０００Åの分離酸化膜２が形成される。
【００６２】その後、図１８に示すように、基板表面全
面にｐ型不純物イオンとし、ボロンイオン（Ｂ+ ）がシ
リコン基板１に注入される。このときのイオンの注入
は、注入エネルギ９０〜１８０ｋｅＶ、ドーズ量１．０
×１０1 2 〜１．０×１０1 3 ｃｍ- 2 で行なわれる。
これにより、素子分離領域の分離酸化膜２の下面近傍に
第１のｐ型不純物濃度ピーク６１（不純物濃度は〜１０
1 7 ｃｍ- 3 程度）を有する不純物領域が形成され、同
時に、素子形成領域の表面近傍に第３のｐ型不純物濃度
ピーク６３（不純物濃度は〜１０1 7 ｃｍ- 3 程度）を
有する不純物領域が形成される。
面にｐ型不純物イオンとし、ボロンイオン（Ｂ+ ）がシ
リコン基板１に注入される。このときのイオンの注入
は、注入エネルギ９０〜１８０ｋｅＶ、ドーズ量１．０
×１０1 2 〜１．０×１０1 3 ｃｍ- 2 で行なわれる。
これにより、素子分離領域の分離酸化膜２の下面近傍に
第１のｐ型不純物濃度ピーク６１（不純物濃度は〜１０
1 7 ｃｍ- 3 程度）を有する不純物領域が形成され、同
時に、素子形成領域の表面近傍に第３のｐ型不純物濃度
ピーク６３（不純物濃度は〜１０1 7 ｃｍ- 3 程度）を
有する不純物領域が形成される。
【００６３】次に、図１９を参照して、窒化膜４とポリ
シリコン膜３とが除去される。再び、ボロンイオンがシ
リコン基板１に注入される。この第２回目のイオン注入
は、注入エネルギ５００〜７００ｋｅＶ、ドーズ量１．
０×１０1 3 〜１．０×１０ 1 4 ｃｍ- 2 で行なわれ
る。これにより、素子分離領域から素子形成領域に至る
まで、シリコン基板１の深い領域に第２のｐ型不純物濃
度ピーク６２（不純物濃度は〜１０1 8 ｃｍ- 3 程度）
を有する不純物領域が形成される。このようにして、ｐ
型不純物濃度ピーク６１，６２，６３を有するｐ型レト
ログレードウェル６が形成される。
シリコン膜３とが除去される。再び、ボロンイオンがシ
リコン基板１に注入される。この第２回目のイオン注入
は、注入エネルギ５００〜７００ｋｅＶ、ドーズ量１．
０×１０1 3 〜１．０×１０ 1 4 ｃｍ- 2 で行なわれ
る。これにより、素子分離領域から素子形成領域に至る
まで、シリコン基板１の深い領域に第２のｐ型不純物濃
度ピーク６２（不純物濃度は〜１０1 8 ｃｍ- 3 程度）
を有する不純物領域が形成される。このようにして、ｐ
型不純物濃度ピーク６１，６２，６３を有するｐ型レト
ログレードウェル６が形成される。
【００６４】最後に図２０に示すように、素子形成領域
内の下敷酸化膜２０が除去されたの上に、再び、その領
域にゲート酸化膜７が形成される。このゲート酸化膜７
の上にＣＶＤ法により、たとえば、ｎ型不純物としてリ
ンを含んだポリシリコン層が形成される。フォトリソグ
ラフィ技術と反応性イオンエッチング技術とを用いて、
そのポリシリコン層が選択的に除去されることにより、
ｎ+ ポリシリコン層からなるゲート電極８が形成され
る。さらに、ゲート電極８をマスクとして用いて、ｎ型
不純物としてリンや砒素がｐウェル６の領域内にイオン
注入される。これにより、ｎ+ 不純物領域１０ａ，１０
ｂが形成される。このようにして、ｎチャネルＭＯＳト
ランジスタ６０がｐウェル６の領域内に形成される。な
お、この実施例では、ドレイン構造としてシングルドレ
イン構造を有するｎチャネルＭＯＳトランジスタを形成
したが、ＬＤＤ構造のｎチャネルＭＯＳトランジスタを
形成してもよい。
内の下敷酸化膜２０が除去されたの上に、再び、その領
域にゲート酸化膜７が形成される。このゲート酸化膜７
の上にＣＶＤ法により、たとえば、ｎ型不純物としてリ
ンを含んだポリシリコン層が形成される。フォトリソグ
ラフィ技術と反応性イオンエッチング技術とを用いて、
そのポリシリコン層が選択的に除去されることにより、
ｎ+ ポリシリコン層からなるゲート電極８が形成され
る。さらに、ゲート電極８をマスクとして用いて、ｎ型
不純物としてリンや砒素がｐウェル６の領域内にイオン
注入される。これにより、ｎ+ 不純物領域１０ａ，１０
ｂが形成される。このようにして、ｎチャネルＭＯＳト
ランジスタ６０がｐウェル６の領域内に形成される。な
お、この実施例では、ドレイン構造としてシングルドレ
イン構造を有するｎチャネルＭＯＳトランジスタを形成
したが、ＬＤＤ構造のｎチャネルＭＯＳトランジスタを
形成してもよい。
【００６５】以上のように形成されたｐ型レトログレー
ドウェル６とｎチャネルＭＯＳトランジスタ６０の構造
と深さ方向の不純物濃度との関係は図８に示すように第
１の実施例と同様に形成することができる。また、図８
に示すように、この第２の実施例においても、ｎチャネ
ルＭＯＳトランジスタ６０を被覆するように絶縁膜１１
が形成されている。この絶縁膜１１には、ｎ+ 不純物領
域１０ａ，１０ｂの表面を露出するようにコンタクトホ
ール１１ａ，１１ｂが形成されている。これらのコンタ
クトホール１１ａ，１１ｂのそれぞれを通じてｎ+ 不純
物領域１０ａ，１０ｂに接続するように配線層１２ａ，
１２ｂが形成されている。
ドウェル６とｎチャネルＭＯＳトランジスタ６０の構造
と深さ方向の不純物濃度との関係は図８に示すように第
１の実施例と同様に形成することができる。また、図８
に示すように、この第２の実施例においても、ｎチャネ
ルＭＯＳトランジスタ６０を被覆するように絶縁膜１１
が形成されている。この絶縁膜１１には、ｎ+ 不純物領
域１０ａ，１０ｂの表面を露出するようにコンタクトホ
ール１１ａ，１１ｂが形成されている。これらのコンタ
クトホール１１ａ，１１ｂのそれぞれを通じてｎ+ 不純
物領域１０ａ，１０ｂに接続するように配線層１２ａ，
１２ｂが形成されている。
【００６６】図１８に示されるように、この実施例にお
けるレトログレードウェル構造の形成方法によれば、分
離酸化膜２を形成した後、窒化膜４とポリシリコン膜と
は除去されないで基板表面全面にイオン注入が行なわれ
る。このとき、窒化膜４の厚さを所定の厚さとしておく
ことにより、ボロンイオンが所定のエネルギで注入され
ると、ｐ型不純物濃度ピーク６１は分離酸化膜２の下面
近傍に形成され、また同時に第３のｐ型不純物濃度ピー
ク６３が素子形成領域の表面近傍に形成される。したが
って、第１の実施例と比較した場合、第３のｐ型不純物
濃度ピークを形成する工程を短縮することが可能とな
る。また、従来のレトログレードウェル構造の形成方法
のように、素子形成領域内に不可避的にできてしまうｐ
型不純物濃度ピークの形成は回避される。その結果、図
８に示されるように、第１のｐ型不純物濃度ピーク６１
から素子形成領域内に延びるｐ型不純物濃度ピークが存
在しないので、素子形成領域内に形成されるｎチャネル
ＭＯＳトランジスタ６０の基板効果定数が小さく抑えら
れる。これにより、基板内で発生するノイズや外来ノイ
ズによって基板バイアス電圧が印加された状態になった
としても、ｎチャネルＭＯＳトランジスタ６０のしきい
値電圧が大きく変動することはない。
けるレトログレードウェル構造の形成方法によれば、分
離酸化膜２を形成した後、窒化膜４とポリシリコン膜と
は除去されないで基板表面全面にイオン注入が行なわれ
る。このとき、窒化膜４の厚さを所定の厚さとしておく
ことにより、ボロンイオンが所定のエネルギで注入され
ると、ｐ型不純物濃度ピーク６１は分離酸化膜２の下面
近傍に形成され、また同時に第３のｐ型不純物濃度ピー
ク６３が素子形成領域の表面近傍に形成される。したが
って、第１の実施例と比較した場合、第３のｐ型不純物
濃度ピークを形成する工程を短縮することが可能とな
る。また、従来のレトログレードウェル構造の形成方法
のように、素子形成領域内に不可避的にできてしまうｐ
型不純物濃度ピークの形成は回避される。その結果、図
８に示されるように、第１のｐ型不純物濃度ピーク６１
から素子形成領域内に延びるｐ型不純物濃度ピークが存
在しないので、素子形成領域内に形成されるｎチャネル
ＭＯＳトランジスタ６０の基板効果定数が小さく抑えら
れる。これにより、基板内で発生するノイズや外来ノイ
ズによって基板バイアス電圧が印加された状態になった
としても、ｎチャネルＭＯＳトランジスタ６０のしきい
値電圧が大きく変動することはない。
【００６７】図２１〜図２５は図１のｎウェル５と埋込
チャネル型ｐチャネルＭＯＳトランジスタ５０の製造方
法を工程順に示す部分断面図である。以下、この発明の
第２の実施例としてｎ型レトログレードウェルの形成方
法について説明する。
チャネル型ｐチャネルＭＯＳトランジスタ５０の製造方
法を工程順に示す部分断面図である。以下、この発明の
第２の実施例としてｎ型レトログレードウェルの形成方
法について説明する。
【００６８】まず、図２１を参照して、ｐ型シリコン基
板１の表面には、熱酸化により下敷酸化膜２０が形成さ
れる。この下敷酸化膜２０の上には、ＣＶＤ法により、
ポリシリコン膜３が形成される。さらにこのポリシリコ
ン膜３の表面上にＣＶＤ法により窒化膜４が１５００Å
〜３０００Åの厚さに形成される。フォトリソグラフィ
技術と反応性イオンエッチング技術とを用いて、窒化膜
４とポリシリコン膜３とが選択的に除去される。これに
より、素子分離領域では下敷酸化膜２０の表面が露出
し、素子形成領域にはポリシリコン膜３と窒化膜４とが
残存する。
板１の表面には、熱酸化により下敷酸化膜２０が形成さ
れる。この下敷酸化膜２０の上には、ＣＶＤ法により、
ポリシリコン膜３が形成される。さらにこのポリシリコ
ン膜３の表面上にＣＶＤ法により窒化膜４が１５００Å
〜３０００Åの厚さに形成される。フォトリソグラフィ
技術と反応性イオンエッチング技術とを用いて、窒化膜
４とポリシリコン膜３とが選択的に除去される。これに
より、素子分離領域では下敷酸化膜２０の表面が露出
し、素子形成領域にはポリシリコン膜３と窒化膜４とが
残存する。
【００６９】次に、図２２に示すように、窒化膜４とポ
リシリコン膜３をマスクとして用いて下敷酸化膜２０を
熱酸化することにより、厚さ３０００Å〜５０００Åの
分離酸化膜２が形成される。
リシリコン膜３をマスクとして用いて下敷酸化膜２０を
熱酸化することにより、厚さ３０００Å〜５０００Åの
分離酸化膜２が形成される。
【００７０】その後、図２３に示すように、ｎ型不純物
イオンとしてリンイオン（Ｐ+ ）がシリコン基板１全面
に注入される。このイオン注入は、注入エネルギ２５０
〜４５０ｋｅＶ、ドーズ量１．０×１０1 2 〜１．０×
１０1 3 ｃｍ- 2 で行なわれる。これにより、分離酸化
膜２の下面近傍に第１のｎ型不純物濃度ピーク５１（不
純物濃度は〜１０1 7 ｃｍ- 3 程度）と、素子形成領域
の浅い領域のみに第３の不純物濃度ピークの一部を構成
するｎ型不純物濃度ピーク５３ａ（不純物濃度は〜１０
1 7 ｃｍ- 3 程度）を有する不純物領域が同時に形成さ
れる。
イオンとしてリンイオン（Ｐ+ ）がシリコン基板１全面
に注入される。このイオン注入は、注入エネルギ２５０
〜４５０ｋｅＶ、ドーズ量１．０×１０1 2 〜１．０×
１０1 3 ｃｍ- 2 で行なわれる。これにより、分離酸化
膜２の下面近傍に第１のｎ型不純物濃度ピーク５１（不
純物濃度は〜１０1 7 ｃｍ- 3 程度）と、素子形成領域
の浅い領域のみに第３の不純物濃度ピークの一部を構成
するｎ型不純物濃度ピーク５３ａ（不純物濃度は〜１０
1 7 ｃｍ- 3 程度）を有する不純物領域が同時に形成さ
れる。
【００７１】図２４に示すように、窒化膜４とポリシリ
コン膜３とが除去される。リンイオンが、シリコン基板
１の全面に注入される。このイオン注入は、注入エネル
ギ１．０〜１．５ＭｅＶ、ドーズ量１．０×１０1 3 〜
１．０×１０1 4 ｃｍ- 2 で行なわれる。これにより、
シリコン基板１の深い領域に第２のｎ型不純物濃度ピー
ク５２（不純物濃度は〜１０1 8 ｃｍ- 3 程度）を有す
る不純物領域が素子分離領域から素子形成領域に至るま
で形成される。
コン膜３とが除去される。リンイオンが、シリコン基板
１の全面に注入される。このイオン注入は、注入エネル
ギ１．０〜１．５ＭｅＶ、ドーズ量１．０×１０1 3 〜
１．０×１０1 4 ｃｍ- 2 で行なわれる。これにより、
シリコン基板１の深い領域に第２のｎ型不純物濃度ピー
ク５２（不純物濃度は〜１０1 8 ｃｍ- 3 程度）を有す
る不純物領域が素子分離領域から素子形成領域に至るま
で形成される。
【００７２】図２５に示すように、さらにｐ型不純物イ
オンとしてボロンイオン（Ｂ+ ）がシリコン基板１に注
入される。このイオン注入は、注入エネルギ１０〜５０
ｋｅＶ、ドーズ量１．０×１０1 2 〜１．０×１０1 3
ｃｍ- 2 で行なわれる。これにより、素子形成領域の表
面近傍にのみ、第３の不純物濃度ピークの一部を形成す
るｐ型不純物濃度ピーク５３ｂを有する不純物領域が形
成される。このようにして、不純物濃度ピーク５１，５
２，５３ａ，５３ｂを有するｎウェル５が形成される。
なお、このとき、不純物濃度ピーク５１，５２，５３ａ
を有する領域を活性化するために、しきい値電圧制御用
にボロンイオンを注入する前に熱処理がシリコン基板に
施されてもよい。
オンとしてボロンイオン（Ｂ+ ）がシリコン基板１に注
入される。このイオン注入は、注入エネルギ１０〜５０
ｋｅＶ、ドーズ量１．０×１０1 2 〜１．０×１０1 3
ｃｍ- 2 で行なわれる。これにより、素子形成領域の表
面近傍にのみ、第３の不純物濃度ピークの一部を形成す
るｐ型不純物濃度ピーク５３ｂを有する不純物領域が形
成される。このようにして、不純物濃度ピーク５１，５
２，５３ａ，５３ｂを有するｎウェル５が形成される。
なお、このとき、不純物濃度ピーク５１，５２，５３ａ
を有する領域を活性化するために、しきい値電圧制御用
にボロンイオンを注入する前に熱処理がシリコン基板に
施されてもよい。
【００７３】最後に図２６に示すように、下敷酸化膜２
０が除去された後、再び、ゲート酸化膜７が素子形成領
域の表面に形成される。このゲート酸化膜７の上にＣＶ
Ｄ法により、たとえば、ｎ型不純物としてリンを含むポ
リシリコン層が形成される。フォトリソグラフィ技術と
反応性イオンエッチング技術とを用いて、ポリシリコン
層が選択的に除去されることにより、ｎ+ ポリシリコン
層からなるゲート電極８が形成される。ゲート電極８を
マスクとして用いてｐ型不純物としてポロンやフッ化ボ
ロンがｎ型ウェル５にイオン注入される。これにより、
ｐ+ 不純物領域９ａ，９ｂが形成される。このようにし
て、埋込チャネル型のｐチャネルＭＯＳトランジスタ５
０がｎ型レトログレードウェル５の領域内に形成され
る。なお、上記実施例ではドレイン構造としてシングル
ドレイン構造のｐチャネルＭＯＳトランジスタを形成し
たが、いかなるドレイン構造を有するｐチャネルＭＯＳ
トランジスタが形成されてもよい。
０が除去された後、再び、ゲート酸化膜７が素子形成領
域の表面に形成される。このゲート酸化膜７の上にＣＶ
Ｄ法により、たとえば、ｎ型不純物としてリンを含むポ
リシリコン層が形成される。フォトリソグラフィ技術と
反応性イオンエッチング技術とを用いて、ポリシリコン
層が選択的に除去されることにより、ｎ+ ポリシリコン
層からなるゲート電極８が形成される。ゲート電極８を
マスクとして用いてｐ型不純物としてポロンやフッ化ボ
ロンがｎ型ウェル５にイオン注入される。これにより、
ｐ+ 不純物領域９ａ，９ｂが形成される。このようにし
て、埋込チャネル型のｐチャネルＭＯＳトランジスタ５
０がｎ型レトログレードウェル５の領域内に形成され
る。なお、上記実施例ではドレイン構造としてシングル
ドレイン構造のｐチャネルＭＯＳトランジスタを形成し
たが、いかなるドレイン構造を有するｐチャネルＭＯＳ
トランジスタが形成されてもよい。
【００７４】以上のようにして形成されたｎウェル５と
ｐチャネルＭＯＳトランジスタ５０の構造と深さ方向へ
の不純物濃度分布との関係は、図１５に示されるように
第１の実施例と同様に形成することができる。
ｐチャネルＭＯＳトランジスタ５０の構造と深さ方向へ
の不純物濃度分布との関係は、図１５に示されるように
第１の実施例と同様に形成することができる。
【００７５】なお、第２の実施例において、図１に示す
ＣＭＯＳ型半導体装置を形成するには、Ｎウェル形成領
域をレジストで覆った状態で図１６〜図１９の工程によ
りｐウェル６を形成し、ｐウェル形成領域をレジストで
覆った状態で図２１〜図２５の工程によりｎウェル５を
形成する。ｐウェル６とｎウェル５の形成順序はどちら
が先でもよい。ｐウェル６とｎウェル５を形成した後
は、ｎウェル５の領域をレジストで覆った状態で、図２
０の工程によりｐウェル６の領域内にｎチャネルＭＯＳ
トランジスタ６０を形成し、ｐウェル６の領域をレジス
トで覆った状態で図２６の工程によりｎウェル５の領域
内にｐチャネルＭＯＳトランジスタ５０を形成する。
ＣＭＯＳ型半導体装置を形成するには、Ｎウェル形成領
域をレジストで覆った状態で図１６〜図１９の工程によ
りｐウェル６を形成し、ｐウェル形成領域をレジストで
覆った状態で図２１〜図２５の工程によりｎウェル５を
形成する。ｐウェル６とｎウェル５の形成順序はどちら
が先でもよい。ｐウェル６とｎウェル５を形成した後
は、ｎウェル５の領域をレジストで覆った状態で、図２
０の工程によりｐウェル６の領域内にｎチャネルＭＯＳ
トランジスタ６０を形成し、ｐウェル６の領域をレジス
トで覆った状態で図２６の工程によりｎウェル５の領域
内にｐチャネルＭＯＳトランジスタ５０を形成する。
【００７６】また、上述の第２の実施例では、表面チャ
ネル型のｎチャネルＭＯＳトランジスタと埋込チャネル
型のｐチャネルＭＯＳトランジスタをそれぞれ、ｐ型レ
トログレードウェルとｎ型レトログレードウェルの領域
内に形成したが、表面チャネル型のｐチャネルＭＯＳト
ランジスタや埋込チャネル型のｎチャネルＭＯＳトラン
ジスタを形成する場合でも、同様のレトログレードウェ
ル構造を適用することができる。
ネル型のｎチャネルＭＯＳトランジスタと埋込チャネル
型のｐチャネルＭＯＳトランジスタをそれぞれ、ｐ型レ
トログレードウェルとｎ型レトログレードウェルの領域
内に形成したが、表面チャネル型のｐチャネルＭＯＳト
ランジスタや埋込チャネル型のｎチャネルＭＯＳトラン
ジスタを形成する場合でも、同様のレトログレードウェ
ル構造を適用することができる。
【００７７】次に、この発明の第３の実施例における半
導体装置の製造方法について説明する。
導体装置の製造方法について説明する。
【００７８】図２７〜図３２は図１のｐウェル６の領域
のみの製造方法を工程順に示す部分断面図である。以
下、第３の実施例によるｐウェル６の製造方法について
説明する。
のみの製造方法を工程順に示す部分断面図である。以
下、第３の実施例によるｐウェル６の製造方法について
説明する。
【００７９】まず、図２７を参照して、シリコン基板１
の表面上に熱酸化によって下敷酸化膜２０が形成され
る。この下敷酸化膜２０の上にはＣＶＤ法により、ポリ
シリコン３が形成される。さらにこのポリシリコン膜３
の表面上にＣＶＤ法により窒化膜４が１５００Å〜３０
００Åの厚さに形成される。フォトリソグラフィ技術と
反応性イオンエッチング技術とを用いて、窒化膜４とポ
リシリコン膜３とが選択的に除去される。これにより、
素子分離領域において下敷酸化膜２０の表面が露出し、
素子形成領域には窒化膜４とポリシリコン膜３とが残存
している。
の表面上に熱酸化によって下敷酸化膜２０が形成され
る。この下敷酸化膜２０の上にはＣＶＤ法により、ポリ
シリコン３が形成される。さらにこのポリシリコン膜３
の表面上にＣＶＤ法により窒化膜４が１５００Å〜３０
００Åの厚さに形成される。フォトリソグラフィ技術と
反応性イオンエッチング技術とを用いて、窒化膜４とポ
リシリコン膜３とが選択的に除去される。これにより、
素子分離領域において下敷酸化膜２０の表面が露出し、
素子形成領域には窒化膜４とポリシリコン膜３とが残存
している。
【００８０】次に、図２８を参照して、表面が露出した
下敷酸化膜２０を熱酸化することにより、厚さ３０００
Å〜５０００Åの分離酸化膜２が形成される。
下敷酸化膜２０を熱酸化することにより、厚さ３０００
Å〜５０００Åの分離酸化膜２が形成される。
【００８１】その後、図２９に示すように、窒化膜４と
ポリシリコン膜３が除去される。次に、図３０を参照し
て、シリコン基板１にｐ型不純物イオンとしてボロンイ
オン（Ｂ+ ）が２回にわたって注入される。１回目のイ
オン注入は、注入エネルギ９０〜１８０ｋｅＶ、ドーズ
量１．０×１０1 2 〜１．０×１０1 3 ｃｍ- 2 で行な
われる。これにより、分離酸化膜２の下面に第１のｐ型
不純物濃度ピーク６１ａを有するｐ型不純物領域が形成
される。このとき、素子形成領域内にもｐ型不純物濃度
ピーク６１ｂを有する不純物領域が不可避的に形成され
てしまう。２回目のイオン注入は、注入エネルギ５００
〜７００ｋｅＶ、ドーズ量１．０×１０1 3 〜１．０×
１０1 4 ｃｍ- 2 で行なわれる。これにより、シリコン
基板１内の深い位置に第２のｐ型不純物濃度ピーク６２
を有するｐ型不純物領域が形成される。
ポリシリコン膜３が除去される。次に、図３０を参照し
て、シリコン基板１にｐ型不純物イオンとしてボロンイ
オン（Ｂ+ ）が２回にわたって注入される。１回目のイ
オン注入は、注入エネルギ９０〜１８０ｋｅＶ、ドーズ
量１．０×１０1 2 〜１．０×１０1 3 ｃｍ- 2 で行な
われる。これにより、分離酸化膜２の下面に第１のｐ型
不純物濃度ピーク６１ａを有するｐ型不純物領域が形成
される。このとき、素子形成領域内にもｐ型不純物濃度
ピーク６１ｂを有する不純物領域が不可避的に形成され
てしまう。２回目のイオン注入は、注入エネルギ５００
〜７００ｋｅＶ、ドーズ量１．０×１０1 3 〜１．０×
１０1 4 ｃｍ- 2 で行なわれる。これにより、シリコン
基板１内の深い位置に第２のｐ型不純物濃度ピーク６２
を有するｐ型不純物領域が形成される。
【００８２】次に、図３１を参照して、シリコン基板１
にｎ型不純物イオンとしてリンイオン（Ｐ+ ）が注入さ
れる。このイオン注入は、エネルギ２００／２５０ｋｅ
Ｖ、ドーズ量１．０×１０1 2 〜１．０×１０1 3 ｃｍ
- 2 で行なわれる。これにより、素子形成領域内に形成
されたｐ型不純物濃度ピーク６１ｂを相殺する。
にｎ型不純物イオンとしてリンイオン（Ｐ+ ）が注入さ
れる。このイオン注入は、エネルギ２００／２５０ｋｅ
Ｖ、ドーズ量１．０×１０1 2 〜１．０×１０1 3 ｃｍ
- 2 で行なわれる。これにより、素子形成領域内に形成
されたｐ型不純物濃度ピーク６１ｂを相殺する。
【００８３】さらに図３２を参照し、ボロンイオンが分
離酸化膜２をマスクとして用いてシリコン基板１に注入
される。このイオン注入は、注入エネルギ１０〜７０ｋ
ｅＶ、ドーズ量１．０×１０1 2 〜１．０×１０1 3 ｃ
ｍ- 2 で行なわれる。これにより、素子形成領域の表面
近傍のみに第３のｐ型不純物濃度ピーク６３（不純物濃
度は〜１０1 7 ｃｍ- 3 程度）を有する不純物領域が形
成される。このようにして、ｐ型不純物濃度ピーク６
１，６２，６３を有するｐ型レトログレードウェル６が
形成される。
離酸化膜２をマスクとして用いてシリコン基板１に注入
される。このイオン注入は、注入エネルギ１０〜７０ｋ
ｅＶ、ドーズ量１．０×１０1 2 〜１．０×１０1 3 ｃ
ｍ- 2 で行なわれる。これにより、素子形成領域の表面
近傍のみに第３のｐ型不純物濃度ピーク６３（不純物濃
度は〜１０1 7 ｃｍ- 3 程度）を有する不純物領域が形
成される。このようにして、ｐ型不純物濃度ピーク６
１，６２，６３を有するｐ型レトログレードウェル６が
形成される。
【００８４】最後に図３３に示すように、素子形成領域
内の下敷酸化膜２０が除去された後、再び、その領域に
ゲート酸化膜７が形成される。このゲート酸化膜７の上
にＣＶＤ法により、たとえば、ｎ型不純物としてリンを
含んだポリシリコン層が形成される。フォトリソグラフ
ィ技術と反応性イオンエッチング技術とを用いて、その
ポリシリコン層が選択的に除去されることにより、ｎ+
ポリシリコン層からなるゲート電極８が形成される。さ
らに、ゲート電極８をマスクとして用いて、ｎ型不純物
としてリンや砒素がｐウェル６内にイオン注入される。
これにより、ｎ + 不純物領域１０ａ，１０ｂが形成され
る。このようにして、ｎチャネルＭＯＳトランジスタ６
０がｐウェル６の領域内に形成される。なお、この実施
例では、ドレイン構造としてシングルドレイン構造を有
するｎチャネルＭＯＳトランジスタを形成したが、ＬＤ
Ｄ構造のｎチャネルＭＯＳトランジスタを形成してもよ
い。
内の下敷酸化膜２０が除去された後、再び、その領域に
ゲート酸化膜７が形成される。このゲート酸化膜７の上
にＣＶＤ法により、たとえば、ｎ型不純物としてリンを
含んだポリシリコン層が形成される。フォトリソグラフ
ィ技術と反応性イオンエッチング技術とを用いて、その
ポリシリコン層が選択的に除去されることにより、ｎ+
ポリシリコン層からなるゲート電極８が形成される。さ
らに、ゲート電極８をマスクとして用いて、ｎ型不純物
としてリンや砒素がｐウェル６内にイオン注入される。
これにより、ｎ + 不純物領域１０ａ，１０ｂが形成され
る。このようにして、ｎチャネルＭＯＳトランジスタ６
０がｐウェル６の領域内に形成される。なお、この実施
例では、ドレイン構造としてシングルドレイン構造を有
するｎチャネルＭＯＳトランジスタを形成したが、ＬＤ
Ｄ構造のｎチャネルＭＯＳトランジスタを形成してもよ
い。
【００８５】以上のようにして形成されたｐ型レトログ
レードウェル６とｎチャネルＭＯＳトランジスタ６０の
構造と深さ方向の不純物濃度との関係は図８に示すよう
に第１の実施例と同様に構成することができる。また、
図８に示すように、ｎチャネルＭＯＳトランジスタ６０
を被覆するように絶縁膜１１が形成されている。この絶
縁膜１１には、ｎ+ 不純物領域１０ａ，１０ｂの表面を
露出するようにコンタクトホール１１ａ，１１ｂが形成
されている。これらのコンタクトホール１１ａ，１１ｂ
のそれぞれを通じてｎ+ 不純物領域１０ａ，１０ｂに接
続するように配線層１２ａ，１２ｂが形成されている。
レードウェル６とｎチャネルＭＯＳトランジスタ６０の
構造と深さ方向の不純物濃度との関係は図８に示すよう
に第１の実施例と同様に構成することができる。また、
図８に示すように、ｎチャネルＭＯＳトランジスタ６０
を被覆するように絶縁膜１１が形成されている。この絶
縁膜１１には、ｎ+ 不純物領域１０ａ，１０ｂの表面を
露出するようにコンタクトホール１１ａ，１１ｂが形成
されている。これらのコンタクトホール１１ａ，１１ｂ
のそれぞれを通じてｎ+ 不純物領域１０ａ，１０ｂに接
続するように配線層１２ａ，１２ｂが形成されている。
【００８６】図３２に示されるように、本発明のレトロ
グレードウェル構造の形成方法によれば、分離酸化膜を
形成した後、窒化膜とポリシリコン層を除去する。その
後第１導電型の不純物を注入し、さらに第２導電型の不
純物を所定エネルギで注入する。そのため、素子形成領
域内の第１導電型の不純物領域を相殺することができ
る。そのため、ｐ型不純物濃度ピーク６１は分離酸化膜
２の下面近傍のみに存在することになる。したがって、
従来のレトログレードウェル構造の形成方法のように、
素子形成領域内に不可避的にできてしまうｐ型不純物濃
度ピークの形成を回避することができる。その結果、図
８に示されるように、第１のｐ型不純物濃度ピーク６１
から素子形成領域内に延びるｐ型不純物濃度ピークが存
在しないので、素子形成領域内に形成されるｎチャネル
ＭＯＳトランジスタ６０の基板効果定数が小さく抑えら
れる。これにより、基板内で発生するノイズや外来ノイ
ズによって基板バイアス電圧が印加された状態になった
としても、ｎチャネルＭＯＳトランジスタ６０のしきい
値電圧が大きく変動することはない。
グレードウェル構造の形成方法によれば、分離酸化膜を
形成した後、窒化膜とポリシリコン層を除去する。その
後第１導電型の不純物を注入し、さらに第２導電型の不
純物を所定エネルギで注入する。そのため、素子形成領
域内の第１導電型の不純物領域を相殺することができ
る。そのため、ｐ型不純物濃度ピーク６１は分離酸化膜
２の下面近傍のみに存在することになる。したがって、
従来のレトログレードウェル構造の形成方法のように、
素子形成領域内に不可避的にできてしまうｐ型不純物濃
度ピークの形成を回避することができる。その結果、図
８に示されるように、第１のｐ型不純物濃度ピーク６１
から素子形成領域内に延びるｐ型不純物濃度ピークが存
在しないので、素子形成領域内に形成されるｎチャネル
ＭＯＳトランジスタ６０の基板効果定数が小さく抑えら
れる。これにより、基板内で発生するノイズや外来ノイ
ズによって基板バイアス電圧が印加された状態になった
としても、ｎチャネルＭＯＳトランジスタ６０のしきい
値電圧が大きく変動することはない。
【００８７】図３４〜図４０は図１のｎウェル５と埋込
チャネル型ｐチャネルＭＯＳトランジスタ５０の製造方
法を工程順に示す部分断面図である。以下、この発明の
第３の実施例としてｎ型レトログレードウェルの形成方
法について説明する。
チャネル型ｐチャネルＭＯＳトランジスタ５０の製造方
法を工程順に示す部分断面図である。以下、この発明の
第３の実施例としてｎ型レトログレードウェルの形成方
法について説明する。
【００８８】まず、図３４を参照して、ｐ型シリコン基
板１の表面上には、熱酸化により下敷酸化膜２０が形成
される。この下敷酸化膜２０の上には、ＣＶＤ法によ
り、ポリシリコン膜３が形成される。さらにこのポリシ
リコン膜３の表面上にＣＶＤ法により窒化膜４が１５０
０Å〜３０００Åの厚さに形成される。フォトリソグラ
フィ技術と反応性イオンエッチング技術とを用いて、窒
化膜４とポリシリコン膜３とが選択的に除去される。こ
れにより、素子分離領域では下敷酸化膜２０の表面が露
出し、素子形成領域にはポリシリコン膜３と窒化膜４と
が残存する。
板１の表面上には、熱酸化により下敷酸化膜２０が形成
される。この下敷酸化膜２０の上には、ＣＶＤ法によ
り、ポリシリコン膜３が形成される。さらにこのポリシ
リコン膜３の表面上にＣＶＤ法により窒化膜４が１５０
０Å〜３０００Åの厚さに形成される。フォトリソグラ
フィ技術と反応性イオンエッチング技術とを用いて、窒
化膜４とポリシリコン膜３とが選択的に除去される。こ
れにより、素子分離領域では下敷酸化膜２０の表面が露
出し、素子形成領域にはポリシリコン膜３と窒化膜４と
が残存する。
【００８９】次に、図３５に示すように、窒化膜４とポ
リシリコン膜３をマスクとして用いて下敷酸化膜２０を
熱酸化することにより、厚さ３０００Å〜５０００Åの
分離酸化膜２が形成される。
リシリコン膜３をマスクとして用いて下敷酸化膜２０を
熱酸化することにより、厚さ３０００Å〜５０００Åの
分離酸化膜２が形成される。
【００９０】その後、図３６を参照して、窒化膜４とポ
リシリコン膜３とが除去される。次に、図３７を参照し
て、シリコン基板１にｎ型不純物イオンとしてリンイオ
ン（Ｐ+ ）が２回にわたって注入される。１回目のイオ
ン注入は、注入エネルギ２５０〜４５０ｋｅＶ、ドーズ
量１．０×１０1 2 〜１．０×１０1 3 ｃｍ- 2 で行な
われる。これにより、分離酸化膜２の下面に第１のｎ型
不純物濃度ピーク５１ａを有するｎ型不純物領域が形成
される。このとき、素子形成領域内にもｎ型不純物濃度
ピーク５１ｂを有する不純物領域が不可避的に形成され
てしまう。２回目のイオン注入は、注入エネルギ１．０
〜１．５ＭｅＶ、ドーズ量１．０×１０1 3 〜１．０×
１０1 4 ｃｍ- 2 で行なわれる。これにより、シリコン
基板１内の深い位置に第２のｎ型不純物濃度ピーク５２
を有するｎ型不純物領域が形成される。
リシリコン膜３とが除去される。次に、図３７を参照し
て、シリコン基板１にｎ型不純物イオンとしてリンイオ
ン（Ｐ+ ）が２回にわたって注入される。１回目のイオ
ン注入は、注入エネルギ２５０〜４５０ｋｅＶ、ドーズ
量１．０×１０1 2 〜１．０×１０1 3 ｃｍ- 2 で行な
われる。これにより、分離酸化膜２の下面に第１のｎ型
不純物濃度ピーク５１ａを有するｎ型不純物領域が形成
される。このとき、素子形成領域内にもｎ型不純物濃度
ピーク５１ｂを有する不純物領域が不可避的に形成され
てしまう。２回目のイオン注入は、注入エネルギ１．０
〜１．５ＭｅＶ、ドーズ量１．０×１０1 3 〜１．０×
１０1 4 ｃｍ- 2 で行なわれる。これにより、シリコン
基板１内の深い位置に第２のｎ型不純物濃度ピーク５２
を有するｎ型不純物領域が形成される。
【００９１】次に、図３８を参照して、シリコン基板１
にｐ型不純物イオンとしてボロンイオン（Ｂ+ ）が注入
される。このイオン注入は、エネルギ７０〜９０ｋｅ
Ｖ、ドーズ量１．０×１０1 2 〜１．０×１０1 3 ｃｍ
- 2 で行なわれる。これにより、素子形成領域内に形成
されたｎ型不純物濃度ピーク５１ｂを相殺する。
にｐ型不純物イオンとしてボロンイオン（Ｂ+ ）が注入
される。このイオン注入は、エネルギ７０〜９０ｋｅ
Ｖ、ドーズ量１．０×１０1 2 〜１．０×１０1 3 ｃｍ
- 2 で行なわれる。これにより、素子形成領域内に形成
されたｎ型不純物濃度ピーク５１ｂを相殺する。
【００９２】図３９に示すように、リンイオンをシリコ
ン基板１の全面に注入する。このイオン注入は、注入エ
ネルギ１５０〜２００ｋｅＶ、ドーズ量１．０×１０
1 2 〜１．０×１０1 3 ｃｍ- 2 の条件で行なわれる。
これにより、素子形成領域の浅い領域のみに第３の不純
物濃度ピークの一部を構成するｎ型不純物濃度ピークき
５３ａ（不純物濃度は〜１０1 7 ｃｍ- 3 程度）を有す
る不純物領域が形成される。
ン基板１の全面に注入する。このイオン注入は、注入エ
ネルギ１５０〜２００ｋｅＶ、ドーズ量１．０×１０
1 2 〜１．０×１０1 3 ｃｍ- 2 の条件で行なわれる。
これにより、素子形成領域の浅い領域のみに第３の不純
物濃度ピークの一部を構成するｎ型不純物濃度ピークき
５３ａ（不純物濃度は〜１０1 7 ｃｍ- 3 程度）を有す
る不純物領域が形成される。
【００９３】図４０に示すように、さらにｐ型不純物イ
オンとしてボロンイオン（Ｂ+ ）がシリコン基板１に注
入される。このイオン注入は、注入エネルギ１０〜５０
ｋｅＶ、ドーズ量１．０×１０1 2 〜１．０×１０1 3
ｃｍ- 2 で行なわれる。これにより、素子形成領域の表
面近傍にのみ、第３の不純物濃度ピークの一部を構成す
るｐ型不純物濃度ピーク５３ｂを有する不純物領域が形
成される。このようにして、不純物濃度ピーク５１，５
２，５３ａ，５３ｂを有するｎウェル５が形成される。
なお、このとき、不純物濃度ピーク５１，５２，５３ａ
を有する領域を活性化させるために、しきい値電圧制御
用にボロンイオンを注入する前に熱処理がシリコン基板
に施されてもよい。
オンとしてボロンイオン（Ｂ+ ）がシリコン基板１に注
入される。このイオン注入は、注入エネルギ１０〜５０
ｋｅＶ、ドーズ量１．０×１０1 2 〜１．０×１０1 3
ｃｍ- 2 で行なわれる。これにより、素子形成領域の表
面近傍にのみ、第３の不純物濃度ピークの一部を構成す
るｐ型不純物濃度ピーク５３ｂを有する不純物領域が形
成される。このようにして、不純物濃度ピーク５１，５
２，５３ａ，５３ｂを有するｎウェル５が形成される。
なお、このとき、不純物濃度ピーク５１，５２，５３ａ
を有する領域を活性化させるために、しきい値電圧制御
用にボロンイオンを注入する前に熱処理がシリコン基板
に施されてもよい。
【００９４】最後に図４１に示すように、下敷酸化膜２
０が除去された後、再びゲート酸化膜７が素子形成領域
の表面に形成される。このゲート酸化膜７の上にＣＶＤ
法により、たとえば、ｎ型不純物としてリンを含むポリ
シリコン層が形成される。フォトリソグラフィ技術と反
応性イオンエッチング技術とを用いて、ポリシリコン層
が選択的に除去されることにより、ｎ+ ポリシリコン層
からなるゲート電極８が形成される。ゲート電極８をマ
スクとして用いてｐ型不純物としてボロンやフッ化ボロ
ンがｎ型ウェル５にイオン注入される。これにより、ｐ
+ 不純物領域９ａ，９ｂが形成される。このようにし
て、埋込チャネル型のｐチャネルＭＯＳトランジスタ５
０がｎ型レトログレードウェル５の領域内に形成され
る。なお、上記実施例ではドレイン構造としてシングル
ドレイン構造のｐチャネルＭＯＳトランジスタを形成し
たが、いかなるドレイン構造を有するｐチャネルＭＯＳ
トランジスタが形成されてもよい。
０が除去された後、再びゲート酸化膜７が素子形成領域
の表面に形成される。このゲート酸化膜７の上にＣＶＤ
法により、たとえば、ｎ型不純物としてリンを含むポリ
シリコン層が形成される。フォトリソグラフィ技術と反
応性イオンエッチング技術とを用いて、ポリシリコン層
が選択的に除去されることにより、ｎ+ ポリシリコン層
からなるゲート電極８が形成される。ゲート電極８をマ
スクとして用いてｐ型不純物としてボロンやフッ化ボロ
ンがｎ型ウェル５にイオン注入される。これにより、ｐ
+ 不純物領域９ａ，９ｂが形成される。このようにし
て、埋込チャネル型のｐチャネルＭＯＳトランジスタ５
０がｎ型レトログレードウェル５の領域内に形成され
る。なお、上記実施例ではドレイン構造としてシングル
ドレイン構造のｐチャネルＭＯＳトランジスタを形成し
たが、いかなるドレイン構造を有するｐチャネルＭＯＳ
トランジスタが形成されてもよい。
【００９５】以上のようにして形成されたｎウェル５と
ｐチャネルＭＯＳトランジスタ５０の構造と深さ方向へ
の不純物濃度分布との関係は図１５に示すように第１の
実施例ど同様に形成することができる。
ｐチャネルＭＯＳトランジスタ５０の構造と深さ方向へ
の不純物濃度分布との関係は図１５に示すように第１の
実施例ど同様に形成することができる。
【００９６】なお、図１のＣＭＯＳ型半導体装置を形成
するには、ｎウェル形成領域をレジストで覆った状態で
図２７〜図３２の工程によりｐウェル６を形成し、ｐウ
ェル形成領域をレジストで覆った状態で図３４〜図４０
の工程によりｎウェル５を形成する。ｐウェル６とｎウ
ェル５の形成順序はどちらが先でもよい。ｐウェル６と
ｎウェル５を形成した後は、ｎウェル５の領域をレジス
トで覆った状態で図３３の工程によりｐウェル６の領域
内にｎチャネルＭＯＳトランジスタ６０を形成し、ｐウ
ェル６の領域をレジストで覆った状態で図４１の工程に
よりｎウェル５の領域内にｐチャネルＭＯＳトランジス
タ５０を形成する。
するには、ｎウェル形成領域をレジストで覆った状態で
図２７〜図３２の工程によりｐウェル６を形成し、ｐウ
ェル形成領域をレジストで覆った状態で図３４〜図４０
の工程によりｎウェル５を形成する。ｐウェル６とｎウ
ェル５の形成順序はどちらが先でもよい。ｐウェル６と
ｎウェル５を形成した後は、ｎウェル５の領域をレジス
トで覆った状態で図３３の工程によりｐウェル６の領域
内にｎチャネルＭＯＳトランジスタ６０を形成し、ｐウ
ェル６の領域をレジストで覆った状態で図４１の工程に
よりｎウェル５の領域内にｐチャネルＭＯＳトランジス
タ５０を形成する。
【００９７】また、上述の第３の実施例では、表面チャ
ネル型のｎチャネルＭＯＳトランジスタと埋込チャネル
型のｐチャネルＭＯＳトランジスタをそれぞれ、ｐ型レ
トログレードウェルとｎ型レトログレードウェルの領域
内に形成したが、表面チャネル型のｐチャネルＭＯＳト
ランジスタや埋込チャネル型のｎチャネルＭＯＳトラン
ジスタを形成する場合でも、同様のレトログレードウェ
ル構造を適用することができる。
ネル型のｎチャネルＭＯＳトランジスタと埋込チャネル
型のｐチャネルＭＯＳトランジスタをそれぞれ、ｐ型レ
トログレードウェルとｎ型レトログレードウェルの領域
内に形成したが、表面チャネル型のｐチャネルＭＯＳト
ランジスタや埋込チャネル型のｎチャネルＭＯＳトラン
ジスタを形成する場合でも、同様のレトログレードウェ
ル構造を適用することができる。
【００９８】次に、この発明の第４の実施例における半
導体装置の製造方法について説明する。
導体装置の製造方法について説明する。
【００９９】この第４の実施例における半導体装置の製
造方法は、第１の実施例および第２の実施例のそれぞれ
の問題点を解決するためになされたものである。
造方法は、第１の実施例および第２の実施例のそれぞれ
の問題点を解決するためになされたものである。
【０１００】まず、第１の実施例においては第１のｐ型
不純物濃度ピーク６１を形成するためのイオン注入時
に、素子形成領域へのイオン注入を防止するために比較
的厚く窒化酸化膜が形成されている。図３を参照して、
分離酸化膜２の成長に伴い、分離酸化膜２のエッジ部に
おいて、窒化膜４が持ち上げられる。このために、その
反作用として分離酸化膜エッジ近傍の半導体基板に歪み
が生じるという問題点があった。
不純物濃度ピーク６１を形成するためのイオン注入時
に、素子形成領域へのイオン注入を防止するために比較
的厚く窒化酸化膜が形成されている。図３を参照して、
分離酸化膜２の成長に伴い、分離酸化膜２のエッジ部に
おいて、窒化膜４が持ち上げられる。このために、その
反作用として分離酸化膜エッジ近傍の半導体基板に歪み
が生じるという問題点があった。
【０１０１】また、第２の実施例においては、不純物は
窒化膜４を透過して基板に注入される。このため窒化膜
の膜厚に対しては高制御性が要求されるという問題点が
あった。
窒化膜４を透過して基板に注入される。このため窒化膜
の膜厚に対しては高制御性が要求されるという問題点が
あった。
【０１０２】図４２〜図４７は図１のｐウェル６の領域
のみの製造方法を工程順に示す部分断面図である。以
下、この第４の実施例におけるｐウェル６の製造方法に
ついて説明する。
のみの製造方法を工程順に示す部分断面図である。以
下、この第４の実施例におけるｐウェル６の製造方法に
ついて説明する。
【０１０３】まず、図４２を参照して、シリコン基板１
の表面に熱酸化によって下敷酸化膜２０が形成される。
この下敷酸化膜２０の上にはＣＶＤ法によりポリシリコ
ン膜３が形成される。さらにこのポリシリコン膜３の表
面上にＣＶＤ法により窒化膜４が１５００Å〜３０００
Åの厚さに形成される。フォトリソグラフィ技術と反応
性イオンエッチング技術とを用いて、窒化膜４とポリシ
リコン膜３とが選択的に除去される。これにより、素子
分離領域において下敷酸化膜２０の表面が露出し、素子
形成領域には窒化膜４とポリシリコン膜３とが残存して
いる。
の表面に熱酸化によって下敷酸化膜２０が形成される。
この下敷酸化膜２０の上にはＣＶＤ法によりポリシリコ
ン膜３が形成される。さらにこのポリシリコン膜３の表
面上にＣＶＤ法により窒化膜４が１５００Å〜３０００
Åの厚さに形成される。フォトリソグラフィ技術と反応
性イオンエッチング技術とを用いて、窒化膜４とポリシ
リコン膜３とが選択的に除去される。これにより、素子
分離領域において下敷酸化膜２０の表面が露出し、素子
形成領域には窒化膜４とポリシリコン膜３とが残存して
いる。
【０１０４】次に、図４３を参照して、表面が露出した
下敷酸化膜２０を熱酸化することにより、第１の厚さで
ある５００Å〜１５００Åの厚さを有する分離酸化膜２
ａが形成される。
下敷酸化膜２０を熱酸化することにより、第１の厚さで
ある５００Å〜１５００Åの厚さを有する分離酸化膜２
ａが形成される。
【０１０５】その後、図４４に示すように、窒化膜４と
ポリシリコン膜３とをマスクとして用いて、ｐ型不純物
イオンとしてボロンイオン（Ｂ+ ）がシリコン基板１に
注入される。このレトログレードウェルを構成するため
の第１回目のイオン注入は、注入エネルギ３０〜７０ｋ
ｅＶ、ドーズ量１．０×１０1 3 〜１．０×１０1 4 ｃ
ｍ- 2 で行なわれる。これにより、素子分離領域の分離
酸化膜２の下面近傍にのみ、第１のｐ型不純物濃度ピー
ク６１（不純物濃度は〜１０1 7 ｃｍ- 3 程度）を有す
る不純物領域が形成される。次に、図４５を参照して、
さらに、分離酸化膜２ａを熱酸化することにより、第２
の厚さである３０００Å〜５０００Åの厚さを有する分
離酸化膜２が形成される。
ポリシリコン膜３とをマスクとして用いて、ｐ型不純物
イオンとしてボロンイオン（Ｂ+ ）がシリコン基板１に
注入される。このレトログレードウェルを構成するため
の第１回目のイオン注入は、注入エネルギ３０〜７０ｋ
ｅＶ、ドーズ量１．０×１０1 3 〜１．０×１０1 4 ｃ
ｍ- 2 で行なわれる。これにより、素子分離領域の分離
酸化膜２の下面近傍にのみ、第１のｐ型不純物濃度ピー
ク６１（不純物濃度は〜１０1 7 ｃｍ- 3 程度）を有す
る不純物領域が形成される。次に、図４５を参照して、
さらに、分離酸化膜２ａを熱酸化することにより、第２
の厚さである３０００Å〜５０００Åの厚さを有する分
離酸化膜２が形成される。
【０１０６】図４６を参照して、窒化膜４とポリシリコ
ン膜３とが除去される。再び、ボロンイオンがシリコン
基板１に注入される。この第２回目のイオン注入は、注
入エネルギ５００〜７００ｋｅＶ、ドーズ量１．０×１
０1 3 〜１．０×１０1 4 ｃｍ- 2 で行なわれる。これ
により、素子分離領域から素子形成領域に至るまでシリ
コン基板１の深い領域に第２のｐ型不純物濃度ピーク６
２（不純物濃度は〜１０1 8 ｃｍ- 3 程度を有する不純
物領域が形成される。
ン膜３とが除去される。再び、ボロンイオンがシリコン
基板１に注入される。この第２回目のイオン注入は、注
入エネルギ５００〜７００ｋｅＶ、ドーズ量１．０×１
０1 3 〜１．０×１０1 4 ｃｍ- 2 で行なわれる。これ
により、素子分離領域から素子形成領域に至るまでシリ
コン基板１の深い領域に第２のｐ型不純物濃度ピーク６
２（不純物濃度は〜１０1 8 ｃｍ- 3 程度を有する不純
物領域が形成される。
【０１０７】さらに図４７を参照して、ボロンイオンが
分離酸化膜２をマスクとして用いてシリコン基板１に注
入される。この３回目のイオン注入は、注入エネルギ１
５〜７０ｋｅＶ、ドーズ量１．０×１０1 2 〜１．０×
１０1 3 ｃｍ- 2 で行なわれる。これにより、素子形成
領域の表面近傍のみに第３のｐ型不純物濃度ピーク６３
（不純物濃度は〜１０1 7 ｃｍ- 3 程度）を有する不純
物領域が形成される。このようにして、ｐ型不純物濃度
ピーク６１，６２，６３を有するｐ型レトログレードウ
ェル６が形成される。なお、しきい値データ制御用のｐ
型不純物濃度ピーク６３を有する領域を形成するための
ボロンイオン注入の前に、第１と第２のｐ型不純物濃度
ピーク６１と６２を有する領域を活性化させるために熱
処理がシリコン基板に施されてもよい。
分離酸化膜２をマスクとして用いてシリコン基板１に注
入される。この３回目のイオン注入は、注入エネルギ１
５〜７０ｋｅＶ、ドーズ量１．０×１０1 2 〜１．０×
１０1 3 ｃｍ- 2 で行なわれる。これにより、素子形成
領域の表面近傍のみに第３のｐ型不純物濃度ピーク６３
（不純物濃度は〜１０1 7 ｃｍ- 3 程度）を有する不純
物領域が形成される。このようにして、ｐ型不純物濃度
ピーク６１，６２，６３を有するｐ型レトログレードウ
ェル６が形成される。なお、しきい値データ制御用のｐ
型不純物濃度ピーク６３を有する領域を形成するための
ボロンイオン注入の前に、第１と第２のｐ型不純物濃度
ピーク６１と６２を有する領域を活性化させるために熱
処理がシリコン基板に施されてもよい。
【０１０８】最後に図４８に示すように、素子形成領域
内の下敷酸化膜２０が除去された後、再び、その領域に
ゲート酸化膜７が形成される。このゲート酸化膜７の上
にＣＶＤ法により、たとえば、ｎ型不純物としてリンを
含んだポリシリコン層が形成される。フォトリソグラフ
ィ技術と反応性イオンエッチング技術とを用いて、その
ポリシリコン層が選択的に除去されることにより、ｎ+
ポリシリコン層からなるゲート電極８が形成される。さ
らに、ゲート電極８をマスクとして用いて、ｎ型不純物
としてリンや砒素がｐウェル６の領域内にイオン注入さ
れる。これにより、ｎ+ 不純物領域１０ａ，１０ｂが形
成される。このようにして、ｎチャネルＭＯＳトランジ
スタ６０がｐウェル６の領域内に形成される。なお、こ
の実施例では、ドレイン構造としてシングルドレイン構
造を有するｎチャネルＭＯＳトランジスタを形成した
が、ＬＤＤ構造のｎチャネルＭＯＳトランジスタを形成
してもよい。
内の下敷酸化膜２０が除去された後、再び、その領域に
ゲート酸化膜７が形成される。このゲート酸化膜７の上
にＣＶＤ法により、たとえば、ｎ型不純物としてリンを
含んだポリシリコン層が形成される。フォトリソグラフ
ィ技術と反応性イオンエッチング技術とを用いて、その
ポリシリコン層が選択的に除去されることにより、ｎ+
ポリシリコン層からなるゲート電極８が形成される。さ
らに、ゲート電極８をマスクとして用いて、ｎ型不純物
としてリンや砒素がｐウェル６の領域内にイオン注入さ
れる。これにより、ｎ+ 不純物領域１０ａ，１０ｂが形
成される。このようにして、ｎチャネルＭＯＳトランジ
スタ６０がｐウェル６の領域内に形成される。なお、こ
の実施例では、ドレイン構造としてシングルドレイン構
造を有するｎチャネルＭＯＳトランジスタを形成した
が、ＬＤＤ構造のｎチャネルＭＯＳトランジスタを形成
してもよい。
【０１０９】以上のようにして形成されたｐ型レトログ
レードウェル６とｎチャネルＭＯＳトランジスタ６０の
構造と深さ方向の不純物濃度との関係は、図８に示すよ
うに第１の実施例と同様に形成することができる。
レードウェル６とｎチャネルＭＯＳトランジスタ６０の
構造と深さ方向の不純物濃度との関係は、図８に示すよ
うに第１の実施例と同様に形成することができる。
【０１１０】以上のように、この第４の実施例における
レトログレードウェル構造の形成方法によれば、第１の
厚さを有する第１の分離絶縁膜を形成した後、比較的薄
く形成した窒化膜とポリシリコンとは除去されないでイ
オン注入のマスクとして用いられる。その後、この第１
の分離絶縁膜を第１の厚さよりも厚い第２の厚さを有す
る第２の分離絶縁膜とする。これにより、分離酸化膜の
成長による分離酸化膜のエッジ部分における半導体基板
の歪みを防止することができる。また、窒化膜を透過さ
せて基板にイオン注入をする必要がないために、窒化膜
の膜厚の制御をすることも不要となる。さらに、従来の
レトログレードウェル構造の形成方法のように，素子形
成領域内に不可避的にできてしまうｐ型不純物濃度ピー
クの形成は回避される。その結果、図８に示されるよう
に、第１のｐ型不純物濃度ピーク６１から素子形成領域
内に延びるｐ型不純物濃度ピークが存在しないので、素
子形成領域内に形成されるｎチャネルＭＯＳトランジス
タ６０の基板効果定数は小さく抑えられる。これによ
り、基板内で発生するノイズや外来ノイズによって基板
バイアス電圧が印加された状態になったとしても、ｎチ
ャネルＭＯＳトランジスタ６０のしきい値電圧が大きく
変動することはない。
レトログレードウェル構造の形成方法によれば、第１の
厚さを有する第１の分離絶縁膜を形成した後、比較的薄
く形成した窒化膜とポリシリコンとは除去されないでイ
オン注入のマスクとして用いられる。その後、この第１
の分離絶縁膜を第１の厚さよりも厚い第２の厚さを有す
る第２の分離絶縁膜とする。これにより、分離酸化膜の
成長による分離酸化膜のエッジ部分における半導体基板
の歪みを防止することができる。また、窒化膜を透過さ
せて基板にイオン注入をする必要がないために、窒化膜
の膜厚の制御をすることも不要となる。さらに、従来の
レトログレードウェル構造の形成方法のように，素子形
成領域内に不可避的にできてしまうｐ型不純物濃度ピー
クの形成は回避される。その結果、図８に示されるよう
に、第１のｐ型不純物濃度ピーク６１から素子形成領域
内に延びるｐ型不純物濃度ピークが存在しないので、素
子形成領域内に形成されるｎチャネルＭＯＳトランジス
タ６０の基板効果定数は小さく抑えられる。これによ
り、基板内で発生するノイズや外来ノイズによって基板
バイアス電圧が印加された状態になったとしても、ｎチ
ャネルＭＯＳトランジスタ６０のしきい値電圧が大きく
変動することはない。
【０１１１】図４９〜図５４は図１のｎウェル５と埋込
チャネルｐチャネルＭＯＳトランジスタ５０の製造方法
を工程順に示す部分断面図である。以下、この第４の実
施例におけるｎ型レトログレードウェルの形成方法につ
いて説明する。
チャネルｐチャネルＭＯＳトランジスタ５０の製造方法
を工程順に示す部分断面図である。以下、この第４の実
施例におけるｎ型レトログレードウェルの形成方法につ
いて説明する。
【０１１２】まず、図４９を参照して、ｐ型シリコン基
板１の表面上には、熱酸化により下敷酸化膜２０が形成
される。この下敷酸化膜２０の上には、ＣＶＤ法によ
り、ポリシリコン膜３が形成される。さらにこのポリシ
リコン膜３の表面上にＣＶＤ法により窒化膜４が１５０
０Å〜３０００Åの厚さに形成される。フォトリソグラ
フィ技術と反応性イオンエッチング技術とを用いて、窒
化膜４とポリシリコン膜３とが選択的に除去される。こ
れにより、素子分離領域では下敷酸化膜２０の表面が露
出し、素子形成領域にはポリシリコン膜３と窒化膜４と
が残存する。
板１の表面上には、熱酸化により下敷酸化膜２０が形成
される。この下敷酸化膜２０の上には、ＣＶＤ法によ
り、ポリシリコン膜３が形成される。さらにこのポリシ
リコン膜３の表面上にＣＶＤ法により窒化膜４が１５０
０Å〜３０００Åの厚さに形成される。フォトリソグラ
フィ技術と反応性イオンエッチング技術とを用いて、窒
化膜４とポリシリコン膜３とが選択的に除去される。こ
れにより、素子分離領域では下敷酸化膜２０の表面が露
出し、素子形成領域にはポリシリコン膜３と窒化膜４と
が残存する。
【０１１３】次に、図５０に示すように、窒化膜４とポ
リシリコン膜３をマスクとして用いて下敷酸化膜２０を
熱酸化することにより、第１の厚さである５００Å〜１
５００Åの厚さを有する分離酸化膜２ａが形成される。
リシリコン膜３をマスクとして用いて下敷酸化膜２０を
熱酸化することにより、第１の厚さである５００Å〜１
５００Åの厚さを有する分離酸化膜２ａが形成される。
【０１１４】その後、図５１に示すように、窒化膜４と
ポリシリコン膜３とをマスクとして用いて、ｎ型不純物
イオンとしてリンイオンがシリコン基板１に注入され
る。この第１回目のイオン注入は、注入エネルギ９０〜
２１０ｋｅＶ、ドーズ量１．０×１０1 3 〜１．０×１
０1 4 ｃｍ- 2 で行なわれる。これにより、分離酸化膜
２の下面近傍にのみ、第１のｎ型不純物濃度ピーク５１
（不純物濃度は〜１０1 7 ｃｍ- 3 程度）を有する不純
物領域が形成される。
ポリシリコン膜３とをマスクとして用いて、ｎ型不純物
イオンとしてリンイオンがシリコン基板１に注入され
る。この第１回目のイオン注入は、注入エネルギ９０〜
２１０ｋｅＶ、ドーズ量１．０×１０1 3 〜１．０×１
０1 4 ｃｍ- 2 で行なわれる。これにより、分離酸化膜
２の下面近傍にのみ、第１のｎ型不純物濃度ピーク５１
（不純物濃度は〜１０1 7 ｃｍ- 3 程度）を有する不純
物領域が形成される。
【０１１５】図５２に示すように、さらに、窒化膜４と
ポリシリコン膜３をマスクしとて用いて、分離酸化膜２
ａを第２の厚さを有する３０００Å〜５０００Åの厚さ
からなる分離酸化膜２を形成する。
ポリシリコン膜３をマスクしとて用いて、分離酸化膜２
ａを第２の厚さを有する３０００Å〜５０００Åの厚さ
からなる分離酸化膜２を形成する。
【０１１６】図５３に示すように、窒化膜４とポリシリ
コン膜３とが除去される。リンイオンが２回、シリコン
基板１の全面に注入される。この第２回目のイオン注入
は、注入エネルギ１．０〜１．５ＭｅＶ、ドーズ量１．
０×１０1 3 〜１．０×１０ 1 4 ｃｍ- 2 で行なわれ
る。これにより、シリコン基板１の深い領域に第２のｎ
型不純物濃度ピーク５２（不純物濃度は〜１０1 8 ｃｍ
- 3 程度）を有する不純物領域が素子分離領域から素子
形成領域に至るまで形成される。また、第３回目のイオ
ン注入は、注入エネルギ１５０〜２００ｋｅＶ、ドーズ
量１．０×１０1 2 〜１．０×１０1 3 ｃｍ- 2 の条件
で行なわれる。これにより、素子形成領域の浅い領域の
みに第３の不純物濃度ピークの一部を構成するｎ型不純
物濃度ピーク５３ａ（不純物濃度は〜１０1 7 ｃｍ- 3
程度）を有する不純物領域が形成される。
コン膜３とが除去される。リンイオンが２回、シリコン
基板１の全面に注入される。この第２回目のイオン注入
は、注入エネルギ１．０〜１．５ＭｅＶ、ドーズ量１．
０×１０1 3 〜１．０×１０ 1 4 ｃｍ- 2 で行なわれ
る。これにより、シリコン基板１の深い領域に第２のｎ
型不純物濃度ピーク５２（不純物濃度は〜１０1 8 ｃｍ
- 3 程度）を有する不純物領域が素子分離領域から素子
形成領域に至るまで形成される。また、第３回目のイオ
ン注入は、注入エネルギ１５０〜２００ｋｅＶ、ドーズ
量１．０×１０1 2 〜１．０×１０1 3 ｃｍ- 2 の条件
で行なわれる。これにより、素子形成領域の浅い領域の
みに第３の不純物濃度ピークの一部を構成するｎ型不純
物濃度ピーク５３ａ（不純物濃度は〜１０1 7 ｃｍ- 3
程度）を有する不純物領域が形成される。
【０１１７】図５４に示すように、さらにｐ型不純物イ
オンとしてボロンイオン（Ｂ+ ）がシリコン基板１に注
入される。この第４回目のイオン注入は、注入エネルギ
１０〜５０ｋｅＶ、ドーズ量１．０×１０1 2 〜１．０
×１０1 3 ｃｍ- 2 で行なわれる。これにより、素子形
成領域の表面近傍にのみ、第３の不純物濃度ピークの一
部を構成するｐ型不純物濃度ピーク５３ｂを有する不純
物領域が形成される。このようにして、不純物濃度ピー
ク５１，５２，５３ａ，５３ｂを有するｎウェル５が形
成される。なお、このとき、不純物濃度ピーク５１，５
２，５３ａを有する領域を活性化させるために、しきい
値電圧制御用にボロンイオンを注入する前に熱処理がシ
リコン基板に施されてもよい。最後に図５５に示すよう
に、下敷酸化膜２０が除去された後、再びゲート酸化膜
７が素子形成領域の表面に形成される。このゲート酸化
膜７の上にＣＶＤ法により、たとえば、ｎ型不純物とし
てリンを含むポリシリコン層が形成される。フォトリソ
グラフィ技術と反応性イオンエッチング技術とを用い
て、ポリシリコン層が選択的に除去されることにより、
ｎ+ ポリシリコン層からなるゲート電極８が形成され
る。ゲート電極８をマスクとして用いてｐ型不純物とし
てボロンやフッ化ボロンがｎ型ウェル５にイオン注入さ
れる。これにより、ｐ+ 不純物領域９ａ，９ｂが形成さ
れる。このようにして、埋込チャネル型のｐチャネルＭ
ＯＳトランジスタ５０がｎ型レトログレードウェル５の
領域内に形成される。なお、上記実施例ではドレイン構
造としてシングルドレイン構造のｐチャネルＭＯＳトラ
ンジスタを形成したが、いかなるドレイン構造を有する
ｐチャネルＭＯＳトランジスタが形成されてもよい。
オンとしてボロンイオン（Ｂ+ ）がシリコン基板１に注
入される。この第４回目のイオン注入は、注入エネルギ
１０〜５０ｋｅＶ、ドーズ量１．０×１０1 2 〜１．０
×１０1 3 ｃｍ- 2 で行なわれる。これにより、素子形
成領域の表面近傍にのみ、第３の不純物濃度ピークの一
部を構成するｐ型不純物濃度ピーク５３ｂを有する不純
物領域が形成される。このようにして、不純物濃度ピー
ク５１，５２，５３ａ，５３ｂを有するｎウェル５が形
成される。なお、このとき、不純物濃度ピーク５１，５
２，５３ａを有する領域を活性化させるために、しきい
値電圧制御用にボロンイオンを注入する前に熱処理がシ
リコン基板に施されてもよい。最後に図５５に示すよう
に、下敷酸化膜２０が除去された後、再びゲート酸化膜
７が素子形成領域の表面に形成される。このゲート酸化
膜７の上にＣＶＤ法により、たとえば、ｎ型不純物とし
てリンを含むポリシリコン層が形成される。フォトリソ
グラフィ技術と反応性イオンエッチング技術とを用い
て、ポリシリコン層が選択的に除去されることにより、
ｎ+ ポリシリコン層からなるゲート電極８が形成され
る。ゲート電極８をマスクとして用いてｐ型不純物とし
てボロンやフッ化ボロンがｎ型ウェル５にイオン注入さ
れる。これにより、ｐ+ 不純物領域９ａ，９ｂが形成さ
れる。このようにして、埋込チャネル型のｐチャネルＭ
ＯＳトランジスタ５０がｎ型レトログレードウェル５の
領域内に形成される。なお、上記実施例ではドレイン構
造としてシングルドレイン構造のｐチャネルＭＯＳトラ
ンジスタを形成したが、いかなるドレイン構造を有する
ｐチャネルＭＯＳトランジスタが形成されてもよい。
【０１１８】以上のようにして形成されたｎウェル５と
ｐチャネルＭＯＳトランジスタ５０の構造と深さ方向へ
の不純物濃度分布との関係は図１５に示されるように、
第１の実施例と同様に形成することができる。
ｐチャネルＭＯＳトランジスタ５０の構造と深さ方向へ
の不純物濃度分布との関係は図１５に示されるように、
第１の実施例と同様に形成することができる。
【０１１９】次に、上記第４の実施例に基づいたＣＭＯ
Ｓ型半導体装置の形成方法について説明する。図５６〜
図６１は、ＣＭＯＳ型半導体装置のウェル領域のみの製
造方法を工程順に示す部分断面図である。
Ｓ型半導体装置の形成方法について説明する。図５６〜
図６１は、ＣＭＯＳ型半導体装置のウェル領域のみの製
造方法を工程順に示す部分断面図である。
【０１２０】まず、図５６を参照して、シリコン基板１
の表面上に熱酸化によって下敷酸化膜２０が形成され
る。この下敷酸化膜２０の上にはＣＶＤ法により、ポリ
シリコン膜３が形成される。さらにこのポリシリコン膜
３の表面上にＣＶＤ法により窒化膜４が１５００Å〜３
０００Åの厚さに形成される。フォトリソグラフィ技術
と反応性イオンエッチング技術とを用いて、窒化膜４と
ポリシリコン膜３とが選択的に除去される。これによ
り、素子分離領域において下敷酸化膜２０の表面が露出
し、素子形成領域には窒化膜４とポリシリコン膜３とが
残存している。
の表面上に熱酸化によって下敷酸化膜２０が形成され
る。この下敷酸化膜２０の上にはＣＶＤ法により、ポリ
シリコン膜３が形成される。さらにこのポリシリコン膜
３の表面上にＣＶＤ法により窒化膜４が１５００Å〜３
０００Åの厚さに形成される。フォトリソグラフィ技術
と反応性イオンエッチング技術とを用いて、窒化膜４と
ポリシリコン膜３とが選択的に除去される。これによ
り、素子分離領域において下敷酸化膜２０の表面が露出
し、素子形成領域には窒化膜４とポリシリコン膜３とが
残存している。
【０１２１】次に、図５７を参照して、表面が露出した
下敷酸化膜２０を熱酸化することにより、第１の厚さで
ある５００Å〜１５００Åの厚さを有する分離酸化膜２
ａが形成される。
下敷酸化膜２０を熱酸化することにより、第１の厚さで
ある５００Å〜１５００Åの厚さを有する分離酸化膜２
ａが形成される。
【０１２２】次に、図５８に示すように、ｎウェル領域
にのみ、レジスト膜７を形成する。その後、窒化膜４と
ポリシリコン膜３とをマスクとして用いて、ｐ型不純物
イオンとしてボロンイオン（Ｂ+ ）がシリコン基板１に
注入される。このレトログレードウェルを構成するため
の第１回目のイオン注入は、注入エネルギ３０〜７０ｋ
ｅＶ、ドーズ量１．０×１０1 3 〜１．０×１０1 4 ｃ
ｍ- 2 で行なわれる。これにより、素子分離領域の分離
酸化膜２ａの下面近傍にのみ、第１のｐ型不純物濃度ピ
ーク６１（不純物濃度は〜１０1 7 ｃｍ- 3 程度）を有
する不純物領域が形成される。
にのみ、レジスト膜７を形成する。その後、窒化膜４と
ポリシリコン膜３とをマスクとして用いて、ｐ型不純物
イオンとしてボロンイオン（Ｂ+ ）がシリコン基板１に
注入される。このレトログレードウェルを構成するため
の第１回目のイオン注入は、注入エネルギ３０〜７０ｋ
ｅＶ、ドーズ量１．０×１０1 3 〜１．０×１０1 4 ｃ
ｍ- 2 で行なわれる。これにより、素子分離領域の分離
酸化膜２ａの下面近傍にのみ、第１のｐ型不純物濃度ピ
ーク６１（不純物濃度は〜１０1 7 ｃｍ- 3 程度）を有
する不純物領域が形成される。
【０１２３】図５９を参照して、レジスト膜７を除去し
た後、ｐウェル領域のみにレジスト膜７を形成する。そ
の後、窒化膜４とポリシリコン膜３とをマスクとして用
いて、ｎ型不純物イオンとしてリンイオン（Ｐ+ ）がシ
リコン基板１に注入される。この第２回目のイオン注入
は、注入エネルギ９０〜２１０ｋｅＶ、ドーズ量 １．
０×１０1 3 〜１．０×１０1 4 ｃｍ- 2 で行なわれ
る。これにより、分離酸化膜２の下面近傍にのみ、第１
のｎ型不純物濃度ピーク５１（不純物濃度は〜１０1 7
ｃｍ- 3 程度）を有する不純物領域が形成される。
た後、ｐウェル領域のみにレジスト膜７を形成する。そ
の後、窒化膜４とポリシリコン膜３とをマスクとして用
いて、ｎ型不純物イオンとしてリンイオン（Ｐ+ ）がシ
リコン基板１に注入される。この第２回目のイオン注入
は、注入エネルギ９０〜２１０ｋｅＶ、ドーズ量 １．
０×１０1 3 〜１．０×１０1 4 ｃｍ- 2 で行なわれ
る。これにより、分離酸化膜２の下面近傍にのみ、第１
のｎ型不純物濃度ピーク５１（不純物濃度は〜１０1 7
ｃｍ- 3 程度）を有する不純物領域が形成される。
【０１２４】図６０を参照して、レジスト膜７を除去し
た後、窒化膜４とポリシリコン膜３とをマスクとして、
分離酸化膜２ａをさらに熱酸化することにより、第２の
厚さである３０００Å〜５０００Åの厚さを有する分離
酸化膜２が形成される。
た後、窒化膜４とポリシリコン膜３とをマスクとして、
分離酸化膜２ａをさらに熱酸化することにより、第２の
厚さである３０００Å〜５０００Åの厚さを有する分離
酸化膜２が形成される。
【０１２５】次に図６１を参照して、窒化膜４とポリシ
リコン膜３とが除去される。再び、ｎウェル領域にのみ
レジスト膜７を形成する。その後、このレジスト膜をマ
スクとして、ｐ型不純物イオンとしてボロンイオン（Ｂ
+ ）がシリコン基板１に注入される。この第３回目のイ
オン注入は、注入エネルギ５００〜７００ｋｅＶ、ドー
ズ量１．０×１０1 3 〜１．０×１０1 4 ｃｍ- 3 で行
なわれる。これにより、素子分離領域から素子形成領域
に至るまで、シリコン基板１の深い領域に第２のｐ型不
純物濃度ピーク６２（不純物濃度は〜１０1 8 ｃｍ- 3
程度）を有する不純物領域が形成される。
リコン膜３とが除去される。再び、ｎウェル領域にのみ
レジスト膜７を形成する。その後、このレジスト膜をマ
スクとして、ｐ型不純物イオンとしてボロンイオン（Ｂ
+ ）がシリコン基板１に注入される。この第３回目のイ
オン注入は、注入エネルギ５００〜７００ｋｅＶ、ドー
ズ量１．０×１０1 3 〜１．０×１０1 4 ｃｍ- 3 で行
なわれる。これにより、素子分離領域から素子形成領域
に至るまで、シリコン基板１の深い領域に第２のｐ型不
純物濃度ピーク６２（不純物濃度は〜１０1 8 ｃｍ- 3
程度）を有する不純物領域が形成される。
【０１２６】さらに図６２を参照して、ボロンイオンが
レジスト膜７をマスクとして用いてシリコン基板１に注
入される。この４回目のイオン注入は、注入エネルギ１
５〜７０ｋｅＶ、ドーズ量１．０×１０1 2 〜１．０×
１０1 3 ｃｍ- 2 で行なわれる。これにより、素子形成
領域の表面近傍のみに第３のｐ型不純物濃度ピーク６３
（不純物濃度は〜１０1 7 ｃｍ- 3 程度）を有する不純
物領域が形成される。このようにして、ｐ型不純物濃度
ピーク６１，６２，６３を有するｐ型レトログレードウ
ェル６が形成される。
レジスト膜７をマスクとして用いてシリコン基板１に注
入される。この４回目のイオン注入は、注入エネルギ１
５〜７０ｋｅＶ、ドーズ量１．０×１０1 2 〜１．０×
１０1 3 ｃｍ- 2 で行なわれる。これにより、素子形成
領域の表面近傍のみに第３のｐ型不純物濃度ピーク６３
（不純物濃度は〜１０1 7 ｃｍ- 3 程度）を有する不純
物領域が形成される。このようにして、ｐ型不純物濃度
ピーク６１，６２，６３を有するｐ型レトログレードウ
ェル６が形成される。
【０１２７】図６３を参照して、レジスト膜７を除去し
た後ｐウェル領域にのみレジスト膜７を形成する。その
後このレジスト膜７をマスクとして、リンイオンが２
回、シリコン基板１に注入される。この第５回目のイオ
ン注入は、注入エネルギ１．０〜１．５ＭｅＶ、ドーズ
量１．０×１０1 3 〜１．０×１０1 4 ｃｍ- 2 で行な
われる。これにより、シリコン基板１の深い領域に第２
のｎ型不純物濃度ピーク５２（不純物濃度は〜１０1 8
ｃｍ- 3 程度）を有する不純物領域が素子分離領域から
素子形成領域に至るまで形成される。また、第６回目の
イオン注入は、注入エネルギ１５０〜２００ｋｅＶ、ド
ーズ量１．０×１０1 2 〜１．０×１０1 3 ｃｍ- 2 の
条件で行なわれる。これにより素子形成領域の浅い領域
のみに第３の不純物濃度ピークの一部を構成するｎ型不
純物濃度ピーク５３ａ（不純物濃度は〜１０1 7 ｃｍ
- 3 程度）を有する不純物領域が形成される。
た後ｐウェル領域にのみレジスト膜７を形成する。その
後このレジスト膜７をマスクとして、リンイオンが２
回、シリコン基板１に注入される。この第５回目のイオ
ン注入は、注入エネルギ１．０〜１．５ＭｅＶ、ドーズ
量１．０×１０1 3 〜１．０×１０1 4 ｃｍ- 2 で行な
われる。これにより、シリコン基板１の深い領域に第２
のｎ型不純物濃度ピーク５２（不純物濃度は〜１０1 8
ｃｍ- 3 程度）を有する不純物領域が素子分離領域から
素子形成領域に至るまで形成される。また、第６回目の
イオン注入は、注入エネルギ１５０〜２００ｋｅＶ、ド
ーズ量１．０×１０1 2 〜１．０×１０1 3 ｃｍ- 2 の
条件で行なわれる。これにより素子形成領域の浅い領域
のみに第３の不純物濃度ピークの一部を構成するｎ型不
純物濃度ピーク５３ａ（不純物濃度は〜１０1 7 ｃｍ
- 3 程度）を有する不純物領域が形成される。
【０１２８】図６４に示すように、さらにｐ型不純物イ
オンとしてボロンイオン（Ｂ+ ）がシリコン基板１に注
入される。この第６回目のイオン注入は、注入エネルギ
１０〜５０ｋｅＶ、ドーズ量１．０×１０1 2 〜１．０
×１０1 3 ｃｍ- 2 で行なわれる。これにより、素子形
成領域の表面近傍にのみ、第３の不純物濃度ピークの一
部を構成するｐ型不純物濃度ピーク５３ｂを有する不純
物領域が形成される。このようにして、不純物濃度ピー
ク５１，５２，５３ａ，５３ｂを有するｎ型ウェル５が
形成される。
オンとしてボロンイオン（Ｂ+ ）がシリコン基板１に注
入される。この第６回目のイオン注入は、注入エネルギ
１０〜５０ｋｅＶ、ドーズ量１．０×１０1 2 〜１．０
×１０1 3 ｃｍ- 2 で行なわれる。これにより、素子形
成領域の表面近傍にのみ、第３の不純物濃度ピークの一
部を構成するｐ型不純物濃度ピーク５３ｂを有する不純
物領域が形成される。このようにして、不純物濃度ピー
ク５１，５２，５３ａ，５３ｂを有するｎ型ウェル５が
形成される。
【０１２９】以上によりＣＭＯＳ型半導体装置のウェル
領域の形成が完成する。その後、ｎウェル５の領域をレ
ジストで覆った状態で、図７に示す工程によりｐウェル
６の領域内にｎチャネルＭＯＳトランジスタ６を形成
し、ｐウェル６の領域をレジストで覆った状態で図１４
に示す工程によりｎウェル５の領域内にｐチャネルＭＯ
Ｓトランジスタ５０を形成する。以上により、ＣＭＯＳ
型半導体装置が完成する。
領域の形成が完成する。その後、ｎウェル５の領域をレ
ジストで覆った状態で、図７に示す工程によりｐウェル
６の領域内にｎチャネルＭＯＳトランジスタ６を形成
し、ｐウェル６の領域をレジストで覆った状態で図１４
に示す工程によりｎウェル５の領域内にｐチャネルＭＯ
Ｓトランジスタ５０を形成する。以上により、ＣＭＯＳ
型半導体装置が完成する。
【０１３０】次に、この発明の第５の実施例における半
導体装置の製造方法について説明する。
導体装置の製造方法について説明する。
【０１３１】この製造方法の基本的な考え方は、分離用
酸化膜として２種類の膜厚が存在することである。たと
えば第１の例として、メモリセル部のような素子形成領
域幅の小さい領域は、膜厚が薄い素子分離用酸化膜を用
いている。またメモリセル部以外の比較的素子形成領域
幅の大きい領域は、膜厚が厚い分離用酸化膜が用いられ
ている。これは、分離用酸化膜のバーズビークが分離用
酸化膜の膜厚が厚くなるほど大きくなる。したがって、
メモリセル部のような素子形成領域幅の小さい領域での
分離酸化膜形成後の実効的な活性領域幅をなるべく大き
くするためには、分離用酸化膜の膜厚を薄くすることが
効果的だからである。
酸化膜として２種類の膜厚が存在することである。たと
えば第１の例として、メモリセル部のような素子形成領
域幅の小さい領域は、膜厚が薄い素子分離用酸化膜を用
いている。またメモリセル部以外の比較的素子形成領域
幅の大きい領域は、膜厚が厚い分離用酸化膜が用いられ
ている。これは、分離用酸化膜のバーズビークが分離用
酸化膜の膜厚が厚くなるほど大きくなる。したがって、
メモリセル部のような素子形成領域幅の小さい領域での
分離酸化膜形成後の実効的な活性領域幅をなるべく大き
くするためには、分離用酸化膜の膜厚を薄くすることが
効果的だからである。
【０１３２】また、第２の例として、トリプルウェル構
造〔たとえばｐ型半導体基板の場合、トリプルウェル構
造とは、ｎウェル（ｐチャネル領域で正電位に印加され
ている。）、ｐウェル（ｎチャネル領域で設置されてい
る）、およびｎウェルで取囲まれたｐウェル（ｎチャネ
ル領域で負電位に印加されている。このとき、ｐウェル
を取囲んでいるｎウェルは正電位が印加されている。）
という３種類のウェルが存在するものである。〕におい
て、負電位が印加されたｐウェル領域の分離酸化膜圧は
薄くし、設置されたｐウェルおよびｎウェル領域の分離
酸化膜厚は厚くする場合がある。これは、負電位を印加
されたｐウェル内にある素子分離の分離能力は設置され
たｐウェルあるいはｎウェル内のものと比較して大き
い。したがって、負電位が印加された領域の分離酸化膜
の膜厚は薄くしても、それ以外の領域の厚い膜厚の分離
酸化膜と同程度の素子分離能力を得ることができるため
である。
造〔たとえばｐ型半導体基板の場合、トリプルウェル構
造とは、ｎウェル（ｐチャネル領域で正電位に印加され
ている。）、ｐウェル（ｎチャネル領域で設置されてい
る）、およびｎウェルで取囲まれたｐウェル（ｎチャネ
ル領域で負電位に印加されている。このとき、ｐウェル
を取囲んでいるｎウェルは正電位が印加されている。）
という３種類のウェルが存在するものである。〕におい
て、負電位が印加されたｐウェル領域の分離酸化膜圧は
薄くし、設置されたｐウェルおよびｎウェル領域の分離
酸化膜厚は厚くする場合がある。これは、負電位を印加
されたｐウェル内にある素子分離の分離能力は設置され
たｐウェルあるいはｎウェル内のものと比較して大き
い。したがって、負電位が印加された領域の分離酸化膜
の膜厚は薄くしても、それ以外の領域の厚い膜厚の分離
酸化膜と同程度の素子分離能力を得ることができるため
である。
【０１３３】以下、この実施例に基づいた半導体装置の
製造方法について説明する。なお、ここでは、製造方法
をｎチャネル領域のみに絞って説明する。この製造方法
を用いてＣＭＯＳ型の半導体装置を形成するには、上述
した第４の実施例と同様に行なうことにより形成するこ
とができる。また、考え方を定めるために、正電位に印
加されたｎウェルによって取囲まれ、さらに負電位に印
加されたｐウェル領域をＶｂｂ領域と称し、このＶｂｂ
領域の中にメモリセル部を含めた素子形成領域幅の小さ
い領域があるとする。また、設置されたｐウェル領域を
Ｖｓｓ領域と称し、このＶｓｓ領域の中には、素子形成
領域幅の大きい領域が含まれているとする。このこと
は、上述した第１の例および第２の例から正当化するこ
とができる。
製造方法について説明する。なお、ここでは、製造方法
をｎチャネル領域のみに絞って説明する。この製造方法
を用いてＣＭＯＳ型の半導体装置を形成するには、上述
した第４の実施例と同様に行なうことにより形成するこ
とができる。また、考え方を定めるために、正電位に印
加されたｎウェルによって取囲まれ、さらに負電位に印
加されたｐウェル領域をＶｂｂ領域と称し、このＶｂｂ
領域の中にメモリセル部を含めた素子形成領域幅の小さ
い領域があるとする。また、設置されたｐウェル領域を
Ｖｓｓ領域と称し、このＶｓｓ領域の中には、素子形成
領域幅の大きい領域が含まれているとする。このこと
は、上述した第１の例および第２の例から正当化するこ
とができる。
【０１３４】図６５〜図７０はｎチャネル領域のみの製
造方法を工程順に示す部分断面図である。
造方法を工程順に示す部分断面図である。
【０１３５】まず図６５を参照して、シリコン基板１の
表面上に熱酸化によって下敷酸化膜２０が形成される。
この下敷酸化膜２０の上にはＣＶＤ法により、ポリシリ
コン膜３が形成される。さらにこのポリシリコン膜３の
表面上にＣＶＤ法により窒化膜４が１５００Å〜３００
０Åの厚さに形成される。フォトリソグラフィ技術と反
応性イオンエッチング技術とを用いて、窒化膜４とポリ
シリコン膜３とが選択的に除去される。これにより、Ｖ
ｓｓ領域の素子分離領域において下敷酸化膜２０の表面
が露出し、Ｖｂｂ領域とＶｓｓ領域の素子形成領域には
窒化膜４とポリシリコン膜３とが残存している。
表面上に熱酸化によって下敷酸化膜２０が形成される。
この下敷酸化膜２０の上にはＣＶＤ法により、ポリシリ
コン膜３が形成される。さらにこのポリシリコン膜３の
表面上にＣＶＤ法により窒化膜４が１５００Å〜３００
０Åの厚さに形成される。フォトリソグラフィ技術と反
応性イオンエッチング技術とを用いて、窒化膜４とポリ
シリコン膜３とが選択的に除去される。これにより、Ｖ
ｓｓ領域の素子分離領域において下敷酸化膜２０の表面
が露出し、Ｖｂｂ領域とＶｓｓ領域の素子形成領域には
窒化膜４とポリシリコン膜３とが残存している。
【０１３６】次に、図６６を参照して、表面が露出した
下敷酸化膜２０を熱酸化することにより、第１の厚さを
有する５００Å〜１５００Åの厚さの分離酸化膜２ａが
形成される。その後、窒化膜４とポリシリコン膜３とを
マスクとして用いて、ｐ型不純物イオンとしてボロンイ
オン（Ｂ+ ）がシリコン基板１に注入される。このレト
ログレードウェルを構成するための第１回目のイオン注
入は、注入エネルギ３０〜７０ｋｅＶ、ドーズ量１．０
×１０1 3 〜１．０×１０1 4 ｃｍ- 2 で行なわれる。
これにより、Ｖｓｓ領域の分離酸化膜２ａの下面近傍に
のみ、第１のｐ型不純物濃度ピーク６１（不純物濃度は
〜１０1 7 ｃｍ- 3 程度）を有する不純物領域が形成さ
れる。
下敷酸化膜２０を熱酸化することにより、第１の厚さを
有する５００Å〜１５００Åの厚さの分離酸化膜２ａが
形成される。その後、窒化膜４とポリシリコン膜３とを
マスクとして用いて、ｐ型不純物イオンとしてボロンイ
オン（Ｂ+ ）がシリコン基板１に注入される。このレト
ログレードウェルを構成するための第１回目のイオン注
入は、注入エネルギ３０〜７０ｋｅＶ、ドーズ量１．０
×１０1 3 〜１．０×１０1 4 ｃｍ- 2 で行なわれる。
これにより、Ｖｓｓ領域の分離酸化膜２ａの下面近傍に
のみ、第１のｐ型不純物濃度ピーク６１（不純物濃度は
〜１０1 7 ｃｍ- 3 程度）を有する不純物領域が形成さ
れる。
【０１３７】次に、図６７を参照して、レジスト膜７を
シリコン基板１の全面に塗布し、フォトリソグラフィ技
術ととを用いて、レジスト膜７をＶｓｓ領域、およびＶ
ｂｂ領域の素子形成領域にのみ残す。さらに、このレジ
スト膜７をマスクとして、反応性イオンエッチング技術
により、Ｖｂｂ領域の素子分離領域の窒化膜４とポリシ
リコン膜３とを選択的に除去する。
シリコン基板１の全面に塗布し、フォトリソグラフィ技
術ととを用いて、レジスト膜７をＶｓｓ領域、およびＶ
ｂｂ領域の素子形成領域にのみ残す。さらに、このレジ
スト膜７をマスクとして、反応性イオンエッチング技術
により、Ｖｂｂ領域の素子分離領域の窒化膜４とポリシ
リコン膜３とを選択的に除去する。
【０１３８】図６８を参照して、レジスト膜７を除去し
た後、窒化膜４をマスクとして分離酸化膜２ａおよび下
敷酸化膜２０をさらに熱酸化する。これにより、Ｖｂｂ
領域にある酸化膜２０は第１の厚さを有する５００Å〜
１５００Åの厚さの分離酸化膜２ａが形成される。また
このときＶｓｓ領域の分離酸化膜２ａもさらに熱酸化さ
れて、第１の厚さよりも厚い第２の膜厚である１０００
Å〜２０００Åの厚さを有する分離酸化膜２となる。
た後、窒化膜４をマスクとして分離酸化膜２ａおよび下
敷酸化膜２０をさらに熱酸化する。これにより、Ｖｂｂ
領域にある酸化膜２０は第１の厚さを有する５００Å〜
１５００Åの厚さの分離酸化膜２ａが形成される。また
このときＶｓｓ領域の分離酸化膜２ａもさらに熱酸化さ
れて、第１の厚さよりも厚い第２の膜厚である１０００
Å〜２０００Åの厚さを有する分離酸化膜２となる。
【０１３９】その後、窒化膜４とポリシリコン膜３およ
びＶｓｓ領域の分離酸化膜２をマスクとして、ｐ型不純
物イオンとしてボロンイオン（Ｂ+ ）がシリコン基板１
に注入される。このイオン注入は、注入エネルギ３０〜
７０ｋｅＶ、ドーズ量 １．０×１０1 3 〜１．０×１
０1 4 ｃｍ- 2 で行なわれる。これにより、Ｖｂｂ領域
の分離酸化膜２ａ直下の領域のみに素子分離用イオン注
入層７１を形成する。さらに、図６９を参照して、Ｖｂ
ｂ領域、および、Ｖｓｓ領域に、最終所定膜厚の分離酸
化膜３０および３１を形成するために、第３回目の熱酸
化を追加する。このとき、Ｖｓｓ領域の分離酸化膜３０
は、Ｖｂｂ領域の分離酸化膜３１よりも厚く仕上がって
いる。
びＶｓｓ領域の分離酸化膜２をマスクとして、ｐ型不純
物イオンとしてボロンイオン（Ｂ+ ）がシリコン基板１
に注入される。このイオン注入は、注入エネルギ３０〜
７０ｋｅＶ、ドーズ量 １．０×１０1 3 〜１．０×１
０1 4 ｃｍ- 2 で行なわれる。これにより、Ｖｂｂ領域
の分離酸化膜２ａ直下の領域のみに素子分離用イオン注
入層７１を形成する。さらに、図６９を参照して、Ｖｂ
ｂ領域、および、Ｖｓｓ領域に、最終所定膜厚の分離酸
化膜３０および３１を形成するために、第３回目の熱酸
化を追加する。このとき、Ｖｓｓ領域の分離酸化膜３０
は、Ｖｂｂ領域の分離酸化膜３１よりも厚く仕上がって
いる。
【０１４０】図７０を参照して、窒化膜４とポリシリコ
ン膜３とが除去される。再びボロンイオンがシリコン基
板１に２回にわたり注入される。１回目のイオン注入
は、注入エネルギ５００〜７００ｋｅＶ、ドーズ量１．
０×１０1 3 ×１．０×１０1 4 ｃｍ- 2 で行なわれ
る。これにより、Ｖｓｓ領域、Ｖｂｂ領域の活性領域お
よび素子分離領域にいたるまで、シリコン基板１の深い
領域に第２のｐ型不純物濃度ピーク６２（不純物濃度は
〜１０1 8 ｃｍ- 3 程度）を有する不純物領域が形成さ
れる。
ン膜３とが除去される。再びボロンイオンがシリコン基
板１に２回にわたり注入される。１回目のイオン注入
は、注入エネルギ５００〜７００ｋｅＶ、ドーズ量１．
０×１０1 3 ×１．０×１０1 4 ｃｍ- 2 で行なわれ
る。これにより、Ｖｓｓ領域、Ｖｂｂ領域の活性領域お
よび素子分離領域にいたるまで、シリコン基板１の深い
領域に第２のｐ型不純物濃度ピーク６２（不純物濃度は
〜１０1 8 ｃｍ- 3 程度）を有する不純物領域が形成さ
れる。
【０１４１】さらに、ボロンイオンが分離酸化膜３０お
よび分離酸化膜３１をマスクとして用いてシリコン基板
１に注入される。このイオン注入は注入エネルギ１５〜
７０ｋｅＶ、ドーズ量１．０×１０1 2 〜１．０×１０
1 3 ｃｍ- 2 で行なわれる。これにより、Ｖｂｂ領域の
活性領域およびＶｓｓ領域の活性領域の表面近傍のみに
第３のｐ型不純物濃度ピーク６３（不純物濃度は〜１０
1 7 ｃｍ- 3 程度）を有する不純物領域が形成される。
よび分離酸化膜３１をマスクとして用いてシリコン基板
１に注入される。このイオン注入は注入エネルギ１５〜
７０ｋｅＶ、ドーズ量１．０×１０1 2 〜１．０×１０
1 3 ｃｍ- 2 で行なわれる。これにより、Ｖｂｂ領域の
活性領域およびＶｓｓ領域の活性領域の表面近傍のみに
第３のｐ型不純物濃度ピーク６３（不純物濃度は〜１０
1 7 ｃｍ- 3 程度）を有する不純物領域が形成される。
【０１４２】以上により、ｎチャネル領域の形成が完成
する。次に、この発明の第６の実施例について説明す
る。
する。次に、この発明の第６の実施例について説明す
る。
【０１４３】第６の実施例における半導体装置は、第１
の不純物濃度ピークと第２の不純物濃度ピークの間に素
子分離領域から素子形成領域に至るまで第４の不純物濃
度ピークが設けられたものである。
の不純物濃度ピークと第２の不純物濃度ピークの間に素
子分離領域から素子形成領域に至るまで第４の不純物濃
度ピークが設けられたものである。
【０１４４】この実施例は、基本的には第２の実施例に
おいて説明した図４２〜図４７と同様の製造工程であ
る。よって、ここでは第４の不純物濃度ピークの製造工
程のみについて説明する。図７１は、ｐウェル６の領域
のみの部分断面図である。第１のｐ型不純物濃度ピーク
６１が形成された後、再びボロンイオンがシリコン基板
１に注入される。このイオンは、注入エネルギ９０ｋｅ
Ｖ〜３６０ｋｅＶ、ドーズ量１．０×１０1 2 〜１．０
×１０1 3 ｃｍ- 2 で行なわれる。これにより、素子分
離領域から素子形成領域に至るまでシリコン基板１の第
２のｐ型不純物濃度ピーク６２よりも浅い領域に、第４
のｐ型不純物濃度ピーク６４（不純物濃度は〜１．０×
１０1 7 ｃｍ- 3 程度）を有する不純物領域が形成され
る。その後第４の実施例と同様の工程を経ることによ
り、図７２に示すｐウェル６内にｎチャネルＭＯＳトラ
ンジスタ６０が形成された半導体装置が完成する。な
お、ｎウェルの形成およびこのｎウェル領域内にｐチャ
ネルＭＯＳトランジスタを形成する工程は第４の実施例
と同様にして形成することができる。またＣＭＯＳ型半
導体装置を形成する場合も、第５の実施例と同様にする
ことにより、図７３に示すようにｐウェルおよびｎウェ
ルを形成することが可能となる。
おいて説明した図４２〜図４７と同様の製造工程であ
る。よって、ここでは第４の不純物濃度ピークの製造工
程のみについて説明する。図７１は、ｐウェル６の領域
のみの部分断面図である。第１のｐ型不純物濃度ピーク
６１が形成された後、再びボロンイオンがシリコン基板
１に注入される。このイオンは、注入エネルギ９０ｋｅ
Ｖ〜３６０ｋｅＶ、ドーズ量１．０×１０1 2 〜１．０
×１０1 3 ｃｍ- 2 で行なわれる。これにより、素子分
離領域から素子形成領域に至るまでシリコン基板１の第
２のｐ型不純物濃度ピーク６２よりも浅い領域に、第４
のｐ型不純物濃度ピーク６４（不純物濃度は〜１．０×
１０1 7 ｃｍ- 3 程度）を有する不純物領域が形成され
る。その後第４の実施例と同様の工程を経ることによ
り、図７２に示すｐウェル６内にｎチャネルＭＯＳトラ
ンジスタ６０が形成された半導体装置が完成する。な
お、ｎウェルの形成およびこのｎウェル領域内にｐチャ
ネルＭＯＳトランジスタを形成する工程は第４の実施例
と同様にして形成することができる。またＣＭＯＳ型半
導体装置を形成する場合も、第５の実施例と同様にする
ことにより、図７３に示すようにｐウェルおよびｎウェ
ルを形成することが可能となる。
【０１４５】さらに第５の実施例において説明した構造
によっても図７４に示すように第２のｐ型不純物濃度ピ
ーク６２よりも浅い領域に第４のｐ型不純物濃度ピーク
６４を形成することが可能である。
によっても図７４に示すように第２のｐ型不純物濃度ピ
ーク６２よりも浅い領域に第４のｐ型不純物濃度ピーク
６４を形成することが可能である。
【０１４６】以上のように、第４の不純物濃度ピークを
設けることにより、分離酸化膜の直下の領域においては
第１の不純物濃度ピークとともにチャネルストップを形
成する。また素子形成領域においては、パンチスルー体
制向上のためのパンチスルー防止の役目を果たしてい
る。
設けることにより、分離酸化膜の直下の領域においては
第１の不純物濃度ピークとともにチャネルストップを形
成する。また素子形成領域においては、パンチスルー体
制向上のためのパンチスルー防止の役目を果たしてい
る。
【０１４７】
【発明の効果】以上、この発明の１つの局面に従った半
導体装置によれば、素子分離領域内で分離絶縁膜の下面
近傍のみに第１の不純物濃度ピークが存在する。そのた
め、第１の不純物濃度ピークは、素子形成領域内に形成
されない。したがって、この発明のレトログレードウェ
ル構造によれば、そのウェル領域内に形成される電界効
果トランジスタの基板バイアス効果の増大が抑制され
る。これにより、本発明のレトログレードウェル構造に
おいては、小さい基板効果定数を得ることができ、レト
ログレードウェル構造を採用した半導体装置の高速性が
確保され、誤動作が低減され得る。
導体装置によれば、素子分離領域内で分離絶縁膜の下面
近傍のみに第１の不純物濃度ピークが存在する。そのた
め、第１の不純物濃度ピークは、素子形成領域内に形成
されない。したがって、この発明のレトログレードウェ
ル構造によれば、そのウェル領域内に形成される電界効
果トランジスタの基板バイアス効果の増大が抑制され
る。これにより、本発明のレトログレードウェル構造に
おいては、小さい基板効果定数を得ることができ、レト
ログレードウェル構造を採用した半導体装置の高速性が
確保され、誤動作が低減され得る。
【０１４８】次に、この発明の１つの局面に従った半導
体装置の製造方法によれば、窒化膜とポリシリコン膜と
をマスクとしてイオンが所定のエネルギで注入されると
第１の不純物濃度ピークは分離酸化膜の下面近傍のみに
存在する。したがって、第１の不純物濃度ピークは素子
形成領域内に形成されない。したがって、この発明のレ
トログレードウェル構造によれば、そのウェル領域内に
形成される電界効果トランジスタの基板バイアス効果の
増大が抑制される。これにより、本発明のレトログレー
ドウェル構造においては、小さい基板効果定数を得るこ
とができ、レトログレードウェル構造を採用した半導体
装置の高速性が確保され、誤動作が低減され得る。
体装置の製造方法によれば、窒化膜とポリシリコン膜と
をマスクとしてイオンが所定のエネルギで注入されると
第１の不純物濃度ピークは分離酸化膜の下面近傍のみに
存在する。したがって、第１の不純物濃度ピークは素子
形成領域内に形成されない。したがって、この発明のレ
トログレードウェル構造によれば、そのウェル領域内に
形成される電界効果トランジスタの基板バイアス効果の
増大が抑制される。これにより、本発明のレトログレー
ドウェル構造においては、小さい基板効果定数を得るこ
とができ、レトログレードウェル構造を採用した半導体
装置の高速性が確保され、誤動作が低減され得る。
【０１４９】次に、この発明の他の局面に従った半導体
装置の製造方法によれば、分離酸化膜の下面近傍に第１
の不純物濃度ピークと素子形成領域の表面近傍に第３の
不純物濃度ピークが同時に形成される。したがって、第
１の実施例における製造方法よりも製造工程を短縮する
ことができ、かつ、第１の不純物濃度ピークは素子形成
領域内に形成されない。したがって、この発明のレトロ
グレードウェル構造によれば、そのウェル領域内に形成
される電界トランジスタの基板バイアス効果の増大が抑
制される。これにより、本発明のレトログレードウェル
構造においては、小さい基板効果定数を得ることがで
き、レトログレードウェル構造を採用した半導体装置の
高速性が確保され、誤動作が低減される。
装置の製造方法によれば、分離酸化膜の下面近傍に第１
の不純物濃度ピークと素子形成領域の表面近傍に第３の
不純物濃度ピークが同時に形成される。したがって、第
１の実施例における製造方法よりも製造工程を短縮する
ことができ、かつ、第１の不純物濃度ピークは素子形成
領域内に形成されない。したがって、この発明のレトロ
グレードウェル構造によれば、そのウェル領域内に形成
される電界トランジスタの基板バイアス効果の増大が抑
制される。これにより、本発明のレトログレードウェル
構造においては、小さい基板効果定数を得ることがで
き、レトログレードウェル構造を採用した半導体装置の
高速性が確保され、誤動作が低減される。
【０１５０】次に、この発明のさらに他の局面に従った
半導体装置の製造方法によれば、分離酸化膜を形成した
後第１導電型の不純物を注入し、さらに第２導電型の不
純物を所定エネルギで注入する。これにより、素子形成
領域内の第１の不純物領域を相殺する。そのため、第１
の不純物濃度ピークは素子形成領域内に形成されない。
したがって、この発明のレトログレードウェル構造によ
れば、そのウェル内に形成される電界効果トランジスタ
の基板バイアス効果の増大が抑制される。これにより、
本発明のレトログレードウェル構造においては、小さい
基板効果定数を得ることができ、レトログレードウェル
構造を採用した半導体装置の高速性が確保され、誤動作
が低減され得る。
半導体装置の製造方法によれば、分離酸化膜を形成した
後第１導電型の不純物を注入し、さらに第２導電型の不
純物を所定エネルギで注入する。これにより、素子形成
領域内の第１の不純物領域を相殺する。そのため、第１
の不純物濃度ピークは素子形成領域内に形成されない。
したがって、この発明のレトログレードウェル構造によ
れば、そのウェル内に形成される電界効果トランジスタ
の基板バイアス効果の増大が抑制される。これにより、
本発明のレトログレードウェル構造においては、小さい
基板効果定数を得ることができ、レトログレードウェル
構造を採用した半導体装置の高速性が確保され、誤動作
が低減され得る。
【０１５１】次に、この発明のさらに他の局面に従った
半導体装置の製造方法によれば、第１の厚さを有する第
１の分離絶縁膜を形成する。その後この第１の分離絶縁
膜を第１の厚さよりも厚い第２の厚さを有する第２の分
離絶縁膜とする。
半導体装置の製造方法によれば、第１の厚さを有する第
１の分離絶縁膜を形成する。その後この第１の分離絶縁
膜を第１の厚さよりも厚い第２の厚さを有する第２の分
離絶縁膜とする。
【０１５２】これにより、分離酸化膜の成長による分離
酸化膜のエッジ部分における半導体基板の歪みを防止す
ることができる。さらに、第１の不純物濃度ピークは、
素子形成領域内に形成されない。したがって、この発明
のレトログレードウェル構造によれば、そのウェル領域
内に形成される電界効果トランジスタの基板バイアス効
果の増大が抑制される。これにより、本発明のレトログ
レードウェル構造においては、小さい基板効果定数を得
ることができ、レトログレードウェル構造を採用した半
導体装置の高速性が確保され、誤動作が低減され得る。
酸化膜のエッジ部分における半導体基板の歪みを防止す
ることができる。さらに、第１の不純物濃度ピークは、
素子形成領域内に形成されない。したがって、この発明
のレトログレードウェル構造によれば、そのウェル領域
内に形成される電界効果トランジスタの基板バイアス効
果の増大が抑制される。これにより、本発明のレトログ
レードウェル構造においては、小さい基板効果定数を得
ることができ、レトログレードウェル構造を採用した半
導体装置の高速性が確保され、誤動作が低減され得る。
【図１】この発明の第１の実施例によるＣＭＯＳ型半導
体装置の構造を示す部分断面図である。
体装置の構造を示す部分断面図である。
【図２】この発明の第１の実施例によるｐウェルの形成
方法において第１工程を示す部分断面図である。
方法において第１工程を示す部分断面図である。
【図３】この発明の第１の実施例によるｐウェルの形成
方法において第２工程を示す部分断面図である。
方法において第２工程を示す部分断面図である。
【図４】この発明の第１の実施例によるｐウェルの形成
方法において第３工程を示す部分断面図である。
方法において第３工程を示す部分断面図である。
【図５】この発明の第１の実施例によるｐウェルの形成
方法において第４工程を示す部分断面図である。
方法において第４工程を示す部分断面図である。
【図６】この発明の第１の実施例によるｐウェルの形成
方法において第５工程を示す部分断面図である。
方法において第５工程を示す部分断面図である。
【図７】この発明の第１の実施例によるｐウェルの形成
方法において第６工程を示す部分断面図である。
方法において第６工程を示す部分断面図である。
【図８】この発明の第１の実施例によるｐウェルの構造
と深さ方向の不純物濃度との関係を示す図である。
と深さ方向の不純物濃度との関係を示す図である。
【図９】この発明の第１の実施例によるｎウェルの形成
方法において第１工程を示す部分断面図である。
方法において第１工程を示す部分断面図である。
【図１０】この発明の第１の実施例によるｎウェルの形
成方法において第２工程を示す部分断面図である。
成方法において第２工程を示す部分断面図である。
【図１１】この発明の第１の実施例によるｎウェルの形
成方法において第３工程を示す部分断面図である。
成方法において第３工程を示す部分断面図である。
【図１２】この発明の第１の実施例によるｎウェルの形
成方法において第４工程を示す部分断面図である。
成方法において第４工程を示す部分断面図である。
【図１３】この発明の第１の実施例によるｎウェルの形
成方法において第５工程を示す部分断面図である。
成方法において第５工程を示す部分断面図である。
【図１４】この発明の第１の実施例によるｎウェルの形
成方法において第６工程を示す部分断面図である。
成方法において第６工程を示す部分断面図である。
【図１５】この発明の第１の実施例によるｎウェルの構
造と深さ方向の不純物濃度分布との関係を示す図であ
る。
造と深さ方向の不純物濃度分布との関係を示す図であ
る。
【図１６】この発明の第２の実施例によるｐウェルの形
成方法において第１工程を示す部分断面図である。
成方法において第１工程を示す部分断面図である。
【図１７】この発明の第２の実施例によるｐウェルの形
成方法において第２工程を示す部分断面図である。
成方法において第２工程を示す部分断面図である。
【図１８】この発明の第２の実施例によるｐウェルの形
成方法において第３工程を示す部分断面図である。
成方法において第３工程を示す部分断面図である。
【図１９】この発明の第２の実施例によるｐウェルの形
成方法において第４工程を示す部分断面図である。
成方法において第４工程を示す部分断面図である。
【図２０】この発明の第２の実施例によるｐウェルの形
成方法において第５工程を示す部分断面図である。
成方法において第５工程を示す部分断面図である。
【図２１】この発明の第２の実施例によるｎウェルの形
成方法において第１工程を示す部分断面図である。
成方法において第１工程を示す部分断面図である。
【図２２】この発明の第２の実施例によるｎウェルの形
成方法において第２工程を示す部分断面図である。
成方法において第２工程を示す部分断面図である。
【図２３】この発明の第２の実施例によるｎウェルの形
成方法において第３工程を示す部分断面図である。
成方法において第３工程を示す部分断面図である。
【図２４】この発明の第２の実施例によるｎウェルの形
成方法において第４工程を示す部分断面図である。
成方法において第４工程を示す部分断面図である。
【図２５】この発明の第２の実施例によるｎウェルの形
成方法において第５工程を示す部分断面図である。
成方法において第５工程を示す部分断面図である。
【図２６】この発明の第２の実施例によるｎウェルの形
成方法において第６工程を示す部分断面図である。
成方法において第６工程を示す部分断面図である。
【図２７】この発明の第３の実施例によるｐウェルの形
成方法において第１工程を示す部分断面図である。
成方法において第１工程を示す部分断面図である。
【図２８】この発明の第３の実施例によるｐウェルの形
成方法において第２工程を示す部分断面図である。
成方法において第２工程を示す部分断面図である。
【図２９】この発明の第３の実施例によるｐウェルの形
成方法において第３工程を示す部分断面図である。
成方法において第３工程を示す部分断面図である。
【図３０】この発明の第３の実施例によるｐウェルの形
成方法において第４工程を示す部分断面図である。
成方法において第４工程を示す部分断面図である。
【図３１】この発明の第３の実施例によるｐウェルの形
成方法において第５工程を示す部分断面図である。
成方法において第５工程を示す部分断面図である。
【図３２】この発明の第３の実施例によるｐウェルの形
成方法において第６工程を示す部分断面図である。
成方法において第６工程を示す部分断面図である。
【図３３】この発明の第３の実施例によるｐウェルの形
成方法において第７工程を示す部分断面図である。
成方法において第７工程を示す部分断面図である。
【図３４】この発明の第３の実施例によるｎウェルの形
成方法において第１工程を示す部分断面図である。
成方法において第１工程を示す部分断面図である。
【図３５】この発明の第３の実施例によるｎウェルの形
成方法において第２工程を示す部分断面図である。
成方法において第２工程を示す部分断面図である。
【図３６】この発明の第３の実施例によるｎウェルの形
成方法において第３工程を示す部分断面図である。
成方法において第３工程を示す部分断面図である。
【図３７】この発明の第３の実施例によるｎウェルの形
成方法において第４工程を示す部分断面図である。
成方法において第４工程を示す部分断面図である。
【図３８】この発明の第３の実施例によるｎウェルの形
成方法において第５工程を示す部分断面図である。
成方法において第５工程を示す部分断面図である。
【図３９】この発明の第３の実施例によるｎウェルの形
成方法において第６工程を示す部分断面図である。
成方法において第６工程を示す部分断面図である。
【図４０】この発明の第３の実施例によるｎウェルの形
成方法において第７工程を示す部分断面図である。
成方法において第７工程を示す部分断面図である。
【図４１】この発明の第３の実施例によるｎウェルの形
成方法において第８工程を示す部分断面図である。
成方法において第８工程を示す部分断面図である。
【図４２】この発明の第４の実施例によるｐウェルの形
成方法において第１工程を示す部分断面図である。
成方法において第１工程を示す部分断面図である。
【図４３】この発明の第４の実施例によるｐウェルの形
成方法において第２工程を示す部分断面図である。
成方法において第２工程を示す部分断面図である。
【図４４】この発明の第４の実施例によるｐウェルの形
成方法において第３工程を示す部分断面図である。
成方法において第３工程を示す部分断面図である。
【図４５】この発明の第４の実施例によるｐウェルの形
成方法において第４工程を示す部分断面図である。
成方法において第４工程を示す部分断面図である。
【図４６】この発明の第４の実施例によるｐウェルの形
成方法において第５工程を示す部分断面図である。
成方法において第５工程を示す部分断面図である。
【図４７】この発明の第４の実施例によるｐウェルの形
成方法において第６工程を示す部分断面図である。
成方法において第６工程を示す部分断面図である。
【図４８】この発明の第４の実施例によるｐウェルの形
成方法において第７工程を示す部分断面図である。
成方法において第７工程を示す部分断面図である。
【図４９】この発明の第４の実施例によるｎウェルの形
成方法において第１工程を示す部分断面図である。
成方法において第１工程を示す部分断面図である。
【図５０】この発明の第４の実施例によるｎウェルの形
成方法において第２工程を示す部分断面図である。
成方法において第２工程を示す部分断面図である。
【図５１】この発明の第４の実施例によるｎウェルの形
成方法において第３工程を示す部分断面図である。
成方法において第３工程を示す部分断面図である。
【図５２】この発明の第４の実施例によるｎウェルの形
成方法において第４工程を示す部分断面図である。
成方法において第４工程を示す部分断面図である。
【図５３】この発明の第４の実施例によるｎウェルの形
成方法において第５工程を示す部分断面図である。
成方法において第５工程を示す部分断面図である。
【図５４】この発明の第４の実施例によるｎウェルの形
成方法において第６工程を示す部分断面図である。
成方法において第６工程を示す部分断面図である。
【図５５】この発明の第４の実施例によるｎウェルの形
成方法において第７工程を示す部分断面図である。
成方法において第７工程を示す部分断面図である。
【図５６】この発明の第４の実施例によるＣＭＯＳ型半
導体装置の製造方法において第１工程を示す部分断面図
である。
導体装置の製造方法において第１工程を示す部分断面図
である。
【図５７】この発明の第４の実施例によるＣＭＯＳ型半
導体装置の製造方法において第２工程を示す部分断面図
である。
導体装置の製造方法において第２工程を示す部分断面図
である。
【図５８】この発明の第４の実施例によるＣＭＯＳ型半
導体装置の製造方法において第３工程を示す部分断面図
である。
導体装置の製造方法において第３工程を示す部分断面図
である。
【図５９】この発明の第４の実施例によるＣＭＯＳ型半
導体装置の製造方法において第４工程を示す部分断面図
である。
導体装置の製造方法において第４工程を示す部分断面図
である。
【図６０】この発明の第４の実施例によるＣＭＯＳ型半
導体装置の製造方法において第５工程を示す部分断面図
である。
導体装置の製造方法において第５工程を示す部分断面図
である。
【図６１】この発明の第４の実施例によるＣＭＯＳ型半
導体装置の製造方法において第６工程を示す部分断面図
である。
導体装置の製造方法において第６工程を示す部分断面図
である。
【図６２】この発明の第４の実施例によるＣＭＯＳ型半
導体装置の製造方法において第７工程を示す部分断面図
である。
導体装置の製造方法において第７工程を示す部分断面図
である。
【図６３】この発明の第４の実施例によるＣＭＯＳ型半
導体装置の製造方法において第８工程を示す部分断面図
である。
導体装置の製造方法において第８工程を示す部分断面図
である。
【図６４】この発明の第４の実施例によるＣＭＯＳ型半
導体装置の製造方法において第９工程を示す部分断面図
である。
導体装置の製造方法において第９工程を示す部分断面図
である。
【図６５】この発明の第５の実施例による半導体装置の
製造方法において第１工程を示す部分断面図である。
製造方法において第１工程を示す部分断面図である。
【図６６】この発明の第５の実施例による半導体装置の
製造方法において第２工程を示す部分断面図である。
製造方法において第２工程を示す部分断面図である。
【図６７】この発明の第５の実施例による半導体装置の
製造方法において第３工程を示す部分断面図である。
製造方法において第３工程を示す部分断面図である。
【図６８】この発明の第５の実施例による半導体装置の
製造方法において第４工程を示す部分断面図である。
製造方法において第４工程を示す部分断面図である。
【図６９】この発明の第５の実施例による半導体装置の
製造方法において第５工程を示す部分断面図である。
製造方法において第５工程を示す部分断面図である。
【図７０】この発明の第５の実施例による半導体装置の
製造方法において第６工程を示す部分断面図である。
製造方法において第６工程を示す部分断面図である。
【図７１】この発明の第６の実施例によるｐウェルの形
成方法における特徴部を示す部分断面図である。
成方法における特徴部を示す部分断面図である。
【図７２】この発明の第６の実施例によるｐウェルに形
成されたｎチャネルＭＯＳ型電界効果トランジスタの構
造を示す部分断面図である。
成されたｎチャネルＭＯＳ型電界効果トランジスタの構
造を示す部分断面図である。
【図７３】この発明の第６の実施例によるＣＭＯＳ型半
導体装置の形成方法における特徴部分を示す部分断面図
である。
導体装置の形成方法における特徴部分を示す部分断面図
である。
【図７４】この発明の第６の実施例による半導体装置の
第２の特徴部分を示す部分断面図である。
第２の特徴部分を示す部分断面図である。
【図７５】従来のＣＭＯＳ型半導体装置の構造を示す部
分断面図である。
分断面図である。
【図７６】従来のＣＭＯＳ型半導体装置に形成された寄
生サイリスタの一例を模式的に示す部分断面図である。
生サイリスタの一例を模式的に示す部分断面図である。
【図７７】従来のｐウェルの形成方法において第１工程
を示す部分断面図である。
を示す部分断面図である。
【図７８】従来のｐウェルの形成方法において第２工程
を示す部分断面図である。
を示す部分断面図である。
【図７９】従来のｐウェルの形成方法において第３工程
を示す部分断面図である。
を示す部分断面図である。
【図８０】従来のｐウェルの形成方法において第４工程
を示す部分断面図である。
を示す部分断面図である。
【図８１】従来のｐウェルの形成方法において第５工程
を示す部分断面図である。
を示す部分断面図である。
【図８２】従来のｐウェルの形成方法において第６工程
を示す部分断面図である。
を示す部分断面図である。
【図８３】従来のｐウェルの構造と深さ方向の不純物濃
度との関係を示す図である。
度との関係を示す図である。
【図８４】しきい値電圧と基板バイアス電圧との関係を
示すグラフである。
示すグラフである。
【図８５】基板バイアス効果の増大による影響を説明す
るために用いられるＤＲＡＭのメモリセルを示す等価回
路図である。
るために用いられるＤＲＡＭのメモリセルを示す等価回
路図である。
【図８６】基板バイアス効果の増大による影響を説明す
るために用いられるｎチャネルＭＯＳインバータを示す
等価回路図である。
るために用いられるｎチャネルＭＯＳインバータを示す
等価回路図である。
１ ｐ型シリコン基板 ２ 分離酸化膜 ５ ｎウェル ６ ｐウェル ５１，５２，５３ａ ｎ型不純物濃度ピーク ５３ｂ，６１，６２，６３ ｐ型不純物濃度ピーク
フロントページの続き (56)参考文献 特開 平２−305437（ＪＰ，Ａ) 特開 平３−99464（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/088
Claims (5)
- 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面で素子形成領域を分離するよう
に素子分離領域に形成された分離絶縁膜と、 前記半導体基板の主表面内に形成され、前記半導体基板
の主表面から深さ方向に沿って不純物濃度分布を有する
ウェル領域とを備え、 前記不純物濃度分布は、 前記素子分離領域内で前記分離絶縁膜の下面近傍のみに
存在する第１の不純物濃度ピークと、 前記分離絶縁膜の下面から離れ、かつ前記半導体基板の
主表面から離れた位置に前記素子分離領域から前記素子
形成領域まで延在する第２の不純物濃度ピークと、 前記素子形成領域の表面近傍のみに存在する第３の不純
物濃度ピークとを含む、半導体装置。 - 【請求項２】 半導体基板の主表面で素子形成領域を分
離するように素子分離領域に分離絶縁膜を形成する工程
と、 前記半導体基板の主表面の上方から選択的に前記分離絶
縁膜を通じて不純物を前記半導体基板の領域内に導入す
ることにより、前記素子分離領域内で前記分離絶縁膜の
下面近傍のみに第１の不純物濃度ピークが存在するよう
に第１の不純物領域を形成する工程と、 前記半導体基板の主表面の上方から不純物を前記半導体
基板の領域内に導入することにより、前記分離絶縁膜の
下面から離れ、かつ前記半導体基板の主表面から離れた
位置で第２の不純物濃度ピークが前記素子分離領域から
前記素子形成領域まで延在するように第２の不純物領域
を形成する工程と、 前記半導体基板の主表面の上方から不純物を選択的に前
記素子形成領域内に導入することにより、前記素子形成
領域の表面近傍のみに第３の不純物濃度ピークが存在す
るように第３の不純物領域を形成する工程とを備えた、
半導体装置の製造方法。 - 【請求項３】 半導体基板の主表面で素子形成領域を分
離するように素子分離領域に分離絶縁膜を形成する工程
と、 前記半導体基板の主表面の上方から、不純物を前記半導
体基板の領域内に導入することにより、前記分離絶縁膜
の下面近傍に第１の不純物濃度ピークが存在する第１の
不純物領域と、前記素子形成領域の表面近傍に第３の不
純物濃度ピークが存在する第３の不純物領域とを同時に
形成する工程と、 前記半導体基板の主表面の上方から不純物を前記半導体
基板の領域内に導入することにより、前記分離絶縁膜の
下面から離れ、かつ前記半導体基板の主表面から離れた
位置で第２の不純物濃度ピークが前記素子分離領域から
前記素子形成領域まで延在するように第２の不純物領域
を形成する工程とを備えた、半導体装置の製造方法。 - 【請求項４】 半導体基板の主表面で素子形成領域を分
離するように素子分離領域に分離絶縁膜を形成する工程
と、 前記半導体基板の主表面の上方から第１導電型の不純物
を前記半導体基板の領域内に導入することにより、前記
分離絶縁膜の下面近傍の位置で、かつ前記半導体基板の
主表面から離れた第１の位置で第１の不純物濃度ピーク
が前記素子分離領域から素子形成領域まで延在するよう
に第１の不純物領域を形成する工程と、 前記半導体基板の主表面の上方から第１導電型の不純物
を前記半導体基板の領域内に導入することにより、前記
分離絶縁膜の下面から離れ、かつ前記半導体基板の主表
面から離れた前記第１の位置よりも深い第２の位置で第
２の不純物濃度ピークが前記素子分離領域から前記素子
形成領域まで延在するように第２の不純物領域を形成す
る工程と、 前記半導体基板の主表面の上方から第２導電型の不純物
を選択的に前記素子形成領域内に導入することにより、
前記分離絶縁膜の下面近傍のみに前記第１の不純物濃度
ピークが存在するように前記第１の不純物領域を残存さ
せる工程と、 前記半導体基板の主表面の上方から第１導電型の不純物
を選択的に前記素子形成領域内に導入することにより、
前記素子形成領域の表面近傍のみに第３の不純物濃度ピ
ークが存在するように第３の不純物領域を形成する工程
とを備えた、半導体装置の製造方法。 - 【請求項５】 半導体基板の主表面で素子形成領域を分
離するように素子分離領域に第１の厚みを有する第１の
分離絶縁膜を形成する工程と、 前記半導体基板の主表面の上方から選択的に前記第１の
分離絶縁膜を通じて不純物を前記半導体基板の領域内に
導入することにより、前記素子分離領域内で前記分離絶
縁膜の下面近傍にのみ第１の不純物濃度ピークが存在す
るように第１の不純物領域を形成する工程と、 前記第１の分離絶縁膜に処理を施すことにより前記第１
の厚みよりも厚い第２の厚みを有する第２の分離絶縁膜
を形成する工程と、 前記半導体基板の主表面の上方から不純物を前記半導体
基板の領域内に導入することにより、前記分離絶縁膜の
下面から離れ、かつ前記半導体基板の主表面から離れた
位置で第２の不純物濃度ピークが前記素子分離領域から
前記素子形成領域まで延在するように第２の不純物領域
を形成する工程と、 前記半導体基板の主表面の上方から不純物を選択的に前
記素子形成領域内に導入することにより、前記素子形成
領域の表面近傍のみに第３の不純物濃度ピークが存在す
るように第３の不純物領域を形成する工程とを備えた、
半導体装置の製造方法。
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| US6107672A (en) * | 1997-09-04 | 2000-08-22 | Matsushita Electronics Corporation | Semiconductor device having a plurality of buried wells |
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| US7064399B2 (en) * | 2000-09-15 | 2006-06-20 | Texas Instruments Incorporated | Advanced CMOS using super steep retrograde wells |
| KR100489693B1 (ko) * | 2001-02-16 | 2005-05-17 | 인티그런트 테크놀로지즈(주) | 선형성이 향상된 증폭 회로 및 믹서 회로 |
| US6833297B1 (en) * | 2002-10-04 | 2004-12-21 | Advanced Micro Devices, Inc. | Method for reducing drain induced barrier lowering in a memory device |
| US7303949B2 (en) | 2003-10-20 | 2007-12-04 | International Business Machines Corporation | High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture |
| JP4540438B2 (ja) * | 2004-09-27 | 2010-09-08 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP2007073578A (ja) * | 2005-09-05 | 2007-03-22 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US8273617B2 (en) | 2009-09-30 | 2012-09-25 | Suvolta, Inc. | Electronic devices and systems, and methods for making and using the same |
| US8421162B2 (en) | 2009-09-30 | 2013-04-16 | Suvolta, Inc. | Advanced transistors with punch through suppression |
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| US8461875B1 (en) | 2011-02-18 | 2013-06-11 | Suvolta, Inc. | Digital circuits having improved transistors, and methods therefor |
| US8525271B2 (en) | 2011-03-03 | 2013-09-03 | Suvolta, Inc. | Semiconductor structure with improved channel stack and method for fabrication thereof |
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| US8569156B1 (en) | 2011-05-16 | 2013-10-29 | Suvolta, Inc. | Reducing or eliminating pre-amorphization in transistor manufacture |
| US8735987B1 (en) | 2011-06-06 | 2014-05-27 | Suvolta, Inc. | CMOS gate stack structures and processes |
| US8995204B2 (en) | 2011-06-23 | 2015-03-31 | Suvolta, Inc. | Circuit devices and methods having adjustable transistor body bias |
| US8629016B1 (en) | 2011-07-26 | 2014-01-14 | Suvolta, Inc. | Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer |
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| US9406567B1 (en) | 2012-02-28 | 2016-08-02 | Mie Fujitsu Semiconductor Limited | Method for fabricating multiple transistor devices on a substrate with varying threshold voltages |
| US8863064B1 (en) | 2012-03-23 | 2014-10-14 | Suvolta, Inc. | SRAM cell layout structure and devices therefrom |
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| US9112057B1 (en) | 2012-09-18 | 2015-08-18 | Mie Fujitsu Semiconductor Limited | Semiconductor devices with dopant migration suppression and method of fabrication thereof |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4506436A (en) * | 1981-12-21 | 1985-03-26 | International Business Machines Corporation | Method for increasing the radiation resistance of charge storage semiconductor devices |
| FR2577339B1 (fr) * | 1985-02-12 | 1991-05-10 | Eurotechnique Sa | Memoire dynamique en circuit integre |
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| NL8501992A (nl) * | 1985-07-11 | 1987-02-02 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| JP2634163B2 (ja) * | 1987-02-19 | 1997-07-23 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH06105774B2 (ja) * | 1987-11-17 | 1994-12-21 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
| JP2745228B2 (ja) * | 1989-04-05 | 1998-04-28 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH02276274A (ja) * | 1989-04-18 | 1990-11-13 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JP2965783B2 (ja) * | 1991-07-17 | 1999-10-18 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
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