JP6242678B2 - 窒化物半導体素子及びその製造方法 - Google Patents

窒化物半導体素子及びその製造方法 Download PDF

Info

Publication number
JP6242678B2
JP6242678B2 JP2013267517A JP2013267517A JP6242678B2 JP 6242678 B2 JP6242678 B2 JP 6242678B2 JP 2013267517 A JP2013267517 A JP 2013267517A JP 2013267517 A JP2013267517 A JP 2013267517A JP 6242678 B2 JP6242678 B2 JP 6242678B2
Authority
JP
Japan
Prior art keywords
nitride semiconductor
type
semiconductor layer
type nitride
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013267517A
Other languages
English (en)
Other versions
JP2015126016A (ja
Inventor
昭久 寺野
昭久 寺野
朋信 土屋
朋信 土屋
金田　直樹
直樹 金田
三島　友義
友義 三島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Chemical Co Ltd
Original Assignee
Sumitomo Chemical Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Chemical Co Ltd filed Critical Sumitomo Chemical Co Ltd
Priority to JP2013267517A priority Critical patent/JP6242678B2/ja
Priority to US14/582,468 priority patent/US9530858B2/en
Publication of JP2015126016A publication Critical patent/JP2015126016A/ja
Application granted granted Critical
Publication of JP6242678B2 publication Critical patent/JP6242678B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66242—Heterojunction transistors [HBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H01L29/0817—Emitter regions of bipolar transistors of heterojunction bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
    • H01L29/66318—Heterojunction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)
  • Recrystallisation Techniques (AREA)

Description

本発明は、窒化物半導体素子及びその製造方法に関し、詳細にはｎｐｎ型の窒化物半導体からなるバイポーラトランジスタ及びその製造方法に関する。
窒化物半導体を用いたバイポーラトランジスタとして、例えば特許文献１に記載されたヘテロ接合バイポーラトランジスタ（以降、ＨＢＴと略す）が知られている。
同文献に記載されたＨＢＴは、ＳｉＣ基板上に、ＡｌＮバッファ層を介して下からＳｉドープのｎ型ＧａＮサブコレクタ層、Ｓｉドープのｎ型ＧａＮコレクタ層、Ｓｉドープのｎ型ＩｎＧａＮグレーデッド層、Ｍｇドープのｐ型ＩｎＧａＮベース層、及びＳｉドープのｎ型ＧａＮエミッタ層を順次成長したダブルヘテロ構造のエピ基板を用いて、ドライエッチングにより所望形状のｐ型ＩｎＧａＮベース面、及びｎ型ＧａＮサブコレクタ面を露出させた後、それぞれの層に対してエミッタ電極、ベース電極、及びコレクタ電極をそれぞれ設けた構成を成している。コレクタ層とベース層との間にバンドギャップを徐々に変化させた不純物濃度の高いｎ型のＩｎＧａＮグレーデッド層を設けることによって、ヘテロ界面に垂直な方向に対して電子、または正孔が円滑に走行できるようになり、電流利得が上昇することが記載されている。
特開２００３−５９９３８号公報
ｐ型不純物であるＭｇをドープした窒化物半導体をＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）法を用いて成長した直後の前記窒化物半導体の状態は、Ｍｇとともに混入・結合したＨ（水素）の影響によってキャリアが不活性な状態であるため、半導体自体の抵抗は著しく高い。
したがって、一般にはエピ成長後に半導体表面を露出した状態のままＮ２（窒素）等のガス雰囲気中において高温アニールを施して、Ｍｇと結合した水素を半導体中から脱離させてキャリアの活性化（以降、Ｍｇ活性化アニールと略す）を図っている。この時のアニール温度は、一般に５００℃から９００℃の範囲であることが報告されている。
しかし、Ｍｇドープの窒化物半導体上にＳｉドープの窒化物半導体が積層成長されている場合、上記Ｍｇ活性化アニールを実施しても、上層に含まれるｎ型不純物であるＳｉの影響によってＨの脱離が阻害され、Ｍｇドープの窒化物半導体中のキャリアは活性化が困難となる。
特許文献１に記載されたＨＢＴは、最上層のＳｉドープのｎ型ＧａＮエミッタ層まで成長したエピ基板を用いており、ドライエッチングによって所望のｐ型ベース面、及びｎ型コレクタ面を露出させた後に、各層に対するオーミック電極を形成することで作製されたものである。
ｐ型ベース層には、ＧａＮよりもＭｇのキャリア活性化率が高いことが知られているＩｎＧａＮを用いているが、上層にＳｉドープ層が積層成長されているため、エピ成長直後にＭｇ活性化アニールを行っても、上記理由によりＭｇドープＩｎＧａＮベース層中におけるキャリアの活性化は困難である。
また、ドライエッチングによって上記ｐ型ベース層面を露出させた後にＭｇ活性化アニールを行った場合、露出したｐ型ＩｎＧａＮベース層（外部ベース領域）のキャリアは活性化する。
しかしながら、パターン形成されたｎ型エミッタ領域直下のｐ型ＩｎＧａＮベース層（真性ベース領域）は、上記と同様にキャリアの活性化が困難なため、ベース抵抗が高くなる問題がある。
さらに、ドライエッチングによって露出させたＭｇドープのｐ型窒化物半導体の表面は、エッチング時のプラズマ暴露の影響によって著しく損傷する。損傷の影響により、場合によっては表面領域がｐ型ではなくｎ型の導電型を示すまでに劣化するため、ベース電極との良好なオーム性接触が得られなくなる問題がある。
以上のｐ型窒化物半導体に関わる問題から、従来の構造、及び製造方法では良好なトランジスタ特性を備えた窒化物半導体バイポーラトランジスタを提供することが困難な課題がある。
本発明は、上記の事項を鑑みてなされたものであり、良好なトランジスタ特性を備えた窒化物半導体バイポーラトランジスタ、及びバイポーラトランジスタの製造方法を提供することを目的としている。
上記課題を解決するために本発明では、窒化物半導体素子を、基板上に形成された第一のｎ型窒化物半導体層上の所望の領域に形成された第一のｐ型不純物濃度を持つ第一のｐ型窒化物半導体層と、前記第一のｐ型窒化物半導体層上に形成された第二のｐ型不純物濃度を持つ第二のｐ型窒化物半導体層と、前記第二のｐ型窒化物半導体層上の一部の領域に形成された第三のｐ型不純物濃度を持つ第三のｐ型窒化物半導体層と、前記第二のｐ型窒化物半導体層の一部領域内部にｎ型不純物をイオン注入して形成された第二のｎ型窒化物半導体からなる領域と、前記第一のｎ型窒化物半導体層に対してオーミック接続する第一の電極と、前記第三のｐ型窒化物半導体層上の一部にオーミック接続する第二の電極と、前記第二のｎ型窒化物半導体からなる領域の一部にオーミック接続する第三の電極とを備え、前記第一のｐ型窒化物半導体層に添加された第一のｐ型不純物濃度は、前記第二のｐ型窒化物半導体層に添加された第二のｐ型不純物濃度よりも高く、前記第三のｐ型窒化物半導体層に添加された第三のｐ型不純物濃度は、前記第二のｐ型窒化物半導体に添加された第二のｐ型不純物濃度よりも高くなるように構成した。
また、上記課題を解決するために本発明では、前記窒化物半導体素子を、前記第一のｎ型窒化物半導体層に対してオーミック接続する第一の電極に替えて、前記基板の裏面に対してオーミック接続する第一の電極を形成して構成した。
また、上記課題を解決するために本発明では、前記窒化物半導体素子を、前記第二のｐ型窒化物半導体層の一部領域内部に形成された前記第二のｎ型窒化物半導体からなる領域の端部から前記第二の電極との間の最短距離は、少なくとも前記第二の電極から前記第一のｐ型窒化物半導体層までの縦方向の厚さによって表される距離よりも長くして構成した。
また、上記課題を解決するために本発明では、窒化物半導体素子の製造方法において、基板上に第一のｎ型窒化物半導体層をエピタキシャル成長により形成し、前記第一のｎ型窒化物半導体層上に、第一のｐ型不純物濃度を持つ第一のｐ型窒化物半導体層、第二のｐ型不純物濃度を持つ第二のｐ型窒化物半導体層、および第三のｐ型不純物濃度を持つ第三のｐ型窒化物半導体層を順次エピタキシャル成長により形成し、前記基板を第一の温度で熱処理を行い、前記第一乃至第三のｐ型窒化物半導体層を、フォトリソグラフィーを用いたパターニング、ドライエッチングによりベースメサパターンに形成し、前記第三のｐ型窒化物半導体層にドライエッチングによりエミッタ形成領域を開口させ、露出した前記第二のｐ型窒化物半導体層にｎ型不純物をイオン注入して第二のｎ型窒化物半導体からなる領域を形成し、前記基板表面に絶縁膜を形成して、第二の温度で熱処理を行い、前記第一のｎ型窒化物半導体層上、または前記基板裏面に接続する第一の電極、前記第三のｐ型窒化物半導体層上に接続する第二の電極、および前記第二のｎ型窒化物半導体からなる領域の一部に接続する第三の電極をそれぞれ形成するようにした。
本発明の構成によれば、標準的なｐｎエピ構造を有する基板を用いて容易に作製可能であり、さらにｐ型ベース層の劣化を引き起こす要因となるプロセス処理を必要としないため、良好な素子特性を有する窒化物半導体素子、及びその製造方法を提供することができる。
本発明の実施例２の窒化物半導体素子であるＧａＮ基板上に作製したｎｐｎ型のホモ接合バイポーラトランジスタの断面図である。 本発明の実施例２の窒化物半導体素子の作製方法を示す図である。 ＳｉＮ保護膜を形成したｐ型窒化物半導体の高温アニール処理による特性変化について検討した特性線１、特性線２に示すＰｄ電極間の電流（Ｉ）-電圧（Ｖ）特性を示す図（グラフ）である。 本発明の実施例１の窒化物半導体素子であるサファイヤ基板上に作製したｎｐｎ型のホモ接合バイポーラトランジスタの断面図である。 本発明の実施例1の窒化物半導体素子の作製方法を示す図である。 本発明の実施例１の窒化物半導体素子であるサファイヤ基板上に作製したｎｐｎ型のホモ接合バイポーラトランジスタの、特性線３に示すｎ型エミッタ領域／ｐ型ベース層間の順方向・逆方向特性を評価した結果を示す図（グラフ）である。 本発明の実施例１の窒化物半導体素子であるサファイヤ基板上に作製したｎｐｎ型のホモ接合バイポーラトランジスタの、特性線４に示すｎ型エミッタ領域／ｐ型ベース層間の順方向特性を評価した結果を示す図（グラフ）である。 本発明の実施例１の窒化物半導体素子であるサファイヤ基板上に作製したｎｐｎ型のホモ接合バイポーラトランジスタの、特性線５、６に示すガンメルプロットの結果を示す図（グラフ）である。 本発明の実施例１の窒化物半導体素子であるサファイヤ基板上に作製したｎｐｎ型のホモ接合バイポーラトランジスタの静特性（ＩＣ−ＶＣＥ特性）を評価した結果を示す図（グラフ）である。 本発明の実施例３の窒化物半導体素子であるＳｉＣ基板上に作製したｎｐｎ型のヘテロ接合バイポーラトランジスタの断面図である。 本発明の実施例４の窒化物半導体素子であるｎ型ＧａＮ基板上に作製したｎｐｎ型のヘテロ接合バイポーラトランジスタの断面図である。
発明が解決しようとする課題の欄に記載した通り、エピ成長直後のＭｇドープｐ型窒化物半導体は、Ｈ（水素）の影響によってキャリアが不活性な状態であるため、最初にＭｇドープｐ型窒化物半導体の表面を露出した状態で、５００℃〜９００℃の範囲でＭｇ活性化アニールを行って、半導体中に含まれるＨを適度に脱離させる必要がある。
上記Ｍｇ活性化アニール温度について、その最適値、すなわちｐ型窒化物半導体の抵抗が最も低くなるアニール温度は、半導体材料の種類や、使用するプロセス設備によっても異なるため、上記のような温度範囲が生じたものと推測される。
本発明者らが所有する設備を用いた検討によれば、ＭｇドープＧａＮの場合は６００℃、ＭｇドープＩｎＧａＮの場合は８００℃が最適温度であり、これより温度が低くても高くても各半導体の抵抗は増加傾向にあった。
また、ｐ型窒化物半導体は、同半導体表面に対するドライエッチング時のプラズマ暴露の影響によって半導体表面が劣化し、電極との良好なオーム性接触が困難になる問題もある。
そこで本発明者らは、ｐ型窒化物半導体に対するオーミック電極の良好なオーミック接続を維持しながら、ｐ型窒化物半導体のキャリアを良好に活性化できるバイポーラトランジスタの構造について鋭意検討した。
その結果、下層側にｎ型窒化物半導体（コレクタ相当）を設け、その上層側、かつエピ層の最表面となる領域にｐ型窒化物半導体（ベース相当）を設けた、いわゆるｐｎエピ構造を用いて、最表面のp型窒化物半導体内部の一部にｎ型窒化物半導体からなる領域（エミッタ相当）を形成できれば、バイポーラトランジスタ構造を構築できると推測した。
前記p型窒化物半導体内部の一部に形成するｎ型窒化物半導体からなる領域の作製方法としては、イオン注入法が適していると判断した。
窒化物半導体へのイオン注入に関して、例えば、ＡｌＧａＮ／ＧａＮ ＨＥＭＴ構造において、ソース・ドレイン電極形成領域にＳｉイオンを注入して、２ＤＥＧとの接触抵抗を低減する技術は、すでに周知の通りである。
ｎ型の不純物であるＳｉをイオン注入した後、キャリアを活性化させるためには、低くても１０５０℃以上、好ましくは１１００℃以上の高温アニール処理が必要である。１０５０℃以上の温度は、窒化物半導体の結晶成長温度と同等、もしくはそれ以上であるため、半導体表面を露出したままアニールすると、半導体結晶自体が劣化する。したがって、イオン注入後の活性化アニールに際しては、通常、基板表面全面を絶縁膜で保護するのが一般的である。
しかしながら、これまで保護膜を形成したｐ型窒化物半導体に対して、１１００℃もの高温アニールを施した後の、ｐ型窒化物半導体の電気的特性に関する報告、並びに知見はあまり明らかにはなっていなかった。
そこで本発明者らは、表面に保護膜を形成した状態のｐ型窒化物半導体の耐熱性、特に電極とのオーム性、及び半導体の抵抗の変化の有無を明確化するべく、以下のような実験サンプルを作製し評価した。
実験には、サファイヤ基板上に膜厚が３０００ｎｍのアンドープのＧａＮバッファ層を介して、Ｍｇドープ（不純物濃度は５×１０１７ｃｍ−３、膜厚は３０００ｎｍ）のｐ型ＧａＮ層、そして高Ｍｇドープ（不純物濃度は２×１０20ｃｍ−３、膜厚は２０ｎｍ）のｐ型ＧａＮ層を順次エピタキシャル成長したエピ基板を用いた。
前記エピ基板を所望のサイズに壁開して２つのサンプルを準備し、まず双方のサンプルに対して表面を露出した状態で通常のＭｇ活性化アニール（アニール条件：６００℃、３０分）を行う。
この後、片方のサンプルに対して、表面に膜厚５０ｎｍのＳｉＮからなる保護膜を形成した後、イオン注入後の活性化アニールに相当する１１００℃、１０分間のアニール処理を行い、サンプル冷却後、表面に形成していたＳｉＮ保護膜を濃ＨＦに長時間浸漬させて除去する。この後、双方のサンプル表面に、電極サイズを1ｍｍφとしたＰｄ電極（膜厚２００ｎｍ）を、５ｍｍの等間隔で複数形成することで実験サンプルが完成する。
以上の工程で作製したサンプルのアニール処理プロセスの内訳は以下の通りである。
(1) サンプルＡ：通常のＭｇ活性化アニール処理のみ（６００℃、３０分）
(2) サンプルＢ：通常のＭｇ活性化アニール処理（同上）の後、ＳｉＮ膜を被着して、
１１００℃、１０分アニール
上記サンプルＡ、及びサンプルＢについて、Ｐｄ電極間の電流（Ｉ）-電圧（Ｖ）特性を評価した結果を図３に示す。同図より、Ｍｇ活性化アニールのみを行って、最も低抵抗なｐ型ＧａＮ層が得られるサンプルＡの特性（特性線１：点線）に対して、Ｍｇ活性化アニール後にＳｉＮ保護膜を被着形成した状態で１１００℃もの高温アニール処理を追加したサンプルＢの特性（特性線２：実線）にほとんど差異は見られず、半導体の抵抗を表わす電流の傾き、及びオーム性の良否を表わす０Ｖ前後における直線性は、双方とも遜色のない特性であることが判明した。
これは、通常のＭｇ活性化アニールを終えたｐ型窒化物半導体は、ＳｉＮ保護膜を被着した状態であれば１１００℃もの高温アニールを追加しても、劣化せずにＭｇ活性化アニール後の状態・特性を保持していることを示唆するものである。
このことから、最初にＭｇ活性化アニールを終えたｐ型窒化物半導体中の一部に、Ｓｉイオン注入〜保護膜形成〜キャリア活性化アニールによってｎ型窒化物半導体からなる領域を形成しても、Ｓｉイオン注入した領域以外のｐ型窒化物半導体領域では、抵抗の増加や電極とのオーム性劣化の問題は生じないため、前記本発明者らが構成した、ｐｎエピ基板上にバイポーラトランジスタ構造を実現できることを見出した。以下に本発明の実施例と効果について、図面を参照しながら説明する。
以下、本発明の実施例１である窒化物半導体素子の実施形態について説明する。図４は本実施例に係る窒化物半導体素子であるサファイヤ基板上に作製したｎｐｎ型のホモ接合バイポーラトランジスタの断面図であり、図５は図４に示す窒化物半導体素子の製造方法を、断面図を用いながらプロセスごとに示した図である。
図５を用いて、まず本発明の実施例１の窒化物半導体素子の製造方法について以下に説明する。
図５（a）に示す通り、まずサファイヤ基板１上に、膜厚が２０００ｎｍのアンドープＧａＮからなるバッファ層２、Ｓｉ不純物濃度（以降、Ｓｉ濃度と略す）が５×１０１７ｃｍ−３であり、膜厚が２０００ｎｍであるｎ型ＧａＮからなるｎ型コレクタ層３、Ｍｇ不純物濃度（以降、Ｍｇ濃度と略す）が１×１０１９ｃｍ−３であり、膜厚が１００ｎｍであるｐ型ＧａＮからなる第一のｐ型ベース層４、Ｍｇ濃度が１×１０１８ｃｍ−３であり、膜厚が５００ｎｍであるｐ型ＧａＮからなる第二のｐ型ベース層５、Ｍｇ濃度が２×１０２０ｃｍ−３であり、膜厚が２０ｎｍであるｐ型ＧａＮからなる第三のｐ型ベース層６、をＭＯＶＰＥ法により順次エピ成長した後、通常の熱処理炉を用いて第一〜第三のｐ型ベース層４、５、６のＭｇ活性化アニール（Ｎ２雰囲気中、６００℃、３０分）を行う。
図５（ｂ）に示す通り、フォトリソグラフィーを用いたパターニングにより、ＳｉＯ２からなるベースメサパターンを形成した後、これをマスクに塩素ガスを用いたドライエッチングによって露出した第一〜第三のｐ型ベース層４、５、６をエッチングして、ｎ型コレクタ層３表面を露出させるとともに、ベースメサパターンを形成する。
図５（ｃ）に示す通り、第一〜第三のｐ型ベース層４、５、６からなるベースメサパターン内のエミッタ形成領域を開口したホトレジストパターンを形成した後、開口部に露出した第三のｐ型ベース層６を上記と同様にドライエッチングして、下層の第二のｐ型ベース層５を露出させる。
図５（ｄ）に示す通り、上記第二のｐ型ベース層５が露出した領域よりも内側の領域を開口したホトレジストパターンを形成した後、基板表面側からＳｉイオン注入を行って前記開口部の第二のｐ型ベース層５中にＳｉイオンを注入する。注入条件は、加速電圧を６０ｋeＶ、１５０ｋeＶの２条件とし、注入量をトータルで２×１０１５ｃｍ−２とした。不要なホトレジストを除去した後、膜厚５０ｎｍのＳｉＮ保護膜７を全面に被着形成する。この後、Ｎ２雰囲気中にて、１１００℃、１０分間の活性化アニール処理を行うことで、第二のｐ型ベース層５中にｎ型エミッタ領域８が形成される。
図５（e）に示す通り、不要なＳｉＮ膜７を除去した後、周知のホトリソグラフィ技術を用いて、ｎ型エミッタ領域８内の所望の領域、及び露出したｎ型コレクタ層３上の所望の領域を開口した多層レジストからなるエミッタ電極開口パターン、及びコレクタ電極開口パターンを形成した後、電子ビーム蒸着法を用いて、基板全面にＴｉ／Ａｌ積層膜を被着形成する。この後、リフトオフ法を用いて不要な金属膜、及びホトレジストを除去することで、Ｔｉ／Ａｌ積層膜からなるエミッタ電極パターン９、及びコレクタ電極パターン１０が形成される。この後、電極パターンが形成された基板に対して、Ｎ２雰囲気中で５００℃、１０分間の熱処理を行うことで、上記各層に対して良好なオーミック特性を示すエミッタ電極９と、並びにコレクタ電極１０が形成される。
図５（ｆ）に示す通り、周知のホトリソグラフィ技術を用いて、第三のｐ型ベース層６上の所望の領域を開口した多層レジストからなるベース電極開口パターンを形成した後、電子ビーム蒸着法を用いて、基板全面にＰｄ／Ｔｉ／Ａｕ積層膜を被着形成する。この後、リフトオフ法を用いて不要な金属膜、及びホトレジストを除去することで、Ｐｄ／Ｔｉ／Ａｕ積層膜からなり、第一〜第三のｐ型ベース層４、５、６に対して良好なオーミック特性を示すベース電極１１が形成されることで本発明の窒化物半導体素子の一実施である、図４に示すサファイヤ基板上に作製したｎｐｎ型のホモ接合バイポーラトランジスタ１０１が完成する。
上記構造のバイポーラトランジスタについて、Ｓｉイオン注入で形成したｎ型エミッタ領域／ｐ型ベース層間のダイオード特性を評価した結果を図６、図７に示す。図６は、印加電圧を−５Ｖ〜＋５Ｖとした時の順方向・逆方向特性をセミログプロットしたグラフであり、図７はダイオードの順方向特性のみをリニアプロットしたグラフを示している。なお、評価した素子のエミッタ電極サイズは１００×１００μｍである。
図６の特性線３に示す順方向・逆方向Ｉ−Ｖ特性によれば、＋５Ｖにおける電流値が約６×１０−４Ａであるのに対して、−５Ｖにおける電流値は約４×１０−９Ａであることから、順方向・逆方向電流比にして５桁以上となる整流特性を示した。さらに、図７の特性線４に示す順方向Ｉ−Ｖ特性から、電流の立上り電圧は、窒化物半導体のｐｎ接合特性として標準的な３Ｖ前後の値であることが判明した。
したがって、第二のｐ型ベース層内にＳｉイオン注入によって形成したｎ型エミッタ領域と、第一〜第三のｐ型ベース層との接合は、バイポーラトランジスタを実現する上で必須なｐｎ接合になっていることがわかる。
また、上記ｎ型エミッタ領域は、ｐ型不純物であるＭｇとｎ型不純物であるＳｉとが混在した領域でありながら、所望のｎ型の導電型が得られていることも上記評価結果から明らかとなった。
次に、同素子のトランジスタ特性を評価した結果を図８、及び図９に示す。図８は、ガンメルプロットを示している。ガンメルプロットは、エミッタ接地においてベース・コレクタ電圧ＶＢＣを０Ｖに固定し、エミッタに逆方向電圧ＢＶＥを印加した時のベース電流ＩＢ、及びコレクタ電流ＩＣの変化をプロットしたものである。同図の特性線５に示すベース電流ＩＢの増加に対して、特性線６に示すコレクタ電流ＩＣは、エミッタ電圧ＢＶＥ＝１．２Ｖから増加をはじめ、同電圧が１．５Ｖ以上の時にＩＣはＩＢよりも大きな電流を示した。すなわち、１倍以上の直流増幅率ｈＦＥが得られていることを示している。さらにＢＶＥ＝１．９Ｖの時にｈＦＥの最大値である１３を得た。
なお、ＢＶＥを２．４Ｖ以上とした時、ＩＣはＩＢよりも小さな値を示したが、これは試作した素子の構造上の問題であり、ｎ型コレクタ層の膜厚（２０００ｎｍ）に対して、ベースメサ端部からコレクタ電極までの距離は３０μｍと大きく離れているため、この影響によりコレクタ抵抗が高くなってしまったことが原因である。
実施例２で後述するｎ型ＧａＮ基板上に作製したバイポーラトランジスタであれば、コレクタ電極はｎ型ＧａＮ基板裏面に広く形成できるため、本実施例のようなコレクタ抵抗に関連する問題は回避できる。
図９は、同素子の静特性を評価した結果を示している。同図に示すように、オフセット電圧は０．２Ｖ以下と小さく、ベース電流ＩＢの変化に応じて、コレクタ電流ＩＣも正常に増加する良好な特性を得たことから、本実施例の構造、並びに製造方法を適用すれば、標準的な構造のｐｎエピ基板を用いて、良好な特性を有するバイポーラトランジスタを実現できる。
なお、本発明の窒化物半導体素子の特徴的な構造として、ベース層であるｐ型窒化物半導体層は、膜厚、並びにＭｇ濃度（ｐ型不純物）がそれぞれ異なる３層構造を成している。
ｎ型コレクタ層上に形成した第一のｐ型窒化物半導体層（第一のｐ型ベース層）は、正常なトランジスタ動作を実現する上で重要なｎ型エミッタ領域直下に位置する真性ベース領域を含んでいるため、半導体層自体の抵抗を可能な限り低減させる必要がある。
したがって、第一のｐ型窒化物半導体層は、Ｍｇ活性化アニール後において半導体層自体の抵抗が最も低抵抗化する不純物濃度に設定することが好ましい。
具体的なｐ型不純物濃度としては、低くても１×１０１８ｃｍ−３以上、高くても４×１０１９ｃｍ−３以下であることが好ましく、より好ましくは３×１０１８ｃｍ−３以上、２×１０１９ｃｍ−３以下である。
また、Ｓｉイオン注入によって形成するｎ型エミッタ領域８は、主に第二のｐ型窒化物半導体層５中においてＳｉ濃度が高くなるように注入条件を設定するが、イオン注入法を用いている限り、その下層側に位置する第一のｐ型窒化物半導体層４側にも、低濃度ながらＳｉ不純物が到達する可能性がある。
真性ベース領域の厚さは、できるだけ薄い方が大きな電流利得を得られやすいが、あまり薄すぎると、イオン注入条件によっては上記Ｓｉ不純物の影響で第一のｐ型窒化物半導体層４の上部がｎ型化して実効的な真性ベース領域の膜厚が薄くなり、耐圧特性が劣化する可能性が大きくなる。
本発明の上記実施例１で作製したバイポーラトランジスタをＳＩＭＳ(Secondary Ion Mass Spectrometry)分析した結果において、イオン注入したＳｉ不純物は１×１０１７ｃｍ−３以下の低濃度ながら、第一のｐ型ベース層４の上部に到達して、深さ方向に急峻にＳｉ濃度が低下している分析結果が得られている。さらに、イオン注入の影響からか、ｎ型コレクタ層側には、１×１０１６ｃｍ−３以下の濃度でＭｇが拡散していることも観察された。
しかしながら、上述した通り正常なトランジスタ特性が得られていることから、第一のｐ型ベース層４の上部にＳｉ不純物が到達し、かつベース層内のＭｇが下層のコレクタ層側に拡散しても、Ｓｉ及びＭｇそれぞれの不純物濃度が低く、かつ第一のｐ型ベース層４を適切な膜厚で設ければ、トランジスタの動作に影響を与えることは無い。
したがって、第一のｐ型窒化物半導体層の膜厚は、イオン注入条件や、第一のｐ型窒化物半導体の不純物濃度にもよるが、薄くても５０ｎｍまでとすることが好ましく、より好ましくは８０ｎｍが膜厚の下限値である。
逆にエミッタ領域直下に位置する真性ベース領域の膜厚が厚すぎると、電流利得が得られにくい方向に作用するため、Ｓｉイオン注入法を適用した本発明の構造では、第一のｐ型窒化物半導体層４の膜厚の上限値は厚くても３００ｎｍまでとすることが好ましく、より好ましくは２００ｎｍが上限値である。
ベース電極が形成される第三のｐ型窒化物半導体層（第三のｐ型ベース層）は、ベース電極との良好なオーム性接触を確立する上で極めて重要な層である。従って、不純物濃度は可能な限り高く、かつ薄膜であることが好ましい。具体的な不純物濃度としては、少なくとも１×１０２０ｃｍ−３以上であることが好ましく、より好ましくは、同層の最表面領域において２×１０２０ｃｍ−３以上の不純物濃度である。
一方で上記１×１０２０ｃｍ−３以上の高いｐ型不純物を添加した場合、厚膜にするほど結晶性が著しく劣化して高抵抗化するため、逆に電極とのオーム性を劣化させる。したがって、膜厚は厚くても３０ｎｍまでとすることが好ましい。
また、ｐ型不純物として一般的なＭｇを添加して窒化物半導体を結晶成長する場合、成長初期の段階では、成長層への不純物添加にわずかな遅れが生じるため、膜厚が薄すぎると高い不純物濃度が得られないまま結晶成長が終了する。
したがって、第三のｐ型窒化物半導体の膜厚下限値は５ｎｍとすることが好ましい。
第一のｐ型窒化物半導体層と第三のｐ型窒化物半導体層との間の中間層である第二のｐ型窒化物半導体層５（第二のｐ型ベース層）は、上下層の電気的な繋ぎ役であるため、少なくともｐ型の導電型を示す層であればよい。
また、同層中の一部の領域には、イオン注入によって比較的キャリア密度の高いｎ型領域を設けるため、イオン注入したｎ型不純物に対するｐ型不純物による補償の影響を軽減するため、可能な限りｐ型不純物濃度を低く設定する方が好ましい。
具体的な不純物濃度としては、下限値として１×１０１７ｃｍ−３、上限値として５×１０１８ｃｍ−３の範囲であることが好ましく、望ましくは５×１０１７ｃｍ−３から２×１０１８ｃｍ−３の範囲である。下限値を１×１０１７ｃｍ−３とした理由は、本発明者らの検討で、これ以下の不純物濃度では抵抗が高くなりすぎるとともに、半導体内に低濃度で含まれる他の不純物の影響からか、ｐ型の導電型が得られないものも見られたためである。
第二のｐ型窒化物半導体層の膜厚は、Ｓｉイオン注入における加速電圧、及び注入量との兼ね合いもあるため特に限定するものではないが、あまり厚すぎるとベース電極から第一のｐ型窒化物半導体までの縦方向の距離が長くなり、その分だけ外部ベース領域における抵抗成分が増加する。したがって、極端に厚すぎるのは好ましくない。さらに、イオン注入における加速電圧にも限界があるため、厚すぎると必要な深さまでｎ型化することが困難になる。
また、逆に極端に薄すぎると、エミッタ／ベース接合領域から拡がる空乏層がすぐにエミッタ電極にまで到達してしまうため、耐圧特性が低下する恐れがある。したがって、第二のｐ型窒化物半導体層の膜厚は、ｎ型エミッタ領域におけるドナー密度にもよるが、厚くても８００ｎｍまで、薄くても３００ｎｍの範囲とすることが望ましい。
以上、本実施例の特徴である３層からなるｐ型窒化物半導体において、各層のｐ型不純物濃度の関係は、第一のｐ型窒化物半導体の不純物濃度 ＞ 第二のｐ型窒化物半導体の不純物濃度、であり、さらには第三のｐ型窒化物半導体の不純物濃度 ＞ 第二のｐ型窒化物半導体の不純物濃度であることが本発明の目的を達成する上で重要である。
次に、本発明の実施例２である窒化物半導体素子の他の実施形態について説明する。図１は、本実施例に係る窒化物半導体素子であるｎ型ＧａＮ基板上に作製したｎｐｎ型のホモ接合バイポーラトランジスタの断面図であり、図２は図１に示す窒化物半導体素子の製造方法を、断面図を用いながらプロセスごとに示した図である。本実施例では、基板にｎ型ＧａＮ基板を用いているため、コレクタ電極をｎ型ＧａＮ基板の裏面側に広く形成できることから、前記実施例１で述べたような、コレクタ抵抗が増加する問題を生じることは無い。
図２を用いて、本発明の実施例１の窒化物半導体素子の製造方法について以下に説明する。
図２（a）に示す通り、まずｎ型ＧａＮ基板１２上に、Ｓｉ濃度が２×１０１８ｃｍ−３であり、膜厚が２０００ｎｍのｎ型ＧａＮバッファ層１３、Ｓｉ濃度が１〜２×１０１６ｃｍ−３であり、膜厚が１００００ｎｍであるｎ型ＧａＮからなるｎ型コレクタ層３、Ｍｇ濃度が２×１０１９ｃｍ−３であり、膜厚が１００ｎｍであるｐ型ＧａＮからなる第一のｐ型ベース層４、膜厚が６００ｎｍであり、Ｍｇ濃度を下部から上部にかけて５×１０１８ｃｍ−３から５×１０１７ｃｍ−３に徐々に低減したかたちの濃度勾配を有するｐ型ＧａＮからなる第二のｐ型ベース層５、Ｍｇ濃度が２×１０２０ｃｍ−３であり、膜厚が３０ｎｍであるｐ型ＧａＮからなる第三のｐ型ベース層６、をＭＯＶＰＥ法により順次エピ成長した後、熱処理炉を用いて第一〜第三のｐ型ベース層４、５、６のＭｇ活性化アニール（Ｎ２雰囲気中、６００℃、３０分）を行う。
図２（ｂ）に示す通り、ＳｉＯ２からなるベースメサパターンを形成した後、これをマスクに塩素ガスを用いたドライエッチングによって、第一〜第三のｐ型ベース層４、５、６をエッチングして、ベースメサパターンを形成する。
図２（ｃ）に示す通り、第一〜第三のｐ型ベース層４、５、６からなるベースメサパターン内のエミッタ形成領域を開口したフォトレジストパターンを形成した後、開口部に露出した第三のｐ型ベース層６を上記と同様にドライエッチングして、下層の第二のｐ型ベース層５を露出させる。
図２（ｄ）に示す通り、膜厚２０ｎｍのＳｉＮスルー膜を全面に被着形成する。そして、上記第二のｐ型ベース層５が露出した領域よりも内側の領域を開口したホトレジストパターンを形成した後、基板表面側からＳｉイオン注入を行って前記開口部の第二のｐ型ベース層５中にＳｉイオンを注入する。注入条件は、加速電圧を６０ｋeＶ、１６０ｋeＶの２条件とし、注入量をトータルで３×１０１５ｃｍ−２とした。不要なホトレジストとＳｉＮ膜をウェット除去した後、膜厚５０ｎｍのＳｉＮ保護膜を全面に被着形成する。この後、Ｎ２雰囲気中にて、１１００℃、１０分間の活性化アニール処理を行うことで、第二のｐ型ベース層５中にｎ型エミッタ領域８が形成される。この後、不要なＳｉＮ保護膜を除去する。
図２（e）に示す通り、周知のフォトリソグラフィ技術を用いて、ｎ型エミッタ領域８内の所望の領域を開口した多層レジストからなるエミッタ電極開口パターンを形成した後、電子ビーム蒸着法を用いて、基板全面にＴｉ／Ａｌ積層膜を被着形成する。この後、リフトオフ法を用いて不要な金属膜、及びホトレジストを除去することで、Ｔｉ／Ａｌ積層膜からなるエミッタ電極パターンが形成される。この後、電極パターンが形成された基板に対して、Ｎ２雰囲気中で５００℃、１０分間の熱処理を行うことで、上記各層に対して良好なオーミック特性を示すエミッタ電極９が形成される。
図２（ｆ）に示す通り、周知のホトリソグラフィ技術を用いて、第三のｐ型ベース層６上の所望の領域を開口した多層レジストからなるベース電極開口パターンを形成した後、電子ビーム蒸着法を用いて、基板全面にＰｄ／Ｔｉ／Ａｕ積層膜を被着形成する。この後、リフトオフ法を用いて不要な金属膜、及びホトレジストを除去することで、Ｐｄ／Ｔｉ／Ａｕ積層膜からなるベース電極１１が形成される。
図２（ｇ）に示す通り、周知のホトリソグラフィ技術を用いて、ｎ型ＧａＮ基板１２裏面全面に、電子ビーム蒸着法を用いてＴｉ／Ａｌ積層膜を被着形成した後、Ｎ２雰囲気中にて再度５００℃、１０分間の熱処理を行うことで、ｎ型ＧａＮ基板１２裏面に対して良好なオーミック特性を示すコレクタ電極１０が形成されることで本発明の窒化物半導体素子の一実施である、図１に示すｎ型ＧａＮ基板上に作製したｎｐｎ型のホモ接合バイポーラトランジスタ２０１が完成する。
本実施例で作製したバイポーラトランジスタの素子特性を評価した結果、直流電流増幅率ｈＦＥは最大で１６０という大きな値を得た。これは、ｎ型ＧａＮ基板を用いたことでエピ層内の欠陥・転移が大幅に減少したこと、さらにｎ型エミッタ領域のＳｉ注入量を増やしたことでｎ型エミッタ領域内の実効的なドナー密度が増加したこと、等がｈＦＥ増加に寄与したものと推測している。
また、ｎ型ＧａＮ基板裏面に広くコレクタ電極を形成したことで、電流経路が縦方向に広く形成された効果により、上記実施例１と同一エミッタ面積の素子でありながらコレクタ電流ＩＣが２桁以上増大した。さらに、ｎ型コレクタ層のＳｉ濃度、及び膜厚を反映して、最大で３００Ｖの高耐圧特性が得られた。
また本実施例では、第二のｐ型ベース層５のＭｇ濃度を、下部から上部にかけて５×１０１８ｃｍ−３から５×１０１７ｃｍ−３まで徐々に低減させた濃度勾配を有する層としたが、これによっても正常なトランジスタ動作を確認できたことから、第二のｐ型ベース層（第二のｐ型窒化物半導体層）のＭｇ濃度は一定である必要はなく、下部から上部にかけて不純物濃度に勾配を持たせた層としても良い。
このことから、本実施例のようにｎ型ＧａＮ基板上に本発明の構造を用いてｎｐｎ型のバイポーラトランジスタを作製した場合でも、本発明の目的を達成することができる。
また、本実施例、並びに前記実施例１では、Ｓｉイオン注入によって形成したｎ型エミッタ領域の端部からベース電極の端部までの横方向の最短距離３１は１０μｍであり、ベース電極下面から第一のｐ型ベース層４上面までの縦方向の距離３２（６３０ｎｍ）に比べて著しく長い距離としている。
これは、上記エミッタ領域端部〜ベース電極端部までの横方向の距離３１を、上記ベース電極下面から第一のｐ型ベース層までの縦方向の距離３２よりも短くしてしまった場合、ベース-エミッタ間の通電において、第二のｐ型ベース層を介した横方向の電流成分が増加する。この横方向の電流成分は、トランジスタを動作させる上で必要な伝導度変調に寄与しない電流成分である。
本実施例の構造において良好なトランジスタ動作を得るためには、ｐ型窒化物半導体として最も抵抗率が低い第一のｐ型ベース層を介したベース-エミッタ間の電流（ベース電流ＩＢ）でバイアスされるのが理想的である。
このため、上記エミッタ領域端部〜ベース電極端部までの横方向の距離３１はできるだけ長い寸法、少なくともベース電極下面から第一のｐ型ベース層までの縦方向の距離３２よりも長くして、第二のｐ型ベース層を介した横方向の抵抗成分を増加させることで、同横方向の電流成分は減少し、最も抵抗の低い第一のｐ型ベース層を介した電流成分が主体となる。
従って、本発明を実施する上で必要な寸法レイアウトとして、少なくとも「ｎ型エミッタ領域端部からベース電極端部までの横方向の最短距離３１ ＞ ベース電極下面から第一のｐ型ベース層上面までの縦方向の距離３２」とすることが重要である。
また、この他にベース電極−ｎ型エミッタ領域間に位置する第二のｐ型ベース層を高抵抗化させる方法として、ｎ型エミッタ領域外部〜ベース電極までの間を、第一のｐ型ベース層を残す形でドライエッチングによって除去する、または、ｎ型エミッタ領域外部〜ベース電極までの間に別の元素を注入して高抵抗化させる、等の方法がある。これらの方法を用いた場合、ベース電極−ｎ型エミッタ領域間の距離を小さくすることができるが、一方でパターンレイアウトやプロセス条件が複雑化する。
本実施例では、Ｓｉイオン注入前にＳｉＮからなるスルー膜を形成した例について述べたが、上記実施例１のように同スルー膜が無くても良い。
本実施例、及び上記実施例１では、イオン注入領域の活性化アニール前にＳｉＮからなる保護膜を形成した例について述べたが、特にＳｉＮに限定する必要はなく、このほかＳｉＯ２、ＳｉＯＮ等、活性化アニール温度に対して耐性があり、かつＨＦ等のウェット処理で容易に除去できる絶縁膜であれば良いことは言うまでもない。
以上に説明した通り、ｎ型ＧａＮ基板上に、Ｓｉ濃度が２×１０１８ｃｍ−３であり、膜厚が２０００ｎｍのｎ型ＧａＮバッファ層と、Ｓｉ濃度が１〜２×１０１６ｃｍ−３であり、膜厚が１００００ｎｍであるｎ型ＧａＮ層とをエピタキシャル成長させて構成した窒化物半導体エピタキシャル基板を準備すれば、該基板上の所望の領域にｐ型不純物濃度を変えた３層構造から成るｐ型の窒化物半導体層を構成して、Ｓｉイオン注入技術を用いることで比較的容易にバイポーラトランジスタを形成することができる。
次に、本発明の実施例３である窒化物半導体素子の実施形態について説明する。図１０は、本実施例に係る窒化物半導体素子の断面図である。
図１０に示す通り、本発明の窒化物半導体素子３０１はＳｉＣ基板上に作製したｎｐｎ型のヘテロ接合バイポーラトランジスタであり、ＳｉＣ基板１４上に、膜厚が２０００ｎｍの超格子バッファ層１５(ＳｉＣ基板とＧａＮとの間の格子不整を緩和する超格子層)と、Ｓｉ濃度が５×１０１６ｃｍ−３であり、膜厚が４０００ｎｍであるｎ型ＧａＮからなるｎ型コレクタ層３が設けられている。前記ｎ型コレクタ層３上の所望の領域には、Ｍｇ濃度が２×１０１９ｃｍ−３であり、膜厚が２００ｎｍであるｐ型ＧａＮからなる第一のｐ型ベース層４と、膜厚が３００ｎｍであり、Ｍｇ濃度が１×１０１８ｃｍ−３であるｐ型ＡｌＧａＮ（Ａｌ組成＝８％）からなる第二のｐ型ベース層１６、及び前記第二のｐ型ベース層１６上の所望の領域に、Ｍｇ濃度が２×１０２０ｃｍ−３であり、膜厚が１０ｎｍであるｐ型ＧａＮからなる第三のｐ型ベース層６が設けられている。
前記第二のｐ型ベース層１６中の所望の領域（上に前記第三のｐ型ベース層６が設けられていない領域）には、Ｓｉイオン注入によって形成したｎ型ＡｌＧａＮ（Ａｌ組成＝８％）からなるｎ型エミッタ領域１７が設けられている。
この時のＳｉイオン注入条件は、加速電圧を１６０ｋeＶ、注入量を２×１０１５ｃｍ−２としている。なお本実施例では、ｎ型エミッタ領域を形成するのと同時に、コレクタ電極が形成されるｎ型コレクタ層３の所望の領域にもＳｉイオン注入して、低抵抗なｎ型サブコレクタ領域１８を設けている。
これにより、コレクタ電極／ｎ型コレクタ層間のオーム性が向上するとともに、前記ｎ型サブコレクタ領域１８をベースメサ近傍まで形成しているため、コレクタ抵抗も低減される効果がある。
前記ｎ型エミッタ領域１７上の所望の領域にはエミッタ電極９を、前記第三のｐ型ベース層６上の所望の領域にはベース電極１１を、前記ｎ型サブコレクタ領域１８上の所望の領域にはコレクタ電極１０をそれぞれ設けている。
本実施例の構造では、ｎ型エミッタ領域の半導体材料はＡｌＧａＮ（Ａｌ組成＝８％）であり、真性ベース領域を含む第一のｐ型ベース層はＧａＮであるため、エミッタ／ベース間の接合はＡｌＧａＮ／ＧａＮのヘテロ接合をなしている。これにより、ホモ接合バイポーラトランジスタ特有のデバイス設計上の課題から解放されるため、自由なデバイス設計が可能になるメリットがある。
本実施例で作製した素子の特性は、ｈＦＥの最大値が５６であり、オフセット電圧も０．３Ｖ以下と良好な特性を示した。また、Ｓｉイオン注入によるｎ型サブコレクタ領域を設けた効果によって、コレクタ電流ＩＣも実施例１で示した特性より約一桁大きな電流が得られた。
次に、本発明の実施例４である窒化物半導体素子の実施形態について説明する。図１１に示す通り、本実施例の窒化物半導体素子４０１はｎ型ＧａＮ基板上に作製したｎｐｎ型のヘテロ接合バイポーラトランジスタであり、ｎ型ＧａＮ基板１２上に、Ｓｉ濃度が２×１０１８ｃｍ−３であり、膜厚が２０００ｎｍのｎ型ＧａＮバッファ層１３と、Ｓｉ濃度が1×１０１７ｃｍ−３であり、膜厚が５０００ｎｍであるｎ型ＧａＮからなるｎ型コレクタ層３、さらに、膜厚が３０ｎｍであり、同層の下部から上部にかけてＩｎ組成を０％から１０％にまで徐々に増加させた傾斜組成を有する、Ｓｉ濃度が１×１０１６ｃｍ−３であるｎ型ＩｎＧａＮグレーデッド層１９が設けられている。前記ｎ型ＩｎＧａＮグレーデッド層１９上の所望の領域には、Ｍｇ濃度が４×１０１９ｃｍ−３であり、膜厚が８０ｎｍであるＩｎ組成が１０％のｐ型ＩｎＧａＮからなる第一のｐ型ベース層２０と、膜厚が４００ｎｍであり、Ｍｇ濃度が５×１０１７ｃｍ−３であるｐ型ＧａＮからなる第二のｐ型ベース層５、及び前記第二のｐ型ベース層５上の所望の領域に、Ｍｇ濃度が２×１０２０ｃｍ−３であり、膜厚が２０ｎｍであるｐ型ＧａＮからなる第三のｐ型ベース層６が設けられている。
本実施例では、前記第一のｐ型ベース層２０がＩｎＧａＮからなるため、エピ成長後に行うＭｇ活性化アニール温度を７５０℃とした。アニール時間は３０分間である。
前記第二のｐ型ベース層５中の所望の領域（上に前記第三のｐ型ベース層６が設けられていない領域）には、Ｓｉイオン注入によって形成したｎ型ＧａＮからなるｎ型エミッタ領域８が設けられている。この時のＳｉイオン注入条件は、加速電圧を１３０ｋeＶ、注入量を１×１０１５ｃｍ−２としている。
前記ｎ型エミッタ領域８上の所望の領域にはエミッタ電極９を、前記第三のｐ型ベース層６上の所望の領域にはベース電極１１を、ｎ型ＧａＮ基板裏面にはコレクタ電極１０をそれぞれ設けている。
本実施例の構造では、ｎ型エミッタ領域の半導体材料はＧａＮであり、真性ベース領域である第一のｐ型ベース層はＩｎＧａＮであることから、エミッタ／ベース間の接合はＧａＮ／ＩｎＧａＮのヘテロ接合をなしている。
本実施例で作製した素子の特性は、ｈＦＥの最大値として３００が得られた。さらに、ＩＣ-ＶＣＥ特性における小信号電流増幅率ｈfeも最大で３７０が得られた。このことから、エピ成長層の構造が多少複雑化した上記本実施例によっても、本発明のＳｉイオン注入によるｎ型エミッタ領域を備えた構造を採用することで、本発明の目的を達成できることは言うまでもない。
以上の実施例では、ホモ接合型のバイポーラトランジスタとして、第一〜第三のｐ型ベース層全てにＧａＮを用いた例について述べたが、良好な結晶品質が得られるのであれば、この他前記３層全てを任意のＡｌ組成、及びＩｎ組成からなるＡｌＧａＮ層、ＩｎＡｌＧａＮ層、もしくはＩｎＧａＮ層によって構成しても良いことは言うまでもない。
また、ヘテロ接合型の一例として、第一のｐ型ベース層をＧａＮ、ｎ型エミッタ領域が形成される第二のｐ型ベース層にＡｌＧａＮを用いた例、及び第一のｐ型ベース層にＩｎＧａＮ，第二のｐ型ベース層にＧａＮを用いた例について述べたが、この他、第一をＩｎＧａＮとして第二をＡｌＧａＮとした積層構造、または、第一をＧａＮとして第二をＩｎＡｌＧａＮとした積層構造等、第一のｐ型ベース層のバンドギャップよりも第二のｐ型ベース層のバンドギャップが大きくなるような任意のＡｌ組成、及びＩｎ組成からなる半導体を用いた積層構造で形成しても良い。
また、上記実施例において、イオン注入で形成したｎ型エミッタ領域にはｐ型不純物とｎ型不純物が混在していることを述べたが、ｎ型エミッタ領域内においてｎ型の導電型を得るためには、少なくともｎ型の不純物濃度＞ｐ型の不純物濃度となるように形成すればよい。
上記実施例では、基板材料にサファイヤ基板、ｎ型ＧａＮ基板、及びＳｉＣ基板を用いた例について述べたが、この他、Ｓｉ基板を用いても良いことは言うまでもない。これらの基板上にｎ型の窒化物半導体層をエピタキシャル成長させて構成したエピタキシャル基板を準備すれば、該基板上の所望の領域に比較的容易にバイポーラトランジスタを形成することができる。
また、この時のコレクタ電極の形成位置として、上記サファイヤ基板、ＳｉＣ基板、及びＳｉ基板上にバイポーラトランジスタを作製する場合は表面側であり、ｎ型ＧａＮ基板を用いる場合は、上記実施例のように基板裏面側に形成する他、表面側に形成しても良いことは言うまでもない。
また、ｐ型不純物、及びｎ型不純物に関して、上記実施例ではそれぞれＭｇ（マグネシウム）、及Ｓｉ（シリコン）を適用した例について述べたが、この他、それぞれの導電型が得られる不純物であれば、特に限定するものではない。
また、上記実施例において、結晶成長後に行うＭｇ活性化アニール温度として、６００℃、及び７５０℃を適用した例について述べたが、これは半導体材料によっても最適値が異なることから、低くても５００℃、高くても９００℃の範囲とすることが好ましく、望ましくは６００℃から８００℃の範囲である。
イオン注入後に行うｎ型エミッタ領域のキャリア活性化アニール温度として、上記実施例では１１００℃を適用した例について述べたが、下限値は１０５０であり、これ以上の温度でアニール処理することでイオン注入領域を活性化できる。また、アニール温度の上限値は、アニール前に形成する保護膜の耐熱性も関わることであり、ＳｉＮ膜を用いる場合には高くても１２００℃までとすることが好ましい。
１：サファイヤ基板
２：バッファ層
３：ｎ型コレクタ層
４：ｐ型ＧａＮからなる第一のｐ型ベース層
５：ｐ型ＧａＮからなる第二のｐ型ベース層
６：ｐ型ＧａＮからなる第三のｐ型ベース層
７：ＳｉＮ保護膜
８：ｎ型ＧａＮからなるｎ型エミッタ領域
９：エミッタ電極
１０：コレクタ電極
１１：ベース電極
１２：ｎ型ＧａＮ基板
１３：ｎ型ＧａＮバッファ層
１４：ＳｉＣ基板
１５：超格子バッファ層
１６：ｐ型ＡｌＧａＮ（Ａｌ組成＝８％）からなる第二のｐ型ベース層
１７：ｎ型ＡｌＧａＮ（Ａｌ組成＝８％）からなるｎ型エミッタ領域
１８：ｎ型サブコレクタ領域
１９：ｎ型ＩｎＧａＮグレーデッド層
２０：ｐ型ＩｎＧａＮからなる第一のｐ型ベース層
３１：エミッタ領域端部〜ベース電極端部までの横方向の距離
３２：ベース電極下面から第一のｐ型ベース層までの縦方向の距離
１０１：サファイヤ基板上に作製したｎｐｎ型のホモ接合バイポーラトランジスタ
２０１：ｎ型ＧａＮ基板上に作製したｎｐｎ型のホモ接合バイポーラトランジスタ
３０１：ＳｉＣ基板上に作製したｎｐｎ型のヘテロ接合バイポーラトランジスタ
４０１：ｎ型ＧａＮ基板上に作製したｎｐｎ型のヘテロ接合バイポーラトランジスタ

Claims (17)

  1. 基板と、
    前記基板上に形成された第一のｎ型窒化物半導体層と、
    前記第一のｎ型窒化物半導体層上の所望の領域に形成された第一のｐ型不純物濃度を持つ第一のｐ型窒化物半導体層と、
    前記第一のｐ型窒化物半導体層上に形成された第二のｐ型不純物濃度を持つ第二のｐ型窒化物半導体層と、
    前記第二のｐ型窒化物半導体層上の一部の領域に形成された第三のｐ型不純物濃度を持つ第三のｐ型窒化物半導体層と、
    前記第二のｐ型窒化物半導体層の一部領域内部にｎ型不純物をイオン注入して形成された第二のｎ型窒化物半導体からなる領域と、
    前記第一のｎ型窒化物半導体層に対してオーミック接続する第一の電極と、
    前記第三のｐ型窒化物半導体層に対してオーミック接続する第二の電極と、
    前記第二のｎ型窒化物半導体に対してオーミック接続する第三の電極と、
    を備え、
    前記第一のｐ型窒化物半導体層に添加された第一のｐ型不純物濃度は、前記第二のｐ型窒化物半導体層に添加された第二のｐ型不純物濃度よりも高く、前記第三のｐ型窒化物半導体層に添加された第三のｐ型不純物濃度は、前記第二のｐ型窒化物半導体に添加された第二のｐ型不純物濃度よりも高いことを特徴とする窒化物半導体素子。
  2. 前記第一のｎ型窒化物半導体層に対してオーミック接続する第一の電極に替えて、前記基板の裏面に対してオーミック接続する第一の電極を形成したことを特徴とする請求項１に記載の窒化物半導体素子。
  3. 前記第二のｐ型窒化物半導体層の一部領域内部に形成された前記第二のｎ型窒化物半導体からなる領域には、ｐ型の不純物とｎ型の不純物の双方が添加されていることを特徴とする請求項１、または請求項２に記載の窒化物半導体素子。
  4. 前記第二のｐ型窒化物半導体層の第二のｐ型不純物濃度は、当該層の下部から上部にかけて濃度勾配を有することを特徴とする請求項１、または請求項２に記載の窒化物半導体素子。
  5. 前記第二のｐ型窒化物半導体層の一部領域内部に形成された前記第二のｎ型窒化物半導体からなる領域の端部から前記第二の電極との間の最短距離は、少なくとも前記第二の電極から前記第一のｐ型窒化物半導体層までの縦方向の厚さによって表される距離よりも長いことを特徴とする請求項１、または請求項２に記載の窒化物半導体素子。
  6. 前記基板はｎ型ＧａＮ基板、サファイヤ基板、ＳｉＣ基板、またはＳｉ基板のいずれかの基板であることを特徴とする請求項１に記載の窒化物半導体素子。
  7. 前記基板はｎ型ＧａＮ基板であることを特徴とする請求項２に記載の窒化物半導体素子。
  8. 前記第一乃至第三のｐ型窒化物半導体層は、全てＧａＮ層により、または任意のＡｌ組成、及びＩｎ組成からなるＡｌＧａＮ層、ＩｎＡｌＧａＮ層、もしくはＩｎＧａＮ層によって構成されていることを特徴とする請求項１乃至請求項５のいずれかの請求項に記載の窒化物半導体素子。
  9. 前記窒化物半導体素子は、ｎｐｎ型のホモ接合バイポーラトランジスタであることを特徴とする請求項８に記載の窒化物半導体素子。
  10. 前記第一のｐ型窒化物半導体層をＧａＮ、前記第二のｐ型窒化物半導体層にＡｌＧａＮを用いた構成、前記第一のｐ型窒化物半導体層にＩｎＧａＮ、前記第二のｐ型窒化物半導体層にＧａＮを用いた構成、前記第一のｐ型窒化物半導体層をＩｎＧａＮ、前記第二のｐ型窒化物半導体層にＡｌＧａＮを用いた構成、前記第一のｐ型窒化物半導体層をＧａＮ、前記第二のｐ型窒化物半導体層にＩｎＡｌＧａＮを用いた構成、または、前記第一のｐ型窒化物半導体層のバンドギャップよりも前記第二のｐ型窒化物半導体層のバンドギャップが大きくなる任意のＡｌ組成、及びＩｎ組成からなる半導体層を用いた構成のいずれかを採用していることを特徴とする請求項１乃至請求項５のいずれかの請求項に記載の窒化物半導体素子。
  11. 前記窒化物半導体素子は、ｎｐｎ型のヘテロ接合バイポーラトランジスタであることを特徴とする請求項１０に記載の窒化物半導体素子。
  12. 前記第一乃至第三のｐ型窒化物半導体層に含まれるｐ型不純物はＭｇ（マグネシウム）であり、前記第一のｎ型窒化物半導体層、及び前記第二のｎ型窒化物半導体からなる領域に含まれるｎ型不純物はＳｉ（シリコン）であることを特徴とする請求項１乃至請求項５のいずれかの請求項に記載の窒化物半導体素子。
  13. 基板上に第一のｎ型窒化物半導体層をエピタキシャル成長により形成し、
    前記第一のｎ型窒化物半導体層上に、第一のｐ型不純物濃度を持つ第一のｐ型窒化物半導体層、第二のｐ型不純物濃度を持つ第二のｐ型窒化物半導体層、および第三のｐ型不純物濃度を持つ第三のｐ型窒化物半導体層を順次エピタキシャル成長により形成し、
    前記基板を第一の温度で熱処理を行い、
    前記第一乃至第三のｐ型窒化物半導体層を、フォトリソグラフィーを用いたパターニング、ドライエッチングによりベースメサパターンに形成し、
    前記第三のｐ型窒化物半導体層にドライエッチングにより前記第二のｐ型窒化物半導体層を露出させ、
    前記露出した第二のｐ型窒化物半導体層にｎ型不純物をイオン注入して第二のｎ型窒化物半導体からなる領域を形成し、
    前記基板表面に保護膜を形成して、第二の温度で熱処理を行い、
    前記第一のｎ型窒化物半導体層上、または前記基板裏面にオーミック接続する第一の電極、前記第三のｐ型窒化物半導体層上にオーミック接続する第二の電極、および前記第二のｎ型窒化物半導体に対してオーミック接続する第三の電極をそれぞれ形成することを特徴とする窒化物半導体素子の製造方法。
  14. 前記第一の温度における温度範囲は、下限値を５００℃、上限値を９００℃とする温度範囲であることを特徴とする請求項１３に記載の窒化物半導体素子の製造方法。
  15. 前記第二の温度における温度範囲は、下限値を１０５０℃、上限値を１２００℃とする温度範囲であることを特徴とする請求項１３に記載の窒化物半導体素子の製造方法。
  16. 前記保護膜は、ＳｉＮ膜であることを特徴とする請求項１３に記載の窒化物半導体素子の製造方法。
  17. ｎ型窒化物半導体基板と、
    前記ｎ型窒化物半導体基板上に形成された第一のｎ型窒化物半導体層と、
    前記第一のｎ型窒化物半導体層上の所望の領域に形成された第一のｐ型不純物濃度を持つ第一のｐ型窒化物半導体層と、
    前記第一のｐ型窒化物半導体層上に形成された第二のｐ型不純物濃度を持つ第二のｐ型窒化物半導体層と、
    前記第二のｐ型窒化物半導体層上の一部の領域に形成された第三のｐ型不純物濃度を持つ第三のｐ型窒化物半導体層と、
    前記第二のｐ型窒化物半導体層の一部領域内部にｎ型不純物をイオン注入して形成された第二のｎ型窒化物半導体からなる領域と、
    前記基板の裏面に形成された第一の電極と、
    前記第三のｐ型窒化物半導体層上に形成された第二の電極と、
    前記第二のｎ型窒化物半導体上に形成された第二の電極と、
    を備え、
    前記第一のｐ型不純物濃度は、前記第二のｐ型不純物濃度よりも高く、及び前記第三のｐ型不純物濃度は、前記第二のｐ型不純物濃度よりも高い特性を有する窒化物半導体素子が形成されたことを特徴とするエピタキシャル基板。
JP2013267517A 2013-12-25 2013-12-25 窒化物半導体素子及びその製造方法 Expired - Fee Related JP6242678B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2013267517A JP6242678B2 (ja) 2013-12-25 2013-12-25 窒化物半導体素子及びその製造方法
US14/582,468 US9530858B2 (en) 2013-12-25 2014-12-24 Nitride semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013267517A JP6242678B2 (ja) 2013-12-25 2013-12-25 窒化物半導体素子及びその製造方法

Publications (2)

Publication Number Publication Date
JP2015126016A JP2015126016A (ja) 2015-07-06
JP6242678B2 true JP6242678B2 (ja) 2017-12-06

Family

ID=53400984

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013267517A Expired - Fee Related JP6242678B2 (ja) 2013-12-25 2013-12-25 窒化物半導体素子及びその製造方法

Country Status (2)

Country Link
US (1) US9530858B2 (ja)
JP (1) JP6242678B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6363403B2 (ja) 2014-06-10 2018-07-25 住友化学株式会社 半導体積層構造およびその製造方法
JP6292104B2 (ja) * 2014-11-17 2018-03-14 三菱電機株式会社 窒化物半導体装置の製造方法
WO2016157718A1 (ja) * 2015-04-02 2016-10-06 パナソニック株式会社 窒化物半導体装置
CN107230737B (zh) * 2016-03-25 2019-03-08 松下知识产权经营株式会社 Iii族氮化物基板以及iii族氮化物结晶的制造方法
CN110600548A (zh) * 2019-09-20 2019-12-20 中国电子科技集团公司第十三研究所 增强型异质结场效应晶体管

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4146905A (en) * 1974-06-18 1979-03-27 U.S. Philips Corporation Semiconductor device having complementary transistor structures and method of manufacturing same
JP2851753B2 (ja) * 1991-10-22 1999-01-27 三菱電機株式会社 半導体装置およびその製造方法
US6411133B1 (en) * 1999-06-30 2002-06-25 Kabushiki Kaisha Toshiba Semiconductor device
US20020056877A1 (en) * 2000-01-10 2002-05-16 Tine-Jui Liu Metal-oxide semiconductor transistor that functioins as a rectifier
JP4852786B2 (ja) * 2000-12-08 2012-01-11 株式会社豊田中央研究所 Ｉｉｉ族窒化物半導体の製造方法及びｉｉｉ族窒化物半導体素子
JP3645233B2 (ja) 2001-06-07 2005-05-11 日本電信電話株式会社 半導体素子
EP1583154B1 (en) * 2003-01-06 2011-12-28 Nippon Telegraph And Telephone Corporation P-type nitride semiconductor structure and bipolar transistor
JP2005136162A (ja) * 2003-10-30 2005-05-26 Matsushita Electric Ind Co Ltd 化合物半導体素子の製造方法
TWI293811B (en) * 2005-11-22 2008-02-21 Univ Nat Central Gan heterojunction bipolar transistor with a p-type strained ingan layer and method of fabrication therefore
EP2133918B1 (en) * 2008-06-09 2015-01-28 Sony Corporation Solid-state imaging device, drive method thereof and electronic apparatus
JP2010225816A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 半導体装置
US8410549B2 (en) * 2009-03-27 2013-04-02 National Semiconductor Corporation Structure and fabrication of field-effect transistor using empty well in combination with source/drain extensions or/and halo pocket
US9478537B2 (en) * 2009-07-15 2016-10-25 Cree, Inc. High-gain wide bandgap darlington transistors and related methods of fabrication
JP2012023205A (ja) * 2010-07-14 2012-02-02 Panasonic Corp 固体撮像装置
JP5777455B2 (ja) * 2011-09-08 2015-09-09 株式会社東芝 半導体装置および半導体装置の製造方法
KR102016986B1 (ko) * 2013-01-25 2019-09-02 삼성전자주식회사 엘디모스 트랜지스터 기반의 다이오드 및 이를 포함하는 정전기 방전 보호 회로

Also Published As

Publication number Publication date
JP2015126016A (ja) 2015-07-06
US20150179780A1 (en) 2015-06-25
US9530858B2 (en) 2016-12-27

Similar Documents

Publication Publication Date Title
JP5813279B2 (ja) 窒化物ベースのトランジスタのための窒化アルミニウムを含むキャップ層およびその作製方法
JP6174874B2 (ja) 半導体装置
US8436399B2 (en) Semiconductor device
WO2009147774A1 (ja) 半導体装置
JP2007173624A (ja) ヘテロ接合バイポーラトランジスタ及びその製造方法
JP6242678B2 (ja) 窒化物半導体素子及びその製造方法
JP5202897B2 (ja) 電界効果トランジスタおよびその製造方法
JP2008004779A (ja) 窒化物半導体バイポーラトランジスタ及び窒化物半導体バイポーラトランジスタの製造方法
JP2009032713A (ja) ＧａＮをチャネル層とする窒化物半導体トランジスタ及びその作製方法
JP2007059719A (ja) 窒化物半導体
US20240088284A1 (en) High electron mobility transistor (hemt) with a back barrier layer
JP2008016615A (ja) バイポーラトランジスタ
US20070295994A1 (en) Hetero junction bipolar transistor
JP2007005406A (ja) ヘテロ接合バイポーラトランジスタ及び製造方法
JP7298779B2 (ja) 半導体装置およびその製造方法
US20220208998A1 (en) Heterojunction Bipolar Transistor and Manufacturing Method of the Same
JP2010199558A (ja) 半導体装置およびその製造方法
JP2007250727A (ja) 電界効果トランジスタ
JP2014110320A (ja) ヘテロ接合電界効果トランジスタ及びその製造方法
JP5431756B2 (ja) Ｉｉｉ族窒化物半導体からなる半導体装置
CN112310215A (zh) 增强型高电子迁移率晶体管元件及其制造方法
CN113035934B (zh) GaN基HEMT器件及其制备方法
JP2010177416A (ja) 窒化物半導体装置
JP2012227228A (ja) 半導体デバイスおよび半導体デバイスの製造方法
JP5429012B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20150521

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20150521

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20151117

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20151117

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161122

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170928

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171017

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171108

R150 Certificate of patent or registration of utility model

Ref document number: 6242678

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees