KR200158788Y1 - 반도체장치 - Google Patents

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KR200158788Y1
KR200158788Y1 KR2019970021310U KR19970021310U KR200158788Y1 KR 200158788 Y1 KR200158788 Y1 KR 200158788Y1 KR 2019970021310 U KR2019970021310 U KR 2019970021310U KR 19970021310 U KR19970021310 U KR 19970021310U KR 200158788 Y1 KR200158788 Y1 KR 200158788Y1
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요시키 오쿠무라
마사히코 다케우치
히데아키 아리마
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다니구찌 이찌로오
미쓰비시덴키 가부시키가이샤
기타오카 다카시
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Abstract

레트로그레이드웰 구조를 갖는 반도체장치에 있어서 기판바이어스효과의 증대를 억제한다. 실리콘기판(1)에 n웰(5)과 p웰(6)을 형성한다.
n웰(5)은 n형 불순물농도피크(51),(52),(53a)와 p형 불순물농도피크(53b)를 갖는다. p웰(6)은 p형 불순물농도피크(61),(62),(63)을 갖는다.
소자분리용의 채널스톱영역으로 작용하는 불순물농도피크(51),(61)은 분리산화막(2)의 하면 근처에만 존재하고, 소자형성영역에 뻗어 있지 않다.

Description

반도체장치
제1도는 이 고안의 제1의 실시예에 의한 CMOS형 반도체장치의 구조를 표시하는 부분단면도.
제2도는 이 고안의 제1의 실시예에 의한 P웰의 형성방법에서 제1공정을 표시하는 부분단면도.
제3도는 이 고안의 제1의 실시예에 의한 P웰의 형성방법에서 제2공정을 표시하는 부분단면도.
제4도는 이 고안의 제1의 실시예에 의한 P웰의 형성방법에서 제3공정을 표시하는 부분단면도.
제5도는 이 고안의 제1의 실시예에 의한 P웰의 형성방법에서 제4공정을 표시하는 부분단면도.
제6도는 이 고안의 제1의 실시예에 의한 P웰의 형성방법에서 제5공정을 표시하는 부분단면도.
제7도는 이 고안의 제1의 실시예에 의한 P웰의 형성방법에서 제6공정을 표시하는 부분단면도.
제8도는 이 고안의 제1의 실시예에 의한 P웰의 구조와 깊이방향의 불순물농도와의 관계를 표시하는 도면.
제9도는 이 고안의 제1의 실시예에 의한 n웰의 형성방법에서 제1공정을 표시하는 부분단면도.
제10도는 이 고안의 제1의 실시예에 의한 n웰의 형성방법에서 제2공정을 표시하는 부분단면도.
제11도는 이 고안의 제1의 실시예에 의한 n웰의 형성방법에서 제3공정을 표시하는 부분단면도.
제12도는 이 고안의 제1의 실시예에 의한 n웰의 형성방법에서 제4공정을 표시하는 부분단면도.
제13도는 이 고안의 제1의 실시예에 의한 n웰의 형성방법에서 제5공정을 표시하는 부분단면도.
제14도는 이 고안의 제1의 실시예에 의한 n웰의 형성방법에서 제6공정을 표시하는 부분단면도.
제15도는 이 고안의 제1의 실시예에 의한 n웰의 구조와 깊이방향의 불순물농도분포와의 관계를 표시하는 도면.
제16도는 이 고안의 제2의 실시예에 의한 P웰의 형성방법에서 제1공정을 표시하는 부분단면도.
제17도는 이 고안의 제2의 실시예에 의한 P웰의 형성방법에서 제2공정을 표시하는 부분단면도.
제18도는 이 고안의 제2의 실시예에 의한 P웰의 형성방법에서 제3공정을 표시하는 부분단면도.
제19도는 이 고안의 제2의 실시예에 의한 P웰의 형성방법에서 제4공정을 표시하는 부분단면도.
제20도는 이 고안의 제2의 실시예에 의한 P웰의 형성방법에서 제5공정을 표시하는 부분단면도.
제21도는 이 고안의 제2의 실시예에 의한 n웰의 형성방법에서 제1공정을 표시하는 부분단면도.
제22도는 이 고안의 제2의 실시예에 의한 n웰의 형성방법에서 제2공정을 표시하는 부분단면도.
제23도는 이 고안의 제2의 실시예에 의한 n웰의 형성방법에서 제3공정을 표시하는 부분단면도.
제24도는 이 고안의 제2의 실시예에 의한 n웰의 형성방법에서 제4공정을 표시하는 부분단면도.
제25도는 이 고안의 제2의 실시예에 의한 n웰의 형성방법에서 제5공정을 표시하는 부분단면도.
제26도는 이 고안의 제2의 실시예에 의한 n웰의 형성방법에서 제6공정을 표시하는 부분단면도.
제27도는 이 고안의 제3의 실시예에 의한 P웰의 형성방법에서 제1공정을 표시하는 부분단면도.
제28도는 이 고안의 제3의 실시예에 의한 P웰의 형성방법에서 제2공정을 표시하는 부분단면도.
제29도는 이 고안의 제3의 실시예에 의한 P웰의 형성방법에서 제3공정을 표시하는 부분단면도.
제30도는 이 고안의 제3의 실시예에 의한 P웰의 형성방법에서 제4공정을 표시하는 부분단면도.
제31도는 이 고안의 제3의 실시예에 의한 P웰의 형성방법에서 제5공정을 표시하는 부분단면도.
제32도는 이 고안의 제3의 실시예에 의한 P웰의 형성방법에서 제6공정을 표시하는 부분단면도.
제33도는 이 고안의 제3의 실시예에 의한 P웰의 형성방법에서 제7공정을 표시하는 부분단면도.
제34도는 이 고안의 제3의 실시예에 의한 n웰의 형성방법에서 제1공정을 표시하는 부분단면도.
제35도는 이 고안의 제3의 실시예에 의한 n웰의 형성방법에서 제2공정을 표시하는 부분단면도.
제36도는 이 고안의 제3의 실시예에 의한 n웰의 형성방법에서 제3공정을 표시하는 부분단면도.
제37도는 이 고안의 제3의 실시예에 의한 n웰의 형성방법에서 제4공정을 표시하는 부분단면도.
제38도는 이 고안의 제3의 실시예에 의한 n웰의 형성방법에서 제5공정을 표시하는 부분단면도.
제39도는 이 고안의 제3의 실시예에 의한 n웰의 형성방법에서 제6공정을 표시하는 부분단면도.
제40도는 이 고안의 제3의 실시예에 의한 n웰의 형성방법에서 제7공정을 표시하는 부분단면도.
제41도는 이 고안의 제3의 실시예에 의한 n웰의 형성방법에서 제8공정을 표시하는 부분단면도.
제42도는 이 고안의 제4의 실시예에 의한 P웰의 형성방법에서 제1공정을 표시하는 부분단면도.
제43도는 이 고안의 제4의 실시예에 의한 P웰의 형성방법에서 제2공정을 표시하는 부분단면도.
제44도는 이 고안의 제4의 실시예에 의한 P웰의 형성방법에서 제3공정을 표시하는 부분단면도.
제45도는 이 고안의 제4의 실시예에 의한 P웰의 형성방법에서 제4공정을 표시하는 부분단면도.
제46도는 이 고안의 제4의 실시예에 의한 P웰의 형성방법에서 제5공정을 표시하는 부분단면도.
제47도는 이 고안의 제4의 실시예에 의한 P웰의 형성방법에서 제6공정을 표시하는 부분단면도.
제48도는 이 고안의 제4의 실시예에 의한 P웰의 형성방법에서 제7공정을 표시하는 부분단면도.
제49도는 이 고안의 제4의 실시예에 의한 n웰의 형성방법에서 제1공정을 표시하는 부분단면도.
제50도는 이 고안의 제4의 실시예에 의한 n웰의 형성방법에서 제2공정을 표시하는 부분단면도.
제51도는 이 고안의 제4의 실시예에 의한 n웰의 형성방법에서 제3공정을 표시하는 부분단면도.
제52도는 이 고안의 제4의 실시예에 의한 n웰의 형성방법에서 제4공정을 표시하는 부분단면도.
제53도는 이 고안의 제4의 실시예에 의한 n웰의 형성방법에서 제5공정을 표시하는 부분단면도.
제54도는 이 고안의 제4의 실시예에 의한 n웰의 형성방법에서 제6공정을 표시하는 부분단면도.
제55도는 이 고안의 제4의 실시예에 의한 n웰의 형성방법에서 제7공정을 표시하는 부분단면도.
제56도는 이 고안의 제4의 실시예에 의한 CMOS형 반도체장치의 형성방법에 있어서 제1공정을 표시하는 부분단면도.
제57도는 이 고안의 제4의 실시예에 의한 CMOS형 반도체장치의 형성방법에 있어서 제2공정을 표시하는 부분단면도.
제58도는 이 고안의 제4의 실시예에 의한 CMOS형 반도체장치의 형성방법에 있어서 제3공정을 표시하는 부분단면도.
제59도는 이 고안의 제4의 실시예에 의한 CMOS형 반도체장치의 형성방법에 있어서 제4공정을 표시하는 부분단면도.
제60도는 이 고안의 제4의 실시예에 의한 CMOS형 반도체장치의 형성방법에 있어서 제5공정을 표시하는 부분단면도.
제61도는 이 고안의 제4의 실시예에 의한 CMOS형 반도체장치의 형성방법에 있어서 제6공정을 표시하는 부분단면도.
제62도는 이 고안의 제4의 실시예에 의한 CMOS형 반도체장치의 형성방법에 있어서 제7공정을 표시하는 부분단면도.
제63도는 이 고안의 제4의 실시예에 의한 CMOS형 반도체장치의 형성방법에 있어서 제8공정을 표시하는 부분단면도.
제64도는 이 고안의 제4의 실시예에 의한 CMOS형 반도체장치의 형성방법에 있어서 제9공정을 표시하는 부분단면도.
제65도는 이 고안의 제5의 실시예에 의한 반도체장치의 형성방법에 있어서 제1공정을 표시하는 부분단면도.
제66도는 이 고안의 제5의 실시예에 의한 반도체장치의 형성방법에 있어서 제2공정을 표시하는 부분단면도.
제67도는 이 고안의 제5의 실시예에 의한 반도체장치의 형성방법에 있어서 제3공정을 표시하는 부분단면도.
제68도는 이 고안의 제5의 실시예에 의한 반도체장치의 형성방법에 있어서 제4공정을 표시하는 부분단면도.
제69도는 이 고안의 제5의 실시예에 의한 반도체장치의 형성방법에 있어서 제5공정을 표시하는 부분단면도.
제70도는 이 고안의 제5의 실시예에 의한 반도체장치의 형성방법에 있어서 제6공정을 표시하는 부분단면도.
제71도는 이 고안의 제6의 실시예에 의한 P웰의 형성방법에 있어서의 특징부를 표시하는 부분단면도.
제72도는 이 고안의 제6의 실시예에 의한 P웰에 형성된 n채널 MOS형 전계효과트랜지스터의 구조를 표시하는 부분단면도.
제73도는 이 고안의 제6의 실시예에 의한 CMOS형 반도체장치의 형성방법에서의 특징부분을 표시하는 부분단면도.
제74도는 이 고안의 제6의 실시예에 의한 반도체장치의 제2의 특징부분을 표시하는 부분단면도.
제75도는 종래의 CMOS형 반도체장치의 구조를 표시하는 부분단면도.
제76도는 종래의 CMOS형 반도체장치에 형성된 기생사이리스터의 일예를 모식적으로 표시하는 부분단면도.
제77도는 종래의 P웰의 형성방법에 있어서 제1공정을 표시하는 부분단면도.
제78도는 종래의 P웰의 형성방법에 있어서 제2공정을 표시하는 부분단면도.
제79도는 종래의 P웰의 형성방법에 있어서 제3공정을 표시하는 부분단면도.
제80도는 종래의 P웰의 형성방법에 있어서 제4공정을 표시하는 부분단면도.
제81도는 종래의 P웰의 형성방법에 있어서 제5공정을 표시하는 부분단면도.
제82도는 종래의 P웰의 형성방법에 있어서 제6공정을 표시하는 부분단면도.
제83도는 종래의 P웰의 구조와 깊이방향의 불순물농도와의 관계를 표시하는 도면.
제84도는 임계치전압과 기판바이어스전압과의 관계를 표시하는 그래프.
제85도는 기판바이어스효과의 증대에 의한 영향을 설명하기 위해 사용되는 DRAM의 메모리셀을 표시하는 등가회로도.
제86도는 기판바이어스효과의 증대에 의한 영향을 설명하기 위해 사용되는 n채널 MOS인버터를 표시하는 등가회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : P형의 실리콘기판 2 : 분리산화막
5 : n웰 6 : P웰
51,52,53a : n형 불순물농도피크 53b,61,62,63 : P형 불순물농도피크
[고안의 목적]
기판표면에 형성된 MOS트랜지스터의 특성에 악영향을 미치지 않고 기판바이어스효과의 증대를 충분히 억제할 수 있는 레트로그레이드웰 구조를 제공하는 것을 목적으로 한다.
[고안이 속하는 기술분야 및 그 분야의 종래기술]
이 고안은, 반도체장치에 관해, 특히 기판바이어스효과를 억제하기 위해 개선된 레트로그레이드웰 구조에 관한 것이다.
반도체기판에 웰을 형성하고, 이 웰의 주표면에 MOS트랜지스터를 형성한 반도체장치의 대표예로서 상보형 MOS트랜지스터(이하 CMOS트랜지스터라함)가 있다.
CMOS트랜지스터는 n채널 MOS트랜지스터와 P채널 MOS트랜지스터가 하나의 반도체기판내에 혼재해 있는 것이 특징이다.
CMOS트랜지스터의 이점을 전원단자간에 흐르는 직류전류가 대단히 작기 때문에 소비전류가 극히 적은데 있다.
이하, 도면을 참조해서 종래의 CMOS트랜지스터의 구조에 대해 설명한다.
제75도는 종래의 CMOS트랜지스터의 구조를 표시하는 부분단면도이다.
P형 실리콘기판(1)의 표면영역에는 서로 다른 도전형의 n웰(5)과 P웰(6)형성되어 있다.
n웰(5), P웰(6)의 표면상의 소정영역에는 소자간 분리를 위한 분리산화막(필드산화막)(2)이 형성되어 있다.
n웰(5)의 표면에는 P채널 MOS트랜지스터(50)가 형성되어 있다.
P웰(6)의 표면에는 n채널 MOS트랜지스터(60)가 형성되어 있다.
P채널 MOS트랜지스터(50)는 게이트전극(8)과 그로 인해 간격을 띠우게 된 한쌍의 P+불순물영역(9a)(9b)를 갖는다.
n채널 MOS트랜지스터(60)는 게이트전극(8)과 이로 인해 간격을 띠우게 된 한쌍의 n+불순물영역(10a)(10b)를 갖는다.
또 제75도에는, n웰(5)과 P웰(6)에는 각각 하나의 트랜지스터만이 표시되고 있으나. 실제로는 복수개의 MOS트랜지스터나 기타의 기능소자가 형성되어 있다.
그러나, CMOS구조는 그 구조상, 전원단자에 과대한 전류가 흘러서 소자를 파괴한다는 래치업현상을 일으키기 쉽다.
여기서 래치업이라는 것은, CMOS트랜지스터에서 PnP와 nPn의 기생바이폴러트랜지스터가 형성되어 이들 바이폴러트랜지스터가 전원전위(Vcc)와 접지전위 GND(Vss)사이에 PnPn의 사이리스터를 구성함으로써 외래노이즈가 한번 인가되면, Vcc와 GND사이에는 전류가 계속 흘러, 드디어는 파괴를 초래하는 현상을 말한다.
제76도는 예를 들면, 제75도를 사용해서 설명한 것과 같은 CMOS트랜지스터에서 형성된 기생사이리스터의 한 예를 표시하는 모식적인 단면도이다.
제76도는 n웰(5)D과 P웰(6)의 불순물농도가 낮으면, 어떤 서지노이즈가 인가되었을때, 이들의 웰영역에 전류가 흘렀을때의 전압강하(저항 Rn, RP에 상당하는 전압강하)가 커진다.
이로 인해, 기생 PnP바이폴러트랜지스터 Q1, 기생 nPn바이폴러트랜지스터의 Q2의 이미터베이스간이 바이어스된다.
이 결과, 이들의 기생트랜지스터가 동작함으로써 상술한 래치업현상이 일어나기 쉽게 된다.
그런데, CMOS구조를 구성하는 프로세스기술중에서, 가장 특징적인 기술이 웰형성기술이다.
동일 반도체기판상에 n채널 MOS트랜지스터와 P채널 MOS트랜지스터를 형성하는데는, 각각의 소자의 형성영역을 분리해야 한다.
즉, n채널 MOS트랜지스터를 형성하는 P웰영역과 P채널 MOS트랜지스터를 형성하는 n웰영역을 전기적으로 분리해서 설치해야 한다.
그래서, 상술한 래치업현상에 대한 내성을 향상시켜 주고, MOS트랜지스터의 협채널효과의 억제나 임계치 전압의 제어목적으로, 반도체기판의 주표면으로부터 깊이방향에 따라 단계적으로 변화시킨 불순물농도분포를 갖는 소위, 레트로그레이드웰 구조가 채용되고 있다.
이 레트로그레이드웰은 불순물을 반도체기판에 높은 에너지로 이온주입함으로써 형성되는 경우가 많다.
높은 에너지로 불순물이온을 반도체기판에 주입하므로써 레트로그레이드웰을 형성하는 방법은, 예를 들면, 일본국 특개평 2-264464호 공보, 일본국 특개평 2-276274호 공보, T·Nishihara et.al, A 0.5㎛ Isolation Technology Using Advanced Poly Silicon Pad LOCOS(APPL), IEDM 88PP. 100∼103에 개시되어 있다.
제77∼제82도는 종래의 레트로그레이드웰 구조의 각 형성공정에서의 단면도이다.
또 제77∼제82도는 CMOS구조에 있어서 표면채널형의 n채널 MOS트랜지스터가 형성되는 P웰의 형성방법만을 표시하고 있다.
이하, 이들 도면을 참조해서, 종래의 P형 레트로그레이드웰 구조의 형성방법에 대해 설명한다.
제77도를 참조해서 P형 실리콘기판(1)의 표면에 열산화에 의해 밑받침 산화막(20)이 형성된다.
이 밑받침산화막(20)위에는, CVD법에 의해, 폴리실리콘막(3)과, 그위에 질화막(4)이 형성된다.
포토리소그래피기술과 반응성이온에칭기술을 사용해서, 질화막(4)과 폴리실리콘막(3)이 선택적으로 제거된다.
이로 인해, 소자형성영역에는 폴리실리콘막(3)과 질화막(4)이 형성되고 소자분리영역에는 밑받침산화막(20)의 표면이 노출되고 있다.
다음에 제78도에 표시하는 바와 같이, 노출된 밑받침산화막(20)이 질화막(4)과 폴리실리콘막(3)을 마스크로 사용해서 열산화됨으로써 두꺼운 분리산화막(2)이 형성된다.
이 분리산화막(2)의 형성방법은 LOCOS법의 일종이고, LOPOS프로세스라고 불린다.
이 분리산화막(2)의 형성에 의해 MOS트랜지스터 등의 소자가 형성되는 소자형성영역이 규정된다.
이 소자 형성영역위에는 밑받침산화막(20)이 형성되어 있다.
그후 제79도에는 표시한 바와 같이, 질화막(4)과 폴리실리콘막(3)이 제거된다.
제80도를 참조해서, P형 불순물이온으로서 보론이온(B+)이 높은 에너지로 2회에 걸쳐 에너지와 주입량을 변화시켜 실리콘기판(1)에 주입된다.
이로 인해, 분리산화막(2)의 하면에 제1의 P형 불순물농도피크(61a)를 갖는 P형 불순물영역이 형성된다.
또 실리콘기판(1)내의 깊은 곳에 제2의 P형 불순물농도피크(62)를 갖는 P형 불순물영역이 형성된다.
이때 소자형성영역내에도 P형 불순물농도피크(61b)를 갖는 불순물영역이 불가피하게 형성되어 버린다.
또, 제81도에 표시하는 바와 같이 분리산화막(2)을 마스크로 사용해서 실리콘기판(1)의 표면으로부터 얕은 영역에 보론이온이 낮은 에너지로 주입된다.
이로 인해 소자형성영역에서 실리콘기판(1)의 표면근처에 제3의 P형 불순물농도피크(63)를 갖는 불순물영역이 형성된다.
이 P형 불순물농도피크(63)를 형성하기 위한 이온주입을 하기 전에, p형 불순물농도피크(61a),(61b),(62)를 갖는 영역을 활성화시키기 위해 열처리를 실리콘기판에 실시해도 된다.
이와 같이 해서, P웰(6)이 형성된다.
이 P웰(6)은 3개의 P형 불순물농도피크(61a),(61b)와 (62),(63)을 갖는다.
이상과 같이 해서 형성되는 P형 레트로그레이드웰 영역에서, 제1의 불순물농도피크(61a)를 갖는 영역은 소자분리용의 채널스톱영역으로 작용한다.
또 실리콘기판(1)의 깊은 위치에 형성되는 제2의 불순물농도피크(62)를 갖는 영역은 래치업현상의 방지에 유효하다.
또 제3의 불순물농도피크(63)를 갖는 영역은, 그 영역상에 형성되는 MOS트랜지스터의 펀치스루를 방지하고 임계치전압을 제어한다.
제82도에 표시한 바와 같이, 밑받침산화막(20)이 제거된 후, 다시 열산화에 의해 게이트산화막(7)이 형성된다.
이 게이트산화막(7)위에 CVD 법에 의해, 예를 들면, n형 불순물로서 인을 포함하는 폴리실리콘층이 형성된다.
포토리소그래피기술이나 반응성 이온에칭기술을 사용해서, 이 폴리실리콘층을 선택적으로 제거함으로써, n+폴리실리콘층으로 되는 게이트전극(8)이 형성된다.
게이트전극(8)을 마스크로 해서, 인이나 비소의 n형불순물이 이온주입된다. 이래서 n+불순물영역(10a),(10b)이 형성된다.
이와 같이 해서, P웰(6)의 영역내에 n채널 MOS트랜지스터(60)가 형성된다. 이상과 같이 해서, 형성된 P웰(6)과 n채널 MOS트랜지스터(60)의 구조와, 깊이방향의 불순물농도분포와의 관계는 제83도에 표시된다.
n채널 MOS트랜지스터(60)를 덮도록 절연막(11)이 형성되어 있다.
절연막(11)에는 n+불순물영역(10a)(10b)의 표면을 노출시키도록 콘텍트홀(11a)(11b)가 형성되어 있다.
콘텍트홀(11a),(11b)의 각각을 통해서 n+불순물영역(10a)(10b)에 접촉하도록 배선층(12a),(12b)이 형성되어 있다.
제1의 P형 불순물농도피크(61a)는 분리산화막(2)의 하면근처에 형성되고, 소자분리용 채널스톱영역으로 작용한다.
또, n채널 MOS트랜지스터(60)의 채널영역에서 표면근처에 형성되는 P형 불순물농도피크(63)는 n채널 MOS트랜지스터(60)의 펀치스루현상의 발생을 억제하고, 또는 임계치전압을 제어한다.
그러나, 제80도에 표시하는 바와 같이 종래의 레트로그레이드웰 구조의 형성방법에 의하면 소자분리용의 채널스톱영역으로서 P형 불순물농도피크(61a)를 분리산화막(2)의 하면근처에 형성하면, 그와 동시에 소자형성영역, 즉 n채널 MOS트랜지스터(60)가 형성되는 영역에도 P형 불순물농도피크(61b)가 불가피하게 형성된다.
이 P형 불순물농도피크(61b)는 그 위에 형성되는 n채널 MOS트랜지스터(60)의 동작에 대해 악영향을 미친다.
즉, P형 불순물농도피크(61b)는 기판바이어스효과를 증대시킨다.
여기서 기판바이어스효과라는 것은 MOS트랜지스터가 형성되는 실리콘기판에 전압을 인가함으로써 그 MOS트랜지스터의 임계치전압이 변화하는 효과를 말한다.
즉, 임계치전압은 기판바이어스전압의 평방근에 비례한다.
이 비례정수가 기판효과정수로 정해진다.
상술한 기판바이어스효과의 증대라는 것은, 기판효과정수가 커지는 것을 의미한다.
제84도는 임계치전압 Vth와 기판바이어스전압 VBB의 관계를 표시하는 그래프이다.
제84도에 표시하는 바와 같이 기판효과정수가 K1의 경우, 기판바이어스전압 VBB가 변화해도, 임계치전압 Vth가 변화하는 정도는 비교적 작다.
그러나, 기판효과정수가 K1으로부터 K2로 커지면, 기판바이어스전압 VBB가 약간 변화해도, 임계치전압 Vth가 크게 변화한다.
이 기판바이어스전압은, 실리콘기판에 노이즈가 주입되는 등으로 인해, 실리콘기판에 부하되는 경우가 있다.
이런 경우에 기판에 바이어스전압을 걸지 않아도, 바이어스전압이 걸린 상태가 기판내에서 발생하는 노이즈나 외래노이즈등에 의해 야기된다.
따라서, 종래의 레트로그레이드웰 구조를 갖는 반도체장치에 있어서, 기판에 바이어스전압을 거는 경우나 어떤 외부요인에 의해 기판에 바이어스전압이 걸린 상태가 되는 경우에 MOS트랜지스터의 임계치전압이 변화하기 쉽게 된다.
이결과, 반도체장치의 동작중에, 임계치전압의 변동이 커져, 특히 고정도의 임계치제어가 요구되는 센스앰프등에서는 오동작이 생기기 쉽다.
제85도는 DRAM에서 사용되는 메모리셀의 등가회로를 표시하는 도면이다.
메모리셀은 하나의 n채널 MOS트랜지스터(100)와 캐퍼시터(200)로 구성된다.
이 메모리셀에 있어서, 캐퍼시터(200)에 축적된 High레벨의 전위를 n채널 MOS트랜지스터(100)에 의해 판독하는 경우에 대해 생각한다.
이때 트랜지스터(100)의 소스전극(102)에는 Vcc/2의 전압이 인가되어 있다.
캐퍼시터(200)의 셀플레이트전극(201)에도 Vcc/2의 전압이 인가되어 있다.
이때, 캐퍼시터(200)에는 High레벨의 전위가 축적되어 있으므로, 드레인전극(202)에는 Vcc의 전압이 인가된다.
이 상태에서 n채널 MOS트랜지스터(100)가 온상태가 된다.
이 경우의 트랜지스터(100)의 실효적인 기판전위 VBB, eff는 아래식으로 주어진다.
이와 같이 실효적인 기판전위의 절대치가 크게 된다.
이에 따라, 트랜지스터의 임계치전압이 증대한다.
이 증대폭은 제84도에 표시하는 바와 같이 기판효과정수 K가 커질수록 크게 된다.
따라서, MOS트랜지스터가 동작하지 않게 되고, 메모리셀에서 High레벨의 판독이 불가능해진다.
다음에, 제85도에 표시되는 메모리셀에서 캐퍼시터(200)에 High레벨의 전위가 축적되어 있고, 그 캐퍼시터(200)을 리프렛쉬하기 위해 High레벨의 전위를 기록하는 경우에 대해 생각해 본다.
소스전극(102)에는 전압 Vcc가 인가된다.
캐퍼시터(200)의 셀플레이트전극(201)에는 전압 Vcc/2가 인가되어 있다.
이런 상태에서 게이트전극(101)에는 소정의 전압이 인가됨으로써, 트랜지스터(100)가 온상태로 된다.
드레인전극(202)에는 전압 Vcc가 인가된다.
이때의 트랜지스터(100)의 실효적인 기판전위 VBB, eff는 아래의 식과 같이 된다.
이와 같이 실효적인 기판전위의 절대치가 커지고, 이에 따라 트랜지스터의 임계치가 증대한다.
그 증대폭은 기판효과정수 K가 커질수록 커진다.
따라서 MOS트랜지스터가 동작하지 않게 되고, 메모리셀에서 High레벨의 기록도 불가능하게 된다.
이것들은 메모리셀에서 고속성을 저하시킬뿐 아니라, 오동작을 일으키게 된다는 중대한 문제가 된다.
제86도는 n채널 MOS인버터의 등가회로를 표시하는 도면이다.
n채널 MOS인버터는 로드트랜지스터(300)와 드라이브트랜지스터(400)를 포함한다.
지금 입력전압 Vin이 High레벨로부터 Low레벨로 반전하는 경우에 대해 생각해 본다.
이때 출력전압 Vout는 Low레벨로부터 High레벨로 반전한다.
이 경우, 로드트랜지스터(300)의 소스전극에는 High레벨의 출력전압 Vout가 인가된다.
로드트랜지스터(300)의 실효적인 기판전위 VBB, eff는 아래식으로 주어진다.
VBB, eff=｜VBB｜+Vout 이와 같이 실효적인 기판전위의 절대치가 커지고, 이에 따라 로드트랜지스터(300)의 임계치전압이 증대한다.
이 증대폭은 기판효과정수 K가 커질수록 커진다.
따라서, 로드트랜지스터가 동작하지 않게 되고 n 채널 MOS인버터에는 출력전압이 High레벨에 도달하지 않게 된다.
이상과 같이, 종래의 레트로그레이드웰 구조는 기판표면에 형성된 MOS트랜지스터의 특성에 악영향을 미친다는 문제점이 있었다.
[고안이 이루고자 하는 기술과제]
그래서, 이 고안은 상술한 바와 같은 문제점을 해소하는 것으로, 기판표면에 형성된 MOS트랜지스터의 특성에 악영향을 미치지 않고 즉, 기판바이어스효과의 증대를 충분히 억제하는 것이 가능한 레트로그레이드웰 구조를 제공하고자 한다.
[고안의 구성 및 작용]
이 고안이 하나의 국면에 따른 반도체장치에 있어서는 반도체기판과, 분리산화막과, 웰영역을 구비한다. 반도체기판은 주표면을 갖는다.
분리산화막은, 반도체기판의 주표면에서 소자형성영역을 분리하도록 소자분리영역에 형성되어 있다.
웰영역은, 반도체기판의 주표면내에 형성되고, 반도체기판의 주표면으로부터 깊이방향에 따라 불순물농도피크를 갖는다.
그 불순물농도분포는, 제1의 불순물농도피크와 제2의 불순물농도피크와 제3의 불순물농도피크를 포함한다.
제1의 불순물농도피크는 소자분리영역내에서 분리산화막의 하면근처에만 존재한다.
제2의 불순물농도피크는 분리산화막의 하면으로부터 떨어지고, 또 반도체기판의 주표면에서 떨어진 위치에 소자분리영역으로부터 소자형성영역까지 뻗어 있다.
제3의 불순물농도피크는 소자형성영역의 표면근처에만 존재한다.
이 고안의 하나의 국면에 따른 반도체장치에서는, 우선, 반도체기판의 주표면에서 소자형성영역을 분리하도록 소자분리영역에 분리산화막이 형성된다.
반도체기판의 주표면의 위쪽으로부터 선택적으로 분리산화막을 통해서 불순물을 반도체기판의 영역내에 도입함으로써, 제1의 불순물영역은, 소자분리영역내에서 분리산화막의 하면근처에만 제1의 불순물농도피크가 존재하도록 형성된다.
반도체기판의 주표면의 위쪽으로부터 불순물을 반도체기판의 영역내에 도입함으로써 제2의 불순물영역은, 분리산화막의 하면에서 분리되고, 또 반도체기판의 주표면으로부터 떨어진 위치에서 제2의 불순물농도피크의 소자분리영역으로부터 소자형성영역까지 뻗어 있도록 형성된다.
반도체기판의 주표면의 위쪽으로부터 불순물을 선택적으로 소자형성영역내에 도입함으로써, 제3의 불순물영역은, 소자형성영역의 표면근처에만 제3의 불순물농도피크가 존재하도록 형성된다.
이 고안의 다른 국면에 따른 반도체장치에서는, 우선 반도체기판의 주표면에서 소자형성영역을 분리하도록 소자분리영역에 분리산화막이 형성된다.
반도체기판의 주표면의 위쪽으로부터 불순물을 반도체기판의 영역내에 도입함으로써, 분리산화막의 하면근처에 제1의 불순물농도피크가 존재하는 제1의 불순물영역과, 소자형성영역의 표면근처에 제3의 불순물농도피크가 존재하는 제3의 불순물영역이 동시에 형성된다.
반도체기판의 주표면의 위쪽으로부터 불순물을 반도체기판의 영역내에 도입함으로써, 분리산화막의 하면으로부터 떨어지고, 또 반도체기판의 주표면으로부터 떨어진 위치에서 제2의 불순물농도피크가 소자분리영역으로부터 소자형성영역까지 뻗어 있도록 제2의 불순물영역이 형성된다.
이 고안의 또다른 국면에 따른 반도체장치에서는, 우선, 반도체기판의 주표면에서 소자형성영역을 분리하도록 소자형성영역에 분리산화막이 형성된다.
반도체기판의 주표면의 위쪽으로부터 제1도전형의 불순물을 반도체기판의 영역내에 도입함으로써, 분리산화막의 하면근처의 위치이며, 또 반도체기판의 주표면에서 떨어진 제1의 위치에서 제1의 불순물농도피크가 소자분리영역으로부터 소자형성영역까지 뻗어 있도록 제1의 불순물영역이 형성된다.
반도체기판의 주표면의 위쪽으로부터 제1도전형의 불순물을 반도체기판의 영역내에 도입함으로써 분리산화막의 하면으로부터 떨어지고, 또 반도체기판의 주표면에서 떨어진 제1의 위치보다도 깊은 제2의 위치에서 제2의 불순물농도피크가 소자분리영역으로부터 소자형성영역까지 뻗어 있도록 제2의 불순물영역이 형성된다.
반도체기판의 주표면의 위쪽으로부터 제2도전형의 불순물을 선택적으로 소자형성영역내에 도입함으로써 분리산화막의 하면근처에만 제1의 불순물농도피크가 존재하도록 제1의 불순물영역을 잔존시킨다.
반도체기판의 주표면의 위쪽으로부터 제1도전형의 불순물을 선택적으로 소자형성영역내에 도입함으로써, 소자형성영역의 표면근처에만 제3의 불순물농도피크가 존재하도록 제3의 불순물영역이 형성된다.
이 고안의 또다른 국면에 따른 반도체장치에 있어서는, 반도체기판의 주표면에서 소자형성영역을 분리하도록 소자분리영역에 제1의 두께를 갖는 제1의 분리산화막이 형성된다.
반도체기판의 주표면의 위쪽으로부터 선택적으로 제1의 분리산화막을 통해서 불순물을 반도체기판의 영역내에 도입함으로써, 소자분리영역내에서 분리산화막의 하면근처에만 제1의 불순물농도피크가 존재하도록 제1의 불순물영역이 형성된다.
제1의 분리산화막에 처리를 함으로써 제1의 두께보다도 두꺼운 제2의 두께를 갖는 제2의 분리산화막이 형성된다.
반도체기판의 주표면의 위쪽으로부터 불순물을 반도체기판의 영역내에 도입함으로써, 분리산화막의 하면으로부터 떨어지고, 또 반도체기판의 주표면으로부터 떨어진 위치에서 제2의 불순물농도피크가 소자분리영역으로부터 소자형성영역까지 뻗어 있도록 제2의 불순물영역이 형성된다.
반도체기판의 주표면의 위쪽으로부터 불순물을 선택적으로 소자형성영역내에 도입함으로써, 소자형성영역의 표면근처에만 제3의 불순물농도피크가 존재하도록 제3의 불순물영역이 형성된다.
이 고안의 하나의 국면에 따른 반도체장치에 의하면, 제1의 불순물농도피크는 소자분리영역내에서 분리산화막의 하면근처에만 존재한다.
이 때문에, 소자분리용의 채널스톱영역으로서 작용하는 제1의 불순물농도피크는 소자형성영역내에는 형성되지 않는다.
따라서, 본 고안의 레트로그레이드웰 구조에 의하면, 그 웰영역에 형성되는 MOS트랜지스터의 기판바이어스효과의 증대가 억제되고, 작은 기판효과정수를 얻을 수가 있다.
이로인해, 본 고안의 레트로그레이드웰 구조를 채용한 반도체장치의 고속성이 확보되고, 오동작이 저감된다.
이 고안의 하나의 국면에 따른 반도체장치에 의하면, 질화막과 폴리실리콘막을 마스크로 해서 이온이 소정의 에너지로 주입되면, 제1의 불순물농도피크는 분리산화막의 하면근처에만 존재한다.
따라서, 종래의 레트로그레이드웰 구조의 형성방법과 같이 소자형성영역내에 불가피하게 생기는 불순물농도피크의 형성은 회피할 수 있다.
이 고안의 다른 국면에 따른 반도체장치에 의하면, 분리산화막 하면근처에 제1의 불순물농도피크와 소자형성영역의 표면근처에 제3의 불순물농도피크가 동시에 형성된다.
따라서, 제1의 실시예에 있어서의 형성방법보다도 공정을 단축하고, 또 종래의 레트로그레이드웰 구조의 형성방법과 같이 소자형성영역내에 불가피하게 생겨버리는 불순물농도피크의 형성은 회피할 수 있다.
이 고안의 또다른 국면에 따른 반도체장치에 의하면, 분리산화막을 형성한후, 제1도전형의 불순물을 주입하고, 다시 제2도전형의 불순물을 소정에너지로 주입한다.
이로인해, 분리산화막의 하면근처에만 제1의 불순물농도피크가 존재한다.
따라서, 종래의 레트로그레이드웰 구조의 형성방법과 같이 소자형성영역내에 불가피하게 생기는 불순물농도피크의 형성을 회피된다.
이 고안의 또다른 국면에 따른 반도체장치에 의하면, 제1의 두께를 갖는 제1분리산화막을 형성한다.
그후, 제1의 분리산화막의 두께보다도 두꺼운 제2의 두께를 갖는 제2의 분리산화막으로 한다.
이로인해, 분리산화막의 성장에 의한 분리산화막의 엣지부분에서의 질화막의 왜곡을 방지하고, 질화막의 파괴를 방지한다.
또 질화막과 폴리실리콘막을 마스크로 해서, 이온이 소정의 에너지로 주입되면, 제1의 불순물농도피크는 분리산화막의 하면근처에만 존재한다.
따라서, 종래의 레트로그레이드웰 구조의 형성방법과 같이, 소자형성영역내에 불가피하게 생겨버리는 불순물농도피크의 형성은 회피할 수 있다.
[실시예]
이하, 이 고안의 제1의 실시예에 대해 설명한다.
제1도는 제1의 실시예에 의한 레트로그레이드웰 구조를 채용한 CMOS형 반도체장치를 표시하는 부분단면도이다.
제1도를 참조해서 P형 실리콘기판(1)의 표면영역에는 서로 다른 도전형의 n형(5)과 P웰(6)이 형성되어 있다.
n웰(5), P웰(6)의 표면상의 소정영역에는 소자간분리를 위한 분리산화막(2)이 형성되어 있다.
n웰(5)은 n형 불순물농도피크(51),(52),(53a)와 P형 불순물농도피크(53b)를 갖고 있다.
n형 불순물농도피크(51)는 제1의 불순물농도피크를 형성하고, n형 불순물농도피크(52)는 제2의 불순물농도피크를 형성하며, n형 불순물농도피크(53a)와 P형 불순물농도피크(53b)는 제3의 불순물농도피크를 형성한다.
n형 불순물농도피크(51)는 분리산화막(2)의 하면근처에 형성되고, 소자분리용의 채널스톱영역으로 작용한다.
n형 불순물농도피크(52)는 실리콘기판(1)의 깊은 영역에 존재하고, 래치업현상의 방지에 유효하다.
n형 불순물농도피크(53a)는 소자형성영역내에만 존재하고, 그 영역에 형성되는 MOS트랜지스터의 펀치스루를 방지한다.
P형 불순물농도피크(53b)는 소자형성영역에만 존재하고, 그 영역내에 형성되는 MOS트랜지스터의 임계치를 최적치로 설정한다.
이렇게 해서 구성되는 n웰(5)의 표면에는 P채널 MOS트랜지스터(50)가 형성되어 있다.
이 P채널 MOS트랜지스터(50)는 매립채널형 전계효과트랜지스터이다.
매립채널형 전계효과트랜지스터라는 것은, 캐리어가 주행하는 영역을 반도체표면이 아니고, 반도체내부에 설치한 전계효과트랜지스터를 말한다.
P채널 MOS트랜지스터(50)는 게이트전극(8)과, 이로 인해 간격을 띠워진 한쌍의 P+불순물영역(9a)(9b)를 갖고 있다.
한편, P웰(6)은 P형 불순물농도피크(61)(62)(63)을 갖는다.
제1의 P형 불순물농도피크(61)는 분리산화막(2)의 하면근처에만 존재하고, 소자분리용의 채널스톱영역으로 작용한다.
제2의 P형 불순물농도피크(62)는 실리콘기판(1)의 깊은 영역에 존재하고, 래치업현상을 방지한다.
제3의 P형 불순물농도피크(63)는 소자형성영역의 표면근처에 존재하고, 그 영역내에 형성되는 MOS트랜지스터의 펀치스루를 방지하고, 임계치전압을 최적치로 설정한다.
P웰(6)의 표면에는 n채널 MOS트랜지스터(60)가 형성되어 있다.
n채널 MOS트랜지스터(60)는 게이트전극(8)과, 이로 인해 간격이 띠워진 한쌍의 n+불순물영역(10a)(10b)를 갖는다.
이 n채널 MOS트랜지스터(60)는 표면채널형 전계효과트랜지스터이다.
표면채널형 전계효과트랜지스터라는 것은, 채널이라 불리는 캐리어가 주행하는 영역을 반도체표면에 따라 설치한 전계효과트랜지스터를 말한다.
또, 제1도에는 n웰(5)과 P웰(6)에는 각각 하나의 트랜지스터만이 표시되어 있으나, 실제로는 복수개의 MOS트랜지스터나 기타의 기능소자가 형성되어 있다.
제2도∼제7도는 제1도의 P웰(6)의 영역만의 형성방법을 공정순으로 표시하는 부분단면도이다.
이하, 제1의 실시예에 의한 P웰(6)의 형성방법에 대해 설명한다.
우선 제2도를 참조해서, 실리콘기판(1)의 표면상에 열산화에 의해 밑받침산화막(20)이 형성된다.
이 밑받침산화막(20)의 위에는 CVD법에 의해, 폴리실리콘막(3)이 형성된다.
또, 이 폴리실리콘막(3)의 표면상에 CVD법에 의해 질화막(4)이 3000Å∼4000Å의 두께로 형성된다.
포토리소그래피기술과 반응성이온에칭을 사용해서, 질화막(4)과 폴리실리콘막(3)이 선택적으로 제거된다.
이로 인해, 소자분리영역에서 밑받침산화막(20)의 표면이 노출되고, 소자형성영역에는 질화막(4)과 폴리실리콘막(3)이 잔존해 있다.
다음에, 제3도를 참조해서, 표면이 노출된 밑받침산화막(20)을 열산화함으로써 두께 3000Å∼5000Å분의 분리산화막(2)이 형성된다.
그후, 제4도에 표시하는 바와 같이, 질화막(4)과 폴리실리콘막(3)을 마스크로 사용해서, P형 불순물이온으로서 보론이온(B+)이 실리콘기판(1)에 주입된다.
이 레트로그레이드웰을 구성하기 위한 제1회째의 이온주입은, 주입에너지 90∼180KeV, 도즈량 1.0×1012∼1.0×1013cm-3로 시행된다.
이로 인해, 소자분리영역의 분리산화막(2)의 하면근처에만, 제1의 P형 불순물농도피크(61)(불순물농도는 ∼1017cm-3정도)를 갖는 불순물영역이 형성된다.
제5도를 참조해서, 질화막(4)과 폴리실리콘막(3)이 제거된다.
다시 보론이온이 실리콘기판(1)에 주입된다.
이 제2회째의 이온주입은, 주입에너지 500∼700KeV, 도즈량 1.0×1013∼1.0×1014cm-2로 실시된다.
이로 인해 소자분리영역으로부터 소자형성영역에 이르기까지, 실리콘기판(1)의 깊은 영역에 제2의 P형 불순물농도피크(62)(불순물농도는 ∼1018cm-3정도)를 갖는 불순물영역이 형성된다.
또 제6도를 참조해서, 보론이온이 분리산화막(2)을 마스크로 사용해서 실리콘기판(1)에 주입된다.
이 3회째의 이온주입은, 주입에너지 15∼70KeV, 도즈량 1.0×1011∼1.0×1013cm-2로 시행된다.
이로 인해, 소자형성영역의 표면근처에만 제3의 P형 불순물농도피크(63)(불순물농도는 10-17cm-3정도)를 갖는 불순물영역이 형성된다.
이와 같이 해서, P형 불순물농도피크(61),(62),(63)을 갖는 P형 레트로그레이드웰(6)이 형성된다.
또 임계치전압제어용의 P형 불순물농도피크(61),(62),(63)을 갖는 영역을 형성하기 위한 보론이온 주입전에 제1, 제2의 P형 불순물농도피크(61)과 (62)를 갖는 영역을 활성화시키기 위해 열처리가 실리콘기판에 시행되어도 좋다.
최후에 제7도에 표시하는 바와 같이, 소자형성영역내의 밑받침산화막(20)이 제거된 후, 다시 그 영역에 게이트산화막(7)이 형성된다.
이 게이트산화막(7)위에 CVD법에 의해, 예를 들면 n형 불순물로서, 인을 포함한 폴리실리콘층이 형성된다.
포토리소그래피기술과 반응성 이온에칭기술을 사용해, 이 폴리실리콘층이 선택적으로 제거됨으로써 n+폴리실리콘층으로 된 게이트전극(8)이 형성된다.
또 게이트전극(8)을 마스크로 사용해서, n형 불순물로서 인이나 비소가 P웰(6)의 영역내에 이온주입된다.
이로 인해, n+불순물영역(10a),(10b)이 형성된다.
이와 같이 해서, n채널 MOS트랜지스터(60)가 P웰(6)의 영역내에 형성된다.
또 이 실시예에서는, 드레인구조로서 싱글드레인구조를 갖는 n채널 MOS트랜지스터를 형성하였으나, LDD구조의 n채널 MOS트랜지스터를 형성해도 된다.
이상과 같이 해서 형성된 P형 레트로그레이드웰(6)과 n채널 MOS트랜지스터(60)의 구조와 깊이 방향의 불순물농도와의 관계를 제8도에 표시된다.
제8도에 표시하는 바와 같이, n채널 MOS트랜지스터(60)를 피복하도록 절연막(11)이 형성되어 있다.
이 절연막(11)에는 n+불순물영역(10a),(10b)의 표면을 노출하도록 콘텍트홀(11a),(11b)가 형성되어 있다.
이들 콘텍트홀(11a),(11b)의 각각을 통해 n+불순물영역(10a)(10b)에 접속하도록 배선층(12a),(12b)가 형성되어 있다.
제4도에 표시된 바와 같이, 본 고안의 레트로그레이드웰 구조의 형성방법에 의하면, 분리산화막(2)을 형성한 후, 질화막(4)과 폴리실리콘막(3)은 제거되지 않고 이온주입의 마스크로서 사용된다.
이 때문에, 질화막(4)과 폴리실리콘막(3)을 마스크로 해서 보론이온이 소정의 에너지로 주입되면, P형 불순물농도피크(61)는 분리산화막(2)의 하면근처에만 존재한다.
따라서, 종래의 레트로그레이드웰 구조의 형성방법과 같이, 소자형성영역내에 불가피하게 생기는 P형 불순물농도피크의 형성은 회피된다.
이 결과, 제8도에 표시된 바와 같이, 제1의 P형 불순물농도피크(61)로부터 소자형성영역내에 뻗는 P형 불순물농도피크가 존재하지 않으므로, 소자형성영역내에 형성되는 n채널 MOS트랜지스터(60)의 기판효과정수가 작게 억제된다.
이로 인해, 기판내에서 발생하는 노이즈나 외래노이즈에 의해 기판바이어스전압이 인가된 상태가 되었다해도, n채널 MOS트랜지스터(60)의 임계치전압이 크게 변동하는 일은 없다.
제9도∼제14도는 제1도의 n웰(5)과 매립채널형 P채널 MOS트랜지스터(50)의 형성방법을 공정순으로 표시하는 부분단면도이다.
이하, 이 고안의 제1의 실시예로서 n형 레트로그레이드웰의 형성방법에 대해 설명한다.
우선 제9도를 참조해서, P형 실리콘기판(1)의 표면상에는, 열산화에 의해, 밑받침산화막(20)이 형성된다.
이 밑받침산화막(20)의 위에는, CVD법에 의해, 폴리실리콘막(3)이 형성된다.
또 이 폴리실리콘막(3)의 표면상에 CVD법에 의해 질화막이 3000Å∼4000Å의 두께로 형성된다.
포토리소그래피기술과 반응성이온에칭기술을 사용해서, 질화막(4)과 폴리실리콘막이 선택적으로 제거된다.
이로 인해, 소자분리영역에서는 밑받침산화막(20)의 표면이 노출되고, 소자형성영역에는 폴리실리콘막(3)과 질화막(4)이 잔존한다.
다음에 제10도에 표시하는 바와 같이, 질화막(4)과 폴리실리콘막(3)을 마스크로 사용해서 밑받침산화막(20)을 열산화함으로써 두께 3000Å∼5000Å의 분리산화막(2)이 형성된다.
그후, 제11도에 표시하는 바와 같이 질화막(4)과 폴리실리콘막(3)을 마스크로 사용해서, n형 불순물이온으로 인이온(P+)이 실리콘기판(1)에 주입된다.
이 제1회째의 이온주입은, 주입에너지 250∼450KeV, 도즈량 1.0×1012∼1.0×1013cm-2로 시행된다.
이로 인해, 분리산화막(2)의 하면근처에만, 제1의 n형 불순물농도피크(51)(불순물농도는 ∼1017cm-3정도)를 갖는 불순물영역이 형성된다.
제12도에 표시하는 바와 같이 질화막(4)과 폴리실리콘막(3)이 제거된다.
인 이온이 2회, 실리콘기판(1)의 전면에 주입된다.
이 제2회째의 이온주입은, 주입에너지 1.0∼1.5MeV, 도즈량 1.0×1013∼1.0×1014cm-2로 시행된다.
이로 인해, 실리콘기판(1)의 깊은 영역에 제2의 n형 불순물농도피크(52)(불순물농도는 ∼1018cm-3정도)를 갖는 불순물영역이 소자분리영역으로부터 소자형성영역에 이르기까지 형성된다.
또 제3회째의 이온주입은 주입에너지 150∼200KeV, 도즈량 1.0×1012∼1.0×1013cm-2의 조건으로 시행된다.
이로 인해, 소자형성영역의 얕은 영역에만 제3의 불순물농도피크의 일부를 구성하는 n형 불순물농도피크(53a)(불순물농도는 ∼1017cm-3정도)를 갖는 불순물영역이 형성된다.
제13도에 표시하는 바와 같이 다시 P형 불순물이온으로써 보론이온(B+)이 실리콘기판(1)에 주입된다.
이 제4회째의 이온주입은, 주입에너지 10∼50KeV, 도즈량 1.0×1012∼1.0×1013cm-2로 시행된다.
이로 인해, 소자형성영역의 표면 근처에만, 제3의 불순물농도피크의 일부를 구성하는 P형 불순물농도피크(53b)를 갖는 불순물영역이 형성된다.
이와 같이 해서, 불순물농도피크(51),(52),(53a),(53b)를 갖는 n웰(5)이 형성된다.
또 이때 불순물농도피크(51),(52),(53a)를 갖는 영역을 활성화시키기 위해, 임계치전압제어용으로 보론이온을 주입하기 전에 열처리가 실리콘기판에 시행되어도 된다.
최후로 제14도에 표시하는 바와 같이, 밑받침산화막(20)이 제거된 후, 다시 게이트산화막(7)이 소자형성영역의 표면에 형성된다.
이 게이트산화막(7)위에 CVD법에 의해, 예를 들면, n형 불순물로서 인을 포함하는 폴리실리콘층이 형성된다.
포토리소그래피기술과 반응성이온에칭기술을 사용해서, 폴리실리콘층이 선택적으로 제거됨으로써, n+폴리실리콘층으로 되는 게이트전극(8)이 형성된다.
게이트전극(8)을 마스크로 사용해서 P형 불순물로서 보론이나 불화보론이 n형 웰(5)에 이온주입된다.
이로 인해 P+불순물영역(9a),(9b)가 형성된다.
이렇게 해서, 매립채널형의 P채널 MOS트랜지스터(50)가 n형 레트로그레이드웰(5)의 영역내에 형성된다.
또, 상기 실시예에서는 드레인구조로서 싱글드레인 구조의 P채널 MOS트랜지스터를 형성했으나, 어떤 드레인구조를 갖는 P채널 MOS트랜지스터가 형성되어도 된다.
이상과 같이 해서 형성된 n웰(5)과 P채널 MOS트랜지스터(50)의 구조와 깊이방향으로의 불순물농도 분포의 관계는 제15도에 표시된다.
또, 제1도의 CMOS 반도체장치를 형성하는데는, n웰 형성영역을 레지스트로 덮은 상태로 제2도∼제6도의 공정에 의해 P웰(6)을 형성하고, P웰 형성영역을 레지스트로 덮은 상태에서 제9도∼제13도의 공정에 의해 n웰(5)을 형성한다.
P웰(6)과 n웰(5)의 형성순서는 어느 쪽이 먼저라도 상관없다.
P웰(6)과 n웰(5)을 형성한 후에는, n웰(5)의 영역을 레지스트로 덮은 상태에서 제7도의 공정에 의해 P웰(6)의 영역내에 n채널 MOS트랜지스터(60)를 형성하고, P웰(6)의 영역을 레지스트로 덮은 상태로 제14도의 공정에 의해 n웰(5)의 영역내에 P채널 MOS트랜지스터(50)를 형성한다.
또, 상술한 실시예에서는, 표면채널형의 n채널 MOS트랜지스터와 매립채널형의 P채널 MOS트랜지스터를 각각 P형 레트로그레이드웰과 n형 레트로그레이드웰의 영역내에 형성하였으나 표면채널형의 P채널 MOS트랜지스터나 매립채널형의 n채널 MOS트랜지스터를 형성하는 경우에도, 같은 레트로그레이드웰 구조를 적용할 수가 있다.
다음에, 이 고안의 제2의 실시예에서의 반도체장치에 대해 설명한다.
제16도∼제20도는 제1도의 P웰(6)의 영역만의 형성방법을 공정순으로 표시하는 부분단면도이다.
이하 제2의 실시예에 의한 P웰(6)의 형성방법에 대해 설명한다.
우선, 제16도를 참조해서, 실리콘기판(1)의 표면에 열산화에 의해 밑받침산화막(20)이 형성된다.
이 밑받침산화막(20)위에는 CVD법에 의해, 폴리실리콘막(3)이 형성된다.
또, 이 폴리실리콘막(3)의 표면상에 CVD법에 의해 질화막(4)이 1500Å∼3000Å의 두께로 형성된다.
포토리소그래피기술과 반응성이온에칭기술을 사용해서, 질화막(4)과 폴리실리콘막(3)이 선택적으로 제거된다.
이로 인해, 소자분리영역에서 밑받침산화막(20)의 표면이 노출되고, 소자형성영역에는 질화막(4)과 폴리실리콘막(3)이 잔존해 있다.
다음에, 제17도를 참조해서, 표면이 노출된 밑받침산화막(20)을 열산화함으로써, 두께 3000Å∼5000Å의 분리산화막(2)이 형성된다.
그 후, 제18도에 표시하는 바와 같이, 기판 표면에 P형 불순물이온으로서, 보론이온(B+)이 실리콘기판(1)에 주입된다.
이때의 이온주입은, 주입에너지 90∼180KeV, 도즈량 1.0×1012∼1.0×1012cm-2로 시행된다.
이로 인해, 소자분리영역의 분리산화막(2)의 하면근처에 제1의 P형 불순물농도피크(61)(불순물농도는 ∼1017cm-3정도)를 갖는 불순물영역이 형성되고, 동시에 소자형성영역의 표면근처에 제3의 P형 불순물농도피크(63)(불순물농도는 ∼1017cm-3정도)를 갖는 불순물영역이 형성된다.
다음에, 제19도를 참조해서, 질화막(4)과 폴리실리콘막(3)이 제거된다.
다시, 보론이온이 실리콘기판(1)에 주입된다.
이 제2회째의 이온주입은, 주입에너지 500∼700KeV, 도즈량 1.0×1013∼1.0×1014cm-2로 시행된다.
이로 인해, 소자분리영역으로부터 소자형성영역에 이르기까지, 실리콘기판(1)의 깊은 영역에 제2의 P형 불순물농도피크(62)(불순물농도는 ∼1018cm-3정도)를 갖는 불순물영역이 형성된다.
이렇게 해서, P형 불순물농도피크(61),(62),(63)을 갖는 P형 레트로그레이드웰(6)이 형성된다.
최후로 제20도에 표시하는 바와 같이, 소자형성영역내의 밑받침산화막(20)이 제거된 뒤에 다시 그 영역에 게이트산화막(7)이 형성된다.
이 게이트산화막(7)의 상부에 CVD법에 의해, 예를 들면, n형 불술물로서 인을 포함한 폴리실리콘층이 형성된다.
포토리소그래피기술과 반응성이온에칭기술을 사용해서, 이 폴리실리콘층이 선택적으로 제거됨으로써, n+폴리실리콘층으로 된 게이트전극(8)이 형성된다. 또, 게이트전극(8)을 마스크로 사용해서, n형 불순물로서 인이나 비소가 P웰(6)의 영역내에 이온주입된다.
이로 인해 n+불순물영역(10a),(10b)이 형성된다.
이렇게 해서, n채널 MOS트랜지스터(60)가 P웰(6)의 영역내에 형성된다.
또 이 실시예에서는, 드레인구조로서 싱글드레인 구조를 갖는 n채널 MOS트랜지스터를 형성했으나 LDD구조의 n채널 MOS트랜지스터를 형성해도 된다.
이상과 같이 형성된 P형 레트로그레이드웰(6)과 n채널 MOS트랜지스터(60)의 구조와 깊이방향의 불순물농도와의 관계는 제8도에 표시하는 바와 같은 제1의 실시예와 같이 형성할 수 있다.
또 제8도에 표시하는 바와 같이, 이 제2의 실시예에 있어서도, n채널 MOS트랜지스터(60)를 피복하도록 절연막(11)이 형성되어 있다.
이 절연막(11)에는, n+불순물영역(10a),(10b)의 표면을 노출하도록 콘텍트홀(11a)(11b)이 형성되어 있다.
이들 콘텍트홀(11a)(11b)의 각각을 통해서 n+불순물영역(10a),(10b)에 접속하도록 배선층(12a),(12b)이 형성되어 있다.
제18도에 표시된 바와 같이 이 실시예에 있어서의 레트로그레이드웰 구조의 형성방법에 의하면, 분리산화막(2)을 형성한 후, 질화막(4)과 폴리실리콘막은 제거되지 않고, 기판표면전면에 이온주입이 된다.
이때, 질화막(4)의 두께를 소정의 두께로 해둠으로써, 보론이온이 소정의 에너지로 주입되면, P형 불순물농도피크(61)는 분리산화막(2)의 하면근처에 형성되고, 또 동시에 제3의 P형 불순물농도피크(63)가 소자형성영역의 표면근처에 형성된다.
따라서, 제1의 실시예와 비교했을 때, 제3의 P형 불순물농도피크를 형성하는 공정을 단축할 수가 있다.
또, 종래의 레트로그레이드웰 구조의 형성방법과 같이, 소자형성영역내에 불가피적으로 생겨버리는 P형 불순물농도피크의 형성은 회피된다.
이 결과, 제8도에 표시된 바와 같이, 제1의 P형 불순물농도피크(61)로부터 소자형성영역내로 뻗는 P형 불순물농도피크가 존재하지 않으므로, 소자형성영역내에 형성되는 n채널 MOS트랜지스터(60)의 기판효과정수가 작게 억제된다.
이로 인해, 기판내에서 발생하는 노이즈나 외래노이즈에 의해 기판바이어스전압이 인가된 상태가 되더라도, n채널 MOS트랜지스터(60)의 임계치전압이 크게 변동하는 일이 없다.
제21도∼제25도는 제1도의 n웰(5)과 매립채널형 P채널 MOS트랜지스터(50)의 형성방법을 공정순으로 표시하는 부분단면도이다.
이하 이 고안의 제2의 실시예로서 n형 레트로그레이드웰의 형성방법에 대해 설명한다.
우선 제21도를 참조해서, P형 실리콘기판(1)의 표면에는, 열산화에 의해 밑받침산화막(20)이 형성된다.
이 밑받침산화막(20)의 위에는, CVD법에 의해, 폴리실리콘막(3)이 형성된다.
또 이 폴리실리콘막(3)의 표면상에 CVD법에 의해 질화막(4)이 1500Å∼3000Å의 두께로 형성된다.
포토리소그래피기술과 반응성이온에칭기술을 사용해서, 질화막(4)과 폴리실리콘막(3)이 선택적으로 제거된다.
이로 인해, 소자분리영역에서는 밑받침산화막(20)의 표면이 노출되고, 소자형성영역에는 폴리실리콘막(3)과 질화막(4)이 잔존한다.
다음에, 제22도에 표시하는 바와 같이, 질화막(4)과 폴리실리콘막(3)을 마스크로 사용해서 밑받침산화막(20)을 열산화함으로써, 두께 3000Å∼5000Å의 분리산화막(2)이 형성된다.
그후 제23도에 표시하는 바와 같이, n형 불순물이온으로 인이온(P+)이 실리콘기판(1) 전면에 주입된다.
이 이온주입은, 주입에너지 250∼450KeV, 도즈량 1.0×1012∼1.0×1013cm-2로 시행된다.
이로 인해, 분리산화막(2)의 하면근처에 제1의 n형 불순물농도피크(51)(불순물농도는 ∼1017cm-3정도)와 소자형성영역의 얕은 영역에만 제3의 불순물농도피크의 일부를 구성하는 n형 불순물농도피크(53a)(불순물농도는 ∼1017cm-3정도)를 갖는 불순물영역이 동시에 형성된다.
제24도에 표시하는 바와 같이, 질화막(4)과 폴리실리콘(3)이 제거된다.
인 이온이 실리콘기판(1)의 전면에 주입된다.
이 이온주입은, 주입에너지 1.0∼1.5MeV, 도즈량 1.0×1013∼1.0×1014cm-2로 시행된다.
이로 인해, 실리콘기판(1)의 깊은 영역에 제2의 n형 불순물농도피크(52)(불순물농도는 ∼1018cm-3정도)를 갖는 불순물영역이 소자분리영역으로부터 소자형성영역에 이르기까지 형성된다.
제25도에 표시하는 바와 같이, 다시 P형 불순물이온으로서 보론이온(B+)이 실리콘기판(1)에 주입된다.
이 이온주입은, 주입에너지 10∼50KeV, 도즈량 1.0×1012∼1.0×1013cm-2로 시행된다.
이로 인해 소자형성영역의 표면근처에만, 제3의 불순물농도피크의 일부를 형성하는 P형 불순물농도피크(53b)를 갖는 불순물영역이 형성된다.
이렇게 해서, 불순물농도피크(51),(52),(53a),(53b)를 갖는 n웰(5)이 형성된다.
또, 이때 불순물농도피크(51),(52),(53a)를 갖는 영역을 활성화하기 위해, 임계치전압제어용으로 보론이온을 주입하기 전에 열처리가 실리콘기판에 시행되어도 된다.
최후로 제26도에 표시하는 바와 같이, 밑받침산화막(20)이 제거된 후, 다시, 게이트산화막(7)이 소자형성영역의 표면에 형성된다.
이 게이트산화막(7)위에 CVD법에 의해, 예를 들면, n형 불순물로서 인을 포함하는 실리콘층이 형성된다.
포토리소그래피기술과 반응성이온에칭기술을 사용해서, 폴리실리콘층이 선택적으로 제거됨으로써, n+폴리실리콘층으로 되는 게이트전극(8)이 형성된다.
게이트전극(8)을 마스크로 사용해서 P형 불순물로서 보론이나 불화보론이 n형 웰(5)에 이온주입된다.
이로써 P+불순물영역(9a)(9b)이 형성된다.
이렇게 해서, 매립채널형의 P채널 MOS트랜지스터(50)가 n형 레트로그레이드웰(5)의 영역내에 형성된다.
또, 상기 실시예에서는 드레인구조로서 싱글드레인 구조의 P채널 MOS트랜지스터를 형성하였으나, 어떤 드레인구조를 갖는 P채널 MOS트랜지스터가 형성되어도 된다.
이상과 같이 해서 형성된 n웰(5)과 P채널 MOS트랜지스터(50)의 구조와 깊이방향으로의 불순물농도 분포의 관계는, 제15도에 표시하는 바와 같은 제1의 실시예와 같이 형성할 수 있다.
또, 제2의 실시예에서는, 제1도에 표시한 CMOS 반도체장치를 형성하는데는, n웰 형성영역을 레지스트로 덮은 상태에서 제16도∼제19도의 공정에 의해 P웰(6)을 형성하고, P웰 형성영역을 레지스트로 덮은 상태에서 제21도∼제25도의 공정에 의해 n웰(5)을 형성한다.
P웰(6)과 n웰(5)의 형성순서는 어느 쪽이 먼저라도 상관없다.
P웰(6)과 n웰(5)을 형성한 후는, n웰(5)의 영역을 레지스트로 덮은 상태로, 제20도의 공정에 의해 P웰(6)의 영역내에 n채널 MOS트랜지스터(60)를 형성하고, P웰(6)의 영역을 레지스트로 덮은 상태에서 제26도의 공정에 의해 n웰(5)의 영역내에 P채널 MOS트랜지스터(50)를 형성한다.
또, 상술한 제2의 실시예에서는 표면채널형의 n채널 MOS트랜지스터와 매립채널형의 P채널 MOS트랜지스터를 각각 P형 레트로그레이드웰과 n형 레트로그레이드웰의 영역내에 형성하였으나, 표면채널형의 P채널 MOS트랜지스터나 매립채널형의 n채널 MOS트랜지스터를 형성하는 경우에도, 같은 레트로그레이드웰 구조를 적용할 수가 있다.
다음에, 이 고안의 제3의 실시예에 있어서의 반도체장치에 대해 설명한다.
제27도∼제32도는 제1도의 P웰(6)의 영역만의 형성방법을 공정순으로 표시하는 부분단면도이다.
이하, 제3의 실시예에 의한 P웰(6)의 형성방법에 대해 설명한다.
우선, 제27도를 참조해서, 실리콘기판(1)의 표면상에 열산화에 의해 밑받침산화막(20)이 형성된다.
이 밑받침산화막(20)상에는 CVD법에 의해, 폴리실리콘(3)이 형성된다.
또 이 폴리실리콘막(3)의 표면상에 CVD법에 의해 질화막(4)의 1500Å∼3000Å의 두께로 형성된다.
포토리소그래피기술과 반응성이온에칭기술을 사용해서, 질화막(4)과 폴리실리콘막(3)이 선택적으로 제거된다.
이로 인해, 소자분리영역에서 밑받침산화막(20)의 표면이 노출되고, 소자형성영역에는 질화막(4)과 폴리실리콘막(3)이 잔존해 있다.
다음에 제28도를 참조해서, 표면이 노출된 밑받침산화막(20)을 열산화함으로써, 두께 3000Å∼5000Å의 분리산화막(2)이 형성된다.
그 후, 제29도에 표시하는 바와 같이, 질화막(4)과 폴리실리콘막(3)이 제거된다.
다음에 제30도를 참조해서, 실리콘기판(1)에 P형 불순물이온으로서 보론이온(B+)이 두번에 걸쳐 주입된다.
첫번째의 이온주입은, 주입에너지 90∼180KeV, 도즈량 1.0×1012∼1.0×1013cm-2로 시행된다.
이로 인해, 분리산화막(2)의 하면에 제1의 P형 불순물농도피크(61a)를 갖는 P형 불순물영역이 형성된다.
이때, 소자형성영역내에도 P형 불순물농도피크(61b)를 갖는 불순물영역이 불가피적으로 형성되어 버린다.
두번째의 이온주입은 주입에너지 500∼700KeV, 도즈량 1.0×1013∼1.0×1014cm-2로 시행된다. 이로 인해, 실리콘기판(1)내의 깊은 위치에 제2의 P형 불순물농도피크(62)를 P형 불순물영역이 형성된다.
다음에, 제31도를 참조해서 실리콘기판(1)에 n형 불순물로서 인이온(P+)이 주입된다, 이 이온주입은, 에너지 200/250KeV, 도즈량 1.0×1012∼1.0×1013cm-2로 시행된다.
이로 인해, 소자형성영역내에 형성된 P형 불순물농도피크(61b)를 상쇄한다. 또, 제32도를 참조해, 보론이온이 분리산화막(2)을 마스크로 사용해서 실리콘기판(1)에 주입된다.
이 이온주입은 주입에너지 10∼70KeV, 도즈량 1.0×1012∼1.0×1013cm-2로 시행된다. 이렇게 해서, 소자형성영역의 표면근처에만 제3의 P형 불순물농도피크(63)(불순물농도는 ∼1017cm-3정도)를 갖는 불순물영역이 형성되며, P형 불순물농도피크(61),(62),(63)를 갖는 P형 레트로그레이드웰(6)이 형성된다.
최후로, 제33도에 표시하는 바와 같이 소자형성영역내의 밑받침산화막(20)이 제거된 후, 다시, 그 영역에 게이트산화막(7)이 형성된다.
이 게이트산화막(7)의 위에 CVD법에 의해, 예를 들면, n형 불순물로서 인을 포함한 폴리실리콘층이 형성된다.
포토리소그래피기술과 반응성 이온에칭기술을 사용해서, 그 폴리실리콘층이 선택적으로 제거됨으로써 n+폴리실리콘층으로 되는 게이트전극(8)이 형성된다. 또, 게이트전극(8)을 마스크로 사용해서, n형 불순물로서 인이나 비소가 P웰(6)내에 이온주입된다.
이로 인해, n+불순물영역(10a),(10b)이 형성된다.
이렇게 해서, n채널 MOS트랜지스터(60)가 P웰(6)의 영역내에 형성된다.
또, 이 실시예에서는, 드레인구조로서 싱글드레인구조를 갖는 n채널 MOS트랜지스터를 형성하였으나, LDD구조의 n채널 MOS트랜지스터를 형성해도 된다. 이상과 같이 해서 형성된 P형 레트로그레이드웰(6)과 n채널 MOS트랜지스터(60)의 구조와 깊이 방향의 불순물농도와의 관계는 제8도에 표시하는 바와 같이 제1의 실시예와 같이 구성할 수가 있다.
또, 제8도에 표시하는 바와 같이, n채널 MOS트랜지스터(60)를 피복하도록 절연막(11)이 형성되어 있다.
이 절연막(11)에는 n+불순물영역(10a),(10b)의 표면을 노출하도록 콘텍트홀(11a),(11b)이 형성되어 있다.
이들 콘텍트홀(11a),(11b)의 각각을 통해 n+불순물영역(10a),(10b)에 접속하도록 배선층(12a),(12b)가 형성되어 있다.
제32도에 표시하는 바와 같이, 본 고안의 레트로그레이드웰 구조의 형성방법에 의하면, 분리산화막을 형성한 후, 질화막과 폴리실리콘층을 제거한다.
그 후 제1도전형의 불순물을 주입하고, 다시 제2도전형의 불순물을 소정에너지로 주입한다. 그 때문에, 소자형성영역내의 제1도전형의 불순물영역을 상쇄할 수가 있다. 이 때문에, P형 불순물농도피크(61)는 분리산화막(2)의 하면근처에만 존재하게 된다.
따라서, 종래의 레트로그레이드웰 구조의 형성방법과 같이 소자형성영역내에 불가피하게 생겨버리는 P형 불순물농도피크의 형성을 회피할 수가 있다.
이 결과, 제8도에 표시되는 바와 같이, 제1의 P형 불순물농도피크(61)로부터 소자형성영역내에 뻗는 P형 불순물농도피크가 존재하지 않으므로, 소자형성영역내에 형성되는 n채널 MOS트랜지스터(60)의 기판효과 정수가 작게 억제된다. 이로 인해, 기판내에서 발생하는 노이즈나 외래노이즈에 의해 기판바이어스 전압이 인가된 상태가 되었다해도, n채널 MOS트랜지스터(60)의 임계치전압이 크게 변동하는 일은 없다.
제34도∼제40도는 제1도의 n웰(5)과 매립채널형 P채널 MOS트랜지스터(50)의 형성방법을 공정순으로 표시하는 부분단면도이다.
이하, 이 고안의 제3의 실시예로서 n형 레트로그레이드웰의 형성방법에 대해 설명한다. 우선, 제34도를 참조해서, P형 실리콘기판(1)의 표면상에는 열산화에 의해 밑받침산화막(20)이 형성된다.
이 밑받침산화막(20) 위에는, CVD법에 의해, 폴리실리콘막(3)이 형성된다. 또 이 폴리실리콘막(3)의 표면상에 CVD법에 의해 질화막(4)이 1500Å∼3000Å의 두께로 형성된다.
포토리소그래피 기술과 반응성이온에칭기술을 사용해서, 질화막(4)과 폴리실리콘막(3)이 선택적으로 제거된다.
이로써, 소자분리영역에서는, 밑받침산화막(20)의 표면이 노출되고, 소자형성영역에는 폴리실리콘막(3)과 질화막(4)이 잔존한다.
다음에, 제35도에 표시한 바와 같이, 질화막(4)과 폴리실리콘막(3)을 마스크로 사용해서 밑받침산화막(20)을 열산화함으로써 두께 3000Å∼5000Å의 분리산화막(2)이 형성된다.
그후 제36도를 참조해서 질화막(4)과 폴리실리콘막(3)이 제거된다.
다음에, 제37도를 참조해서, 실리콘기판(1)에 n형 불순물이온으로 인이온(P+)이 2회에 걸쳐 주입된다.
1회째의 이온주입은, 주입에너지 250∼450KeV, 도즈량 1.0×1012∼1.0×1013cm-2로 시행된다. 이로 인해 분리산화막(2)의 하면에 제1의 n형 불순물농도피크(51a)를 갖는 n형 불순물영역이 형성된다.
이때, 소자형성영역내에도 n형 불순물농도피크(51b)를 갖는 불순물영역이 불가피하게 형성되어 버린다.
2회째의 이온주입은 주입에너지 1.0∼1.5MeV, 도즈량 1.0×1013∼1.0×1014cm-2로 시행된다. 이로 인해, 실리콘기판(1)내의 깊은 위치에 제2의 n형 불순물농도피크(51b)를 갖는 n형 불순물영역이 형성된다.
다음에, 제38도를 참조해서, 실리콘기판(1)에 P형 불순물이온으로 보론이온(B+)이 주입된다. 이 이온주입은, 에너지 70∼90KeV, 도즈량 1.0×1012∼1.0×1013cm-2로 시행된다.
이로 인해, 소자형성영역내에 형성된 n형 불순물농도피크(51b)를 상쇄한다. 제39도에 표시하는 바와 같이, 인이온을 실리콘기판(1)의 전면에 주입한다. 이 이온주입은, 주입에너지 150∼200KeV, 도즈량 1.0×1012∼1.0×1013cm-2의 조건으로 시행된다.
이로 인해, 소자형성영역의 얕은 영역에만 제3의 불순물농토피크의 일부를 구성하는 n형 불순물농도피크(53a)(불순물농도는 ∼1017cm-3)를 갖는 불순물영역이 형성된다.
제40도에 표시한 바와 같이, 다시 P형 불순물이온으로서 보론이온(B+)이 실리콘기판(1)에 주입된다.
이 이온주입은, 주입에너지 10∼50KeV, 도즈량 1.0×1012∼1.0×1013cm-2로 시행된다. 이로 인해, 소자형성영역의 표면근처에만 제3의 불순물농도피크의 일부를 구성하는 p형 불순물농도피크(53b)를 갖는 불순물영역이 형성된다. 이렇게 해서, 불순물농도피크(51),(52),(53a),(53b)를 갖는 n웰(5)이 형성된다. 또, 이때 불순물농도피크(51),(52),(53a)를 갖는 영역을 활성화시키기 위해, 임계치전압제어용으로 보론이온을 주입하기 전에 열처리가 실리콘기판에 시행되어도 된다.
최후에 제41도에 표시하는 바와 같이, 밑받침산화막(20)이 제거된 후, 다시 게이트산화막(7)이 소자형성영역의 표면에 형성된다.
이 게이트산화막(7)상에 CVD법에 의해, 예를 들면, n형 불순물로서 인을 포함하는 폴리실리콘층이 형성된다.
포토리소그래피기술과 반응성이온에칭기술을 이용해서, 폴리실리콘층이 선택적으로 제거됨으로써, n+폴리실리콘층으로 되는 게이트전극(8)이 형성된다. 게이트전극(8)을 마스크로 사용해서 P형 불순물로서 보론이나 불화보론이 n형 웰(5)에 이온주입된다.
이로 인해 P+불순물영역(9a)(9b)가 형성된다.
이렇게 해서 매립채널형의 P채널 MOS트랜지스터(50)가 n형 레트로그레이드웰(5)의 영역내에 형성된다.
또 상기 실시예에서는 드레인구조로서 싱글드레인구조의 P채널 MOS트랜지스터를 형성하였으나, 어떠한 드레인구조를 갖는 P채널 MOS트랜지스터(50)가 형성되어도 된다.
이상과 같이 해서 형성된 n웰(5)과 P채널 MOS트랜지스터(50)의 구조와 깊이방향에의 불순물농도 분포와의 관계는 제15도에 표시하는 바와 같은 제1의 실시예와 같이 형성될 수가 있다.
또, 제1도의 CMOS형 반도체장치를 형성하는데는, n웰 형성영역을 레지스트로 덮은 상태로 제27도∼제32도의 공정에 의해 P웰을 형성하고, P웰 형성영역을 레지스트로 덮은 상태에서 제34도∼제40도의 공정에 의해 n웰(5)을 형성한다. P웰(6)과 n웰(5)의 형성순서는 어느 것이 먼저라도 상관없다.
P웰(6)과 n웰(5)을 형성한 후는, n웰(5)의 영역을 레지스트로 덮은 상태로 제33도의 공정에 의해 P웰(6)의 영역내에 n채널 MOS트랜지스터(60)를 형성하고, P웰(6)의 영역을 레지스트로 덮은 상태로 제41도의 공정에 의해 n웰(5)의 영역내에 P채널 MOS트랜지스터(50)를 형성한다.
또, 상술한 제3의 실시예에서는, 표면채널형의 n채널 MOS트랜지스터와 매립채널형의 P채널 MOS트랜지스터를 각각, P형 레트로그레이드웰과 n형 레트로그레이드웰의 영역내에 형성했으나, 표면채널형의 P채널 MOS트랜지스터나 매립채널형의 n채널 MOS트랜지스터를 형성하는 경우에도, 같은 레트로그레이드웰 구조를 적용할 수가 있다.
다음으로 이 고안의 제4의 실시예에서의 반도체장치에 대해 설명한다. 이 제4의 실시예에 있어서의 반도체장치의 형성방법은, 제1의 실시예 및 제2의 실시예의 각각의 문제점을 해결하기 위해 하게 된 것이다.
우선, 제1의 실시예에 있어서는 제1의 P형 불순물농도피크(61)를 형성하기 위한 이온주입시에, 소자형성영역으로의 이온주입을 방지하기 위해 비교적 두껍게 질화산화막이 형성되어 있다.
제3도를 참조해서 분리산화막(2)의 성장에 따라, 분리산화막(2)의 에지부에서, 질화막(4)이 들어 올려진다.
이 때문에, 그 반작용으로 분리산화막에지 근처의 반도체기판에 왜곡이 생긴다는 문제점이 있었다.
또, 제2의 실시예에서는, 불순물은 질화막(4)을 투과해서 기판에 주입된다. 이 때문에 질화막의 막두께에 대해서는 고제어성이 요구된다는 문제점이 있었다. 제42도∼제47도는 제1도의 P웰(6)의 영역만의 형성방법을 공정순으로 표시하는 부분단면도이다.
이하, 이 제4의 실시예에에 있어서의 P웰(6)의 형성방법에 대해 설명한다.
우선 제42도를 참조해서 실리콘기판(1)의 표면에 열산화에 의해 밑받침산화막(20)이 형성된다.
이 밑받침산화막(20)위에는 CVD법에 의해 폴리실리콘막(3)이 형성된다.
또, 폴리실리콘막(3)의 표면상에 CVD법에 의해 질화막(4)이 1500Å∼3000Å의 두께로 형성된다.
포토리소그래피기술과 반응성이온에칭기술을 사용해서, 질화막(4)과 폴리실리콘막(3)이 선택적으로 제거된다.
이로 인해, 소자분리영역에서 밑받침산화막(20)의 표면이 노출되고 소자형성영역에는 질화막(4)과 폴리실리콘막(3)이 잔존해 있다.
다음에, 제43도를 참조해서 표면이 노출된 밑받침산화막(20)을 열산화함으로써, 제1의 두께인 500Å∼1500Å의 두께를 갖는 분리산화막(2a)이 형성된다. 그후, 제44도에 표시하는 바와 같이 질화막(4)과 폴리실리콘막(3)을 마스크로 사용해서, P형 불순물이온으로서 보론이온(B+)이 실리콘기판(1)에 주입된다. 이 레트로그레이드웰을 구성하기 위한 제1회째의 이온주입은, 주입에너지 30∼70KeV, 도즈량 1.0×1013∼1.0×1014cm-2의 조건으로 시행된다.
이로 인해, 소자분리영역의 분리산화막(2)의 하면근처에만, 제1의 P형 불순물농도피크(61)(불순물농도는 ∼1017cm-3정도)를 갖는 불순물영역이 형성된다. 다음으로, 제45도를 참조해서, 다시 분리산화막(2a)를 열산화함으로써 제2의 두께인 3000Å∼5000Å의 두께를 갖는 분리산화막(2)이 형성된다.
제46도를 참조해서, 질화막(4)과 폴리실리콘막(3)이 제거된다.
다시, 보론이온이 실리콘기판(1)에 주입된다.
이 제2회째의 이온주입은, 주입에너지 500∼700KeV, 도즈량 1.0×1013∼1.0×1014cm-2로 시행된다.
이로 인해, 소자분리영역으로부터 소자형성영역에 이르기까지 실리콘기판(1)의 깊은 영역에 제2의 P형 불순물농도피크(62)(불순물농도는 ∼1018cm-3정도)를 갖는 불순물영역이 형성된다.
또, 제47도를 참조해서, 보론이온이 분리산화막(2)을 마스크로 사용해서 실리콘기판(1)에 주입된다.
이 3회째의 이온주입은, 주입에너지 15∼70KeV, 도즈량 1.0×1012∼1.0×1013cm-2로 시행된다.
이로 인해, 소자형성영역의 표면근처에만 제3의 P형 불순물농도피크(63)(불순물농도는 ∼1017cm-3정도)를 갖는 불순물영역이 형성된다.
이와 같이 해서, P형 불순물농도피크(61),(62),(63)을 갖는 P형 레트로그레이드웰(6)이 형성된다.
또, 임계치데이터제어용의 P형 불순물농도피크(63)을 갖는 영역을 형성하기 위한 보론이온 주입전에, 제1과 제2의 P형 불순물농도피크(61)와 (62)를 갖는 영역을 활성화시키기 위해 열처리가 실리콘기판에 시행되어도 된다. 최후에 제48도에 표시한 바와 같이, 소자형성영역내의 밑받침산화막(20)이 제거된 후, 다시, 그 영역에 게이트산화막(7)이 형성된다.
이 게이트산화막(7)상에 CVD법에 의해, 예를 들면, n형 불순물로서 인을 포함한 폴리실리콘층이 형성된다.
포토리소그래피기술과 반응성 이온에칭기술을 사용해서 이 폴리실리콘층이 선택적으로 제거됨으로써, n+폴리실리콘층으로 된 게이트전극(8)이 형성된다. 또, 게이트전극(8)을 마스크로 사용해서, n형 불순물로서 인이나 비소가 P웰(6)의 영역내에 이온주입된다.
이로 인해, n+불순물영역(10a),(10b)이 형성된다.
이와 같이 해서, n채널 MOS트랜지스터(60)가 P웰(6)의 영역내에 형성된다. 또 이 실시예에서는 드레인구조로서 싱글드레인구조를 갖는 n채널 MOS트랜지스터를 형성했으나, LDD구조의 n채널 MOS트랜지스터를 형성해도 된다. 이상과 같이 해서 형성된 P형 레트로그레이드웰(6)과 채널 MOS트랜지스터(60)의 구조와 깊이 방향의 불순물농도의 관계를 제8도에 표시하는 바와 같은 제1의 실시예와 같이 형성할 수가 있다.
이상과 같이, 이 제4의 실시예에 있어서의 레트로그레이드웰구조의 형성방법에 의하면, 제1의 두께를 갖는 제1의 분리산화막을 형성한 후, 비교적 얇게 형성한 질화막과 폴리실리콘은 제거되지 않고 이온주입의 마스크로 사용된다.
그후 이 제1의 분리산화막을 제1의 두께보다도 두꺼운 제2의 두께를 갖는 제2의 분리산화막으로 한다.
이로 인해, 분리산화막의 성장에 의한 분리산화막의 에지부분에서의 반도체기판의 왜곡을 방지할 수가 있다.
또, 질화막을 투과시켜서 기판에 이온주입을 할 필요가 없기 때문에, 질화막의 막두께의 제어를 할 필요도 없다.
또, 종래의 레트로그레이드웰 구조의 형성방법과 같이 소자형성영역내에 불가피하게 생기는 P형 불순물농도피크의 형성을 회피된다.
이 결과, 제8도에 제시된 바와 같이, 제1의 P형 불순물농도피크(61)로부터 소자형성영역내로 뻗는 P형 불순물농도피크가 존재하지 않으므로, 소자형성영역내에 형성되는 n채널 MOS트랜지스터(60)의 기판효과정수는 작게 억제된다. 이로 인해, 기판내에서 발생하는 노이즈나 외래 노이즈에 의해 기판 바이어스전압이 인가된 상태가 되었다 하더라도, n채널 MOS트랜지스터(60)의 임계치전압이 크게 변동하는 일은 없다.
제49도∼제54도는 제1도의 n웰(5)과 매립채널형 p채널 MOS트랜지스터(50)의 형성방법을 공정순으로 표시하는 부분단면도이다.
이하, 이 제4의 실시예에서의 n형 레트로그레이드 웰의 형성방법에 대해 설명한다. 우선, 제49도를 참조해서, p형 실리콘기판(1)의 표면상에는, 열산화에 의해 밑받침산화막(20)이 형성된다.
이 밑받침산화막(20)상에는, CVD법에 의해 폴리실리콘막(3)이 형성된다.
또, 이 폴리실리콘막(3)의 표면상에 CVD법에 의해 질화막(4)이 1500Å∼3000Å의 두께로 형성된다.
포토리소그래피기술과 반응성이온에칭기술을 사용해서, 질화막(4)과 폴리실리콘막(3)이 선택적으로 제거된다.
이로 인해, 소자분리영역에서는 밑받침산화막(20)의 표면이 노출되고, 소자형성영역에는 폴리실리콘막(3)과 질화막(4)이 잔존한다.
다음에 제50도에 표시하는 바와 같이, 질화막(4)과 폴리실리콘막(3)을 마스크로 사용해서 밑받침산화막(20)을 열산화함으로써, 제1의 두께인 500Å∼1500Å의 두께를 갖는 분리산화막(2a)이 형성된다.
그후 제51도에 표시하는 바와 같이, 질화막(4)과 폴리실리콘막(3)을 마스크로 사용해서, n형 불순물이온으로 인이온이 실리콘기판(1)에 주입된다.
이 제1회째의 이온주입은, 주입에너지 90∼210KeV, 도즈량 1.0×1013∼1.0×1014cm-2로 시행된다.
이로 인해, 분리산화막(2)의 하면 근처에만, 제1의 n형 불순물농도피크(51)(불순물농도는 ∼1017cm-3정도)를 갖는 불순물영역이 형성된다.
또, 제52도에 표시된 바와 같이 또, 질화막(4)과 폴리실리콘막(3)을 마스크로 사용해서, 분리산화막(2a)을 제2의 두께를 갖는 3000Å∼5000Å의 두께로 되는 분리산화막(2)을 형성한다.
제53도에 표시하는 바와 같이 질화막(4)과 폴리실리콘막(3)이 제거된다.
인이온이 2회, 실리콘기판(1)의 전면에 주입된다.
이 2회째의 이온주입은, 주입에너지 1.0∼1.5MeV, 도즈량 1.0×1013∼1.0×1014cm-2로 시행된다.
이로 인해, 실리콘기판(1)의 깊은 영역에 제2의 n형 불순물농도피크(52)(불순물농도는 ∼1018cm-3정도)를 갖는 불순물영역이 소자분리영역으로부터 소자형성영역에 이르기까지 형성된다.
또 제3회째의 이온주입은, 주입에너지 150∼200KeV, 도즈량 1.0×1012∼1.0×1013cm-2의 조건으로 시행된다.
이로 인해 소자형성영역의 얕은 영역에만 제3의 불순물농도피크의 일부를 구성하는 n형 불순물농도피크(53a)(불순물농도는 ∼1017cm-3정도)를 갖는 불순물영역이 형성된다.
제54도에 표시한 바와 같이 다시 또 P형 불순물이온으로서 보론이온(B+)이 실리콘기판(1)에 주입된다.
이 제4회째의 이온주입은, 주입에너지 10∼50KeV, 도즈량 1.0×1012∼1.0×1013cm-2로 시행된다. 이로 인해, 소자형성영역의 표면 근처에만, 제3의 불순물농도피크의 일부를 구성하는 P형 불순물농도피크(53b)를 갖는 불순물영역이 형성된다.
이와 같이 해서, 불순물농도피크(51),(52),(53a),(53b)를 갖는 n웰(5)이 형성된다. 또 이때, 불순물농도피크(51),(52),(53a)을 갖는 영역을 활성화시키기 위해, 임계치전압제어용으로 보론이온을 주입하기 전에 열처리가 실리콘기판에 실시되어도 된다.
최후로 제55도에 표시하는 바와 같이, 밑받침산화막(20)이 제거된 후, 다시 게이트산화막(7)이 소자형성영역의 표면에 형성된다.
이 게이트산화막(7)상에 CVD법에 의해, 예를 들면 n형 불순물로서 인을 포함하는 폴리실리콘층이 형성된다.
포토리소그래피기술과 반응성이온에칭기술을 사용해서, 폴리실리콘층이 선택적으로 제거됨으로써, n+폴리실리콘층으로 되는 게이트전극(8)이 형성된다. 게이트전극(8)을 마스크로 사용해서 P형 불순물로서 보론이나 불화보론이 n형 웰(5)에 이온주입된다.
이로 인해, P+불순물영역(9a),(9b)가 형성된다.
이와 같이 해서, 매립채널형의 p채널 MOS트랜지스터(50)가 n형 레트로그레이드웰(5)의 영역내에 형성된다.
또, 상기 실시예에서는 드레인구조로서 싱글드레인 구조의 P채널 MOS트랜지스터를 형성하였으나, 어떤 드레인구조를 갖는 P채널 MOS트랜지스터가 형성되어도 관게없다.
이상과 같이 해서 형성된 n웰(5)과 p채널 MOS트랜지스터(50)의 구조와 깊이방향에의 불순물농도 분포와의 관계는 제15도에 표시된 바와 같이, 제1의 실시예와 같이 형성할 수가 있다.
다음으로, 상기 제4의 실시예에 따른 CMOS형 반도체장치의 형성방법에 대해 설명한다. 제56도∼제61도는, CMOS형 반도체장치의 웰 영역만의 형성방법을 공정순으로 표시하는 부분단면도이다.
우선, 제56도를 참조해서, 실리콘기판(1)의 표면상에 열산화에 의해 밑받침산화막(20)이 형성된다.
이 밑받침산화막(20)상에는 CVD법에 의해, 폴리실리콘막(3)이 형성된다.
또 이 폴리실리콘막(3)의 표면상에 CVD법에 의해 질화막(4)이 1500Å∼3000Å의 두께로 형성된다.
포토리소그래피기술과 반응성이온에칭기술을 사용해서, 질화막(4)과 폴리실리콘막(3)이 선택적으로 제거된다.
이로 인해, 소자분리영역에서 밑받침산화막(20)의 표면이 노출되고, 소자형성영역에는 질화막(4)과 폴리실리콘막(3)이 잔존해 있다.
다음에, 제57도를 참조해서 표면이 밑받침산화막(20)을 열산화함으로써, 제1의 두께인 500Å∼1500Å의 두께를 갖는 분리산화막(2a)이 형성된다.
다음에, 제58도에 표시한 바와 같이, n웰 영역에만, 레지스트막(7)을 형성한다. 그 후, 질화막(4)과 폴리실리콘막(3)을 마스크로 사용해서, p형 불순물이온으로 보론이온(B+)이 실리콘기판(1)에 주입된다.
이 레트로그레이드웰을 구성하기 위한 제1회째의 이온주입은, 주입에너지 30∼70KeV, 도즈량 1.0×1013∼1.0×1014cm-2로 시행된다.
이로 인해, 소자분리영역의 분리산화막(2a)의 하면근처에만, 제1의 p형 농도피크(61)(불순물농도는 ∼1017cm-3정도)를 갖는 불순물영역이 형성된다.
제59도를 참조해서, 레지스트막(7)을 제거한 후, p웰 영역에만 레지스트막(7)을 형성한다. 그 후, 질화막(4)과 폴리실리콘막(3)을 마스크로 사용해서, n형 불순물이온으로서 인 이온(P+)이 실리콘기판(1)에 주입된다.
이 제2회째의 이온주입은 주입에너지 90∼210KeV, 도즈량 1.0×1013∼1.0×1014cm-2로 시행된다. 이로 인해, 분리산화막(2)의 하면근처에만, 제1의 n형 불순물농도피크(51)(불순물농도는 ∼1017cm-3정도)를 갖는 불순물영역이 형성된다.
제60도를 참조해서, 레지스트막(7)을 제거한 후, 질화막(4)과 폴리실리콘막(3)을 마스크로 해서, 분리산화막(2a)을 다시 열산화함으로써, 제2의 두께인 3000Å∼5000Å의 두께를 갖는 분리산화막(2)이 형성된다.
다음에 제61도를 참조해서 질화막(4)과 폴리실리콘막(3)이 제거된다.
다시, n웰 영역에만 레지스트막(7)을 형성한다.
그 후, 이 레지스트막을 마스크로 해서 p형 불순물이온으로서 보론이온(B+)이 실리콘기판(1)에 주입된다.
이 3회째의 이온주입은, 주입에너지 500∼700KeV, 도즈량 1.0×1013∼1.0×1014cm-3로 시행된다. 이로 인해, 소자분리영역으로부터 소자형성영역에 이르기까지 실리콘기판(1)의 깊은 영역에 제2의 P형 불순물농도피크(62)(불순물농도는 ∼1018cm-3정도)를 갖는 불순물영역이 형성된다.
또 제62도를 참조해서, 보론이온이 레지스트막(7)을 마스크로 사용해서 실리콘기판(1)에 주입된다.
이 4회째의 이온주입은, 주입에너지 15∼70KeV, 도즈량 1.0×1012∼1.0×1013cm-2로 시행된다. 이로 인해, 소자형성영역의 표면근처에만 제3의 p형 불순물농도피크(63)(불순물농도는 ∼1017cm-3정도)를 갖는 불순물영역이 형성된다. 이와 같이 해서, p형 불순물농도피크(61),(62),(63)을 갖는 p형 레트로그레이드웰(6)이 형성된다.
제63도를 참조해서, 레지스트막(7)을 제거한 후 p웰 영역에만 레지스트막(7)을 형성한다. 그 후 이 레지스트막(7)을 마스크로 해서 인 이온이 2회 실리콘기판(1)에 주입된다.
이 제5회째의 이온주입은, 주입에너지 1.0∼1.5MeV, 도즈량 1.0×1013∼1.0×1014cm-2로 시행된다.
이로 인해, 실리콘기판(1)이 깊은 영역에 제2의 n형 불순물농도피크(52)(불순물농도는 ∼1018cm-3정도)를 갖는 불순물영역이 소자분리영역으로부터 소자형성영역에 이르기까지 형성된다.
또, 제6회째의 이온주입은, 주입에너지 150∼200KeV, 도즈량 1.0×1012∼1.0×1013cm-2로 시행된다.
이로 인해 소자형성영역의 얕은 영역에만 제3의 불순물농도피크의 일부를 구성하는 n형 불순물농도피크(53a)(불순물농도는 ∼1017cm-3정도)를 갖는 불순물영역이 형성된다. 제64도에 표시하는 바와 같이, 다시 p형 불순물이온으로서 보론이온(B+)이 실리콘기판(1)에 주입된다.
이 6회째의 이온주입은, 주입에너지 10∼50KeV, 도즈량 1.0×1012∼1.0×1013cm-2로 시행된다. 이로 인해, 소자형성영역의 표면근처에만, 제3의 불순물농도피크의 일부를 구성하는 P형 불순물농도피크(53b)를 갖는 불순물영역이 형성된다. 이와 같이 해서, 불순물농도피크(51),(52),(53a),(53b)를 갖는 n형 웰(5)이 형성된다.
이상으로 CMOS형 반도체장치의 웰영역의 형성이 완성된다.
그후 n웰(5)의 영역을 레지스트로 덮은 상태에서, 제7도에 표시한 공정에 의해, P웰(6)의 영역내에 n채널 MOS트랜지스터(6)을 형성하고, p웰(6)의 영역을 레지스트로 덮은 상태로 제14도에 표시하는 공정에 의해 n웰(5)의 영역내에 p채널 MOS 트랜지스터(50)를 형성한다.
이상에 의해 CMOS형 반도체장치가 완성된다.
다음으로, 이 고안의 제5의 실시예에 있어서의 반도체장치에 대해 설명한다. 이 반도체장치의 기본적인 것은, 분리용산화막에 2종류의 막두께가 존재한다는 것이다.
예를 들면 제1의 예로서, 메모리셀부 같은 소자형성영역폭이 작은 영역은, 막두께가 얇은 소자분리용 산화막을 사용하고 있다.
또 메모리셀부 이외의 비교적 소자형성영역폭이 큰 영역은, 막두께가 두꺼운 분리용산화막이 사용되고, 분리용산화막의 농도피크는 분리용산화막의 막두께가 두꺼워질수록 커진다. 따라서, 메모리셀부같은 소자형성영역폭이 작은 영역 내에서의 분리산화막 형성 후의 실효적인 활성영역을 가능한 한 크게 하기 위해서는, 분리용산화막의 막두께가 얇게 하는 것이 효과적이기 때문이다.
또, 제2의 예로서 트리플웰구조[예를 들면 p형 반도체기판의 경우, 트리플 웰 구조라는 것은, n웰(P채널영역에서 정전위로 인가되어 있다), p웰(n채널영역에서 설치되어 있다) 및 n웰로 둘러 쌓인 p웰(n채널영역에서 부전위로 인가되어 있다. 이때 p 웰을 둘러싸고 있는 n웰은 정전위가 인가되어 있다)라는 3종류의 웰이 존재하는 것이다]에 있어서, 부전위가 인가된 p웰 영역의 분리산화막 두께는 얇게 하고, 설치된 p웰 및 n웰 영역의 분리산화막 두께는 두껍게 하는 경우가 있다.
이것은, 부전위가 인가된 p웰 내에 있는 소자분리의 분리능력은 설치된 p웰 또는 n웰 내의 것과 비교해서 크고, 부전위가 인가된 영역의 분리산화막의 막두께를 얇게 해도, 그 이외의 영역의 두꺼운 막두께의 분리산화막과 같은 정도의 소자분리능력을 얻을 수 있기 때문이다.
이하, 이 실시예에 따른 반도체장치에 대해 설명한다.
또, 여기서는, 그 형성방법을 n채널 영역에만 국한해서 설명한다.
이 형성방법을 사용해서 CMOS형 반도체장치를 형성하는데는 상술한 제4의 실시예와 같게 함으로써 형성이 가능하다.
또 생각하는 방식을 정하기 위해, 정전위에 인가된 n웰에 의해 둘러싸여지고, 또 부전위로 인가된 P웰 영역을 Vbb영역이라 칭하고, 이 Vbb영역속에 메모리셀부를 포함한 소자형성영역폭이 작은 영역이 있다고 본다.
또 설치된 p웰 영역을 Vss영역이라 칭하고, 이 Vss영역중에는, 소자형성영역폭의 큰 영역이 포함되어 있다고 본다.
이것은 상술한 제1의 예 및 제2의 예로부터 정당화 할 수가 있다.
제65도∼제70도는 n채널 영역만의 형성방법을 공정순으로 표시하는 부분단면도이다. 우선 제65도를 참조해서, 실리콘기판(1)의 표면상에 열산화에 의해 밑받침산화막(20)이 형성된다.
이 밑받침산화막(20)상에는 CVD법에 의해, 폴리실리콘막(3)이 형성된다.
또 이 폴리실리콘막(3)의 표면상에 CVD법에 의해 질화막(4)이 1500Å∼3000Å의 두께로 형성된다.
포토리소그래피기술과 반응성이온에칭기술을 사용해서, 질화막(4)과 폴리실리콘막(3)이 선택적으로 제거된다.
이로 인해, Vss영역의 소자분리영역에 있어서 밑받침산화막(20)의 표면이 노출되고, Vbb영역과 Vss영역의 소자형성영역에는 질화막(4)과 폴리실리콘막(3)이 잔존해 있다.
다음에, 제66도를 참조해서 표면이 노출된 밑받침산화막(20)을 열산화함으로써, 제1의 두께를 갖는 500Å∼1500Å의 두께의 분리산화막(2a)이 형성된다. 그후, 질화막(4)과 폴리실리콘막(3)을 마스크로 사용해서 p형 불순물이온으로 보론이온(B+)이 실리콘기판(1)에 주입된다.
이 레트로그레이드웰을 구성하기 위한 제1회째의 이온주입은, 주입에너지 30∼70KeV, 도즈량 1.0×1013∼1.0×1014cm-2로 시행된다.
이로 인해, Vss영역의 분리산화막(2a)의 하면근처에만, 제1의 p형 불순물농도피크(61)(불순물농도는 ∼1017cm-3정도)를 갖는 불순물영역이 형성된다.
다음에 제67도를 참조해서, 레지스트막(7)을 실리콘기판(1)의 전면에 도포하고, 포토리소그래피기술을 사용해, 레지스트막(7)을 Vss영역 및 Vbb영역의 소자형성영역이만 남긴다.
또, 이 레지스트막(7)을 마스크로 해서 반응성 이온에칭기술에 의해 Vbb영역의 소자형성영역의 질화막(4)과 폴리실리콘막(3)을 선택적으로 제거한다.
제68도를 참조해서, 레지스트막(7)을 제거한 후, 질화막(4)을 마스크로 해서 분리산화막(2a) 및 밑받침산화막(20)을 다시 열산화한다.
이로 인해, Vbb영역에 있는 산화막(20)에는 제1의 두께를 갖는 500Å∼1500Å의 두께의 분리산화막(2a)이 형성된다.
또 이때 Vss영역의 분리산화막(2a)도 다시 열산화되어서 제1의 두께보다 두꺼운 제2의 막두께인 1000Å∼2000Å의 두께를 갖는 분리산화막(2)이 된다. 그후, 질화막(4)과 폴리실리콘막(3) 및 Vss영역의 분리산화막(2)을 마스크로 해서, p형 불순물이온으로서 보론이온(B+)이 실리콘기판(1)에 주입된다. 이 이온주입은, 주입에너지 30∼70KeV, 도즈량 1.0×1013∼1.0×1014cm-2로 시행된다. 이로 인해, Vbb영역의 분리산화막(2a) 직하의 영역에만 소자분리용 이온주입층(71)을 형성한다.
또, 제69도를 참조해서, Vbb영역 및 Vss영역에, 최종소정막두께의 분리산화막(30) 및 (31)을 형성하기 위해, 제3회째의 열산화를 추가한다.
이때, Vss영역의 분리산화막(30)은, Vbb영역의 분리산화막(31)보다 두껍게 되어 있다. 제70도를 참조해서 질화막(4)과 폴리실리콘막(3)이 제거된다. 다시 보론이온이 실리콘기판(1)에 2회에 걸쳐 주입된다.
1회째의 이온주입은, 주입에너지 500∼700KeV, 도즈량 1.0×1013∼1.0×1014cm-2로 시행된다. 이로 인해, Vss영역, Vbb영역의 활성영역 및 소자분리영역에 이르기까지, 실리콘기판(1)의 깊은 영역에 제2의 P형 불순물농도피크(62)(불순물농도는 ∼1018cm-3정도)를 갖는 불순물영역이 형성된다.
또, 보론이온이 분리산화막(30) 및 (31)을 마스크로 사용해서 실리콘기판(1)에 주입된다.
이 이온주입은 주입에너지 15∼70KeV, 도즈량 1.0×1012∼1.0×1013cm-2로 시행된다. 이로 인해, Vbb영역의 활성영역 및 Vss영역의 활성영역의 표준근처에만 제3의 P형 불순물농도피크(63)(불순물농도는 ∼1017cm-3정도)를 갖는 불순물영역이 형성된다. 이상에 의해 n채널 영역의 형성이 완성된다.
다음에 이 고안의 제6의 실시예에 대해 설명한다.
제6의 실시예에서의 반도체장치는, 제1의 불순물농도피크와 제2의 불순물농도피크간에 소자분리영역으로부터 소자형성영역에 이르기까지 제4의 불순물농도피크가 설정된 것이다.
이 실시예는, 기본적으로는 제2의 실시예에 있어서 설명한 제42도∼제47도와 같은 형성공정이다.
따라서, 여기서는 제4의 불순물농도피크의 제조공정에 대해서만 설명한다. 제71도는 P웰(6)의 영역만의 부분단면도이다.
제1의 P형 불순물농도피크(61)가 형성된 후, 다시 보론이온이 실리콘기판(1)에 주입된다. 이 이온은 주입에너지 90KeV∼360KeV, 도즈량 1.0×1012∼1.0×1013cm-2로 시행된다.
이로 인해, 소자분리영역으로부터 소자형성영역에 이르기까지 실리콘기판(1)의 제2의 P형 불순물농도피크(62)보다도 얕은 영역에, 제4의 P형 불순물농도피크(64)(불순물 농도는 ∼1.0×1017cm-3정도)를 갖는 불순물영역이 형성된다. 그후 제4의 실시예와 같은 공정을 거침으로써, 제72도에 표시하는 p웰(6)내에 n채널 MOS트랜지스터(60)가 형성된 반도체장치가 완성된다.
또, n웰의 형성 및 이 n웰 영역내에 P채널 MOS트랜지스터를 형성하는 공정은 제4의 실시예와 같이 해서 형성할 수가 있다.
또 CMOS형 반도체장치를 형성하는 경우도, 제5의 실시예와 같게 함으로써, 제73도에 표시한 바와 같이 p웰 및 n웰을 형성하는 것이 가능해진다.
또 제5의 실시예에서 설명한 구조에 의해서도 제74도에 표시하는 바와 같이 p형 불순물농도피크(62)보다도 얕은 영역에 제4의 p형 불순물농도피크(64)를 형성할 수가 있다.
이상과 같이, 제4의 불순물농도피크를 설정함으로써 분리산화막의 직하의 영역에서는 제1의 불순물농도피크와 함께 채널스톱을 형성한다.
또 소자형성영역에서는, 펀치스루 체제향상을 위한 펀치스루 방지의 역할을 하고 있다.
[고안의 효과]
이상, 이 고안의 하나의 국면에 따른 반도체장치법에 의하면, 소자분리영역내에서 분리산화막의 하면 근처에만 제1의 불순물농도피크가 존재한다.
이 때문에, 제1의 불순물농도피크는, 소자형성영역내에 형성되지 않는다.
따라서, 이 고안의 레트로그레이드웰 구조에 의하면, 그 웰 영역내에 형성되는 전계효과트랜지스터의 기판 바이어스효과의 증대가 억제된다.
이로 인해, 본 고안의 레트로그레이드웰 구조에서는 작은 기판효과정수를 얻을 수 있으며, 레트로그레이드웰 구조를 채용한 반도체장치의 고속성이 확보되고, 오동작이 저감된다.
다음에, 이 고안의 하나의 국면에 따른 반도체장치에 의하면, 질화막과 폴리실리콘막을 마스크로 해서 이온이 소정의 에너지로 주입되면 제1의 불순물농도피크는 분리산화막의 하면 근처에만 존재한다.
따라서, 제1의 불순물농도피크는 소자형성영역내에 형성되지 않는다.
따라서, 이 고안의 레트로그레이드웰 구조에 의하면, 그 웰 영역내에 형성되는 전계효과 트랜지스터의 기판 바이어스효과의 증대가 억제된다.
이로 인해, 본 고안의 레트로그레이드웰 구조에서는, 작은 기판효과정수를 얻을 수가 있으며, 레트로그레이드웰 구조를 채용한 반도체장치의 고속성이 확보되고, 오동작이 저감된다.
다음에, 이 고안의 다른 국면에 따른 반도체장치에 의하면, 분리산화막의 하면 근처에 제1의 불순물농도피크와 소자형성영역의 표면 근처에 제3의 불순물농도피크가 동시에 형성된다.
따라서 제1의 실시예에서의 형성방법보다도 공정을 단축시킬 수 있고, 또 제1의 불순물농도피크는 소자형성영역내에 형성되지 않는다.
따라서, 이 고안의 레트로그레이드웰 구조에 의하면, 그 웰 영역내에 형성되는 전계트랜지스터의 기판 바이어스효과의 증대가 억제된다.
이로 인해, 본 고안의 레트로그레이드웰 구조를 채용한 반도체장치의 고속성이 확보되고, 오동작이 저감된다.
다음에, 이 고안의 또 다른 국면에 따른 반도체장치에 의하면, 분리산화막을 형성한 후 제1도전형의 불순물을 주입하고, 다시 제2도전형의 불순물을 소정에너지로 주입한다.
이로 인해 소자형성영역내의 제1의 불순물영역을 상쇄한다.
이 때문에, 제1의 불순물농도피크는 소자형성영역내에 형성되지 않는다.
따라서, 이 고안의 레트로그레이드웰 구조에 의하면, 그 웰 내에 형성되는 전계효과 트랜지스터의 기판 바이어스효과의 증대가 억제된다.
이로 인해, 본 고안의 레트로그레이드웰 구조에서는 작은 기판효과정수를 얻을 수 있으며, 레트로그레이드웰 구조를 채용한 반도체장치의 고속성이 확보되고, 오동작은 저감된다.
다음에, 이 고안의 또 다른 국면에 따른 반도체장치에 의하면, 제1의 두께를 갖는 제1의 분리산화막을 형성한다.
그후 이 제1의 분리산화막을 제1의 두께보다도 두꺼운 제2의 두께를 갖는 제2의 분리산화막으로 한다.
이로 인해, 분리산화막의 성장에 의한 분리산화막의 에지부분에서의 반도체기판의 왜곡을 방지할 수 있다.
또, 제1의 불순물농도피크는 소자형성영역내에 형성되지 않는다.
따라서, 이 고안의 레트로그레이드웰 구조에 의하면, 그 웰 영역내에 형성되는 전계효과 트랜지스터의 기판 바이어스효과의 증대가 억제된다.
이로 인해, 본 고안의 레트로그레이드웰 구조에서는, 작은 기판효과정수를 얻을 수 있으며, 레트로그레이드웰 구조를 채용한 반도체장치의 고속성이 확보되고 오동작은 저감될 수 있다.

Claims (1)

  1. 주표면을 갖는 반도체기판(1)과, 상기 반도체기판(1)의 주표면에서 소자형성영역을 분리하도록 소자분리영역에 형성된 분리산화막(2)과, 상기 반도체기판(1)의 주표면내에 형성되고, 상기 반도체기판(1)의 주표면으로부터 깊이 방향에 따라 불순물농도 분포를 갖는 웰영역(5),(6)을 구비하고, 상기 불순물농도분포는, 상기 소자분리영역내에서 상기 분리산화막(2)의 하면근처에만 존재하는 제1의 불순물농도피크(51),(61)와, 상기 분리산화막(2)의 하면에서 떨어져 있고 또 상기 반도체기판(1)의 주표면에서 떨어진 위치에 상기 소자분리영역으로부터, 상기 소자형성영역까지 뻗어 있는 제2의 불순물농도피크(52),(62)와, 상기 소자형성영역의 표면 근처에만 존재하는 제3의 불순물농도피크(53a),(53b),(63)를 포함하는 반도체장치.
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