KR930008009B1 - 반도체기억장치 및 그 제조방법 - Google Patents

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내용 없음.

Description

반도체기억장치 및 그 제조방법

제 1a 도 및 제 1b 도는 이 발명의 제 1 의 실시예에 의한 DRAM의 웰구조를 표시하는 단면구조도 및 그 평면구조도.

제 2 도는 제 1a 도에 표시하는 DRAM의 보다 구체적인 웰 구조를 표시하는 단면구조도.

제 3a 도, 제 3b 도, 제 3c 도, 제 3d 도, 제 3e 도, 제 3f 도,

제 3g 도, 제 3h 도 및 제 3i 도는 제 2 도에 표시되는 DRAM의 웰구조의 제조공정 단면도.

제 4 도는 제 3d 도에 표시되는 공정에 있어서의 n웰영역(N₃)의 불순물 농도분포도.

제 5 도는 제 3h 도에 표시되는 공정에 있어서의 n웰영역(N₁, N₂)의 불순물 농도분포도.

제 6 도는, 제 3i 도에 표시되는 공정에 있어서의 p웰영역(P₁)의 불순물 농도분포도.

제 7 도는 마찬가지로 p웰영역(P₂)의 불순물 농도분포도.

제 8a 도 및 제 8b 도는 이 발명의 제 2의 실시예에 의한 웰구조의 단면구조도 및 그 평면구조도.

제 9 도는 제 8a 도에 있어서의 n웰영역(N₁)의 불순물 농도 분포도.

제 10a 도 및 제 10b 도는 이 발명의 제 3의 실시예에 의한 웰구조의 단면구조도 및 그 평면구조도.

제 11a 도 및 제 11b 도는 이 발명의 제 3 의 실시예에 의한 웰구조의 단면구조도 및 그 평면구조도.

제 12 도는 일반적인 DRAM의 구조블럭도.

제 13 도는 종래의 DRAM의 웰구조를 모식적으로 표시하는 단면구조도.

제 14 도는 입력단자에 있어서의 언더슈트의 상황을 표시하는 입력전위 변화도.

제 15 도는 종래의 다른 예를 표시하는 DRAM의 웰구조도의 단면구조도.

* 도면의 주요부분에 대한 부호의 설명

1 : P형 실리콘기판 2 : 필드산화막

6 : 주변회로영역 P₁, P₂: p웰 영역

N₁, N₂, N₃: n웰 영역

또한, 도면중 동일부호는 동일 또는 상당부분을 표시한다.

이 발명은 다이내믹, 랜덤, 액세스, 메모리(DRAM) 등의 반도체기억장치에 사용되는 웰구조의 개선에 관한 것이다.

제 12 도는, DRAM의 구조블럭도이다.

이 제 12 도를 참조하여 DRAM의 개략구조에 관하여 설명한다. DRAM은, 일반적으로 대별하면 다수의 기억정보를 축적하는 기억영역인 메모리셀 어레이부와, 외부와의 입출력에 필요한 주변회로부로 구성된다. 메모리셀 어레이부는, 기억정보의 데이터 신호를 축적하기 위한 메모리셀부(51)와, 단위기억회로를 구성하는 메모리셀을 지정하기 위한 로우디코더(53) 및 컬럼디코더(54)와, 지정된 메모리셀에 축적된 신호를 증폭하여 판독하는 센스리프레시 앰프(55)와를 포함하고 있다.

또, 주변회로부는 메모리셀을 선택하기 위한 어드레스 신호를 외부로부터 받기위한 로우앤드 컬럼 어드레스버퍼(52)와, 데이터 입출력을 위한 데이터인 버퍼(56) 및 데이터 아웃버퍼(57)와, 클럭신호를 발생하는 클럭제네레이터(58)등을 포함하고 있다.

제 13 도는, DRAM의 웰구조를 모식적으로 표시한 단면구조도이다. P형 실리콘기판(1)중에는 복수의 P웰 영역(P₁, P₂)와 n웰영역(N₁, N₂)이 형성되어 있다.

메모리셀 어레이부에서는 예를들면 p웰영영(P₁)에는 메모리셀의 nMOS스위칭 트랜지스터 등이 주로 형성되고, n웰영역(N₁)에는 센스앰프의 PMOS트랜지스터 등이 형성되어 있다.

또, 주변회로부에 있어서는 마찬가지로 p웰영역(P₂)에는 여러가지의 회로를 구성하는 nMOS트랜지스터, 또 n웰영역(N₂)에는, pMOS트랜지스터가 형성되어 있다.

그래서, p웰영역(P₁, P₂)는 접지전위(V_SS)로 유지되고, 또 n웰영역(N₁, N₂)은 전원전위(V_CC)로 유지되고 있다.

그런데, 상기와 같은 소정전위로 유지된 웰구조에 있어서는 입력단자에 있어서의 입력신호의 언더슈트의 발생이 문제로 된다.

제 14 도는, 제 13 도 중의 p웰영역(P₂)에 접속되는 입력단자로부터의 입력신호(V_in)의 신호전위의 변화를 표시하는 전위 변화도이다.

제 13 도 및 제 14 도를 참조하여, 입력단자로부터의 입력신호(V_in)가 H레벨에서 0레벨로 변화할 즈음에, 순간적으로 0레벨을 넘어서 음전위로 저하하는 소위 언더슈트가 생길 경우가 있다.

이 경우, p웰영역(P₂)에서는 웰전위가 V_SS(=0)로 유지되어 있으며, 입력전위는 음전위로 되는 것에 의하여 입력단자로부터 실리콘기판(1) 내부로 다량의 전자가 순간적으로 주입된다.

기판내부로 주입된 다량의 전자는 예를들면 근접된 p웰영역(P₁)중으로 흘러들어 가고, p웰영역(P₁)중에 형성된 소스, 드레인 영역(11)을 통하여 메모리셀의 커패시터(12) 내부에 도달하여, 커패시터(12) 내부에 축적된 High레벨신호를 Low레벨로 변화시켜서, 데이터를 파괴하고 만다.

이 언더슈트의 문제는, 단지 입력단자가 뿐만 아니라 주변회로 혹은 디코더나 센스앰프에서의 내부 입력 단자에 있어서도 마찬가지의 문제를 생기게 한다.

이와 같은 언더슈트의 문제를 방지하기 위하여, 예를들면 p웰 영역의 전위를 언더슈트한 전위보다 더욱 마진을 예상한 음전위(V_BB)로 설정하는 방법이 있다.

이와 같은 음전위로 설정된 상태를 제 15 도에 표시한다.

제 15 도는, 제 13 도에 상당하는 반도체기억장치의 단면구조도이다. 메모리셀 어레이부의 p웰영역(P₁) 및 주변회로부의 P웰영역(P₂)은 각각 음전위(V_BB)로 유지되어 있다. p웰영역(P₁, P₂)을 음전위(V_BB)로 유지하면, 입력단자로부터의 언더슈크가 생긴 경우에도 입력단자로부터의 전자의 주입을 저지하고, 메모리셀의 데이터 파괴등의 현상을 방지할 수가 있다.

그런데, 이 방법에서는 새롭게, 음전위(V_BB)로 설정되는 웰영역에 형성되는 nMOS트랜지스터의 특성열화가 생긴다는 문제가 생기고 있었다.

즉, 이 웰영역에 형성되는 MOS트랜지스터의 게이트 길이가 미세화에 의하여 축소화 되면, 웰전위가 V_SS로 설정되어 있던 경우에 비하여 게이트의 길이의 의존성에 의한 스레숄드 전압의 저하가 현저하게 되며, 또 소스, 드레인간의 브레이크 다운 내압이 저하하는 것이 현저하게 되어왔다.

따라서, DRAM의 대용량화가 진행되고 구조가 미세화 되는데 따라서 MOS트랜지스터의 특성열화는 현재화(顯在化)하고, p웰영역을 음전위(V_BB)로 설정하는 것은 곤란하게 되었다.

또한, 예외적으로 메모리셀이 형성되는 p웰영역(P₁)에 있어서는, 웰전위를 음전위(V_BB)로 설정하여도, 소위 좁은 채널효과에 의하여 상기의 스레숄드전압 저하가 보상되고 트랜지스터의 특성 열화를 보충하는 효과가 얻어지는 점은 주목하여야 할 일이다.

즉, 좁은 채널효과는 소자간 분리영역으로부터의 불순물이 물들여져서 빛깔이 나는 효과에 의하여 겉보기 기판농도를 높이고, MOS트랜지스터의 스레숄드전압을 상승시키는 효과가 있다.

따라서 이 스레숄드전압의 상승분이 상기의 웰전위에 의한 스레숄드 전압의 저하분을 보충하는 것에 의하여 소정의 MOS트랜지스터의 스레숄드전압이 유지될 수 있는 경우가 있기 때문이다.

따라서, 이 발명은 상기와 같은 문제점을 해소하기 위하여 이루어진 것이며, 입력신호에 기인하는 언더슈트를 방지하고, 또한 트랜지스터 특성의 열화를 생기게 하는 일이 없는 웰 구조를 가지는 반도체기억장치 및 그 제조방법을 제공하는 것을 그 목적으로 한다.

이 발명에 의한 반도체기억장치는, 주표면을 가지고 있고 그 표면상에 메모리셀이 복수개 배열된 메모리셀부와, 이 메모리셀부에 접속되어 기억정보의 기록, 판독을 위한 엑세스 동작을 행하는 회로부와를 포함하는 메모리셀 어레이가 형성되는 메모리셀 어레이영역과, 메모리셀 어레이 영역을 제외하는 회로부가 형성되는 주변회로 영역과를 가지는 P형 반도체 기판과, 주변회로영역의 반도체기판 중에 형성되고, 외부입력신호를 수취하는 입력단자와 접속되고, 접지전위로 유지되는 제 1p웰영역과, 주변회로영역의 반도체기판 중에 형성되어 전원전위에 유지되는 제 1n웰영역과, 메모리셀 어레이영역의 반도체기판 중에 형성되고, 음전위로 유지되는 제 2p웰영역과, 메모리셀 어레이영역의 반도체기판 중에 형성되고, 전원전위로 유지되는 제 2n웰영역과를 구비하고 있다.

그리고, 청구항 1에 관한 발명에 있어서는, 전원전위로 유지되는 제3n웰영역은 제 2p웰영역을 둘러쌓도록 반도체기판중에 형성되어 있다.

또, 청구항 2에 관한 반도체기억장치는, 이 제3n웰영역은 제 2p웰영역 및 제 2n웰영역을 둘러쌓도록 반도체기판 중에 형성되고, 전원전위로 유지되어 있다.

다시금, 청구항 3에 관한 반도체기억장치는 이 제 3n웰영역이 제 1p영역을 둘러쌓도록 반도체기판 중에 형성되고 전원전위로 유지되어 있다.

다시금, 청구항 4에 관한 반도체기억장치는, 제 3 n웰영역이 제 1p웰영역 및 제 1n웰영역을 둘러쌓도록 반도체기판 중에 형성되고, 전원전위로 유지되어 있다.

또, 이 발명에 의한 반도체기억장치는, 제 1 도 전형의 반도체기판중에 상호간에 독립한 제 2 도 전형의 제 1웰영역 및 제 2 웰영역의 내부에 제 1 도 전형의 제 3 웰영역과를 가지고 있고, 그 제조방법은 아래의 공정을 포함하고 있다.

a. 반도체기판 표면상의 소정영역을 열산화막으로 덮은 후, 열산화막을 마스크로 하여 반도체기판 중에 제 2 도 전형 불순물을 이온주입하고, 열확산처리를 시행하여 제 2 웰영역을 형성하는 공정.

b. 열산화막을 제거한 후, 반도체기판의 주표면상의 소정의 위치에 개구를 가지는 제 1 마스크 패턴을 형성하는 공정.

c. 제 1 마스크 패턴을 이용하여 반도체기판 중에 제 1 도 전형 불순물을 복수회 이온주입하고, 소정의 불순물 농도분포를 가지는 제 3 웰영역을 형성하는 공정.

d. 제 2웰영역의 표면상을 덮는 소정형상의 제 2 마스크패턴을 형성하는 공정.

e. 제 2마스크패턴을 이용하여 반도체기판 중에 제 2 도 전형불순물을 복수회 이온주입하고, 소정의 불순물 농도분포를 가지는 제 1 웰영역을 형성하는 공정.

이 발명에 의한 반도체기억장치의 웰구조에서는, p웰영역의 주위를 전원전위로 유지된 제 3n웰영역으로 둘러쌓고 있다.

이 제 3n웰영역은 P형 기판과 보호하여야 할 p웰영역과의 사이에 접합 형성하는 것에 의하여 p웰영역을 접지전위로 혹은 음전위로 유지될 수가 있다.

또, 언더슈트에 의하여 기판내부에 주입된 전자를 이 제 3n웰영역이 흡수하고 예를들면, p웰영역내에 형성되는 메모리셀의 커패시터로까지 도달하는 것을 방지한다.

또, 이 발명에 의한 반도체기억장치의 제조방법에서는, 2중 구조를 이루는 웰영역의 형성에 있어서, 외측에 형성되는 제 2 도 전형의 웰영역을 열확산으로 형성하고, 그 내부에 형성되는 제 1 도 전형의 웰영역을 이온주입에 의하여 형성하는 것에 의하여 열처리 공정이 적고, 또한 웰영역내의 불순물 농도분포의 제어성이 뛰어난 웰구조를 형성할 수가 있다.

[실시예]

아래에, 이 발명의 실시예에 관하여 도면을 사용하여 설명한다.

우선, 이 발명의 제 1 의 실시예에 관하여 설명한다. 제 1a 도는, DRAM의 웰구조를 표시하는 단면모식도이다. 제 1b 도는, 제 1a 도의 평면구조도이다. 양도면에 있어서 메모리셀 어레이부에 포함하는 p웰영역(P₁) 및 n웰영역(N₁)과 주변회로부의 p웰영역(P₂) 및 n웰영역(N₂)이 모식적으로 표시되어 있다.

메로리셀 어레이부에 있어서는, p웰영역(P₁)에는 nMOS트랜지스터를 포함하는 메모리셀 등이 형성되고 또 n웰영역(N₁)에는 센스앰프 등을 구성하는 nMOS트랜지스터 등이 형성된다.

또, 주변회로부에 있어서는 마찬가지로 p웰영역(P₂)에는 nMOS트랜지스터 등을 포함한 회로가 구성되고, n웰영역(N₂)에는 pMOS트랜지스터를 포함하는 회로가 구성되어 있다.

그래서, 메모리셀 어레이부의 p웰영역(P₁)은 음전위(V_BB)(=-1.5V)에 접속되고, n웰영역(N₁)은 전원전위(V_CC)(=+3.3V)로 유지되어 있다.

p웰영역(P₁)의 주위는 n웰영역(N₃)에 의하여 덮여져 있다. 그리고, 이 n웰영역(N₃)은 전원전위(Vcc)에 접속되어 있다. 주변회로부의 p웰영역(P₂)은 접지전위(V_SS)(=0V)로 유지되고, n웰영역(N₂)은 전원전위(V_CC)(=+3.3V)로 유지되어 있다.

이 상태에 있어서 P형 실리콘기판(1)은 접지전위(V_SS)로 유지된다. 또한, n웰영역(N₁, N₃)에는, 소비전력에 대한 설계적 관점 혹은 핫캐리어나 드레인리크 등에 대한 신뢰성의 점에서, 전원전위(V_CC)를 내부강압 회로에 의하여 강압한 양전위가 인가되는 경우도 있다. 멤뢰셀 어레이부의 메모리셀이 형성되는 p웰영역(P₁)을 n웰영역(N₃)으로 둘러쌓은 본예의 경우에는, 가령 입력단자에서의 언더슈트가 생긴 경우에도 주입전자가 p웰영역(P₁)내에 주입하는 것을 방지하고, 메로리셀에서의 축적데이타의 파괴를 방지한다.

제 2 도는, 제 1a 도에 표시하는 웰구조를 보다 구체적으로 표시하는 단면구조도이다.

각 웰영역의 인접표면에는 소자분리용의 필드산화막(2)이 형성되어 있다.

이 필드산화막(2)에 둘러쌓인 웰영역의 표면상에 여러가지의 회로, 즉 메모리셀, 센스앰프, 디코더 혹은 버퍼등의 회로가 구성된다. 또한, 이 웰영역(P₁, P₂, N₁, N₂)은 개념적으로 표시한 것이며, 각각의 웰표면영역에 미세한 소자분리 패턴이나 활성영역 혹은 웰영역이 형성되어 있다.

다음에 제 2 도에 표시하는 DRAM의 웰구조의 제조공정에 관하여 설명한다.

제 3a 도 내지 제 3i 도는 제 2 도의 표시하는 웰구조의 제조공정 단면도이다. 우선, 제 3a 도에 표시하는 바와 같이, P형 실리콘기판(1)의 표면에 바닥깔기 산화막(3) 및 질화막(4)을 형성한다.

다음에, 제 3b 도에 표시하는 바와 같이, 질하막(4)의 표면상에 레지스터(5)를 도포한 후, 리소그래피 및 에칭법을 사용하여 레지스트 패턴(5) 및 질화막패턴(4)을 형성한다.

이때, 바닥깔기 산화막(3) 표면이 노출한 영역이 주변회로영역(6)으로 된다. 다시금, 제 3c 도에 표시하는 바와 같이 레지스트 패턴(5)을 제거한 후, 질화막(4)을 비산화 마스크로 하여 열산화를 행하고, P형 실리콘기판(1) 표면상에 주변호로영역(6)에 열산화막(8)를 형성한다.

그리고, 질화막(4)을 제거한 후, 이 열산화막(8)을 마스크로하여 실리콘기판(1)의 메모리셀 어레이영역에 인(P)이온(7)을 도즈량 10¹²∼10¹³cm^-2로 이온주입한다.

그후, 제 3d 도에 표시하는 바와 같이, 온도 1100∼1200℃로 수시간에 걸려서 열확산처리를 행하고 n웰영역(N₃)을 형성한다.

열확산에 의하여 형성된 n웰영역(N₃)의 불순물 농도분포가 제 4 도에 표시된다.

제 4 도는, 가로축에 P형 실리콘기판(1) 표면부터의 깊이 방향으로의 거리를 표시하고, 종축에 인농도를 표시하는 농도 분포도이다. 열확산에 의하여 형성된 n웰영역(N₃)은 기판깊이 방향에 걸쳐 평활하게 감소하는 불순물 농도분포를 가지고 있다.

다음에, 제 3e 도에 표시하는 바와 같이, 열산화막(8) 및 n웰영역(N₃) 표면상의 바닥깔기 산화막(3)을 제거한 후, 재차 실리콘기판(1) 표면상의 전면에 바닥깔기 산화막(3) 및 질화막(4)을 형성한다.

다시금, 제 3f 도에 표시하는 바와 같이, 리소그래피법 및 에칭법을 사용하여 소자간 분리영역으로 되어야 할 영역에 개구를 가지는 레지스트 패턴(5) 및 질화막(4)을 형성한다.

다시금 제 3g 도에 표시하는 바와 같이 레지스트 패턴(5)을 제거한 후, 질화막(4)을 마스크로 하여 열산화 처리를 시행하고, 실리콘 기판표면의 분리영역 막두께가 큰 필드산화막(2)을 형성한다.

그후, 질화막(4)을 제거한다. 다시금, 제 3h 도에 표시하는 바와 같이, 실리콘기판(1) 표면상에 레지스트(5)를 도포한 후, 패터닝하는 것에 의하여 n웰영역을 형성하여야 할 영역에만 개구를 가지는 레지스트패턴(5)을 형성한다.

그후, 레지스트 패턴(5)을 마스크로하여 실리콘기판(1) 표면에 불순물 이온(9)을 복수회의 이온주입 공정에 걸쳐서 이온주입하고, 메모리셀 어레이부 n웰영역(N₁) 및 주변회로부의 n웰영역(N₂)을 형성한다.

제 5 도는, 공정에 의하여 형성된 n웰영역(N₁, N₂)의 불순물 농도분포도이다.

제 5 도의 가로축에는 실리콘기판(1) 표면으로부터의 깊이방향으로의 거리가 표시되고, 세로축에는 인농도가 표시되어 있다.

이와 같은 제어된 불순물 농도부포를 가지는 웰구조를 레트로, 그레이드웰이라고 칭한다.

이 웰형을 위한 이온주입공정을 제 5 도의 농도분포도를 참조하여 설명한다. 제 1 회째의 이온주입공정은, 인이온을 주입에너지 1∼1.5MeV, 도즈량 1.0×10¹³∼1.0×10¹⁴cm^-2로 이온주입하고, 제 5 도중의 제 1 의 피크(a)가 형성된다.

제 2 회째의 인이온 주입은, 주입에너지 350∼500KeV, 도즈량 2.0∼8.0×10¹²cm^-2으로 행하여지고, 도면중의 제 2 피크(b)가 형성된다.

다시금, 제 3 회째의 인 이온주입은, 주입에너지 120∼200KeV, 도즈량 2.0×8.0×10¹²cm^-2로 행하여지며, 도면중 제 3 피크(c)가 형성된다.

다시금, 카운터 도즈로서 보턴이온이 주입에너지 20∼50KeV, 도즈량 1.0×10¹¹∼1.0×10¹³cm^-2로 행하여 지고 도면중의 제 4 의 피크(D)가 형성된다.

다시금 제 3i 도에 표시하는 바와 같이, 레지스트 패턴(5)을 제거한 후, 이번에는 p웰영역(P₁, P₂)로 되어야할 영역 및 메모리셀 어레이부의 n웰영역(N₃)의 표면상에 개구를 가지는 레지스트 패턴(5)을 형성한다.

그리고, 이 레지스트 패턴(5)을 마스크로 하여 실리콘기판(1)중에 불순물 이온(10)을 이온주입하고, 상기와 마찬가지의 레트로, 그레이드형의 p웰영역(P₁, P₂)을 형성한다.

제 6 도는, 메모리셀 어레이부의 n웰영역(N₃)중에 형성된 p웰영역(P₁)의 불순물 농도분포이며, 또 제 7 도는, 주변회로부에 형성된 p웰영역(P₂)의 불순물 농도분포도이다.

제 1 회째의 보런이온 주입은 주입에너지 500∼1000KeV, 도즈량 1.0×10¹³∼1.0×10¹⁴cm^-2로 행하여지고, 제 6 도 및 제 7 도 중의 제 1 의 피크(A)가 형성된다.

제 2 의 보런이온주입은 에너지 120∼200KeV, 도즈량 2.0∼8.0×10¹²cm^-2로 행하여지고, 제 2 의 피크(B)가 형성된다.

다시금, 제 3 의 보런이온주입은 주입에너지 20∼50KeV, 도즈량 1.0×10¹¹∼10×10¹³cm^-2로 행하여지고, 제 3 의 피크(C)가 형성된다.

이후, 레지스터 패턴(5)이 제거된다. 이상의 공정에 의하여 제 2 도에 표시되는 웰구조가 얻어진다. 상기 설명과 같이, 메모리셀 어레이부에 형성된 n웰영역(N₃)은 열확산처리에 의하여 형성되고, 다른 n웰영역(N₁, N₂) 및 p웰영역(P₁, P₂)은 복수회의 이온주입에 의하여 레트로그레이드 웰구조로 형성되어 있다.

이 레트로, 그레이드웰 구조는, 주로 제 1 회째의 이온주입에 의하여 래치업 현상의 방지에 기여하는 고농도층이 형성되고, 제 2 의 이온주입에 의하여 필드산화막(2) 아래쪽에 반전방지용의 고농도층이 형성되고, 다시금 제 3 의 이온주입에 의하여 MOS트랜지스터의 펀치스루 억제용 혹은 스레숄드 전압조정용의 농도 설정이 행하여지고 있다.

이와 같은 구조에 의하여, 웰영역상에 형성되는 MOS트랜지스터의 좁은 채널효과를 억제하고, 또 스레숄드 전압의 제어성이 뛰어난 웰구조를 실현할 수가 있다.

다음에, 이 발명의 제 2 의 실시예에 관하여 설명한다.

제 8a 도는, 제 2 의 실시예에 의한 웰구조의 단면구조도이며, 제 8b 도는 제 8a 도의 평면구조도이다.

제 2 의 실시예에서는 메모리셀 어레이에 있어서의 p웰영역(P₁) 및 n웰영역(N₁)의 쌍방을 n웰영역(N₃)으로 덮는 것이다.

그래서 p웰영역(P₁)은 음전위(V_BB9)로 유지되고, n웰영역(N₃)은 전원전위(V_CC)로 유지되어 있다.

제 9 도는, 이 메모리셀 어레이부에 포함되는 n웰영역(N₁)의 불순물 농도분포이다. 이 n웰영역(N₁)도 복수회의 이온주입에 의하여 형성된 레트로, 그레이드웰 구조를 가지고 있다.

이 제 2 의 실시예에 있어서도 메모리셀이 형성되는 p웰영역(P₁)은 n웰영역(N₃)에 둘러쌓여지는 것에 의하여 소정의 음전위(V_BB)로 유지되고, 또한 언더슈트에 기인하는 전자의 주입으로부터 보호된다.

다시금, 이 발명의 제 3 의 실시예에 관하여 설명한다. 제 10a 도는, 제 3 의 실시예에 의한 웰구조의 단면구조도이며, 제 10b 도는 제 10a 도의 평면구조도이다.

제 3 의 실시예에서는 전원전위(V_CC)에 접속되는 웰영역(N₃)이 주변회로부터의 p웰영역(P₂) 및 n웰영역(N₂)의 주위를 둘러쌓아서 형성되어 있다.

이것은 n웰영역(N₃)이 주변회로부의 p웰영역(P₂)에서 생기는 언더슈트에 기인한 주입전자를 포확(捕穫)하고, 실리콘 기판중에 유출하는 것을 방지하는 효과와 p웰영역(P₂)을 접지전위(V_SS)로 유지하고, 또한 메모리셀 어레이의 P웰영역(P₁)을 음전위(V_BB)로 유지하는 효과를 한다.

다시금, 이 발명의 제 4 의 실시예가 제 11a 도 및 제 11b 도에 표시되어 있다. 제 11a 도는, 제 4의 실시예에 의한 웰구조의 단면구조도이며, 제 11b 도는 그 평면구조도이다. 제 4 의 실시예는, 제 3 의 실시예의 변형예이며, 주변회로부의 p웰영역(P₂)의 주위만을 n웰영역(N₃)으로 덮은 예이다.

이 경우에도 제 3 의 실시예와 마찬가지의 효과를 발생한다. 다시금, 다른 변형예로서는 주변회로부의 p웰영역(P₂) 및 n웰영역(N₂)을 확산형의 웰구조로 하는 것이 있다.

이 열확산형의 웰구조는, 소자간 분리막의 막두께가 고르지 못한 영역에 있어서도 소자간 분리특성이 뛰어난다는 장점을 가진다.

한편, 소자간 분리용의 채널 스톱층으로부터의 불순물의 물들여져 비쳐지는 것에 의한 좁은 채널효과의 발생이 생긴다는 단점도 가지고 있다.

따라서, 비교적 큰 채널폭을 구성하는 것이 가능한 주변회로부에 있어서는, 소자간 분리특성의 장점에 착안하여 이 주변회로부만을 열확산형의 웰구조를 사용할 수가 있다.

또한, 상기 실시예에 있어서는 P형 실리콘기판을 사용한 경우에 관하여 설명하였으나, n형 실리콘기판의 경우에 있어서도 마찬가지로 적용하는 것이 가능하다.

이와 같이, 이 발명에 의한 반도체기억장치는, p웰영역의 주변에 양전위로 유지된 n웰영역을 형성한 2중 웰구조를 구성한 것에 의하여 언더슈트 등의 악영향을 억제하고, 트랜지스터 특성의 열화를 발생하지 않는 반도체기억장치 및 그 제조방법을 얻을 수가 있다.

Claims (5)

1. 주표면을 가지고 있고 그 주표면상에 메모리셀이 복수개 배열된 메모리셀부와, 이 메모리셀부에 접속되어 기억정보의 기록, 판독을 위한 액세스 동작을 행하는 회로부와를 포함하는 메모리셀어레이가 형성되는 메모리셀 어레이영역과, 상기 메모리셀 어레이를 제외하는 회로부가 형성되는 주변회로영역과를 가지는 P형 반도체기판과, 상기 주변회로영역의 상기 반도체기판 중에 형성되어 외부 입력신호를 수취하는 입력단자와 접속되어 접지전위로 유지되는 제 1p웰영역과, 상기 주변회로영역의 상기 반도체기판 중에 형성되고 양전위로 유지되는 제 1n웰영역과, 상기 메모리셀 어레이영역의 상기 반도체기판 중에 형성되어 음전위로 유지되는 제 2p웰영역과, 상기 메모리셀 어레이영역의 상기 반도체기판 중에 형성되어 양전위로 유지되는 제 2n웰영역과, 상기 제 2p웰영역을 둘러쌓도록 상기 반도체기판 중에 형성되어, 양전위로 유지되는 제 3n웰영역과를 구비한 반도체기억장치.
2. 주표면을 가지고 있고 그 주표면상에 메모리셀이 복수개 배열된 메로리셀부와, 이 메모리셀부에 접속되어 기억정보의 기록, 판독을 위한 액세스 동작을 행하는 회로부와를 포함하는 메모리셀 어레이가 형성되는 메모리셀 어레이영역과, 상기 메모리셀 어레이를 제외하는 회로부가 형성되는 주변 회로영역과를 가지는 P형 반도체기판과, 상기 주변회로영역의 상기 반도체기판 중에 형성되어 외부 입력신호를 수취하는 입력단자와 접속되고, 접지전위로 유지되는 제 1p웰영역과, 상기 주변회로영역의 상기 반도체기판 중에 형성되고, 양전위로 유지되는 제 1n웰영역과, 상기 메모리셀 어레이영역의 상기 반도체기판 중에 형성되어 음전위로 유지되는 제 2p웰영역과, 상기 메모리셀 어레이영역의 상기 반도체기판 중에 형성되어 양전위로 유지되는 제 2n웰영역과, 상기 제 2p웰영역 및 상기 제 2n웰영역을 둘러쌓도록 상기 반도체기판 중에 형성되어 양전위로 유지되는 제 3n웰영역과를 구비한 반도체기억장치.
3. 주표면을 가지고 있고 그 주표면상에 메모리셀이 복수개 배열된 메모리셀부와, 이 메모리셀부에 접속되어 기억정보의 기록, 판독을 위한 액세스 동작을 행하는 회로부와를 포함하는 메모리셀 어레이가 형성되는 메모리셀 어레이영역과, 상기 메모리셀 어레이를 제외하는 회로부가 형성되는 주변회로영역과를 가지는 P형 반도체기판과, 상기 주변회로영역의 상기 반도체기판 중에 형성되고 외부 입력신호를 수취하는 입력단자와 접속되어 접지전위로 유지되는 제 1p웰영역과, 상기 주변회로영역의 상기 반도체기판 중에 형성되고 양전위로 유지되는 제 1n웰영역과, 상기 메모리셀 어레이영역의 상기 반도체기판 중에 형성되어 음전위로 유지되는 제 2p웰영역과, 상기 메모리셀 어레이영역의 상기 반도체기판 중에 형성되어 양전위로 유지되는 제 2n웰영역과, 상기 제 1p웰영역을 둘러쌓도록 상기 반도체기판 중에 형성되어 양전위로 유지되는 제 3n웰영역과를 구비한 반도체기억장치.
4. 주표면을 가지고 있고 그 주표면상에 메모리셀이 복수개 배열된 메모리셀부와, 이 메모리셀부에 접속되어 기록정보의 기록, 판독을 위한 액세스 동작을 행하는 회로부와를 포함하는 메모리셀에어리가 형성되는 메모리셀어레이영역과, 상기 메모리셀어레이를 제외하는 회로부가 형성되는 주변 회로영역과를 가지는 P형반도체기판과, 상기 주변회로영역의 상기 반도체기판 중에 형성되고 외부 입력신호를 수취하는 입력단자와 접속되어 접지전위로 유지되는 제 1p웰영역과, 상기 주변회로영역의 상기 반도체기판 중에 형성되어 양전위로 유지되는 제 1n웰영역과, 상기 메모리셀 어레이영역의 상기 반도체기판 중에 형성되어 음전위로 유지되는제 2p웰영역과, 상기 메모리셀 어레이영역의 상기 반도체기판 중에 형성되어 양전위로 유지되는 제2n웰영역과, 상기 제 1p웰영역 및 상기 제1n웰영역을 둘러쌓도록 상기 반도체기판 중에 형성되어 양전위로 유지되는 제 3n웰영역과를 구비한 반도체기억장치.
5. 제 1 도 전형의 반도체기판 중에 상호 독립한 제 2 전형의 제 1 웰영역 및 제 2 웰영역과, 상기 제 2 웰영역의 내부에 제 1 도 전형의 제 3 웰영역과를 가지는 반도체기억장치의 제조방법이고, 상기 반도체기판 표면상의 소정영역을 열산화막으로 덮은 후 상기 열산화막을 마스크로하여 상기 반도체 기판중에 제 2 도 전형불순물을 이온주입하고 열산화막 처리를 시행하여 상기 제 2 웰영역을 형성하는 공정과, 상기 열산화막을 제거한 후 상기 반도체기판이 주표면상의 소정의 위치에 개구를 가지는 제 1 마스크 패턴을 형성하는 공정과, 상기 제 1 마스크 패턴을 이용하여 상기 반도체기판 중에 제 1 도 전형 불순물을 복수회 이온주입을 행하고 소정의 불순물 농도분포를 가지는 상기 제 3웰영역을 형성하는 공정과, 상기 제 2 웰영역의 표면상을 덮는 소정형상의 제 2 마스크 패턴을 형성하는 공정과, 상기 제 2 마스크 패턴을 이용하여 상기 반도체기판 중에 제 2 도전형 불순물을 복수회 이온주입하고 소정의 불순물 농도분포를 가지는 상기 제 1웰영역을 형성하는 공정과를 구비하는 반도체기억장치의 제조방법.