CN101238580B - 半导体器件及其制造方法 - Google Patents

Abstract

本发明的课题为，涉及一种适合于半导体器件的稳定特性的半导体器件及其制造方法，提供一种谋求具有三阱结构的半导体器件三阱内的晶体管的稳定特性的半导体器件及其制造方法。为了解决上述课题，本发明的半导体器件在半导体器件内具有，第一阱区域和第二阱区域、及形成在所述第二阱区域的多个晶体管。而且，半导体器件具有贯通口区域，该贯通口区域贯通所述第一阱区域而形成，而且在所述第二阱的底部，使所述第二阱区域和所述半导体衬底电性导通。而且，所述半导体器件的特征在于，所述贯通口区域的边界配置在所述晶体管之间，而且在平面上观察时，所述贯通口区域的边界从所述晶体管分离而被配置。

Description

半导体器件及其制造方法

技术领域

本发明涉及一种具有晶体管的半导体器件及其制造方法，尤其涉及一种谋求在具有三阱结构的半导体器件的三阱内的晶体管特性稳定的半导体器件及其制造方法。

背景技术

为了实现LSI(Large Scale Integration：大规模集成)电路的低耗电设计，在LSI电路中，一般使用CMOS电路。此CMOS电路由P型MOS晶体管及N型MOS晶体管构成，并且P型MOS晶体管配置在N阱区域，N型MOS晶体管配置在P阱区域。

而且，在下述的半导体器件中，即，在需抑制P阱区域以外的半导体衬底带给P阱区域的噪声的半导体器件，以及需抑制少数载波电流在P阱区域以外的半导体衬底中向P阱区域的注入的半导体器件中，采用了利用N阱区域包围P型半导体衬底内的P阱区域周围的三阱(Triple Well)结构。

包围P阱区域周围的N阱区域起到如下作用，即，实现P型衬底与P阱区域的电性绝缘，抑制来自半导体衬底的噪声以及防止半导体衬底中的少数载波电流的注入。

作为这样的半导体器件，例如存在涉及存储器的半导体器件以及处理逻辑电平不同的多个信号的半导体器件等。

但是，在选取将P阱区域的全部内置于N阱区域内的三阱结构时，不同于MOS晶体管区域，需确保用于向P阱区域提供电位的接点区域位于半导体衬底内的P阱区域的表面，而产生芯片面积增大的问题。

因此，为了向被N阱区域围住的P阱区域提供电位，而电连接P阱区域的底部和半导体衬底，由此提出了设置贯通N阱区域的贯通口的建议。

其结果，不产生如上所述的芯片面积增加的问题，而维持防止由半导体衬底所引起的噪声及半导体衬底中的少数载波电流的注入的效果，并且能够从半导体衬底向P阱区域提供规定电平。(例如，专利文献1)

专利文献1：JP特开平10-199993

发明内容

发明所要解决的课题

如专利文献1所述，在形成贯通N阱区域的贯通口时，需使N型杂质不得向该贯通口区域导入(情形(case)1)。或者，为了补偿向贯通口区域导入的N型杂质，需要向贯通口区域导入P型杂质(情形2)。

而且，为了使所导入的杂质不影响位于上部的P阱表面，需满足如下条件，其中该杂质是用于形成贯通N阱区域的贯通口。在情形1的情况下，在贯通口区域的边界线的外侧，需完全不得妨碍杂质的导入，而另一方面，在边界线的内侧，需完全地切断杂质的导入。在情形2的情况下，与上述相反，在贯通口区域的边界线的外侧，需完全地切断杂质的导入，而另一方面，在边界线的内侧，需完全不得妨碍杂质的导入。

但是，将配置在贯通口区域的边界的、用于防止杂质导入而被图案成形的抗蚀剂作为掩模而进行上述的操作是困难的。其结果，在贯通口区域的边界部分，不完全导入的杂质分布在P阱区域的底部到P阱区域的表面之间。从而，贯通口区域的边界部分的P阱区域的杂质浓度变成不同浓度。其结果，由贯通口区域的边界部分的杂质浓度的影响，形成在该贯通口区域的边界部分的晶体管的特性受到晶体管端子之间的漏电特性等的不良影响。

因此，本发明是鉴于上述问题而提出的，其主要目的是，提供一种使晶体管的特性例如端子之间的漏电特性等稳定、且具有三阱结构的半导体器件。

用于解决问题的方法

为了解决上述问题，本发明的半导体器件，具有：整体为第一导电型的半导体衬底；第二导电型的第一阱区域，其从所述半导体衬底的表面向所述半导体衬底内形成。而且，所述半导体器件，具有：第一导电型的第二阱区域，其从所述半导体衬底的表面向所述半导体衬底内形成，而且形成在所述第一阱区域内；晶体管，其形成在所述第二阱区域。而且，所述半导体器件具有贯通口区域，所述贯通口区域贯通所述第一阱区域而形成，而且在所述第二阱区域的底部，使所述第二阱区域和所述半导体衬底电性导通。而且，所述半导体器件的特征在于在平面上观察时，所述贯通口区域的边界，从所述晶体管分离而配置。并且，所述第一阱区域具有：第一杂质区域，其包括形成在所述半导体衬底的表面层上的所述第二导电型的杂质；第二杂质区域，其包括所述第二导电型的杂质，所述第二导电型的杂质通过与所述第一杂质区域不同的工序，从所述第二阱区域的底部向所述半导体衬底内形成。

为了解决上述问题，本发明的半导体器件的制造方法，包括：在包括整体为第一导电型的所述半导体衬底的表面的所述半导体衬底内，形成第一导电型的第一阱区域的工序；在从所述半导体衬底的表面向所述半导体衬底内的所述第一阱区域内，形成第一导电型的第二阱区域的工序。所述半导体器件的制造方法，包括：在所述第一阱区域内形成晶体管的工序；形成贯通口区域的工序，所述贯通口区域以贯通所述第一阱区域的方式形成，而且在所述第二阱区域的底部，使所述第二阱区域和所述半导体衬底电性导通。而且，所述半导体器件的制造方法的特征在于，在平面上观察时，所述贯通口区域的边界从所述晶体管分离而配置。

发明效果

根据如上所述，本发明具有如下效果。

根据第一发明，在半导体衬底中，以围住第一导电型的第二阱区域的方式配置第二导电型的第一阱区域，将晶体管配置在第二阱区域。而且，在第二阱区域的底部，形成有在第一阱区域中与半导体衬底导通的贯通口区域，并且以与晶体管之间分离一定距离以上地配置此贯通口区域内。从而，根据第一发明，第二阱区域内的晶体管具有如下的效果，即，由第一阱区域而不受来自半导体衬底的电性影响，并且也不受供给第二阱区域的电源的贯通口区域的边界的影响，所以能够提供晶体管特性稳定的半导体器件。

根据第二发明，具有如下的效果，能够提供第一发明的具有阱结构的半导体器件的制造方法。

附图说明

图1是由图1A、图1B及图1C构成，用于详细说明现有的三阱结构和其存在的问题的图。

图2是由图2A及图2B构成，表示第一实施例的半导体器件的剖视图及俯视图。

图3是由剖视图3A、剖视图3B、剖视图3C及剖视图3D构成，表示图2所示的半导体器件的制造工序的概略的图。

图4是由剖视图4A、剖视图4B、剖视图4C及剖视图4D构成，表示图2所示的半导体器件的制造工序的概略的图。

图5表示第二实施例的半导体器件的俯视图及剖视图。

图6表示图5所示的第二实施例的变形例的半导体器件的俯视图及剖视图。

图7是用于说明第三实施例的SRAM单元的布局(lay out)的俯视图。

图8是表示在第三实施例中贯通口区域相对图7的SRAM单元的配置的图。

图9是表示第四实施例的半导体器件的图。

附图标记的说明：

1  注入杂质的深度浅的N阱区域

2a 构成三阱结构的P阱区域

2b 不是三阱结构的P阱区域

3  注入杂质的深度深的N阱区域

4P 型半导体衬底

5  MOS晶体管的栅电极及沟道区域

6  源极及漏极区域

7  由厚的氧化膜构成的元件分离区域

8  贯通口区域

9  阱抽头(well tap)

11 表示5E15/cm³的等浓度线

12 表示2.5E16/cm³的等浓度线

13 表示7.5E16/cm³的等浓度线

14 表示2.25E17/cm³的等浓度线

15 半导体衬底

16 抗蚀剂

17a、17b 点线

18 箭头

19 表示杂质浓度的曲线图

20 表示杂质浓度的曲线

21 P型半导体衬底

22 注入杂质的深度浅的N型杂质区域

23a、23b P阱区域

24 注入杂质的深度浅的N型杂质区域

25 贯通口区域

28 划定MOS晶体管的场效应区域

29 MOS晶体管的栅电极

30 STI(shallow trench isolation：浅沟槽隔离)

33 边界区域

34 MOS晶体管

35 半导体衬底

36 注入杂质的深度深的N型杂质区域

37、39 抗蚀剂开口图案

38 STI

40 注入杂质的深度浅的N型杂质区域

41 多晶硅层及栅极氧化膜

42、47 抗蚀剂图案

43 栅电极

44 源极及漏极

45 贯通口区域

46a、46b P阱区域

47 抗蚀剂图案

48 阱抽头

50 在平面上观察时N型杂质区域和注入杂质的深度浅的N型杂质区域重叠的区域

51 N型MOS晶体管

52 贯通口区域

53 在平面上观察时P阱区域和注入杂质的深度深的N型杂质区域重叠的区域

54 P阱区域

55 注入杂质的深度深的杂质区域

56 N型杂质区域

57 P型半导体衬底

58 俯视图

59 剖视图

60 在平面上观察时注入杂质的深度深的N型杂质区域和注入杂质的深度浅的N型杂质区域重叠的区域

61 N型MOS晶体管

62 P型MOS晶体管

63 贯通口区域

64 在平面上观察时P阱区域和注入杂质的深度深的N型杂质区域相重叠的区域

65 P阱区域

66 注入杂质的深度深的杂质区域

67 N型杂质区域

68 P型杂质区域

70 字线(word line)

71 VDD线

72 位线

73 GND线

74 MOS晶体管的栅电极

75 场效应区域(field region)

76 接点(contact)

77、78、81、82 N型MOS晶体管

79、80 P型MOS晶体管

83 P阱区域

84 N阱区域

85 SRAM单元

87 场效应区域

88 栅电极

89 低压电源

90 高压电源

91 位线

92、93、98、99 N型MOS晶体管92

96、97 P型MOS晶体管

100 贯通口区域

101 P阱区域

102 N阱区域

105、106 场效应区域

107、108 栅电极

109 N阱区域

110 P阱区域

111、112 P型MOS晶体管

113、114、115、116 N型MOS晶体管

117 贯通口区域

具体实施方式

下面，说明本发明的第一实施例、第二实施例、第三实施例及第四实施例。

(第一实施例)

采用图1A、图1B、图1C、图2A、图2B、图3A、图3B、图3C、图3D、图4A、图4B、图4C、图5A及图5B，说明第一实施例。而且，本发明的第一实施例涉及具有CMOS晶体管的半导体器件的三阱结构。

首先，采用图1A、图1B及图1C，说明现有半导体器件的问题点的详情。而且，图1A示出了，注入杂质的深度浅的N阱区域1，构成三阱结构的P阱区域2a，不是三阱结构的P阱区域2b，注入杂质的深度深的N阱区域3，P型半导体衬底4，MOS晶体管的栅电极及沟道区域5，源极及漏极区域6，由厚的氧化膜构成的元件分离区域7，用于导通P阱区域和半导体衬底的贯通口区域8，以及向不是三阱结构的P阱区域2b提供电位的阱抽头9。而且，图1B示出了半导体衬底15与抗蚀剂16的剖面，并且分别示出了表示5E15/cm³的等浓度线11，表示2.5E16/cm³的等浓度线12，表示7.5E16/cm³的等浓度线13，表示2.25E17/cm³的等浓度线14，半导体衬底15，抗蚀剂16，表示抗蚀剂16的剖面形状为倾斜形状的区域的点线17a、17b，以及表示半导体表面的一定范围的箭头18。而且，图1C分别示出了：抗蚀剂16存在的区域，点线17a、17b的位置，图1B所示的半导体表面的箭头18，在该半导体表面的箭头18所指的范围中，表示半导体衬底15的表面的杂质浓度的曲线图，以及，表示其曲线图中的杂质浓度的曲线20。此外，通过使用蒙特-卡罗法且用计算机进行的模拟，并基于求出了杂质分布的结果，导出表示5E15/cm³的等浓度线11、表示2.5E16/cm³的等浓度线12、表示7.5E16/cm³的等浓度线13、表示2.25E17/cm³的等浓度线14、以及表示杂质浓度的曲线20。

图1A示出了，在整体为P型的P型半导体衬底4中，形成有注入杂质的深度深的N阱区域3和注入杂质的深度浅的N阱区域1。进一步，图1A示出了，在由注入杂质的深度深的N阱区域3和注入杂质的深度浅的N阱区域1构成的N阱区域中，形成有构成三阱结构的P阱区域2a。而且，图1A示出了，在构成上述三阱结构的P阱区域2a中，形成有MOS晶体管及元件分离区域7。该MOS晶体管由栅电极及沟道区域5、以及源极区域及漏极区域6构成。而且，示出了在贯通口区域8的上部配置有MOS晶体管。图1A示出了，在不是三阱结构的P阱区域2b中形成有元件分离区域7及阱抽头9。此外，阱抽头9具有向不是三阱结构的P阱区域2b提供电位的作用。而且，由阱抽头9提供的电位，经贯通口区域8，也提供到构成三阱结构的P阱区域2a。

图1B表示抗蚀剂16和半导体衬底15的剖面，其中在形成注入杂质的深度深的N阱区域3及贯通口区域8的杂质注入工序时，所述抗蚀剂16和半导体衬底15作为注入杂质的掩模(mask)，被配置在该贯通口区域8的边界部分。而且，图1B是为了形成注入杂质的深度深的N阱区域3及贯通口区域8，从半导体衬底的法线方向注入杂质之后，用等浓度线11、12、13及14表示杂质所示的浓度分布的图。进一步，图1B的点线17a表示抗蚀剂16的端部。图1B的点线17b表示抗蚀剂16的厚度不均匀的区域与均匀的区域的交界线。而且，图1B的箭头18表示图1C曲线图所示的横向的范围。

而且，在图1B所示的半导体衬底15的表面上不存在抗蚀剂16的区域内，在半导体衬底15中，存在带状的高浓度区域，该高浓度区域被表示2.25E17/cm³的等浓度线14围住，且以从半导体衬底15的表面起1.5μm左右深度的位置作为中心；以夹持所述高浓度杂质区域的方式，在其上下方向上存在有杂质区域，该杂质区被表示7.5E16/cm³的等浓度线13、表示2.5E16/cm³的等浓度线12以及表示5E15/cm³的等浓度线11围住。

另一方面，在图1B所示的点线17a和点线17b所夹持的区域内的抗蚀剂16中以及半导体器件15中，纵向上存在被表示7.5E16/cm³的等浓度线13围住的杂质区域，并且在该杂质区域的两侧存在被表示2.5E16/cm³的等浓度线12围住的杂质区域。

在此，通过下述理由形成上述这样的杂质区域。首先，在点线17a和点线17b所夹持的区域中，抗蚀剂16的厚度不均匀，且渐渐地变厚。即，抗蚀剂16的剖面形状是倾斜的形状。这样一来，由于与抗蚀剂碰撞的杂质的注入能量随抗蚀剂16的厚度而减小，所以在抗蚀剂16充分厚的部位，杂质主要留在抗蚀剂16中，而在抗蚀剂16薄的部位，杂质主要透过抗蚀剂到达衬底。而且，对应着因抗蚀剂16而减小的注入能量，向半导体衬底15注入杂质的深度的平均值不同。从而，到达衬底的杂质会分散到，没有抗蚀剂16的区域中的、具有高浓度杂质区域的1.5μm深度到表面之间的区域，形成纵向的杂质区域。另一方面，由于留在抗蚀剂16的端部的倾斜部分中的杂质也会沿倾斜部分形状分布，因此在抗蚀剂16中形成纵向的杂质区域。

在半导体衬底15的表面上存在抗蚀剂16的区域，而且除了被点线17a和点线17b所夹持的区域以外的区域中，抗蚀剂16的厚度大致均匀。这样一来，杂质留在抗蚀剂中，从而在抗蚀剂16中，形成带状的高浓度杂质区域，该高浓度杂质区域被2.25E17/cm³的等浓度线14围住并且将从抗蚀剂16的表面起2.0μm左右的位置作为中心。而且，以夹持该高浓度杂质区域的方式，在该高浓度杂质区域的上下方向上形成杂质区域，该杂质区被表示7.5E16/cm³的等浓度线13、表示2.5E16/cm³的等浓度线12以及表示5E15/cm³的等浓度线11围住。

图1C的曲线图是表示处于图1B的箭头18的范围内的半导体衬底15表面的杂质分布的曲线图。而且，图1C的曲线图的横轴以图1B的点线17a与半导体衬底10表面的交点设为原点，且以-3.0μm到+1.0μm的范围表示从原点起的横向距离。图1C的曲线图的纵轴表示从1E15/cm³到1E18/cm³的杂质浓度的范围。曲线20示出了，杂质浓度从-1.5μm的点上的1.5E15/cm³开始上升，逐渐升至原点，并从原点开始进入正的区域，并表示顶点8E16/cm³的杂质浓度，并随着远离原点而迅速地减少。这是因为，由于箭头18的范围包括被点线17a和点线17b夹持的区域，该区域是形成纵向杂质区域的区域，因此能够反映出越靠近有无抗蚀剂16的边界附近则杂质浓度越高的状况。

根据图1A、图1B及图1C，在注入杂质的深度深的N阱区域3之中形成贯通口区域8时，在贯通口区域8的交界处不能完全切断向半导体衬底的N型杂质的注入，所以在构成三阱结构的P阱区域2a的表面形成如图1C的曲线图所示的杂质分布。这样一来，在现有的三阱结构中，存在P阱区域2a中的MOS晶体管的特性与其它MOS晶体管的特性相比不稳定的问题，其中，该P阱区域2a与贯通口区域8的边界部分重叠，且用于构成三阱结构。例如，与贯通口区域8的边界部分重叠的、构成三阱结构的P阱区域2a中的MOS晶体管的特性中，存在源极端子和漏极端子之间的漏电特性恶化等问题。P阱区域2a的P型杂质的功效因N型杂质而被抵消，所以成为与P阱区域2a中的P型杂质浓度降低后的效果相同的状态。其结果，是因为，由位于贯通口区域8的边界部分的P阱区域2a的部分和源极及漏极区域6来形成的P-N结的电性抗压性能劣化。

而且，由于位于P阱区域的底部的、贯通N阱区域的贯通口区域的大小及贯通口区域的配置部位，向P阱区域的供电变得不稳定，从而P阱区域上的晶体管的特性变得不稳定。

进一步，为了形成深的N阱区域和贯通口区域，以高能量注入N型杂质到深的N阱区域，由此形成细微图案成困难。从而，一般难以避免贯通口区域的大小比这个晶体管的大小大。所以，如专利文献1所述地，若避开晶体管的正下方来配置贯通口区域，则P阱区域的大小变得与贯通口区域一样大，且P.阱区域的小型化变得困难。

图2A表示第一实施例的半导体器件的俯视图，图2B表示第一实施例的半导体器件的剖视图。图2A是在平面上观察时示出了P型半导体衬底21、由注入杂质的深度深的N型杂质区域22和注入杂质的深度浅的N型杂质区域24构成的N阱区域、构成三阱结构的P阱区域23a、P阱区域23b、贯通口区域25、STI(shallow trench isolation)30、阱抽头32、贯通口区域的边界33以及MOS晶体管34的配置的图。而且，图2A示出了形成STI30，该STI30用于进行在贯通口区域25的内侧划定MOS晶体管34的场效应区域28、MOS晶体管34的栅电极29、MOS晶体管34、以及进行阱抽头32的电性绝缘。而且，上述N阱区域形成在P型半导体衬底21内。P阱区域23形成在N阱区域的内侧，即，被N阱区域围住。贯通口区域25是配置在P阱区域23a的内侧，且是电连接P阱区域23a和P型半导体衬底21的区域。进一步，在平面上观察时注入杂质的深度深的N型杂质区域22及贯通口区域25的边界区域33和MOS晶体管34分离。在此，贯通口区域25的边界区域33和MOS晶体管34之间的距离是，N型杂质浓度从图1C所示的原点起下降至规定浓度为止的距离。此外，所谓下降至规定浓度为止的距离是指，N型杂质下降至不影响MOS晶体管34的浓度时的距离，例如，从如图1C所示的原点下降至N型杂质浓度约为2E16/cm³的点为止的距离。

图2B为由图2A的A-B间虚线所示的部位的剖视图。而且，N阱区域从P型半导体衬底21的表面向P型半导体衬底21内延伸。此外，注入杂质的深度浅的N型杂质区域24配置在N阱区域的表面，注入杂质的深度深的N型杂质区域22配置在N阱区域的底部。而且，P阱区域23a从P型半导体衬底21的表面向N阱区域的内部延伸。贯通口区域25为从P阱区域的底部贯通N阱区域并连接至P型半导体衬底的贯通口。而且，贯通口区域25的周围成为边界区域25。而且，P型半导体衬底21、N阱区域及P阱区域23a成为所谓的三阱结构。进一步，图2B示出了，形成在P阱区域23a内且划定MOS晶体管34的场效应区域29、MOS晶体管34的电极28、STI30、以及MOS晶体管34的源极及漏极31的剖面。图2B示出了不是三阱结构的P阱区域23b中形成元件分离区域30及阱抽头32的情形。此外，阱抽头32具有向不是三阱结构的P阱区域23b提供电位的作用。而且，由阱抽头32提供的电位经贯通口区域25，也提供到构成三阱结构的P阱区域23a。

图3A、图3B、图3C及图3D是表示图2所示的半导体器件的制造工序的概略的剖视图。图4A、图4B、图4C及图4D是表示在图3D所示工序之后，图2所示的半导体器件的制造工序的概略的剖视图。

图3A、图3B、图3C、图3D、图4A、图4B、图4C及图4D分别示出了，半导体衬底35、注入杂质的深度深的N型杂质区域36、抗蚀剂开口图案37、STI38、抗蚀剂开口图案39、注入杂质的深度浅的N型杂质区域40、多晶硅层及栅极氧化膜41、抗蚀剂图案42、MOS晶体管的栅电极43、MOS晶体管的源极及漏极44、贯通口区域45、构成三阱结构的P阱区域46a、不构成三阱结构的P阱区域46b、抗蚀剂图案47、以及阱抽头48。

图3A示出了为了分离元件而形成STI38的情形。STI38通过如下的方法形成。首先，在半导体衬底35中形成0.5μm左右的槽。接着，氧化半导体衬底35的表面。接着，在半导体衬底35上，沉积绝缘层，使得用绝缘物添埋上述槽。接着，当用CMP(chemical mechanical polishing)法除去存在于上述槽以外的绝缘层时，完成了STI38。

图3B示出了，在半导体衬底35上涂敷抗蚀剂，并进行光刻工序，形成抗蚀剂开口图案37，并且通过离子注入，形成贯通口区域45及注入杂质的深度深的N型杂质区域36的情况。抗蚀剂开口图案37具有与注入杂质的深度深的N型杂质区域36对应的开口。即，抗蚀剂开口图案37在N阱区域上没有抗蚀剂图案，但是在与贯通口区域45相对应的部分具有抗蚀剂图案。因此，贯通口区域45由于被上述抗蚀剂图案遮蔽了杂质注入而形成。

然而，即使没有抗蚀剂开口图案37遮蔽贯通口区域45的抗蚀剂图案部分，也能够形成贯通口区域45。此时，按照如下的方法进行贯通口区域45的形成。首先，向注入杂质的深度深的N型杂质区域36离子注入N型杂质。此时，N型杂质也流入到贯通口区域45。于是，再次涂敷抗蚀剂，进行光刻工序，与贯通口区域45对应的部分开口，从而形成抗蚀剂图案，并注入补偿N型杂质的P型杂质。其结果，通过在注入杂质的深度深的N型杂质区域36中补偿P型杂质，形成贯通口区域45。

图3C是表示形成了注入杂质的深度浅的N型杂质区域40且形成了N阱区域的情形的图。为了形成注入杂质的深度浅的N型杂质区域40，首先，涂敷抗蚀剂，进行光刻工序，以在平面上观察时与注入杂质的深度深的N型杂质区域36重叠的方式，形成抗蚀剂开口图案39。接着，注入离子，形成注入杂质的深度浅的N型杂质区域40。其结果，注入杂质的深度深的N型杂质区域36和注入杂质的深度浅的N型杂质区域40相连接，形成N阱区域。而且，也形成被N阱区域围住的P阱区域。

图3D示出了，形成了构成三阱结构的P阱区域46a及不构成三阱结构的P阱区域46b的情形的图。为了形成P阱区域46a及46b，起初，涂敷抗蚀剂并进行光刻工序，形成覆盖N型杂质区域40的抗蚀剂图案47。接着，将抗蚀剂图案47作为掩模，离子注入P型杂质。此后，除去抗蚀剂图案47。

图4A是表示形成了用于形成MOS晶体管的栅电极43的抗蚀剂图案42的情形的图。形成抗蚀剂图案42之前，除去抗蚀剂开口图案39，进行栅极氧化，沉积多晶硅层，形成多晶硅层及栅极氧化膜41。接着，涂敷抗蚀剂，进行光刻工序，作成用于形成MOS晶体管的栅电极43的抗蚀剂图案42。

图4B是表示形成了MOS晶体管的栅电极43的情形的图。通过将抗蚀剂图案42作为掩模，蚀刻多晶硅层及栅极氧化膜41，从而形成MOS晶体管的栅电极43。

图4C是表示形成了MOS晶体管的源极及漏极44的情形的图。为了形成源极及漏极44，首先，通过涂敷抗蚀剂，并进行光刻工序，形成用于形成源极及漏极44的抗蚀剂图案。然后，将此抗蚀剂图案作为掩模，离子注入用于形成源极及漏极44的杂质。接着，除去抗蚀剂图案，并进行热处理，使源极及漏极区域44有源化，从而完成源极及漏极区域。

图4D是表示将阱抽头48形成在P阱区域46b的情形的图。为了形成阱抽头48，首先，通过涂敷抗蚀剂，并进行光刻工序，形成用于形成阱抽头48的抗蚀剂图案。然后，将此抗蚀剂图案作为掩模，离子注入用于形成阱抽头48的杂质。接着，除去抗蚀剂图案，并进行热处理，形成阱抽头48。

根据第一实施例，第一实施例的半导体器件具有形成在P型半导体衬底中的N阱区域及形成在N阱区域中的P阱区域，并且为了电连接P阱区域和P型半导体衬底，在P阱区域的底部，还具有贯通N阱区域的贯通口区域。而且，该贯通口区域内的MOS晶体管和贯通口区域的边界相分离。因此，在第一实施例的半导体器件中，如图1的现有例那样，贯通口区域的边界的杂质不影响MOS晶体管，MOS晶体管稳定工作。例如，具有下述效果，即，由于贯通口区域的边界的N型杂质，MOS晶体管的源极端子和漏极端子之间的漏电特性等不受坏的影响。

而且，位于P阱区域的底部并贯通N阱区域的贯通口区域的大小为可包括MOS晶体管的程度。而且，配置贯通口区域的位置在MOS晶体管的正下方。从而，贯通口区域不因P-N结(junction)所引起的空穴层的扩大而关闭，并且向P阱区域的供电稳定。而且，通过供电稳定，在P阱区域上的晶体管的特性变得稳定。

进一步，能够将贯通口区域配置在晶体管的正下方，通过在平面上观察时使晶体管和贯通口区域重叠，与独立设置贯通口区域的情况相比，易于P阱区域的小型化。

此外，在上述第一实施例中记载了，将MOS晶体管形成在构成三阱结构的P阱区域内，贯通口区域的边界区域对MOS晶体管的特性带来不良影响。另一方面可认为，第一实施例的贯通口区域的边界区域也给MOS晶体管以外的晶体管，例如场效应晶体管的工作带来不良影响。这是由于在P阱区域的贯通口的边界部分，因N型杂质的作用而导致的P-N结的抗压降低，对于场效应晶体管等，也成为端子之间的漏电特性恶化的原因。而且，如第一实施例那样，在平面上观察时分离晶体管和贯通口区域边界区域，对于除了MOS晶体管以外的晶体管也是有效的，这是不言而喻的。

(第二实施例)

用图5A、图5B、图6A、图6B及图6C，说明第二实施例。第二实施例是一种将多个N型MOS晶体管形成在P阱区域内，并将贯通口区域的边界配置在N型MOS晶体管之间的实施例。

图5A为第二实施例的半导体器件的俯视图，图5B是表示第二实施例的半导体器件的剖视图。图5A分别示出了，在平面上观察时注入杂质的深度深的N型杂质区域和注入杂质的深度浅的N型杂质区域相重叠的区域50，N型MOS晶体管51，贯通口区域52，以及在平面上观察时P阱区域和注入杂质的深度深的N型杂质区域相重叠的区域53。此外，省略N型MOS晶体管51的栅电极和源极及漏极等的结构，并用长方形来代表整个N型MOS晶体管51。

图5B是，图5A的俯视图所示的A-B线上的剖视图，并且分别示出了，从P型半导体衬底57的表面向内部延伸且注入杂质的深度浅的N型杂质区域56，从P型半导体衬底57的表面向内部延伸的P阱区域54，位于N型杂质区域56和P阱区域54的底部且注入杂质的深度深的杂质区域55，在P阱区域54的底部且贯通注入杂质的深度深的杂质区域55的贯通口区域52，以及位于P阱区域54上的N型MOS晶体管51。此外，注入杂质的深度浅的N型杂质区域56和注入杂质的深度深的杂质区域55形成N阱区域，并围住P阱区域54。

根据图5A及图5B，第二实施例的半导体器件既具有形成在P型半导体衬底57中的N阱区域及形成在N阱区域中的P阱区域54，而且为了电连接P阱区域54和P型半导体衬底57，还具有从P阱区域54的底部贯通N阱区域的贯通口区域52。另外，在该P阱区域54内存在多个N型MOS晶体管，并且在贯通口区域52内也存在N型MOS晶体管。所以，在贯通口区域52内的N型MOS晶体管和贯通口区域52外的N型MOS晶体管之间，配置有贯通口区域52的边界。而且，该贯通口区域52的边界与N型MOS晶体管之间的距离最好是，与第一实施例一样地，从图1C的曲线图的原点到N型杂质浓度降低至2E16/cm³左右时的点之间的距离。

从而，在第二实施例的半导体器件中，如图1A、图1B及图1C的现有例，贯通口区域的边界的杂质不影响MOS晶体管，MOS晶体管稳定工作。例如，不会给MOS晶体管的源极及漏极端子之间的漏电特性等带来不良影响。

而且，由于能够重叠MOS晶体管区域和贯通口区域，因此无需另外单独设立贯通口区域，从而能够缩小包括MOS晶体管区域和贯通口区域两者的P阱区域54的面积。

图6A、图6B及图6C为，图5A及图5B所记载的第二实施例的变形例的半导体器件的俯视图及剖视图。图6A为俯视图，并示出了，在平面上观察时注入杂质的深度深的N型杂质区域和注入杂质的深度浅的N型杂质区域重叠的区域60，N型MOS晶体管61，P型MOS晶体管62，贯通口区域63，以及在平面上观察时P阱区域和注入杂质的深度深的N型杂质区域重叠的区域64。

图6B为图6A的A-B线部分的剖视图，并示出了，从P型半导体衬底68的表面向内部延伸的注入杂质的深度浅的N型杂质区域67，从P型半导体衬底68的表面向内部延伸的P阱区域65，位于N型杂质区域67和P阱区域65的底部且注入杂质的深度深的杂质区域66，位于P阱区域65的底部且贯通注入杂质的深度深的杂质区域55的贯通口区域63，以及位于P阱区域65上的N型MOS晶体管61。此外，注入杂质的深度浅的N型杂质区域67和注入杂质的深度深的杂质区域66形成N阱区域，并围住P阱区域65。

图6C为图6A的C-D线部分的剖视图。而且，若比较图6A和图6B，则其不同点在于，没有示出P阱区域65，而且替换位于P阱区域65上的N型MOS晶体管61，示出了位于注入杂质的深度浅的N型杂质区域67上的P型MOS晶体管62。然而，在其它方面，图6A与图6B相同。

而且，图6A、图6B及图6C所示的第二实施例的变形例与第二实施例的不同之处在于，贯通口区域63内具有P型MOS晶体管。然而，关于其它结构及配置，与第二实施例相同。

从而，在第二实施例的变形例的半导体器件中，如图1的现有例那样，MOS晶体管的特性不会受到贯通口区域的边界部分的杂质的影响。而且，不但N型MOS晶体管稳定工作，P型MOS晶体管也稳定工作。例如，配置在贯通口区域的边界部分的P型MOS晶体管的源极及漏极端子之间的漏电特性等处于正常状态。

而且，由于能够重叠MOS晶体管区域和贯通口区域，因此能够缩小包括MOS晶体管区域和贯通口区域两者的P阱区域54的面积。

(第三实施例)

采用图7及图8，说明第三实施例。第三实施例涉及具有SRAM单元的半导体器件的实施例，其中该SRAM单元由MOS晶体管构成。

图7是对第三实施例的半导体器件的SRAM单元的布局进行说明的俯视图。而且，图7示出了，字线70、VDD线71、位线72、GND线73、MOS晶体管的栅电极74、场效应区域75、接点76、N型MOS晶体管77、N型MOS晶体管78、P型MOS晶体管79、P型MOS晶体管80、N型MOS晶体管81、N型MOS晶体管82、P阱区域83、N阱区域84以及SRAM单元85。

通过按一定规则配置规定的场效应区域75及规定的MOS晶体管的栅电极74，能够将MOS晶体管具有一定规律地矩阵状铺满。而且，从以矩阵状配置的MOS晶体管中，例如，将位于N阱区域84的P型MOS晶体管79、80和位于P阱区域83的N型MOS晶体管77、78、81、82，如图7的粗线所示那样，用配线层来连接，从而能够构成SRAM单元85。此外，除了配置接点76的部位，在场效应区域75和MOS晶体管的栅电极74之间的交叉部分形成有MOS晶体管的沟道。另一方面，在场效应区域75和MOS晶体管的栅电极74之间交叉部分中的配置有接点76的部位上，场效应区域75和MOS晶体管的栅电极74电连接。

在此，通过上述连接，N型MOS晶体管78和P型MOS晶体管79形成逆变(inverter)电路。N型MOS晶体管81和P型MOS晶体管80形成逆变电路。而且，两者的逆变电路交叉(cross)连接。另外，N型MOS晶体管77及N型MOS晶体管82形成SRAM单元的传输门(transfer gate)。

N阱区域84和P阱区域83为在平面上观察是列方向上长的长方形区域，并且在平面上观察时相互交替配置。在此，N阱区域84的宽度例如大致为0.5μm左右。另外，P阱区域83的宽度例如大致为0.7μm左右。从而，在平面上观察时，N阱区域84与P阱区域83相分离。但是，P阱区域83形成在N阱区域84内，N阱区域84由P阱区域83区域底部的注入N型杂质的深度深的区域连接。即，N阱区域84为围住包括SRAM单元85的整个SRAM单元矩阵的区域。

此外，第三实施例的场效应区域75的图案为，连续且在列方向上延伸，并且宽度周期性变化的连续的棒状以及短棒状图案。而且，所谓场效应区域75的规则配置指的是，在列方向上重复地配置排列A、排列B及排列C的情况，其中，该排列A在列方向上配置连续的棒状图案，该排列B在列方向上并列短的棒状图案，该排列C是以相对于排列B短的棒状图案的配置互相不同的方式配置短的棒状图案。而且，第三实施例的MOS晶体管的栅电极74的图案是具有与场效应区域75的两列交叉程度的长度的，长的棒状图案。而且，栅电极的规则配置指的是，在行方向上以与两列的场效应区域75交叉的方式配置长的棒状图案。

VDD线71用粗线及长方体形状的配线层图案来表示，且VDD线71为起到向SRAM单元85传输高电压侧的电源电压作用的配线。长方体形状的配线层图案为用于与场效应区域75连接的图案，并且与构成SRAM单元85的P型MOS晶体管79、80的源极连接。VDD线71的粗线由配线层构成，表示将长方体形状图案连接在矩阵的列方向上的配线。位线72用粗线及长方体形状的配线层图案来表示，且位线72为起到向SRAM单元85传输位线信号作用的配线。长方体形状的图案为用于与场效应区域75连接的配线层图案，且与构成SRAM单元85的N型MOS晶体管77的源极及漏极区域，以及N型MOS晶体管82的源极及漏极区域连接。位线72的粗线由配线层构成，表示将长方体形状图案连接在矩阵的列方向上的配线。

GND线73同样是用粗线及长方体形状的图案表示，且起到向SRAM单元85传输低电压侧的电源电压的作用。长方体形状的配线层图案为用于与场效应区域75连接的图案，并且与构成SRAM单元76的N型MOS晶体管78、81的漏极连接。GND线73的粗线为将长方体形状的图案连接在矩阵的列方向上的配线。

字线70由配线层构成，而且与构成SRAM单元85的N型MOS晶体管77的栅电极74、以及N型MOS晶体管82的栅电极74连接。而且，字线70起到，向SRAM单元的存储部分，经由N型MOS晶体管77及N型MOS晶体管82，传输用于取得位线信号的译码信号的作用。

图8示出了，在第三实施例的半导体器件中，贯通口区域相对于图7的SRAM单元的配置。

而且，图8示出了，场效应区域87、栅电极88、低电压电源89、高电压电源90、位线91、N型MOS晶体管92、N型MOS晶体管93、P型MOS晶体管96、P型MOS晶体管97、N型MOS晶体管98、N型MOS晶体管99、贯通口区域100、P阱区域101及N阱区域102。

而且，场效应区域87和栅电极88构成MOS晶体管，在这点上于图6相同。而且，低电压电源89、高电压电源90、位线91、N型MOS晶体管92、N型MOS晶体管93、P型MOS晶体管96、P型MOS晶体管97、N型MOS晶体管98以及N型MOS晶体管99构成SRAM单元，在这点上与图7相同。

因此，以包括上下相对的两个SRAM单元区域的方式，设置贯通口区域100。要包括两个SRAM单元的原因是，为了使上下SRAM单元的特性相一致。在此，贯通口区域100是大小例如为1.0μm×1.4μm左右的矩形。而且，N阱区域101的宽度例如大致为0.5μm左右。而且，P阱区域102的宽度例如大致为0.7μm左右。所以，贯通口区域100的边界部分配置在构成SRAM单元的MOS晶体管之间。进一步，贯通口区域100的边界部分和MOS晶体管之间的距离最好是，从图1C所示的原点到N型杂质浓度降低至规定浓度为止的距离。此外，所谓降低至规定浓度为止的距离是指，降低至N型杂质不会给MOS晶体管带来影响的浓度为止的距离，例如，从图1C所示的原点到N型杂质浓度降低至大致2E16/cm³的点为止的距离。

根据第三实施例的具有SRAM单元的半导体器件，其中该SRAM单元由MOS晶体管构成，构成SRAM单元的N型MOS晶体管配置在P阱区域，并且P型MOS晶体管配置在N阱区域。而且，P阱区域配置在N阱区域的内部，注入N型杂质的深度深的区域配置在P阱区域的底部。而且，以包括两个SRAM单元的方式设置贯通口区域100，贯通口区域100的边界部分配置在构成SRAM单元的MOS晶体管之间。为了使位于贯通口区域100的边界部分的杂质分布避开不稳定的区域，配置MOS晶体管，MOS晶体管稳定工作。其结果，由该MOS晶体管构成的SRAM单元也稳定工作。

而且，N阱区域包括整个SRAM单元矩阵，与贯通口区域100相比，占据大的区域。进一步，P阱区域也占据SRAM单元的几乎一列的面积，与贯通口区域100相比占据大的区域。另一方面，贯通口区域100仅仅占据P阱区域的一部分。因此，根据第三实施例的三阱结构，能够抑制少数载波电流从半导体衬底注入到P阱区域，而且还能够将P阱区域的供电由贯通口区域100进行。其结果，能够保护整个SRAM单元矩阵免受注入少数载波电流而引起的影响。还有，由于SRAM单元和贯通口区域100能够在平面上观察时重叠，所以不需独立设置贯通口区域100，而能够缩小P阱区域的面积。

(第四实施例)

采用图9说明第四实施例。与第三实施例同样地，第四实施例是有关具有SRAM单元的半导体器件的实施例，但是SRAM单元的结构不同。

图9是表示第四实施例的半导体器件的图。而且，图9示出了：场效应区域105、106；栅电极107、108；N阱区域109；P阱区域110；P型MOS晶体管111、112；N型MOS晶体管113、114、115、116；贯通口区域117。

通过按一定规则配置规定的场效应区域105及规定的MOS晶体管的栅电极107、108，能够将MOS晶体管具有一定的规律地矩阵状铺满。这是因为，在栅电极107、108和场效应区域105、106重叠的区域，构成了MOS晶体管。

而且，上述的MOS晶体管例如P型MOS晶体管111、112以及N型MOS晶体管113、114、115、116，如图8的粗线所示，通过由配线层连接构成SRAM单元。而且，P型MOS晶体管111、112配置在N阱区域109内。N型MOS晶体管103、104、105、106配置在P阱区域110内。此外，N型MOS晶体管113和P型MOS晶体管111形成逆变电路。N型MOS晶体管114和P型MOS晶体管112形成逆变电路。而且，两个逆变电路交叉连接着。还有，N型MOS晶体管115、116形成SRAM单元的传输门。

由于N阱区域109和P阱区域110在平面上观察是沿着行方向长的长方形区域，而且在平面上观察时相互交替配置，所以在平面上观察时，N阱区域109与P阱区域110相分离。但是，P阱区域110区域形成在N阱区域109内，N阱区域109通过注入N型杂质的注入深度深的区域连接至P阱区域110的底部。即，N阱区域109为围住整个SRAM单元矩阵的区域。在此，N阱区域109的宽度例如大致为0.6μm左右。而且，P阱区域110的宽度例如大致为1.1μm左右。

此外，第四实施例的场效应区域105近似于如下的形状，即，将英文字母C的开口一侧作为轴，以左右对称排列两个的形状。而且，第四实施例的场效应区域106近似于如下的形状，即，以英文字母C的背面一侧作为轴，以左右相对地排列两个的形状。而且，场效应区域105连续排列在行方向上，形成场效应区域105行。而且，场效应区域106连续排列在行方向上，形成场效应区域106行。更进一步，场效应区域105行和场效应区域106行交替排列着。

栅电极107具有棒状的图案，该棒状图案的长度为交叉相邻的场效应区域105和场效应区域106两者的程度的长度。而且，栅电极107配置在与相邻的场效应区域105和场效应区域106两者相交叉的方向，而且，连续配置在行方向上。

在场效应区域105除与栅电极107、108相重叠的部分以外的部分，延伸N型杂质，从而构成N型MOS晶体管113、114、115、116的源极或漏极。在场效应区域106除与栅电极107相重叠的部分以外的部分，延伸P型杂质，从而构成P型MOS晶体管111、112的源极或漏极。

贯通口区域117具有包括四个SRAM单元的四角形，在构成SRAM单元的MOS晶体管之间配置有贯通口区域97的边界。在此，贯通口区域117是大小例如为1.7μm×1.7μm左右的矩形。而且，贯通口区域117的边界配置在构成SRAM单元的MOS晶体管之间。进一步，贯通口区域117的边界部分和MOS晶体管之间的距离最好是，从图1c所示的原点到N型杂质浓度降低至规定浓度为止的距离。此外，所谓降低至规定浓度为止的距离是指，N型杂的浓度降低至不会给MOS晶体管带来影响的浓度为止的距离，例如从图1c所示的原点到N型杂质浓度降低到大致2E16/cm³的点为止的距离。

栅电极108被连续地连接在行方向上，并且起到SRAM单元的字线的作用。而且，位线为由配线层形成的配线。而且，位线一边连接夹持在栅电极108之间的场效应区域105，一边平行于上述字线并在SRAM单元上延伸的配线。

低电压的电源线为由配线层形成的配线。而且，低电压的电源线是连接夹持在栅电极107之间的场效应区域106同时平行于位线及字线地在SRAM单元上延伸的配线。高电压的电源线为由配线层形成的配线。而且，高电压的电源线为连接围在栅电极107之间的场效应区域106同时平行于低电压的电源线地在SRAM单元上延伸的配线。

根据具有由第四实施例的MOS晶体管构成的SRAM单元的半导体器件，构成SRAM单元的N型MOS晶体管配置在P阱区域，P型MOS晶体管配置在N阱区域。而且，P阱区域配置在N阱区域的内部，并且在P阱区域的底部配置有注入N型杂质的深度深的区域。而且，以包括四个SRAM单元的方式设置贯通口区域117，并且贯通口区域117的边界部分配置在构成SRAM单元的MOS晶体管之间。在贯通口区域117的边界部分，即，为了避开杂质分布不稳定的区域，配置了MOS晶体管，且MOS晶体管稳定工作。其结果，由该MOS晶体管所构成的SRAM单元也稳定地工作。

而且，N阱区域包括整个SRAM单元矩阵，且与贯通口区域117相比，占据大的区域。进一步，P阱区域也占据SRAM单元的几乎一个列的面积，且与贯通口区域117相比占据大的区域。另一方面，贯通口区域117仅仅占P阱区域的一部分。从而，通过第四实施例的三阱结构，能够抑制从半导体衬底注入到P阱区域的少数载波电流，且，能够从贯通口区域117进行P阱区域的供电。其结果，保护SRAM单元矩阵整体免受注入少数载波电流所引起的影响。而且，由于SRAM单元和贯通口区域117在平面上观察时重叠，所以不需要独立设置贯通口区域117，而能够缩小P阱区域的面积。

产业中的可利用性

根据第一发明，第二阱区域内的晶体管具有如下的效果，即，通过第一阱区域而不受来自半导体衬底的电性影响，并且也不受供给第二阱区域的电源的贯通口区域的边界带来的影响，所以能够提供晶体管特性稳定的半导体器件。

根据第二发明，具有能够提供第一发明的具有阱结构的半导体器件的制造方法的效果。

Claims (8)

1.一种半导体器件，其特征在于，具有：

第一导电型的半导体衬底，

第二导电型的第一阱区域，其形成在所述半导体衬底的表面层，

第一导电型的第二阱区域，其形成在所述半导体衬底的表面层，而且与所述第一阱区域接触而形成，

多个晶体管，其形成在所述第二阱区域，以及

贯通口区域，其贯通所述第一阱区域而形成，而且在所述第二阱区域的底部，使所述第二阱区域和所述半导体衬底电性导通，

所述贯通口区域的边界配置在所述晶体管之间，而且在平而上观察时，所述贯通口区域的边界从所述晶体管分离而配置；

所述第一阱区域具有：

第一杂质区域，其包括形成在所述半导体衬底的表面层上的所述第二导电型的杂质；

第二杂质区域，其包括所述第二导电型的杂质，所述第二导电型的杂质通过与所述第一杂质区域不同的工序，从所述第二阱区域的底部向所述半导体衬底内形成。

2.一种半导体器件，其特征在于，具有：

整体为第一导电型的半导体衬底；

第二导电型的第一阱区域，其形成在所述半导体衬底的表面层；

第一导电型的第二阱区域，其形成在所述半导体衬底的表面层，而且与所述第一阱区域接触而形成；

晶体管，其形成在所述第二阱区域；以及

贯通口区域，其贯通所述第一阱区域而形成，而且在所述第二阱区域的底部，使所述第二阱区域和所述半导体衬底电性导通，

所述晶体管配置在所述贯通口区域内，而且在平面上观察时，所述贯通口区域的边界从所述晶体管分离而配置。

3.根据权利要求2所述的半导体器件，其特征在于，所述晶体管为MOS晶体管。

4.根据权利要求2所述的半导体器件，其特征在于，所述第一阱区域具有：

第一杂质区域，其包括形成在所述半导体衬底的表面层的所述第二导电型的杂质；

第二杂质区域，其包括所述第二导电型的杂质，所述第二导电型的杂质通过与所述第一杂质区域不同的工序，从所述第二阱区域的底部向所述半导体衬底内形成。

5.根据权利要求2所述的半导体器件，其特征在于，所述晶体管和所述贯通口区域相分离，使得在所述第二阱区域的表面为了形成所述贯通口区域而注入的杂质的杂质浓度，与所述贯通口区域的边界的杂质浓度相比降低至规定杂质浓度为止。

6.一种半导体器件的制造方法，包括：准备第一导电型的半导体衬底的工序；将第二导电型的杂质注入到所述半导体衬底的第一阱区域的工序；将第一导电型的杂质注入到与所述第一阱区域的底部接触的第二阱区域的工序，其特征在于，

所述第二阱区域具有与所述半导体衬底相同电位的贯通口区域。

7.根据权利要求6所述的半导体器件的制造方法，其特征在于，还包括将第一导电型的杂质注入到所述贯通口区域的工序。

8.一种半导体器件的制造方法，其特征在于，包括：

在包括第一导电型的半导体衬底的表面的所述半导体衬底内，形成第二导电型的第一阱区域的工序；

在包括所述半导体衬底的表面的所述半导体衬底内的所述第一阱区域内，形成第一导电型的第二阱区域的工序；

在所述第一阱区域内形成多个晶体管的工序；

形成贯通口区域的工序，所述贯通口区域以贯通所述第一阱区域的方式形成，而且在所述第二阱区域的底部，使所述第二阱区域和所述半导体衬底电性导通，其中

所述贯通口区域的边界配置在所述晶体管之间，而且在平面上观察时，所述贯通口区域的边界从所述晶体管分离而配置。

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