KR100247602B1 - 단일레벨상의각각의상보형데이타라인의양측면상에Vcc와Vss버스를포함하는전CMOSSRAM셀 - Google Patents

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Abstract

매립된 워드라인을 따라 배치된 총 4개의 구동 및 부하 트랜지스터를 포함하는 전 CMOS SRAM의 신규한 레이아웃 패턴에 따라, 단지 제1 전송 트랜지스터 및 제1 구동 또는 부하 트랜지스터와 단지 제2 전송 트랜지스터 및 제2 구동 또는 부하 트랜지스터만이 각각의 상보형 데이타 라인을 따라 배치된다. 또한, 전원 및 기준 버스는 각각의 데이타 라인의 양측면 및 이에 평행하게 배치된다. 양호하게, 제1 및 제2 구동 및 부하 트랜지스터들의 4개의 게이트 전극들은 제1 및 제2 전송 트랜지스터들의 게이트 전극으로서 사용되는 워드라인과 더불어 개별적으로 형성된다.

Description

단일 레벨 상의 각각의 상보형 데이타 라인의 양 측면 상에 Ｖｃｃ와 Ｖｓｓ 버스를 포함하는 전 ＣＭＯＳ ＳＲＡＭ 셀
본 발명은 6-트랜지스터나 전 CMOS SRAM 셀에 관한 것이다.
이후에 상세히 설명될 방식으로, 다양한 CMOS SRAM 셀이 알려져 있고 전 CMOS SRAM에 사용되고 있다. 일반적인 CMOS SRAM은 복수의 워드라인과 복수의 상보형 데이타 또는 비트 라인 쌍을 포함한다. 예를 들어, 256-kb CMOS SRAM은 32개의 워드라인과 8개 쌍의 상보형 데이타 라인, 또는 8개 데이타 라인 쌍을 포함한다. 전 CMOS SRAM에서, 많은 수의 전 CMOS SRAM 셀이 매트릭스 형태로 배치되고, 워드라인과 데이타 라인 쌍에 접속된다. 각각의 전 CMOS SRAM 셀은 2개의 구동 트랜지스터, 2개의 부하 트랜지스터, 및 2개의 전송 또는 선택기 트랜지스터를 포함한다. 이와 같은 메모리 또는 저장 셀의 각각에서, 전송 트랜지스터의 게이트 전극들은 워드라인들 중 하나로서 사용된다. 전송 트랜지스터들의 소오스 및 드레인 단자들의 한쪽 끝들은 각각의 쌍의 상보형 데이타 라인들에 각각 접속된다.
전 CMOS SRAM 셀에서, 소오스 및 드레인 단자들의 따른 쪽 끝은 제1 및 제2 노드에 접속된다. 제1 및 제2 인버터는 구동 트랜지스터와 부하 트랜지스터로 구성된다. 제1 인버터의 구동 트랜지스터와 부하 트랜지스터의 게이트 전극들은 제2 노드에 접속된다. 마찬가지로, 제2 인버터의 게이트 전극들은 제1 노드에 접속된다. 부하 트랜지스터들의 소오스 전극들은 전원 또는 VCC버스에 접속된다. 구동 트랜지스터들의 소오스 전극들은 기준 또는 접지 또는 VSS버스에 접속된다. 제1 인버터의 구동 및 부하 트랜지스터의 드레인 전극은 제1 노드에서 서로 접속된다. 마찬가지로, 드레인 전극은 제2 노드에서 서로 접속된다.
전 CMOS SRAM 셀이 "A 1-V Operating 256-kb Full-CMOS SRAM"이란 제목의 IEEE Journal of Solid-state Circuits, Volume 27, No. 5, May 1992, pages 776 to 782에 있는 Akinori Sekiyama와 그 외 5인의 논문에 기술되어 있다. 또 다른 전 CMOS SRAM 셀이 일본 특허 공보 (A) No. 130,880 of 1995에 기술되어 있다. 다른 전 CMOS SRAM들이 IEEE 전자 소자회와 일본 응용 물리학회의 1996년 6월 11일부터 13일까지 개최된 VLSI 기술에 관한 조인트 심포지움에서 제안되었다. 예를 들어, 임베딩된(Embedded) SRAM을 갖는 고성능 논리 LSI를 위한 Novel Local Interconnect Technology(MSD)가 Uehara외 12인에 의해 논문 제15.1에 소개되었다. [sic] 광학적 근접 효과 교정(OPC) 기술을 이용하는 고속 SRAM을 위한 5-㎛2전 CMOS 셀이 Masahiro Ueshima외 8인에 의해 논문 제 15.3에 소개되었다.
이와 같은 종래의 전 CMOS SRAM은 공통의 등가 회로를 가진다. 이들 메모리 셀들 사이에는 레이아웃 패턴에 있어서 차이점이 존재한다. 종래의 레이아웃 패턴에 따르면, 각각의 메모리 셀은 상보형 데이타 라인 쌍의 각각을 따라 길게 되었다. 보다 상세하게는, 3개의 트랜지스터들이 각각의 메모리 셀 내에서 각각의 데이타 라인을 따라 배열되어 있다. 그 결과, 각각의 데이타 라인은 큰 기생 커패시턴스를 가진다. 이것은 각각의 메모리 셀의 속도를 향상시키는 것을 어렵게 만든다.
또한, 각각의 쌍의 상보형 데이타 라인들은 서로 인접하여 나란하게 배치되어 있다. 메모리 셀이 정교한 설계 규칙에 따라 설계되고, 저전압에서 동작할 때, 각각의 쌍의 상보형 데이타 라인들에서의 용량성 커플링은 심각해진다. 이들 상보형 데이타 라인쌍간의 노이즈 결과, CMOS SRAM의 동작은 불안정해진다.
게다가, Sekiyama 등의 논문에 있는 CMOS SRAM에서 전원 버스는 상보형 데이타 라인과 기준 버스를 교차한다. 일본 특허 공보에 대해서는 각각의 쌍의 상보형 데이타 라인 또는 이 데이타 라인을 따라 배치된 메모리 셀 내의 상보형 데이타 라인들 중 하나와 인접한 쌍의 상보형 데이타 라인 또는 이 후자의 데이타 라인을 따라 배치된 인접한 메모리 셀들 내의 상보형 데이타 라인 중 하나는 서로 나란히 인접하여 배치되어 용량성 커플링을 피하기 어렵게 만든다. 또한, 상보형 데이타 라인과 기준 버스가 하나의 레벨 상에 있다하더라도 전원선은 매립되거나 임베딩된다. 게다가, 기준 버스를 구동 트랜지스터에 접속하는데 있어서 서로 다른 레벨 상에서 복수의 셀간 접속이 사용된다.
따라서, 고속의 저전압에서 동작가능한 전 CMOS SRAM 셀을 제공하는 것이 본 발명의 목적이다.
고속으로 액세스가능한 상술한 유형의 전 CMOS SRAM을 제공하는 것이 본 발명의 또 다른 목적이다.
안정적으로 동작가능한 상술한 유형의 전 CMOS SRAM 셀을 제공하는 것이 본 발명의 또 다른 목적이다.
각각의 쌍의 상보형 데이타 라이들간에 감소된 기생 커플링을 갖는 상술한 유형의 전 CMOS SRAM 셀을 제공하는 것이 본 발명의 역시 또 다른 목적이다.
각각의 쌍의 상보형 데이타 라인들과 인접한 쌍의 유사한 데이타 라인들간에 감소된 기생 커플링을 갖는 상술한 유형의 전 CMOS SRAM 셀을 제공하는 것이 본 발명의 역시 또 다른 목적이다.
각각의 셀들 내의 데이타 라인들과 인접한 셀들 내의 데이타 라인들간의 감소된 기생 커플링을 갖는 상술한 유형의 전 CMOS SRAM 셀을 제공하는 것이 본 발명의 역시 또 다른 목적이다.
단일 레벨 상의 상보형 데이타 라인들의 각각의 양 측면 상에 전원선과 기준 버스를 포함하는 상술한 유형의 전 CMOS SRAM 셀을 제공하는 것이 본 발명의 역시 또 다른 목적이다.
본 발명에 따르면, 제1 및 제2 구동 트랜지스터, 제1 및 제2 부하 트랜지스터, 및 제1 및 제2 전송 트랜지스터를 포함하는 CMOS SRAM 셀이 제공된다. 여기서, 제1 및 제2 전송 트랜지스터의 게이트 전극은 워드라인에 접속되고, 소오스 및 드레인 단자들의 한 쪽 끝은 워드라인을 교차하는 제1 및 제2 데이타 라인을 각각 교차하고, 제1 및 제2 구동 트랜지스터와 제1 및 제2 부하 트랜지스터는 제1 및 제2 데이타 라인을 따라 최대한 2개가 배치되는 CMOS SRAM 셀의 트랜지스터들과 더불어 워드라인을 따라 배치된다.
도1은 전 CMOS RAM의 등가 회로도.
도2는 종래의 전 CMOS SRAM 셀의 레이아웃 패턴의 개략적 평면도.
도3은 또 다른 종래의 전 CMOS SRAM 셀의 레이아웃 패턴의 개략적 평면도.
도4는 본 발명의 제1 실시예에 따른 전 CMOS SRAM 셀의 레이아웃 패턴의 개략적 평면도.
도5는 도4의 라인 5-5를 따라 취해진 단면도.
도6 내지 도11은 다양한 레벨 상에서 도4의 레이아웃도.
도12는 본 발명의 제2 실시예에 따른 전 CMOS SRAM 셀의 레이아웃 패턴의 개략적 평면도.
〈도면의 주요 부분에 대한 부호의 설명〉
DL : 데이타 라인
WL : 워드라인
QD : 구동 트랜지스터
QT : 전송 트랜지스터
QL : 부하 트랜지스터
VSS: 기준 버스
VCC: 전원 버스
도1을 참조하여, 전 CMOS SRAM으로된 메모리 셀의 등가 회로부터 설명이 시작될 것이다. 본 발명의 양호한 실시예가 이후에 기술될 것이다.
메모리 셀이 제1 및 제2 데이타 라인 DL(1)과 DL(2)의 상보형 데이타 라인쌍과 워드라인 WL과의 교차 지점에 위치한다. 제1 및 제2 전송 트랜지스터 QT(1)과 QT(2)는 메모리 셀을 워드라인 WL에 접속시키는데 사용된다.
제1 및 제2 구동 트랜지스터 QD(1)과 QD(2)는 그들의 소오스 영역이 기준 버스 VSS에 접속된다. 제1 및 제2 부하 트랜지스터 QL(1)과 QL(2)는 그들의 소오스 영역이 전원 버스 VCC에 접속된다. 이후부터 참조 기호를 간략하게 하기 위해 접미사 (1)과 (2)는 생략될 것이다.
전송 및 구동 트랜지스터는 n-채널 MOSFET일 것이다. 이 경우에, 부하 트랜지스터는 p-채널 MOSFET이다. 제1 구동 및 부하 트랜지스터 QD(1) 및 QL(1)은 제1 노드 N(1)에서 드레인 영역들이 서로 접속되어 제1 인버터를 형성한다. 유사하게, 제2 구동 및 부하 트랜지스터 QD(2) 및 QL(2)는 제2 노드 N(2)에서 드레인 영역들이 서로 접속되어 제2 인버터를 형성한다. 제1 및 제2 노드 N은 제2 및 제1 인버터의 게이트 전극, 즉, 제2 구동 및 부하 트랜지스터 QD(2) 및 QL(2)와 제1 구동 및 부하 트랜지스터 QD(1) 및 QL(1)의 게이트 전극에 각각 접속된다. 이러한 방식으로 제1 및 제2 인버터는 플립-플롭 회로를 형성한다.
제1 및 제2 전송 트랜지스터 QT는 워드라인으로서 사용되는 게이트 전극과 차례로 한쪽 및 반대쪽 끝을 갖는 소오스 및 드레인 전극을 가진다. 한 쪽 끝은 제1 및 제2 데이타 라인 DL에 접속되고, 반대쪽 끝은 제1 및 제2 노드 N에 접속된 채, 전송 트랜지스터 QT는 플립-플롭 회로를 선택적으로 액티베이트한다. 이러한 방식으로, 메모리 셀은 워드라인 WL과 데이타 라인 쌍의 협력에 의해 저장된 데이타로서의 기입 데이타로 적재되며 저장된 데이타를 판독 데이타로서 생성하기 위해 판독된다.
전 CMOS SRAM 셀은 복수의 워드라인과 복수의 데이타 라인 쌍을 따라 매트릭스 형태로 배치되어 전 CMOS SRAM을 형성한다. 메모리 셀은 전원 버스의 VCC 및 선정된 레이아웃 패턴에 따른 구동 트랜지스터들과 같은 셀 구성 요소를 포함한다. 메모리 셀은 반도체 기판 상에 제조된다. 레이아웃 패턴은 확산 영역 레벨, 게이트 전극 레벨, 제1 절연체 레벨, 제2 절연체 레벨, 및 제2 도전체 레벨을 포함한다는 것을 이해할 수 있을 것이다. 전 CMOS SRAM의 셀 구성 요소들은 이후에 설명될 반도체 기판 상에 형성된다.
다시 참조할 도1과 더불어 도2를 참조하면, 종래의 CMOS SRAM 셀들 중의 하나는 앞서 참조된 Sekiyama등의 논문에 따른 n-형 반도체 기판을 포함한다. 메모리 셀의 셀 구성 요소의 레이아웃 패턴은 다음과 같다. 복수의 액티베이트된 영역들이 점선으로 도시된 바와 같이 확산 영역 레벨 상에서 선택적으로 제조된다. 폴리실리콘 막이 일점 쇄선으로 도시된 바와 같이 게이트 전극 레벨 상에 선택적으로 형성된다. 1차 접촉 홀이 또 다른 일점 쇄선으로 된 작은 사각형으로 도시된 바와 같이 제1 절연체 레벨의 제1 절연층을 통해 형성된다. 제1-레벨 알루미늄 막이 이점 쇄선으로 도시된 바와 같이 제1 도전체 레벨 상에 형성된다. 2차 접촉 홀이 다른 이점 쇄선으로 된 작은 사각형으로 도시된 바와 같이 제2 절연체 레벨의 제2 절연체 층을 통해 형성된다. 제2 레벨 알루미늄 막은 실선으로 도시된 바와 같이 제2 도전체 레벨 상에 놓이고 CMOS SRAM의 바깥으로 노출된다. 각각의 메모리 셀은 이점 쇄선으로 된 큰 직사각형으로 도시된 바와 같은 셀 영역을 차지한다.
도2에서, 전원선 VCC는 셀 영역의 좌측을 따라 좌측 여백 부근에 도시되어 있으며 도시된 메모리 셀의 좌측에 근접한 또 다른 메모리 셀에 의해 공유된다. 워드라인 WL은 셀 영역의 우측 근방에 도시되어 있으며 제1 및 제2 전송 트랜지스터 QT(1)과 QT(2)의 게이트 전극의 역할을 한다. 반전된 수직의 L-형 레그는 워드라인 WL을 교차하여 셀 영역 우측을 넘어 우측으로 인접한 셀 영역으로 연장되는 수평 레그와 워드라인 WL에 평행하며 셀 영역의 하단 및 상부측을 넘어 상부측 및 하부측에 인접한 셀 영역으로 연장되는 수직 레그를 가진다. 각각의 대체로 L-형 레그는 셀 영역 우측을 따르는 수직 브랜치를 우측으로 인접한 셀 영역의 거울 이미지 L-형 영역에 공통으로 가지며, 셀 영역 상부측 또는 하부측을 따르는 수평 브랜치를 상부측 또는 하부측 연속 셀 영역의 또 다른 거울 이미지 L-형 영역에 공통으로 가진다. 대체로 L-형 영역은 n-형 액티베이트되는 영역이다. 수평 레그는 워드라인 WL의 양측과 전송 트랜지스터 QT의 소오스 및 드레인 영역 상에 제공된다. 수직 레그는 대체로 L-형 영역의 구석 영역과 셀 영역의 상하단측 및 제1 및 제2 구동 트랜지스터 QD(1)과 QD(2)의 드레인 및 소오스 영역 상에 제공된다.
반전되고 곧은 대체로 τ-형 영역에 도전성 패턴이 형성된다. 도전성 패턴은 구동 트랜지스터의 게이트 전극의 역할을 하는 대체로 L-형 영역의 수직 레그를 교차하는 우측 끝을 차례로 갖는 수평 레그를 가진다. 이들 수평 레그의 좌측 끝은 제1 및 제2 부하 트랜지스터 QL(1)과 QL(2)의 게이트 전극으로서의 역할을 한다. 좌측 끝, 하부 및 상부 아래에, 대체로 T-형 영역이 p-형 액티베이트되는 영역으로서 형성되며 부하 트랜지스터 QL의 드레인 전극의 역할을 하는 끝과 하단 방향과 상단 방향으로 인접한 셀 영역에 다른 끝을 갖는 수직 레그를 포함한다. T-형 영역은 셀 영역 좌측을 넘어 연장되어 좌측으로 연속된 셀 영역의 거울-형 영역과 더불어 대체로 H-형 영역으로 종료하며 접합 영역을 제공하고 부하 트랜지스터 QL의 소오스 영역으로서의 역할을 하는 수평 레그를 가진다.
반전된 대체로 L-형 영역의 구석 영역에, 1차 제1 접촉 홀(21)이 제1 절연층을 통해 형성된다. 하부의 대체로 T-형 영역의 수직 레그의 상부 끝에, 1차 제2 접촉 홀(23)이 제1 절연층을 통해 형성된다. 제1 절연층 상에, 제1 도전체 레벨의 알루미늄에 의한 제1 셀간 접속이 만들어져 제1 구동 및 부하 트랜지스터 QD(1)과 QL(1)의 드레인 영역과 수직의 대체로 τ-형 영역의 하부 우측 끝을 상호접속시키며 제1 노드 N(1)으로서의 역할을 한다. 마찬가지로, 제2 셀간 접속(도시되지 않음)이 형성되어 제2 구동 및 부하 트랜지스터 QD(2) 및 QL(2)의 드레인 영역과 반전된 대체로 τ-형 영역의 상부 좌측 끝을 상호접속시키며 제3 및 1차 제4 접촉 홀(25 및 27)을 통해 제2 노드 N(2)로서의 역할을 한다.
수직 레그 근처의 반전된 대체로 L-형 영역의 수평 브랜치에서, 1차 제5 접촉 홀(29)는 곧 설명될 목적을 위해 이 접촉 홀(29)를 통해 제1 구동 트랜지스터 QD(1)의 소오스 영역과 접촉하는 알루미늄 막의 제1 패드(31)과 더불어 형성된다. 마찬가지로, 제2 패드(33)은 1차 제6 접촉 홀(35)을 통해 제2 구동 트랜지스터 QD(2)와 접촉한다.
셀 영역의 하부 좌측 구석에서, 1차 제7 접촉 홀(37)이 형성된다. 셀 영역의 상부 좌측 구석에서, 1차 제8 접촉 홀(39)가 형성된다. 이들 접촉 홀(37 및 39)를 통해 전원 버스 VCC가 제1 절연층 상에 알루미늄 막을 선택적으로 피착함으로써 제1 및 제2 부하 트랜지스터 QL의 소오스 영역과 접촉하여 형성된다. 전원 버스는 좌측으로 인접한 메모리 셀에 의해 역시 사용될 목적으로 셀 영역의 좌측을 따라 연장된다. 반전된 수직의 대체로 L-형 영역의 수직 브랜치의 끝에서, 제9 및 1차 제10 접촉 홀(41 및 43)이 형성되고, 이를 통해 제3 및 제4 패드(45 및 47)이 바로 뒤에 설명될 목적을 위한 제1 절연층 상에 알루미늄 막을 피착함으로써 제1 및 제2 전송 트랜지스터 QT의 소오스 및 드레인 영역의 끝과 접촉한다.
반전된 수직의 대체로 L-형 영역의 수평 브랜치의 좌측 끝 근처에, 제1 및 2차 제2 접촉 홀(49 및 51)이 제2 절연층을 통해 형성된다. 하부 방향과 상부 방향으로 인접한 메모리 셀에 의해 공통으로 사용되는 참조 기호 VSS의 하부 및 상부 기준 버스로서 사용되기 위해, 알루미늄 막이 제2 절연층 상에 선택적으로 피착되고 제1 및 2차 제2 접촉 홀(49 및 51)을 통해 제1 및 제2 패드, 결국, 제1 및 제2 구동 트랜지스터 QD의 소오스 영역과 각각 접촉한다. 반전된 수직의 대체로 L-형 영역의 수평 레그의 우측 끝에, 제3 및 2차 제4 접촉 홀(53 및 55)기 형성되고, 이를 통해 제2 절연층 상에 선택적으로 피착된 알루미늄 막으로 구성된 제1 및 제2 데이타 라인 DL(1)과 DL(2)이 제3 및 제4 패드(45 및 47)과 접촉하고, 따라서, 제1 및 제2 전송 트랜지스터 QT의 소오스 및 드레인 영역과도 접촉한다.
Sekiyama 등의 논문과 연계하여 도1 및 도2를 참조하여 기술된 바와 같이 제1 또는 제2 구동, 부하, 및 전송 트랜지스터 QD, QL, 및 QT는 데이타 라인 DL을 따라 각각의 메모리 셀 내에서 직렬로 배치되며 각각의 쌍의 상보형 데이타 라인 DL은 서로 인접하다는 것을 이해할 수 있을 것이다. 또한 이들의 전 CMOS SRAM은 불가피하게 기준 버스를 교차하는 WL과 VCC와 같은 워드라인과 전원 버스, 및 데이타 라인 DL을 포함한다는 것에 주목해야 한다.
계속해서 참조될 도1과 더불어 도3을 참조하면, 또 다른 종래의 CMOS SRAM 셀은 앞서 언급한 일본 공개 특허 공보에 따른 p-형 반도체 기판을 포함한다. 비슷한 부분들은 비슷한 참조 번호와 기호가 할당되어 있는 도3에 기술된 또 다른 레이아웃 패턴을 사용하여, 이 메모리 셀은 Sekiyama 등의 메모리 셀에 사용된 것과 유사한 제조 단계에 따라 제조된다. 셀 영역은 이점 쇄선의 넓은 사각형으로 지시되어 있다.
셀 영역의 상부측 부근에서, 제1 및 제2 n-액티베이트되는 영역들이 반도체 기판 상에 나란히 형성된다. 제조 단계에 있어서 나중에, 워드라인 WL은 제1 및 제2 전송 트랜지스터 QT의 게이트 전극으로서 사용될 셀 영역의 수직 중앙으로 제1 절연체 층 상에 형성된다. 셀 영역의 상부측에 근접한 제1 n-액티베이트되는 영역에서 우측으로 떨어진 지점에, 제1 전송 트랜지스터 QT(1)의 소오스 및 드레인 영역이 워드라인 WL의 양 측면 상에 존재한다. 유사하게, 제2 전송 트랜지스터 QT(2)의 소오스 및 드레인 영역은 제2 n-액티베이트되는 영역에서 좌측으로 조금 떨어져 워드라인 WL의 양 측면에 존재한다. 워드라인 WL의 제조 단계에서, 제1 게이트 전극 영역(57)은 셀 영역의 좌측 근처에 수직으로 형성된다. 제2 게이트 전극 영역(59)는 셀 영역의 우측 근처에 수직으로 형성된다. 제1 n-액티베이트되는 영역 내의 제1 게이트 전극(57)의 좌측 및 우측 상에서, 제1 구동 트랜지스터 QD(1)은 각각 소오스 및 드레인 영역을 가진다. 제2 게이트 전극 영역(59)에 관해 제2 n-액티베이트되는 영역 내의 우측 및 좌측 상에서, 제2 구동 트랜지스터 QD(2)는 각각 소오스 및 드레인 영역을 가진다.
좌우의 대체로 T-형의 p-액티베이트되는 영역은 좌우측으로 연속된 메모리 셀을 갖는 p-액티베이트되는 영역을 공유하기 위해 셀 영역의 하부측 근처에 평행한 수평 레그와 셀 영역의 좌우측을 따라 형성된 수직 레그를 갖도록 반도체 기판 상에 선택적으로 형성된다. 대체로 T-형의 p-액티베이트되는 영역이 상부 중간 셀 영역으로서 도시된 셀 영역을 포함하는 6개의 셀 영역에서 사실상 제1 및 제2 H-형 영역이 되도록 수직 레그가 하부로 연장되는 것을 주목해야 한다. 제1 및 제2 게이트 전극 영역은 제1 및 제2 부하 트랜지스터 QL의 게이트 전극으로서 사용된다. 좌측의 대체로 T-형 p-액티베이트되는 영역의 수평 레그 내의 제1 게이트 전극 영역(55)의 좌우측 상에서, 제1 부하 트랜지스터 QL(1)은 소오스 및 드레인 영역을 각각 가진다. 우측의 대체로 T-형 p-액티베이트되는 영역의 제2 게이트 전극 영역의 좌우측 상에서, 제2 부하 트랜지스터 QL(2)는 소오스 및 드레인 영역을 가진다. 제1 부하 트랜지스터 QL(1)의 소오스 영역은 상부 우측 구석에 상술된 메모리 셀을 포함하는 4개의 메모리 셀에 의해 공통으로 사용되기 위한 것이다. 마찬가지로, 제2 부하 트랜지스터 QL(2)의 소오스 영역은 상부 좌측 구석에 상술된 메모리 셀을 포함하는 서로 다른 4개의 메모리 셀에서 공통으로 사용된다.
제1 n-액티베이트되는 영역에 도달하기 위해, 1차 제1 접촉 홀(21)과 1차 제2 접촉 홀(23)은 제1 절연층에 형성된다. 이 홀들을 통해, 실질적으로 사각형(도시되지 않음)의 제1 셀간 접속이 형성되어 제1 구동 및 부하 트랜지스터 QD(1) 및 QL(1)의 드레인 영역을 1차 제11 접촉 홀(61)을 통해 제2 게이트 전극 영역에 접속하며 제1 노드 N(1)의 역할을 한다. 마찬가지로, 제3 및 1차 제4 접촉 홀(25 및 27)이 형성되어, 이를 통해, 사각형 모양(도시되지 않음)의 제2 셀간 접속이 형성되어 제2 구동 및 부하 트랜지스터 QD(2) 및 QL(2)의 드레인 영역을 1차 제12 접촉 홀(63)을 통해 제1 게이트 전극 영역(55)에 접촉시키며 제2 노드 N(2)의 역할을 한다. 또한, 제1 및 1차 제4 접촉 홀(21 및 27)의 일부는 도2에서 제11 및 1차 제12 접촉 홀(61 및 63)으로서 사용된다.
셀 영역의 좌측을 교차하는 말단에 있는 제1 n-형 액티베이트되는 영역에 도달하기 위해, 1차 제5 접촉 홀(29)가 도2에는 참조번호 31로 나타나 있으나 도3에는 없는 제1 패드에 의해 제1 구동 트랜지스터 QD(1)의 소오스 영역과 접촉하기 위해 제1 절연체를 통해 형성된다. 도2에는 참조 번호(33)으로 지시되어 있으나 도3에는 도시되어 있지 않은 제2 기준 패드는 셀 영역의 우측을 교차하는 끝에서 제2 n-액티베이트되는 영역에 도달하기 위해 형성된 1차 제6 접촉 홀(35)를 통해 제2 구동 트랜지스터 QD(2)의 드레인 전극과 접촉한다. 제1 및 제2 패드는 도2에서 참조번호(49 및 51)로 지시되어 있으나 도3에는 없는 제1 및 제2 접촉 홀을 통해 제2 절연체 층 상에 놓인 기준 버스 VSS에 접속된다. 셀 영역의 하부 좌측 및 우측 구석에 각각 형성된 제7 및 1차 제8 접촉 홀(37 및 39)를 통해, 전원 버스 VCC(도3에는 도시되어 있지 않음)는 각각 제1 및 제2 부하 트랜지스터 QL의 소오스 영역과 접촉하며 제1 절연체 층 상과 제2 절연체 층 아래에 형성된다. 제1 및 제2 n-형 액티베이트되는 영역에 도달하기 위해, 제9 및 1차 제10 접촉 홀(41 및 43)이 셀 영역의 우측 부근과 좌측상에 형성되어 제1 및 제2 전송 트랜지스터 QT의 소오스 드레인 영역, 도2에서는 참조 번호(45 및 47)로 지시되어 있으나 도3에는 없는 제3 및 제4 패드와 접촉하게 된다. 제3 및 제4 패드는 도2에는 각각 참조번호(53 및 55)로 각각 지시되어 있으나 도3에는 없는 제3 및 2차 제4 접촉 홀을 통해 제1 및 제2 데이타 라인 DL(1)과 DL(2)에 각각 접속되기 위한 것이다.
일본 특허 공보에 관해 도1 및 도3을 참조하여 기술된 바에서 제1 구동 트랜지스터 QD(1), 제1 또는 제2 전송 트랜지스터 QT(1) 도는 QT(2), 제2 구동 트랜지스터 QD(2)는 각각의 메모리 셀 내에서 실질적으로 제1 데이타 라인 DL(1)을 따라 배치된다는 것을 이해할 수 있을 것이다. 제2 데이타 라인 DL(2)는 제1 데이타 라인 DL(1)과 하부 방향으로 인접한 메모리 셀 내의 또 다른 제1 데이타 라인에 근접해 있다. VCC와 같은 전원 버스는 전 CMOS RAM 내에 임베딩된다. 게다가, 제1 내지 제4 패드와 같은 복수의 셀간 접속은 각각의 메모리 셀 내에서 복잡하게 사용된다.
도1과 함께 도4 및 도5를 참조하면, 본 발명의 제1 양호한 실시예에 따른 전 또는 6-트랜지스터 CMOS SRAM 셀에 대해 설명이 계속될 것이다. 유사한 부분들에는 유사한 참조 번호와 기호가 할당될 것이다.
설명 중에, 6개 레벨, 즉, 도1과 연계하여 앞서 언급한 확산 영역 레벨, 게이트 전극 레벨, 제1 절연체 레벨, 제1 도전체 레벨, 제2 절연체 레벨, 및 제2 도전체 레벨로 분리된 도4의 메모리 셀의 부분들을 도시하는 도6 내지 도11을 참조하여 신규한 레이아웃 패턴이 기술될 것이다.
도6 내지 도11에서, 셀 영역은 이점 쇄선 내의 결합된 참조 기호 CA로 지시되어 있다. 비록 이와 같은 셀 영역이 한 레벨에서 또 다른 레벨까지 사실상 다르지 않지만, 단지 설명의 편의를 위해 셀 영역 CA는 도6 내지 도11의 각 그림에서 다소 다르다.
도5에서와 같이, 메모리 셀은 참조 번호(67)에서 주 표면을 갖는 p-형 실리콘 기판(65) 상에 제조된다. 주 표면(67) 아래에, p 및 n 웰이 선택적으로 형성된다. p-웰은 참조 번호(69)에 예시되어 있다. n-웰은 제1 및 제2 n-웰 71(1)과 71(2)로 예시되어 있으며, 참조 번호 71로 집합적으로 지시되거나 개별적으로 지시될 것이다. 웰(69 및 71)과 같은 웰들은 약 1200℃에서의 열 처리 이후의 50 내지 150KeV 사이의 적당한 에너지 또는 300 내지 1200 KeV 사이의 높은 에너지에서 제곱 센티미터당 5E10 내지 5E13 사이의 농도의 붕소나 인을 주입해서 제조되었다. 도6에서, p-웰(69) 및 제1 및 제2 n-웰[71(1) 및 71(2)]는 평면도로 도시되어 있다.
주 표면(67)을 따라, 필드 산화물 층(73)은 요소 격리 층으로서 사용되기 위해 3000 내지 6000 옹스트롬 사이의 층 두께로 선택적 산화에 의해 형성되었다. 필드 산화물 층(73)에 의해 격리된 영역이 도4와 도6에 대체로 H-형상의 넓은 영역(75)로 기술되어 있으며, 또한 H-형상의 넓은 영역 내에서 제1 및 제2 협소 영역[77(1) 및 77(2) 또는 77]로 기술되어 있다. 도4 및 도6에서, 협소 영역[77(1) 및 77(2)]은 이들 영역(77)이 일부가 생략된 채 도시되어 있는 것을 나타내기 위해 곡선으로 나타난 하부와 상부측을 가진다. 도4에서, 필드 산화물 층(73)은 도시되어 있지 않다.
넓은 영역 및 협소 영역(75 및 77)을 교차하는 p 웰 및 n 웰(69 및 71) 상에서, 게이트 산화물 막(79)가 열적 산화에 의해 두께 50 내지 200 옹스트롬의 두께로 선택적으로 형성되어 있는 것이 도5에 도시되어 있다. 게이트 산화물 막(79)와 필드 산화물 층(73) 상에서, 도3의 워드라인 WL과 제1 및 제2 게이트 전극 영역(57 및 59)가 선택적으로 형성되어 있는 것이 도7에 도시되어 있다. 보다 구체적으로, 워드라인 WL과 게이트 전극 영역(55 및 57)은 도5에서 게이트 산화물 막(79) 상에 연속적으로 쌓여 있는 n-형 불순물(81)을 갖는 다결정 실리콘 막과 텅스텐 실리사이드(텅스텐 폴리사이드) 막(83)을 포함하며, 이들 막의 두께는 각각 1000 내지 2000 옹스트롬이다.
도4 및 도6에서, n-액티베이트되는 영역과 제1 및 제2 p-액티베이트되는 영역들이 20 내지 70 KeV 사이의 낮은 에너지를 갖는 제곱센티미터 당 농도 1E15 내지 1E16 사이의 비소 이온과 붕소 이온을 p 웰(69)와 제1 및 제2 n 웰[71(1) 및 71(2)]에 주입하여 각각 제1 및 제2 협소 영역 75, 77(1), 및 77(2)를 제공하도록 형성된다. p-액티베이트되는 영역(75)는 제1 및 제2 구동 트랜지스터 QD(1) 및 QD(2)와 제1 및 제2 전송 트랜지스터 QT(1) 및 QT(2)의 소오스 및 드레인 영역으로서의 역할을 한다. 제1 n-액티베이트되는 영역[77(1)]은 제1 부하 트랜지스터 QL(1)의 소오스 및 드레인 영역의 역할을 한다. 제2 n-액티베이트되는 영역[77(2)]는 제2 부하 트랜지스터 QL(2)의 소오스 및 드레인 영역의 역할을 한다. 워드라인 WL은 제1 및 제2 전송 트랜지스터 QT의 게이트 전극의 역할을 한다. 제1 게이트 전극(57)은 제1 구동 및 부하 트랜지스터 QD(1) 및 QL(1)의 게이트 전극의 역할을 한다. 제2 게이트 전극(59)는 제2 구동 및 부하 트랜지스터 QD(2) 및 QL(2)의 게이트 전극의 역할을 한다.
도5에서, 도4의 트랜지스터 QD, QL, 및 QT는 측벽(85)에 의해 제한되었다. 트랜지스터 상과 필드 산화물 층(83) 일부 상에서, 제1 절연층(87)이 형성되었다. 제1 절연층(87)을 통해, 복수의 1차 접촉 홀이 형성되었다. p-액티베이트되는 영역(75) 또는 n-액티베이트되는 영역(77) 또는 게이트 전극(81 및 83) 중 어느 하나에 도달하기 위해 주 선정된 위치의 참조 번호(89)에서 예시화되어 있다. 도8에서, 도2와 도3에서와 같이, 1차 접촉 홀은 1차 제1 접촉 홀(21), 1차 제2 접촉 홀(23), 1차 제3 접촉 홀(25), 1차 제4 접촉 홀(27), 1차 제5 접촉 홀(29), 1차 제7 접촉 홀(37), 1차 제8 접촉 홀[97(1) 및 97(2)]를 포함한다. 2차 제1 접촉 홀(49)는 2차 제2 접촉 홀(51)과 같은 역할을 한다. 제1 또는 제2 및 제3 내지 2차 제6 접촉 홀에서, 텅스텐 펄러그는 제1 또는 제2 패드(31), 제3 패드(45), 제4 패드(47), 및 제1 및 제2 추가 패드[91(1) 및 91(2)]와 각각 접촉한다.
제2 절연체 층(95) 상에서, 복수의 알루미늄 결선이 제1 전원 버스 VCC, 제1 데이타 라인 DL(1), 기준 버스 VSS, 제2 데이타 라인 DL(2), 및 제2 전원 버스 VCC(2)의 역할을 하도록 도4, 도5, 및 도11에 기술된 바와 같이 5000 내지 8000 옹스트롬의 두께로 형성되었다. 이들 알루미늄 결선은 도시된 메모리 셀이 좌측 또는 우측으로 다음번 인접한 메모리 셀들에 의해 공통으로 사용된다. 이러한 방식으로, 전 CMOS SRAM은 본 발명에 따라 데이타 라인 쌍을 따라 행 방향으로 연속적으로 배치된 복수의 메모리 셀을 포함한다. 행 방향으로 배치된 메모리 셀들 중 인접한 2개에 있어서, 워드라인 WL을 포함하는 다른 셀 요소들은 CA와 같은 셀 영역의 좌우측과 관련하여 거울 이미지로 있다.
제1 전원 버스 VCC(1)은 도시된 메모리 셀에 하부 방향으로 인접한 메모리 셀에 의해 공통으로 사용된다. 제2 전원선 VCC(2)는 도시된 메모리 셀에 상부 방향으로 인접한 또 다른 메모리 셀에 의해 공동으로 사용된다. 이러한 방식으로, 각각의 메모리 셀은 전원 버스 VCC를 포함한다. 전 CMOS SRAM은 내부에 임베딩된 워드라인을 포함하는 복수의 열방향으로 순차적으로 배치된 메모리 셀과 CA와 같은 셀 영역의 상부나 하부측에 관해 거울 이미지의 다른 셀 요소를 포함하는 2개의 인접한 셀들을 포함한다.
도1, 도4, 및 도5에서 메모리 셀은 제1 및 제2 구동 트랜지스터 QD와 워드라인 WL을 따르는 제1 및 제2 부하 트랜지스터 QL을 포함하는 것을 이해할 수 있을 것이다. 그러나, 단지 2개의 트랜지스터 제1 구동 및 전송 트랜지스터 QD(1) 및 QT(1), 제2 구동 및 전송 트랜지스터 QD(2) 및 QT(2), 제1 부하 및 전송 트랜지스터 QL(1) 및 QT(1), 제2 부하 및 전송 트랜지스터 QL(2) 및 QT(2)와 같은 데이타 라인 쌍 DL을 따라 배치된다.
결과적으로, 각각이 상보형 데이타 라인 DL이 짧은 길이를 갖도록 하는 것이 가능하다. 예를 들어, 도2, 3, 및 4에서 각각의 셀 영역은 워드라인 WL에 평행한 셀 길이와 데이타 라인 쌍 DL에 평행한 셀 폭간의 폭 비율 1.1, 0.65, 및 0.54만을 가진다. 이것은 CMOS SRAM의 기생 커패시턴스를 감소시켜준다.
또한, 전원 및 기준 버스 VCC및 VSS는 상보형 데이타 라인들 DL의 각각의 양 측면 상에 배치된다. 따라서, 어떠한 데이타 라인들도 서로 근접하게 연장되지 않는다. 이것은 상보형 데이타 라인 DL(1)과 DL(2)간의 용량성 결합과 한 쌍의 상보형 데이타 라인과 또 다른 쌍의 상보형 데이타 라인들 중 임의의 라인 사이의 용량성 결합을 감소시키며 정교한 설계 기술로 제조되어 저전압에서 동작하도록 된 CMOS SRAM의 안정된 동작을 보장한다.
도1과 함께 도12를 참조하면, 본 발명의 제2 실시예에 따른 전 CMOS SRAM 셀을 주목할 수 있을 것이다. 유사한 부분들은 유사한 심볼 및 기호가 할당된다. 앞서 설명한 방식으로, 거울 이미지 메모리 셀은 도시된 메모리 셀의 셀 영역 CA의 좌, 우, 상, 하측에 좌측, 우측, 상측, 하측으로 인접하여 존재한다.
하부 및 상부 측 사이의 중앙에서, 단일의 n-액티베이트되는 영역이 좌우측 사이의 중앙에 두꺼운 수직 레그와 우측으로 인접한 셀로 연장되는 한 쌍의 수평 레그를 갖는 채널 형상의 영역을 가진다. n-액티베이트되는 영역은 제1 및 제2 전송 트랜지스터 QT와 제1 및 제2 구동 트랜지스터 QD를 가진다. 제1 및 제2 p-액티베이트되는 영역은 상부 및 하부 방향으로 인접한 셀들로 연장되는 수직 레그를 갖는 곧고 반전된 Γ-형 영역을 가진다. 제1 및 제2 p-액티베이트되는 영역은 제1 및 제2 부하 트랜지스터 QL을 제공하는데 사용된다.
앞에서와 같이, 워드라인 WL은 제1 및 제2 전송 트랜지스터 QT의 게이트 전극의 역할을 한다. 도4 및 도7과는 다르게, 제1 구동 및 부하 트랜지스터 QD(1) 및 QL(1)의 게이트 전극들은 워드라인 WL에 수직한 주 레그(principal legs)를 갖는 제1 및 1차 제2 게이트 전극 영역[57(1) 및 59(1)]로서 개별적으로 형성된다. 도4 및 도7과는 다르게, 제2 구동 및 부하 트랜지스터 QD(2) 및 QL(2)의 게이트 전극들은 제1 및 2차 제2 게이트 전극 영역[57(2) 및 59(2)]에 의해 분리되어 제공된다.
다시 앞서와 같이, 제1 및 1차 제2 접촉 홀(21 및 23)은 제1 전송 트랜지스터 QT(1)의 소오스 드레인 영역과 구동 트랜지스터 QD(1)의 드레인 영역의 한 쪽 끝의 공통 영역과 제1 부하 트랜지스터 QL(1)의 드레인 영역에 각각 도달하도록 (도5의) 제1 절연층(87)을 통해 형성된다. 도4 및 도6에서와 유사한 방식으로, 1차 제11 및 2차 접촉 홀[61(1) 및 61(2)]은 제2 구동 트랜지스터 QD(2)의 상부와 우측으로 향한 연장부와 제2 부하 트랜지스터 QL(2)의 아래쪽으로 향한 짧은 연장부에 각각 도달하도록 제1 절연층(87)을 통해 형성된다. 이들 4개의 접촉 홀[21, 23, 61(1), 및 61(2)]은 도4에서 번호가 매겨져 있지 않으나 도9에서 비록 그 외곽선이 서로 상당히 다르지만 91(1)로 번호가 매겨진 제1 셀간 접속을 위한 것이다.
마찬가지로, 제3 및 1차 제4 접촉 홀(25 및 27)은 제2 전송 트랜지스터 QT(2) 의 소오스 및 드레인 영역의 한쪽 끝과 제2 구동 트랜지스터 QD(2)의 드레인 영역의 공통 영역과 제2 부하 트랜지스터 QL(2)의 드레인 영역에 각각 도달하도록 형성된다. 1차 제1 및 2차 접촉 홀[63(1) 및 63(2)]은 제1 구동 트랜지스터 QD(1)의 게이트 전극의 우측 하향의 연장부와 제1 부하 트랜지스터 QL(1)의 약간 상향의 연장부에 각각 도달하도록 형성된다. 이들 접촉 홀은 제2 셀간 접속 91(2)(도9)를 위한 것이다.
다른 점에서는, 설명된 메모리 셀은 도4 및 도11을 참조하여 설명된 메모리 셀과 실질적으로 동일하다. 제1 및 제2 n-채널 구동 MOSFET QD와 제1 및 제2 p-채널 부하 MOSFET의 4개의 게이트 전극들은 서로 분리된다는 것을 주목해야 한다. 따라서, n-형 불순물로 도핑된 2개의 분리된 폴리사이드 막(83)(도5)에 의해 1차 제1 및 2차 게이트 전극 영역[57(1) 및 59(1)]을 형성하고 p-형 불순물로 도핑된 2개의 개별적 폴리사이드 막(83)에 의해 1차 제2 및 2차 게이트 전극 영역[57(1) 및 59(2)]을 형성하는 것이 가능하다. 이것은 p-채널 부하 MOSFET 내의 p-형 게이트를 표면 채널 게이트로서 사용하는 것이 가능하고, 보다 정교한 설계를 사용한 CMOS RAM의 성능을 향상시키는 것을 가능하게 한다.
따라서, 별개의 게이트 전극 영역[57(1), 57(2), 59(1), 및 59(2)]는 도1 및 도4 내지 도11을 참조하여 기술된 예와 상당히 대조를 이룬다. 여기서, 단지 2개의 제1 및 제2 게이트 전극 영역(55 및 57)이 제1 n-채널 구동 및 p-채널 부하 MOSFET QD(1)과 QL(1)과 제2 n-채널 구동 및 p-채널 부하 MOSFET QD(2)과 QL(2)에 의해 공통으로 사용된다. 따라서, 결과적으로, 제1 및 제2 게이트 전극 영역(55 및 57)로서 n-형 또는 p-형 폴리실리콘 막(87)을 사용하게되면, 불순물이 게이트 전극 영역(55 및 57)로 확산된 결과 이들 트랜지스터들(QD 및 QL)의 임계 전압에 있어서의 바람직하지 않은 편차가 유발된다.
상술된 바와 같은 방식으로, 단지 제1 전송 트랜지스터 QT(1) 및 제1 구동 또는 부하 트랜지스터[QD(1) 또는 QL(1)] 또는 제2 전송 트랜지스터 QT(1) 및 제2 구동 및 부하 트랜지스터[QD(2) 및 QL(2)] 중 어느 하나가 도4 및 도12에 있는 상보형 데이타 라인 쌍 DL을 따라 배치된다. 따라서, 각각의 상보형 데이타 라인은 짧은 길이를 가지게 되어 기생 커패시턴스가 감소된다.
게다가, 전원선 VCC와 기준 버스 VSS는 단일 레벨 상, 즉, CMOS SRAM의 노출된 표면 상에서 평행한 상보형 데이타 라인들 각각의 양측에 배치된다. 이것은 행방향으로 연속적으로 배치된 메모리 셀 내의 데이타 라인들, 및 열방향으로 연속적인 메모리 셀 내의 대응하는 쌍의 데이타 라인들 중 임의의 라인과 데이타 라이들 DL의 각각의 허용할 수 없을 정도의 평행하고 밀접한 배치를 회피할 수 있으며, 정밀한 설계에 따라 저전압에서 동작가능한 CMOS SRAM에서 조차 발생하는 바람직하지 않은 용량성 결합을 회피할 수 있다.
따라서, 비록 본 발명의 단지 2개의 양호한 실시예와 더불어 기술되었지만, 당업자에 의해 본 발명은 다양한 방식으로 시행될 수 있다는 것을 용이하게 이해할 수 있을 것이다. 예를 들어, 1차 제1 접촉 홀(21)과 다른 1차 접촉 홀들 내의 텅스텐 플러그와 2차 제2 접촉 홀(49)와 다른 유사한 2차 접촉 홀들 내의 텅스텐 플러그의 사용이 필수적인 것은 아니다. 셀 영역 CA의 좌, 우, 상, 및 하측의 각각은 반드시 직선형일 필요는 없다. 워드라인이 반드시 게이트 전극 레벨 상에 있을 필요는 없다. 또한, 제1 및 제2 전원 버스들 중 하나를 제1 또는 제2의 1차 및 2차 접촉 홀들을 통해 제1 또는 제2 부하 트랜지스터의 드레인 영역에 접속하기 위한 패드나, 제1 또는 제2 구동 트랜지스터들의 드레인 영역에 기준 버스를 접속하기 위한 패드와 같은 다른 패드들을 사용하는 것도 가능하다. 덧붙여, 우측으로 인접한 셀은 좌측으로 인접한 셀에 대한 환경에 동일하게 의존한다.
본 발명에서는 메모리 셀 내의 2개의 구동 트랜지스터 및 2개의 부하 트랜지스터가 워드라인을 따라 배치되고, 메모리 셀 내의 트랜지스터가 데이타 라인이 연장되는 방향으로 적어도 2개가 병렬로 배치되도록 되어 있으므로, 데이타 라인의 길이가 짧게 레이아웃될 수 있기 때문에, 데이타 라인의 기생 용량이 감소되고, 그 결과 메모리 셀로의 액세스 속도가 향상되는 효과가 있다.

Claims (10)

  1. 상보형 금속 산화물 반도체 정적 랜덤 액세스 메모리에 있어서,
    제1 및 제2 구동 트랜지스터;
    제1 및 제2 부하 트랜지스터; 및
    워드라인에 접속되고 소오스와 드레인 단자의 한 쪽 끝단들이 상기 워드라인을 교차하는 제1 및 제2 데이타 라인들에 각각 접속된 제1 및 제2 전송 트랜지스터
    를 포함하며,
    상기 제1 및 제2 구동 트랜지스터와 상기 제1 및 제2 부하 트랜지스터는 상기 워드라인을 따라 배치되며,
    상기 상보형 금속 산화물 반도체 정적 랜덤 액세스 메모리의 트랜지스터들은 상기 제1 및 제2 데이타 라인들의 각각을 따라 최대 2개가 배치되는
    것을 특징으로 하는 상보형 금속 산화물 반도체 정적 랜덤 액세스 메모리 셀.
  2. 제1항에 있어서, 전원 버스와 기준 버스는 하나의 레벨 상에 있는 상기 제1 및 상기 제2 데이타 라인들의 각각의 양측상에서 이들과 평행하게 배치되는 것을 특징으로 하는 상보형 금속 산화물 반도체 정적 랜덤 액세스 메모리 셀.
  3. 제1항에 있어서, 단지 상기 제1 전송 트랜지스터와 상기 제1 구동 및 부하 트랜지스터들 중 어느 하나와 단지 상기 제2 전송 트랜지스터와 상기 제2 구동 및 부하 트랜지스터들 중 어느 하나는 상기 제1 및 상기 제2 데이타 라인들의 각각을 따라 배치되는 것을 특징으로 하는 상보형 금속 산화물 반도체 정적 랜덤 액세스 메모리 셀.
  4. 제2항에 있어서, 상기 메모리는 상기 반도체 기판 상에 연속적으로 쌓여있는 확산 영역 레벨, 게이트 전극 레벨, 제1 절연체 레벨, 제1 도전체 레벨, 제2 절연체 레벨, 및 제2 도전체 레벨을 가지며,
    상기 워드라인은 공통으로 상기 게이트 전극 레벨 상에 놓여 상기 제1 및 상기 제2 전송 트랜지스터들의 게이트 전극들의 역할을 하며,
    상기 전원 버스, 상기 기준 버스, 및 상기 제1 및 제2 데이타 라인들은 상기 제2 도전체 레벨 상의 상기 워드라인을 교차하여 위치하는 것을 특징으로 하는 상보형 금속 산화물 반도체 정적 랜덤 액세스 메모리 셀.
  5. 제4항에 있어서, 좌측으로 인접한 셀에 인접한 좌측면, 우측으로 인접한 셀에 인접한 우측면, 하부측으로 인접한 셀에 인접한 하부면, 및 상부측으로 인접한 셀에 인접한 상부면에 의해 경계가 지워지는 셀 영역을 가지며, 상기 좌측 및 상기 우측으로 인접한 셀들의 각각과 상기 하부측 및 상기 상부측으로 인접한 셀들의 각각은 상기 좌측 및 상기 우측면과 관련된 셀과 상기 하부측 및 상기 상부측 면과 관련된 셀에 관련하여 상기 메모리 셀에 대해 거울 이미지로 되어 있는 것을 특징으로 하는 상보형 금속 산화물 반도체 정적 랜덤 액세스 메모리 셀.
  6. 제5항에 있어서, 상기 제1 및 상기 제2 전송 트랜지스터들의 소오스 및 드레인 단자들의 상기 한 쪽 끝은 제1 끝이 되며,
    상기 메모리 셀은 셀 영역 내에
    상기 하부와 상기 상부측 사이의 중앙에서 상기 좌측 및 상기 우측면을 교차하여 상기 좌측으로 인접한 셀들과 상기 우측으로 인접한 셀들로 연장되며, 상기 워드라인의 양 측면에서 상기 소오스와 드레인의 역할을 하며, 상기 워드라인에 각각 근접해 있거나 떨어져 있는 상기 제1 및 제2 구동 트랜지스터의 소오스 영역과 공통 드레인 영역의 역할을 하는 상기 확산 레벨 상의 n-형 확산 영역;
    각각 상기 하부 및 상기 상부측을 각각 교차하는 상기 하부 및 상기 상부 방향으로 인접한 셀들로 연장되며, 각각 상기 제1 및 제2 부하 트랜지스터들의 각각의 소오스 및 드레인 영역의 역할을 하는 상기 확산 영역 레벨 상의 상기 n-형 확산 영역의 양측상의 제1 및 제2 p-형 확산 영역, 상기 마지막으로 언급한 소오스 및 드레인 영역들은 상기 워드라인으로부터 각각 근접해 있거나 떨어져 있음;
    상기 게이트 전극 레벨 상에서 상기 제1 구동 트랜지스터의 소오스 및 드레인 영역들 사이의 상기 n-형 확산된 영역과 상기 제2 부하 트랜지스터의 소오스 및 드레인 영역들 사이의 상기 제1 및 제2 p-형 확산된 영역으로 각각 연장되며, 각각 상기 제1 구동 및 부하 트랜지스터와 상기 제2 구동 및 부하 트랜지스터의 게이트 전극의 역할을 하는 n-형 불순물로 도핑된 1차 및 2차 게이트 전극;
    상기 제1 및 상기 제2 절연체 레벨 상의 제1 및 제2 절연체 층; 및
    상기 제1 도전체 레벨 상에서 상기 제1 전송 트랜지스터의 소오스 및 드레인 단자들의 제2 끝단, 상기 제1 구동 트랜지스터의 소오스 영역, 상기 제1 부하 트랜지스터의 소오스 영역, 및 상기 2차 게이트 전극들 전부와 상기 제2 전송 트랜지스터의 소오스 및 드레인 단자들의 제2 끝단, 상기 제2 구동 트랜지스터의 소오스 영역, 상기 제2 부하 트랜지스터의 소오스 영역, 및 상기 1차 게이트 전극 전부를 상기 제1 절연체 층을 통해 형성된 1차 접촉 홀을 통해 접속시키는 제1 및 제2 셀간 도전체
    를 포함하고,
    상기 전원 버스는 상기 하부 및 상부 방향으로 인접한 셀들에 의해 제1 및 제2 전원 버스로서 각각 공통으로 사용되며,
    상기 제1 전원 버스는 상기 제2 및 상기 제1 절연체 층을 각각 통해 형성된 2차 및 1차 제1 접촉 홀을 통해 상기 제1 부하 트랜지스터의 드레인 영역에 접속되고, 여기서 상기 제2 전원 버스는 상기 제2 및 상기 제1 절연체 층 각각을 통해 형성된 2차 및 1차 제2 접촉 홀을 통해 상기 제2 부하 트랜지스터의 드레인 영역에 접속되며,
    상기 제1 데이타 라인은 상기 제2 절연층을 통해 형성된 2차 제3 접촉 홀을 통해 상기 제1 절연체 레벨 상에 형성된 제1 패드에 접속되며, 상기 제1 절연체 층을 통해 형성된 1차 제3 접촉 홀을 통해 상기 제1 전송 트랜지스터의 소오스 및 드레인 단자의 제1 끝단에 접속되며,
    상기 제2 데이타 라인은 상기 제2 절연체 층을 통해 형성된 2차 제4 접촉 홀을 통해 상기 제1 도전체 층 상에 형성된 제2 패드에 접속되며, 상기 제1 절연체 층을 통해 형성된 1차 제4 접촉 홀을 통해 상기 제2 전송 트랜지스터의 소오스 및 드레인 단자의 제1 끝에 접속되며,
    상기 기준 버스는 상기 제2 및 상기 제1 절연체 층을 통해 형성된 2차 및 1차 제5 접촉 홀을 통해 상기 제1 및 상기 제2 구동 트랜지스터의 드레인 영역에 접속되는
    것을 특징으로 하는 상보형 금속 산화물 반도체 정적 랜덤 액세스 메모리 셀.
  7. 제6항에 있어서, 상기 2차 및 1차 제3 및 제4 접촉 홀은 상기 우측으로 인접한 셀에서도 사용되기 위해 상기 우측 상의 상기 제1 및 상기 제2 셀간 도전체와 함께 형성되며,
    상기 2차 및 상기 1차 제5 접촉 홀은 상기 좌측으로 인접한 셀에 의해 역시 사용되기 위해 상기 좌측 상에 형성되고,
    상기 2차 및 상기 1차 제1 접촉 홀은 상기 좌측과 상기 하부측으로 인접한 셀들과 상기 좌측과 상기 하부측으로 인접한 셀들 사이에 있는 제1 대각선 방향으로 인접한 셀에 의해서도 사용되기 위해 상기 셀 영역의 제1 구석에 형성되며,
    상기 2차 및 상기 1차 제2 접촉 홀은 상기 좌측과 상기 상부측으로 인접한 셀들과 상기 좌측과 상기 상부측으로 인접한 셀들 사이에 있는 제2 대각선 방향으로 인접한 셀에 의해서도 사용되기 위해 상기 셀 영역의 제2 구석에 형성되는 것을 특징으로 하는 상보형 금속 산화물 반도체 정적 랜덤 액세스 메모리 셀.
  8. 제5항에 있어서, 상기 제1 및 상기 제2 전송 트랜지스터들의 소오스 및 드레인 단자들의 상기 한 쪽 끝은 제1 끝단이며,
    상기 메모리 셀은 상기 셀 영역 내에
    상기 하부와 상기 상부측 사이의 중앙에서 상기 우측면을 교차하여 상기 우측으로 인접한 셀로 연장되며, 상기 워드라인의 양 측면에서 상기 소오스와 드레인 단자의 역할을 하며, 상기 하부면과 상기 상부면에 각각 근접한 상기 제1 및 상기 제2 구동 트랜지스터의 소오스 영역과 공통 드레인 영역의 역할을 하는 상기 확산 영역 레벨 상의 n-형 확산 영역;
    상기 하부면 및 상기 상부면을 각각 교차하는 상기 하부 및 상기 상부 방향으로 인접한 셀들로 연장되며, 각각 상기 제1 및 제2 부하 트랜지스터들의 소오스 및 드레인 영역의 역할을 하는 상기 확산 영역 레벨 상의 상기 n-형 확산 영역의 양 측상의 제1 및 제2 p-형 확산 영역, 상기 소오스 및 드레인 영역들은 상기 워드라인으로부터 각각 근접해 있거나 떨어져 있음;
    n-형 불순물로 도핑되며, 상기 게이트 전극 레벨 상에서 상기 제1 및 제2 구동 트랜지스터의 소오스 및 드레인 영역들 사이로 각각 연장되는 1차 제1 및 제2 게이트 전극;
    상기 게이트 전극 레벨 상에서 상기 제1 및 제2 부하 트랜지스터의 소오스 및 드레인 영역들 사이로 연장되는 2차 제1 및 제2 게이트 전극;
    상기 제1 및 상기 제2 절연체 레벨 상의 제1 및 제2 절연체 층; 및
    상기 제1 도전체 레벨 상에서 상기 제1 전송 트랜지스터의 소오스 및 드레인 단자들의 제2 끝단, 상기 제1 구동 트랜지스터의 소오스 영역, 상기 제1 부하 트랜지스터의 소오스 영역, 및 상기 1차 및 2차 제2 게이트 전극들 전부와 상기 제2 전송 트랜지스터의 소오스 및 드레인 단자들의 제2 끝단, 상기 제2 구동 트랜지스터의 드레인 영역, 상기 제2 부하 트랜지스터의 드레인 영역, 및 상기 1차 및 상기 2차 게이트 전극들 전부를 상기 제1 절연체 층을 통해 형성된 1차 접촉 홀을 통해 접속시키는 제1 및 제2 셀간 도전체
    를 포함하고,
    상기 전원 버스는 상기 하부 및 상부 방향으로 인접한 셀들에 의해 각각 제1 및 제2 전원 버스로서 공통으로 사용되며,
    상기 제1 전원 버스는 각각 상기 제2 및 상기 제1 절연체 층을 통해 형성된 2차 및 1차 제1 접촉 홀을 통해 상기 제1 부하 트랜지스터의 드레인 영역에 접속되고, 여기서 상기 제2 전원 버스는 각각 상기 제2 및 상기 제1 절연체 층을 통해 형성된 2차 및 1차 제2 접촉 홀을 통해 상기 제2 부하 트랜지스터의 드레인 영역에 접속되며,
    상기 제1 데이타 라인은 상기 제2 및 상기 제1 절연체 층을 통해 형성된 2차 및 1차 제3 접촉 홀을 통해 상기 제1 전송 트랜지스터의 소오스 및 드레인 단자의 상기 제1 끝단에 접속되며,
    상기 제2 데이타 라인은 상기 제2 및 상기 제1 절연체 층을 통해 형성된 2차 및 1차 제4 접촉 홀을 통해 상기 제2 전송 트랜지스터의 소오스 및 드레인 단자의 제1 끝단에 접속되며,
    상기 기준 버스는 상기 제2 및 상기 제1 절연체 층을 통해 형성된 2차 및 1차 제5 접촉 홀을 통해 상기 공통 드레인 영역에 접속되는
    것을 특징으로 하는 상보형 금속 산화물 반도체 정적 랜덤 액세스 메모리 셀.
  9. 제8항에 있어서, 상기 2차 및 상기 1차 제1 접촉 홀은 상기 하부 방향으로 인접한 셀에서 역시 사용되기 위해 상기 하부면 상에 형성되며,
    상기 2차 및 상기 1차 제2 접촉 홀은 상기 상부 방향으로 인접된 셀에 의해 역시 사용되기 위해 상기 상부면 상에 형성되고,
    상기 2차 및 상기 1차 제3 및 제4 접촉 홀은 상기 우측으로 인접한 셀에서 역시 사용되기 위해 상기 우측면 상에 형성되는
    것을 특징으로 하는 상보형 금속 산화물 반도체 정적 랜덤 액세스 메모리 셀.
  10. 제8항에 있어서, 상기 2차 제1 및 제2 게이트 전극들은 p-형 불순물로 도핑되는 것을 특징으로 하는 상보형 금속 산화물 반도체 정적 랜덤 액세스 메모리 셀.
KR1019970032559A 1996-07-15 1997-07-14 단일레벨상의각각의상보형데이타라인의양측면상에Vcc와Vss버스를포함하는전CMOSSRAM셀 KR100247602B1 (ko)

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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11345887A (ja) * 1998-03-31 1999-12-14 Seiko Epson Corp 半導体装置およびその製造方法
JP3852729B2 (ja) * 1998-10-27 2006-12-06 富士通株式会社 半導体記憶装置
US6501138B1 (en) * 1999-04-16 2002-12-31 Seiko Epson Corporation Semiconductor memory device and method for manufacturing the same
JP4565700B2 (ja) * 1999-05-12 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置
JP4825999B2 (ja) * 1999-05-14 2011-11-30 ソニー株式会社 半導体記憶装置およびその製造方法
KR100301059B1 (ko) * 1999-07-20 2001-11-01 윤종용 완전 씨모스 에스램 셀
JP3637826B2 (ja) * 2000-01-21 2005-04-13 セイコーエプソン株式会社 半導体記憶装置
JP3386036B2 (ja) * 2000-06-15 2003-03-10 セイコーエプソン株式会社 半導体記憶装置
JP3454231B2 (ja) * 2000-06-15 2003-10-06 セイコーエプソン株式会社 半導体記憶装置
JP3467569B2 (ja) * 2001-05-24 2003-11-17 セイコーエプソン株式会社 半導体装置、メモリシステムおよび電子機器
US6703641B2 (en) * 2001-11-16 2004-03-09 International Business Machines Corporation Structure for detecting charging effects in device processing
JP2003203993A (ja) * 2002-01-10 2003-07-18 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
US20030185062A1 (en) * 2002-03-28 2003-10-02 Micron Technology, Inc. Proximity lookup for large arrays
US6961247B2 (en) * 2002-06-27 2005-11-01 Sun Microsystems, Inc. Power grid and bump pattern with reduced inductance and resistance
KR100583090B1 (ko) * 2003-05-30 2006-05-23 주식회사 하이닉스반도체 강유전체 레지스터의 캐패시터 제조방법
KR100746220B1 (ko) * 2004-01-12 2007-08-03 삼성전자주식회사 적층된 노드 콘택 구조체들과 적층된 박막 트랜지스터들을채택하는 반도체 집적회로들 및 그 제조방법들
KR100658617B1 (ko) * 2004-05-24 2006-12-15 삼성에스디아이 주식회사 발광표시 장치용 정적램 코어 셀
US8587068B2 (en) * 2012-01-26 2013-11-19 International Business Machines Corporation SRAM with hybrid FinFET and planar transistors
US9184111B2 (en) * 2013-11-09 2015-11-10 Delta Electronics, Inc. Wafer-level chip scale package

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5598852A (en) * 1979-01-23 1980-07-28 Nec Corp Memory device
JPH0383375A (ja) * 1989-08-25 1991-04-09 Sony Corp 半導体装置
JP3237346B2 (ja) * 1993-10-29 2001-12-10 ソニー株式会社 半導体記憶装置
JPH08130254A (ja) * 1994-10-31 1996-05-21 Mitsubishi Electric Corp 半導体記憶装置

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KR980012556A (ko) 1998-04-30

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