KR100215885B1 - 에스램 셀 및 그의 제조방법 - Google Patents

에스램 셀 및 그의 제조방법 Download PDF

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Abstract

본 발명은 반도체 메모리 셀에 관한 것으로, 특히 집적도를 향상시키도록 한에스램 셀(SRAM Cel1) 및 그의 제조방법에 관한 것이다.
이와 같은 본 발명에 의한 에스램 셀은 N형 제 1 웰과 P형 제 2 웰이 일정한 간격을 갖고 위치되고 상기 P형 제 2 웰에 수직한 방향으로 2 개의 P형 제 3, 제 4 웰이 위치되는 반도체 기판과, 상기 제 3, 제 4 웰에 수직하게 형성되는 워드 라인과, 상기 워드 라인 양측의 제 3, 제 4 웰에 형성되는 제 1 불순물 영역들과, 상기 제 3, 제 4 웰의 제 1 불순물 영역에 연결되어 제 1 , 제 2 웰상에 형성되는 제 1, 제 2 도전층과, 상기 제 1, 제 2 도전층 양측의 제 1, 제 2 웰에 형성되는 제 2 불순물 영역들과, 상기 제 1, 제 2 웰에 형성된 제 2 불순물 영역을 전기적으로 연결시키기 위해 상기 제 1 , 제 2 도전층 각각의 일측에 제 1 도전츠과 평행하도록 형성되는 제 3, 제 4 도전층과, 상기 제 1, 제 2 웰에 형성된 제 2 불순물 영역을 각각 전기적으로 연결시키기 위해 제 1, 제 2 웰의 제 2 불순물 영역에 각각 형성되는 제 5, 제 6 도전층과, 상기 제 3 도전층과 제 2 도전층 및 제 1 도전층과 제 4 도전층을 각각 전기적으로 연결시키기 위해 형성되는 제 7, 제 8 도전층과, 상기 제 5 도전층에 콘택되고 상기 워드 라인과 평행하면서 전원전압을 공급하기 위해 형성되는 제 9 도전층과, 상기 제 6 도전층에 콘택되고 상기 9 도전층과 평행하면서 접지전압을 공급하기 위해 형성되는 제 10 도전층과, 상기 제 3, 제 4 웰의 제 1 불순물 영역의 일측과 각각 콘택되고 상기 제 9, 제 10 도전층상에 수직으로 형성되는 제 1, 제 2 비트 라인을 포함하여 구성됨에 그 특징이 있다.

Description

에스램(SLW) 셀 및 그의 제조방법
본 발명은 반도체 메모리 셀에 관한 것으로, 특히 집적도를 향상시키도록 한 에스램 셀(SRAM Cell) 및 그의 제조방법에 관한 것이다.
일반적으로 SRAM은 DRAM에 비해 집적도가 1/4 정도이며 비트 가격이 높다고하는 결점이 있다.
그러나 리플레쉬(Refresh) 동작이 필요없고, 메모리로서 동작 타이밍이 용이하다는 편리함 때문에 마이크로컴퓨터나 액세스 시간과 싸이클 시간을 같게 할 수 있고 바이폴라 램과 같이 고속 동작을 실현할 수 있도록 되어 있다.
특히, 저소비전력을 요하는 사용분야에서는 CMOS SRAM이 대부분을 차지하고있다.
이와 같은 SRAM을 디바이스 종류로 대별하면 nMOS SRAM, CMOS SRAM, 바이폴라 SRAM, GaAs SRAM으로 나누어진다.
상기와 같은 디바이스에서 초기의 CMOS SRAM은 pMOS와 mMOS를 동일 칩상에 형성하기 때문에 nMOS SRAM 보다 집적도를 높이기 어려웠고 프레세스 스텝도 많으므로 비용이 많이 들었다.
그리고 대용량화와 더불어 nMOS SRAM은 고속성을 유지하면서 소비전력을 낮추는 것이 어려워지게 되었다.
그 때문에 여러종류의 게이트 임계값 전압을 요하는 등, 프레세스도 복잡해지고 동작마진의 감소와 비용의 상승이 문제로 되어왔다.
이에 대해 CMOS SRAM은 미세가공 기술에 따라 집적도를 향상시켜 nMOS의 고 저항부하형 셀과 CMOS 주변회로를 조합함으로써 고속성, 저소비전력성을 양립시킨 이른바 CMOS SRAM이 16K 비트 이후, MOS SRAM의 주류가 되었다.
상기 CMOS SRAM의 사용분야를 분류하면 중속 저소비전력 영역, 극저소비전력 영역 그리고 최근에는 그 스피드도 TTL과 같아져서 고속영역의 3가지로 분류된다.
이하, 침부된 도면을 참조하여 일반적인 CM0S 에스램 셀을 설명하면 다음과같다.
도 1은 일반적인 CMOS 에스램 셀의 회로 구성도이다.
도 1에서와 같ㅇl CMOS SRAM은 부하초자로 pMOS를 사용하고 있으며 소비전력은 가장 적고 전지 백업에 대한 불휘발성 메모리를 용이하게 달성할 수 있다.
먼저, 2개의 억세스 트렌지스터(TAl, TA2)와 드라이버 트랜지스터(TD1, TD2)는 NMOS로 구성되고, 로드 트랜지스터(TLl, TL2)는 PMOS로 구성되어 6개의 트랜지스터가 서로 교차 접속되는 플립-플롭을 이룬다.
기본 셀의 NMOS 억세스 트랜지스터(TL1, TL2)는 비트라인(B/L)과 콘택(C1,C2)되고, 그 게이트는 워드라인(W/L)에 연결된다.
또한, 제 1 드라이버 트랜지스터(TD1)와 제 1 로드 트랜지스터(TL1)의 게이트가 연결되고, 제 2 드러이버 트랜지스터(TD2)와 제 2 로드 트랜지스터(TL2)의 게이트가 연결된다.
그리고 상기 PMOS 제 1, 제 2 로드 트랜지스터(TL1, TL2)는 공급전압(Vdd)에 접속(C3, C4)되고, NMOS 제 1, 제 2 드라이버 트랜지스터(TD1, TD2)는 접지전압(Vss)에 접속(C7, C8)된다.
이하, 첨부된 도면을 참조하여 종래 기술의 CM0S 에스램 셀을 설명하면 다음과 같다.
도 2는 종래 기술의 CMOS 에스램 셀의 레이 아웃도이고, 도 3은 종래 기술의 CMOS 에스램 셀의 드라이버 트랜지스터와 로드 트랜지스터를 B-B' 선에 따른 구조단면도이다.
도 3에 도시된 바와같이 n형 반도체 기판(11)에 서로 접촉되도록 p형 웰(12)과 n형 웰(13)이 형성되고, 상기 p형 웰(12)과 n형 웰(13)이 서로 접촉되는 반도체기판(11) 표면에는 격리 산화막(14)이 형성된다.
그리고 상기 p형 웰(12)내는 일정간격을 갖고 제 1, 제 2 고농도 n형 불순물영역(15,16)이 형성되고, 상기 제 1, 제 2 고농도 p형 불순물 영역(15,16) 사이의기판 표면에는 게이트 절연막(17) 및 제 2 드라이버 트랜지스터(TD2)의 게이트 전극(18)이 형성된다.
또한, 상기 n형 웰(13)내는 일정간격을 갖고 제 1, 제 2 고농도 p형 불순물영역(19,20)이 형성되고, 상기 제 1 , 제 2 고농도 p형 불순물 영역(19,20) 사이의기판 표면에는 게이트 절연막(21) 및 2 로드 트랜지스터(TL2)의 게이트 전극(22)이형성된다.
상기 제 2 로드 트랜지스터(TL2)의 게이트 전극(22)과 제 2 드라이버 트랜지스터(TD2)의 게이트 전극(18)이 연결되며, 상기 제 2 드라이버 트랜지스터(TD2)의 제 2 고농도 p형 불순물 영역(16)과 제 2 로드 트랜지스터(TL2)의 제 1 고농도 n형 불순물 영역(19)이 연결된다.
그리고 상기 제 2 드라이버 트랜지스터(TD2)의 제 1 고농도 n형 불순물 영역(15)에는 접지전압(Vss)이 연결되고, 상기 제 2 로드 트랜지스터(TL2)의 제 2 고농도 p형 불순물 영역(20)에는 공급전압(Vdd)이 연결된다.
그러나 상기와 같은 종래 기술의 CM0S 에스램 셀에 있어서 다음과 같은 문제점이 있었다.
즉, pMOS의 소오스인 전원공급 라인이 2개이고, nMOS의 소오스인 접지선 공급 라인이 2개이다.
따라서, CMOS SRAM 셀에 금속라인이 4개로 이루어져 있기때문에 셀의 크기(Size)가 크다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 집적도를 향상시키는 SRAM 셀 및 그의 제조방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 CM0S 에스램의 회로 구성도
도 2는 종래의 CMOS 에스램 셀의 레이 아웃도
도 3은 도 2의 A-A'선에 따른 구조단면도
도 4는 본 발멍에 따른 CMOS SRAM 셀을 나타낸 레이 아웃도
도 5는 도 4의 B-B'선에 따른 구조단면도
도 6은 도 4의 C-C'선에 따른 구조단면도
도 7은 본 발명에 의한 CMOS SRAM 셀의 회로 구성도
도 8a - 도 8d는 본 발명의 CMOS SRAM 셀의 제조방법을 나타낸 레이 아웃도
도 9a - 도 9d는 도 8a - 도 8d의 B-B' 선에 따른 CMOS SRAM 셀의 제조방법을 나타낸 공정단면도
도 10a - 도 10d는 도 8a - 도 8d의 C-C'선에 따른 CMOS 에스램 셀의 제조방법을 나타낸 공정단면도
도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 32 : n형 웰
33 : p형 웰 34 : 격리 산학막
35 : 게이트 절연막 36 : 베리어 콘택 영역
37 : 게이트 전극 38 : 캡 산화막
39 : 제 1 절연막 측벽 41 : 제 2 절연막
40 : 소오스/드레인 불순물 학산영역 42 : 제 1 연결층
43 : 제 3 절연막 44 : 제 2 연결층
45 : 제 4 절연막 46 : 제 1 알루미늄층
47 : 제 5 절연막 48 : 제 2 알루미늄층
상기와 같은 목적을 달성하기 위한 본 발명에 의한 에스램 셀은 N형 제 1 웰과 P형 제 2 웰이 일정한 간격을 갖고 위치되고 상기 P형 제 2 웰에 수직한 방향으로 2 개의 P형 제 3, 제 4 웰이 위치되는 반도체 기판과, 상기 제 3, 제 4 웰에 수직하게 형성되는 워드 라인과, 상기 워드 라인 양측의 제 3, 제 4 웰에 형성되는 제 1 불순물 영역들과, 상기 제 3, 제 4 웰의 제 1 불순물 영역에 연결되어 제 1 , 제 2 웰상에 형성되는 제 1, 제 2 도전층과, 상기 제 1, 제 2 도전층 양측의 제 1, 제 2 웰에 형성되는 제 2 불순물 영역들과, 상기 제 1, 제 2 웰에 형성된 제 2 불순물 영역을 전기적으로 연결시키기 위헤 상기 제 1 , 제 2 도전층 각각의 일측에 제 1 도전층과 평행하도록 형성되는 제 3, 제 4 도전층과, 상기 제 1, 제 2 웰에 형성된 제 2 불순물 영역을 각각 전기적으로 연결시키기 위해 제 1, 제 2 웰의 제 2 불순물 영역에 각각 형성되는 제 5, 제 6 도전층과, 상기 제 3 도전층과 제 2 도전층 및 제 1 도전층과 제 4 도전층을 각각 전기적으로 연결시키기 위해 형성되는 제 7, 제 8 도전층과, 상기 제 5 도전층에 콘택되고 상기 워드 라인과 평행하면서 전원전압을 공급하기 위해 형성되는 제 9 도전층과, 상기 제 6 도전층에 콘택되고 상기 9 도전층과 평행하면서 접지전압을 공급하기 위해 형성되는 제 10 도전층과, 상기 제 3, 제 4 웰의 제 1 불순물 영역의 일측과 각각 콘택되고 상기 제 9, 제 10 도전층상에 수직으로 형성되는 제 1, 제 2 비트 라인을 포함하여 구성되며, 상기와 같이 구성된 본 발명에 의한 에스램 셀의 제조방법은 N형 제 1 웰과 P형 제 2 웰이 일정한 간격을 갖고 위치되고 상기 P형 제 2 웰에 수직한 방향으로 2 개의 P형 제 3, 제 4 웰이 위치되는 반도체 기판을 준비하는 공정과, 상기 제 3, 제 4 웰에 수직하도록 워드 라인을 형성하는 공정과, 상기 워드 라인 양측의 제 3, 제 4 웰에 복수개의 제 1 불순물 영역을형성하는 공정과, 상기 제 3, 제 4 웰의 제 1 불순물 영역에 연결되도록 제 1 , 제 2 웰상에 일정한 간격을 갖는 제 1, 제 2 도전층을 형성하는 공정과, 상기 제 1, 제 2 도전층 양측의 제 1, 제 2 웰에 복수개의 제 2 불순물 영역을 형성하는 공징과, 상기 제 1, 제 2 웰얘 형성된 제 2 불순물 영역을 전기적으로 연결시기기 위해 상기 제 1 , 제 2 도전층 각각의 일측에 제 1 도전층과 평행하도록 제 3, 제 4 도전층을 형성하는 공정과,상기 제 1, 제 2 웰에 형성된 제 2 불순물 영역을 각각 전기적으로 연결하는 제 5, 제 6 도전층을 형성하는 공정과, 상기 제 3 도전층과 제 2 도전층 및 제 1 도전층과 제 4 도전층을 각각 전기적으로 연결하는 제 7, 제 8 도전층을 형성하는 공정과, 상기 제 5·도전층에 콘택되고 상기 워드 라인과 평행하면서 전원전압이 공급되는 제 9 도전층을 형성하는 공정과, 상기 제 6 도전층에 콘택되고 상기 9 도전층과 평행하면서 접지전압이 공급되는 제 10 도전층을 형성하는 공정과, 상기 제 3, 제 4 웰의 불순물 영역의 일측과 각각 콘택되고 상기 제 9, 제 10 도전층상에 수직으로 제 1, 제 2 비트 라인을 형성하는 공정을 포함하여 형성함에 그 특징이 있다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 CMOS SRAM 셀 및 그의 제조방법을 상세히 설명하면 다음과 같다.
도 4는 본 발멍에 따른 에스램 셀을 나타낸 레이 아웃도이고, 도 5는 도 4의 B-B'선에 따른 구조단면도이고, 도 6은 도 4의 C-C'선에 따른 구조단면도이다. 그리고 도 7은 본 발명의 CMOS SRAM 셀의 회로 구성도이다.
도 4와 도 5 그리고 도 6에 도시된 바와같이 n형 반도체 기판(31)내에 N형 웰(32)과 P형 웰(33)이 일정한 간격을 갖고 위치되고 상기 P형 웰(33)에 수직한 방향으로 2 개의 P헝 제 3, 제 4 웰이 형성된다.
이어, 상기 제 3, 제 4 웰에 수직하는 방향으로 워드 라인이 형성되고, 상기 워드 라인 양측의 제 3, 제 4 웰에 복수개의 소오스/드레인 불순물 확산영역(40)이 형성된다.
또한, 상기 제 3 ; 제 4 웰의 소오스/드레인 불순물 확산영역(40)에 연결되어 상기 n형 웰(32)과 p형 웰(33)상에 일정한 간격을 갖는 게이트 전극(37)이 형성되고, 상기 게이트 전극(37) 양측의 n형 웰(32)과 p 웰(33)에 소오스/드레인 불순물 확산영역(40)이 형성된다.
그리고 상기 n형 웰(32)과 p 웰(33)에 형성된 소오스/드레인 불순물 확산영역(40)을 전기적으로 연결시키기 위해 상기 게이트 전극(37) 각각의 일측에 제 1 연결층(42)이 형성된다.
이어, 상기 n형 웰(32)과 p 웰(33)에 형성된 소오스/드레인 불순물 확산영역(40)을 각각 전기적으로 연결하는 제 1 절연층(42)이 형성되고, 상기 제 1 절연층(42)과 게이트 전극(37)을 각각 전기적으로 연결하는 제 2 연결층(44)이 형성된다.
또한, 상기 제 1 절연층(42)에 콘택되고, 상기 워드 라인과 평행하면서 전원전압 및 접지전압이 공급되는 제 1 알루미늄층(46)이 형성된다.
그리고 상기 제 3, 제 4 웰의 소오스/드레인 불순물 확산영역(40)의 일측과 각각 콘택되고 상기 제 1 알루미늄층(46)상에 수직으로 비트 라인용 제 2 알루미늄층(48)이 형성된다.
도 8a - 도 8d는 본 발명의 CMOS SRAM 셀의 제조방법을 나타낸 레이 아웃도이고, 도 9a - 도 9d는 도 8a - 도 8d의 B-B' 선에 따른 CMOS SRAM 셀의 제조방법을 나타낸 공정단면도이고, 도 10a - 도 10d는 도 8a - 도 8d의 C-C'선에 따른 CM0S 에스램 셀의 제조방법을 나타낸 공정단면도이다.
도 8a 및 도 9a 그리고 도 10a에 도시된 바와같이 n형 반도체 기판(31)의 소정영역에 이온주입공정 등을 이용하여 선택적으로 불순물을 주입하고, 드라이브인 확산을 통해 복수개의 n형 웰(Wel1)(32)과 p형 웰(33)을 형성한다.
이때 상기 n형 웰(32)과 p형 웰(33)은 일정한 간격을 갖고 평행하게 형성하고, 상기 p형 웰(33)얘 수직한 방향으로 두 개의 p형 웰을 형성한다.
이어, 전면에 초기 산화막과 질화막을 차례로 형성한 후, 상기 질화막상에 감광막을 도포하여 사진석판술 및 식각공정으로 상기 질화막을 선택적으로 제거하여 상기 n형 웰(32)과 p형 웰(33)이 형성된 반도체 기판(31)의 표면내에 복수개의 격리 산화막(34)을 형성한다.
그리고 상기 격리 산화막(34)에 의해 정의된 활성영역상에 게이트 절연막(35)을 형성하고, 상기 게이트 절언막(35)상에 제 1 감광막을 도포하여 사진석판술 및 식각공정으로 상기 반도체 기판(31)의 표면에 베리드 콘택(BC : Buried Contact)영역을 형성하기 위하여 상기 게이트 절연막(35)의 일부분을 선택적으로 제거한다.
이어, 상기 게이트 절연막(35)이 선택적으로 제거되어 형성된 베리드 콘택(BC)영역(36) 및 상기 게이트 절연막(35)을 포함한 전면에 제 1 폴리 실리콘 및 캡 절연막(38)을 차례로 형성한다.
그리고 상기 캡 절연막(38)상에 제 2 감광막을 도포한 후, 사진석판술 및 식각공정으로 상기 캡 절연막(38) 및 제 1 폴리 실리콘을 선택적으로 제거하여 공통게이트 전극(37)을 형성한다.
이때 상기 게이트 전극(37)의 일부는 상기 제 3, 제 4 웰을 직교하는 워드라인이다.
이어, 게이트 전극(37)을 마스크로 하여 양측의 n형 웰(32) 및 p형 웰(33)선택적으로 불순물 주입하여 LDD(Lightiy Doped Drain) 영역을 형성하고, 상기 게이트 전극(37)을 포함한 전면에 제 1 절연막을 형성하고, 에치백(Etch Back) 공정을 실시하여 상기 게이트 전극(37) 양측면에 제 1 절연막 측벽(39)을 형성한다.
그리고 상기 게이트 전극(37) 및 제 1 절연막 측벽(39)을 마스크로 하여 선택적으로 고농도 불순물 이온을 주입하여 상기 케이트 전극(37) 양측의 n형 월(32) 및 p형 웰(33)내에 LDD 구조를 갖는 소오스/드레인 불순물 확산영역(4O)을 형성한다.
이어, 상기 게이트 전극(37)을 포함한 전면에 제 2 절연막(41)을 형성하고, 상기 제 2 절연막(41)상에 제 3 감광막을 도포한 후, 사진석판술 및 식각공정으로 상기 소오스/드레인 불순물 확산영역(40)의 표면이 일정부분 노출되도록 상기 제 2절연막(41)을 선택적으로 제거하여 제 1 비아홀(Via Hole)을 형성한다.
그리고 상기 제 1 비아홀을 포함한 전면에 금속배선용 제 2 폴리 실리콘을 형성하고, 상기 제 2 폴리 실리콘상에 제 4 감광막을 도포한 후, 사진석판술 및 식각공정으로 상기 제 2 폴리 실리콘을 선택적으로 제거하여 상기 제 1 비아홀의 내부와 그에 인접한 제 2 절연막(41)상에 제 1 연결층(42)을 형성한다.
도 8b 및 도 9b 그리고 10b에 도시된 바와같이 상기 제 1 연결층(42)을 포함한 전면에 제 3 절연막(43)을 형성하고, 상기 제 3 절연막(43)상에 제 5 감광막을 도포하여 사진석판술 및 식각공정으로 상기 게이트 전극(37) 및 제 1 절연층(42)의 일부 표면이 노출되도록 제거하여 제 2 비아홀을 형성한다.
이어, 상기 제 2 비아흘을 포함한 전면에 제 3 폴리 실리콘을 형성하고, 상기 제 3 폴리 실리콘상에 제 6 감광막을 도포하여 사진석판술 및 식각공정으로 상기 제 3 폴리 실리콘의 불필요한 부분을 제거하여 상기 제 2 비아홀의 내부와 그에 인접한 제 3 절연막(43)상에 제 2 연결층(44)을 형성한다.
도 8c 및 도 9c 그리고 도 10c에 도시된 바와같이 상기 제 2 연결층(44)을 포함한 전면에 평탄화용 제 4 절연막(45)을 형성하고, 상기 제 4 절연막(45)상에 접지전압(Vss)이 연결되도록 일정한 간격을 갖는 금속배선용 제 1 알루미늄층(46)을 형성한다.
도 8d 및 도 9d 그리고 도 10d에 도시된 바와같이 상기 제 1 알루미늄층(46)을 포함한 전면에 제 5 절언막(47)을 형성하고, 상기 제 5 절연막(47)상에 상기 워드 라인과 직교하는 방향으로 일정한 간격을 갖는 비트라인용 제 2 알루미늄층(48)을 형성한다.
이상에서 설명한 바와같이 본 발명에 의한 SRAM 셀 및 그의 제조방법에 있어서 pM0S와 nM0S에 연결되는 전원전압 및 접지전압을 각각 하나의 금속라인으로 배치함으로써 셀의 크기를 줄이는 효과가 있다.

Claims (5)

  1. N형 제 1 웰과 P형 제 2 웰이 일정한 간격을 갖고 위치되고 상기 P형 제 2 웰에 수직한 방향으로 2 개의 P형 제 3, 제 4 웰이 위치되는 반도체 기판과, 상기 제 3, 제 4 웰에 수직하게 형성되는 워드 라인과, 상기 워드 라인 양측의 제 3, 제 4 웰에 형성되는 제 1 불순물 영역들과, 상기 제 3, 제 4 웰의 제 1 불순물 영역에 연결되어 제 1 , 제 2 웰상에 형성되는 제 1, 제 2 도전층과, 상기 제 1, 제 2 도전층 양측의 제 1, 제 2 웰에 형성되는 제 2 불순물 영역들과, 상기 제 1, 제 2 웰에 형성된 제 2 불순물 영역을 전기적으로 연결시키기 위해 상기 제 1 , 제 2 도전층 각각의 일측에 제 1 도전층과 평행하도록 형성되는 제 3, 제 4 도전층과, 상기 제 1, 제 2 웰에 형성된 제 2 불순물 영역을 각각 전기적으로 연결시키기 위해 제 1, 제 2 웰의 제 2 불순물 영역에 각각 형성되는 제 5, 제 6 도전층과, 상기 제 3 도전층과 제 2 도전층 및 제 1 도전층과 제 4 도전층을 각각 전기적으로 연결시키기 위해 형성되는 제 7, 제 8 도전층과, 상기 제 5 도전층에 콘택되고 상기 워드 라인과 평행하면서 전원전압을 공급하기 위해 형성되는 제 9 도전층과, 상기 제 6 도전층에 콘택되고 상기 9 도전층과 평행하면서 접지전압을 공급하기 위해 형성되는 제 10 도전층과, 상기 제 3, 제 4 웰의 제 1 불순물 영역의 일측과 각각 콘택되고 상기 제 9,제 10 도전층상에 수직으로 형성되는 제 1, 제 2 비트 라인을 포함하여 구성됨을 특징으로 하는 에스램 셀.
  2. 제 1 항에 있어서, 상기 제 3, 제 4 웰의 제 1 불순물 영역과 상기 제 1, 제2 웰상에 형성되는 제 1, 제 2 도전층은 제 2 웰에 형성되는 베리어 콘택에 의해 연결되는 것을 특징으로 하는 에스램 셀.
  3. N형 제 1 웰과 P형 제 2 웰이 일정한 간격을 갖고 위치되고 상기 P형 제 2웰에 수직한 방향으로 2 개의 P형 제 3, 제 4 웰이 위치되는 반도체 기판을 준비하는 공정과, 상기 제 3, 제 4 웰에 수직하도록 워드 라인을 형성하는 공정과, 상기 워드 라인 양측의 제 3, 제 4 웰에 복수개의 제 1 불순물 영역을 형성하는 공정과, 상기 제 3, 제 4 웰의 제 1 불순물 영역에 연결되도록 제 1, 제 2 웰상에 일정한 간격을 갖는 제 1, 제 2 도전층을 형성하는 공정과, 상기 제 1, 제 2 도전층 양측의 제 1, 제 2 웰에 복수개의 제 2 불순물 영역을 형성하는 공정과, 상기 제 1, 제 2 웰에 형성된 제 2 불순물 영역을 전기적으로 연결시키기 위해 상기 제 1, 제 2 도전층 각각의 일측에 제 1 도전층과 평행하도록 제 3, 제 4 도전층을 형성하는 공정과, 상기 제 1, 제 2 웰에 형성된 제 2 불순물 영역을 각각 전기적으로 연결하는 제 5, 제 6 도전층을 형성하는 공정과, 상기 제 3 도전층과 제 2 도전층 및 제 1 도전층과 제 4 도전층을 각각 전기적으로 연결하는 제 7, 제 8 도전층을 형성하는 공정과, 상기 제 5 도전층에 콘택되고 상기 워드 라인과 평행하면서 전원전압이 공급되는 제 9 도전층을 형성하는 공정과, 상기 제 6 도전층에 콘택되고 상기 9 도전층과 평행하면서 접지전압이 공급되는 제 10 도전층을 형성하는 공정과, 상기 제 3, 제 4 웰의 제 1 불순물 영역의 일측과 각각 콘택되고 상기 제 9, 제 10 도전층상에 수직으로 제 1, 제 2 비트 라인을 형성하는 공정을 포함하여 형성함을 특징으로 하는 에스램 셀의 제조방법.
  4. 제 3 항에 있어서, 상기 워드 라인과 제 1, 제 2 도전층은 폴리 실리콘으로 동일한 공정에서 형성함을 특징으로 하는 에스램 셀의 제조방법.
  5. 제 3 항에 있어서, 상기 제 3, 제 4, 제 5, 제 6 도전층은 폴리 실리콘으로 동일한 공정에서 형성함을 특징으로 하는 에스램 셀의 제조방법.
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