KR0147645B1 - 스태틱 랜덤 억세스 메모리 소자 및 그 제조방법 - Google Patents

스태틱 랜덤 억세스 메모리 소자 및 그 제조방법

Info

Publication number
KR0147645B1
KR0147645B1 KR1019950014343A KR19950014343A KR0147645B1 KR 0147645 B1 KR0147645 B1 KR 0147645B1 KR 1019950014343 A KR1019950014343 A KR 1019950014343A KR 19950014343 A KR19950014343 A KR 19950014343A KR 0147645 B1 KR0147645 B1 KR 0147645B1
Authority
KR
South Korea
Prior art keywords
conductive layer
contact hole
layer
thin film
interlayer insulating
Prior art date
Application number
KR1019950014343A
Other languages
English (en)
Other versions
KR960043236A (ko
Inventor
이찬조
김영광
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950014343A priority Critical patent/KR0147645B1/ko
Publication of KR960043236A publication Critical patent/KR960043236A/ko
Application granted granted Critical
Publication of KR0147645B1 publication Critical patent/KR0147645B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

신규한 스태틱 랜덤 억세스 메모리소자 및 그 제조방법이 개시되어 있다. 반도체기판 상에 절연층을 개재하여 제1도전층이 형성된다. 상기 제1도전층을 노출시키는 제1콘택홀을 갖는 제1층간절연막이 상기 제1도전층 상에 형성된다. 상기 제1콘택홀의 내측벽에 제2도전층 스페이서가 형성된다. 상기 제1콘택홀과 십자형으로 교차되어 상기 제2도전층 스페이서를 노출시키는 제2콘택홀이 상기 제2층간절연막에 형성된다. 상기 제2콘택홀보다 작으면서 그 안쪽에 나란하게 형성되는 제3콘택홀을 갖는 박막 도전층 및 제2층간절연막이 상기 결과물 상에 형성된다. 상기 제3콘택홀을 통해 박막 도전층에 접속되는 금속층이 상기 결과물 상에 형성된다. 콘택홀 면적의 증가없이, 박막 도전층과 금속층간의 접촉면적을 증가시켜 접촉저항을 감소시킬 수 있다.

Description

스태틱 랜덤 억세스 메모리(SRM) 소자 및 그 제조방법.
제1도는 부하소자로 PMOS 박막 트랜지스터를 사용하는 SRAM 셀의 일반적인 회로도.
제2도는 종래의 P+활성층을 통해 일정전원선과 금속배선을 연결하는 방법의 일예를 도시한 단면도.
제3a도는 본 발명에 의한 SRAM 소자의 단면도.
제3b도는 본 발명에 의한 SRAM 소자에서 일정전원선과 금속배선을 연결하는 방법을 도시한 레이아웃도.
제4a도 내지 제4j도는 본 발명에 의한 SRAM 소자의 제조방법을 설명하기 위한 단면도들.
*도면의 주요부분에 대한 부호의 설명
12:절연층 14:제1도전층
16:제1층간절연막 18:제1콘택홀
20:제2도전층 스페이서 21:게이트절연막
22:제2콘택홀 24:박막 도전층
26:제2층간절연막 27:평탄화층
28:제3콘택홀 30:금속층
본 발명은 스태틱 랜덤 억세스 메모리(Static Random Access Memory; 이하 SRAM이라 한다) 소자 및 그 제조방법에 관한 것으로, 특히 금속배선과의 콘택이 형성되는 영역에서 일정전원선의 구조가 수직으로 서있는 SRAM 소자 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 메모리장치로서 SRAM은 다이나믹 랜덤 억세스 메모리(Dynamic Random Access Memory: 이하 DRAM이라 한다)에 비하여 메모리 용량에서는 떨어지지만, 고속으로 동작하고 사용하기 쉽기 때문에 중·소용량의 메모리 분야에서 널리 사용되고 있다. SRAM의 메모리셀은 2개의 전송 트랜지스터, 2개의 구동 트랜지스터, 및 2개의 부하소자로 이루어지는 2개의 플립플롭(Flip Flop) 회로로 구성된다. 기억정보는 플립플롭의 입·출력 단자간의 전압차, 즉 셀의 노드(node)에 축적된 전하로써 보존된다. 이 전하는 일정전원(Vcc)으로부터 부하소자인 부하 MOS 트랜지스터나 부하저항을 통하여 항상 보충되고 있으므로, DRAM에서처럼 리프레쉬(refresh) 기능이 요구되지 않는다.
한편, SRAM의 메모리셀은 부하소자로서 공핍형 NMOS 트랜지스터를 사용하는 경우도 있지만, 소비전력이 매우 크기 때문에 현재는 거의 사용되지 않는다. 대신, 소비전력이 낮고 간편한 고저항의 폴리실리콘을 사용하는 것이 주류를 이루고 있다. 그러나, 메모리 용량이 더욱 증가되고, 요구되는 저항값이 점점 높아짐에 따라, 메모리셀에서 부하소자를 통해 공급되는 전류(load current)와 셀 노드에서의 누설전류와의 차이는 줄어들게 된다. 이는 메모리 소자의 제조수율을 떨어뜨리는 요인이 된다. 따라서, 대기(stand-by)시 낮은 소비전류 및 안정된 데이터 보유능력을 확보하기 위해서, PMOS 박막 트랜지스터를 부하소자로 사용하는 CMOS형 SRAM 소자가 각광받고 있다.
제1도는 부하소자로서 PMOS 박막 트랜지스터를 사용한 풀(Full) CMOS형 SRAM 소자의 일반적인 회로도이다.
제1도를 참조하면, 그 게이트는 워드라인에 접속되고 그 드레인은 제1비트라인에 접속되는 NMOS 제1전송 트랜지스터(T1)가 셀의 좌측에 형성된다. 그 게이트는 워드라인에 접속되고 그 드레인은 제2비트라인에 접속되는 NMOS 제2전송 트랜지스터(T2)는 셀의 우측에 형성된다. NMOS제1구동 트랜지스터(T3)는, 그 드레인이 상기 제1전송 트랜지스터(T1)의 소오스에 접속되고 그 소오스는 접지(Vss)되며 그 게이트는 상기 제2전송 트랜지스터(T2)의 소오스에 접속된다. NMOS 제2구동 트랜지스터(T4)는, 그 드레인이 상기 제2전송 트랜지스터(T2)의 소오스에 접속되고 그 소오스는 접지(Vss)되며 그 게이트는 상기 제1전송 트랜지스터(T1)의 소오스에 접속된다. PMOS 제1박막 트랜지스터(T5)는, 그 드레인이 상기 제1구동 트랜지스터(T3)의 드레인에 접속되고 그 소오스는 일정전원선(Vcc line)과 접속되며 그 게이트는 제1구동 트랜지스터(T3)의 게이트와 제2전송 트랜지스터(T2)의 소오스와 접속된다. PMOS 제2박막 트랜지스터(T6)는, 그 드레인이 상기 제2구동 트랜지스터(T4)의 드레인에 접속되고 그 소오스는 일정전원선(Vcc line)과 접속되며 그 게이트는 제2구동 트랜지스터(T4)의 게이트와 제1전송 트랜지스터(T1)의 소오스에 접속된다.
상기한 SRAM 소자에서는, 대기시의 소비전류를 낮게 유지하고 셀의 데이터를 안정되게 보유하기 위해서 박막 트랜지스터의 온/오프(ON/OFF) 전류의 스위칭 특성 향상 및 낮은 누설전류 확보가 요구된다. 이를 만족하기 위해서는 PMOS 박막 트랜지스터의 채널로 사용되는 도전층의 두께를 가능한 한 얇게 형성하여야 한다.
한편, 일정전원선(Vcc line)은 메모리 소자의 일정부위에서 전력공급선인 금속층과 연결되어 일정전원을 공급받게 된다. 통상적으로 PMOS 박막 트랜지스터의 채널과 일정전원선이 동일한 도전층으로 구성되기 때문에, 상기 도전층을 얇게 형성하면 금속층과 일정전원선과의 연결이 용이하지 않게 된다. 즉, 콘택홀을 형성하여 상기 일정전원선을 금속층과 연결하고자 할 경우, 상기 콘택홀의 형성시 식각마진이 부족하여 일정전원선이 식각되어버리는 문제가 발생한다.
상기한 문제를 해결하기 위하여 P+활성층을 기판 내에 형성하고 그 위에 콘택홀을 형성함으로써, 간접적으로 상기 일정전원선과 금속선을 연결하는 방법이 사용되고 있다.
제2도는 P+활성층을 통해 일정전원선과 금속배선을 연결하는 방법의 일예를 도시한 단면도이다.
제2도를 참조하면, 공정의 추가없이 P+활성층을 통해 일정전원선과 금속층을 연결할 수 있지만, 웰(well) 전력을 잡아주기 위해 별도의 N+활성층이 필요하게 된다. 따라서, 그레 따른 면적이 추가로 필요하게 되어 칩 사이즈가 증가하는 단편이 있다.
따라서, 본 발명의 목적은 상술한 종래의 문제점을 해결할 수 있는 SRAM 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기 SRAM 소자를 제조하는데 특히 적합한 SRAM 소자의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은,
반도체기판 상에 절연층을 개재하여 형성된 제1도전층:
상기 제1도전층 상에 형성되고, 상기 제1도전층을 토출시키는 제1 콘택홀을 갖는 제1층간절연막:
상기 제1콘택홀의 내측벽에 형성된 제2도전층 스페이서:
상기 제1층간절연막에 형성되고, 상기 제1콘택홀과 십자형으로 교차되어 상기 제2도전층 스페이서를 노출시키는 제2콘택홀:
상기 결과물 상에 차례로 형성되며, 상기 제2콘택홀보다 작으면서 그 안쪽에 나란하게 형성되는 제3콘택홀을 갖는 박막 도전층 및 제2층간절연막: 및
상기 결과를 상에 형성하고, 상기 제3콘택홀을 통해 상기 박막 도전층에 접속되는 금속층을 구비하는 것을 특징으로 하는 SRAM 소자를 제공한다.
상기 박막 도전층과 금속층은 상기 제3콘택홀의 수직 측벽을 따라 접촉된다. 더 구체적으로, 상기 제3콘택홀 내의 제2도전층 스페이서가 형성되어 있는 부위에서는 사기 제2 도전층 스페이서의 양쪽 수직벽을 따라 상기 박막 도전층과 금속층이 접촉되며, 그 이의의 부위에서는 측벽을 따라 상기 박막 도전층과 금속층이 접촉된다.
상기 제2도전층 스페이서가 2개 이상 형성되며, 그 수평길이가 수직길이보다 작게 형성되는 것이 바람직하다.
상기 제3콘택홀을 갖고 상기 금속층과 제2층간절연막 사이에 형성된 평탄화층을 더 구비할 수 있다.
상기 다른 목적을 달서하기 위하여 본 발명은,
그 위에 절연막이 형성되어 있는 반도체기판 상에 제1도전층 및 제1층간절연막을 차례로 형성하는 단계;
상기 제1층간절연막을 식각하여 상기 제1도전층을 노출시키는 제1콘택홀을 형성하는 단계:
상기 제1콘택홀의 내측벽에 제2도전층으로 이루어진 소페이서를 형성하는 단계:
상기 제1층간절연막을 식각하여, 상기 제1콘택홀과 십자형으로교차되어 상기 제2도전층 스페이서를 노출시키는 제2콘택홀을 형성하는 단계:
상기 결과물 상에 박막 도전층 및 제2층간절연막을 차례로 형성하는 단계:
상기 제2층간절연막 및 박막 도전층을 식각하여, 상기 제2콘택홀보다 작으면서 그 안쪽에 나란하게 위치하는 제3 콘택홀을 형성하는 단계: 및
상기 결과물 상에, 상기 제3콘택홀을 통해 박막 도전층에 접속되는 금속층을 형성하는 단계를 구비하는 것을 특징으로 하는 SRAM 소자의 제조방법을 제공한다.
본 발명은 일정전원선과 금속층을 접속시키기 위한 콘택홀 부위에서 상기 일정전원선으로 사용되는 박막 도전층의 구조를 변경시킴으로써 일정전원선과 금속층과의 접축면적을 크게 만들어 접촉저항을 감소시킬 수 있다.
이하. 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
제3a도는 본 발명에 의한 SRAM 소자의 단면이고, 제3b도는 상기 SRAM소자에서 일정전원선과 금속배선을 연결하는 방법을 도시한 레이아웃도이다.
제3a도 및 제3b도를 참조하면, 그 위에 절연층(12)이 형성되어 있는 반도체기판 상에 상에 제1도전층(14)이 형성되어 있다. 상기 제1도전층(14) 상에는, 제1도전층(14)을 노출시키는 제1콘택홀(18)을 갖는 제1층간절연막(16)이 형성되어 있다. 상기 제1콘택홀(18)의 내측벽에는 PMOS 박막 트랜지스터의 게이트로 사용되는 제2도전층 스페이서(20)이 형성되어 있다. 상기 제2도전층 스페이서의 라운드된 측벽을 따라 PMOS 박막 트랜지스터의 게이트절연막(21)이 형성되어 있다. 또한, 상기 제1층간절연막(16)에서는, 상기 제1콘택홀(18)과 십자형으로 교차되어 제2차 도전층 스페이서(20)를 노출시키는 제2콘택홀(22)이 형성되어 있다. 상기 제1층간절연막(16) 상에는, 상기 제2콕택홀(22)보다 작으면서 그 안쪽에 나란하게 형성되는 제3콘택홀(28)을 갖는 박막 도전층(24), 제2층간절연막(26) 및 평탄화층(27)이 차례로 적층되어 있다. 상기 박막 도전층(24)은 PMOS 박막 트랜지스터의 채널 및 일정전원선으로 사용된다. 상기 제3콘택홀(28)을 포함한 평탄화층(27) 상에는, 제3콘택홀(28)을 통해 박막 도전층(24)에 접속되는 금속층(30)이 형성되어 있다.
본 발명의 SRAM 소자에서는, 상기 박막 도전층(24)과 금속층(30)은 상기 제3콘택홀(28)의 수직 측벽을 따라 접촉된다. 더 구체적으로, 상기 제3콘택홀(28) 내의 제2도전층 스페이서(20)가 형성되어 있는 부위에서는, 상기 제2도전층 스페이서(20)의 양쪽 수직벽을 따라 박막 도전층(24)과 금속층(30)이 접촉된다. 그 외의 부위에서는, 제3콘택홀(28)의 측벽을 따라 박막 도전층(24)과 금속층(30)이 접촉된다.
제4a도 내지 제4j도는 본 발명에 의한 SRAM 소지의 제조방법을 설명하기 위한 단면도들이다.
제4a도는 제1도전층(14) 및 제1층간절연막(16)을 형성하는 단계를 도시한다. 그 위에 절연층(12)이 형성되어 있는 반도체기판 상에 도전물질, 예컨대 불순물이 도우프된 폴리실리콘을 중착하여 제1도전층(14)을 형성한다. 이어서, 상기 제1도전층(14) 상에 절연물질, 예컨대 고온산화물과 같은 산화물을 증착하여 제1층간절연막(16)을 형성한다.
제4b도는 제1콘택홀(18)를 형성하는 단계를 도시한다. 상기 제1층간절연막(16) 상에 포토레지스트를 도포한 후, 곤택홀 형성을 위한 마스크 패턴을 적용하여 포토레지스트 패턴(도시되지 않음)을 형성한다. 이어서, 상기 포토레지스트 패턴을 식각마스크로 사용하여 제1층간절연막(16)을 식각함으로써, 상기 제1도전층(14)의 소정부위를 노출시키는 제1콘택홀(18)을 형성한다. 다음에, 상기 포토레지스트 패턴을 제거한다.
제4c도는 제2도전층(20')을 형성하는 단계를 도시한다. 상기 제1콘택홀(18)이 형성된 결과물 상에 도전물질, 예컨대 불순물이 도우프된 폴리실리콘을 증착함으로써, PMOS 박막 트랜지스터의 게이트로 사용될 제2도전층(20')을 형성한다.
제4d도는 제2도전층 스페이서(20) 및 게이트절연막(21)을 형성하는 단계를 도시한다. 상기 제2도전층(20')을 에치백(etch-back)하여 상기 제1콘택홀(18)의 내측벽에 제2도전층 스페이서(20)를 형성한다. 상기 식각공정시, 상기 제1층간절연막(16)이 식각종료점의 역할을 한다. 이어서, 상기 제2도전층 스페이서(20)가 형성된 결과를 상에 절연물질, 예컨대 고온산화물을 증착하여 PMOS 박막 트랜지스터의 게이트절연막(21)을 형성한다.
제4e도는 제2콘택홀(22)을 형성하는 단계를 도시한다. 상기 게이트절연막(21) 상에 포토레지스트를 도포하고, 콘택홀 형성을 위한 마스크 패턴을 적용하여 포토레지스트 패턴(도시되지 않음)을 형성한다. 이어서 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 게이트절연막(21) 및 제1층간절연막(16)을 식각함으로써, 상기 제1콘택홀(18)과 십자형으로 교차되며 상기 제2도전층 스페이서(20)를 노출시키는 제2콘택홀(22)을 형성한다. 이때, 상기 게이트절연막(21)은 제2도전층 스페이서(20)의 라운드된 측벽 상에만 남게 된다. 다음에, 상기 포토레지스트 패턴을 제거한다.
제4f도는 박막 도전층(24)을 형성하는 단계를 도시한다. 상기 제2콘택홀(22)이 형성된 결과물 상에 도전물질, 예컨대 불순물이 도우프된 폴리실리콘을 증착하여, PMOS박막 트랜지스터의 채널 및 일정전원선으로 사용될 박막 도전층(24)을 형성한다.
제4g도는 제2층간절연막(26) 및 평탄화층(27)을 형성하는 단계를 도시한다. 상기 박막 도전층(24) 상에 절연물질, 예컨대 고온산화물과 같은 산화물을 증착하여 제2층간절연막(26)을 형성한다. 계속해서, 상기 제2층간절연막(26) 상에 절연물질, 예컨대 BPSG를 5000Å 정도의 두께로 증착하여, 하부 구조물에 의해 발생된 굴곡을 평탄화시키기 위한 평탄화층(27)을 형성한다.
제4h도는 포트레지스트 패턴(29)을 형성하는 단계를 도시한다. 상기 평탄화층(27) 상에 포토레지스트를 도포한 후, 상기 박막 도전층(24)과 후속공정에서 형성될 금속층을 연결하는 제3 콘택트홀 형성을 위한 마스크 패턴을 적용하여 포토레지스트 패턴(29)을 형성한다.
제4i도는 제3콘택홀(28)을 형성하는 단계를 도시한다. 상기 포토레지스트 패턴(29)를 식각마스크로 사용하여 상기 평탄화층(27)의 일부 두께를 습식식간한 다음, 계속해서, 상기 평탄화층(27)의 나머지 부분, 제2층간절연막(26) 및 박막 도전층(24)을 차례로 건식식각한다. 그 결과, 상기 제2콘택홀(22)보다 작으면서 그 안쪽에 나란하게 위치하며 상기 박막 도전층(24)의 일부를 노출시키는 제3콘택홀(28)이 형성된다. 이어서, 상기 포토레지스터 패턴(29)을 제거한다.
제4j도는 금속층(30)을 형성하는 단계를 도시한다. 상기 제3콘택홀(28)이 형성된 결과물 상에 금속물질을 증착하여 금속층(30)을 형성한다. 상기 금속층(30)과 박막 도전층(24)은 제3콘택홀(28)의 수직측벽을 따라 접속된다.
상술한 바와 같이 본 발명에 의하면, 박막 트랜지스터의 채널과 일정전원선으로 동시에 사용되는 박막 도전층과 금속층을 접속시키기 위한 콘택홀 부위에서, 상기 박막 도전층의 구조를 수직으로 서있게 만든다. 따라서, 박막 도전층과 금속층과의 접촉면적이 커져서 접촉저항을 감소시킬 수 있다. 또한, 종래의 P+활성층을 이용한 콘택홀 형성시 웰 전력을 동시에 잡아줌으로써 수반되는 콘택홀 면적의 증가없이, 박막 도전층과 금속층을 전기적으로 연결시킬 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (8)

  1. 반도체기판 상에 절연층을 개재하여 셩성된 제1도전층: 상기 제1도전층 상에 형성되고, 상기 제1도전층을 노출시키는 제1콘택홀을 갖는 제1층간절연막; 상기 제1콘택홀의 내측벽에 형성된 제2도전층 스페이서; 상기 제1층간절연막에 형성되고, 상기 제1콘택홀과 십자형으로 교차되거 상기 제2도전층 스페이서를 노출시키는 제2콘택홀; 상기 결과물 상에 차례로 형성되며, 상기 제2콘택홀보다 작으면서 그 안쪽에 나란하게 형성되는 제3콘택홀을 갖는 박막 도전층 및 제2층간절연막; 및 상기 결과물 상에 형성되고, 상기 제3콘택홀을 통해 상기 박막 도전층에 접속되는 금속층을 구비하는 것을 특지으로 하는 스태틱 랜덤 억세스 메모리소자.
  2. 제1항에 있어서, 상기 박막 도전층과 금속층이 상기 제3콘택홀의 수직 측벽을 따라 접촉된 것을 특징으로 하는 스태틱 랜덤 억세스 메모리소자.
  3. 제2항에 있어서, 상기 제3콘택홀 내의 제2도전층 스페이서가 형성되어 있는 부위에서는 상기 제2도전층 스페이서의 양쪽 수직벽을 따라 상기 박막 도전층과 금속층이 접촉되며, 그 이외의 부위에서는 측벽을 따라 상기 박막 도전층과 금속층이 접촉되는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리소자.
  4. 제1항에 있어서, 상기 제2도전층 스페이서가 2개 이상 형성된 것을 특징으로 하는 스태틱 랜덤억세스 메모리소자.
  5. 제1항에 있어서, 상기 제2도전층 스페이서의 수평길이가 그 수직길이보다 작은 것을 특징으로 하는 스태틱 랜덤 억세스 메모리소자.
  6. 제1항에 있어서, 상기 제3콘택홀을 갖고 상기 금속층과 제2층간절연막 사이에 형성된 평탄화층을 더 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리소자.
  7. 그 위에 절연막이 형성되어 있는 반도체기판 상에 제1도전층 및 제1층간절연막을 차례로 형성하는 단계: 상기 제1층간절연막을 식각하여 상기 제1도전층을 노출시키는 제1콘택홀을 형성하는 단계: 상기 제1콘택홀의 내측벽에 제2도전층으로 이루어진 스페이서를 형성하는 단계; 상기 제1층간절연막을 식각하여, 상기 제1콘택홀과 십자형으로 교차되어 상기 제2도전층 스페이서를 노출시키는 제2콘택홀을 형성하는 단계; 상기 결과물 상에 박막 도전층 및 제2층간절연막을 차례로 형성하는 단계; 상기 제2층간절연막 및 박막 도전층을 식각하여, 상기 제2콘택홀보다 작으면서 그 안쪽에 나란하게 위치하는 제3콘택홀을 형성하는 단계; 및 상기 결과물 상에, 상기 제3콘택홀을 통해 상기 박막 도전층에 접속되는 금속층을 형성하는 단계를 구비하는 것을 특지으로 하는 스태택 랜덤 억세스 메모리소자의 제조방법.
  8. 제7항에 있어서, 상기 제3콘택홀을 형성하는 단계 전에, 상기 제2층간절연막 상에 평탄화층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 스태틱 랜덤 억세스 메모리소자의 제조방법.
KR1019950014343A 1995-05-31 1995-05-31 스태틱 랜덤 억세스 메모리 소자 및 그 제조방법 KR0147645B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950014343A KR0147645B1 (ko) 1995-05-31 1995-05-31 스태틱 랜덤 억세스 메모리 소자 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950014343A KR0147645B1 (ko) 1995-05-31 1995-05-31 스태틱 랜덤 억세스 메모리 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR960043236A KR960043236A (ko) 1996-12-23
KR0147645B1 true KR0147645B1 (ko) 1998-08-01

Family

ID=19416238

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950014343A KR0147645B1 (ko) 1995-05-31 1995-05-31 스태틱 랜덤 억세스 메모리 소자 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR0147645B1 (ko)

Also Published As

Publication number Publication date
KR960043236A (ko) 1996-12-23

Similar Documents

Publication Publication Date Title
US5897351A (en) Method for forming merged transistor structure for gain memory cell
US5317178A (en) Offset dual gate thin film field effect transistor
US4225945A (en) Random access MOS memory cell using double level polysilicon
US5198683A (en) Integrated circuit memory device and structural layout thereof
US6118158A (en) Static random access memory device having a memory cell array region in which a unit cell is arranged in a matrix
US6204538B1 (en) SRAM cell
JPH04212450A (ja) 半導体記憶装置およびその製造方法
KR0145058B1 (ko) 스태틱 랜덤 억세스 메모리 소자 및 제조방법
JP2003068883A (ja) 半導体記憶装置
US4467450A (en) Random access MOS memory cell using double level polysilicon
US4131906A (en) Dynamic random access memory using MOS FETs and method for manufacturing same
KR100265763B1 (ko) 스태틱 랜덤 억세스 메모리 장치 및 그 제조방법
Koyanagi et al. A 5-V only 16-kbit stacked-capacitor MOS RAM
KR100253321B1 (ko) 반도체 메모리 소자의 구조 및 제조방법
EP1292967A2 (en) Buried bit line-field plate isolation defined dram cell active areas
KR0147645B1 (ko) 스태틱 랜덤 억세스 메모리 소자 및 그 제조방법
US5168075A (en) Random access memory cell with implanted capacitor region
US20010017795A1 (en) Integrated dynamic memory cell having a small area of extent, and a method for its production
KR0138319B1 (ko) 스태틱 랜덤 억세스 메모리소자 및 그 제조방법
KR0161418B1 (ko) Sram의 pmos 박막트랜지스터의 일정전원선과 금속배선을 전기적으로 연결하는 콘택 및 그것의 형성 방법
KR100190031B1 (ko) 스태틱 랜덤 억세스 메모리 장치 및 그 제조방법
KR100190034B1 (ko) 스태틱 랜덤 억세스 메모리장치
US6713345B1 (en) Semiconductor memory device having a trench and a gate electrode vertically formed on a wall of the trench
KR100338816B1 (ko) Ｓｒａｍ의 ｍｏｓ 트랜지스터 및 박막 트랜지스터의게이트전극 형성방법
KR0138320B1 (ko) 박막 트랜지스터(tft) 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050407

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee