KR100205315B1 - 에스램 셀의 구조 및 제조방법 - Google Patents

에스램 셀의 구조 및 제조방법 Download PDF

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Abstract

본 발명은 반도체 메모리 셀에 관한 것으로, 특히 집적도를 향상시키기 위한 트렌치 풀 CMOS 에스램 셀(FULL CMOS SRAM CELL)의 구조 및 제조 방법에 관한 것이다.
상기와 같은 본 발명 일실시예의 에스램 셀의 구조는 제1도전형 기판, 상기 제1도전형 기판 내에 형성된 한개이상의 제2도전형 우물, 상기 제2도전형 우물내에 형성된 한개 이상의 제1도전형 매몰 영역, 상기 제1도전형 매몰 영역의 일측의 상기 제2도전형 우물 상에 형성된 한개 이상의 제1게이트 전극, 상기 제1게이트 전극 양측의 제2도전형 우물에 형성된 한개 이상의 제1도전형 제1, 제2불순물 영역, 상기 제1도전형 매몰 영역과 상기 제1도전형 제1불순물 영역을 연결하는 한개 이상의 제1연결층, 상기 제1도전형 매몰 영역의 타측 영역 상에 상기 제1도전형 매몰 영역 및 상기 제2도전형 우물과 절연되어 형성된 한개 이상의 제2게이트 전극, 상기 제2게이트 전극 상부 양측의 상기 제2도전형 우물에 형성된 한개 이상의 제1도전형 제3불순물 영역, 상기 제1도전형 매몰 영역의 타측 영역을 관통하여 상기 제1도전형 기판의 소정 영역까지 절연되어 형성된 한개 이상의 제2절연층, 상기 제2연결층 하부에 형성된 한개 이상의 제2도전형 제1불순물 영역, 상기 제2연결층 하부에 상기 제1도전형 기판내까지 절연되어 형성된 제3게이트 전극, 상기 제3게이트 전극 하부의 제1도전형 기판 내에 형성된 한개 이상의 제2도전형 제2불순물 영역, 상기 제2도전형 제2불순물 영역 하측에 형성된 제1도전형 제4불순물 영역을 포함하여 구성된다.
그리고 상기와 같은 본 발명 일실시예의 에스램 셀의 제조 방법은 제1도전형 기판에 한 개 이상의 제2도전형 우물 형성하는 단계, 상기 제2도전형 우물 내에 한개 이상의 제1도전형 매몰 영역 형성하는 단계, 상기 제1도전형 매몰 영역일측의 제2도전형 우물 상에 한개 이상의 제1게이트 전극을 형성하는 단계, 상기 제1게이트 전극 양측에 제2도전형 우물과 상기 제1도전형 매몰 영역 타측 상부의 상기 제2도전형 우물에 제1도전형 제1, 제2 및 제3불순물 영역 형성하는 단계, 상기 제1게이트 전극 일측의 제1도전형 제1불순물 영역과 제1도전형 제3불순물 영역에서 상기 제1도전형 매몰 영역까지 상기 제2도전형 우물을 식각하여 각각 한개 이상의 제1, 제2트렌치를 형성하는 단계, 상기 제2트렌치 하부의 상기 제1도전형 매몰 영역과 상기 제2도전형 우물 및 상기 제1도전형 기판을 식각하여 한개 이상의 제3트렌치를 형성하는 단계, 상기 제3트렌치 하부에 한개 이상의 제2도전형 제1불순물 영역을 형성하는 단계, 상기 제3트렌치 하부의 상기 제1도전형 기판을 식각하여 한개 이상의 제4트렌치를 형성하는 단계, 상기 제4트렌치 하부에 제2도전형 제2불순물 영역과 제2도전형 제2불순물 영역 하부에 제1도전형 제4불순물 영역 형성하는 단계, 상기 제1, 제2, 제3, 제4트렌치 표면에 게이트 절연막과 제1전극층 형성하는 단계, 상기 제1전극층과 콘택되도록 제2전극층 형성하는 단계를 포함하여 제작된다.

Description

에스램(SRAM)셀의 구조 및 제조 방법
본 발명은 반도체 메모리 셀에 관한 것으로, 특히 집적도를 향상시키기 위한 트렌치 풀 CMOS 에스램 셀(FULL CMOS SRAM CELL)의 구조 및 제조 방법에 관한 것이다.
일반적으로 SRAM은 리플레쉬(refresh) 동작이 필요없고, 동작 타이밍이 용이하다는 편리함 때문에 마이크로 컴퓨터와 엑세스 시간 및 싸이클 시간을 같게 할수 있고 바이폴라 램과 같이 고속 동작을 실현할 수 있도록 되어 있다.
또 대형 계산기의 버퍼 메모리, 슈퍼 컴퓨터의 메인 메모리, 제어 메모리 등에 광범위하게 사용되고 있다.
이와 같은 SRAM은 플립 플롭을 기본으로 하고 있으며, 그 부하 소자에 따라 E/D형 SRAM, CMOS형 SRAM, 고저항 부하형 SRAM으로 구분된다.
이중 CMOS형 SRAM은 부하소자로 PMOS를 사용하고 있으며 소비전력은 가장 적고 전지백업에 대한 불휘발성 메모리의 역할을 용이하게 달성할 수 있다.
그러나 셀내에 PMOS와 NMOS를 혼재시키지 않으면 안되고 소자간 분리가 필요하므로 셀 면적이 커지는 결점이 있다.
이하, 첨부도면을 참조하여 종래의 CMOS 에스램 셀을 설명하면 다음과 같다.
제1도는 일반적인 CMOS 에스램 셀의 회로 구성도이다.
먼저 2개의 억세스 트랜지스터(TA1,TA2)와 드라이버 트랜지스터(TD1,TD2)는 앤모스(NMOS)로 구성되고 로드 트랜지스터(TL1,TL2)는 피모스(PMOS)로 구성되어 6개의 트랜지스터가 서로 교차 접속되는 플립-플롭을 이룬다.
기본셀의 NMOS 억세스 트랜지스터(TA1,TA2)는 비트라인(B/L,B/L)과 콘택(C1,C2)되고, 그 게이트는 워드라인(W/L)에 연결된다.
또한 제1드라이버 트랜지스터(TD1)와 제1로드 트랜지스터(TL1)의 게이트가 연결되고 또한, 제2드라이버 트랜지스터(TD2)와 제2로드 트랜지스터(TL2)의 게이트가 연결된다.
그리고, PMOS 제1, 제2로드 트랜지스터(TL1,TL2)는 공급전압(Vdd)에 접속 (C3,C4)되고 NMOS 제1, 제2드라이버 트랜지스터(TD1,TD2)는 접지전압(Vss)에 접속(C7, C8)된다.
제2도는 종래의 CMOS 에스램 셀의 레이 아웃도이다.
제3도는 종래의 CMOS 에스램 셀의 드라이버 트랜지스터와 로드 트랜지스터를 B-B'선으로 자른 구조 단면도이다.
종래의 CMOS 에스램 셀의 구조적 단면도를 나타낸 제3도는 제1도전형 반도체 기판(50) 상에 2개의 활성 영역을 분리하는 필드 산화막(51)과, 제1활성 영역 상에 제2의 드라이버 트랜지스터(TD2)의 게이트 전극(53)과 게이트 전극 양쪽 기판 내에 고농도 제2도전형 소오스/드레인(55)과, 제2활성 영역상의 기판에 제2활성영역을 감싸도록 제2도전형 우물(52)과, 제2활성 영역 상에 제2로드 트랜지스터(TL2)의 게이트 전극(54) 및 게이트 전극의 양쪽 제2도전형 우물(52)의 소정표면 내에 고농도 제1도전형 소오스/드레인(56)으로 구성된다.
상기 제2드라이버 트랜지스터(TD2)의 게이트 전극과 제2로드 트랜지스터(TL2)의 게이트 전극이 연결되어 제2드라이버 트랜지스터(TD2)의 드레인과 제2로드 트랜지스터(TL2)의 드레인이 연결된다. 그리고, 제2드라이버 트랜지스터(TD2)의 소오스에는 접지전압(Vss)을, 제2로드 트랜지스터(TL2)의 소오스에는 공급전압(Vdd)을 가한다.
이와 같은 종래의 CMOS 에스램 셀은 웨이퍼 표면에 두개의 같은 형의 우물을 형성해야 하고, 수평의 CMOS 트랜지스터를 형성해야 하므로 많은 면적이 필요하여 집적도가 떨어진다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로써, 트렌치 내에 상하로 로드 트랜지스터와 드라이버 트랜지스터를 같이 형성해 주므로써 집적도를 향상시키는데 그 목적이 있다.
제1도는 일반적 CMOS 에스램 셀의 회로 구성도.
제2도는 종래의 CMOS 에스램 셀의 레이 아웃도.
제3도는 제2도의 B-B'선상에서 본 종래의 CMOS 에스램 셀의 구조 단면도.
제4도는 본 발명 일실시예의 CMOS 에스램 셀의 레이 아웃도.
제5도는 제4도의 A-A'선상에서본 본 발명 일실시예의 CMOS 에스램 셀의 구조 단면도.
제6도는 본 발명 일실시예의 CMOS 에스램 셀의 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1도전형 반도체 기판 2 : 제2도전형 우물
3 : 필드 산화막 4 : 제1도전형 매몰 영역
5 : 억세스 트랜지스터의 게이트 6a : 제1도전형 제1, 제2불순물 영역
6b : 제1도전형 제3불순물 영역 7 : 질화막
8, 9, 11 : 산화막 9a, 11a : 측벽 산화막
10 : 제2도전형 제1불순물 영역 12 : 제1도전형 제4불순물 영역
13 : 제2도전형 제2불순물 영역(BF2) 14 : 게이트 산화막
15 : 제2폴리 실리콘 16 : 절연막
17 : 제3폴리 실리콘
본 발명 일실시예의 CMOS 에스램 셀의 구조는 제1도전형 기판, 상기 제1도전형 기판 내에 형성된 한개 이상의 제2도전형 우물, 상기 제2도전형 우물 내에 형성된 한개 이상의 제1도전형 매몰 영역, 상기 제1도전형 매몰 영역 일측의 상기 제2도전형 우물 상에 형성된 한개 이상의 제1게이트 전극, 상기 제1게이트 전극 양측의 제2도전형 우물에 형성된 한개 이상의 제1도전형 제1, 제2불순물 영역, 상기 제1도전형 매물 영역과 상기 제1도전형 제1불순물 영역을 연결하는 한개 이상의 제1연결층, 상기 제1도전형 매몰 영역의 타측 영역 상에 상기 제1도전형 매몰 영역 및 상기 제2도전형 우물과 절연되어 형성된 한개 이상의 제2게이트 전극, 상기 제2게이트 전극 상부 양측의 상기 제2도전형 우물에 형성된 한개 이상의 제1도전형 제3불순물 영역, 상기 제1도전형 매몰 영역의 타측 영역을 관통하여 상기 제1도전형 기판의 소정 영역까지 절연되어 형성된 한개 이상의 제2연결층, 상기 제2연결층 하부에 형성된 한개 이상의 제2도전형 제1불순물 영역, 상기 제2연결층 하부에 상기 제1도전형 기판 내까지 절연되어 형성된 제3게이트 전극, 상기 제3게이트 전극 하측의 제1도전형 기판 내에 형성된 한개 이상의 제2도전형 제2불순물 영역, 상기 제2도전형 제2불순물 영역 하측에 형성된 제1도전형 제4불순물 영역을 포함하여 구성되는 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명 일실시예의 CMOS 에스램 셀의 제조방법은 제1도전형 기판에 한개 이상의 제2도전형 우물 형성하는 단계, 상기 제2도전형 우물 내에 한개 이상의 제1도전형 매몰 영역 형성하는 단계, 상기 제1도전형 매몰 영역 일측의 제2도전형 우물 상에 한개 이상의 제1게이트 전극을 형성하는 단계, 상기 제1게이트 전극 양측의 제2도전형 우물과 상기 제1도전형 매몰 영역 타측 상부의 상기 제2도전형 우물에 제1도전형 제1, 제2 및 제3불순물 영역 형성하는 단계, 상기 제1게이트 전극 일측의 제1도전형 제1불순물 영역과 제1도전형 제3불순물 영역에서 상기 제1도전형 매몰 영역까지 상기 제2도전형 우물을 식각하여 각각 한개 이상의 제1, 제2트렌치를 형성하는 단계, 상기 제2트렌치 하부의 상기 제1도전형 매몰 영역과 상기 제2도전형 우물 및 상기 제1도전형 기판을 식각하여 한개 이상의 제3트렌치를 형성하는 단계, 상기 제3트렌치 하부에 한개 이상의 제2도전형 제1불순물 영역을 형성하는 단계, 상기 제3트랜치 하부의 상기 제1도전형 기판을 식각하여 한개 이상의 제4트렌치를 형성하는 단계, 상기 제4트렌치 하부에 제2도전형 제2불순물 영역과 제2도전형 제2불순물 영역 하부에 제1도전형 제4불순물 영역 형성하는 단계, 상기 제1, 제2, 제3, 제4 트렌치 표면에 게이트 절연막과 제1전극층 형성하는 단계, 상기 제1전극층과 콘택되도록 제2전극층 형성하는 단계를 포함하여 제작되는 것을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명 일실시예의 CMOS 에스램 셀의 구조 및 제조 방법을 상세히 설명하면 다음과 같다.
제4도는 본 발명 일실시예의 CMOS 에스램 셀의 레이 아웃도이다.
제5도는 제4도를 A-A'선상에서 자른 본 발명 일실시예의 CMOS 에스램 셀의 구조단면도이다.
제6도는 제4도를 A-A'선상에서 자른 본 발명 일실시예의 CMOS 에스램 셀의 공정단면도이다.
먼저 제5도에서와 같이 본 발명 일실시예의 CMOS에스램 셀의 구조 단면도를 설명하면 제1도전형 반도체 기판(1)내에 제2도전형 우물(2)과, 제2도전형 우물(2)내에 제1도전형 매몰 영역(4)과, 제1도전형 매몰 영역(4)의 일측의 제2도전형 우물(2) 상에 억세스 트랜지스터의 게이트(5)와, 억세스 트랜지스터의 게이트(5) 양측의 제2도전형 우물(2)에 제1도전형 제1, 제2불순물 영역(6a)과, 제1도전형 매몰 영역(4)과 제1도전형 제1불순물 영역(6a)을 연결하도록 절연되어 형성된 제1트렌치와, 제1도전형 매몰영역(4)의 타측의 제1도전형 매몰 영역(4) 및 제2도전형 우물(2)과 절연되어 형성된 제2트렌치와, 제2트렌치 상부 양측의 제2도전형 우물(2)에 형성된 제1도전형 제3불순물 영역(6b)과, 제1도전형 매몰 영역(4)의 타측을 관통하여 제1도전형 반도체 기판(1)의 소정 영역까지 절연되어 형성된 제3트렌치와, 제3트렌치 하부에 형성된 제2도전형 제1불순물 영역(10)과, 제3트렌치 하부에 제2도전형 제1불순물 영역(10)을 관통하여 제1도전형 반도체 기판(1)의 소정 영역까지 절연되어 형성된 제4트렌치와, 제4트렌치 하부의 제1도전형 반도체 기판(1) 내에 형성된 제2도전형 제2불순물 영역(13)과, 제2도전형 제2불순물 영역(13) 하부에 제1도전형 제4불순물 영역(12)과 제1트렌치와 제2트렌치 내의 제2폴리 실리콘(15)과 콘택된 제3폴리 실리콘(17)층을 포함하여 구성된다.
다음으로 제6도에서와 같이 본 발명 일실시예의 CMOS 에스램 셀의 제조 방법을 설명하면 제6a도에서와 같이 제1도전형 반도체 기판(1) 내에 이온 주입으로 제2도전형 우물(2)을 형성한다.
그리고 전면에 감광막 도포 후 필드 영역과 활성 영역을 정의하여 필드 산화막(3)을 형성할 부분의 제2도전형 우물(2)이 노출되도록 선택적으로 감광막을 패턴하여 이 부분에 필드 산화막(3)을 형성한다. 이후에 감광막을 제거한다.
그리고 제2도전형 우물(2) 내에 이온 주입으로 수평하게 제1도전형 매몰영역(4)을 형성한다.
이후에 전면에 제1폴리 실리콘과 감광막을 도포하여 사진 식각 및 현상 공정을 통해 선택적으로 감광막을 제거하여 감광막이 제거된 부분의 제1폴리 실리콘을 제거하여 억세스 트랜지스터의 게이트(5)를 형성한 후 남은 감광막을 제거한다. 이 억세스 트랜지스터의 게이트(5)는 워드 라인(W/L)과 연결된다.
그리고 전면에 감광막을 증착한 후 필드 산화막(3) 상부에만 감광막이 남도록 노광 및 현상 공정으로 감광막을 선택적으로 제거한다. 이후에 감광막과 억세스 트랜지스터의 게이트(5)를 마스크로 이용하여 필드 산화막(3) 양측의 드러난 제2도전형 우물(2)에 불순물을 주입하여 제1도전형 제3불순물 영역(6b)을 형성하는 동시에 억세스 트랜지스터의 게이트(5) 양측의 드러난 제2도전형 우물(2)에 불순물을 주입하여 제1도전형 제1, 제2불순물 영역을(6a)을 형성 한다.
그 후 전면에 질화막(7)과 산화막(8)을 차례로 증착한 후 필드 산화막(3) 일측의 제1도전형 제3불순물 영역(6b)과 억세스 트랜지스터의 게이트(5) 일측의 제1도전형 제1불순물 영역(6a)이 드러나도록 사진 식각에 의해 질화막(7)과 산화막(8)을 제거 한다.
그리고 제6b도에서와 같이 산화막(8)을 마스크로 이용하여 드러난 제1도전형 제1불순물 영역(6a)과 제1도전형 제3불순물 영역(6b) 하부의 제2도전형 우물(2)을 식각하여 제1도전형 매몰 영역(4)이 노출되도록 제1트렌치와 제2트렌치를 형성한다.
그리고, 제1도전형 매몰 영역(4)과의 연결을 확실히 하기 위해 제1도전형 매몰 영역(4)의 드러난 부분에 아세닉(As) 이온을 주입하여 열 공정을 한다.
그리고 상기 전면에 약 2000∼10000Å 두께의 산화막(9)을 증착한 후 이방성 식각에 의해 제1도전형 제3불순물 영역(6b)의 제1도전형 매몰 영역(4)이 드러나도록 산화막(9)을 제거하여 제2트렌치 측면에 측벽 산화막(9a)을 형성한다.
제6c도에서와 같이 산화막(8,9)과 측벽 산화막(9a)을 마스크로 이용하여 이방성 식각하여 제1도전형 매몰 영역(4)과 제2도전형 우물(2)을 지나 제1도전형 반도체 기판(1)의 소정 영역까지 제3트렌치를 형성한다.
그리고 제3트렌치 하부에 제2도전형 제1불순물(BF2)을 드라이버인(drive in)으로 확산시켜 제2도전형 제1불순물 영역(10)을 형성한다.
제6도(d)와 같이, 상기 제2,제3트렌치 내부에 산화막을 증착하고 블랭크(Blank)산화막 식각으로 제2,제3트렌치 측면에 산화막(11a)을 형성한다.
그리고 산화막(8,9)과 측벽 산화막(11a)을 마스크로 이용하여 제2도전형 제1불순물 영역(10)과 제1도전형 반도체 기판(1)을 식각하여 제1도전형 반도체 기판(1) 내부의 소정 영역까지 제4트렌치를 형성한다.
그리고, 제4트렌치 하부에 제1도전형 제4불순물(As)과 제2도전형 제2불순물(BF2)을 Rp(projected Range)가 다르게 차례로 이온 주입하여 제1도전형 제4불순물 영역(12)과 제2도전형 제2불순물 영역(13)을 형성한다.
도6a에서와 같이 습식 식각으로 산화막(8,9,9a,11a)과 질화막(7)을 제거한 뒤 상기 제1,제2,제3,제4트렌치 내에 게이트 산화막(14)을 형성한다.
다음으로 전면에 도핑된 폴리 실리콘을 도포한 후 블랭크(Blank) 폴리 식각으로 제1, 제2, 제3, 제4트랜치 내부를 도핑된 제2폴리 실리콘(15)으로 채운다.
그리고 전면에 절연막(16)을 덮은후 사진 식각으로 제2폴리 실리콘(15)의 위 부분만 드러나도록 절연막(16)을 제거한다.
이후, 전면에 제3폴리 실리콘(17)과 감광막을 차례로 증착한후 제2폴리 실리콘(15)과 콘택되도록 노광 및 현상 공정으로 감광막을 선택적으로 제거하고 사진 식각 의해 제3폴리 실리콘(17)을 제거한다. 그후 남은 감광막을 제거한다.
상기와 같이 형성된 에스램 셀에서 제2, 제3, 제4트렌치 내에 NMOS 드라이버 트랜지스터와 PMOS 로드 트랜지스터가 상하로 형성되었고 여기서 NMOS 드라이버 트렌지스터는 제2트렌치 영역의 제2폴리 실리콘을 게이트로 제1도전형 매몰 영역(4)과 제1도전형 제3불순물 영역(6b)을 소오스/드레인으로 하는 수직 채널이 형성된다.
또한 PMOS 로드 트렌지스터는 제4트렌치 영역의 제2폴리 실리콘을 게이트로 제3트렌치 하부의 제2도전형 제1불순물 영역(10)과 제4트렌치 하부의 제2도전형 제2불순물 영역(13)을 소오스/드레인으로 수직 채널을 형성한다.
그리고 제3트렌치 영역의 제2폴리 실리콘은 상기의 NMOS 드라이버 트렌지스터와 PMOS 로드 트랜지스터를 연결하는 역할을 한다.
그리고, 제1트렌치 내의 제2폴리 실리콘(15)은 제1도전형 매몰 영역(4)과 억세스 트랜지스터의 제1도전형 제1불순물 영역(6a)을 연결하는 역할을 한다.
본 발명 일실시예의 CMOS 에스램 셀은 NMOS 드라이버 트랜지스터와, PMOS 로드 트랜지스터를 단일 트렌치 내에 상하로 배열함으로써, 셀의 면적을 줄여 높은 집적도를 갖을 수 있다는 장점이 있다.

Claims (11)

  1. 제1도전형 기판; 상기 제1도전형 기판 내에 형성된 한개 이상의 제2도전형 우물; 상기 제2도전형 우물 내에 형성된 한개 이상의 제1도전형 매몰 영역; 상기 제1도전형 매몰 영역의 일측의 상기 제2도전형 우물 상에 형성된 한개 이상의 제1게이트 전극; 상기 제1게이트 전극 양측의 제2도전형 우물에 형성된 한개 이상의 제1도전형 제1, 제2불순물 영역; 상기 제1도전형 매몰 영역과 상기 제1도전형 제1불순물 영역을 연결하는 한개 이상의 제1연결층; 상기 제1도전형 매몰 영역의 타측 영역 상에 상기 제1도전형 매몰 영역 및 상기 제2도전형 우물과 절연되어 형성된 한개 이상의 제2게이트 전극; 상기 제2게이트 전극 상부 양측의 상기 제2도전형 우물에 형성된 한개 이상의 제1도전형 제3불순물 영역; 상기 제1도전형 매몰 영역의 타측 영역을 관통하여 상기 제1도전형 기판의 소정 영역까지 절연되어 형성된 한개 이상의 제2연결층; 상기 제2연결층 하부에 형성된 한개 이상의 제2도전형 제1불순물 영역; 상기 제2연결층 하부에 상기 제1도전형 기판 내까지 절연되어 형성된 제3게이트 전극; 상기 제3게이트 전극 하부의 제1도전형 기판 내에 형성된 한개 이상의 제2도전형 제2불순물 영역; 상기 제2도전형 제2불순물 영역 하측에 형성된 제1도전형 제4불순물 영역을 포함하는 것을 특징으로 하는 에스램 셀의 구조.
  2. 제1항에 있어서, 상기 제2게이트 전극은 드라이버 트랜지스터가, 상기 제3게이트 전극은 로드 트렌지스터가 형성됨을 특징으로 하는 에스램 셀의 구조.
  3. 제1항에 있어서, 상기 제1게이트 전극은 억세스 트랜지스터의 게이트로 워드라인(W/L)과 연결되는 것을 특징으로 하는 에스램 셀의 구조.
  4. 제1항에 있어서, 상기 제1게이트 전극에 있어서 제2도전형 우물의 제1도전형 제3불순물 영역과 제1도전형 매몰 영역을 소오스/드레인으로 수직 채널이 형성되어 NMOS 트랜지스터를 이루는 것을 특징으로 하는 에스램 셀의 구조.
  5. 제1항에 있어서, 제3게이트 전극은 제2연결층 하부의 제2도전형 제1불순물 영역과 제3게이트 전극 하부의 제2도전형 제2불순물 영역을 소오스/드레인으로 수직 채널이 형성되는 PMOS 트랜지스터를 특징으로 하는 에스램 셀의 구조.
  6. 제1항에 있어서, 제1도전형 매몰 영역은 제2도전형 우물 내에 수평으로 형성되는 것을 특징으로 하는 에스램 셀의 구조.
  7. (1) 제1도전형 기판에 한개 이상의 제2도전형 우물 형성하는 단계; (2) 상기 제2도전형 우물 내에 한개 이상의 제1도전형 매몰 영역 형성하는 단계; (3) 상기 제1도전형 매몰 영역 일측의 제2도전형 우물 상에 한개 이상의 제1게이트 전극을 형성하는 단계; (4) 상기 제1게이트 전극 양측의 제2도전형 우물과 상기 제1도전형 매몰 영역 타측 상부의 상기 제2도전형 우물에 제1도전형 제1, 제2 및 제3불순물 영역 형성하는 단계; (5) 상기 제1게이트 전극 일측의 제1도전형 제1불순물 영역과 제1도전형 제3불순물 영역에서 상기 제1도전형 매몰 영역까지 상기 제2도전형 우물을 식각하여 각각 한개 이상의 제1, 제2트렌치를 형성하는 단계; (6) 상기 제2트렌치 하부의 상기 제1도전형 매몰 영역과 상기 제2도전형 우물 및 상기 제1도전형 기판을 식각하여 한 개 이상의 제3트렌치를 형성하는 단계; (7) 상기 제3트렌치 하부에 한개 이상의 제2도전형 제1불순물 영역을 형성하는 단계; (8) 상기 제3트렌치 하부의 상기 제1도전형 기판을 식각하여 한개 이상의 제4트렌치를 형성하는 단계; (9) 상기 제4트렌치 하부에 제2도전형 제2불순물 영역과 제2도전형 제2불순물 영역 하부에 제1도전형 제4불순물 영역 형성 하는 단계; (10) 상기 제1, 제2, 제3, 제4트렌치 표면에 게이트 절연막과 제1전극층 형성하는 단계; (11) 상기 제1전극층과 콘택되도록 제2전극층 형성하는 단계를 포함하여 제작되는 것을 특징으로 하는 에스램 셀의 제조 방법.
  8. 제7항에 있어서, 제(5)단계에서 상기 제1트렌치와 상기 제2트렌치를 형성할때 제1도전형 매몰 영역에 아세닉(As)을 주입하여 열 공정함으로써, 제1도전형 매몰 영역과의 연결을 확실히 해줌을 특징으로 하는 에스램 셀의 제조 방법.
  9. 제7항에 있어서, 제(7)단계에서 상기 제3트렌치 하부에 제2도전형 제1불순물 영역을 형성하는데 있어서, BF2이온을 드라이브인으로 확산하여 형성함을 특징으로 하는 에스램 셀의 제조 방법.
  10. 제7항에 있어서, 제(9)단계에서 상기 제4트렌치 하부의 제2도전형 제2불순물 영역을 형성하는 단계에서 제2도전형 제2불순물 영역이 제4트렌치에 접촉되며 불순물로 BF2를 주입함을 특징으로 하는 에스램 셀의 제조 방법.
  11. 제7항에 있어서, 제(9)단계에서 상기 제2도전형 제2불순물 영역의 하부에 형성된 제1도전형 제4불순물 영역에는 아세닉(As)을 주입함을 특징으로 하는 에스램 셀의 제조 방법.
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