JP5034945B2 - 半導体装置及びその製造方法 - Google Patents
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Description
本発明は、トランジスタを有する半導体装置及びその製造方法に関し、特に、トリプルウエル構造を有する半導体装置のトリプルウエル内におけるトランジスタの特性の安定化を図った半導体装置及びその製造方法に関する。
ＬＳＩ(Large scale Integration)回路の低消費電力設計を実現するため、ＬＳＩ回路において、一般的にＣＭＯＳ回路が使用される。そのＣＭＯＳ回路はＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタから構成されており、Ｐ型ＭＯＳトランジスタはＮ型ウエル領域に、Ｎ型ＭＯＳトランジスタはＰ型ウエル領域に、それぞれ配置されている。
そして、Ｐ型ウエル領域以外の半導体基板からＰ型ウエル領域へのノイズの抑制をする必要がある半導体装置及びＰ型ウエル領域以外の半導体基板中の少数キャリヤー電流のＰ型ウエル領域への注入を抑制する必要がある半導体装置において、Ｐ型の半導体基板内のＰ型ウエル領域の周囲をＮ型ウエル領域で取り囲むトリプルウエル構造が採用されている。
そして、Ｐ型ウエル領域以外の半導体基板からＰ型ウエル領域へのノイズの抑制をする必要がある半導体装置及びＰ型ウエル領域以外の半導体基板中の少数キャリヤー電流のＰ型ウエル領域への注入を抑制する必要がある半導体装置において、Ｐ型の半導体基板内のＰ型ウエル領域の周囲をＮ型ウエル領域で取り囲むトリプルウエル構造が採用されている。
Ｐ型ウエル領域の周囲を囲むＮ型ウエル領域がＰ型基板とＰ型ウエル領域の電気的な絶縁を果たし、半導体基板からのノイズの抑制及び半導体基板中の少数キャリヤー電流の注入の防止を行う為である。
そのような半導体装置の例としては、例えば、メモリ関連の半導体装置、及び、論理レベルが異なる複数の信号を扱う半導体装置等がある。
そのような半導体装置の例としては、例えば、メモリ関連の半導体装置、及び、論理レベルが異なる複数の信号を扱う半導体装置等がある。
しかし、Ｐ型ウエル領域のすべてを、Ｎ型ウエル領域に内包するトリプルウエル構造をとった場合には、Ｐ型ウエル領域へ電位を供給するためのコンタクト領域を、ＭＯＳトランジスタ領域とは別に、半導体基板内のＰ型ウエル領域の表面に確保する必要があり、チップ面積が増大する問題が生じていた。
そこで、Ｎ型ウエル領域に囲まれたＰ型ウエル領域への電位の供給のため、Ｐ型ウエル領域の底部と半導体基板を電気的に接続するため、Ｎ型ウエル領域を貫通する貫通口を設けることが提案されている。
その結果、上記のようなチップ面積が増加するという問題が生じることがなく、半導体基板からのノイズ及び半導体基板中の少数キャリヤー電流の注入の防止の効果は維持しつつ、Ｐ型ウエル領域に所定の電位レベルが半導体基板から供給されている。(例えば、特許文献１)
特開平１０−１９９９９３
その結果、上記のようなチップ面積が増加するという問題が生じることがなく、半導体基板からのノイズ及び半導体基板中の少数キャリヤー電流の注入の防止の効果は維持しつつ、Ｐ型ウエル領域に所定の電位レベルが半導体基板から供給されている。(例えば、特許文献１)
（発明が解決しようとする課題）
特許文献１に記載したように、Ｎ型ウエル領域を貫通する貫通口を形成する場合には、その貫通口領域へのＮ型不純物の導入を行わないようにする必要がある（ケース１）。或いは、貫通口領域へ導入したＮ型不純物を補償するため、Ｐ型不純物を貫通口領域へ導入する必要がある（ケース２）。
そして、Ｎ型ウエル領域を貫通する貫通口を作成するために導入する不純物が、上部にあるＰ型ウエル表面に影響をしないようにするためには、以下の要件を満たす必要がある。ケース１の場合では、貫通口領域の境界線の外側では完全に不純物の導入を妨げない必要があり、一方、境界線の内側では完全に不純物の導入を遮断する必要がある。ケース２の場合では、上記の逆で、貫通口領域の境界線の外側では完全に不純物の導入を遮断する必要があり、一方、境界線の内側では完全に不純物の導入を妨げないようにする必要がある。
しかし、貫通口領域の境界に配置した、不純物導入防止のためのパターニングされたレジストをマスクとして、上記のようにするのは困難である。その結果、貫通口領域の境界部分において、不完全に導入された不純物がＰ型ウエル領域の底部からＰ型ウエル領域の表面までのあいだに分布する。従って、貫通口領域の境界部分のＰ型ウエル領域の不純物濃度は一定の濃度ではなくなる。その結果、貫通口領域の境界部分の不純物濃度の影響により、その貫通口領域の境界部分に形成されたトランジスタの特性は、トランジスタの端子間の電流リーク特性等に、悪影響を受ける。
そこで、本発明は、上記のような問題に鑑みてなされたものであり、その主目的は、トランジスタの特性、例えば、端子間のリーク特性等を安定させる、トリプルウエルの構造を有する半導体装置を提供することにある。
特許文献１に記載したように、Ｎ型ウエル領域を貫通する貫通口を形成する場合には、その貫通口領域へのＮ型不純物の導入を行わないようにする必要がある（ケース１）。或いは、貫通口領域へ導入したＮ型不純物を補償するため、Ｐ型不純物を貫通口領域へ導入する必要がある（ケース２）。
そして、Ｎ型ウエル領域を貫通する貫通口を作成するために導入する不純物が、上部にあるＰ型ウエル表面に影響をしないようにするためには、以下の要件を満たす必要がある。ケース１の場合では、貫通口領域の境界線の外側では完全に不純物の導入を妨げない必要があり、一方、境界線の内側では完全に不純物の導入を遮断する必要がある。ケース２の場合では、上記の逆で、貫通口領域の境界線の外側では完全に不純物の導入を遮断する必要があり、一方、境界線の内側では完全に不純物の導入を妨げないようにする必要がある。
しかし、貫通口領域の境界に配置した、不純物導入防止のためのパターニングされたレジストをマスクとして、上記のようにするのは困難である。その結果、貫通口領域の境界部分において、不完全に導入された不純物がＰ型ウエル領域の底部からＰ型ウエル領域の表面までのあいだに分布する。従って、貫通口領域の境界部分のＰ型ウエル領域の不純物濃度は一定の濃度ではなくなる。その結果、貫通口領域の境界部分の不純物濃度の影響により、その貫通口領域の境界部分に形成されたトランジスタの特性は、トランジスタの端子間の電流リーク特性等に、悪影響を受ける。
そこで、本発明は、上記のような問題に鑑みてなされたものであり、その主目的は、トランジスタの特性、例えば、端子間のリーク特性等を安定させる、トリプルウエルの構造を有する半導体装置を提供することにある。
（課題を解決するための手段）
上記の問題を解決するため、本発明に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板の中に形成された第２導電型の第１ウエル領域とを備える。また、上記の半導体装置は、前記半導体基板の表面層に形成され、かつ、前記第１ウエル領域に接して形成された第１導電型の第２ウエル領域と、前記第２ウエル領域に形成された複数のトランジスタとを備える。また、上記の半導体装置は、前記第１ウエル領域を貫通して形成され、前記第２ウエルの底部において、前記第２ウエル領域と前記半導体基板とを電気的に導通する貫通口領域とを備える。そして、上記の半導体装置は、前記複数のトランジスタのうちの一部の複数のトランジスタが平面的に前記貫通口領域内に配置され、前記貫通口領域の境界が、前記一部の複数のトランジスタから、平面的にはなれて配置されていることを特徴とする。
上記の問題を解決するため、本発明に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板の中に形成された第２導電型の第１ウエル領域とを備える。また、上記の半導体装置は、前記半導体基板の表面層に形成され、かつ、前記第１ウエル領域に接して形成された第１導電型の第２ウエル領域と、前記第２ウエル領域に形成された複数のトランジスタとを備える。また、上記の半導体装置は、前記第１ウエル領域を貫通して形成され、前記第２ウエルの底部において、前記第２ウエル領域と前記半導体基板とを電気的に導通する貫通口領域とを備える。そして、上記の半導体装置は、前記複数のトランジスタのうちの一部の複数のトランジスタが平面的に前記貫通口領域内に配置され、前記貫通口領域の境界が、前記一部の複数のトランジスタから、平面的にはなれて配置されていることを特徴とする。
上記の問題を解決するため、本発明に係る半導体装置の製造方法は、第１導電型の半導体基板の表面を含む前記半導体基板内に、第２導電型の第１ウエル領域を形成する工程と、前記半導体基板の表面を含む前記半導体基板内に、前記第１ウエル領域内に第１導電型の第２ウエル領域を形成する工程とを備える。上記の半導体装置の製造方法は、前記第２ウエル領域内に複数のトランジスタを形成する工程を備える。前記第１ウエル領域を形成する際に、前記第１ウエル領域を貫通し、前記第２ウエルの底部と前記半導体基板とを電気的に導通する貫通口領域を形成する。そして、上記の半導体装置の製造方法は、前記複数のトランジスタのうちの一部の複数のトランジスタは、平面的に前記貫通口領域内に形成され、前記貫通口領域の境界が前記一部の複数のトランジスタから、平面的にはなれて配置されていることを特徴とする。
(発明の効果)
以上より、本発明には以下の効果がある。
第１の発明によれば、半導体基板中に、第２導電型の第１ウエル領域が第１導電型の第２ウエル領域を取り囲むように配置されており、第２ウエル領域内にトランジスタが配置されている。また、第２ウエル領域の底部であって、第１ウエル領域中に半導体基板と導通する貫通口領域が形成されており、その貫通口領域の境界はトランジスタ間に一定の距離以上離れて配置されている。従って、第１の発明によれば、第２ウエル領域内のトランジスタは第１ウエル領域により、半導体基板からの電気的な影響を受けなくなるとともに、第２ウエル領域の電源を供給する貫通口領域の境からの影響も受けなくなるため、トランジスタの特性が安定した半導体装置を提供できる効果がある。
第２の発明によれば、第１の発明に係るウエル構造を有する半導体装置の製造方法を提供できる効果がある。
以上より、本発明には以下の効果がある。
第１の発明によれば、半導体基板中に、第２導電型の第１ウエル領域が第１導電型の第２ウエル領域を取り囲むように配置されており、第２ウエル領域内にトランジスタが配置されている。また、第２ウエル領域の底部であって、第１ウエル領域中に半導体基板と導通する貫通口領域が形成されており、その貫通口領域の境界はトランジスタ間に一定の距離以上離れて配置されている。従って、第１の発明によれば、第２ウエル領域内のトランジスタは第１ウエル領域により、半導体基板からの電気的な影響を受けなくなるとともに、第２ウエル領域の電源を供給する貫通口領域の境からの影響も受けなくなるため、トランジスタの特性が安定した半導体装置を提供できる効果がある。
第２の発明によれば、第１の発明に係るウエル構造を有する半導体装置の製造方法を提供できる効果がある。
以下、本発明の実施例１、実施例２、実施例３、及び、実施例４について説明する
（実施例１）
図１Ａ、図１Ｂ、図１Ｃ、図２Ａ、図２Ｂ、図３Ａ、図３Ｂ、図３Ｃ、図３Ｄ、図４Ａ、図４Ｂ、図４Ｃ、図５Ａ、及び、図５Ｂを用いて実施例１を説明する。そして、本発明の実施例１はＣＭＯＳトランジスタを有する半導体装置のトリプルウエル構造に関するものである。
はじめに、図１Ａ、図１Ｂ、及び、図１Ｃを用いて従来の半導体装置の問題点の詳細を説明する。そして、図１Ａは、不純物の注入深さが浅いＮ型ウエル領域１、トリプルウエル構造を構成するＰ型ウエル領域２ａ、トリプルウエル構造ではないＰ型ウエル領域２ｂ、不純物の注入深さが深いＮ型ウエル領域３、Ｐ型半導体基板４、ＭＯＳトランジスタのゲート電極及びチャネル領域５、ソース及びドレイン領域６、厚い酸化膜からなる素子分離領域７、Ｐ型ウエル領域と半導体基板を導通するための貫通口領域８、及び、トリプルウエル構造ではないＰ型ウエル領域２ｂに電位を供給するウエルタップ９を示す。また、図１Ｂは半導体基板15とレジスト16の断面を示しており、5Ｅ15/cm3を示す等濃度線11、2.5Ｅ16/cm3を示す等濃度線12、7.5Ｅ16/cm3を示す等濃度線13、2.25Ｅ17/cm3を示す等濃度線14、半導体基板15、レジスト16、レジスト16の断面形状が斜め形状である領域を示す点線17a、17b、及び、半導体表面の一定の範囲を示す矢印18をそれぞれ示す。また、図１Ｃは、レジスト16が存在する領域、点線17a、17bの位置、図１Ｂで示した半導体表面の矢印18、その半導体表面の矢印18にそった範囲において、半導体基板15の表面の不純物濃度を示したグラフ、及び、そのグラフ中の不純物濃度を示す折れ線20、をそれぞれ示す。なお、モンテカルロ法を使用した、計算機によるシミュレーションにより、不純物分布を求めた結果に基づいて、5E15/cm3を示す等濃度線11、2.5E16/cm3を示す等濃度線12、7.5E16/cm3を示す等濃度線13、2.25Ｅ17/cm3を示す等濃度線14、及び、不純物濃度を示す折れ線20を導出した。
図１Ａ、図１Ｂ、図１Ｃ、図２Ａ、図２Ｂ、図３Ａ、図３Ｂ、図３Ｃ、図３Ｄ、図４Ａ、図４Ｂ、図４Ｃ、図５Ａ、及び、図５Ｂを用いて実施例１を説明する。そして、本発明の実施例１はＣＭＯＳトランジスタを有する半導体装置のトリプルウエル構造に関するものである。
はじめに、図１Ａ、図１Ｂ、及び、図１Ｃを用いて従来の半導体装置の問題点の詳細を説明する。そして、図１Ａは、不純物の注入深さが浅いＮ型ウエル領域１、トリプルウエル構造を構成するＰ型ウエル領域２ａ、トリプルウエル構造ではないＰ型ウエル領域２ｂ、不純物の注入深さが深いＮ型ウエル領域３、Ｐ型半導体基板４、ＭＯＳトランジスタのゲート電極及びチャネル領域５、ソース及びドレイン領域６、厚い酸化膜からなる素子分離領域７、Ｐ型ウエル領域と半導体基板を導通するための貫通口領域８、及び、トリプルウエル構造ではないＰ型ウエル領域２ｂに電位を供給するウエルタップ９を示す。また、図１Ｂは半導体基板15とレジスト16の断面を示しており、5Ｅ15/cm3を示す等濃度線11、2.5Ｅ16/cm3を示す等濃度線12、7.5Ｅ16/cm3を示す等濃度線13、2.25Ｅ17/cm3を示す等濃度線14、半導体基板15、レジスト16、レジスト16の断面形状が斜め形状である領域を示す点線17a、17b、及び、半導体表面の一定の範囲を示す矢印18をそれぞれ示す。また、図１Ｃは、レジスト16が存在する領域、点線17a、17bの位置、図１Ｂで示した半導体表面の矢印18、その半導体表面の矢印18にそった範囲において、半導体基板15の表面の不純物濃度を示したグラフ、及び、そのグラフ中の不純物濃度を示す折れ線20、をそれぞれ示す。なお、モンテカルロ法を使用した、計算機によるシミュレーションにより、不純物分布を求めた結果に基づいて、5E15/cm3を示す等濃度線11、2.5E16/cm3を示す等濃度線12、7.5E16/cm3を示す等濃度線13、2.25Ｅ17/cm3を示す等濃度線14、及び、不純物濃度を示す折れ線20を導出した。
図１Ａは全体としてＰ型のＰ型半導体基板４中に、不純物の注入深さが深いＮ型ウエル領域３と不純物の注入深さが浅いＮ型ウエル領域１とが形成されているところを示している。さらに、図１Ａは不純物の注入深さが深いＮ型ウエル領域３と不純物の注入深さが浅いＮ型ウエル領域１とからなるＮ型ウエル領域中に、トリプルウエル構造を構成するＰ型ウエル領域２ａが形成されているところを示している。また、図１Ａは、上記のトリプルウエル構造を構成するＰ型ウエル領域２ａ中にＭＯＳトランジスタ及び素子分離領域７が形成されているところを示す。そのＭＯＳトランジスタはゲート電極及びチャネル領域５、及び、ソース領域及びドレイン領域６から形成されている。そして、貫通口領域８の上部にＭＯＳトランジスタが配置されているところを示す。図１Ａはトリプルウエル構造ではないＰ型ウエル領域２ｂ中に素子分離領域７及びウエルタップ９が形成されているところを示す。なお、ウエルタップ９はトリプルウエル構造ではないＰ型ウエル領域２ｂに電位を供給する役割を有する。また、ウエルタップ９から供給された電位は、貫通口領域８を通じて、トリプルウエル構造を構成するＰ型ウエル領域２ａへも供給される。
図１Ｂは、不純物の注入深さが深いＮ型ウエル領域３及び貫通口領域８を形成する不純物注入工程時に、不純物の注入マスクとして、その貫通口領域８の境界部分に配置されたレジスト16と半導体基板15の断面を示している。また、図１Ｂは、不純物の注入深さが深いＮ型ウエル領域３及び貫通口領域８を形成するために、不純物を半導体基板の法線方向から注入した後に、不純物が示す濃度分布を等濃度線11、12、13、及び、14で示している。さらに、図１Ｂの点線17aはレジスト16の端を表す。図１Ｂの点線17bはレジスト16の厚さが不均一な領域と均一な領域の境目を表す。また、図１Ｂの矢印18は図１Ｃのグラフに示す横方向の範囲を示す。
図１Ｂは、不純物の注入深さが深いＮ型ウエル領域３及び貫通口領域８を形成する不純物注入工程時に、不純物の注入マスクとして、その貫通口領域８の境界部分に配置されたレジスト16と半導体基板15の断面を示している。また、図１Ｂは、不純物の注入深さが深いＮ型ウエル領域３及び貫通口領域８を形成するために、不純物を半導体基板の法線方向から注入した後に、不純物が示す濃度分布を等濃度線11、12、13、及び、14で示している。さらに、図１Ｂの点線17aはレジスト16の端を表す。図１Ｂの点線17bはレジスト16の厚さが不均一な領域と均一な領域の境目を表す。また、図１Ｂの矢印18は図１Ｃのグラフに示す横方向の範囲を示す。
そして、図１Ｂが示す半導体基板15の表面上にレジスト16が存在しない領域では、半導体基板15中に、2.25Ｅ17/cm3を示す等濃度線14で囲まれた、半導体基板15の表面から深さ1.5μm程度の位置を中心とした帯状の高濃度不純物領域が存在し、その高濃度不純物領域を挟むようにその上下方向には、7.5E16/cm3を示す等濃度線13、2.5E16/cm3を示す等濃度線12、及び5E15/cm3を示す等濃度線11で囲まれた不純物領域が存在している。
一方、図１Ｂが示す点線17aと点線17bで挟まれる領域では、レジスト16中及び半導体基板中15に、縦方向に7.5E16/cm3を示す等濃度線13で囲まれた不純物領域が存在し、その不純物領域の両側に2.5E16/cm3等濃度線12で囲まれる不純物領域が存在する。
ここで、上記のような不純物領域は以下の理由により形成される。まず、点線17aと点線17bで挟まれる領域では、レジスト16の厚さは不均一であり、徐々に厚くなっている。すなわち、レジスト16の断面形状は斜めとなっている。そうすると、レジストに衝突した不純物の注入エネルギーはレジスト16の厚さに応じて減少するため、レジスト16が充分厚い場所では、不純物は主にレジスト16にとどまるものの、レジスト16が薄い場所では、不純物は主にレジストを透過して基板に達する。そして、レジスト16により減少した注入エネルギーに応じて、不純物の半導体基板15への注入深さの平均値は異なるものとなる。従って、基板に達した不純物は、レジスト16がない領域における高濃度不純物領域がある1.5μmの深さから表面までの間に分散することになるため、縦方向の不純物領域が形成されることになる。一方、レジスト16の端の斜め部分にとどまった不純物も、斜め部分の形状に沿って分布することとなるため、レジスト16中に縦方向の不純物領域を形成することとなる。
半導体基板15の表面上にレジスト16が存在する領域であり、かつ、点線17aと点線17bで挟まれる領域以外の領域では、ほぼ、レジスト16の厚さは均一である。そうすると、不純物はレジスト中で止まり、レジスト16中に、2.25E17/cm3の等濃度線14で囲まれた、レジスト16表面から2.0μm程度の位置を中心とした帯状の高濃度不純物領域ができる。また、その高濃度不純物領域を挟むようにその上下方向には、7.5E16/cm3を示す等濃度線13、2.5E16/cm3を示す等濃度線12、及び5E15/cm3を示す等濃度線11で囲まれた不純物領域ができる。
一方、図１Ｂが示す点線17aと点線17bで挟まれる領域では、レジスト16中及び半導体基板中15に、縦方向に7.5E16/cm3を示す等濃度線13で囲まれた不純物領域が存在し、その不純物領域の両側に2.5E16/cm3等濃度線12で囲まれる不純物領域が存在する。
ここで、上記のような不純物領域は以下の理由により形成される。まず、点線17aと点線17bで挟まれる領域では、レジスト16の厚さは不均一であり、徐々に厚くなっている。すなわち、レジスト16の断面形状は斜めとなっている。そうすると、レジストに衝突した不純物の注入エネルギーはレジスト16の厚さに応じて減少するため、レジスト16が充分厚い場所では、不純物は主にレジスト16にとどまるものの、レジスト16が薄い場所では、不純物は主にレジストを透過して基板に達する。そして、レジスト16により減少した注入エネルギーに応じて、不純物の半導体基板15への注入深さの平均値は異なるものとなる。従って、基板に達した不純物は、レジスト16がない領域における高濃度不純物領域がある1.5μmの深さから表面までの間に分散することになるため、縦方向の不純物領域が形成されることになる。一方、レジスト16の端の斜め部分にとどまった不純物も、斜め部分の形状に沿って分布することとなるため、レジスト16中に縦方向の不純物領域を形成することとなる。
半導体基板15の表面上にレジスト16が存在する領域であり、かつ、点線17aと点線17bで挟まれる領域以外の領域では、ほぼ、レジスト16の厚さは均一である。そうすると、不純物はレジスト中で止まり、レジスト16中に、2.25E17/cm3の等濃度線14で囲まれた、レジスト16表面から2.0μm程度の位置を中心とした帯状の高濃度不純物領域ができる。また、その高濃度不純物領域を挟むようにその上下方向には、7.5E16/cm3を示す等濃度線13、2.5E16/cm3を示す等濃度線12、及び5E15/cm3を示す等濃度線11で囲まれた不純物領域ができる。
図１Ｃのグラフは図１Ｂの矢印18の範囲にある、半導体基板15の表面の不純物分布を示すグラフである。そして、図１Ｃのグラフの横軸は、図１Ｂの点線17aと半導体基板10の表面との交点を横軸の原点とし、原点からの横方向の距離を-3.0μmから+1.0μmの範囲で示す。図１Ｃのグラフの縦軸は１Ｅ15/cm3から１Ｅ18/cm3の不純物濃度の範囲を示す。折れ線20は、不純物濃度が、-1.5μmの点において1.5E15/cm3から上昇を始め、原点まで徐々に立ち上り、原点から正領域にはいったところで、頂点8E16/cm3の不純物濃度を示し、原点から離れるに従って急激に減少することを示す。矢印18の範囲が、縦方向の不純物領域を形成する点線17aと点線17bで挟まれる領域を含むため、レジスト16の有無の境界付近程、不純物濃度が高いという状況を反映することになるからである。
図１Ａ、図１Ｂ、及び、図１Ｃによれば、不純物の注入深さが深いＮ型ウエル領域３の中に貫通口領域８を形成するときに、半導体基板へのＮ型の不純物注入を、貫通口領域８の境目において、完全に遮断することはできないため、トリプルウエル構造を構成するＰ型ウエル領域２ａの表面には図１Ｃのグラフに示す不純物分布が形成される。そうすると、従来のトリプルウエル構造では、貫通口領域８の境界部分と重なった、トリプルウエル構造を構成するＰ型ウエル領域２ａ中のＭＯＳトランジスタの特性が、他のＭＯＳトランジスタの特性と比較して不安定となる問題がある。例えば、貫通口領域８の境界部分と重なった、トリプルウエル構造を構成するＰ型ウエル領域２ａ中のＭＯＳトランジスタの特性の内、ソース端子とドレイン端子間のリーク特性が悪化する等の問題がある。Ｐ型ウエル領域２ａのＰ型不純物の働きは、Ｎ型不純物により相殺されるため、Ｐ型ウエル領域２ａ中のＰ型不純物濃度が低下したのと同様な状態となる。その結果、貫通口領域８の境界部分にあるＰ型ウエル領域２ａの部分とソース及びドレイン領域６とで形成されるＰ−Ｎジャンクションの電気的な耐圧が劣化するからである。
また、Ｐ型ウエル領域の底部にある、Ｎ型ウエル領域を貫通する貫通口領域の大きさ、貫通口領域の配置場所により、Ｐ型ウエル領域への給電が不安定となり、Ｐ型ウエル領域上のトランジスタの特性が不安定となる。
さらに、深いＮ型ウエル領域と貫通口領域を形成するには、深いＮ型ウエル領域に高エネルギーでＮ型不純物を注入することになり、微細パターンを形成することは困難である。従って、一般的に貫通口領域の大きさはトランジタ全体の大きさと比較して大きくなることは避けがたい。そこで、特許文献１に記載したように、トランジスタの直下を避けて貫通口領域を配置すると、Ｐ型ウエル領域を貫通口領域の分だけ大きくすることになり、Ｐ型ウエル領域の小型化が困難である。
図１Ａ、図１Ｂ、及び、図１Ｃによれば、不純物の注入深さが深いＮ型ウエル領域３の中に貫通口領域８を形成するときに、半導体基板へのＮ型の不純物注入を、貫通口領域８の境目において、完全に遮断することはできないため、トリプルウエル構造を構成するＰ型ウエル領域２ａの表面には図１Ｃのグラフに示す不純物分布が形成される。そうすると、従来のトリプルウエル構造では、貫通口領域８の境界部分と重なった、トリプルウエル構造を構成するＰ型ウエル領域２ａ中のＭＯＳトランジスタの特性が、他のＭＯＳトランジスタの特性と比較して不安定となる問題がある。例えば、貫通口領域８の境界部分と重なった、トリプルウエル構造を構成するＰ型ウエル領域２ａ中のＭＯＳトランジスタの特性の内、ソース端子とドレイン端子間のリーク特性が悪化する等の問題がある。Ｐ型ウエル領域２ａのＰ型不純物の働きは、Ｎ型不純物により相殺されるため、Ｐ型ウエル領域２ａ中のＰ型不純物濃度が低下したのと同様な状態となる。その結果、貫通口領域８の境界部分にあるＰ型ウエル領域２ａの部分とソース及びドレイン領域６とで形成されるＰ−Ｎジャンクションの電気的な耐圧が劣化するからである。
また、Ｐ型ウエル領域の底部にある、Ｎ型ウエル領域を貫通する貫通口領域の大きさ、貫通口領域の配置場所により、Ｐ型ウエル領域への給電が不安定となり、Ｐ型ウエル領域上のトランジスタの特性が不安定となる。
さらに、深いＮ型ウエル領域と貫通口領域を形成するには、深いＮ型ウエル領域に高エネルギーでＮ型不純物を注入することになり、微細パターンを形成することは困難である。従って、一般的に貫通口領域の大きさはトランジタ全体の大きさと比較して大きくなることは避けがたい。そこで、特許文献１に記載したように、トランジスタの直下を避けて貫通口領域を配置すると、Ｐ型ウエル領域を貫通口領域の分だけ大きくすることになり、Ｐ型ウエル領域の小型化が困難である。
図２Ａは実施例１の半導体装置の平面図、図２Ｂは実施例１の半導体装置の断面図を示す。図２ＡはＰ型半導体基板21、不純物の注入深さが深いＮ型不純物領域22と不純物の注入深さが浅いＮ型不純物領域24とからなるＮ型ウエル領域、トリプルウエル構造を構成するＰ型ウエル領域23ａ、Ｐ型ウエル領域23b、貫通口領域25、ＳＴＩ（shallow
trench isolation）30、ウエルタップ32、貫通口領域の境界33、及び、ＭＯＳトランジスタ34の配置を平面的に示したものである。また、図２Ａは貫通口領域25の内側にはＭＯＳトランジスタ34を画定するフィールド領域28、ＭＯＳトランジスタ34のゲート電極29、ＭＯＳトランジスタ34、及び、ウエルタップ32の電気的な絶縁を行うＳＴＩ30が形成されていることを示す。そして、上記のＮ型ウエル領域はＰ型半導体基板21内に形成されている。Ｐ型ウエル領域23はＮ型ウエル領域の内側に形成されている、すなわち、Ｎ型ウエル領域に囲まれている。貫通口領域25はＰ型ウエル領域23aの内側に配置されており、Ｐ型ウエル領域23ａとＰ型半導体基板21を電気的に接続する領域である。さらに、不純物の注入深さが深いＮ型不純物領域22及び貫通口領域25の境界領域33とＭＯＳトランジスタ34は平面的に離間している。ここで、貫通口領域25の境界領域33とＭＯＳトランジスタ34との距離は、図１Ｃに示す原点からＮ型不純物濃度が所定の濃度まで低下するまでの距離である。なお、所定の濃度まで低下する距離とは、Ｎ型不純物がＭＯＳトランジスタ34に影響を与えない濃度まで低下する距離をいい、例えば、図１Ｃに示す原点からＮ型不純物濃度が約２Ｅ16/cm3に低下する点までの距離をいう。
trench isolation）30、ウエルタップ32、貫通口領域の境界33、及び、ＭＯＳトランジスタ34の配置を平面的に示したものである。また、図２Ａは貫通口領域25の内側にはＭＯＳトランジスタ34を画定するフィールド領域28、ＭＯＳトランジスタ34のゲート電極29、ＭＯＳトランジスタ34、及び、ウエルタップ32の電気的な絶縁を行うＳＴＩ30が形成されていることを示す。そして、上記のＮ型ウエル領域はＰ型半導体基板21内に形成されている。Ｐ型ウエル領域23はＮ型ウエル領域の内側に形成されている、すなわち、Ｎ型ウエル領域に囲まれている。貫通口領域25はＰ型ウエル領域23aの内側に配置されており、Ｐ型ウエル領域23ａとＰ型半導体基板21を電気的に接続する領域である。さらに、不純物の注入深さが深いＮ型不純物領域22及び貫通口領域25の境界領域33とＭＯＳトランジスタ34は平面的に離間している。ここで、貫通口領域25の境界領域33とＭＯＳトランジスタ34との距離は、図１Ｃに示す原点からＮ型不純物濃度が所定の濃度まで低下するまでの距離である。なお、所定の濃度まで低下する距離とは、Ｎ型不純物がＭＯＳトランジスタ34に影響を与えない濃度まで低下する距離をいい、例えば、図１Ｃに示す原点からＮ型不純物濃度が約２Ｅ16/cm3に低下する点までの距離をいう。
図２Ｂは図２ＡのＡ-Ｂ間の点線で示した場所の断面図である。そして、Ｎ型ウエル領域はＰ型半導体基板21の表面からＰ型半導体基板21内に広がる。なお、不純物の注入深さが浅いＮ型不純物領域24はＮ型ウエル領域の表面に、不純物の注入深さが深いＮ型不純物領域22はＮ型ウエル領域の底部に配置されている。また、Ｐ型ウエル領域23ａはＰ型半導体基板21の表面からＮ型ウエル領域の内部に広がっている。貫通口領域25はＰ型ウエル領域の底部からＮ型ウエル領域を貫通してＰ型半導体基板につながる貫通口である。そして、貫通口領域25の周囲は境界領域25となっている。また、Ｐ型半導体基板21、Ｎ型ウエル領域、及び、Ｐ型ウエル領域23ａは、いわゆる、トリプルウエル構造をなしている。さらに、図２Ｂは、Ｐ型ウエル領域23ａ内に形成された、ＭＯＳトランジスタ34を画定するフィールド領域29、ＭＯＳトランジスタ34の電極28、ＳＴＩ30、及び、ＭＯＳトランジスタ34のソース・ドレイン31の断面が示されている。図２Ｂはトリプルウエル構造ではないＰ型ウエル領域23ｂ中に素子分離領域30及びウエルタップ32が形成されているところを示す。なお、ウエルタップ32はトリプルウエル構造ではないＰ型ウエル領域23ｂに電位を供給する役割を有する。また、ウエルタップ32から供給された電位は、貫通口領域25を通じて、トリプルウエル構造を構成するＰ型ウエル領域23ａへも供給される。
図３Ａ、図３Ｂ、図３Ｃ、及び、図３Ｄは図２に示した半導体装置の製造工程の概略を示した断面図である。また、図４Ａ、図４Ｂ、図４Ｃ、及び、図４Ｄは、図３Ｄに示す工程以降の図２に示した半導体装置の製造工程の概略を示した断面図である。
図３Ａ、図３Ｂ、図３Ｃ、図３Ｄ、図４Ａ、図４Ｂ、図４Ｃ、及び、図４Ｄは半導体基板35、不純物の注入深さが深いＮ型不純物領域36、レジスト開口パターン37、ＳＴＩ38、レジスト開口パターン39、不純物の注入深さが浅いＮ型不純物領域40、ポリシリコン層及びゲート酸化膜41、レジストパターン42、ＭＯＳトランジスタのゲート電極43、ＭＯＳトランジスタのソース・ドレイン44、貫通口領域45、トリプルウエル構造を構成するＰ型ウエル領域46a、トリプルウエル構造を構成しないＰ型ウエル領域46b、レジストパターン47、及び、ウエルタップ48をそれぞれ示す。
図３Ａ、図３Ｂ、図３Ｃ、図３Ｄ、図４Ａ、図４Ｂ、図４Ｃ、及び、図４Ｄは半導体基板35、不純物の注入深さが深いＮ型不純物領域36、レジスト開口パターン37、ＳＴＩ38、レジスト開口パターン39、不純物の注入深さが浅いＮ型不純物領域40、ポリシリコン層及びゲート酸化膜41、レジストパターン42、ＭＯＳトランジスタのゲート電極43、ＭＯＳトランジスタのソース・ドレイン44、貫通口領域45、トリプルウエル構造を構成するＰ型ウエル領域46a、トリプルウエル構造を構成しないＰ型ウエル領域46b、レジストパターン47、及び、ウエルタップ48をそれぞれ示す。
図３Ａは素子分離のため、ＳＴＩ38を形成したところを示す。ＳＴＩ38は、以下のようにして形成する。まず、半導体基板35中に0.5μm程度の溝を形成する。次に、半導体基板35の表面を酸化する。次に、半導体基板35上に、上記の溝が絶縁物で埋まるように、絶縁層を堆積させる。次に、上記の溝以外の場所にある絶縁層をＣＭＰ（chemical
mechanical polishing）にて除去するとＳＴＩ38が完成する。
mechanical polishing）にて除去するとＳＴＩ38が完成する。
図３Ｂは半導体基板35の上にレジストを塗布し、フォトリソグラフィー工程をおこなって、レジスト開口パターン37を形成し、イオン注入により、貫通口領域45及び不純物の注入深さが深いＮ型不純物領域36を形成したところを示す。レジスト開口パターン37は不純物の注入深さが深いＮ型不純物領域36に対応した開口を有する。すなわち、レジスト開口パターン37は、Ｎ型ウエル領域上にはレジストパターンを有しないが、貫通口領域45に対応する部分にはレジストパターンを有する。従って、貫通口領域45は不純物の注入が上記のレジストパターンで遮蔽されたことにより出来上がる。
ただし、レジスト開口パターン37が貫通口領域45を遮蔽するレジストパターン部分を有しなくても、貫通口領域45を形成することができる。その際、貫通口領域45の形成は以下のようにして行う。まず、不純物の注入深さが深いＮ型不純物領域36にＮ型不純物をイオン注入する。その際、貫通口領域45にも、Ｎ型不純物が導入される。そこで、再び、レジストを塗布し、フォトリソグラフィー工程をおこなって、貫通口領域45に対応する部分が開口されている、レジストパターンを形成し、Ｎ型不純物を補償するＰ型の不純物を注入する。その結果、不純物の注入深さが深いＮ型不純物領域36中にＰ型の不純物の補償により、貫通口領域45が出来上がる。
ただし、レジスト開口パターン37が貫通口領域45を遮蔽するレジストパターン部分を有しなくても、貫通口領域45を形成することができる。その際、貫通口領域45の形成は以下のようにして行う。まず、不純物の注入深さが深いＮ型不純物領域36にＮ型不純物をイオン注入する。その際、貫通口領域45にも、Ｎ型不純物が導入される。そこで、再び、レジストを塗布し、フォトリソグラフィー工程をおこなって、貫通口領域45に対応する部分が開口されている、レジストパターンを形成し、Ｎ型不純物を補償するＰ型の不純物を注入する。その結果、不純物の注入深さが深いＮ型不純物領域36中にＰ型の不純物の補償により、貫通口領域45が出来上がる。
図３Ｃは不純物の注入深さが浅いＮ型不純物領域40を形成し、Ｎ型ウエル領域を形成したところを示す図である。不純物の注入深さが浅いＮ型不純物領域40を形成するには、まず、レジストを塗布し、フォトリソグラフィー工程を行って、不純物の注入深さが深いＮ型不純物領域36と平面的に重なるように、レジスト開口パターン39を形成する。次に、イオン注入により、不純物の注入深さが浅いＮ型不純物領域40を形成する。その結果、不純物の注入深さが深いＮ型不純物領域36と不純物の注入深さが浅いＮ型不純物領域40とが接続して、Ｎ型ウエル領域が形成される。また、Ｎ型ウエル領域に囲まれたＰ型ウエル領域も形成される。
図３Ｄは、トリプルウエル構造を構成するＰ型ウエル領域46a及びトリプルウエル構造を構成しないＰ型ウエル領域46bを形成したところを示す図である。Ｐ型ウエル領域46a及び46bを形成するためには、はじめに、Ｎ型不純物領域40を覆うレジストパターン47を、レジストを塗布し、フォトリソグラフィー工程を行って形成する。次に、レジストパターン47をマスクとして、Ｐ型不純物をイオン注入する。その後、レジストパターン47を除去する。
図４Ａは、ＭＯＳトランジスタのゲート電極43の形成に用いるレジストパターン42を作成したところを示す図である。レジストパターン42を作成する前に、レジスト開口パターン39を除去し、ゲート酸化を行い、ポリシリコン層を堆積させ、ポリシリコン層及びゲート酸化膜41を形成する。次に、レジストを塗布し、フォトリソグラフィー工程を行って、ＭＯＳトランジスタのゲート電極43の形成に用いるレジストパターン42を作成する。
図４Ａは、ＭＯＳトランジスタのゲート電極43の形成に用いるレジストパターン42を作成したところを示す図である。レジストパターン42を作成する前に、レジスト開口パターン39を除去し、ゲート酸化を行い、ポリシリコン層を堆積させ、ポリシリコン層及びゲート酸化膜41を形成する。次に、レジストを塗布し、フォトリソグラフィー工程を行って、ＭＯＳトランジスタのゲート電極43の形成に用いるレジストパターン42を作成する。
図４Ｂは、ＭＯＳトランジスタのゲート電極43を形成したところを示す図である。ＭＯＳトランジスタのゲート電極43はポリシリコン層及びゲート酸化膜、41を、レジストパターン42をマスクにエッチングすることにより形成する。
図4Ｃは、ＭＯＳトランジスタのソース・ドレイン44を形成したところを示す図である。ソース・ドレイン44を形成するには、まず、レジストを塗布し、フォトリソグラフィー工程を行うことにより、ソース・ドレイン44形成のためのレジストパターンを形成する。そして、そのレジストパターンをマスクにソース・ドレイン44形成のための不純物をイオン注入する。次に、レジストパターンを除去し、熱処理を行って、ソース・ドレイン44の不純物を活性化して、ソース・ドレイン領域は完成する。
図４Ｄは、Ｐ型ウエル領域46bにウエルタップ48を形成したところを示す図である。ウエルタップ48を形成するには、まず、レジストを塗布し、フォトリソグラフィー工程を行うことにより、ウエルタップ48形成するためのレジストパターンを形成する。そして、そのレジストパターンをマスクにウエルタップ48形成のための不純物をイオン注入する。次に、レジストパターンを除去し、熱処理を行って、ウエルタップ48を形成する。
図４Ｄは、Ｐ型ウエル領域46bにウエルタップ48を形成したところを示す図である。ウエルタップ48を形成するには、まず、レジストを塗布し、フォトリソグラフィー工程を行うことにより、ウエルタップ48形成するためのレジストパターンを形成する。そして、そのレジストパターンをマスクにウエルタップ48形成のための不純物をイオン注入する。次に、レジストパターンを除去し、熱処理を行って、ウエルタップ48を形成する。
実施例１によれば、実施例１の半導体装置は、Ｐ型半導体基板中に作成されたＮ型ウエル領域及びＮ型ウエル領域中に形成されたＰ型ウエル領域を有し、Ｐ型ウエル領域とＰ型半導体基板を電気的に接続するため、Ｐ型ウエル領域の底部であって、Ｎ型ウエル領域を貫通する貫通口領域を有する。そして、その貫通口領域内のＭＯＳトランジスタと貫通口領域の境界とは離間している。従って、実施例１の半導体装置では、図１の従来例のように、貫通口領域の境界の不純物がＭＯＳトランジスタに影響することはなく、ＭＯＳトランジスタが安定に動作する。例えば、貫通口領域の境界のＮ型不純物により、ＭＯＳトランジスタのソース端子とドレイン端子間のリーク特性等が悪影響を受けない効果がある。
また、Ｐ型ウエル領域の底部にある、Ｎ型ウエル領域を貫通する貫通口領域の大きさは、ＭＯＳトランジスタを含む程に大きい。また、貫通口領域の配置場所はＭＯＳトランジスタの直下にある。従って、貫通口領域がＰ−Ｎジャンクションに起因する空乏層の広がりにより、閉じることがなく、Ｐ型ウエル領域への給電が安定する。また、給電が安定することにより、Ｐ型ウエル領域上のトランジスタの特性が安定となる。
さらに、トランジスタの直下に貫通口領域を配置することができ、トランジスタと貫通口領域とを平面的に重ねることにより、貫通口領域を独立に設ける場合に比較して、Ｐ型ウエル領域の小型化が容易である。
なお、上記の実施例１においては、トリプルウエル構造を構成するＰ型ウエル領域内にＭＯＳトランジスタが形成されており、貫通口領域の境界領域が、ＭＯＳトランジスタの特性に、悪影響を及ぼすと記載している。一方、実施例１の貫通口領域の境界領域は、ＭＯＳトランジスタ以外のトランジスタ、例えば、バイポーラトランジスタの動作にも悪影響を及ぼすことが考えられる。Ｐ型ウエル領域の貫通口の境界部分において、Ｎ型不純物の作用による、Ｐ−Ｎジャンクションの耐圧の低下は、バイポーラトランジスタ等に対しても、端子間のリーク特性の悪化の原因となり得るからである。そこで、実施例１のように、トランジスタと貫通口領域の境界領域を平面的に離間させることは、ＭＯＳトランジスタ以外のトランジスタに対しても有効であることはいうまでもない。
また、Ｐ型ウエル領域の底部にある、Ｎ型ウエル領域を貫通する貫通口領域の大きさは、ＭＯＳトランジスタを含む程に大きい。また、貫通口領域の配置場所はＭＯＳトランジスタの直下にある。従って、貫通口領域がＰ−Ｎジャンクションに起因する空乏層の広がりにより、閉じることがなく、Ｐ型ウエル領域への給電が安定する。また、給電が安定することにより、Ｐ型ウエル領域上のトランジスタの特性が安定となる。
さらに、トランジスタの直下に貫通口領域を配置することができ、トランジスタと貫通口領域とを平面的に重ねることにより、貫通口領域を独立に設ける場合に比較して、Ｐ型ウエル領域の小型化が容易である。
なお、上記の実施例１においては、トリプルウエル構造を構成するＰ型ウエル領域内にＭＯＳトランジスタが形成されており、貫通口領域の境界領域が、ＭＯＳトランジスタの特性に、悪影響を及ぼすと記載している。一方、実施例１の貫通口領域の境界領域は、ＭＯＳトランジスタ以外のトランジスタ、例えば、バイポーラトランジスタの動作にも悪影響を及ぼすことが考えられる。Ｐ型ウエル領域の貫通口の境界部分において、Ｎ型不純物の作用による、Ｐ−Ｎジャンクションの耐圧の低下は、バイポーラトランジスタ等に対しても、端子間のリーク特性の悪化の原因となり得るからである。そこで、実施例１のように、トランジスタと貫通口領域の境界領域を平面的に離間させることは、ＭＯＳトランジスタ以外のトランジスタに対しても有効であることはいうまでもない。
（実施例２）
図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、及び、図６Ｃを用いて、実施例２を説明する。実施例２は複数のＮ型ＭＯＳトランジスタがＰ型ウエル領域内に作成されており、貫通口領域の境界がＮ型ＭＯＳトランジスタの間に配置されている実施例である。
図５Ａは実施例２の半導体装置の平面図であり、図５Ｂは実施例２の半導体装置の断面図を示す。図５Ａは不純物の注入深さが深いＮ型不純物領域と不純物の注入深さが浅いＮ型不純物領域が平面的に重なっている領域50、Ｎ型ＭＯＳトランジスタ51、貫通口領域52、及び、Ｐ型ウエル領域と不純物の注入深さが深いＮ型不純物領域が平面的に重なっている領域53をそれぞれ示す。なお、Ｎ型ＭＯＳトランジスタ51のゲート電極、ソース・ドレイン等の構造は省略し、Ｎ型ＭＯＳトランジスタ51全体は長方形で代表した。
図５Ｂは、図５Ａの平面図に示したＡ−Ｂ線における断面図であり、Ｐ型半導体基板57の表面から内部に広がる不純物の注入深さが浅いＮ型不純物領域56、Ｐ型半導体基板57の表面から内部に広がるＰ型ウエル領域54、Ｎ型不純物領域56とＰ型ウエル領域54の底部にある不純物の注入深さが深い不純物領域55、及び、Ｐ型ウエル領域54の底部にあって、不純物の注入深さが深い不純物領域55を貫通する貫通口領域52、及び、Ｐ型ウエル領域54上にあるＮ型ＭＯＳトランジスタ51をそれぞれ示す。なお、不純物の注入深さが浅いＮ型不純物領域56と不純物の注入深さが深い不純物領域55とはＮ型ウエル領域を形成し、Ｐ型ウエル領域54を取り囲んでいる。
図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、及び、図６Ｃを用いて、実施例２を説明する。実施例２は複数のＮ型ＭＯＳトランジスタがＰ型ウエル領域内に作成されており、貫通口領域の境界がＮ型ＭＯＳトランジスタの間に配置されている実施例である。
図５Ａは実施例２の半導体装置の平面図であり、図５Ｂは実施例２の半導体装置の断面図を示す。図５Ａは不純物の注入深さが深いＮ型不純物領域と不純物の注入深さが浅いＮ型不純物領域が平面的に重なっている領域50、Ｎ型ＭＯＳトランジスタ51、貫通口領域52、及び、Ｐ型ウエル領域と不純物の注入深さが深いＮ型不純物領域が平面的に重なっている領域53をそれぞれ示す。なお、Ｎ型ＭＯＳトランジスタ51のゲート電極、ソース・ドレイン等の構造は省略し、Ｎ型ＭＯＳトランジスタ51全体は長方形で代表した。
図５Ｂは、図５Ａの平面図に示したＡ−Ｂ線における断面図であり、Ｐ型半導体基板57の表面から内部に広がる不純物の注入深さが浅いＮ型不純物領域56、Ｐ型半導体基板57の表面から内部に広がるＰ型ウエル領域54、Ｎ型不純物領域56とＰ型ウエル領域54の底部にある不純物の注入深さが深い不純物領域55、及び、Ｐ型ウエル領域54の底部にあって、不純物の注入深さが深い不純物領域55を貫通する貫通口領域52、及び、Ｐ型ウエル領域54上にあるＮ型ＭＯＳトランジスタ51をそれぞれ示す。なお、不純物の注入深さが浅いＮ型不純物領域56と不純物の注入深さが深い不純物領域55とはＮ型ウエル領域を形成し、Ｐ型ウエル領域54を取り囲んでいる。
図５Ａ及び図５Ｂによれば、実施例２の半導体装置は、Ｐ型半導体基板57中に作成されたＮ型ウエル領域及びＮ型ウエル領域中に形成されたＰ型ウエル領域54を有し、Ｐ型ウエル領域54とＰ型半導体基板57を電気的に接続するため、Ｐ型ウエル領域54の底部からＮ型ウエル領域を貫通する貫通口領域52を有する。そして、そのＰ型ウエル領域54内には複数のＮ型ＭＯＳトランジスタが存在し、貫通口領域52内にもＮ型ＭＯＳトランジスタが存在する。そこで、貫通口領域52内のＮ型ＭＯＳトランジスタと貫通口領域52外のＮ型ＭＯＳトランジスタの間に貫通口領域52の境界が配置されている。また、その貫通口領域52の境界とＮ型ＭＯＳトランジスタとは平面的に離間している。なお、貫通口領域52の境界とＮ型ＭＯＳトランジスタとの距離は、実施例１と同様、図１Ｃのグラフの原点からＮ型不純物濃度が２Ｅ16/cm3程度まで低下する点間の距離であることが望ましい。
従って、実施例２の半導体装置では、図１Ａ、図１Ｂ、及び、図１Ｃの従来例のように、貫通口領域の境界の不純物がＭＯＳトランジスタに影響することはなく、ＭＯＳトランジスタが安定に動作する。例えば、ＭＯＳトランジスタのソース・ドレイン端子間のリーク特性等に悪影響が及ぶことはない。
また、ＭＯＳトランジスタ領域と貫通口領域とを重ねることができるため、別に貫通口領域を独立してとる必要はなく、ＭＯＳトランジスタ領域と貫通口領域の双方を含むＰ型ウエル領域54の面積を縮小することができる。
また、ＭＯＳトランジスタ領域と貫通口領域とを重ねることができるため、別に貫通口領域を独立してとる必要はなく、ＭＯＳトランジスタ領域と貫通口領域の双方を含むＰ型ウエル領域54の面積を縮小することができる。
図６Ａ、図６Ｂ、及び、図６Ｃは、図５Ａ及び図５Ｂに記載した実施例２の変形例の半導体装置の平面図及び断面図である。図６Ａは平面図であり、不純物の注入深さが深いＮ型不純物領域と不純物の注入深さが浅いＮ型不純物領域が平面的に重なっている領域60、Ｎ型ＭＯＳトランジスタ61、Ｐ型ＭＯＳトランジスタ62、貫通口領域63、及び、Ｐ型ウエル領域と不純物の注入深さが深いＮ型不純物領域が平面的に重なっている領域64を示す。
図６Ｂは図６ＡのＡ−Ｂ線部分の断面図であり、Ｐ型半導体基板68の表面から内部に広がる不純物の注入深さが浅いＮ型不純物領域67、Ｐ型半導体基板68の表面から内部に広がるＰ型ウエル領域65、Ｎ型不純物領域67とＰ型ウエル領域65の底部にある不純物の注入深さが深い不純物領域66、及び、Ｐ型ウエル領域65の底部にあって、不純物の注入深さが深い不純物領域55を貫通する貫通口領域63、及び、Ｐ型ウエル領域65上にあるＮ型ＭＯＳトランジスタ61を示す。なお、不純物の注入深さが浅いＮ型不純物領域67と不純物の注入深さが深い不純物領域66とはＮ型ウエル領域を形成し、Ｐ型ウエル領域65を取り囲んでいる。
図６Ｃは図６ＡのＣ−Ｄ線部分の断面図である。そして、図６Ａと図６Ｂとを比較すると、Ｐ型ウエル領域65が示されていない点、及び、Ｐ型ウエル領域65上にあるＮ型ＭＯＳトランジスタ61に代わって、不純物の注入深さが浅いＮ型不純物領域67上にあるＰ型ＭＯＳトランジスタ62が示されている点で異なる。しかし、その他の点では、図６Ａは図６Ｂと同様である。
そして、図６Ａ、図６Ｂ、及び、図６Ｃに示す実施例２の変形例はＰ型ＭＯＳトランジスタを貫通口領域63に含む点で、実施例２とは異なる。しかし、その他の構造、配置については、実施例２と同様である。
図６Ｂは図６ＡのＡ−Ｂ線部分の断面図であり、Ｐ型半導体基板68の表面から内部に広がる不純物の注入深さが浅いＮ型不純物領域67、Ｐ型半導体基板68の表面から内部に広がるＰ型ウエル領域65、Ｎ型不純物領域67とＰ型ウエル領域65の底部にある不純物の注入深さが深い不純物領域66、及び、Ｐ型ウエル領域65の底部にあって、不純物の注入深さが深い不純物領域55を貫通する貫通口領域63、及び、Ｐ型ウエル領域65上にあるＮ型ＭＯＳトランジスタ61を示す。なお、不純物の注入深さが浅いＮ型不純物領域67と不純物の注入深さが深い不純物領域66とはＮ型ウエル領域を形成し、Ｐ型ウエル領域65を取り囲んでいる。
図６Ｃは図６ＡのＣ−Ｄ線部分の断面図である。そして、図６Ａと図６Ｂとを比較すると、Ｐ型ウエル領域65が示されていない点、及び、Ｐ型ウエル領域65上にあるＮ型ＭＯＳトランジスタ61に代わって、不純物の注入深さが浅いＮ型不純物領域67上にあるＰ型ＭＯＳトランジスタ62が示されている点で異なる。しかし、その他の点では、図６Ａは図６Ｂと同様である。
そして、図６Ａ、図６Ｂ、及び、図６Ｃに示す実施例２の変形例はＰ型ＭＯＳトランジスタを貫通口領域63に含む点で、実施例２とは異なる。しかし、その他の構造、配置については、実施例２と同様である。
従って、実施例２の変形例の半導体装置では、図１の従来例のように、ＭＯＳトランジスタの特性は、貫通口領域の境界部分の不純物に影響されることはない。また、Ｎ型ＭＯＳトランジスタが安定に動作するだけでなく、Ｐ型ＭＯＳトランジスタも安定動作する。例えば、貫通口領域の境界部分に配置されているＰ型ＭＯＳトランジスタのソース・ドレイン端子間のリーク特性等は正常なものとなる。
また、ＭＯＳトランジスタ領域と貫通口領域とを重ねることができるため、ＭＯＳトランジスタ領域と貫通口領域の双方を含むＰ型ウエル領域54の面積を縮小することができる。
また、ＭＯＳトランジスタ領域と貫通口領域とを重ねることができるため、ＭＯＳトランジスタ領域と貫通口領域の双方を含むＰ型ウエル領域54の面積を縮小することができる。
（実施例３）
図７及び図８を用いて実施例３を説明する。実施例３はＭＯＳトランジスタから構成されるＳＲＡＭセルを有する半導体装置に関する実施例である。
図７は実施例３の半導体装置のＳＲＡＭセルのレイアウトについて説明する平面図である。そして、図７はワード線70、VDD線71、ビット線72、GＮD線73、ＭＯＳトランジスタのゲート電極74、フィールド領域75、コンタクト76、Ｎ型ＭＯＳトランジスタ77、Ｎ型ＭＯＳトランジスタ78、Ｐ型ＭＯＳトランジスタ79、Ｐ型ＭＯＳトランジスタ80、Ｎ型ＭＯＳトランジスタ81、Ｎ型ＭＯＳトランジスタ82、Ｐ型ウエル領域83、Ｎ型ウエル領域84、及び、ＳＲＡＭセル85を示す。
図７及び図８を用いて実施例３を説明する。実施例３はＭＯＳトランジスタから構成されるＳＲＡＭセルを有する半導体装置に関する実施例である。
図７は実施例３の半導体装置のＳＲＡＭセルのレイアウトについて説明する平面図である。そして、図７はワード線70、VDD線71、ビット線72、GＮD線73、ＭＯＳトランジスタのゲート電極74、フィールド領域75、コンタクト76、Ｎ型ＭＯＳトランジスタ77、Ｎ型ＭＯＳトランジスタ78、Ｐ型ＭＯＳトランジスタ79、Ｐ型ＭＯＳトランジスタ80、Ｎ型ＭＯＳトランジスタ81、Ｎ型ＭＯＳトランジスタ82、Ｐ型ウエル領域83、Ｎ型ウエル領域84、及び、ＳＲＡＭセル85を示す。
所定のフィールド領域75、及び、所定のＭＯＳトランジスタのゲート電極74を一定の規則に配置することにより、ＭＯＳトランジスタを一定の規則性をもって、マトリックス状態に敷きつめることができる。そして、マトリックス状態に配置されたＭＯＳトランジスタの中から、例えば、Ｎ型ウエル領域84にあるＰ型ＭＯＳトランジスタ79、80と、Ｐ型ウエル領域83にあるＮ型ＭＯＳトランジスタ77、78、81、82を、図７の太線で示したように配線層で接続をすることにより、ＳＲＡＭセル85を構成することができる。なお、コンタクト76が配置されている箇所を除き、フィールド領域75とＭＯＳトランジスタのゲート電極74との交差部分にＭＯＳトランジスタのチャネルが形成される。一方、フィールド領域75とＭＯＳトランジスタのゲート電極74との交差部分であって、コンタクト76が配置されている箇所では、フィールド領域75とＭＯＳトランジスタのゲート電極74が電気的に接続されている。
ここで、上記の接続により、Ｎ型ＭＯＳトランジスタ78とＰ型ＭＯＳトランジスタ79はインバータ回路を形成する。Ｎ型ＭＯＳトランジスタ81とＰ型ＭＯＳトランジスタ80はインバータ回路を形成する。そして、双方のインバータ回路はクロス接続をしている。また、Ｎ型ＭＯＳトランジスタ77及びＮ型ＭＯＳトランジスタ82はＳＲＡＭセルのトランスファーゲートを形成する。
Ｎ型ウエル領域84とＰ型ウエル領域83は、平面的には列方向に長い長方形の領域であり、平面的には交互に配置されている。ここで、Ｎ型ウエル領域84の幅は、例えば、約0.5μm程度である。また、Ｐ型ウエル領域83の幅は、例えば、約0.7μm程度である。従って、Ｎ型ウエル領域84は平面的にはＰ型ウエル領域83に分離されている。しかし、Ｐ型ウエル領域83はＮ型ウエル領域84内に形成されており、Ｎ型ウエル領域84はＰ型ウエル領域83領域の底部のＮ型不純物の注入深さが深い領域により接続されている。すなわち、Ｎ型ウエル領域84はＳＲＡＭセル85を含むＳＲＡＭセルマトリックス全体を囲む領域である。
ここで、上記の接続により、Ｎ型ＭＯＳトランジスタ78とＰ型ＭＯＳトランジスタ79はインバータ回路を形成する。Ｎ型ＭＯＳトランジスタ81とＰ型ＭＯＳトランジスタ80はインバータ回路を形成する。そして、双方のインバータ回路はクロス接続をしている。また、Ｎ型ＭＯＳトランジスタ77及びＮ型ＭＯＳトランジスタ82はＳＲＡＭセルのトランスファーゲートを形成する。
Ｎ型ウエル領域84とＰ型ウエル領域83は、平面的には列方向に長い長方形の領域であり、平面的には交互に配置されている。ここで、Ｎ型ウエル領域84の幅は、例えば、約0.5μm程度である。また、Ｐ型ウエル領域83の幅は、例えば、約0.7μm程度である。従って、Ｎ型ウエル領域84は平面的にはＰ型ウエル領域83に分離されている。しかし、Ｐ型ウエル領域83はＮ型ウエル領域84内に形成されており、Ｎ型ウエル領域84はＰ型ウエル領域83領域の底部のＮ型不純物の注入深さが深い領域により接続されている。すなわち、Ｎ型ウエル領域84はＳＲＡＭセル85を含むＳＲＡＭセルマトリックス全体を囲む領域である。
なお、実施例３のフィールド領域75のパターンは、連続して列方向へ延伸し、かつ、幅が周期的に変化する連続棒状パターン、及び、短い棒状のパターンである。そして、フィールド領域75の規則的な配置とは、連続棒状パターンを列方向に配置した配列A、短い棒状のパターンを列方向に並べた配列B、及び、配列Bに対して、短い棒状のパターンの配置が互い違いになるように、短い棒状のパターンを配置した配列Ｃを繰り返し、列方向へ配置したものをいう。また、実施例３のＭＯＳトランジスタのゲート電極74のパターンは、フィールド領域75の2列分と交差する程度の長さを持つ、長い棒状パターンである。そして、ゲート電極の規則的な配置とは、長い棒状パターンを、行方向へ、２列のフィールド領域75と交差するように配置することをいう。
VDD線71は太線及び直方体形状の配線層パターンで表されており、ＳＲＡＭセル85へ、高電圧側の電源電圧を伝える役割を果たす配線である。直方体形状の配線層パターンはフィールド領域75と接続するためのパターンであり、ＳＲＡＭセル85を構成するＰ型ＭＯＳトランジスタ79、80のソースと接続する。VDD線71の太線は、配線層からなり、直方体形状パターンをマトリックスの列方向に接続する配線を表したものである。ビット線72は太線及び直方体形状の配線層パターンで表されており、ＳＲＡＭセル85へ、ビット線信号を伝える役割を果たす配線である。直方体形状のパターンはフィールド領域75と接続するための配線層パターンであり、ＳＲＡＭセル85を構成するＮ型ＭＯＳトランジスタ77のソース・ドレイン領域、及び、Ｎ型ＭＯＳトランジスタ82のソース・ドレイン領域と接続する。ビット線72の太線は、配線層から構成されており、直方体形状パターンをマトリックスの列方向に接続する配線を表す。
GＮD線73は太線及び直方体形状のパターンにより表されているのは同様であり、ＳＲＡＭセル85へ、低電圧側の電源電圧を伝える役割を果たす。直方体形状の配線層パターンはフィールド領域75と接続するためのパターンであり、ＳＲＡＭセル76を構成するＮ型ＭＯＳトランジスタ78、81のドレインと接続する。GＮD線73の太線は直方体形状のパターンをマトリックスの列方向に接続する配線である。
ワード線70は、配線層から構成されており、ＳＲＡＭセル85を構成するＮ型ＭＯＳトランジスタ77のゲート電極74、及び、Ｎ型ＭＯＳトランジスタ82のゲート電極74と接続する。そして、ワード線70は、ＳＲＡＭセルの記憶部分へ、Ｎ型ＭＯＳトランジスタ77及びＮ型ＭＯＳトランジスタ82を通じて、ビット線信号を取り込むためのデコード信号を伝える役割を果たす。
ワード線70は、配線層から構成されており、ＳＲＡＭセル85を構成するＮ型ＭＯＳトランジスタ77のゲート電極74、及び、Ｎ型ＭＯＳトランジスタ82のゲート電極74と接続する。そして、ワード線70は、ＳＲＡＭセルの記憶部分へ、Ｎ型ＭＯＳトランジスタ77及びＮ型ＭＯＳトランジスタ82を通じて、ビット線信号を取り込むためのデコード信号を伝える役割を果たす。
図８は、実施例３の半導体装置において、図７のＳＲＡＭセルに対する貫通口領域の配置を示す図である。
そして、図８はフィールド領域87、ゲート電極88、低電圧電源89、高電圧電源90、ビット線91、Ｎ型ＭＯＳトランジスタ92、Ｎ型ＭＯＳトランジスタ93、Ｐ型ＭＯＳトランジスタ96、Ｐ型ＭＯＳトランジスタ97、Ｎ型ＭＯＳトランジスタ98、Ｎ型ＭＯＳトランジスタ99、貫通口領域100、Ｐ型ウエル領域101及びＮ型ウエル領域102を示す。
そして、フィールド領域87とゲート電極88とはＭＯＳトランジスタを構成する点は図６と同様である。また、低電圧電源89、高電圧電源90、ビット線91、Ｎ型ＭＯＳトランジスタ92、Ｎ型ＭＯＳトランジスタ93、Ｐ型ＭＯＳトランジスタ96、Ｐ型ＭＯＳトランジスタ97、Ｎ型ＭＯＳトランジスタ98、及び、Ｎ型ＭＯＳトランジスタ99はＳＲＡＭセルを構成する点は図７と同様である。
そこで、貫通口領域100は上下に対象な２つのＳＲＡＭセル領域を包含するように設定されている。２つのＳＲＡＭセルを包含するようにしたのは、上下のＳＲＡＭセルの特性を揃えるためである。ここで、貫通口領域100の大きさは、例えば、1.0μm×1.4μm程度の矩形である。また、Ｎ型ウエル領域101の幅は、例えば、約0.5μm程度である。また、Ｐ型ウエル領域102の幅は、例えば、約0.7μm程度である。そして、貫通口領域100の境界部分はＳＲＡＭセルを構成するＭＯＳトランジスタ間に配置されている。さらに、貫通口領域100の境界部分とＭＯＳトランジスタとの距離は、図１Ｃに示す原点からＮ型不純物濃度が所定の濃度まで低下するまでの距離であることが望ましい。なお、所定の濃度まで低下する距離とは、Ｎ型不純物がＭＯＳトランジスタに影響を与えない濃度まで低下する距離をいい、例えば、図１Ｃに示す原点からＮ型不純物濃度が約２Ｅ16/cm3に低下する点までの距離をいう。
そして、図８はフィールド領域87、ゲート電極88、低電圧電源89、高電圧電源90、ビット線91、Ｎ型ＭＯＳトランジスタ92、Ｎ型ＭＯＳトランジスタ93、Ｐ型ＭＯＳトランジスタ96、Ｐ型ＭＯＳトランジスタ97、Ｎ型ＭＯＳトランジスタ98、Ｎ型ＭＯＳトランジスタ99、貫通口領域100、Ｐ型ウエル領域101及びＮ型ウエル領域102を示す。
そして、フィールド領域87とゲート電極88とはＭＯＳトランジスタを構成する点は図６と同様である。また、低電圧電源89、高電圧電源90、ビット線91、Ｎ型ＭＯＳトランジスタ92、Ｎ型ＭＯＳトランジスタ93、Ｐ型ＭＯＳトランジスタ96、Ｐ型ＭＯＳトランジスタ97、Ｎ型ＭＯＳトランジスタ98、及び、Ｎ型ＭＯＳトランジスタ99はＳＲＡＭセルを構成する点は図７と同様である。
そこで、貫通口領域100は上下に対象な２つのＳＲＡＭセル領域を包含するように設定されている。２つのＳＲＡＭセルを包含するようにしたのは、上下のＳＲＡＭセルの特性を揃えるためである。ここで、貫通口領域100の大きさは、例えば、1.0μm×1.4μm程度の矩形である。また、Ｎ型ウエル領域101の幅は、例えば、約0.5μm程度である。また、Ｐ型ウエル領域102の幅は、例えば、約0.7μm程度である。そして、貫通口領域100の境界部分はＳＲＡＭセルを構成するＭＯＳトランジスタ間に配置されている。さらに、貫通口領域100の境界部分とＭＯＳトランジスタとの距離は、図１Ｃに示す原点からＮ型不純物濃度が所定の濃度まで低下するまでの距離であることが望ましい。なお、所定の濃度まで低下する距離とは、Ｎ型不純物がＭＯＳトランジスタに影響を与えない濃度まで低下する距離をいい、例えば、図１Ｃに示す原点からＮ型不純物濃度が約２Ｅ16/cm3に低下する点までの距離をいう。
実施例３のＭＯＳトランジスタから構成されるＳＲＡＭセルを有する半導体装置によれば、ＳＲＡＭセルを構成するＮ型ＭＯＳトランジスタはＰ型ウエル領域に配置されており、Ｐ型ＭＯＳトランジスタはＮ型ウエル領域に配置されている。そして、Ｐ型ウエル領域はＮ型ウエル領域の内部に配置されており、Ｐ型ウエル領域の底部には、Ｎ型不純物の注入深さが深い領域が配置されている。そして、貫通口領域100が２つのＳＲＡＭセルを包含するように設けられており、貫通口領域100の境界部分がＳＲＡＭセルを構成するＭＯＳトランジスタ間に配置されている。貫通口領域100の境界部分にある不純物分布が不安定な領域を避けるように、ＭＯＳトランジスタが配置されることになり、ＭＯＳトランジスタの動作が安定する。その結果、そのＭＯＳトランジスタから構成されるＳＲＡＭセルの動作も安定したものとなる。
また、Ｎウエル領域はＳＲＡＭセルマトリック全体を含み、貫通口領域100に比較して、大きな領域を占めている。さらに、Ｐ型ウエル領域もＳＲＡＭセルのほぼ一列分の面積を占めており、貫通口領域100に比較して大きい領域を占める。一方、貫通口領域100はＰ型ウエル領域の一部を占めるにすぎない。従って、実施例３のトリプルウエル構造によって、半導体基板から、Ｐ型ウエル領域への少数キャリヤー電流の注入を抑制することができ、かつ、Ｐ型ウエル領域の給電を貫通口領域100から行うことができる。その結果、ＳＲＡＭセルマトリックス全体は少数キャリヤー電流の注入から保護される。また、ＳＲＡＭセルと貫通口領域100とは平面的に重なることが可能となるため、貫通口領域100を独立に設ける必要がなく、Ｐ型ウエル領域の面積を縮小することができる。
また、Ｎウエル領域はＳＲＡＭセルマトリック全体を含み、貫通口領域100に比較して、大きな領域を占めている。さらに、Ｐ型ウエル領域もＳＲＡＭセルのほぼ一列分の面積を占めており、貫通口領域100に比較して大きい領域を占める。一方、貫通口領域100はＰ型ウエル領域の一部を占めるにすぎない。従って、実施例３のトリプルウエル構造によって、半導体基板から、Ｐ型ウエル領域への少数キャリヤー電流の注入を抑制することができ、かつ、Ｐ型ウエル領域の給電を貫通口領域100から行うことができる。その結果、ＳＲＡＭセルマトリックス全体は少数キャリヤー電流の注入から保護される。また、ＳＲＡＭセルと貫通口領域100とは平面的に重なることが可能となるため、貫通口領域100を独立に設ける必要がなく、Ｐ型ウエル領域の面積を縮小することができる。
（実施例４）
図９を用いて、実施例４を説明する。実施例４は実施例３と同様にＳＲＡＭセルを有する半導体装置に関する実施例であるが、ＳＲＡＭセルの構造が異なるものである。
図９は実施例４の半導体装置を示す図である。そして、図９はフィールド領域105、106、ゲート電極107、108、Ｎ型ウエル領域109、Ｐ型ウエル領域110、Ｐ型ＭＯＳトランジスタ111、112、Ｎ型ＭＯＳトランジスタ113、114、115、116、貫通口領域117を示す。
所定のフィールド領域105、及び、所定のＭＯＳトランジスタのゲート電極107、108を一定の規則に配置することにより、ＭＯＳトランジスタを一定の規則性をもって、マトリックス状態に敷きつめることができる。ゲート電極107、108とフィールド領域105、106の重なる領域にはＭＯＳトランジスタが構成されるからである。
そして、上記のＭＯＳトランジスタ、例えば、Ｐ型ＭＯＳトランジスタ111、112、及び、Ｎ型ＭＯＳトランジスタ113、114、115、116は、図８の太線で示したように、配線層により接続することで、ＳＲＡＭセルを構成する。そして、Ｐ型ＭＯＳトランジスタ111、112はＮ型ウエル領域109内に配置されている。Ｎ型ＭＯＳトランジスタ103、104、105、106はＰ型ウエル領域110内に配置されている。なお、Ｎ型ＭＯＳトランジスタ113とＰ型ＭＯＳトランジスタ111はインバータ回路を形成する。Ｎ型ＭＯＳトランジスタ114とＰ型ＭＯＳトランジスタ112はインバータ回路を形成する。そして、双方のインバータ回路はクロス接続をしている。また、Ｎ型ＭＯＳトランジスタ115、116はＳＲＡＭセルのトランスファーゲートを形成する。
図９を用いて、実施例４を説明する。実施例４は実施例３と同様にＳＲＡＭセルを有する半導体装置に関する実施例であるが、ＳＲＡＭセルの構造が異なるものである。
図９は実施例４の半導体装置を示す図である。そして、図９はフィールド領域105、106、ゲート電極107、108、Ｎ型ウエル領域109、Ｐ型ウエル領域110、Ｐ型ＭＯＳトランジスタ111、112、Ｎ型ＭＯＳトランジスタ113、114、115、116、貫通口領域117を示す。
所定のフィールド領域105、及び、所定のＭＯＳトランジスタのゲート電極107、108を一定の規則に配置することにより、ＭＯＳトランジスタを一定の規則性をもって、マトリックス状態に敷きつめることができる。ゲート電極107、108とフィールド領域105、106の重なる領域にはＭＯＳトランジスタが構成されるからである。
そして、上記のＭＯＳトランジスタ、例えば、Ｐ型ＭＯＳトランジスタ111、112、及び、Ｎ型ＭＯＳトランジスタ113、114、115、116は、図８の太線で示したように、配線層により接続することで、ＳＲＡＭセルを構成する。そして、Ｐ型ＭＯＳトランジスタ111、112はＮ型ウエル領域109内に配置されている。Ｎ型ＭＯＳトランジスタ103、104、105、106はＰ型ウエル領域110内に配置されている。なお、Ｎ型ＭＯＳトランジスタ113とＰ型ＭＯＳトランジスタ111はインバータ回路を形成する。Ｎ型ＭＯＳトランジスタ114とＰ型ＭＯＳトランジスタ112はインバータ回路を形成する。そして、双方のインバータ回路はクロス接続をしている。また、Ｎ型ＭＯＳトランジスタ115、116はＳＲＡＭセルのトランスファーゲートを形成する。
Ｎ型ウエル領域109とＰ型ウエル領域110は、平面的には行方向に長い長方形の領域であり、平面的には交互に配置されていることから、Ｎ型ウエル領域109は平面的にはＰ型ウエル領域110に分離されている。しかし、Ｐ型ウエル領域110領域はＮ型ウエル領域109内に形成されており、Ｎ型ウエル領域109はＰ型ウエル領域110の底部においてＮ型不純物の注入深さが深い領域により接続されている。すなわち、Ｎ型ウエル領域109はＳＲＡＭセルマトリックス全体を囲む領域である。ここで、Ｎ型ウエル領域109の幅は、例えば、約0.6μm程度である。また、Ｐ型ウエル領域110の幅は、例えば、約1.1μm程度である。
なお、実施例４のフィールド領域105は、英語のＣの開口側を軸として、左右対象的に２つ並べた形状で近似される形状である。また、実施例４のフィールド領域106は、英語のＣの背面側を軸として、左右対象的に２つ並べた形状で近似される形状である。そして、フィールド領域105は行方向に連続的に並べられており、フィールド領域105行を形成する。また、フィールド領域106は行方向に連続的に並べられており、フィールド領域106行を形成する。さらに、フィールド領域105行とフィールド領域106行は交互に配列されている。
ゲート電極107は隣接するフィールド領域105とフィールド領域106の双方に交差する程度の長さの棒状のパターンを含む。そして、隣接するフィールド領域105とフィールド領域106の双方に交差する向きに配置され、かつ、行方向に連続して配置されている。
なお、実施例４のフィールド領域105は、英語のＣの開口側を軸として、左右対象的に２つ並べた形状で近似される形状である。また、実施例４のフィールド領域106は、英語のＣの背面側を軸として、左右対象的に２つ並べた形状で近似される形状である。そして、フィールド領域105は行方向に連続的に並べられており、フィールド領域105行を形成する。また、フィールド領域106は行方向に連続的に並べられており、フィールド領域106行を形成する。さらに、フィールド領域105行とフィールド領域106行は交互に配列されている。
ゲート電極107は隣接するフィールド領域105とフィールド領域106の双方に交差する程度の長さの棒状のパターンを含む。そして、隣接するフィールド領域105とフィールド領域106の双方に交差する向きに配置され、かつ、行方向に連続して配置されている。
フィールド領域105はゲート電極107、108の重なり部分以外は、Ｎ型不純物が拡散されており、Ｎ型ＭＯＳトランジスタ113、114、115、116のソース又はドレインを構成する。フィールド領域106は、ゲート電極107の重なり部分以外は、Ｐ型不純物が拡散されており、Ｐ型ＭＯＳトランジスタ111、112のソース又はドレインを構成する。
貫通口領域117は４つのＳＲＡＭセルを含む四角形の形状をしており、ＳＲＡＭセルを構成するＭＯＳトランジスタ間に貫通口領域97の境界が配置されている。ここで、貫通口領域117の大きさは、例えば、1.7μm×1.7μm程度の矩形である。そして、貫通口領域117の境界はＳＲＡＭセルを構成するＭＯＳトランジスタ間に配置されている。さらに、貫通口領域117の境界部分とＭＯＳトランジスタとの距離は、図１ｃに示す原点からＮ型不純物濃度が所定の濃度まで低下するまでの距離であることが望ましい。なお、所定の濃度まで低下する距離とは、Ｎ型不純物がＭＯＳトランジスタに影響を与えない濃度まで低下する距離をいい、例えば、図１ｃに示す原点からＮ型不純物濃度が約２Ｅ16/cm3に低下する点までの距離をいう。
ゲート電極108は行方向に連続的に、連結されており、ＳＲＡＭセルのワード線の役割を果たす。また、ビット線は、配線層で形成されている配線である。また、ビット線はゲート電極108間に挟まれたフィールド領域105を接続しながら、上記のワード線に平行にＳＲＡＭセル上を走る配線である。
低電圧の電源線は、配線層で形成されている配線である。また、低電圧の電源線は、ゲート電極107間に挟まれたフィールド領域106を接続しながら、ビット線及びワード線に平行にＳＲＡＭセル上を走る配線である。高電圧の電源線は、配線層で形成されている配線である。また、高電圧の電源線は、ゲート電極107間に囲まれたフィールド領域106を接続しながら、低電圧の電源線に平行にＳＲＡＭセル上を走る配線である。
貫通口領域117は４つのＳＲＡＭセルを含む四角形の形状をしており、ＳＲＡＭセルを構成するＭＯＳトランジスタ間に貫通口領域97の境界が配置されている。ここで、貫通口領域117の大きさは、例えば、1.7μm×1.7μm程度の矩形である。そして、貫通口領域117の境界はＳＲＡＭセルを構成するＭＯＳトランジスタ間に配置されている。さらに、貫通口領域117の境界部分とＭＯＳトランジスタとの距離は、図１ｃに示す原点からＮ型不純物濃度が所定の濃度まで低下するまでの距離であることが望ましい。なお、所定の濃度まで低下する距離とは、Ｎ型不純物がＭＯＳトランジスタに影響を与えない濃度まで低下する距離をいい、例えば、図１ｃに示す原点からＮ型不純物濃度が約２Ｅ16/cm3に低下する点までの距離をいう。
ゲート電極108は行方向に連続的に、連結されており、ＳＲＡＭセルのワード線の役割を果たす。また、ビット線は、配線層で形成されている配線である。また、ビット線はゲート電極108間に挟まれたフィールド領域105を接続しながら、上記のワード線に平行にＳＲＡＭセル上を走る配線である。
低電圧の電源線は、配線層で形成されている配線である。また、低電圧の電源線は、ゲート電極107間に挟まれたフィールド領域106を接続しながら、ビット線及びワード線に平行にＳＲＡＭセル上を走る配線である。高電圧の電源線は、配線層で形成されている配線である。また、高電圧の電源線は、ゲート電極107間に囲まれたフィールド領域106を接続しながら、低電圧の電源線に平行にＳＲＡＭセル上を走る配線である。
実施例4のＭＯＳトランジスタから構成されるＳＲＡＭセルを有する半導体装置によれば、ＳＲＡＭセルを構成するＮ型ＭＯＳトランジスタはＰ型ウエル領域に配置されており、Ｐ型ＭＯＳトランジスタはＮ型ウエル領域に配置されている。そして、Ｐ型ウエル領域はＮ型ウエル領域の内部に配置されており、Ｐ型ウエル領域の底部には、Ｎ型不純物の注入深さが深い領域が配置されている。そして、貫通口領域117が４つのＳＲＡＭセルを包含するように設けられており、貫通口領域117の境界部分がＳＲＡＭセルを構成するＭＯＳトランジスタ間に配置されている。貫通口領域117の境界部分、すなわち、不純物分布が不安定な領域を避けるように、ＭＯＳトランジスタが配置されることになり、ＭＯＳトランジスタの動作が安定する。その結果、そのＭＯＳトランジスタから構成されるＳＲＡＭセルの動作も安定したものとなる。
また、Ｎウエル領域はＳＲＡＭセルマトリック全体を含み、貫通口領域117に比較して、大きな領域を占めている。さらに、Ｐ型ウエル領域もＳＲＡＭセルのほぼ一列分の面積を占めており、貫通口領域117に比較して大きい領域を占める。一方、貫通口領域117はＰ型ウエル領域の一部を占めるにすぎない。従って、実施例４のトリプルウエル構造によって、半導体基板から、Ｐ型ウエル領域への少数キャリヤー電流の注入を抑制することができ、かつ、Ｐ型ウエル領域の給電を貫通口領域117から行うことができる。その結果、ＳＲＡＭセルマトリックス全体は少数キャリヤー電流の注入から保護される。また、ＳＲＡＭセルと貫通口領域117とは平面的に重なることとなるため、貫通口領域117を独立に設ける必要がなく、Ｐ型ウエル領域の面積を縮小することができる。
また、Ｎウエル領域はＳＲＡＭセルマトリック全体を含み、貫通口領域117に比較して、大きな領域を占めている。さらに、Ｐ型ウエル領域もＳＲＡＭセルのほぼ一列分の面積を占めており、貫通口領域117に比較して大きい領域を占める。一方、貫通口領域117はＰ型ウエル領域の一部を占めるにすぎない。従って、実施例４のトリプルウエル構造によって、半導体基板から、Ｐ型ウエル領域への少数キャリヤー電流の注入を抑制することができ、かつ、Ｐ型ウエル領域の給電を貫通口領域117から行うことができる。その結果、ＳＲＡＭセルマトリックス全体は少数キャリヤー電流の注入から保護される。また、ＳＲＡＭセルと貫通口領域117とは平面的に重なることとなるため、貫通口領域117を独立に設ける必要がなく、Ｐ型ウエル領域の面積を縮小することができる。
第１の発明によれば、第２ウエル領域内のトランジスタは第１ウエル領域により、半導体基板からの電気的な影響を受けなくなるとともに、第２ウエル領域の電源を供給する貫通口領域の境からの影響も受けなくなるため、トランジスタの特性が安定した半導体装置を提供できる効果がある。
第２の発明によれば、第１の発明に係るウエル構造を有する半導体装置の製造方法を提供できる効果がある。
第２の発明によれば、第１の発明に係るウエル構造を有する半導体装置の製造方法を提供できる効果がある。
(符号の説明)
１ 不純物の注入深さが浅いＮ型ウエル領域
２ａ トリプルウエル構造を構成するＰ型ウエル領域
２ｂ トリプルウエル構造ではないＰ型ウエル領域
３ 不純物の注入深さが深いＮ型ウエル領域
４ Ｐ型半導体基板
５ ＭＯＳトランジスタのゲート電極及びチャネル領域
６ ソース及びドレイン領域
７ 厚い酸化膜からなる素子分離領域
８ 貫通口領域
９ ウエルタップ
11 5E15/cm3を示す等濃度線
12 2.5E16/cm3を示す等濃度線
13 7.5E16/cm3を示す等濃度線
14 2.25Ｅ17/cm3を示す等濃度線
15 半導体基板
16 レジスト
17a、17b 点線
18 矢印
19 不純物濃度を示したグラフ
20 不純物濃度を示す折れ線
21 Ｐ型半導体基板
22 不純物の注入深さが深いＮ型不純物領域
23a、23b Ｐ型ウエル領域
24 不純物の注入深さが浅いＮ型不純物領域
25 貫通口領域
28 ＭＯＳトランジスタを画定するフィールド領域
29 ＭＯＳトランジスタのゲート電極
30 ＳＴＩ（shallow trench isolation）
33 境界領域
34 ＭＯＳトランジスタ
35 半導体基板
36 不純物の注入深さが深いＮ型不純物領域
37、39 レジスト開口パターン
38 ＳＴＩ
40 不純物の注入深さが浅いＮ型不純物領域
41 ポリシリコン層及びゲート酸化膜
42、47 レジストパターン
43 ゲート電極
44 ソース・ドレイン
45 貫通口領域
46a、46b Ｐ型ウエル領域
47 レジストパターン
48 ウエルタップ
50 Ｎ型不純物領域と不純物の注入深さが浅いＮ型不純物領域が平面的に重なっている領域
51 Ｎ型ＭＯＳトランジスタ
52 貫通口領域
53 Ｐ型ウエル領域と不純物の注入深さが深いＮ型不純物領域が平面的に重なっている領域
54 Ｐ型ウエル領域
55 不純物の注入深さが深い不純物領域
56 Ｎ型不純物領域
57 Ｐ型半導体基板
58 平面図
59 断面図
60 不純物の注入深さが深いＮ型不純物領域と不純物の注入深さが浅いＮ型不純物領域が平面的に重なっている領域
61 Ｎ型ＭＯＳトランジスタ
62 Ｐ型ＭＯＳトランジスタ
63 貫通口領域
64 Ｐ型ウエル領域と不純物の注入深さが深いＮ型不純物領域が平面的に重なっている領域
65 Ｐ型ウエル領域
66 不純物の注入深さが深い不純物領域
67 Ｎ型不純物領域
68 Ｐ型半導体基板
70 ワード線
71 ＶＤＤ線
72 ビット線
73 ＧＮＤ線
74 ＭＯＳトランジスタのゲート電極
75 フィールド領域
76 コンタクト
77、78、81、82 Ｎ型ＭＯＳトランジスタ
79、80 Ｐ型ＭＯＳトランジスタ
83 Ｐ型ウエル領域
84 Ｎ型ウエル領域
85 ＳＲＡＭセル
87 フィールド領域
88 ゲート電極
89 低電圧電源
90 高電圧電源
91 ビット線
92、93、98、99 Ｎ型ＭＯＳトランジスタ92
96、97 Ｐ型ＭＯＳトランジスタ
100 貫通口領域
101 Ｐ型ウエル領域
102 Ｎ型ウエル領域
105、106 フィールド領域
107、108 ゲート電極
109 Ｎ型ウエル領域
110 Ｐ型ウエル領域
111、112 Ｐ型ＭＯＳトランジスタ
113、114、115、116 Ｎ型ＭＯＳトランジスタ
117 貫通口領域
１ 不純物の注入深さが浅いＮ型ウエル領域
２ａ トリプルウエル構造を構成するＰ型ウエル領域
２ｂ トリプルウエル構造ではないＰ型ウエル領域
３ 不純物の注入深さが深いＮ型ウエル領域
４ Ｐ型半導体基板
５ ＭＯＳトランジスタのゲート電極及びチャネル領域
６ ソース及びドレイン領域
７ 厚い酸化膜からなる素子分離領域
８ 貫通口領域
９ ウエルタップ
11 5E15/cm3を示す等濃度線
12 2.5E16/cm3を示す等濃度線
13 7.5E16/cm3を示す等濃度線
14 2.25Ｅ17/cm3を示す等濃度線
15 半導体基板
16 レジスト
17a、17b 点線
18 矢印
19 不純物濃度を示したグラフ
20 不純物濃度を示す折れ線
21 Ｐ型半導体基板
22 不純物の注入深さが深いＮ型不純物領域
23a、23b Ｐ型ウエル領域
24 不純物の注入深さが浅いＮ型不純物領域
25 貫通口領域
28 ＭＯＳトランジスタを画定するフィールド領域
29 ＭＯＳトランジスタのゲート電極
30 ＳＴＩ（shallow trench isolation）
33 境界領域
34 ＭＯＳトランジスタ
35 半導体基板
36 不純物の注入深さが深いＮ型不純物領域
37、39 レジスト開口パターン
38 ＳＴＩ
40 不純物の注入深さが浅いＮ型不純物領域
41 ポリシリコン層及びゲート酸化膜
42、47 レジストパターン
43 ゲート電極
44 ソース・ドレイン
45 貫通口領域
46a、46b Ｐ型ウエル領域
47 レジストパターン
48 ウエルタップ
50 Ｎ型不純物領域と不純物の注入深さが浅いＮ型不純物領域が平面的に重なっている領域
51 Ｎ型ＭＯＳトランジスタ
52 貫通口領域
53 Ｐ型ウエル領域と不純物の注入深さが深いＮ型不純物領域が平面的に重なっている領域
54 Ｐ型ウエル領域
55 不純物の注入深さが深い不純物領域
56 Ｎ型不純物領域
57 Ｐ型半導体基板
58 平面図
59 断面図
60 不純物の注入深さが深いＮ型不純物領域と不純物の注入深さが浅いＮ型不純物領域が平面的に重なっている領域
61 Ｎ型ＭＯＳトランジスタ
62 Ｐ型ＭＯＳトランジスタ
63 貫通口領域
64 Ｐ型ウエル領域と不純物の注入深さが深いＮ型不純物領域が平面的に重なっている領域
65 Ｐ型ウエル領域
66 不純物の注入深さが深い不純物領域
67 Ｎ型不純物領域
68 Ｐ型半導体基板
70 ワード線
71 ＶＤＤ線
72 ビット線
73 ＧＮＤ線
74 ＭＯＳトランジスタのゲート電極
75 フィールド領域
76 コンタクト
77、78、81、82 Ｎ型ＭＯＳトランジスタ
79、80 Ｐ型ＭＯＳトランジスタ
83 Ｐ型ウエル領域
84 Ｎ型ウエル領域
85 ＳＲＡＭセル
87 フィールド領域
88 ゲート電極
89 低電圧電源
90 高電圧電源
91 ビット線
92、93、98、99 Ｎ型ＭＯＳトランジスタ92
96、97 Ｐ型ＭＯＳトランジスタ
100 貫通口領域
101 Ｐ型ウエル領域
102 Ｎ型ウエル領域
105、106 フィールド領域
107、108 ゲート電極
109 Ｎ型ウエル領域
110 Ｐ型ウエル領域
111、112 Ｐ型ＭＯＳトランジスタ
113、114、115、116 Ｎ型ＭＯＳトランジスタ
117 貫通口領域
Claims (8)
- 第１導電型の半導体基板と、
前記半導体基板の中に形成された第２導電型の第１ウエル領域と、
前記半導体基板の表面層に形成され、かつ、前記第１ウエル領域に接して形成された第１導電型の第２ウエル領域と、
前記第２ウエル領域に形成された複数のトランジスタと、
前記第１ウエル領域を貫通して形成され、前記第２ウエル領域の底部において、前記第２ウエル領域と前記半導体基板とを電気的に導通する貫通口領域とを備え、
前記複数のトランジスタのうちの一部の複数のトランジスタが平面的に前記貫通口領域内に配置され、前記貫通口領域の境界が、前記一部の複数のトランジスタから、平面的にはなれて配置されていることを特徴とする半導体装置。 - 前記貫通口領域内に配置された複数のトランジスタは、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタを含むことを特徴とする請求項１に記載の半導体装置。
- 前記第１ウエル領域は、
前記半導体基板の表面層に形成された前記第２の導電型の不純物を含む第１の不純物領域と、
前記第１の不純物領域とは別の工程により、前記第２ウエル領域の底部から前記半導体基板内に向けて形成された前記第２の導電型の不純物を含む第２の不純物領域とを備えることを特徴とする請求項１又は２に記載の半導体装置。 - 前記貫通口領域は、平面的に前記第１ウエル領域及び前記第２ウエル領域にまたがるように、前記第２の不純物領域内に形成されていることを特徴とする請求項３に記載の半導体装置。
- 前記トランジスタと前記貫通口領域の境は、前記第２ウエル領域の表面において、前記貫通口領域を形成するために注入した不純物の不純物濃度が、前記貫通口領域の境界における不純物濃度に比較し、所定の不純物濃度まで低下するまではなれていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
- （イ）第１導電型の半導体基板を準備する工程と、
（ロ）第２導電型の不純物を前記半導体基板の第１ウエル領域に注入する工程と、
（ハ）底部が前記第１ウエル領域に接する第２ウエル領域へ第１導電型の不純物を注入する工程と、
（ニ）前記第２ウエル領域内に複数のトランジスタを形成する工程とを含む半導体装置の製造方法であって、
前記第１ウエル領域は、前記半導体基板と同電位の貫通口領域を有し、
前記複数のトランジスタのうちの一部の複数のトランジスタは、平面的に前記貫通口領域内に形成され、前記貫通口領域の境界が前記一部の複数のトランジスタから、平面的にはなれて配置されていることを特徴とする半導体装置の製造方法。 - さらに、
（ホ）前記貫通口領域に第１導電型の不純物を注入する工程を含むことを特徴とする請求項６に記載の半導体装置の製造方法。 - 第１導電型の半導体基板の表面を含む前記半導体基板内に、第２導電型の第１ウエル領域を形成する工程と、
前記半導体基板の表面を含む前記半導体基板内に、前記第１ウエル領域内に第１導電型の第２ウエル領域を形成する工程と、
前記第２ウエル領域内に複数のトランジスタを形成する工程と、
を備え、
前記第１ウエル領域を形成する際に、前記第１ウエル領域を貫通し、前記第２ウエル領域の底部と前記半導体基板とを電気的に導通する貫通口領域を形成し、
前記複数のトランジスタのうちの一部の複数のトランジスタは、平面的に前記貫通口領域内に形成され、前記貫通口領域の境界が前記一部の複数のトランジスタから、平面的にはなれて配置されていることを特徴とする半導体装置の製造方法。
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