KR20080079493A - 웰 바이어스 전압을 인가할 수 있는 반도체소자 및 그제조방법 - Google Patents

웰 바이어스 전압을 인가할 수 있는 반도체소자 및 그제조방법 Download PDF

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Abstract

웰 바이어스 전압을 인가할 수 있는 반도체소자 및 그 제조방법을 제공한다. 이 반도체소자는 반도체기판에 제공된 웰 콘택 형성영역을 포함한다. 상기 웰 콘택 형성영역 상에 층간절연막이 제공된다. 상기 층간절연막 상에 반도체 바디층이 제공된다. 상기 반도체 바디층에 트랜지스터가 제공된다. 상기 웰 콘택 형성영역에 웰 픽업 영역이 제공된다. 상기 층간절연막을 관통하며 상기 트랜지스터와 상기 웰 픽업 영역 사이에 개재되고 상기 웰 픽업 영역과 동일한 도전형을 갖는 반도체 플러그가 제공된다.

Description

웰 바이어스 전압을 인가할 수 있는 반도체소자 및 그 제조방법{Semiconductor device for applying well bias and method of fabricating the same}
도 1은 종래의 반도체소자를 나타낸 단면도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체소자를 나타낸 단면도들이다.
도 3은 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 나타낸 단면도이다.
본 발명은 전자장치 및 그 제조방법에 관한 것으로, 웰 바이어스 전압을 인가할 수 있는 반도체소자 및 그 제조방법에 관한 것이다.
일반적으로, CMOS 인버터는 NMOS 트랜지스터와 PMOS 트랜지스터로 구성될 수 있다. 이 경우에, NMOS 트랜지스터의 게이트와 PMOS 트랜지스터의 게이트를 서로 전기적으로 접속시키어 인버터의 입력(input)단을 형성하며, NMOS 트랜지스터와 PMOS 트랜지스터의 드레인은 인버터의 출력(output)단을 형성한다. NMOS 트랜지스 터는 p-웰(well)에 형성하며, PMOS 트랜지스터는 n-웰에 형성한다. 일반적으로, n-웰에는 전원전압인 VDD를 인가하며, p-웰에는 접지전원 Vss인 웰 바이어스 전압을 인가한다. 상기 p-웰과 상기 n-웰에 인가되는 웰 바이어스 전압은 문턱전압 특성을 개선시키며, 트랜지스터의 전기적 특성을 안정화하는데 도움을 준다.
도 1은 종래의 적층된 트랜지스터들을 갖는 반도체소자를 나타낸 단면도이다.
도 1을 참조하면, 반도체기판(1)에 소자형성영역(50a) 및 웰 콘택 형성영역(5b)을 한정하는 소자분리 영역(5s)이 제공된다. 상기 소자형성영역(5a)에 차례로 적층된 하부 게이트 유전막(10) 및 하부 게이트 전극(15)이 제공된다. 상기 하부 게이트 전극(15) 양 옆의 상기 소자형성영역(5a)에 하부 소스/드레인 영역들(20)이 제공된다. 따라서, 상기 소자형성영역(5a)에 상기 게이트 유전막(10), 상기 하부 게이트 전극(15) 및 상기 하부 소스/드레인 영역들(20)을 포함하는 하부 트랜지스터가 제공된다. 상기 웰 콘택 형성영역(5b)에 상기 반도체기판(1)과 동일한 도전형을 가지면서 상기 반도체기판(1)보다 높은 불순물 농도를 갖는 웰 픽업 영역(22)이 제공된다. 따라서, 상기 웰 픽업 영역(22) 및 상기 하부 소스/드레인 영역들(20)은 서로 다른 도전형을 갖는다.
상기 하부 트랜지스터를 갖는 반도체기판 상에 층간절연막(25)이 제공된다. 상기 층간절연막(25)을 관통하며 상기 하부 소스/드레인 영역들(20) 중 하나의 영역과 접촉하는 반도체 플러그(35)가 제공된다.
상기 층간절연막(25) 상에 상기 반도체 플러그(35)와 일부분이 중첩하는 반 도체 바디층(40)이 제공된다. 상기 반도체 바디층(40)은 상기 반도체기판(1)과 다른 도전형일 수 있다. 상기 반도체 바디층(40) 상에 차례로 적층된 상부 게이트 유전막(45) 및 상부 게이트 전극(50)이 제공된다. 상기 상부 게이트 전극(50) 양 옆의 상기 반도체 바디층(40)에 상부 소스/드레인 영역들(55)이 제공된다. 상기 소스/드레인 영역들(55) 사이의 상기 반도체 바디층(40)은 상부 채널 영역(56)으로 정의될 수 있다. 따라서, 상기 반도체 바디층(40)에 상기 상부 게이트 유전막(45), 상기 상부 게이트 전극(50), 상기 상부 소스/드레인 영역들(55) 및 상부 채널 영역(56)을 포함하는 상부 트랜지스터가 제공된다.
상기 상부 트랜지스터를 갖는 반도체기판 상에 금속간 절연막(60)이 제공된다. 상기 금속간 절연막(60) 및 상기 층간절연막(25)을 관통하며 상기 웰 픽업 영역(22)에 전기적으로 접속된 웰 콘택 구조체(65)가 제공된다. 따라서, 상기 웰 콘택 구조체(65)를 통하여 상기 하부 트랜지스터에 웰 바이어스 전압을 인가할 수 있다. 따라서, 상기 하부 트랜지스터의 전기적 특성을 안정화시킬 수 있다. 그런데, 도 1에 도시된 바와 같이 상기 상부 트랜지스터에는 웰 바이어스 전압을 인가할 수 없다. 따라서, 상기 상부 트랜지스터에 웰 바이어스 전압을 인가할 수 없으므로, 게이트 유도 드레인 누설전류(gate induced drain leakage; GIDL), 밴드간 터널링(band to band tunneling; BTBT), 백바이어스 효과(backbias effect) 등과 같은 상기 상부 트랜지스터의 특성을 확인하는데 어려움이 있다. 따라서, 안정화된 상부 트랜지스터를 제조하는데 어려움이 있다.
본 발명이 이루고자 하는 기술적 과제는 웰 바이어스 전압을 인가할 수 있는 반도체소자들을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 웰 바이어스 전압을 인가할 수 있는 반도체소자의 제조방법들을 제공하는데 있다.
본 발명의 일 양태에 따르면, 웰 바이어스 전압을 인가할 수 있는 반도체소자를 제공한다. 이 반도체소자는 반도체기판에 제공된 웰 콘택 형성영역을 포함한다. 상기 웰 콘택 형성영역 상에 층간절연막이 제공된다. 상기 층간절연막 상에 반도체 바디층이 제공된다. 상기 반도체 바디층에 트랜지스터가 제공된다. 상기 웰 콘택 형성영역에 웰 픽업 영역이 제공된다. 상기 층간절연막을 관통하며 상기 트랜지스터와 상기 웰 픽업 영역 사이에 개재되고 상기 웰 픽업 영역과 동일한 도전형을 갖는 반도체 플러그가 제공된다.
본 발명의 몇몇 실시예에서, 상기 트랜지스터는 상기 반도체 바디층 상에 차례로 적층된 게이트 유전막 및 게이트 전극, 상기 게이트 전극 양 옆의 상기 반도체 바디층 상에 제공된 소스/드레인 영역들을 포함할 수 있다.
상기 반도체 플러그는 상기 소스/드레인 영역들 사이의 상기 반도체 바디층과 상기 웰 픽업 영역 사이에 개재될 수 있다.
상기 게이트 전극은 상기 소스/드레인 영역들과 다른 도전형을 갖는 폴리 실리콘막을 포함할 수 있다.
본 발명의 다른 양태에 따르면, 적층된 트랜지스터에 웰 바이어스 전압을 인 가할 수 있는 반도체소자를 제공한다. 이 반도체소자는 반도체기판에 제공되어 하부 웰 콘택 형성영역, 상부 웰 콘택 형성영역 및 소자형성영역을 한정하는 소자분리영역을 포함한다. 상기 소자형성영역에 하부 트랜지스터가 제공된다. 상기 하부 트랜지스터를 갖는 반도체기판 상에 층간절연막이 제공된다. 상기 층간절연막 상에 상기 상부 웰 콘택 형성영역과 중첩하는 반도체 바디층이 제공된다. 상기 반도체 바디층에 상부 트랜지스터가 제공된다. 상기 하부 웰 콘택 형성영역에 하부 웰 픽업 영역이 제공된다. 상기 상부 웰 콘택 형성영역에 상부 웰 픽업 영역이 제공된다. 상기 층간절연막을 관통하며 상기 상부 트랜지스터와 상기 상부 웰 픽업 영역 사이에 개재되고 상기 상부 웰 픽업 영역과 동일한 도전형을 갖는 제1 반도체 플러그가 제공된다.
본 발명의 몇몇 실시예에서, 상기 상부 트랜지스터는 상기 반도체 바디층 상에 제공된 상부 게이트 전극 및 상기 상부 게이트 전극 양 옆의 상기 반도체 바디층에 제공된 상부 소스/드레인 영역들을 포함할 수 있다.
상기 상부 게이트 전극은 상기 상부 소스/드레인 영역들과 다른 도전형을 갖는 폴리실리콘막을 포함할 수 있다.
상기 반도체 플러그는 상기 상부 소스/드레인 영역들 사이의 상기 반도체 바디층과 상기 상부 웰 픽업 영역 사이에 개재될 수 있다.
다른 실시예에서, 상기 층간절연막을 관통하며 상기 하부 트랜지스터의 하부 소스/드레인 영역들 중 선택된 하나의 영역과 상기 상부 트랜지스터의 상부 소스/드레인 영역들 중 선택된 하나의 영역 사이에 개재된 제2 반도체 플러그를 더 포함 할 수 있다.
또 다른 실시예에서, 상기 층간절연막을 관통하며 상기 상부 웰 픽업 영역과 접촉하고 상기 반도체 바디층과 이격된 제3 반도체 플러그를 더 포함하되, 상기 제3 반도체 플러그는 상기 상부 웰 픽업 영역과 동일한 도전형을 가질 수 있다.
본 발명의 또 다른 양태에 따르면, 웰 바이어스 전압을 인가할 수 있는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판에 웰 콘택 형성영역을 정의하는 것을 포함한다. 상기 웰 콘택 형성영역에 웰 픽업 영역을 형성한다. 상기 웰 픽업 영역 상에 층간절연막을 형성한다. 상기 층간절연막을 관통하며 상기 웰 픽업 영역과 접촉하고 상기 웰 픽업 영역과 동일한 도전형을 갖는 반도체 플러그를 형성한다. 상기 층간절연막 상에 상기 반도체 플러그를 덮으며 상기 반도체 플러그와 동일한 도전형을 갖는 반도체 바디층을 형성한다. 상기 반도체 바디층에 차례로 적층된 게이트 유전막 및 게이트 전극을 형성하되, 상기 게이트 전극은 상기 반도체 플러그와 중첩한다. 상기 게이트 전극 양 옆의 상기 반도체 바디층에 소스/드레인 영역들을 형성한다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극은 상기 소스/드레인 영역들과 다른 도전형을 갖는 폴리 실리콘막을 포함하도록 형성할 수 있다.
본 발명의 또 다른 양태에 따르면, 적층된 트랜지스터에 웰 바이어스 전압을 인가할 수 있는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판에 하부 웰 콘택 형성영역, 상부 웰 콘택 형성영역 및 소자형성영역을 한정하는 소자분리영역을 형성하는 것을 포함한다. 상기 소자형성영역 상에 차례로 적층된 하부 게이트 유전막 및 하부 게이트 전극을 형성한다. 상기 하부 게이트 전극 양 옆의 상기 소자형성영역에 하부 소스/드레인 영역들을 형성함과 아울러 상기 상부 웰 콘택 형성영역에 상부 웰 픽업 영역을 형성한다. 상기 하부 웰 콘택 형성영역에 하부 웰 픽업 영역을 형성한다. 상기 하부 및 상부 웰 픽업 영역들을 갖는 반도체기판 상에 층간절연막을 형성한다. 상기 층간절연막을 관통하며 상기 상부 웰 픽업 영역과 접촉하고 상기 상부 웰 픽업 영역과 동일한 도전형을 갖는 제1 반도체 플러그를 형성한다. 상기 층간절연막 상에 상기 반도체 플러그와 동일한 도전형을 가지며 상기 반도체 플러그를 덮는 반도체 바디층을 형성한다. 상기 반도체 바디층 상에 차례로 적층된 상부 게이트 유전막 및 상부 게이트 전극을 형성하되, 상기 상부 게이트 전극은 상기 반도체 플러그와 중첩한다. 상기 상부 게이트 전극 양 옆의 상기 반도체 바디층에 상부 소스/드레인 영역들을 형성한다.
본 발명의 몇몇 실시예에서, 상기 제1 반도체 플러그를 형성하는 동안에, 상기 층간절연막을 관통하며 상기 하부 소스/드레인 영역들 중 선택된 하나의 영역과 접촉하는 제2 반도체 플러그를 형성하는 것을 더 포함할 수 있다.
다른 실시예에서, 상기 제1 반도체 플러그를 형성하는 동안에, 상기 층간절연막을 관통하며 상기 상부 웰 픽업 영역과 접촉하고 상기 상부 웰 픽업 영역과 동일한 도전형을 갖는 제3 반도체 플러그를 형성하는 것을 더 포함하되, 상기 제3 반도체 플러그는 상기 반도체 바디층과 이격된 위치에 형성할 수 있다.
또 다른 실시예에서, 상기 상부 게이트 전극은 상기 상부 소스/드레인 영역들과 다른 도전형을 갖는 폴리 실리콘막을 포함하도록 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체소자를 나타낸 단면도들이고, 도 3은 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 나타낸 단면도이다.
우선, 도 2f를 참조하여 본 발명의 일 실시예에 따른 반도체소자를 설명하기로 한다.
도 2f를 참조하면, 반도체기판(100)에 소자형성영역(105a), 상부 웰 콘택 형성영역(106a) 및 하부 웰 콘택 형성영역(106b)을 한정하는 소자분리 영역(105s)이 제공될 수 있다. 상기 반도체 기판(100)은 실리콘 기판일 수 있다. 상기 소자형성영역(105a)에 차례로 적층된 하부 게이트 유전막(110), 하부 게이트 전극(115) 및 하부 캐핑 마스크(120)가 제공될 수 있다. 상기 하부 게이트 유전막(110)은 열산화막(thermal oxide) 또는 고유전막일 수 있다. 상기 하부 게이트 전극(115)은 폴리 실리콘막일 수 있다. 상기 하부 캐핑 마스크(120)는 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있다. 상기 하부 게이트 전극(125)의 측벽 및 상기 하부 게이트 마스크(120)의 측벽 상에 하부 게이트 스페이서(125)가 제공될 수 있다. 상기 하부 게이트 전극(115) 양 옆의 상기 소자형성영역(105a)에 하부 소스/드레인 영역(130)이 제공될 수 있다. 따라서, 상기 소자형성영역(105a)에 하부 트랜지스터(134)가 제공될 수 있다.
상기 상부 웰 콘택 형성영역(106a)에 상부 웰 픽업 영역(131)이 제공될 수 있다. 또한, 상기 하부 웰 콘택 형성영역(106b)에 상기 하부 트랜지스터(134)에 웰 바이어스 전압을 인가하기 위한 하부 웰 픽업 영역(133)이 제공될 수 있다. 상기 하부 웰 픽업 영역(133)은 상기 하부 소스/드레인 영역(130)과 다른 도전형을 가질 수 있다. 상기 상부 웰 픽업 영역(131)은 상기 하부 소스/드레인 영역(130)과 같은 도전형을 가질 수 있다. 상기 상부 웰 픽업 영역(131), 상기 하부 트랜지스터(134)를 갖는 반도체기판 상에 층간절연막(135)이 제공될 수 있다.
상기 층간절연막(135)을 관통하며 상기 상부 웰 픽업 영역(131)과 접촉하는 제1 반도체 플러그(140a)가 제공될 수 있다. 또한, 상기 층간절연막(135)을 관통하며 상기 하부 소스/드레인 영역들(130) 중 하나의 영역과 접촉하는 제2 반도체 플러그(140b)가 제공될 수 있다. 상기 층간절연막(135)을 관통하며 상기 상부 웰 픽업 영역(131)과 접촉하고 상기 제1 반도체 플러그(140a)와 이격된 제3 반도체 플러그(140c)가 제공될 수 있다. 상기 제1 내지 제3 반도체 플러그들(140a, 140b, 140c)은 동일한 도전형을 가질 수 있다. 또한, 상기 제1 내지 제3 반도체 플러그들(140a, 140b, 140c)은 상기 상부 웰 픽업 영역(131)과 동일한 도전형을 가질 수 있다. 상기 제1, 제2 및 제3 반도체 플러그들(140a, 140b, 140c)은 결정질 실리콘 막일 수 있다.
상기 층간절연막(135) 상에 상기 제1 반도체 플러그(140a)와 중첩하며 상기 제3 반도체 플러그(140c)와 이격된 반도체 바디층(145)이 제공될 수 있다. 상기 반도체 바디층(145)은 500Å 이하의 두께를 갖도록 제공될 수 있다.
상기 반도체 바디층(145) 상에 차례로 적층된 상부 게이트 유전막(150), 상부 게이트 전극(156) 및 상부 캐핑 마스크(165)가 제공될 수 있다. 상기 상부 게이트 유전막(150)은 열산화막 또는 고유전막일 수 있다. 상기 상부 게이트 전극(156)은 폴리 실리콘막을 포함할 수 있다. 상기 상부 게이트 전극(156)은 상기 반도체 바디층(145)을 가로지르도록 제공될 수 있다. 상기 상부 캐핑 마스크(165)는 실리콘 산화막 또는 실리콘 질화막과 같은 절연물질로 이루어질 수 있다. 상기 상부 게이트 전극(156)의 측벽 및 상기 상부 캐핑 마스크(165)의 측벽 상에 상부 게이트 스페이서(170)가 제공될 수 있다. 상기 상부 게이트 전극(156) 양 옆의 상기 반도체 바디층(145)에 상부 소스/드레인 영역들(175)이 제공될 수 있다. 상기 상부 소스/드레인 영역들(175) 사이에 위치하고 상기 상부 게이트 전극(156) 하부에 위치하는 상기 반도체 바디층(145)은 상부 채널 영역(176)으로 정의될 수 있다. 따라서, 상기 반도체 바디층(145)에 상부 트랜지스터(177)가 형성될 수 있다. 본 발명에서, 상기 제1 반도체 플러그(140a)는 상기 반도체 바디층(145)의 상기 상부 채널 영역(176)에 의해 덮일 수 있다. 한편, 상기 반도체 바디층(145)의 일부분이 상기 제2 반도체 플러그(140b)를 덮을 수 있다.
한편, 상기 상부 게이트 전극(156)과 상기 상부 소스/드레인 영역들(175)은 서로 다른 도전형을 가질 수 있다. 따라서, 상기 상부 게이트 전극(156) 하부의 상기 반도체 바디층(145)과 상기 상부 게이트 전극(156) 사이의 일함수(work function) 차이를 크게 할 수 있다. 또한, 상기 상부 소스/드레인 영역들(175)은 상기 상부 게이트 전극(156) 양 옆에 위치하는 상기 반도체 바디층(145) 전체에 제공될 수 있다. 그 결과, 상기 상부 트랜지스터(177)는 완전 공핍 에스 오 아이(Fully Depletion Slicon On Insulator; FD SOI) 트랜지스터로 제공될 수 있다. 즉, 상기 상부 트랜지스터(177)는 큰 문턱전압 특성 및 낮은 누설전류 특성을 가질 수 있다.
상기 상부 트랜지스터(177)를 갖는 반도체기판 상에 금속간 절연막(180)이 제공될 수 있다. 상기 금속간 절연막(180)은 실리콘 산화막으로 이루어질 수 있다. 상기 금속간절연막(180)을 관통하며 상기 제3 반도체 플러그(140c)와 전기적으로 접속하는 상부 웰 콘택 구조체(185a)가 제공될 수 있다.
또한, 상기 금속간 절연막(180) 및 상기 층간절연막(135)을 관통하며 상기 하부 웰 픽업 영역(133)과 전기적으로 접속하는 하부 웰 콘택 구조체(185b)가 제공될 수 있다.
또한, 상기 금속간 절연막(180)을 관통하며 상기 상부 소스/드레인 영역들(175) 중 하나의 영역과 전기적으로 접속하는 상부 소스/드레인 콘택 구조체(186a)가 제공될 수 있다.
또한, 상기 금속간 절연막(180) 및 상기 층간절연막(135)을 관통하며 상기 하부 소스/드레인 영역들(130) 중 선택된 하나의 영역과 전기적으로 접속하는 하부 소스/드레인 콘택 구조체(186c)가 제공될 수 있다.
또한, 상기 금속간 절연막(180) 및 상기 층간절연막(135)을 관통하며 상기 하부 소스/드레인 영역들(130) 중 하나의 영역과 상기 상부 소스/드레인 영역들(175) 중 하나의 영역에 전기적으로 접속하는 공유 콘택 구조체(shared contact structure; 186b)가 제공될 수 있다. 따라서, 상기 하부 트랜지스터(134)의 상기 하부 소스/드레인 영역들(130) 중 하나와 상기 상부 트랜지스터(177)의 상기 상부 소스/드레인 영역들(175) 중 하나를 공통적으로 전기적으로 연결시킬 수 있다.
한편, 상기 제3 반도체 플러그(140c)는 생략될 수 있다. 따라서, 도 3에 도시된 바와 같이, 상기 상부 웰 콘택 구조체(185a)는 상기 금속간 절연막(180) 및 상기 층간절연막(135)을 관통하며 상기 상부 웰 픽업 영역(131)과 전기적으로 접속할 수 있다.
상술한 바와 같이, 상기 상부 트랜지스터(177)는 상기 제1 반도체 플러그(140a)와 중첩한다. 또한, 상기 상부 웰 픽업 영역(131)과 접촉하는 상기 제1 반도체 플러그(140a)는 상기 상부 트랜지스터(177)의 상기 상부 채널 영역(176)과 접촉할 수 있다. 따라서, 상기 상부 웰 콘택 구조체(185a), 상기 상부 웰 픽업 영역(131) 및 상기 제1 반도체 플러그(140a)를 통하여 상기 상부 트랜지스터(177)에 웰 바이어스 전압을 인가할 수 있다. 따라서, 웰 바이어스 전압을 인가할 수 있는 상기 상부 트래지스터(177)는 개선된 문턱전압 특성을 가지며, 누설전류를 최소화할 수 있다.
이하에서, 본 발명의 실시예들에 따른 반도체소자의 제조방법들을 설명하기로 한다.
우선, 도 2a 내지 도 2f를 참조하여 본 발명의 일 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 2a를 참조하면, 반도체기판(100)에 소자형성영역(105a), 상부 웰 콘택 형성영역(106a) 및 하부 웰 콘택 형성영역(106b)을 한정하는 소자분리 영역(105s)을 형성할 수 있다. 상기 반도체 기판(100)은 실리콘 기판일 수 있다. 상기 반도체기판(100)은 제1 도전형일 수 있다. 상기 소자분리 영역(105s)은 트렌치 소자분리 기술을 이용하여 형성할 수 있다.
상기 소자형성영역(105a)에 차례로 적층된 하부 게이트 유전막(110), 하부 게이트 전극(115) 및 하부 캐핑 마스크(120)를 형성할 수 있다. 상기 하부 게이트 유전막(110)은 열산화막(thermal oxide) 또는 고유전막으로 형성할 수 있다. 상기 하부 게이트 전극(115)은 폴리 실리콘막으로 형성할 수 있다. 상기 하부 캐핑 마스크(120)는 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있다. 상기 하부 게이트 전극(125)의 측벽 및 상기 하부 게이트 마스크(120)의 측벽 상에 하부 게이트 스페이서(125)를 형성할 수 있다. 한편, 상기 하부 캐핑 마스크(120)는 생략 할 수 있다. 상기 하부 게이트 전극(115) 양 옆의 상기 소자형성영역(105a)에 하부 소스/드레인 영역(130)을 형성할 수 있다. 따라서, 상기 소자형성영역(105a)에 하부 트랜지스터(134)가 형성될 수 있다.
상기 상부 웰 콘택 형성영역(106a)에 상부 웰 픽업 영역(131)을 형성할 수 있다. 또한, 상기 하부 웰 콘택 형성영역(106b)에 하부 웰 픽업 영역(133)을 형성할 수 있다. 상기 하부 웰 픽업 영역(133)은 상기 하부 소스/드레인 영역(130)과 다른 도전형을 가질 수 있다.
한편, 상기 하부 소스/드레인 영역(130) 및 상기 상부 웰 픽업 영역(131)을 동시에 형성할 수 있다. 다시 말하면, 상기 하부 게이트 양 옆의 상기 소자형성영역(105a)을 노출시킴과 아울러 상기 상부 웰 콘택 형성영역(106a)을 노출시키는 개구부를 갖는 포토레지스트 패턴을 이온주입 마스크로 하여 상기 하부 게이트 양 옆의 상기 소자형성영역(105a) 및 상기 상부 웰 콘택 형성영역(106a)에 불순물 이온들을 주입함으로써, 상기 하부 소스/드레인 영역(130) 및 상기 상부 웰 픽업 영역(131)을 동시에 형성할 수 있다. 이후, 상기 포토레지스트 패턴을 제거할 수 있다. 이 경우에, 상기 상부 웰 픽업 영역(131)은 상기 하부 소스/드레인 영역(130)과 같은 도전형을 가질 수 있다.
도 2b를 참조하면, 상기 상부 웰 픽업 영역(131), 상기 하부 웰 픽업 영역(133) 및 상기 하부 소스/드레인 영역(130)을 갖는 반도체기판 상에 층간절연막(135)을 형성할 수 있다. 상기 층간절연막(135)은 실리콘 산화막으로 형성할 수 있다. 상기 층간절연막(135)을 패터닝하여 상기 상부 웰 픽업 영역(131)을 노출시키는 제1 개구부(135a)를 형성할 수 있다.
한편, 상기 제1 개구부(135a)를 형성하는 동안에, 상기 하부 소스/드레인 영역들(130) 중 하나의 영역을 노출시키는 제2 개구부(135b)를 형성할 수 있다.
한편, 상기 제1 개구부(135a)를 형성하는 동안에, 상기 제1 개구부(135a)와 이격된 위치에서의 상기 상부 웰 픽업 영역(131)을 노출시키는 제3 개구부(135c)를 형성할 수 있다.
도 2c를 참조하면, 상기 제1 개구부(135a)를 채우는 제1 반도체 플러그(140a), 상기 제2 개구부(135b)를 채우는 제2 반도체 플러그(140b) 및 상기 제3 개구부(135c)를 채우는 제3 반도체 플러그(140c)를 형성할 수 있다. 상기 제1, 제2, 및 제3 반도체 플러그들(140a, 140b, 140c)은 상기 상부 웰 픽업 영역(131)과 동일한 도전형을 갖도록 형성할 수 있다.
상기 제1, 제2 및 제3 반도체 플러그들(140a, 140b, 140c)은 에피택셜 기술을 이용하여 형성할 수 있다. 예를 들어, 상기 제1, 제2 및 제3 반도체 플러그들(140a, 140b, 140c)은 상기 제1, 제2 및 제3 개구부들(135a, 135b, 135c)에 의해 노출된 영역들을 씨드층으로 이용하는 선택적 에피택셜 성장기술을 이용하여 형성할 수 있다. 이와는 달리, 상기 제1, 제2 및 제3 반도체 플러그들(140a, 140b, 140c)을 형성하는 것은 상기 제1, 제2 및 제3 개구부들(135a, 135b, 135c)을 채우는 비결정질 실리콘막을 형성하고, 열처리 공정을 진행하여 상기 비결정질 실리콘막을 결정화시키는 것을 포함할 수 있다.
이어서, 상기 층간절연막(135) 상에 상기 제1, 제2 및 제3 반도체 플러그들(140a, 140b, 140c)을 덮는 반도체 층을 형성할 수 있다. 상기 반도체 층은 에피택셜 기술을 이용하여 형성할 수 있다. 예를 들어, 상기 반도체 층은 상기 제1, 제2 및 제3 반도체 플러그들(140a, 140b, 140c)을 씨드층으로 이용하는 선택적 에피택셜 성장기술을 이용하여 형성할 수 있다. 이와는 달리, 상기 반도체 층을 형성하 는 것은 상기 제1, 제2 및 제3 반도체 플러그들(140a, 140b, 140c)을 덮는 비결정질 실리콘막을 형성하고, 열처리 공정을 진행하여 상기 비결정질 실리콘막을 결정화시키는 것을 포함할 수 있다. 상기 반도체 층은 상기 제1 및 제3 반도체 플러그들(140a, 140c)과 동일한 도전형을 갖도록 형성할 수 있다.
이어서, 상기 반도체 층은 패터닝하여 상기 제1 반도체 플러그(140a)와 중첩하며 상기 제3 반도체 플러그(140c)와 이격된 반도체 바디층(145)을 형성할 수 있다. 상기 반도체 바디층(145)은 500Å 이하의 두께를 갖도록 형성될 수 있다. 상기 상부 웰 픽업 영역(131), 상기 제1 및 제3 반도체 플러그들(140a, 140c) 및 상기 반도체 바디층(145)은 동일한 도전형을 가질 수 있다.
한편, 상기 반도체 바디층(145)의 일부분이 상기 제2 반도체 플러그(140b)를 덮을 수 있다.
도 2d를 참조하면, 상기 반도체 바디층(145)을 갖는 반도체기판 상에 상부 게이트 유전막(150)을 형성할 수 있다. 상기 상부 게이트 유전막(150)은 열산화막 또는 고유전막으로 형성할 수 있다. 상기 상부 게이트 유전막(150)을 갖는 반도체기판 상에 폴리 실리콘막으로 이루어진 상부 게이트 도전막(155)을 형성할 수 있다. 상기 상부 게이트 도전막(155)에 상기 반도체 바디층(145)과 동일한 도전형을 갖는 불순물 이온들(160)을 주입할 수 있다. 그 결과, 상기 상부 게이트 도전막(155)은 상기 반도체 바디층(145)과 동일한 도전형을 가질 수 있다.
도 2e를 참조하면, 상기 상부 게이트 도전막(155) 상에 상부 캐핑 마스크(165)를 형성할 수 있다. 상기 상부 캐핑 마스크(165)는 실리콘 산화막 또는 실 리콘 질화막과 같은 절연물질로 형성할 수 있다. 상기 상부 캐핑 마스크(165)를 식각마스크로 이용하여 상기 상부 게이트 도전막(155)을 식각하여 상부 게이트 전극(156)을 형성할 수 있다. 여기서, 상기 상부 게이트 전극(156)은 상기 반도체 바디층(145)을 가로지르도록 형성될 수 있다. 상기 상부 게이트 전극(156)의 측벽 및 상기 상부 캐핑 마스크(165)의 측벽 상에 상부 게이트 스페이서(170)를 형성할 수 있다.
상기 상부 게이트 전극(156) 양 옆의 상기 반도체 바디층(145)에 상부 소스/드레인 영역들(175)을 형성할 수 있다. 상기 상부 소스/드레인 영역들(175) 사이에 위치하고 상기 상부 게이트 전극(156) 하부에 위치하는 상기 반도체 바디층(145)은 상부 채널 영역(176)으로 정의될 수 있다. 따라서, 상기 반도체 바디층(145)에 상부 트랜지스터(177)가 형성될 수 있다. 본 발명에서, 상기 제1 반도체 플러그(140a)는 상기 반도체 바디층(145)의 상기 상부 채널 영역(176)에 의해 덮일 수 있다.
상기 상부 소스/드레인 영역들(175)을 형성하는 것은 상기 상부 게이트 전극(156) 양 옆의 상기 반도체 바디층(145)을 노출시키며 상기 제3 반도체 플러그(140c)를 덮는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴 및 상기 상부 캐핑 마스크(165)를 이온주입 마스크로 이용하여 불순물 이온들을 주입하고, 상기 포토레지스트 패턴을 제거하는 것을 포함할 수 있다. 따라서, 상기 제3 반도체 플러그(140c)는 상기 상부 소스/드레인 영역들(175)과 다른 도전형을 가질 수 있다. 또한, 상기 상부 게이트 전극(156)은 상기 상부 소스/드레인 영역들(175)과 다른 도전형을 가질 수 있다.
도 2f를 참조하면, 상기 상부 트랜지스터(177)를 갖는 반도체기판 상에 금속간 절연막(180)을 형성할 수 있다. 상기 금속간 절연막(180)은 실리콘 산화막으로 형성할 수 있다. 상기 금속간절연막을 관통하며 상기 제3 반도체 플러그(140c)와 전기적으로 접속하는 상부 웰 콘택 구조체(185a)를 형성할 수 있다.
한편, 상기 상부 웰 콘택 구조체(185a)를 형성하는 동안에, 상기 금속간 절연막(180) 및 상기 층간절연막(135)을 관통하며 상기 하부 웰 픽업 영역(133)과 전기적으로 접속하는 하부 웰 콘택 구조체(185b)를 형성할 수 있다.
한편, 상기 상부 웰 콘택 구조체(185a)를 형성하는 동안에, 상기 금속간 절연막(180)을 관통하며 상기 상부 소스/드레인 영역들(175) 중 하나의 영역과 전기적으로 접속하는 상부 소스/드레인 콘택 구조체(186a)를 형성할 수 있다.
한편, 상기 상부 웰 콘택 구조체(185a)를 형성하는 동안에, 상기 금속간 절연막(180) 및 상기 층간절연막(135)을 관통하며 상기 하부 소스/드레인 영역들(130) 중 선택된 하나의 영역과 전기적으로 접속하는 하부 소스/드레인 콘택 구조체(186c)를 형성할 수 있다.
한편, 상기 하부 트랜지스터(134)의 상기 하부 소스/드레인 영역들(130) 중 하나와 상기 상부 트랜지스터(177)의 상기 상부 소스/드레인 영역들(175) 중 하나를 공통적으로 전기적으로 연결시키는 경우에, 상기 금속간 절연막(180) 및 상기 층간절연막(135)을 관통하며 상기 하부 소스/드레인 영역들(130) 중 선택된 하나의 영역과 상기 상부 소스/드레인 영역들(175) 중 하나의 영역에 전기적으로 접속하는 공유 콘택 구조체(shared contact structure; 186b)를 형성할 수 있다.
다음으로, 도 3을 참조하여 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 3을 참조하면, 도 2b에서 설명한 상기 제3 개구부(135c)를 형성하는 것은 생략할 수 있다. 이 경우에, 상기 제3 개구부(135c)를 형성하는 것을 생략한 후, 도 2c 내지 도 2e에서 설명한 것과 같은 공정을 진행하여 상부 트랜지스터(177)을 형성할 수 있다. 상기 상부 트랜지스터(177)를 갖는 반도체 기판 상에 금속간 절연막(280)을 형성할 수 있다. 상기 금속간 절연막(280) 및 상기 층간절연막(135)을 관통하며 상기 상부 웰 픽업 영역(131)과 전기적으로 접속하는 상부 웰 콘택 구조체(285a)를 형성할 수 있다.
한편, 상기 상부 웰 콘택 구조체(285a)를 형성하는 동안에, 도 2f에서 설명한 것과 같이, 상기 금속간 절연막(280)을 관통하며 상기 상부 소스/드레인 영역들(175) 중 하나의 영역과 전기적으로 접속하는 상부 소스/드레인 콘택 구조체(286a)를 형성하고, 상기 금속간절연막(280) 및 상기 층간절연막(135)을 관통하며 상기 하부 웰 픽업 영역(133)과 전기적으로 접속하는 하부 웰 콘택 구조체(185b)를 형성하고, 상기 하부 소스/드레인 영역들(130) 중 선택된 하나의 영역과 전기적으로 접속하는 하부 소스/드레인 콘택 구조체(286c)를 형성하고, 상기 금속간 절연막(180) 및 상기 층간절연막(135)을 관통하며 상기 하부 소스/드레인 영역들(130) 중 선택된 하나의 영역과 상기 상부 소스/드레인 영역들(175) 중 하나의 영역에 전기적으로 접속하는 공유 콘택 구조체(286b)를 형성할 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 반도체기판에 제공된 하부 트랜지스터 및 상기 하부 트랜지스터보다 높은 레벨에 위치하는 상부 트랜지스터를 제공한다. 상기 상부 트랜지스터와 반도체기판 사이에 위치하고 상기 하부 트랜지스터와 이격된 반도체 플러그가 제공될 수 있다. 상기 반도체 플러그를 통하여 상기 상부 트랜지스터에 웰 바이어스 전압을 인가할 수 있다. 따라서, 개선된 문턱전압 특성을 가지며, 누설전류를 최소화할 수 있는 상부 트랜지스터를 제공할 수 있다.

Claims (16)

  1. 반도체기판에 제공된 웰 콘택 형성영역;
    상기 웰 콘택 형성영역 상에 제공된 층간절연막;
    상기 층간절연막 상에 제공된 반도체 바디층;
    상기 반도체 바디층에 제공된 트랜지스터;
    상기 웰 콘택 형성영역에 제공된 웰 픽업 영역; 및
    상기 층간절연막을 관통하며 상기 트랜지스터와 상기 웰 픽업 영역 사이에 개재되고 상기 웰 픽업 영역과 동일한 도전형을 갖는 반도체 플러그를 포함하는 반도체소자.
  2. 제 1 항에 있어서,
    상기 트랜지스터는
    상기 반도체 바디층 상에 차례로 적층된 게이트 유전막 및 게이트 전극; 및
    상기 게이트 전극 양 옆의 상기 반도체 바디층 상에 제공된 소스/드레인 영역들을 포함하는 반도체소자.
  3. 제 2 항에 있어서,
    상기 반도체 플러그는 상기 소스/드레인 영역들 사이의 상기 반도체 바디층과 상기 웰 픽업 영역 사이에 개재된 것을 특징으로 하는 반도체소자.
  4. 제 2 항에 있어서,
    상기 게이트 전극은 상기 소스/드레인 영역들과 다른 도전형을 갖는 폴리 실리콘막을 포함하는 것을 특징으로 하는 반도체소자.
  5. 반도체기판에 제공되어 하부 웰 콘택 형성영역, 상부 웰 콘택 형성영역 및 소자형성영역을 한정하는 소자분리영역;
    상기 소자형성영역에 제공된 하부 트랜지스터
    상기 하부 트랜지스터를 갖는 반도체기판 상에 제공된 층간절연막;
    상기 층간절연막 상에 제공되며 상기 상부 웰 콘택 형성영역과 중첩하는 반도체 바디층;
    상기 반도체 바디층에 제공된 상부 트랜지스터;
    상기 하부 웰 콘택 형성영역에 제공된 하부 웰 픽업 영역;
    상기 상부 웰 콘택 형성영역에 제공된 상부 웰 픽업 영역; 및
    상기 층간절연막을 관통하며 상기 상부 트랜지스터와 상기 상부 웰 픽업 영역 사이에 개재되고 상기 상부 웰 픽업 영역과 동일한 도전형을 갖는 제1 반도체 플러그를 포함하는 반도체소자.
  6. 제 5 항에 있어서,
    상기 상부 트랜지스터는 상기 반도체 바디층 상에 제공된 상부 게이트 전극 및 상기 상부 게이트 전극 양 옆의 상기 반도체 바디층에 제공된 상부 소스/드레인 영역들을 포함하는 반도체소자.
  7. 제 6 항에 있어서,
    상기 상부 게이트 전극은 상기 상부 소스/드레인 영역들과 다른 도전형을 갖는 폴리실리콘막을 포함하는 것을 특징으로 하는 반도체소자.
  8. 제 6 항에 있어서,
    상기 반도체 플러그는 상기 상부 소스/드레인 영역들 사이의 상기 반도체 바디층과 상기 상부 웰 픽업 영역 사이에 개재된 것을 특징으로 하는 반도체소자.
  9. 제 5 항에 있어서,
    상기 층간절연막을 관통하며 상기 하부 트랜지스터의 하부 소스/드레인 영역들 중 선택된 하나의 영역과 상기 상부 트랜지스터의 상부 소스/드레인 영역들 중 선택된 하나의 영역 사이에 개재된 제2 반도체 플러그를 더 포함하는 반도체소자.
  10. 제 5 항에 있어서,
    상기 층간절연막을 관통하며 상기 상부 웰 픽업 영역과 접촉하고 상기 반도체 바디층과 이격된 제3 반도체 플러그를 더 포함하되, 상기 제3 반도체 플러그는 상기 상부 웰 픽업 영역과 동일한 도전형을 갖는 것을 특징으로 하는 반도체소자.
  11. 반도체기판에 웰 콘택 형성영역을 정의하고,
    상기 웰 콘택 형성영역에 웰 픽업 영역을 형성하고,
    상기 웰 픽업 영역 상에 층간절연막을 형성하고,
    상기 층간절연막을 관통하며 상기 웰 픽업 영역과 접촉하고 상기 웰 픽업 영역과 동일한 도전형을 갖는 반도체 플러그를 형성하고,
    상기 층간절연막 상에 상기 반도체 플러그를 덮으며 상기 반도체 플러그와 동일한 도전형을 갖는 반도체 바디층을 형성하고,
    상기 반도체 바디층에 차례로 적층된 게이트 유전막 및 게이트 전극을 형성하되, 상기 게이트 전극은 상기 반도체 플러그와 중첩하고,
    상기 게이트 전극 양 옆의 상기 반도체 바디층에 소스/드레인 영역들을 형성하는 것을 포함하는 반도체소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 게이트 전극은 상기 소스/드레인 영역들과 다른 도전형을 갖는 폴리 실리콘막을 포함하도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 반도체기판에 하부 웰 콘택 형성영역, 상부 웰 콘택 형성영역 및 소자형성영역을 한정하는 소자분리영역을 형성하고,
    상기 소자형성영역 상에 차례로 적층된 하부 게이트 유전막 및 하부 게이트 전극을 형성하고,
    상기 하부 게이트 전극 양 옆의 상기 소자형성영역에 하부 소스/드레인 영역들을 형성함과 아울러 상기 상부 웰 콘택 형성영역에 상부 웰 픽업 영역을 형성하고,
    상기 하부 웰 콘택 형성영역에 하부 웰 픽업 영역을 형성하고,
    상기 하부 및 상부 웰 픽업 영역들을 갖는 반도체기판 상에 층간절연막을 형성하고,
    상기 층간절연막을 관통하며 상기 상부 웰 픽업 영역과 접촉하고 상기 상부 웰 픽업 영역과 동일한 도전형을 갖는 제1 반도체 플러그를 형성하고,
    상기 층간절연막 상에 상기 반도체 플러그와 동일한 도전형을 가지며 상기 반도체 플러그를 덮는 반도체 바디층을 형성하고,
    상기 반도체 바디층 상에 차례로 적층된 상부 게이트 유전막 및 상부 게이트 전극을 형성하되, 상기 상부 게이트 전극은 상기 반도체 플러그와 중첩하고,
    상기 상부 게이트 전극 양 옆의 상기 반도체 바디층에 상부 소스/드레인 영역들을 형성하는 것을 포함하는 반도체소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 제1 반도체 플러그를 형성하는 동안에,
    상기 층간절연막을 관통하며 상기 하부 소스/드레인 영역들 중 선택된 하나의 영역과 접촉하는 제2 반도체 플러그를 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  15. 제 13 항에 있어서,
    상기 제1 반도체 플러그를 형성하는 동안에,
    상기 층간절연막을 관통하며 상기 상부 웰 픽업 영역과 접촉하고 상기 상부 웰 픽업 영역과 동일한 도전형을 갖는 제3 반도체 플러그를 형성하는 것을 더 포함하되, 상기 제3 반도체 플러그는 상기 반도체 바디층과 이격된 위치에 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제 13 항에 있어서,
    상기 상부 게이트 전극은 상기 상부 소스/드레인 영역들과 다른 도전형을 갖는 폴리 실리콘막을 포함하도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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