KR20060023496A - 바디-소스 접속을 갖는 모스 전계효과 트랜지스터 및 그제조방법 - Google Patents

바디-소스 접속을 갖는 모스 전계효과 트랜지스터 및 그제조방법 Download PDF

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Abstract

바디-소스 접속을 갖는 모스 전계효과 트랜지스터 및 그 제조방법들이 제공된다. 본 발명에 따른 모스 전계효과 트랜지스터는 기판, 상기 기판 상에 배치된 하부절연막 및 상기 하부절연막 상에 위치하고 제 1 도전형의 반도체층으로 형성된 바디 패턴을 구비한다. 상기 바디 패턴 상에 절연된 게이트전극이 배치된다. 상기 하부절연막 상에 위치하고 상기 바디 패턴과 일 측벽을 접하며 상기 바디 패턴보다 얇은 두께를 갖는 제 1 도전형의 고농도 불순물 영역이 배치된다. 상기 고농도 불순물 영역 상에 배치되고 상기 바디 패턴과 일 측벽을 접하는 제 2 도전형의 엘리베이티드(elevated) 소스 영역이 배치된다. 상기 엘리베이티드 소스 영역을 관통하여 상기 고농도 불순물 영역에 접촉하는 소스 콘택 플러그가 배치된다. 이에 따라, 상기 소스 콘택 플러그를 통하여 상기 엘리베이티드 소스 영역, 상기 고농도 불순물 영역 및 상기 바디 패턴이 전기적으로 접속된다. 즉, 바디-소스 접속(body-tied-to-source; BTTS) 구조가 제공된다.

Description

바디-소스 접속을 갖는 모스 전계효과 트랜지스터 및 그 제조방법{Body-tied-to-source MOSFET and methods of fabricating the same}
도 1은 종래의 에스오아이 모스 트랜지스터를 보여주는 개략적인 단면도이다.
도 2는 씨모스 에스램 셀(CMOS SRAM cell)의 등가회로도이다.
도 3 내지 도 10은 본 발명의 바람직한 실시예들에 따른 모스 전계효과 트랜지스터 및 그 제조방법들을 설명하기위한 공정단계별 부분 단면도들이다.
본 발명은 모스 전계효과 트랜지스터에 관한 것으로, 특히 바디-소스 접속을 갖는 모스 전계효과 트랜지스터 및 그 제조방법들에 관한 것이다.
반도체소자들을 사용하는 전자제품들의 경-박-단-소화에 따라, 상기 반도체소자들은 단위 면적당 높은 집적밀도, 낮은 문턱전압(threshold voltage; Vth), 빠른 동작속도 및 저소비전력화가 요구되고 있다. 반도체소자는 모스 트랜지스터와 같은 개별소자(discrete device)를 스위칭 소자로 널리 채택하고 있다. 상기와 같은 고집적화 필요에 따라, 반도체기판 상의 제한된 면적에 복수개의 트랜지스터들 을 적층하는 방법들이 연구되고 있다. 상기 트랜지스터들의 적층법은, 상기 반도체기판 상에 하부 트랜지스터를 형성한 후, 상기 하부 트랜지스터 상을 덮는 절연층을 형성한 다음, 상기 절연층 위에 박막 트랜지스터를 형성하는 기술이다. 그러나 상기 트랜지스터들의 적층에 따라 관련된 여러 가지 난관에 봉착하게 된다.
한편, 에스오아이(SOI; silicon on insulator) 기판 상에 트랜지스터를 형성하는 기술은 낮은 접합용량 및 우수한 소자분리 특성과 같은 장점들로 인하여 고속 동작 및 낮은 전력소모를 요하는 반도체소자에 널리 응용되고 있다. 또한, 에스오아이 모스 트랜지스터는 낮은 소프트 에러(soft error) 및 우수한 래치업(latch-up) 특성을 갖는다.
상기 박막 트랜지스터 및 상기 에스오아이 모스 트랜지스터는 공통적으로 반도체기판 상에 배치된 절연층 과 상기 절연층 상에 배치된 바디(body)라고 불리는 반도체층을 구비한다.
도 1은 종래의 에스오아이 모스 트랜지스터를 보여주는 개략적인 단면도이다.
도 1을 참조하면, 상기 에스오아이 모스 트랜지스터는 반도체기판(1) 상에 배치된 절연막(2)을 구비한다. 상기 절연막(2) 상에 바디(3), 소스(4) 및 드레인(5)이 배치된다. 상기 바디(3) 상에 게이트전극(7)이 배치되고, 상기 바디(3) 와 상기 게이트전극(7) 사이에 게이트절연막(6)이 개재된다.
여기서, 상기 바디(3)는 플로팅(floating)되어 있다. 즉, 상기 에스오아이 모스 트랜지스터의 상기 바디(3)는 상기 절연막(2)으로 인하여 상기 반도체기판(1) 과 고립된 상태이므로, 상기 바디(3)의 전압은 상기 소스(4), 상기 드레인(5) 및 상기 게이트전극(7)에 인가되는 전압에 따라 변화한다. 모스 트랜지스터에서 소위 플로팅 바디 효과(floating body effect)라고 불리는 현상에 기인하는 상기 바디(3)의 전압변동은 상기 에스오아이 모스 트랜지스터의 적절한 동작을 저해하는 요인이 된다. 이들 저해요인들 중 가장 일반적인 것으로서 킹크(kink) 효과 및 기생 바이폴라 효과를 들 수 있다.
구체적으로, 상기 바디(3)가 부분적으로 공핍되고 상기 드레인(5)에 높은 전압이 인가되면, 상기 모스 트랜지스터에 형성되는 전계는 상기 드레인(5) 근처에서의 충돌 이온화(impact ionization)를 유발시킨다. 따라서 상기 모스 트랜지스터가 NMOS 트랜지스터인 경우에 상기 충돌 이온화에 의해 생성된 홀(hole)들은 상기 바디(3)로 주입되고, 그에 따라 상기 바디(3)는 양의 전하를 갖도록 대전된다. 상기 바디(3)에 축적된 이들 양의 전하들은 상기 바디(3)의 포텐샬을 증가시키어 상기 모스 트랜지스터의 문턱전압을 감소시키는 결과를 초래한다. 상기 문턱전압의 감소는 드레인 전류를 증가시키므로, 상기 모스 트랜지스터의 출력특성 상에서 킹크(kink) 현상을 보인다.
상기 바디(3)의 대전에 따른 다른 결과는 상기 모스 트랜지스터가 횡 형 바이폴라 트랜지스터 구조를, 즉 상기 소스(4), 상기 바디(3) 및 상기 드레인(5)으로 구성된 n-p-n 구조, 형성하게 됨으로 인하여 발생하는 상기 횡 형 바이폴라 구조의 턴온(turn-on) 이다.
상기 모스 트랜지스터의 상기 바디(3)가 양의 전압으로 바이어스 됨에 따라, 횡 형 n-p-n 구조의 에미터 및 베이스 접합에 해당하는 상기 소스(4) 및 상기 바디(3) 사이의 접합에 순 바이어스(forward bias)가 인가되어, 전자들이 상기 소스(4)로부터 상기 바디(3)로 주입된다. 상기 바디(3)로 주입된 전자들은 드레인 공핍영역에 도달하여 드레인 전류에 더해진다. 결과적으로, 드레인 전류는 상기 게이트전극(7)의 제어 하에 흐르는 채널 전류 보다는 오히려 기생 바이폴라 트랜지스터에 의해 지배적으로 제어된다. 이와 같은 효과를 기생 바이폴라 효과라 한다. 상기 모스 트랜지스터의 기생 바이폴라 동작은 누설전류를 야기 시키므로 바람직하지 못하다.
상기 플로팅 바디 효과에 기인하는 저해요인들을 개선하기 위하여 몇몇 기술적인 접근방식들이 제안되어 왔다.
예를 들면, 상기 바디(3)에 직접 외부전압을 인가하는 방법들이 연구되고 있다. 그러나 상기 바디(3)에 직접 외부전압을 인가하는 방법들은 추가적인 배선이 요구된다. 상기 추가적인 배선은 반도체소자의 집적도 향상에 저해요인이 되므로 바람직하지 못하다.
다른 방법으로, 상기 바디(3)를 상기 게이트전극(7)에 연결하는 방법들이 연구되고 있다. 그러나 상기 바디(3)를 상기 게이트전극(7)에 연결하는 방법들은 게이트전압이 높고 소스 및 드레인 전압이 낮은 경우 소스 및 드레인 사이의 다이나믹 누설전류를 피할 수 없다. 또한 모스 트랜지스터의 온/오프(on/off) 상태에 따라 상기 바디(3), 상기 소스(4) 및 상기 드레인(5) 간의 포텐샬이 각각 달라지는 문제가 생긴다.
또 다른 방법으로, 상기 바디(3)를 상기 소스(4)에 연결하는 방법들이 제안된 바 있다. 상기 바디(3)를 상기 소스(4)에 연결하는 방법들은, 예를 들어 에스램(SRAM) 셀의 부하 트랜지스터 및 구동 트랜지스터와 같이 소스가 Vcc 또는 Vss에 고정되는 구조를 갖는 경우, 유용하게 사용될 수 있다.
에스오아이 모스 트랜지스터에서 바디를 소스에 연결하는 방법들이 미국특허 제6,111,293호에 "에스오아이 모스 구조(Silicon on insulator MOS structure)"라는 제목으로 랴오(Liao)에 의해 개시된 바 있다.
랴오(Liao)에 따르면, 상기 에스오아이 모스 구조는 2회 불순물 주입된 소스 영역을 포함한다. 구체적으로, 에스오아이 반도체기판 상에 바디 영역, 소스 영역, 드레인 영역 및 절연된 게이트전극을 형성한다. 상기 게이트전극 상부면에 질화막을 형성한다. 상기 질화막 및 상기 게이트전극을 이온주입 마스크로 이용하여 상기 소스 영역 및 상기 드레인 영역에 제 1 도전형의 불순물 이온들을 주입한다. 이어서, 상기 드레인 영역을 가리고 상기 소스 영역을 노출하는 이온주입 마스크를 형성한다. 상기 이온주입 마스크를 이용하여 상기 소스 영역에 제 2 도전형의 불순물 이온들을 주입한다. 그 결과, 상기 소스 영역은 상부 불순물 영역 및 하부 불순물 영역으로 구분된다. 이후, 상기 상부 불순물 영역을 관통하여 상기 하부 불순물 영역 내에 접속되는 금속 콘택 플러그를 형성한다. 결과적으로, 상기 금속 콘택 플러그에 상기 상부 불순물 영역 및 상기 하부 불순물 영역이 전기적으로 공동 접속되는 구조가 형성된다. 또한, 상기 금속 콘택 플러그는 상기 하부 불순물 영역을 통하여 상기 바디 영역에 전기적으로 접속된다.
그러나 상기 소스 영역에 2회에 나누어 불순물 이온들을 주입하는 경우, 상기 상부 불순물 영역과 상기 하부 불순물 영역의 경계가 명확치 않을 수 있으며 상기 상부 불순물 영역의 접합(junction) 특성이 저하될 수 있다.
결론적으로, 절연층 상에 배치된 바디 영역을 갖는 모스 트랜지스터의 특성을 향상시키기 위한 방법들이 지속적으로 요구된다.
본 발명이 이루고자 하는 기술적 과제는 플로팅 바디 효과를 제거하기 위한 모스 전계효과 트랜지스터의 구조 및 그 제조방법들을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 바디-소스 접속을 갖는 모스 전계효과 트랜지스터 및 그 제조방법들을 제공한다.
본 발명에 따른 모스 전계효과 트랜지스터는 기판, 상기 기판 상에 배치된 하부절연막 및 상기 하부절연막 상에 위치하고 제 1 도전형의 반도체층으로 형성된 바디 패턴을 포함한다. 상기 바디 패턴 상에 절연된 게이트전극이 배치된다. 상기 하부절연막 상에 위치하고 상기 바디 패턴과 일 측벽을 접하는 제 2 도전형의 엘리베이티드(elevated) 드레인 영역이 배치된다. 상기 하부절연막 상에 위치하고 상기 바디 패턴과 일 측벽을 접하며 상기 엘리베이티드 드레인 영역의 반대편에 배치되고 상기 바디 패턴보다 얇은 두께를 갖는 제 1 도전형의 고농도 불순물 영역이 배치된다. 상기 고농도 불순물 영역 상에 배치되고 상기 바디 패턴과 일 측벽을 접하는 제 2 도전형의 엘리베이티드(elevated) 소스 영역이 배치된다. 상기 엘리베이티 드 소스 영역을 관통하여 상기 고농도 불순물 영역에 접촉하는 소스 콘택 플러그가 배치된다. 이에 따라, 상기 소스 콘택 플러그를 통하여 상기 엘리베이티드 소스 영역, 상기 고농도 불순물 영역 및 상기 바디 패턴이 전기적으로 접속된다. 즉, 바디-소스 접속(body-tied-to-source; BTTS) 구조가 제공된다.
상기 반도체층은 단결정 실리콘층, 다결정 실리콘층, 게르마늄층 또는 화합물 반도체층(compound semiconductor layer)일 수 있다.
상기 제 1 도전형은 P형 또는 N형일 수 있다. 상기 제 2 도전형은 상기 제 1 도전형과 반대의 도전형 이다. 즉, 상기 제 1 도전형이 P형인 경우에 상기 제 2 도전형은 N형 이고, 상기 제 1 도전형이 N형인 경우에 상기 제 2 도전형은 P형이다.
상기 절연된 게이트전극 및 상기 바디 패턴 사이에는 게이트절연막이 개재된다. 상기 절연된 게이트전극 상에 하드마스크 패턴이 배치될 수 있으며, 상기 절연된 게이트전극 측벽에 절연 스페이서가 배치될 수 있다.
상기 엘리베이티드 소스 영역의 상부면은 단면상에서 보여 질 때 상기 게이트절연막 보다 높은 위치에 있을 수 있다.
상기 소스 콘택 플러그는 상기 엘리베이티드 소스 영역 및 상기 고농도 불순물 영역을 한꺼번에 관통할 수 있다. 또한, 상기 소스 콘택 플러그는 상기 엘리베이티드 소스 영역, 상기 고농도 불순물 영역 및 상기 하부절연막을 한꺼번에 관통하여 하부회로 또는 상기 기판에 전기적으로 접속될 수도 있다.
본 발명에 따른 모스 전계효과 트랜지스터의 제조방법들은 차례로 적층된 하부절연막 및 제 1 도전형의 반도체층으로 형성된 바디 영역을 갖는 기판을 준비하 고, 상기 바디 영역을 갖는 기판 상에 상기 바디 영역을 가로지르는 절연된 게이트전극을 형성하는 것을 포함한다. 상기 절연된 게이트전극을 갖는 기판 상에 소스 개구부를 갖는 포토레지스트 패턴을 형성하여 상기 바디 영역의 일부분을 노출한다. 상기 포토레지스트 패턴을 이온주입 마스크로 사용하여 상기 소스 개구부에 노출된 상기 바디 영역에 선택적으로 제 1 도전형의 고농도 불순물 이온들을 주입하여 고농도 불순물 영역을 형성한다. 상기 포토레지스트 패턴을 제거한다. 상기 바디 영역 및 상기 고농도 불순물 영역을 부분적으로 식각하여 상기 절연된 게이트전극 양옆에 드레인 트렌치 및 소스 트렌치를 형성한다. 상기 트렌치들을 갖는 기판 상에 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 기술을 사용하여 언도우프트(un-doped) 에피층들을 형성한다. 상기 언도우프트 에피층들을 갖는 기판 상에 선택적으로 제 2 도전형의 불순물 이온들을 주입하여, 상기 절연된 게이트전극 하부에 잔존하는 바디 패턴을 형성하고, 동시에 상기 바디 패턴과 일 측벽을 접하고 상기 고농도 불순물 영역 상부면에 접하는 엘리베이티드 소스 영역을 형성하고, 아울러 상기 엘리베이티드 소스 영역 맞은편에 상기 바디 패턴과 일 측벽을 접하는 엘리베이티드 드레인 영역을 형성한다. 상기 엘리베이티드 소스 영역을 관통하여 상기 고농도 불순물 영역에 접촉하는 소스 콘택 플러그를 형성한다.
상기 바디 패턴 및 상기 절연된 게이트전극 사이에는 게이트절연막이 형성된다. 상기 절연된 게이트전극 상에 하드마스크 패턴을 추가로 형성할 수 있다. 이어서, 상기 하드마스크 패턴을 이온주입 마스크로 사용하여 상기 바디 영역에 선택적으로 제 2 도전형의 불순물 이온들을 주입하여, 상기 게이트전극 양옆에 각각 저농 도 불순물 영역들을 형성할 수 있다. 상기 저농도 불순물 영역들에 주입되는 제 2 도전형의 불순물 이온들은 상기 제 1 도전형과 반대의 도전형 이다. 이후, 상기 절연된 게이트전극 측벽에 절연 스페이서를 형성하는 것이 바람직하다. 상기 하드마스크 패턴 및 상기 절연 스페이서는 상기 바디 영역 및 상기 고농도 불순물 영역에 대하여 식각 선택비를 갖는 물질막으로 형성하는 것이 바람직하다.
상기 트렌치들의 바닥면은 상기 저농도 불순물 영역들의 하부 경계면 보다 아래로 리세스 시키는 것이 바람직하다.
상기 언도우프트 에피층들은 단면적으로 보여 질 때 그들의 상부면이 상기 게이트절연막 보다 높은 위치에 이르도록 성장시키는 것이 바람직하다.
상기 소스 콘택 플러그는 도전성 물질막으로 형성할 수 있다. 예를 들면, 상기 소스 콘택 플러그는 장벽금속막으로 하부면과 측벽이 둘러싸인 텅스텐막과 같은 금속막으로 형성할 수 있다. 상기 장벽금속막은 티타늄(Ti) 또는 질화티타늄(TiN) 중에서 선택된 적어도 하나의 물질막으로 형성할 수 있다. 이와는 달리, 상기 소스 콘택 플러그는 상기 텅스텐막과 같은 금속막 만으로 형성할 수도 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 2는 씨모스 에스램 셀(CMOS SRAM cell)의 등가회로도이다.
도 2를 참조하면, 상기 씨모스 에스램 셀은 한 쌍의 구동 트랜지스터들(a pair of driver transistors; TD1, TD2), 한 쌍의 전송 트랜지스터들(a pair of transfer transistors; TT1, TT2) 및 한 쌍의 부하 트랜지스터들(a pair of load transistors; TL1, TL2)을 구비한다. 상기 한 쌍의 구동 트랜지스터들(TD1, TD2) 및 상기 한 쌍의 전송 트랜지스터들(TT1, TT2)은 모두 NMOS 트랜지스터들인 반면에, 상기 한 쌍의 부하 트랜지스터들(TL1, TL2)은 모두 PMOS 트랜지스터들이다.
상기 제 1 구동 트랜지스터(TD1)와 제 1 전송 트랜지스터(TT1)는 서로 직렬 연결된다. 상기 제 1 구동 트랜지스터(TD1)의 소스 영역은 접지선(ground line; Vss)에 전기적으로 연결되고, 상기 제 1 전송 트랜지스터(TT1)의 드레인 영역은 제 1 비트라인(BL1)에 전기적으로 연결된다. 이와 마찬가지로, 상기 제 2 구동 트랜지스터(TD2)와 상기 제 2 전송 트랜지스터(TT2)는 서로 직렬 연결된다. 상기 제 2 구동 트랜지스터(TD2)의 소스 영역은 상기 접지선(Vss)에 전기적으로 연결되고, 상기 제 2 전송 트랜지스터(TT2)의 드레인 영역은 제 2 비트라인(BL2)에 전기적으로 연결된다.
한편, 상기 제 1 부하 트랜지스터(TL1)의 소스 영역은 전원선(power supply line; Vcc)에 전기적으로 연결되고, 상기 제 1 부하 트랜지스터(TL1)의 드레인 영 역은 상기 제 1 구동 트랜지스터(TD1)의 드레인 영역에 전기적으로 연결된다. 이와 마찬가지로, 상기 제 2 부하 트랜지스터(TL2)의 소스 영역은 전원선(power supply line; Vcc)에 전기적으로 연결되고, 상기 제 2 부하 트랜지스터(TL2)의 드레인 영역은 상기 제 2 구동 트랜지스터(TD2)의 드레인 영역에 전기적으로 연결된다.
상기 제 1 부하 트랜지스터(TL1)의 드레인 영역, 상기 제 1 구동 트랜지스터(TD1)의 드레인 영역 및 상기 제 1 전송 트랜지스터(TT1)의 소스 영역은 제 1 노드(N1)에 해당한다. 또한, 상기 제 2 부하 트랜지스터(TL2)의 드레인 영역, 상기 제 2 구동 트랜지스터(TD2)의 드레인 영역 및 상기 제 2 전송 트랜지스터(TT2)의 소스 영역은 제 2 노드(N2)에 해당한다. 상기 제 1 구동 트랜지스터(TD1)의 게이트 전극 및 상기 제 1 부하 트랜지스터(TL1)의 게이트 전극은 상기 제 2 노드(N2)에 전기적으로 연결되고, 상기 제 2 구동 트랜지스터(TD2)의 게이트 전극 및 상기 제 2 부하 트랜지스터(TL2)의 게이트 전극은 상기 제 1 노드(N1)에 전기적으로 연결된다. 또한, 상기 제 1 및 제 2 전송 트랜지스터들(TT1, TT2)의 게이트 전극들은 워드라인(WL)에 전기적으로 접속된다.
상술한 씨모스 에스램 셀을 구현하는 기술은, 상기 트랜지스터들을 모두 벌크 실리콘 반도체기판 상에 형성하는 방법, 상기 전송 트랜지스터들(TT1, TT2) 및 상기 구동 트랜지스터들(TD1, TD2)은 상기 벌크 실리콘 반도체기판 상에 형성하고 상기 부하 트랜지스터들(TL1, TL2)은 절연층 상부에 박막 트랜지스터로 형성하는 방법, 상기 트랜지스터들을 모두 에스오아이(SOI; silicon on insulator) 반도체기판 상에 형성하는 방법, 또는 상기 전송 트랜지스터들(TT1, TT2) 및 상기 구동 트 랜지스터들(TD1, TD2)은 상기 에스오아이 반도체기판 상에 형성하고 상기 부하 트랜지스터들(TL1, TL2)은 상기 박막 트랜지스터로 형성하는 방법 등과 같이 다양하게 응용 가능하다.
여기서, 상기 박막 트랜지스터들 및 상기 에스오아이 트랜지스터들은 공통적으로 기판 상에 배치된 절연층 과 상기 절연층 상에 배치된 바디(body)라고 불리는 반도체층을 구비한다. 즉, 종래기술에서 언급한 바와 같이 상기 플로팅 바디 효과(floating body effect)에 기인하는 저해요인들을 개선하기 위한 대책이 필요하다.
본 발명의 바람직한 실시 예들에 있어서, 상기 플로팅 바디 효과(floating body effect)에 기인하는 저해요인들을 개선하기 위한 대책은 바디(body)와 소스 간에 전기적으로 접속되는 구조를 채택한다.
일반적으로, 반도체소자에 채택되는 모스 트랜지스터들은 좌우 대칭구조를 이루는 한 쌍의 소스/드레인 영역들을 구비한다. 상기 한 쌍의 소스/드레인 영역들은 트랜지스터의 동작 조건에 따라 한쪽 영역이 소스가 되면 다른 한쪽 영역은 드레인이 되고, 또한, 다른 동작 조건에서는 상기 한쪽 영역이 드레인이 되고 상기 다른 한쪽 영역이 소스가 되기도 한다. 상기와 같이 소스 와 드레인의 위치가 트랜지스터의 동작 조건에 따라 바뀌는 경우, 상기 바디 와 소스 간에 전기적으로 접속되는 구조는 채택하기가 어렵다.
이에 반하여, 상기 씨모스 에스램 셀에 채택되는 부하 트랜지스터들(TL1, TL2) 및 구동 트랜지스터들(TD1, TD2)과 같이, 그들의 소스 영역들이 전원선(power supply line; Vcc) 또는 접지선(ground line; Vss) 중의 하나에 고정되어 전기적으 로 연결되는 경우, 상기 바디 와 소스 간에 전기적으로 접속되는 구조는 상기 플로팅 바디 효과(floating body effect)에 기인하는 저해요인들을 개선하기 위한 대책으로 매우 유용하게 사용할 수 있다. 이에 따라, 상기 제 1 부하 트랜지스터(TL1)의 바디 영역 과 소스 영역을 전기적으로 접속하는 제 1 바디-소스 접속(body-tied-to-source; BTTS1)을 구성하고, 상기 제 2 부하 트랜지스터(TL2)의 바디 영역 과 소스 영역을 전기적으로 접속하는 제 2 바디-소스 접속(BTTS2)을 구성하며, 또한, 상기 제 1 구동 트랜지스터(TD1)의 바디 영역 과 소스 영역을 전기적으로 접속하는 제 3 바디-소스 접속(BTTS3)을 구성하고, 상기 제 2 구동 트랜지스터(TD2)의 바디 영역 과 소스 영역을 전기적으로 접속하는 제 4 바디-소스 접속(BTTS4)을 구성할 수 있다. 상기 제 1 바디-소스 접속(BTTS1) 및 상기 제 2 바디-소스 접속(BTTS2)은 전원선(power supply line; Vcc)에 전기적으로 연결되고, 상기 제 3 바디-소스 접속(BTTS3) 및 상기 제 4 바디-소스 접속(BTTS4)은 접지선(ground line; Vss)에 전기적으로 연결된다.
도 3 내지 도 10은 본 발명의 바람직한 실시예들에 따른 바디-소스 접속(body-tied-to-source; BTTS)을 갖는 모스 전계효과 트랜지스터 및 그 제조방법들을 설명하기위한 공정단계별 부분 단면도들이다.
먼저 도 10을 참조하여 본 발명의 바람직한 실시예들에 따른 바디-소스 접속을 갖는 모스 전계효과 트랜지스터의 구조를 설명하기로 한다.
도 10을 참조하면, 기판(11) 상 소정영역에 하부절연막(12)이 제공된다. 상기 기판(11)은 예를 들어 실리콘 웨이퍼와 같은 반도체기판일 수 있다. 상기 기판 (11) 과 상기 하부절연막(12) 사이에 하부 트랜지스터와 같은 하부회로들이 개재될 수 있으나 설명의 간략화를 위하여 생략하기로 한다. 또한, 상기 기판(11)은 에스오아이 기판일 수도 있다. 상기 기판(11)이 에스오아이 기판인 경우, 상기 하부절연막(12)은 매립절연막이라고 불린다.
상기 하부절연막(12) 상에 제 1 도전형의 반도체층으로 형성된 적어도 하나의 바디 패턴(13A)이 배치된다. 즉, 상기 바디 패턴(13A)은 상기 하부절연막(12)에 의하여 상기 기판(11) 또는 상기 하부회로들과 전기적으로 절연되는 구조가 제공된다. 상기 제 1 도전형은 P형 또는 N형일 수 있다. 상기 반도체층은 단결정 실리콘층, 다결정 실리콘층, 게르마늄층 또는 화합물 반도체층(compound semiconductor layer)일 수 있다.
상기 바디 패턴(13A) 상에 절연된 게이트전극(15)이 배치된다. 상기 바디 패턴(13A) 과 상기 절연된 게이트전극(15) 사이에 게이트절연막(14)이 개재된다. 상기 절연된 게이트전극(15) 상에 하드마스크 패턴(16)이 배치될 수 있으며, 상기 절연된 게이트전극(15) 측벽에 절연 스페이서(21)가 배치될 수 있다. 상기 절연 스페이서(21) 하부의 상기 바디 패턴(13A) 내에 저농도 불순물 영역들(20)이 잔존할 수 있다. 상기 저농도 불순물 영역들(20)은 제 2 도전형을 갖는다. 상기 제 2 도전형은 상기 제 1 도전형과 반대의 도전형 이다. 즉, 상기 제 1 도전형이 P형인 경우에 상기 제 2 도전형은 N형 이고, 상기 제 1 도전형이 N형인 경우에 상기 제 2 도전형은 P형이다.
상기 하부절연막(12) 상에 위치하고 상기 바디 패턴(13A)과 일 측벽을 접하 는 제 2 도전형의 엘리베이티드(elevated) 드레인 영역(32A)이 배치된다. 상기 엘리베이티드 드레인 영역(32A)은 상기 저농도 불순물 영역들(20)중 선택된 하나에 전기적으로 접속될 수 있다. 또한, 상기 엘리베이티드 드레인 영역(32A)의 상부면은 단면상에서 보여 질 때 상기 게이트절연막(14) 보다 높은 위치에 있을 수 있다. 이때, 상기 엘리베이티드 드레인 영역(32A)은 상기 절연 스페이서(21)에 의해 상기 게이트전극(15)과 절연된다.
상기 하부절연막(12) 상에 위치하고 상기 바디 패턴(13A)과 일 측벽을 접하며 상기 엘리베이티드 드레인 영역(32A)의 반대편에 배치되고 상기 바디 패턴(13A) 보다 얇은 두께를 갖는 제 1 도전형의 고농도 불순물 영역(25)이 배치된다. 즉, 상기 고농도 불순물 영역(25)은 상기 바디 패턴(13A)과 같은 제 1 도전형을 갖는다. 이에 따라, 상기 고농도 불순물 영역(25)은 상기 바디 패턴(13A)에 전기적으로 접속된다. 상기 고농도 불순물 영역(25) 상에 배치되고 상기 바디 패턴(13A)과 일 측벽을 접하는 제 2 도전형의 엘리베이티드(elevated) 소스 영역(31A)이 배치된다. 상기 엘리베이티드 소스 영역(31A)은 상기 저농도 불순물 영역들(20) 중 선택된 하나에 전기적으로 접속될 수 있다. 또한, 상기 엘리베이티드 소스 영역(31A)의 상부면은 단면상에서 보여 질 때 상기 게이트절연막(14) 보다 높은 위치에 있을 수 있다. 이때, 상기 엘리베이티드 소스 영역(31A)은 상기 절연 스페이서(21)에 의해 상기 게이트전극(15)과 절연된다.
상기 절연된 게이트전극(15), 상기 엘리베이티드 소스 영역(31A) 및 상기 엘리베이티드 드레인 영역(32A)을 갖는 기판(11) 상은 상부 층간절연막(40)으로 덮여 진다.
상기 상부 층간절연막(40)을 관통하여 상기 엘리베이티드 드레인 영역(32A)에 접촉하는 드레인 콘택 플러그(42)가 배치된다. 또한, 상기 드레인 콘택 플러그(42)는 상기 상부 층간절연막(40) 및 상기 엘리베이티드 드레인 영역(32A)을 한꺼번에 관통하여 상기 하부절연막(12)에 접촉하도록 배치될 수 있다. 이에 더하여, 상기 드레인 콘택 플러그(42)는 상기 상부 층간절연막(40), 상기 엘리베이티드 드레인 영역(32A) 및 상기 하부절연막(12)을 한꺼번에 관통하여 하부회로에 접속되는 구조를 가질 수도 있다.
상기 상부 층간절연막(40) 및 상기 엘리베이티드 소스 영역(31A)을 관통하여 상기 고농도 불순물 영역(25)에 접촉하는 소스 콘택 플러그(41)가 배치된다. 또한, 상기 소스 콘택 플러그(41)는 상기 상부 층간절연막(40), 상기 엘리베이티드 소스 영역(31A) 및 상기 고농도 불순물 영역(25)을 한꺼번에 관통하여 상기 하부절연막(12)에 접촉하도록 배치될 수 있다. 이에 더하여, 상기 소스 콘택 플러그(41)는 상기 상부 층간절연막(40), 상기 엘리베이티드 소스 영역(31A), 상기 고농도 불순물 영역(25) 및 상기 하부절연막(12)을 한꺼번에 관통하여 상기 하부회로 또는 상기 기판(11)에 접촉되는 구조를 가질 수도 있다. 이에 따라, 상기 소스 콘택 플러그(41)를 통하여 상기 엘리베이티드 소스 영역(31A), 상기 고농도 불순물 영역(25) 및 상기 바디 패턴(13A)이 전기적으로 접속된다. 즉, 바디-소스 접속(body-tied-to-source; BTTS) 구조가 제공된다.
결과적으로, 모스 트랜지스터의 바디(body)가 전기적으로 플로팅(floating) 되는 것을 방지할 수 있다.
이제 도 3 내지 도 10을 참조하여 본 발명의 바람직한 실시예들에 따른 바디-소스 접속(body-tied-to-source; BTTS)을 갖는 모스 전계효과 트랜지스터의 제조방법들을 설명하기로 한다.
도 3을 참조하면, 차례로 적층된 하부절연막(12) 및 바디 영역(13)을 갖는 기판(11)을 준비한다. 상기 기판(11)은 예를 들어 실리콘 웨이퍼와 같은 반도체기판일 수 있다. 상기 하부절연막(12)은 실리콘산화막과 같은 절연막일 수 있다. 상기 기판(11) 과 상기 하부절연막(12) 사이에 하부 트랜지스터와 같은 하부회로들이 개재될 수 있으나 설명의 간략화를 위하여 생략하기로 한다. 또한, 상기 기판(11)은 에스오아이 기판일 수도 있다. 상기 기판(11)이 에스오아이 기판인 경우, 상기 하부절연막(12)은 매립절연막(buried oxide layer)이라고 불리며 상기 바디 영역(13) 과 상기 기판(11)을 전기적으로 절연시키는 역할을 한다.
상기 바디 영역(13)은 제 1 도전형 반도체층으로 형성된다. 상기 제 1 도전형은 N형 또는 P형일 수 있다. 상기 바디 영역(13)이 N형 반도체층인 경우, 상기 바디 영역(13)에는 PMOS 트랜지스터가 형성될 수 있다. 이와 다르게, 상기 바디 영역(13)이 P형 반도체층인 경우, 상기 바디 영역(13)에는 NMOS 트랜지스터가 형성될 수 있다. 상기 반도체층은 단결정 실리콘층, 다결정 실리콘층, 게르마늄층 또는 화합물 반도체층(compound semiconductor layer)일 수 있다. 상기 반도체층 내에 소자분리막(도시하지 않음)을 형성하여 적어도 하나의 상기 바디 영역(13)을 한정한다. 상기 소자분리막은 고밀도 플라즈마 산화막(HDP oxide layer)과 같은 절연막으 로 형성할 수 있다.
도 4를 참조하면, 상기 바디 영역(13)을 갖는 기판(11) 상에 상기 바디 영역(13)을 가로지르며 차례로 적층된 게이트절연막(14), 절연된 게이트전극(15) 및 하드마스크 패턴(16)을 형성한다. 구체적으로, 상기 바디 영역(13)을 갖는 기판(11) 전면 상에 게이트절연층, 게이트 도전막 및 하드마스크막을 형성한다. 상기 게이트절연층은 실리콘산화막으로 형성할 수 있다. 상기 게이트 도전막은 도핑된 폴리실리콘막과 같은 도전막으로 형성할 수 있다. 상기 하드마스크막은 상기 바디 영역(13)에 대하여 식각 선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 예를 들면, 상기 하드마스크막은 화학기상증착(chemical vapor deposition; CVD) 방법에 의한 실리콘질화막과 같은 질화막으로 형성할 수 있다. 상기 하드마스크막, 상기 게이트 도전막 및 상기 게이트절연층을 순차적으로 패터닝 하여 상기 하드마스크 패턴(16), 상기 절연된 게이트전극(15) 및 상기 게이트절연막(14)을 형성한다. 그러나 상기 하드마스크 패턴(16)은 생략될 수도 있다.
도 5를 참조하면, 상기 하드마스크 패턴(16)을 이온주입 마스크로 사용하여 상기 바디 영역(13)에 선택적으로 제 2 도전형의 불순물 이온들을 주입하여, 상기 절연된 게이트전극(15) 양옆에 각각 저농도 불순물 영역들(20)을 형성할 수 있다. 상기 저농도 불순물 영역들(20)에 주입되는 제 2 도전형의 불순물 이온들은 상기 제 1 도전형과 반대의 도전형 이다. 예를 들면, 상기 바디 영역(13)이 P형 반도체층인 경우, 상기 저농도 불순물 영역들(20)에 주입되는 제 2 도전형의 불순물 이온들은 N형 이다. 이와 다르게, 상기 바디 영역(13)이 N형 반도체층인 경우, 상기 저 농도 불순물 영역들(20)에 주입되는 제 2 도전형의 불순물 이온들은 P형 이다.
이어서, 상기 게이트전극(15)의 측벽 상에 통상의 기술을 사용하여 절연 스페이서(21)를 형성할 수 있다. 상기 절연 스페이서(21)는 상기 바디 영역(13)에 대하여 식각 선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 예를 들면, 상기 절연 스페이서(21)는 실리콘질화막, 실리콘산질화막 및 실리콘산화막 중에서 선택된 적어도 하나의 절연막으로 형성할 수 있다.
도 6을 참조하면, 상기 절연 스페이서(21)를 갖는 기판(11) 상에 소스 개구부(24)를 갖는 포토레지스트 패턴(23)을 형성한다. 구체적으로, 상기 절연 스페이서(21)를 갖는 기판(11) 전면 상에 포토레지스트막을 형성한다. 상기 포토레지스트막을 통상의 사진공정을 이용하여 패터닝 하여 상기 포토레지스트 패턴(23)을 형성한다. 상기 포토레지스트 패턴(23)은 상기 바디 영역(13)의 일부 상부면을 노출하는 상기 소스 개구부(24)를 갖는다.
상기 포토레지스트막을 형성하기 전에, 상기 절연 스페이서(21)를 갖는 기판(11) 전면 상에 반사방지막(anti-reflective coating layer)을 추가로 형성할 수 있다. 상기 반사방지막은 사진공정 시 난반사를 억제시키는 역할을 하여 미세패턴의 형성을 가능하도록 해준다.
상기 포토레지스트 패턴(23)을 이온주입 마스크로 사용하여 상기 바디 영역(13)에 선택적으로 제 1 도전형의 고농도 불순물 이온들을 주입하여, 상기 게이트전극(15) 한쪽에 고농도 불순물 영역(25)을 형성한다. 상기 고농도 불순물 영역(25)에 주입되는 상기 제 1 도전형의 고농도 불순물 이온들은 상기 바디 영역(13) 과 같은 도전형 이다. 예를 들면, 상기 바디 영역(13)이 P형 반도체층인 경우, 상기 고농도 불순물 영역(25)에 주입되는 제 1 도전형의 고농도 불순물 이온들은 P형 이다. 이와 다르게, 상기 바디 영역(13)이 N형 반도체층인 경우, 상기 고농도 불순물 영역(25)에 주입되는 제 1 도전형의 고농도 불순물 이온들은 N형 이다. 그 결과, 상기 게이트전극(15) 한쪽에 그리고 상기 절연 스페이서(21) 하부에 상기 저농도 불순물 영역(20)이 잔존한다. 이어서, 상기 포토레지스트 패턴(23) 및 상기 반사방지막을 제거한다.
도 7을 참조하면, 상기 절연 스페이서(21) 및 상기 하드마스크 패턴(16)을 식각 마스크로 사용하여 상기 바디 영역(13) 및 상기 고농도 불순물 영역(25)을 부분적으로 식각하여 상기 게이트전극(15) 양옆에 소스 트렌치(27) 및 드레인 트렌치(28)를 형성한다. 상기 트렌치들(27, 28)을 형성할 때, 상기 트렌치들(27, 28)의 바닥면이 상기 저농도 불순물 영역(20)의 깊이보다 깊어지도록 식각하는 것이 바람직하다. 그 결과, 상기 절연 스페이서(21) 하부에는 상기 저농도 불순물 영역(20)들이 잔존한다. 또한, 상기 고농도 불순물 영역(25)은 상기 소스 트렌치(27)에 의하여 두께가 줄어든다. 즉, 상기 고농도 불순물 영역(25)의 상부면은 상기 저농도 불순물 영역(20) 보다 아래로 리세스(recess) 된다. 동시에, 상기 드레인 트렌치(28)의 바닥면도 상기 저농도 불순물 영역(20) 보다 아래로 리세스(recess) 된다.
도 8을 참조하면, 상기 트렌치들(27, 28)을 갖는 기판(11) 상에 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 기술을 사용하여 언도우프트(un-doped) 에피층들(31, 32)을 형성한다. 이 경우에, 상기 언도우프트 에피층들(31, 32)은 상기 트렌치들(27, 28)의 바닥면에 노출된 상기 바디 영역(13) 및 상기 고농도 불순물 영역(25)과 동일한 결정상태를 갖도록 성장된다. 예를 들면, 상기 바디 영역(13) 및 상기 고농도 불순물 영역(25)이 단결정 실리콘막이고 상기 선택적 에피택시얼 성장 기술이 실리콘 소스 가스를 사용하여 실시되는 경우에, 상기 언도우프트 에피층들(31, 32)은 단결정 실리콘 구조를 갖도록 형성된다. 또한, 상기 언도우프트 에피층들(31, 32)은 상기 트렌치들(27, 28)을 완전히 채우고, 상기 언도우프트 에피층들(31, 32)의 상부면이 단면적으로 보여질 때 상기 게이트절연막(14) 보다 높은 위치에 이르도록 성장시키는 것이 바람직하다. 예를 들면, 상기 언도우프트 에피층들(31, 32)의 상부면이 상기 게이트절연막(14) 보다 10 nm 더 높은 위치에 이르도록 형성할 수 있다.
도 9를 참조하면, 상기 절연 스페이서(21) 및 상기 하드마스크 패턴(16)을 이온주입 마스크로 사용하여 상기 언도우프트 에피층들(31, 32)을 갖는 기판(11) 상에 선택적으로 제 2 도전형의 불순물 이온들을 주입하여, 상기 게이트전극(15) 한쪽에 엘리베이티드 소스 영역(31A)을 형성하고 동시에 다른 한쪽에 엘리베이티드 드레인 영역(32A)을 형성한다. 그 결과, 상기 바디 영역(13) 내에 잔존하는 바디 패턴(13A)이 형성된다. 즉, 상기 바디 패턴(13A)의 한쪽 측벽은 상기 엘리베이티드 드레인 영역(32A)과 접하고, 상기 바디 패턴(13A)의 다른 한쪽 측벽은 차례로 적층된 상기 고농도 불순물 영역(25) 및 상기 엘리베이티드 소스 영역(31A)과 접하게 된다.
상기 제 2 도전형의 불순물 이온들은 상기 제 1 도전형과 반대의 도전형이 다. 예를 들면, 상기 바디 영역(13)이 P형 반도체층인 경우, 상기 제 2 도전형의 불순물 이온들은 N형 이다. 이에 반하여, 상기 바디 영역(13)이 N형 반도체층인 경우, 상기 제 2 도전형의 불순물 이온들은 P형 이다.
구체적으로, 상기 제 2 도전형의 불순물 이온들은 상기 게이트전극(15) 한쪽의 상기 언도우프트 에피층(31)에 주입되어 상기 엘리베이티드 소스 영역(31A)을 형성한다. 여기서, 상기 제 2 도전형의 불순물 이온들은 상기 언도우프트 에피층(31)을 수직방향으로 완전히 투과할 수 있으나 상기 제 1 도전형을 갖는 상기 고농도 불순물 영역(25)의 영향으로 더 이상 이동이 중단된다. 그 결과, 상기 엘리베이티드 소스 영역(31A)은 상기 고농도 불순물 영역(25) 상에 형성되고, 도 8에서 설명된 바와 같이 상기 게이트절연막(14) 보다 더 높은 위치로 돌출된다.
동시에, 상기 제 2 도전형의 불순물 이온들은 상기 게이트전극(15) 다른 한쪽의 상기 언도우프트 에피층(32)에 주입되어 상기 엘리베이티드 드레인 영역(32A)을 형성한다. 이때, 상기 제 2 도전형의 불순물 이온들은 상기 언도우프트 에피층(32)을 수직방향으로 완전히 투과하여 상기 바디 영역(13)에 까지 주입될 수 있다. 그 결과, 상기 엘리베이티드 드레인 영역(32A)의 하부면은 상기 하부절연막(12)의 상부면과 접할 수 있으며, 상기 엘리베이티드 드레인 영역(32A)의 상부면은 도 8에서 설명된 바와 같이 상기 게이트절연막(14) 보다 더 높은 위치로 돌출된다.
도 10을 참조하면, 상기 엘리베이티드 소스 영역(31A) 및 상기 엘리베이티드 드레인 영역(32A)을 갖는 기판(11) 전면 상에 상부 층간절연막(40)을 형성한다. 상기 상부 층간절연막(40)은 화학기상증착(chemical vapor deposition; CVD) 방법에 의한 실리콘산화막, 실리콘산질화막 또는 실리콘질화막과 같은 절연막으로 형성할 수 있다.
상기 상부 층간절연막(40), 상기 엘리베이티드 드레인 영역(32A), 상기 엘리베이티드 소스 영역(31A) 및 상기 고농도 불순물 영역(25)을 순차적으로 그리고 선택적으로 패터닝 하여 드레인 콘택홀 및 소스 콘택홀을 형성한다.
상기 드레인 콘택홀은 상기 상부 층간절연막(40)을 관통하여 상기 엘리베이티드 드레인 영역(32A)을 노출시킨다. 또한, 상기 드레인 콘택홀은 상기 상부 층간절연막(40) 및 상기 엘리베이티드 드레인 영역(32A)을 한꺼번에 관통하여 상기 하부절연막(12)을 노출시키도록 형성할 수 있다. 이에 더하여, 상기 드레인 콘택홀은 상기 상부 층간절연막(40), 상기 엘리베이티드 드레인 영역(32A) 및 상기 하부절연막(12)을 한꺼번에 관통하여 하부회로를 노출시키도록 형성할 수도 있다.
상기 소스 콘택홀은 상기 상부 층간절연막(40) 및 상기 엘리베이티드 소스 영역(31A)을 한꺼번에 관통하여 상기 고농도 불순물 영역(25)을 노출시킨다. 또한, 상기 소스 콘택홀은 상기 상부 층간절연막(40), 상기 엘리베이티드 소스 영역(31A) 및 상기 고농도 불순물 영역(25)을 한꺼번에 관통하여 상기 하부절연막(12)을 노출시키도록 형성할 수 있다. 이에 더하여, 상기 소스 콘택홀은 상기 상부 층간절연막(40), 상기 엘리베이티드 소스 영역(31A), 상기 고농도 불순물 영역(25) 및 상기 하부절연막(12)을 한꺼번에 관통하여 상기 하부회로 또는 상기 기판(11)을 노출시키도록 형성할 수도 있다.
이어서, 상기 드레인 콘택홀 및 상기 소스 콘택홀을 완전히 채우는 드레인 콘택 플러그(42) 및 소스 콘택 플러그(41)를 형성한다. 상기 콘택 플러그들(41,42)은 도전성 물질막으로 형성할 수 있다. 예를 들면, 상기 콘택 플러그들(41,42)은 장벽금속막으로 하부면과 측벽이 둘러싸인 텅스텐막과 같은 금속막으로 형성할 수 있다. 상기 장벽금속막은 티타늄(Ti) 또는 질화티타늄(TiN) 중에서 선택된 적어도 하나의 물질막으로 형성할 수 있다. 이와는 달리, 상기 콘택 플러그들(41,42)은 상기 텅스텐막과 같은 금속막 만으로 형성할 수도 있다.
결과적으로, 상기 상부 층간절연막(40)을 관통하여 상기 엘리베이티드 드레인 영역(32A)에 접촉하는 상기 드레인 콘택 플러그(42)가 형성된다. 상기 드레인 콘택 플러그(42)는 우수한 전기적 접속성능을 위하여 상기 엘리베이티드 드레인 영역(32A)에 충분히 파묻히도록 형성하는 것이 바람직하다. 또한, 상기 드레인 콘택 플러그(42)는 상기 상부 층간절연막(40) 및 상기 엘리베이티드 드레인 영역(32A)을 한꺼번에 관통하여 상기 하부절연막(12)에 접촉하도록 형성될 수 있다. 이에 더하여, 상기 드레인 콘택 플러그(42)는 상기 상부 층간절연막(40), 상기 엘리베이티드 드레인 영역(32A) 및 상기 하부절연막(12)을 한꺼번에 관통하여 상기 하부회로에 접속되도록 형성될 수도 있다.
또한, 상기 상부 층간절연막(40) 및 상기 엘리베이티드 소스 영역(31A)을 관통하여 상기 고농도 불순물 영역(25)에 접촉하는 상기 소스 콘택 플러그(41)가 형성된다. 상기 소스 콘택 플러그(41)는 우수한 전기적 접속성능을 위하여 상기 고농도 불순물 영역(25)에 충분히 파묻히도록 형성하는 것이 바람직하다. 또한, 상기 소스 콘택 플러그(41)는 상기 상부 층간절연막(40), 상기 엘리베이티드 소스 영역 (31A) 및 상기 고농도 불순물 영역(25)을 한꺼번에 관통하여 상기 하부절연막(12)에 접촉하도록 형성될 수 있다. 이에 더하여, 상기 소스 콘택 플러그(41)는 상기 상부 층간절연막(40), 상기 엘리베이티드 소스 영역(31A), 상기 고농도 불순물 영역(25) 및 상기 하부절연막(12)을 한꺼번에 관통하여 상기 하부회로 또는 상기 기판(11)에 접속되도록 형성될 수도 있다. 이에 따라, 상기 소스 콘택 플러그(41)를 통하여 상기 엘리베이티드 소스 영역(31A), 상기 고농도 불순물 영역(25) 및 상기 바디 패턴(13A)이 전기적으로 접속된다. 즉, 바디-소스 접속(body-tied-to-source; BTTS)을 갖는 모스 전계효과 트랜지스터를 제조할 수 있다.
상술한 바와 같이 본 발명에 따르면, 바디 패턴과 일 측벽을 접하며 상기 바디 패턴보다 얇은 두께를 갖는 제 1 도전형의 고농도 불순물 영역이 제공된다. 상기 고농도 불순물 영역 상에 배치되고 상기 바디 패턴과 일 측벽을 접하는 제 2 도전형의 엘리베이티드(elevated) 소스 영역이 배치된다. 상기 엘리베이티드 소스 영역을 관통하여 상기 고농도 불순물 영역에 접촉하는 소스 콘택 플러그가 배치된다. 이에 따라, 상기 소스 콘택 플러그를 통하여 상기 엘리베이티드 소스 영역, 상기 고농도 불순물 영역 및 상기 바디 패턴이 전기적으로 접속된다. 즉, 바디-소스 접속(body-tied-to-source; BTTS) 구조가 제공된다. 결과적으로, 모스 트랜지스터의 바디(body)가 전기적으로 플로팅(floating) 되는 것을 방지할 수 있다.

Claims (20)

  1. 기판;
    상기 기판 상에 배치된 하부절연막;
    상기 하부절연막 상에 위치하고 제 1 도전형의 반도체층으로 형성된 바디 패턴;
    상기 바디 패턴 상에 배치되는 절연된 게이트전극;
    상기 하부절연막 상에 위치하고 상기 바디 패턴과 일 측벽을 접하는 제 2 도전형의 엘리베이티드(elevated) 드레인 영역;
    상기 하부절연막 상에 위치하고 상기 바디 패턴과 일 측벽을 접하며 상기 엘리베이티드 드레인 영역의 반대편에 배치되고 상기 바디 패턴보다 얇은 두께를 갖는 제 1 도전형의 고농도 불순물 영역;
    상기 고농도 불순물 영역 상에 배치되고 상기 바디 패턴과 일 측벽을 접하는 제 2 도전형의 엘리베이티드(elevated) 소스 영역; 및
    상기 엘리베이티드 소스 영역을 관통하여 상기 고농도 불순물 영역에 접촉하는 소스 콘택 플러그를 포함하는 모스 전계효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 반도체층은 단결정 실리콘층, 다결정 실리콘층, 게르마늄층 또는 화합물 반도체층(compound semiconductor layer)인 것을 특징으로 하는 모스 전계효과 트랜지스터.
  3. 제 1 항에 있어서,
    상기 제 1 도전형은 P형 또는 N형인 것을 특징으로 하는 모스 전계효과 트랜지스터.
  4. 제 3 항에 있어서,
    상기 제 1 도전형이 P형인 경우, 상기 제 2 도전형은 N형 이고,
    상기 제 1 도전형이 N형인 경우, 상기 제 2 도전형은 P형인 것을 특징으로 하는 모스 전계효과 트랜지스터.
  5. 제 1 항에 있어서,
    상기 절연된 게이트전극 및 상기 바디 패턴 사이에 개재된 게이트절연막을 더 포함하는 것을 특징으로 하는 모스 전계효과 트랜지스터.
  6. 제 1 항에 있어서,
    상기 절연된 게이트전극 상에 배치된 하드마스크 패턴을 더 포함하는 것을 특징으로 하는 모스 전계효과 트랜지스터.
  7. 제 1 항에 있어서,
    상기 절연된 게이트전극 측벽에 형성된 절연 스페이서를 더 포함하는 것을 특징으로 하는 모스 전계효과 트랜지스터.
  8. 제 1 항에 있어서,
    상기 엘리베이티드 소스 영역의 상부면은 단면상에서 보여 질 때 상기 게이트절연막 보다 높은 위치에 있는 것을 특징으로 하는 모스 전계효과 트랜지스터.
  9. 제 1 항에 있어서,
    상기 소스 콘택 플러그는 상기 엘리베이티드 소스 영역 및 상기 고농도 불순물 영역을 한꺼번에 관통하는 것을 특징으로 하는 모스 전계효과 트랜지스터.
  10. 제 1 항에 있어서,
    상기 소스 콘택 플러그는 상기 엘리베이티드 소스 영역, 상기 고농도 불순물 영역 및 상기 하부절연막을 한꺼번에 관통하는 것을 특징으로 하는 모스 전계효과 트랜지스터.
  11. 제 1 도전형의 반도체층으로 형성된 바디 영역을 갖는 기판을 준비하고,
    상기 바디 영역을 갖는 기판 상에 상기 바디 영역을 가로지르는 절연된 게이트전극을 형성하고,
    상기 절연된 게이트전극을 갖는 기판 상에 소스 개구부를 갖는 포토레지스트 패턴을 형성하여 상기 바디 영역의 일부분을 노출하고,
    상기 포토레지스트 패턴을 이온주입 마스크로 사용하여 상기 소스 개구부에 노출된 상기 바디 영역에 선택적으로 제 1 도전형의 고농도 불순물 이온들을 주입하여 고농도 불순물 영역을 형성하고,
    상기 포토레지스트 패턴을 제거하고,
    상기 바디 영역 및 상기 고농도 불순물 영역을 부분적으로 식각하여 상기 절연된 게이트전극 양옆에 드레인 트렌치 및 소스 트렌치를 형성하고,
    상기 트렌치들을 갖는 기판 상에 선택적 에피택시얼 성장(selective epitaxial growth; SEG) 기술을 사용하여 언도우프트(un-doped) 에피층들을 형성하고,
    상기 언도우프트 에피층들을 갖는 기판 상에 선택적으로 제 2 도전형의 불순물 이온들을 주입하여, 상기 절연된 게이트전극 하부에 잔존하는 바디 패턴을 형성하고, 동시에 상기 바디 패턴과 일 측벽을 접하고 상기 고농도 불순물 영역 상부면에 접하는 엘리베이티드 소스 영역을 형성하고, 아울러 상기 엘리베이티드 소스 영역 맞은편에 상기 바디 패턴과 일 측벽을 접하는 엘리베이티드 드레인 영역을 형성하고,
    상기 엘리베이티드 소스 영역을 관통하여 상기 고농도 불순물 영역에 접촉하는 소스 콘택 플러그를 형성하는 것을 포함하는 모스 전계효과 트랜지스터의 제조방법.
  12. 제 11 항에 있어서,
    상기 절연된 게이트전극 및 상기 바디 패턴 사이에 게이트절연막을 형성하는 것을 더 포함하는 모스 전계효과 트랜지스터의 제조방법.
  13. 제 11 항에 있어서,
    상기 절연된 게이트전극 상에 하드마스크 패턴을 형성하는 것을 더 포함하는 모스 전계효과 트랜지스터의 제조방법.
  14. 제 11 항에 있어서,
    상기 절연된 게이트전극 측벽에 절연 스페이서를 형성하는 것을 더 포함하는 모스 전계효과 트랜지스터의 제조방법.
  15. 제 14 항에 있어서,
    상기 절연 스페이서를 형성하기 전에,
    상기 하드마스크 패턴을 이온주입 마스크로 사용하여 상기 바디 영역에 선택적으로 제 2 도전형의 불순물 이온들을 주입하여, 상기 게이트전극 양옆에 각각 저농도 불순물 영역들을 형성하는 것을 더 포함하는 모스 전계효과 트랜지스터의 제조방법.
  16. 제 15 항에 있어서,
    상기 트렌치들의 바닥면은 상기 저농도 불순물 영역들의 하부 경계면 보다 아래로 리세스 시키는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
  17. 제 12 항에 있어서,
    상기 언도우프트 에피층들은 단면적으로 보여질 때 그들의 상부면이 상기 게이트절연막 보다 높은 위치에 이르도록 성장시키는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
  18. 제 11 항에 있어서,
    상기 소스 콘택 플러그는 텅스텐막으로 형성하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
  19. 제 11 항에 있어서,
    상기 소스 콘택 플러그는 텅스텐막 및 상기 텅스텐막을 둘러싸는 장벽금속막으로 형성하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
  20. 제 19 항에 있어서,
    상기 장벽금속막은 티타늄(Ti) 또는 질화티타늄(TiN) 중에서 선택된 적어도 하나의 물질막으로 형성하는 것을 특징으로 하는 모스 전계효과 트랜지스터의 제조방법.
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