KR100678462B1 - 단결정 박막 트랜지스터들을 갖는 반도체 집적회로 소자들및 그 제조방법들 - Google Patents

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Abstract

단결정 박막 트랜지스터를 구비한 반도체 집적회로 소자들 및 그 제조방법들이 제공된다. 상기 반도체 집적회로 소자들은 반도체 기판 상에 형성된 층간절연막 및 상기 층간절연막을 관통하는 단결정 반도체 플러그를 구비한다. 상기 층간 절연막 상에 단결정 반도체 바디 패턴이 제공된다. 상기 단결정 반도체 바디 패턴은 상기 단결정 반도체 플러그와 접촉하고 엘리베이티드 영역을 갖는다. 상기 엘리베이티드 영역을 갖는 상기 단결정 반도체 바디 패턴을 형성하는 방법은 상기 층간절연막 상에 상기 단결정 반도체 플러그를 덮는 희생막 패턴을 형성하는 것을 구비한다. 이어서, 상기 희생막 패턴 및 상기 층간절연막을 덮는 캐핑막을 형성하고, 상기 캐핑막을 패터닝하여 상기 희생막 패턴의 일부를 노출시키는 개구부를 형성한다. 계속해서, 상기 희생막 패턴을 선택적으로 제거하여 상기 캐핑막 내에 공동부(cavity)를 형성하고, 상기 공동부 및 상기 개구부를 채우도록 평탄화된 단결정 반도체 바디 패턴을 형성한다.
단결정 반도체 콘택플러그, 단결정 반도체 바디 패턴, 희생막, 캐핑막, 엘리베이티드 영역, 리세스 영역

Description

단결정 박막 트랜지스터들을 갖는 반도체 집적회로 소자들 및 그 제조방법들{Semiconductor integrated circuit devices having single crystalline thin film transistors and methods of fabricating the same}
도 1 내지 도 8은 본 발명의 실시예에 따른 반도체 집적회로 소자들을 제조하는 방법들을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자들 및 그 제조방법들에 관한 것으로, 특히 단결정 박막 트랜지스터들을 갖는 반도체 집적회로 소자들 및 그 제조 방법들에 관한 것이다.
반도체 집적회로 장치인 기억소자들 중에 에스램은 디램에 비하여 낮은 전력소모 및 빠른 동작속도를 보인다는 장점들을 갖는다. 따라서, 에스램은 컴퓨터의 캐쉬 메모리소자 또는 휴대용 전자제품(portable appliance)에 널리 사용되고 있다.
에스램의 단위 셀은 크게 두가지로 분류된다. 그 하나는 고저항을 부하소자(load device)로 채택하는 고저항 에스램 셀(high load resistor SRAM cell)이고, 다른 하나는 PMOS 트랜지스터를 부하소자로 채택하는 씨모스 에스램 셀이다.
상기 씨모스 에스램 셀은 다시 두 가지로 분류된다. 그 하나는 반도체 기판 상에 적층된 박막 트랜지스터(thin film transistor; TFT)를 부하소자로 채택하는 박막 트랜지스터 에스램 셀이고, 다른 하나는 반도체기판에 형성된 벌크 트랜지스터(bulk transistor)를 부하소자로 채택하는 벌크 씨모스 에스램 셀(bulk CMOS SRAM cell)이다.
상기 벌크 씨모스 에스램 셀은 상기 박막 트랜지스터 에스램 셀 및 고저항 에스램 셀에 비하여 높은 셀 안정성(high cell stability)을 보인다. 다시 말해서, 상기 벌크 씨모스 에스램 셀은 우수한 저전압 특성(good low voltage characteristic) 및 낮은 대기전류(low stand-by current)를 보인다. 이는, 상기 박막 트랜지스터가 일반적으로 폴리실리콘막을 바디층으로 사용하여 제작되는 반면에, 상기 벌크 씨모스 에스램 셀을 구성하는 모든 트랜지스터들은 단결정 실리콘 기판에 형성되기 때문이다. 그러나, 상기 벌크 씨모스 에스램 셀은 박막 트랜지스터 에스램 셀에 비하여 낮은 집적도(low integration density)와 아울러서 약한 래치업 면역성(weak latch-up immunity)을 보인다. 따라서, 높은 신뢰성을 갖는 고집적 에스램을 구현하기 위해서는 상기 박막 트랜지스터 에스램 셀에 채택되는 부하 트랜지스터의 특성을 지속적으로 개선시키는 것이 요구된다.
반도체기판 상에 적층된 박막 트랜지스터를 갖는 반도체소자들이 미국특허 제 6,022,766호에 “박막 트랜지스터들을 갖는 반도체 구조체 및 그 제조방법들(Semiconductor structure incorporating thin film transistors and methods for its manufacture)"라는 제목으로 첸 등(Chen et al.)에 의해 개시된 바 있다. 첸 등에 따르면, 단결정 실리콘 기판에 통상의 벌크 트랜지스터가 형성되고, 상기 벌크 트랜지스터의 상부에 박막 트랜지스터가 적층된다. 상기 박막 트랜지스터의 바디층은 상기 벌크 트랜지스터를 갖는 반도체기판 상부에 비정질 실리콘층을 형성하고 상기 비정질 실리콘층을 열처리 공정을 통하여 결정화시킴으로써 형성된다. 이 경우에, 상기 바디층은 큰 그레인들을 갖는 폴리실리콘층에 해당한다. 즉, 상기 바디층을 완전한 단결정 실리콘층으로 변환(transform)시키는 것이 어렵다. 결과적으로, 상기 박막 트랜지스터를 상기 벌크 트랜지스터에 상응하는 전기적인 특성을 갖도록 형성하기가 어렵다. 따라서, 반도체기판의 상부에 적층되는 박막 트랜지스터의 특성을 향상시키기 위한 방법들이 지속적으로 요구된다.
본 발명이 이루고자 하는 기술적 과제는 박막 트랜지스터의 특성을 벌크 트랜지스터에 가깝도록 향상시킬 수 있는 반도체 집적회로 소자들 및 그 제조 방법들을 제공하는 데 있다.
본 발명의 실시예들에 따른 상기 반도체 집적회로 소자들은 반도체 기판 상에 형성되고 상기 반도체 기판의 소정영역을 노출하는 콘택홀을 구비하는 층간절연막을 구비한다. 상기 콘택홀은 단결정 반도체 플러그로 채워진다. 상기 층간절연막 상에 단결정 반도체 바디 패턴이 제공된다. 상기 단결정 반도체 바디 패턴은 엘리베이티드 영역을 갖고 상기 단결정 반도체 플러그와 접촉한다.
본 발명의 다른 실시예들에 따른 상기 반도체 집적회로 소자들은 반도체 기판에 형성된 제1 트랜지스터를 구비한다. 상기 제1 트랜지스터는 상기 반도체기판 내에 형성된 제1 도전형의 제1 및 제2 불순물 영역들과 아울러서 상기 제1 도전형의 제1 및 제2 불순물 영역들 사이의 채널 영역 상부에 배치된 제 1 게이트 전극을 갖는다. 상기 제 1 트랜지스터 상에 층간절연막이 제공되고, 상기 층간절연막 상에 적어도 두개의 이격된 엘리베이티드 영역들을 구비한 단결정 반도체 바디 패턴이 제공된다. 상기 단결정 반도체 바디 패턴에 제2 트랜지스터가 제공된다. 상기 제2 트랜지스터는 상기 이격된 엘리베이티드 영역들 내에 각각 형성된 제2 도전형의 제1 및 제2 불순물 영역들과 아울러서 상기 제2 도전형의 제1 및 제2 불순물 영역들 사이의 상기 단결정 반도체 바디 패턴 상부에 배치된 제 2 게이트 전극을 갖는다.
본 발명의 또 다른 실시예들에 따르면, 반도체 집적회로 소자들의 제조 방법들이 제공된다. 이 방법들은 반도체 기판 상에 층간절연막을 형성하는 것과 상기 층간절연막을 패터닝하여 상기 반도체 기판의 소정영역을 노출시키는 콘택홀을 형성하는 것을 포함한다. 상기 콘택홀 내에 단결정 반도체 콘택플러그를 형성한다. 상기 층간절연막 상에 상기 단결정 반도체 콘택플러그를 덮는 희생막 패턴을 형성한다. 상기 층간절연막 상에 상기 희생막 패턴의 일부를 노출시키는 개구부를 갖는 캐핑막을 형성한다. 상기 희생막 패턴을 제거하여 상기 캐핑막 내에 공동(cavity)부를 형성한다. 상기 공동부와 개구부를 채우고 평탄화된 단결정 반도체 바디 패턴을 형성한다. 상기 캐핑막을 제거하여 단결정 반도체 바디 패턴의 전면을 노출시킨다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공 되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 8은 본 발명의 실시예들에 따른 반도체 집적회로 소자들을 제조하는 방법들을 설명하기 위한 단면도들이다.
도 1을 참조하면, 실리콘 기판과 같은 반도체기판(1)의 소정영역에 소자분리막(3)을 형성하여 활성영역(4)을 한정한다. 상기 활성영역(4) 상에 하부 게이트 절연막(5) 및 하부 게이트 물질막을 차례로 형성한다. 상기 하부 게이트 물질막은 게이트 도전막 및 게이트 캐핑막을 차례로 적층시키어 형성할 수 있다. 이와는 달리, 상기 하부 게이트 물질막은 상기 게이트 도전막만으로 형성할 수도 있다. 상기 게이트 도전막은 도우핑된 폴리실리콘막 또는 금속막으로 형성할 수 있고, 상기 게이트 캐핑막은 실리콘 산화막 또는 실리콘 질화막과 같은 절연막으로 형성할 수 있다. 상기 하부 게이트 물질막을 패터닝하여 제 1 및 제 2 하부 게이트 패턴들(7a, 7b)을 형성한다. 이 때, 상기 하부 게이트 절연막(5)도 동시에 패터닝 될 수 있다.
상기 하부 게이트 패턴들(7a, 7b)을 이온주입 마스크들로 사용하여 상기 활성영역(4) 내로 저농도 불순물 이온들을 주입하여 불순물 영역들을 형성한다. 상기 저농도 불순물 이온들은 예를 들어 N형의 불순물 이온들일 수 있다. 상기 하부 게이트 패턴들(7a, 7b)의 측벽들 상에 하부 절연막 스페이서들(9)을 형성한다. 상기 하부 게이트 패턴들(7a, 7b)과 상기 하부 절연막 스페이서들(9)을 이온주입 마스크로 하여 고농도 불순물 이온들을 상기 저농도 불순물 영역 내로 주입하여 고농도 불순물 영역을 형성한다. 상기 고농도 불순물 이온들은 예를 들어, N형의 불순물 이온들일 수 있다. 결국, 상기 저농도 불순물 영역과 고농도 불순물 영역으로 이루어진 제 1 내지 제 3 하부 불순물 영역들(11a, 11b, 11c)이 상기 활성영역(4)에 형성된다. 여기에서 상기 저농도 및 고농도 불순물 영역은 엘디디(lightly doped drain; LDD) 형태를 갖도록 형성될 수 있다.
상기 제 1 하부 게이트 패턴(7a)과, 상기 제 1 하부 불순물 영역(11a) 및 상기 제 2 하부 불순물 영역(11b)은 제 1 하부 트랜지스터(LT1)를 구성한다. 이 경우에, 상기 제 1 하부 불순물 영역(11a)은 상기 제 1 하부 트랜지스터(LT1)의 소오스 또는 드레인 영역이 될 수 있다. 또한, 상기 제 2 하부 불순물 영역(11b)은 상기 제 1 하부 트랜지스터(LT1)의 드레인 또는 소오스 영역이 될 수 있다. 한편 상기 제 2 하부 게이트 패턴(7b), 상기 제 2 하부 불순물 영역(11b) 및 상기 제 3 하부 불순물 영역(11c)은 제 2 하부 트랜지스터(LT2)를 구성한다. 이 경우에, 상기 제 2 하부 불순물 영역(11b)은 상기 제 2 하부 트랜지스터(LT2)의 소오스 또는 드레인 영역이 될 수 있다. 또한, 상기 제 3 하부 불순물 영역(11c)은 상기 제 2 하부 트랜지스터(LT2)의 드레인 또는 소오스 영역이 될 수 있다. 상기 하부 트랜지스터들(LT1, LT2)은 NMOS 트랜지스터들 일 수 있다.
계속해서, 상기 하부 트랜지스터들(LT1, LT2)을 갖는 반도체 기판 상에 식각 정지막(15)을 형성할 수 있다. 상기 식각 정지막(15)은 상기 하부 게이트 패턴들(7a, 7b) 및 상기 하부 불순물 영역들(11a, 11b, 11c)을 덮는다. 상기 식각 정지막(15)은 실리콘 질화막(SiN) 또는 실리콘 산질화막(SiON)으로 형성하는 것이 바람직하다. 상기 식각 정지막(15) 상에 층간절연막(17)을 형성한다. 상기 층간절연막(17)은 화학기계적 연마 공정을 사용하여 평탄화되는 것이 바람직하다. 상기 평탄화된 층간절연막(17) 상에 추가로 일정 두께의 절연막(도시하지 않음)을 형성할 수 있다. 상기 층간절연막(17)은 고밀도 플라즈마((high density plasma:HDP) 산화막으로 형성할 수 있다.
도 2를 참조하면, 상기 평탄화된 층간절연막(17)과 식각정지막(15)을 패터닝하여 상기 제 1 및 제 3 하부 불순물 영역들(11a, 11c)을 각각 노출시키는 제 1 및 제 2 콘택홀들(19a, 19b)을 형성한다. 계속해서 상기 제 1 및 제 2 콘택홀들(19a, 19b)을 각각 충전하는 제 1 및 제 2 단결정 반도체 콘택 플러그들(21a, 21b)을 형성한다. 상기 반도체기판(1)이 실리콘 기판일 때, 상기 단결정 반도체 콘택 플러그들(21a, 21b)은 단결정 실리콘 플러그들일 수 있다. 상기 단결정 반도체 콘택 플러그들(21a, 21b)은 상기 제 1 및 제 2 콘택홀들(19a, 19b)에 의해 노출된 상기 제 1 및 제 3 하부 불순물 영역들(11a, 11c)을 씨드층으로 사용하여 선택적 에피택셜 성장법으로 성장시킨 단결정 반도체 층을 상기 층간절연막(17)과 동일한 높이로 평탄화하여 형성할 수 있다. 상기 단결정 반도체 층은 CMP(chemical mechanical polishing)법을 이용하여 평탄화될 수 있다.
도 3을 참조하면, 상기 단결정 반도체 플러그(21a, 21b) 및 상기 층간절연막(17) 상에 희생막을 형성한다. 상기 희생막을 패터닝하여 상기 단결정 반도체 콘택 플러그들(21a, 21b)을 덮는 희생막 패턴(23)을 형성한다. 상기 희생막은 상기 층간절연막(17)에 대하여 식각 선택비를 갖는 물질막으로 형성할 수 있다. 예를 들어, 상기 층간절연막(17)이 상술한 바와 같이 고밀도 플라즈마 산화막으로 형성된 경우에, 상기 희생막은 상기 고밀도 플라즈마 산화막에 대하여 습식 식각 선택비를 갖는 흐름성 산화막(flowable oxide layer; FOX layer) 또는 에스오지막(spin on glass layer; SOG layer)으로 형성할 수 있다. 상기 희생막 패턴(23), 즉 상기 희생막은 후속 공정에서 형성될 단결정 반도체 바디 패턴의 두께에 상응하는 소정의 두께로 형성할 수 있다. 또한, 상기 희생막 패턴(23)은 후속에서 형성될 상기 단결정 반도체 바디 패턴의 형태를 한정할 수 있다.
도 4를 참조하면, 상기 희생막 패턴(23) 및 상기 층간절연막(17) 상에 캐핑막(25)을 형성한다. 상기 캐핑막(25)은 상기 희생막 패턴(23)에 대하여 식각 선택비를 갖는 물질막 예를 들어, 질화막 또는 산질화막으로 형성할 수 있다. 상기 캐핑막(25)을 패터닝하여 상기 희생막 패턴(23)의 소정영역을 노출시키는 개구부들(27)을 형성한다. 상기 개구부들(27)은 후속 공정에서 형성될 상부 트랜지스터의 불순물 영역들(즉, 소오스/드레인 영역들)의 위치들을 한정하므로, 상기 개구부들(27)은 적절한 포토리소그라피 기술을 사용하여 형성할 수 있다.
도 5를 참조하면, 상기 개구부들(27)에 의해 노출된 상기 희생막 패턴(23)의 전체(entire region)를 제거하여 상기 캐핑막(25) 내에 공동(cavity)부(29)를 형성 한다. 상술한 바와 같이, 상기 층간절연막(17)은 고밀도 플라즈마 산화막으로 형성할 수 있고, 상기 희생막 패턴(23)은 상기 고밀도 플라즈마 산화막에 비하여 상대적으로 다공성 막질(porous film quality)을 갖는 흐름성 산화막(FOX) 또는 에스오지막으로 형성할 수 있다. 또한, 상기 캐핑막(25)은 실리콘 질화막 또는 실리콘 산질화막으로 형성할 수 있다. 이 경우에, 상기 희생막 패턴(23)은 산화막 식각용액을 사용하여 선택적으로 제거할 수 있다. 이는, 상기 산화막 식각 용액 내에서의 상기 흐름성 산화막(FOX) 또는 상기 에스오지막의 식각률이 상기 산화막 식각 용액 내에서의 상기 고밀도 플라즈마 산화막의 식각률보다 빠르기 때문이다. 상기 산화막 식각용액은 완충 산화막 식각용액(buffer oxide etchant; BOE) 또는 상기 완충 산화막 식각용액 및 제1 표준 세정액(first standard cleaning solution; SC1)의 혼합용액(mixture)일 수 있다. 여기서, 상기 제1 표준 세정액은 수산화 암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수(de-ionized water)를 함유하는 화학용액이다.
도 6을 참조하면, 상기 공동부(29)와 개구부(27)들을 채우는 평탄화된 단결정 반도체 바디 패턴(31)을 형성한다. 상기 단결정 반도체 바디 패턴(31)은 상기 개구부들(27) 및 그 하부의 상기 공동부(29)를 채우는 적어도 두개의 엘리베이티드 영역들(33a)과 아울러서 엘리베이티드 영역들(33a) 사이의 상기 공동부(29)를 채우면서 상기 엘리베이티드 영역들(33a)보다 낮은 표면을 갖는 적어도 하나의 리세스된 영역(33b)을 구비할 수 있다. 상기 리세스된 영역들(33b)은 상기 희생 패턴(23)의 두께에 상응하는 두께를 갖도록 균일하게 형성될 수 있다. 상기 단결정 반도체 바디 패턴(31)은 상기 제 1 및 제 2 단결정 반도체 콘택 플러그들(21a, 21b)을 씨드층으로 이용하여 선택적 에피택셜 성장법으로 단결정 반도체 바디 층을 성장시키고 상기 단결정 반도체 바디 층을 CMP(chemical mechanical polishing)법을 사용하여 상기 캐핑막(25)이 노출될 때까지 평탄화시킴으로써 형성할 수 있다. 상기 단결정 반도체 바디 층을 평탄화시키는 동안 상기 개구부들(27) 내의 상기 단결정 반도체 바디 층만이 평탄화되고, 상기 리세스된 영역들(33b)은 상기 캐핑막(25)의 존재 때문에 상기 CMP 공정으로부터 보호된다. 즉, 상기 단결정 반도체 바디 층을 CMP 기술을 사용하여 평탄화시킬지라도, 상기 캐핑막(25)은 상기 공동부(29) 내의 리세스된 영역들(33b)에 어떠한 물리적 식각 손상이 가해지는 것을 방지한다. 상기 제 1 및 제 2 단결정 반도체 콘택 플러그들(21a, 21b)이 단결정 실리콘 플러그들일 때, 상기 단결정 반도체 바디 패턴(31)은 단결정 실리콘 패턴일 수 있다.
도 7을 참조하면, 상기 캐핑막(25)를 제거하여 상기 단결정 반도체 바디 패턴(31)의 전면을 노출시킨다. 상기 캐핑막(25)이 실리콘 질화막 또는 실리콘 산질화막으로 형성되고 상기 층간절연막(17)이 고밀도 플라즈마 산화막과 같은 실리콘 산화막으로 형성된 경우에, 상기 캐핑막(25)은 인산(H3PO4)을 사용하여 선택적으로 제거할 수 있다.
도 8을 참조하면, 상기 단결정 반도체 바디 패턴(31) 상에 상부 게이트 절연막(35)과 상부 상부 게이트 물질막을 차례로 형성한다. 상기 상부 게이트 물질막은 게이트 도전막 및 게이트 캐핑막을 차례로 적층시키어 형성할 수 있다. 이와는 달리, 상기 상부 게이트 물질막은 상기 게이트 도전막 만으로 형성할 수도 있다. 상 기 게이트 도전막은 도우핑된 폴리실리콘막 또는 금속막으로 형성할 수 있고, 상기 게이트 캐핑막은 실리콘 산화막 또는 실리콘 질화막과 같은 절연막으로 형성할 수 있다. 상기 상부 게이트 물질막을 패터닝하여 상기 리세스된 영역들(33b)의 상부를 가로지르는 제 1 및 제 2 상부 게이트 패턴들(37a, 37b)을 형성한다. 이때, 상기 상부 게이트 절연막(35) 역시 패터닝 될 수 있다. 한편, 상기 상부 게이트 패턴들(37a, 37b)은 상기 리세스 영역들(33b)을 완전히 채우도록 형성되거나 상기 리세스 영역들(33b)의 중심부들의 상부를 가로지르도록 형성될 수 있다.
상기 상부 게이트 패턴들(37a, 37b)을 이온주입 마스크들로 사용하여 상기 단결정 반도체 바디 패턴(31)의 상기 엘리베이터 영역(33a)들 내로 저농도 불순물 이온들을 주입하여 저농도 불순물 영역들을 형성한다. 여기에서, 상기 상부 게이트 패턴들(37a, 37b)이 도 8에 도시된 바와 같이 상기 리세스된 영역들(33b)의 중심부들의 상부를 가로지르도록 형성된다면, 상기 저농도 불순물 영역들은 상기 리세스된 영역들(33a)의 가장자리들 내에 형성될 수 있다. 상기 저농도 불순물 이온들은 상기 하부 불순물 영역들(11a, 11b, 11c)과 다른 도전형의 불순물 이온들 예를 들어, P형의 불순물 이온들일 수 있다. 한편, 상기 저농도 불순물 영역들을 형성하는 공정은 생략될 수도 있다.
상기 상부 게이트 패턴들(37a, 37b)의 측벽들 상에 상부 절연막 스페이서들(39a)를 형성한다. 상기 상부 절연막 스페이서들(39a)은 실리콘 질화막과 같은 절연막을 상기 상부 게이트 패턴들(37a, 37b)과 단결정 반도체 바디 패턴(31)을 덮도록 상기 층간절연막(17) 상에 증착하고 상기 절연막을 에치백함으로써 형성될 수 있다. 이때에 상기 단결정 반도체 바디 패턴(31)의 외측벽들(outer sidewalls) 상에도 상부 절연막 스페이서들(39b)이 형성될 수 있다. 상기 상부 게이트 패턴들(37a, 37b)의 측벽들 상의 상기 상부 절연막 스페이서들(39a)은 상기 엘리베이티드 영역들(33a)의 측벽들을 완전히 덮도록 형성되는 것이 바람직할 수 있다.
상기 상부 게이트 패턴들(37a, 37b)과 상기 상부 절연막 스페이서들(39a)을 이온주입 마스크로 사용하여 상기 엘리베이티드 영역들(33a)의 저농도 불순물 영역 내로 고농도 불순물 이온들을 주입하여 고농도 불순물 영역들을 형성한다. 상기 고농도 불순물 이온들은 상기 하부 불순물 영역들(11a, 11b, 11c)과 다른 도전형의 불순물 이온들 예를 들어, P형의 불순물 이온들일 수 있다. 결국 상기 저농도 불순물 영역들과 고농도 불순물 영역들로 이루어진 제 1 내지 제 3 상부 불순물 영역들(41a, 41b, 41c)이 상기 단결정 반도체 바디 패턴(31) 내에 형성된다. 여기에서 상기 저농도 및 고농도 불순물 영역들은 엘디디(lightly doped drain; LDD) 형태를 갖도록 형성될 수 있다. 상기 상부 불순물 영역들(41a, 41b, 41c)은 상기 단결정 반도체 바디 패턴(31)의 하부면까지 신장될 수 있다.
상기 제 1 상부 게이트 패턴(37a), 상기 제 1 상부 불순물 영역(41a) 및 상기 제 2 상부 불순물 영역(41b)은 제 1 상부 트랜지스터(HT1)를 구성한다. 이 경우에, 상기 제 1 상부 불순물 영역(41a)은 상기 제 1 상부 트랜지스터(HT1)의 소오스 또는 드레인 영역이 될 수 있다. 또한, 상기 제 2 상부 불순물 영역(41b)은 상기 제 1 상부 트랜지스터(HT1)의 드레인 또는 소오스 영역이 될 수 있다. 한편, 상기 제 2 상부 게이트 패턴(37b), 상기 제 2 상부 불순물 영역(41b) 및 상기 제 3 상부 불순물 영역(41c)은 제 2 상부 트랜지스터(HT2)를 구성한다. 이 경우에, 상기 제 2 상부 불순물 영역(41b)은 상기 제 2 상부 트랜지스터(HT2)의 소오스 또는 드레인 영역이 될 수 있다. 또한, 상기 제 3 상부 불순물 영역(41c)은 상기 제 2 상부 트랜지스터(HT2)의 드레인 또는 소오스 영역이 될 수 있다. 따라서, 상기 엘리베이티드 영역들(33a)에 형성된 상기 상부 불순물 영역들(41a, 41b, 41c)은 상기 상부 트랜지스터들(HT1, HT2)의 자기정합된 엘리베이티드 소오스/ 드레인 영역들을 제공한다.
더 나아가서, 상기 제 1 및 제 2 상부 트랜지스터들(HT1, HT2)은 엘리베이티드 소오스/드레인 영역들에 의해 상대적으로 리세스(recess)된 게이트 전극을 갖는 박막 트랜지스터들일 수 있다. 한편, 상기 제 1 및 제 2 상부 트랜지스터들(HT1, HT2)은 P채널 박막 트랜지스터들일 수 있다. 또한, 상기 상부 트랜지스터들(HT1, HT2)의 채널들이 형성되는 상기 리세스 영역들(33b)은 도 6을 참조하여 설명된 바와 같이 상기 단결정 반도체 바디 패턴(31)을 평탄화시키는 공정 동안 물리적으로 손상되지 않는다. 따라서, 상기 상부 트랜지스터들의 신뢰성을 향상시킬 수 있다.
상술한 본 발명의 실시예들에 따른 상기 반도체 집적회로 소자들의 제조방법들은 에스램 셀의 제조에 적용될 수 있다. 이 경우에, 상기 제 1 및 제 2 하부 트랜지스터들(LT1, LT2)은 상기 에스램 셀의 한 쌍의 억세스 트랜지스터들 또는 한 쌍의 구동 트랜지스터들에 해당할 수 있으며, 상기 엘리베이티드 소오스/드레인 영역들을 구비하는 상기 제 1 및 제 2 상부 트랜지스터들(HT1, HT2)은 한 쌍의 부하 박막 트랜지스터들에 해당할 수 있다.
이제, 도 8을 다시 참조하여 본 발명의 실시예들에 따른 반도체 집적회로 소자들의 구조들을 설명하기로 한다.
도 8을 참조하면, 반도체기판(1)의 소정영역에 소자분리막(3)이 제공되어 활성영역(4)을 한정한다. 상기 활성영역 내에 제1 내지 제3 하부 불순물 영역들(11a, 11b, 11c)이 제공된다. 상기 제1 및 제2 하부 불순물 영역들(11a, 11b) 사이의 채널 영역의 상부를 가로지르도록 제1 하부 게이트 패턴(7a)이 제공되고, 상기 제2 및 제3 하부 불순물 영역들(11b, 11c) 사이의 채널 영역의 상부를 가로지르도록 제2 하부 게이트 패턴(7b)이 제공된다. 상기 제1 하부 게이트 패턴(7a), 상기 제1 하부 불순물 영역(11a) 및 상기 제2 하부 불순물 영역(11b)은 제1 하부 트랜지스터를 구성하고, 상기 제2 하부 게이트 패턴(7b), 상기 제2 하부 불순물 영역(11b) 및 상기 제3 하부 불순물 영역(11c)은 제2 하부 트랜지스터를 구성한다. 상기 제1 내지 제3 하부 불순물 영역들(11a, 11b, 11c)은 N형의 소오스/드레인 영역들일 수 있다.
상기 제1 및 제2 하부 트랜지스터들을 갖는 기판 상에 층간절연막(17)이 제공된다. 상기 하부 트랜지스터들 및 상기 층간절연막(17) 사이에 식각정지막(15)이 개재될 수 있다. 상기 제1 하부 불순물 영역(11a)은 상기 식각정지막(15) 및 상기 층간절연막(17)을 관통하는 제1 단결정 반도체 콘택 플러그(21a)와 접촉한다. 이와 마찬가지로, 상기 제3 하부 불순물 영역(11c)은 상기 식각정지막(15) 및 상기 층간절연막(17)을 관통하는 제2 단결정 반도체 콘택 플러그(21b)와 접촉한다. 상기 반도체기판(1)이 단결정 실리콘 기판인 경우에, 상기 단결정 반도체 콘택 플러그들(21a, 21b)은 단결정 실리콘 플러그들일 수 있다.
상기 층간절연막(17) 상에 단결정 반도체 바디 패턴(31)이 제공된다. 상기 단결정 반도체 바디 패턴(31)은 상기 단결정 반도체 콘택 플러그들(21a, 21b)에 접촉하도록 배치되고 복수개의 이격된 엘리베이티드 영역들(도 7의 33a), 예컨대 3개의 엘리베이티드 영역들을 포함할 수 있다. 이에 더하여, 상기 단결정 반도체 바디 패턴(31)은 상기 엘리베이티드 영역들 사이의 적어도 하나의 리세스된 영역(33b), 예컨대 두개의 리세스된 영역들을 구비한다. 상기 리세스된 영역들(33b)은 상기 엘리베이티드 영역들보다 낮은 표면들을 갖는다. 상기 단결정 반도체 콘택 플러그들(21a, 21b)이 단결정 실리콘 플러그들인 경우에, 상기 단결정 반도체 바디 패턴(31)은 단결정 실리콘 패턴일 수 있다.
상기 단결정 반도체 바디 패턴(31)에 제1 및 제2 상부 트랜지스터들(HT1, HT2)이 제공된다. 상기 제1 상부 트랜지스터(HT1)는 상기 리세스된 영역들(33b)중 어느 하나의 상부를 가로지르는 제1 상부 게이트 패턴(37a) 및 상기 제1 상부 게이트 패턴(37a)의 양 옆에 위치한 상기 엘리베이티드 영역들 내에 각각 형성된 제1 및 제2 상부 불순물 영역들(41a, 41b)을 포함한다. 또한, 상기 제2 상부 트랜지스터(HT2)는 상기 제2 상부 불순물 영역(41b), 상기 제2 상부 불순물 영역(41b)에 인접하고 상기 제1 상부 게이트 패턴(37a)의 반대편에 위치한 상기 리세스된 영역(33b)의 상부를 가로지르는 제2 상부 게이트 패턴(37b), 및 상기 제2 상부 게이트 패턴(37b)에 인접하고 상기 제2 상부 불순물 영역(41b)의 반대편에 위치한 상기 엘리베이티드 영역 내에 형성된 제3 상부 불순물 영역(41c)을 포함한다. 상기 제1 내지 제3 상부 불순물 영역들(41a, 41b, 41c)은 P형의 불순물 영역들일 수 있다.
상기 제1 및 제2 하부 트랜지스터들은 에스램 셀의 한 쌍의 구동 트랜지스터들 또는 한 쌍의 억세스 트랜지스터들일 수 있고, 상기 제1 및 제2 상부 트랜지스터들은 상기 에스램 셀의 한 쌍의 부하 트랜지스터들일 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따른 반도체 집적회로 소자들은 선택적 에피텍셜 성장법을 사용하여 형성된 단결정 반도체 바디 패턴에 형성된 박막 트랜지스터들을 구비한다. 이에 따라, 상기 단결정 박막 트랜지스터들은 벌크 트랜지스터에 상응하는 특성을 갖고 고집적 반도체 집적회로 소자에 적합할 수 있다. 또한 상기 단결정 반도체 바디 패턴은 엘리베이티드 영역들을 갖고 상기 엘리베이티드 영역들 내에 불순물 영역들을 형성할 수 있다. 다시 말해서, 상기 단결정 반도체 바디 패턴에 엘리베이티드 소오스/드레인 영역들을 구비하는 단결정 박막 트랜지스터를 형성할 수 있다. 그 결과, 단결정 박막 트랜지스터의 숏채널 효과를 억제할 수 있다. 한편 채널영역의 역할을 하는 단결정 반도체 바디 패턴의 리세스 영역은 단결정 반도체 층의 평탄화 시 식각 손상을 받지 않게 되어 단결정 반도체 박막 층의 막질 특성을 향상시킬 수 있으며 희생막의 두께를 조절함으로써 단결정 바디 패턴의 두께를 용이하게 조절할 수 있다.

Claims (31)

  1. 반도체 기판 상에 형성되고 상기 반도체 기판의 소정영역을 노출하는 콘택홀을 구비하는 층간절연막과,
    상기 콘택홀 내에 형성된 단결정 반도체 플러그와,
    상기 층간절연막 상에 형성되어 상기 단결정 반도체 플러그와 접촉하고 서로 이격된 엘리베이티드 영역들 및 상기 엘리베이티드 영역들 사이의 리세스된 영역을 갖되, 상기 리세스된 영역은 상기 엘리베이티드 영역보다 낮은 표면을 갖는 단결정 반도체 바디 패턴과,
    상기 리세스된 영역 상에 형성된 게이트 전극과,
    상기 엘리베이티드 영역들 내에 형성된 소오스/드레인 영역들을 구비하는 반도체 집적회로 소자.
  2. 제 1 항에 있어서, 상기 반도체기판은 단결정 실리콘 기판이고, 상기 단결정 반도체 플러그는 단결정 실리콘 플러그인 것을 특징으로 반도체 집적회로 소자.
  3. 삭제
  4. 제 1 항에 있어서, 상기 반도체 기판은 불순물들로 도우핑된 불순물 영역을 갖고, 상기 단결정 반도체 플러그는 상기 불순물 영역과 접촉하는 것을 특징으로 하는 반도체 집적회로 소자.
  5. 반도체 기판에 형성되되, 상기 반도체 기판 내에 형성된 제1 도전형의 제1 및 제2 불순물 영역들과 아울러서 상기 제1 도전형의 제1 및 제2 불순물 영역들 사 이의 채널 영역 상부에 배치된 제1 게이트 전극을 갖는 제 1 트랜지스터;
    상기 제 1 트랜지스터 상에 형성된 층간절연막;
    상기 층간절연막 상에 형성되되, 적어도 두개의 이격된(separated) 엘리베이티드 영역들을 구비한 단결정 반도체 바디 패턴;
    상기 단결정 반도체 바디 패턴에 형성되되, 상기 이격된 엘리베이티드 영역들 내에 각각 형성된 제2 도전형의 제1 및 제2 불순물 영역들과 아울러서 상기 제2 도전형의 제1 및 제2 불순물 영역들 사이의 상기 단결정 반도체 바디 패턴 상에 형성된 제 2 게이트 전극을 갖는 제 2 트랜지스터를 구비하는 반도체 집적회로 소자.
  6. 제 5 항에 있어서, 상기 제 1 도전형은 N형인 것을 특징으로 하는 반도체 집적회로 소자.
  7. 제 5 항에 있어서, 상기 제 2 도전형은 P형인 것을 특징으로 하는 반도체 집적회로 소자.
  8. 제 5 항에 있어서, 상기 층간절연막 내에 형성되어 상기 제 1 트랜지스터의 상기 제 1 또는 제 2 불순물 영역과 접촉하는 단결정 반도체 플러그를 더 구비하는 것을 특징으로 하는 반도체 집적회로 소자.
  9. 제 8 항에 있어서, 상기 단결정 반도체 플러그는 단결정 실리콘 플러그인 것을 특징으로 하는 반도체 집적회로 소자.
  10. 제 5 항에 있어서, 상기 단결정 반도체 바디 패턴은 단결정 실리콘 패턴인 것을 특징으로 하는 것을 반도체 집적회로 소자.
  11. 제 5 항에 있어서, 상기 단결정 반도체 바디 패턴은 상기 적어도 두개의 엘리베이티드 영역들과 상기 엘리베이티드 영역들 사이에 위치하는 적어도 하나의 리세스된 영역을 구비하는 것을 특징으로 하는 반도체 집적회로 소자.
  12. 제 11 항에 있어서, 상기 제 2 게이트 전극은 상기 단결정 반도체 바디 패턴의 상기 리세스된 영역 상에 배치된 것을 특징으로 하는 반도체 집적회로 소자.
  13. 제 12 항에 있어서, 상기 제 2 게이트 전극은 리세스된 게이트 전극인 것을 특징으로 하는 것을 반도체 집적회로 소자.
  14. 제 5 항에 있어서, 상기 제 1 트랜지스터는 에스램 셀의 억세스 트랜지스터이거나 구동 트랜지스터 인 것을 특징으로 하는 반도체 집적회로 소자.
  15. 제 14 항에 있어서, 상기 제 2 트랜지스터는 상기 에스램 셀의 부하 트랜지 스터인 것을 특징으로 하는 반도체 집적회로 소자.
  16. 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 패터닝하여 상기 반도체 기판의 소정영역을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 내에 단결정 반도체 콘택 플러그를 형성하는 단계;
    상기 층간절연막 상에 상기 단결정 반도체 콘택 플러그를 덮는 희생막 패턴을 형성하는 단계;
    상기 층간절연막 상에 상기 희생막 패턴의 일부를 노출시키는 개구부를 갖는 캐핑막을 형성하는 단계;
    상기 희생막 패턴을 제거하여 상기 캐핑막 내에 공동(cavity)부를 형성하는 단계;
    상기 공동부와 상기 개구부를 채우며 평탄화된 단결정 반도체 바디 패턴을 형성하는 단계; 및
    상기 캐핑막을 제거하여 상기 단결정 반도체 바디 패턴의 전면을 노출시키는 단계를 구비하는 반도체 집적회로 소자의 제조방법.
  17. 제 16 항에 있어서, 상기 층간 절연막 형성 전에 상기 반도체 기판 상에 제 1 도전형의 소오스/드레인 영역 및 게이트 전극을 구비하는 트랜지스터를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  18. 제 17 항에 있어서, 상기 제 1 도전형의 소오스/드레인 영역은 N형의 불순물이온들을 상기 기판 내로 주입하여 형성하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  19. 제 17 항에 있어서, 상기 콘택홀은 상기 제 1 도전형의 소오스 영역 또는 드레인 영역을 노출시키도록 형성되는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  20. 제 16 항에 있어서, 상기 단결정 반도체 콘택 플러그를 형성하는 단계는
    상기 반도체 기판을 씨드층으로 이용하여 선택적 에피텍셜 성장법으로 상기 콘택홀을 채우는 단결정 반도체 층을 성장시키는 단계; 및
    상기 단결정 반도체 층을 평탄화시키는 단계를 포함하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  21. 제 20 항에 있어서, 상기 단결정 반도체 층은 단결정 실리콘 층인 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  22. 제 16 항에 있어서, 상기 평탄화된 단결정 반도체 바디 패턴을 형성하는 단계는
    상기 단결정 반도체 콘택 플러그를 씨드층으로 이용하여 선택적 에피텍셜 성장법으로 상기 공동부와 상기 개구부를 채우는 단결정 반도체 바디층을 형성하는 단계; 및
    상기 단결정 반도체 바디층을 평탄화시키어 상기 캐핑막의 상부면을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  23. 제 22 항에 있어서, 상기 단결정 반도체 바디층은 단결정 실리콘 층인 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  24. 제 16 항에 있어서, 상기 희생막 패턴을 형성하는 단계는,
    상기 층간절연막 및 상기 단결정 반도체 콘택 플러그 상에 상기 층간절연막에 대하여 식각 선택비를 갖는 희생막을 형성하는 단계; 및
    상기 희생막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  25. 제 24 항에 있어서, 상기 희생막은 흐름성 산화막(flowable oxide layer; FOX layer) 또는 에스오지막(spin on glass layer; SOG layer)으로 형성되는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  26. 제 16 항에 있어서, 상기 캐핑막은 상기 희생막에 대하여 식각 선택비를 갖 는 물질막으로 형성하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  27. 제 26 항에 있어서, 상기 캐핑막은 질화막 또는 산질화막으로 형성하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  28. 제 16 항에 있어서, 상기 희생막 패턴은 습식식각을 이용하여 제거하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  29. 제 16 항에 있어서, 상기 단결정 반도체 바디 패턴은 상기 개구부를 채우는 엘리베이티드 영역과 상기 공동부를 채우는 리세스 영역을 구비하도록 형성되는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  30. 제 29 항에 있어서, 상기 단결정 반도체 바디 패턴에 단결정 박막 트랜지스터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 집적회로 소자의 제조방법.
  31. 제 30 항에 있어서, 상기 단결정 박막 트랜지스터를 형성하는 단계는
    상기 리세스 영역의 상부를 가로지르는 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극에 인접한 상기 엘리베이티드 영역 내에 선택적으로 불순물 이온들을 주입하여 엘리베이티드 소오스/드레인 영역을 형성하는 것을 포함하는 것 을 특징으로 하는 반도체 집적회로 소자의 제조방법.
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