JP2000216347A - Ｃｍｏｓ半導体装置 - Google Patents
Ｃｍｏｓ半導体装置Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 239000002344 surface layer Substances 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 238000002955 isolation Methods 0.000 claims description 35
- 238000009792 diffusion process Methods 0.000 claims description 32
- 238000000605 extraction Methods 0.000 claims description 19
- 238000000034 method Methods 0.000 claims 1
- 238000000926 separation method Methods 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 238000005468 ion implantation Methods 0.000 description 7
- 238000012986 modification Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000005513 bias potential Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】
【課題】素子の微細化上の制限が緩和され、ＣＭＯＳト
ランジスタあるいはＣＭＯＳ素子領域のパターンサイズ
を縮小化し得るＣＭＯＳ半導体装置を提供する。 【解決手段】Ｐ基板１０の表層部に選択的に形成された
ＰＭＯＳトランジスタ形成用のＮ型シャロウウエル１２
およびＮＭＯＳトランジスタ形成用のＰ型シャロウウエ
ル２１と、Ｎ型シャロウウエル用の引き出し領域１８お
よびＰ型シャロウウエル用の引き出し領域２７と、Ｐ基
板の表層部でＰＭＯＳトランジスタのドレイン領域１５
とＮＭＯＳトランジスタのドレイン領域２４との相互間
およびＮ型シャロウウエル１２とＰ型シャロウウエル２
１との相互間でシャロウウエルより深く形成されたＣＭ
ＯＳトランジスタ分離用のＳＴＩ領域２９と、Ｐ基板の
表層部でシャロウウエルより深く形成されたＣＭＯＳ領
域分離用のＳＴＩ領域３１、３２とを具備する。
ランジスタあるいはＣＭＯＳ素子領域のパターンサイズ
を縮小化し得るＣＭＯＳ半導体装置を提供する。 【解決手段】Ｐ基板１０の表層部に選択的に形成された
ＰＭＯＳトランジスタ形成用のＮ型シャロウウエル１２
およびＮＭＯＳトランジスタ形成用のＰ型シャロウウエ
ル２１と、Ｎ型シャロウウエル用の引き出し領域１８お
よびＰ型シャロウウエル用の引き出し領域２７と、Ｐ基
板の表層部でＰＭＯＳトランジスタのドレイン領域１５
とＮＭＯＳトランジスタのドレイン領域２４との相互間
およびＮ型シャロウウエル１２とＰ型シャロウウエル２
１との相互間でシャロウウエルより深く形成されたＣＭ
ＯＳトランジスタ分離用のＳＴＩ領域２９と、Ｐ基板の
表層部でシャロウウエルより深く形成されたＣＭＯＳ領
域分離用のＳＴＩ領域３１、３２とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ半導体装
置に係り、特にＳＴＩ（Shallow Trench Isolation）構
造の素子分離領域を有するＣＭＯＳトランジスタの構造
に関するもので、ＣＭＯＳ型ＬＳＩに使用されるもので
ある。
置に係り、特にＳＴＩ（Shallow Trench Isolation）構
造の素子分離領域を有するＣＭＯＳトランジスタの構造
に関するもので、ＣＭＯＳ型ＬＳＩに使用されるもので
ある。
【０００２】
【従来の技術】図４（ａ）は、従来のＳＴＩ構造の素子
分離領域を有するＣＭＯＳトランジスタの平面パターン
を示しており、そのＡ１−Ａ２線に沿う断面構造を図４
（ｂ）に示している。
分離領域を有するＣＭＯＳトランジスタの平面パターン
を示しており、そのＡ１−Ａ２線に沿う断面構造を図４
（ｂ）に示している。
【０００３】即ち、図４（ａ）および（ｂ）において、
４０はＰ型半導体基板（Ｐ基板）、４１および４２はＰ
基板の表層部で選択的に形成されたＰＭＯＳトランジス
タ形成用のＮウエルおよびそれに隣接して形成されたＮ
ＭＯＳトランジスタ形成用のＰウエルである。
４０はＰ型半導体基板（Ｐ基板）、４１および４２はＰ
基板の表層部で選択的に形成されたＰＭＯＳトランジス
タ形成用のＮウエルおよびそれに隣接して形成されたＮ
ＭＯＳトランジスタ形成用のＰウエルである。
【０００４】４３および４４はＮウエル４１の表層部に
選択的に形成されたＰ+ 拡散領域からなるＰＭＯＳトラ
ンジスタのソース領域およびドレイン領域、４５はＰＭ
ＯＳトランジスタのソース領域・ドレイン領域間のチャ
ネル領域上にゲート絶縁膜４６を介して形成されたゲー
ト電極である。
選択的に形成されたＰ+ 拡散領域からなるＰＭＯＳトラ
ンジスタのソース領域およびドレイン領域、４５はＰＭ
ＯＳトランジスタのソース領域・ドレイン領域間のチャ
ネル領域上にゲート絶縁膜４６を介して形成されたゲー
ト電極である。
【０００５】４７はＮウエル４１の表層部に選択的に形
成されたＮ拡散領域からなり、Ｎウエル４１にバイアス
電位（電源電位ＶDD）を印加するために設けられたＮウ
エル引き出し領域、４８はＮウエル４１の表層部でＰ+
ソース領域４３とＮウエル引き出し領域４７との相互間
に形成されたＳＴＩ領域である。
成されたＮ拡散領域からなり、Ｎウエル４１にバイアス
電位（電源電位ＶDD）を印加するために設けられたＮウ
エル引き出し領域、４８はＮウエル４１の表層部でＰ+
ソース領域４３とＮウエル引き出し領域４７との相互間
に形成されたＳＴＩ領域である。
【０００６】５１および５２はＰウエル４２の表層部に
選択的に形成されたＮ+ 拡散領域からなるＮＭＯＳトラ
ンジスタのソース領域およびドレイン領域、５３はＮＭ
ＯＳトランジスタのソース領域・ドレイン領域間のチャ
ネル領域上にゲート絶縁膜５４を介して形成されたゲー
ト電極である。
選択的に形成されたＮ+ 拡散領域からなるＮＭＯＳトラ
ンジスタのソース領域およびドレイン領域、５３はＮＭ
ＯＳトランジスタのソース領域・ドレイン領域間のチャ
ネル領域上にゲート絶縁膜５４を介して形成されたゲー
ト電極である。
【０００７】５５はＰウエル４２の表層部に選択的に形
成されたＰ拡散領域からなり、Ｐウエル４２にバイアス
電位（接地電位ＶSS）を印加するために設けられたＰウ
エル引き出し領域、５６はＰウエル４２の表層部でＮ+
ソース領域５１とＰウエル引き出し領域５５との相互間
に形成されたＳＴＩ領域である。
成されたＰ拡散領域からなり、Ｐウエル４２にバイアス
電位（接地電位ＶSS）を印加するために設けられたＰウ
エル引き出し領域、５６はＰウエル４２の表層部でＮ+
ソース領域５１とＰウエル引き出し領域５５との相互間
に形成されたＳＴＩ領域である。
【０００８】５７はＮウエル４１およびＰウエル４２の
境界部でＰＭＯＳトランジスタのドレイン領域４４とＮ
ＭＯＳトランジスタのドレイン領域５２との相互間に形
成されたＣＭＯＳトランジスタ分離用のＳＴＩ領域であ
る。
境界部でＰＭＯＳトランジスタのドレイン領域４４とＮ
ＭＯＳトランジスタのドレイン領域５２との相互間に形
成されたＣＭＯＳトランジスタ分離用のＳＴＩ領域であ
る。
【０００９】５８および５９はＮウエル４１の境界部お
よびＰウエル４２の境界部で他の素子領域との相互間に
形成されたＣＭＯＳ領域分離用のＳＴＩ領域である。
よびＰウエル４２の境界部で他の素子領域との相互間に
形成されたＣＭＯＳ領域分離用のＳＴＩ領域である。
【００１０】上記構成のＣＭＯＳトランジスタにおい
て、Ｎウエル４１とＮＭＯＳトランジスタの活性領域
（Ｎ+ ＳＤＧ領域６０）との間の距離ａ１は、Ｎウエル
４１とＮ+ ＳＤＧ領域６０との間の耐圧、Ｎ+ ＳＤＧ領
域６０のサイズのばらつき、Ｎウエル４１のサイズのば
らつき、Ｎウエル４１とＰＭＯＳトランジスタの活性領
域（Ｐ+ ＳＤＧ領域５０）のパターン合わせ精度などを
加算して設計基準が決定されるので、非常に大きいスペ
ースを確保する必要がある。
て、Ｎウエル４１とＮＭＯＳトランジスタの活性領域
（Ｎ+ ＳＤＧ領域６０）との間の距離ａ１は、Ｎウエル
４１とＮ+ ＳＤＧ領域６０との間の耐圧、Ｎ+ ＳＤＧ領
域６０のサイズのばらつき、Ｎウエル４１のサイズのば
らつき、Ｎウエル４１とＰＭＯＳトランジスタの活性領
域（Ｐ+ ＳＤＧ領域５０）のパターン合わせ精度などを
加算して設計基準が決定されるので、非常に大きいスペ
ースを確保する必要がある。
【００１１】上記と同様に、Ｐウエル４２とＰ+ ＳＤＧ
領域５０との間の距離も、Ｐウエル４２とＰ+ ＳＤＧ領
域５０との間の耐圧、Ｎ+ ＳＤＧ領域５０のサイズのば
らつき、Ｐウエル４２のサイズのばらつき、Ｐウエル４
２とＰ+ ＳＤＧ領域６０のパターン合わせ精度などを加
算して設計基準が決定されるので、非常に大きいスペー
スを確保する必要がある。
領域５０との間の距離も、Ｐウエル４２とＰ+ ＳＤＧ領
域５０との間の耐圧、Ｎ+ ＳＤＧ領域５０のサイズのば
らつき、Ｐウエル４２のサイズのばらつき、Ｐウエル４
２とＰ+ ＳＤＧ領域６０のパターン合わせ精度などを加
算して設計基準が決定されるので、非常に大きいスペー
スを確保する必要がある。
【００１２】結果として、前記ＣＭＯＳトランジスタ分
離領域を挟んだＰ+ ＳＤＧ領域５０とＮ+ ＳＤＧ領域６
０のスペースは大きな設計基準となり、トランジスタ自
体が配置されない無駄な部分のスペースが大きく、素子
の微細化が制限される。
離領域を挟んだＰ+ ＳＤＧ領域５０とＮ+ ＳＤＧ領域６
０のスペースは大きな設計基準となり、トランジスタ自
体が配置されない無駄な部分のスペースが大きく、素子
の微細化が制限される。
【００１３】
【発明が解決しようとする課題】上記したように従来の
ＣＭＯＳトランジスタの構造は、ＣＭＯＳトランジスタ
分離領域を挟んだＮＭＯＳトランジスタの活性領域とＰ
ＭＯＳトランジスタの活性領域のスペースが大きく、ト
ランジスタ自体が配置されない無駄な部分のスペースが
大きく、素子の微細化が制限されるという問題があっ
た。
ＣＭＯＳトランジスタの構造は、ＣＭＯＳトランジスタ
分離領域を挟んだＮＭＯＳトランジスタの活性領域とＰ
ＭＯＳトランジスタの活性領域のスペースが大きく、ト
ランジスタ自体が配置されない無駄な部分のスペースが
大きく、素子の微細化が制限されるという問題があっ
た。
【００１４】本発明は上記の問題点を解決すべくなされ
たもので、素子の微細化上の制限が緩和され、ＣＭＯＳ
トランジスタおよびＣＭＯＳ素子領域のパターンサイズ
を縮小化し得るＣＭＯＳ半導体装置を提供することを目
的とする。
たもので、素子の微細化上の制限が緩和され、ＣＭＯＳ
トランジスタおよびＣＭＯＳ素子領域のパターンサイズ
を縮小化し得るＣＭＯＳ半導体装置を提供することを目
的とする。
【００１５】
【課題を解決するための手段】第１の発明のＣＭＯＳ半
導体装置は、第１導電型の半導体基板と、前記半導体基
板の表層部に選択的に形成された第２導電型のウエル領
域と、前記ウエル領域の表層部に一部が重なるように選
択的に形成された第２導電型の第１のシャロウウエル領
域と、前記第１のシャロウウエル領域の表層部に選択的
に形成された第１導電型の拡散領域からなる第１のＭＯ
Ｓトランジスタのソース領域およびドレイン領域と、前
記第１のＭＯＳトランジスタのソース領域・ドレイン領
域間のチャネル領域上にゲート絶縁膜を介して形成され
た第１のゲート電極と、前記ウエル領域の表層部に選択
的に形成された第２導電型の第２のシャロウウエル領域
と、前記第２のシャロウウエル領域の表層部に形成され
た第２導電型の拡散領域からなる第１のシャロウウエル
引き出し領域と、前記ウエル領域の表層部で前記第１の
ＭＯＳトランジスタのドレイン領域と第１のシャロウウ
エル引き出し領域との相互間および前記第１のシャロウ
ウエル領域と第２のシャロウウエル領域との相互間に前
記第１のシャロウウエル領域および第２のシャロウウエ
ル領域より深く形成された第１のシャロウトレンチ分離
領域と、前記半導体基板の表層部に選択的に形成された
第２導電型の拡散領域からなる第２のＭＯＳトランジス
タのソース領域およびドレイン領域と、前記第２のＭＯ
Ｓトランジスタのソース領域・ドレイン領域間のチャネ
ル領域上にゲート絶縁膜を介して形成された第２のゲー
ト電極と、前記半導体基板の表層部で前記第１のシャロ
ウウエル領域と第２のＭＯＳトランジスタのドレイン領
域との相互間に前記第１のシャロウウエル領域より深く
形成されたＣＭＯＳトランジスタ分離用の第３のシャロ
ウトレンチ分離領域とを具備することを特徴とする。
導体装置は、第１導電型の半導体基板と、前記半導体基
板の表層部に選択的に形成された第２導電型のウエル領
域と、前記ウエル領域の表層部に一部が重なるように選
択的に形成された第２導電型の第１のシャロウウエル領
域と、前記第１のシャロウウエル領域の表層部に選択的
に形成された第１導電型の拡散領域からなる第１のＭＯ
Ｓトランジスタのソース領域およびドレイン領域と、前
記第１のＭＯＳトランジスタのソース領域・ドレイン領
域間のチャネル領域上にゲート絶縁膜を介して形成され
た第１のゲート電極と、前記ウエル領域の表層部に選択
的に形成された第２導電型の第２のシャロウウエル領域
と、前記第２のシャロウウエル領域の表層部に形成され
た第２導電型の拡散領域からなる第１のシャロウウエル
引き出し領域と、前記ウエル領域の表層部で前記第１の
ＭＯＳトランジスタのドレイン領域と第１のシャロウウ
エル引き出し領域との相互間および前記第１のシャロウ
ウエル領域と第２のシャロウウエル領域との相互間に前
記第１のシャロウウエル領域および第２のシャロウウエ
ル領域より深く形成された第１のシャロウトレンチ分離
領域と、前記半導体基板の表層部に選択的に形成された
第２導電型の拡散領域からなる第２のＭＯＳトランジス
タのソース領域およびドレイン領域と、前記第２のＭＯ
Ｓトランジスタのソース領域・ドレイン領域間のチャネ
ル領域上にゲート絶縁膜を介して形成された第２のゲー
ト電極と、前記半導体基板の表層部で前記第１のシャロ
ウウエル領域と第２のＭＯＳトランジスタのドレイン領
域との相互間に前記第１のシャロウウエル領域より深く
形成されたＣＭＯＳトランジスタ分離用の第３のシャロ
ウトレンチ分離領域とを具備することを特徴とする。
【００１６】第２の発明のＣＭＯＳ半導体装置は、第１
導電型の半導体基板と、前記半導体基板の表層部に選択
的に形成された第２導電型のウエル領域と、前記ウエル
領域の表層部に一部が重なるように選択的に形成された
第２導電型の第１のシャロウウエル領域と、前記第１の
シャロウウエル領域の表層部に選択的に形成された第１
導電型の拡散領域からなる第１のＭＯＳトランジスタの
ソース領域およびドレイン領域と、前記第１のＭＯＳト
ランジスタのソース領域・ドレイン領域間のチャネル領
域上にゲート絶縁膜を介して形成された第１のゲート電
極と、前記ウエル領域の表層部に選択的に形成された第
２導電型の第２のシャロウウエル領域と、前記第２のシ
ャロウウエル領域の表層部に形成された第２導電型の拡
散領域からなる第１のシャロウウエル引き出し領域と、
前記ウエル領域の表層部で前記第１のＭＯＳトランジス
タのドレイン領域と第１のシャロウウエル引き出し領域
との相互間および前記第１のシャロウウエル領域と第２
のシャロウウエル領域との相互間に前記第１のシャロウ
ウエル領域および第２のシャロウウエル領域より深く形
成された第１のシャロウトレンチ分離領域と、前記半導
体基板の表層部に選択的に形成された第１導電型の第３
のシャロウウエル領域と、前記半導体基板の表層部に選
択的に形成された第１導電型の第４のシャロウウエル領
域と、前記第３のシャロウウエル領域の表層部に選択的
に形成された第２導電型の拡散領域からなる第２のＭＯ
Ｓトランジスタのソース領域およびドレイン領域と、前
記第２のＭＯＳトランジスタのソース領域・ドレイン領
域間のチャネル領域上にゲート絶縁膜を介して形成され
た第２のゲート電極と、前記第４のシャロウウエル領域
の表層部に形成された第１導電型の拡散領域からなる第
２のシャロウウエル引き出し領域と、前記半導体基板の
表層部で前記第２のＭＯＳトランジスタのドレイン領域
と第２のシャロウウエル引き出し領域との相互間および
前記第３のシャロウウエル領域と第４のシャロウウエル
領域との相互間に前記第３のシャロウウエル領域および
第４のシャロウウエル領域より深く形成された第２のシ
ャロウトレンチ分離領域と、前記半導体基板の表層部で
前記第１のＭＯＳトランジスタのドレイン領域と第２の
ＭＯＳトランジスタのドレイン領域との相互間および前
記第１のシャロウウエル領域および第３のシャロウウエ
ル領域の相互間に前記第１のシャロウウエル領域および
第３のシャロウウエル領域より深く形成されたＣＭＯＳ
トランジスタ分離用の第３のシャロウトレンチ分離領域
と、前記半導体基板の表層部で前記第１のシャロウウエ
ル引き出し領域の境界部および前記第２のシャロウウエ
ル引き出し領域の境界部で他の素子領域との相互間に形
成されたＣＭＯＳ領域分離用の第４のシャロウトレンチ
分離領域とを具備することを特徴とする。
導電型の半導体基板と、前記半導体基板の表層部に選択
的に形成された第２導電型のウエル領域と、前記ウエル
領域の表層部に一部が重なるように選択的に形成された
第２導電型の第１のシャロウウエル領域と、前記第１の
シャロウウエル領域の表層部に選択的に形成された第１
導電型の拡散領域からなる第１のＭＯＳトランジスタの
ソース領域およびドレイン領域と、前記第１のＭＯＳト
ランジスタのソース領域・ドレイン領域間のチャネル領
域上にゲート絶縁膜を介して形成された第１のゲート電
極と、前記ウエル領域の表層部に選択的に形成された第
２導電型の第２のシャロウウエル領域と、前記第２のシ
ャロウウエル領域の表層部に形成された第２導電型の拡
散領域からなる第１のシャロウウエル引き出し領域と、
前記ウエル領域の表層部で前記第１のＭＯＳトランジス
タのドレイン領域と第１のシャロウウエル引き出し領域
との相互間および前記第１のシャロウウエル領域と第２
のシャロウウエル領域との相互間に前記第１のシャロウ
ウエル領域および第２のシャロウウエル領域より深く形
成された第１のシャロウトレンチ分離領域と、前記半導
体基板の表層部に選択的に形成された第１導電型の第３
のシャロウウエル領域と、前記半導体基板の表層部に選
択的に形成された第１導電型の第４のシャロウウエル領
域と、前記第３のシャロウウエル領域の表層部に選択的
に形成された第２導電型の拡散領域からなる第２のＭＯ
Ｓトランジスタのソース領域およびドレイン領域と、前
記第２のＭＯＳトランジスタのソース領域・ドレイン領
域間のチャネル領域上にゲート絶縁膜を介して形成され
た第２のゲート電極と、前記第４のシャロウウエル領域
の表層部に形成された第１導電型の拡散領域からなる第
２のシャロウウエル引き出し領域と、前記半導体基板の
表層部で前記第２のＭＯＳトランジスタのドレイン領域
と第２のシャロウウエル引き出し領域との相互間および
前記第３のシャロウウエル領域と第４のシャロウウエル
領域との相互間に前記第３のシャロウウエル領域および
第４のシャロウウエル領域より深く形成された第２のシ
ャロウトレンチ分離領域と、前記半導体基板の表層部で
前記第１のＭＯＳトランジスタのドレイン領域と第２の
ＭＯＳトランジスタのドレイン領域との相互間および前
記第１のシャロウウエル領域および第３のシャロウウエ
ル領域の相互間に前記第１のシャロウウエル領域および
第３のシャロウウエル領域より深く形成されたＣＭＯＳ
トランジスタ分離用の第３のシャロウトレンチ分離領域
と、前記半導体基板の表層部で前記第１のシャロウウエ
ル引き出し領域の境界部および前記第２のシャロウウエ
ル引き出し領域の境界部で他の素子領域との相互間に形
成されたＣＭＯＳ領域分離用の第４のシャロウトレンチ
分離領域とを具備することを特徴とする。
【００１７】第３の発明のＣＭＯＳ半導体装置は、第１
導電型の半導体基板と、前記半導体基板の表層部に選択
的に形成された第２導電型の第１のシャロウウエル領域
と、前記第１のシャロウウエル領域の表層部に選択的に
形成された第１導電型の拡散領域からなる第１のＭＯＳ
トランジスタのソース領域およびドレイン領域と、前記
第１のＭＯＳトランジスタのソース領域・ドレイン領域
間のチャネル領域上にゲート絶縁膜を介して形成された
第１のゲート電極と、前記第１のシャロウウエル領域の
表層部で前記第１のＭＯＳトランジスタのドレイン領域
に隣接して形成された第２導電型の拡散領域からなる第
１のシャロウウエル引き出し領域と、前記半導体基板の
表層部に選択的に形成された第１導電型の第２のシャロ
ウウエル領域と、前記第２のシャロウウエル領域の表層
部に選択的に形成された第２導電型の拡散領域からなる
第２のＭＯＳトランジスタのソース領域およびドレイン
領域と、前記第２のＭＯＳトランジスタのソース領域・
ドレイン領域間のチャネル領域上にゲート絶縁膜を介し
て形成された第２のゲート電極と、前記第２のシャロウ
ウエル領域の表層部で前記第２のＭＯＳトランジスタの
ドレイン領域に隣接して形成された第１導電型の拡散領
域からなる第２のシャロウウエル引き出し領域と、前記
半導体基板の表層部で前記第１のＭＯＳトランジスタの
ドレイン領域と第２のＭＯＳトランジスタのドレイン領
域との相互間および前記第１のシャロウウエル領域およ
び第２のシャロウウエル領域の相互間に前記第１のシャ
ロウウエル領域および第２のシャロウウエル領域より深
く形成されたＣＭＯＳトランジスタ分離用の第１のシャ
ロウトレンチ分離領域と、前記半導体基板の表層部で前
記第１のＭＯＳトランジスタのソース領域の境界部およ
び前記第２のＭＯＳトランジスタのソース領域の境界部
で他の素子領域との相互間に形成されたＣＭＯＳ領域分
離用の第２のシャロウトレンチ分離領域とを具備するこ
とを特徴とする。
導電型の半導体基板と、前記半導体基板の表層部に選択
的に形成された第２導電型の第１のシャロウウエル領域
と、前記第１のシャロウウエル領域の表層部に選択的に
形成された第１導電型の拡散領域からなる第１のＭＯＳ
トランジスタのソース領域およびドレイン領域と、前記
第１のＭＯＳトランジスタのソース領域・ドレイン領域
間のチャネル領域上にゲート絶縁膜を介して形成された
第１のゲート電極と、前記第１のシャロウウエル領域の
表層部で前記第１のＭＯＳトランジスタのドレイン領域
に隣接して形成された第２導電型の拡散領域からなる第
１のシャロウウエル引き出し領域と、前記半導体基板の
表層部に選択的に形成された第１導電型の第２のシャロ
ウウエル領域と、前記第２のシャロウウエル領域の表層
部に選択的に形成された第２導電型の拡散領域からなる
第２のＭＯＳトランジスタのソース領域およびドレイン
領域と、前記第２のＭＯＳトランジスタのソース領域・
ドレイン領域間のチャネル領域上にゲート絶縁膜を介し
て形成された第２のゲート電極と、前記第２のシャロウ
ウエル領域の表層部で前記第２のＭＯＳトランジスタの
ドレイン領域に隣接して形成された第１導電型の拡散領
域からなる第２のシャロウウエル引き出し領域と、前記
半導体基板の表層部で前記第１のＭＯＳトランジスタの
ドレイン領域と第２のＭＯＳトランジスタのドレイン領
域との相互間および前記第１のシャロウウエル領域およ
び第２のシャロウウエル領域の相互間に前記第１のシャ
ロウウエル領域および第２のシャロウウエル領域より深
く形成されたＣＭＯＳトランジスタ分離用の第１のシャ
ロウトレンチ分離領域と、前記半導体基板の表層部で前
記第１のＭＯＳトランジスタのソース領域の境界部およ
び前記第２のＭＯＳトランジスタのソース領域の境界部
で他の素子領域との相互間に形成されたＣＭＯＳ領域分
離用の第２のシャロウトレンチ分離領域とを具備するこ
とを特徴とする。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００１９】＜第１の実施の形態＞図１（ａ）は、本発
明の第１の実施の形態に係るＳＴＩ構造の素子分離領域
を有するＣＭＯＳトランジスタの平面パターンを示して
おり、そのＢ１−Ｂ２線に沿う断面構造を図１（ｂ）に
示している。
明の第１の実施の形態に係るＳＴＩ構造の素子分離領域
を有するＣＭＯＳトランジスタの平面パターンを示して
おり、そのＢ１−Ｂ２線に沿う断面構造を図１（ｂ）に
示している。
【００２０】即ち、図１（ａ）および（ｂ）において、
１０はＰ型半導体基板（Ｐ基板）、１１はＰ基板１０の
表層部に選択的にイオン注入により形成されたＮウエル
である。
１０はＰ型半導体基板（Ｐ基板）、１１はＰ基板１０の
表層部に選択的にイオン注入により形成されたＮウエル
である。
【００２１】１２はＮウエル１１の表層部に一部が重な
るように選択的にイオン注入により浅く形成されたＰＭ
ＯＳトランジスタ形成用の第１のシャロウ（Shallow ）
Ｎウエルであり、１３はＮウエル１１の表層部に選択的
にイオン注入により浅く形成された第２のシャロウＮウ
エルである。
るように選択的にイオン注入により浅く形成されたＰＭ
ＯＳトランジスタ形成用の第１のシャロウ（Shallow ）
Ｎウエルであり、１３はＮウエル１１の表層部に選択的
にイオン注入により浅く形成された第２のシャロウＮウ
エルである。
【００２２】１４および１５は第１のシャロウＮウエル
１２の表層部に選択的にイオン注入により形成されたＰ
+ 拡散領域からなるＰＭＯＳトランジスタのソース領域
およびドレイン領域、１６はＰＭＯＳトランジスタのソ
ース領域・ドレイン領域間のチャネル領域上にゲート絶
縁膜１７を介して形成されたゲート電極（ドープト・ポ
リシリコン）である。
１２の表層部に選択的にイオン注入により形成されたＰ
+ 拡散領域からなるＰＭＯＳトランジスタのソース領域
およびドレイン領域、１６はＰＭＯＳトランジスタのソ
ース領域・ドレイン領域間のチャネル領域上にゲート絶
縁膜１７を介して形成されたゲート電極（ドープト・ポ
リシリコン）である。
【００２３】１８は第２のシャロウＮウエル１３の表層
部に形成されたＮ拡散領域からなり、第２のシャロウＮ
ウエル１３および前記Ｎウエル１１を介して第１のシャ
ロウＮウエル１２にバイアス電位（電源電位ＶDD）を印
加するために設けられたＮシャロウウエル引き出し領域
である。
部に形成されたＮ拡散領域からなり、第２のシャロウＮ
ウエル１３および前記Ｎウエル１１を介して第１のシャ
ロウＮウエル１２にバイアス電位（電源電位ＶDD）を印
加するために設けられたＮシャロウウエル引き出し領域
である。
【００２４】１９はＮウエル１１の表層部で前記Ｐ+ ソ
ース領域とＮウエル引き出し領域１８との相互間および
第１のシャロウＮウエル１２と第２のシャロウＮウエル
１３との相互間に形成された第１のＳＴＩ領域である。
ース領域とＮウエル引き出し領域１８との相互間および
第１のシャロウＮウエル１２と第２のシャロウＮウエル
１３との相互間に形成された第１のＳＴＩ領域である。
【００２５】２１はＰ基板１０の表層部に選択的にイオ
ン注入により形成されたＮＭＯＳトランジスタ形成用の
第１のシャロウＰウエルであり、２２はＰ基板１０の表
層部に選択的にイオン注入により形成された第２のシャ
ロウＰウエルである。
ン注入により形成されたＮＭＯＳトランジスタ形成用の
第１のシャロウＰウエルであり、２２はＰ基板１０の表
層部に選択的にイオン注入により形成された第２のシャ
ロウＰウエルである。
【００２６】なお、第１、第２のシャロウＰウエル２
１、２２は適宜省略することができるが、本実施の形態
においてはこの第１、第２のシャロウＰウエル２１、２
２を形成するものとして以降、説明する。
１、２２は適宜省略することができるが、本実施の形態
においてはこの第１、第２のシャロウＰウエル２１、２
２を形成するものとして以降、説明する。
【００２７】２３および２４は第１のシャロウＰウエル
２１の表層部に選択的にイオン注入により形成されたＮ
+ 拡散領域からなるＮＭＯＳトランジスタのソース領域
およびドレイン領域、２５はＮＭＯＳトランジスタのソ
ース領域・ドレイン領域間のチャネル領域上にゲート絶
縁膜２６を介して形成されたゲート電極（ドープト・ポ
リシリコン）である。
２１の表層部に選択的にイオン注入により形成されたＮ
+ 拡散領域からなるＮＭＯＳトランジスタのソース領域
およびドレイン領域、２５はＮＭＯＳトランジスタのソ
ース領域・ドレイン領域間のチャネル領域上にゲート絶
縁膜２６を介して形成されたゲート電極（ドープト・ポ
リシリコン）である。
【００２８】２７は第２のシャロウＰウエル２２の表層
部に形成されたＰ拡散領域からなり、第２のシャロウＰ
ウエル２２およびＰ基板１０を介して第１のシャロウＰ
ウエル２１にバイアス電位（接地電位ＶSS）を印加する
ために設けられたＰシャロウウエル引き出し領域であ
る。
部に形成されたＰ拡散領域からなり、第２のシャロウＰ
ウエル２２およびＰ基板１０を介して第１のシャロウＰ
ウエル２１にバイアス電位（接地電位ＶSS）を印加する
ために設けられたＰシャロウウエル引き出し領域であ
る。
【００２９】２８はＰ基板１０の表層部で前記Ｎ+ ソー
ス領域２３とＰウエル引き出し領域２７との相互間およ
び第１のシャロウＰウエル２１および第２のシャロウＰ
ウエル２２の相互間に形成された第２のＳＴＩ領域であ
る。
ス領域２３とＰウエル引き出し領域２７との相互間およ
び第１のシャロウＰウエル２１および第２のシャロウＰ
ウエル２２の相互間に形成された第２のＳＴＩ領域であ
る。
【００３０】２９はＰ基板１０の表層部でＰＭＯＳトラ
ンジスタのドレイン領域１５とＮＭＯＳトランジスタの
ドレイン領域２４との相互間および第１のシャロウＮウ
エル１２と第１のシャロウＰウエル２１との相互間に形
成されたＣＭＯＳトランジスタ分離用の第３のＳＴＩ領
域である。
ンジスタのドレイン領域１５とＮＭＯＳトランジスタの
ドレイン領域２４との相互間および第１のシャロウＮウ
エル１２と第１のシャロウＰウエル２１との相互間に形
成されたＣＭＯＳトランジスタ分離用の第３のＳＴＩ領
域である。
【００３１】３１および３２はＰＭＯＳトランジスタの
Ｎシャロウウエル引き出し領域１８の境界部およびＮＭ
ＯＳトランジスタのＰシャロウウエル引き出し領域２７
の境界部で他の素子領域との相互間に形成されたＣＭＯ
Ｓ領域分離用の第４のＳＴＩ領域である。
Ｎシャロウウエル引き出し領域１８の境界部およびＮＭ
ＯＳトランジスタのＰシャロウウエル引き出し領域２７
の境界部で他の素子領域との相互間に形成されたＣＭＯ
Ｓ領域分離用の第４のＳＴＩ領域である。
【００３２】なお、ＰＭＯＳトランジスタのソース領域
１４およびドレイン領域１５と、ＮＭＯＳトランジスタ
のソース領域２３およびドレイン領域２４とは、ほぼ同
じ深さに形成されている。
１４およびドレイン領域１５と、ＮＭＯＳトランジスタ
のソース領域２３およびドレイン領域２４とは、ほぼ同
じ深さに形成されている。
【００３３】また、第１のシャロウＮウエル１２、第２
のシャロウＮウエル１３および第１のシャロウＰウエル
２１、第２のシャロウＰウエル２２は、ほぼ同じ深さに
形成されており、ソース領域１４、２３およびドレイン
領域１５、２４よりは深く、各ＳＴＩ領域１９、２９、
３１、３２よりは浅く、Ｎウエル１１よりは浅く形成さ
れている。
のシャロウＮウエル１３および第１のシャロウＰウエル
２１、第２のシャロウＰウエル２２は、ほぼ同じ深さに
形成されており、ソース領域１４、２３およびドレイン
領域１５、２４よりは深く、各ＳＴＩ領域１９、２９、
３１、３２よりは浅く、Ｎウエル１１よりは浅く形成さ
れている。
【００３４】また、各ＳＴＩ領域１９、２９、３１、３
２は、ほぼ同じ深さに形成されており、Ｎウエル１１よ
りは浅く形成されている。
２は、ほぼ同じ深さに形成されており、Ｎウエル１１よ
りは浅く形成されている。
【００３５】なお、上記ソース領域１４、２３およびド
レイン領域１５、２４の深さは０．２μｍ以下（例えば
０．１μｍ）であり、各シャロウウエル１２、１３、２
１、２３の深さは０．５μｍ以下（例えば０．３μｍ）
であり、各ＳＴＩ領域１９、２９、３１、３２の深さは
０．６μｍ以下（例えば０．４μｍ）である。
レイン領域１５、２４の深さは０．２μｍ以下（例えば
０．１μｍ）であり、各シャロウウエル１２、１３、２
１、２３の深さは０．５μｍ以下（例えば０．３μｍ）
であり、各ＳＴＩ領域１９、２９、３１、３２の深さは
０．６μｍ以下（例えば０．４μｍ）である。
【００３６】なお、上記構成のＣＭＯＳトランジスタに
よりＣＭＯＳインバータを形成する場合には、ＰＭＯＳ
トランジスタのドレイン領域１５とＮＭＯＳトランジス
タのドレイン領域２４とを接続するように配線を形成
し、ＰＭＯＳトランジスタのゲート電極１６とＮＭＯＳ
トランジスタのゲート電極２５とを接続し、ＰＭＯＳト
ランジスタのソース領域１４を電源電位ＶDDノードに接
続し、ＮＭＯＳトランジスタのソース領域２３を接地電
位ＶSSノードに接続する。
よりＣＭＯＳインバータを形成する場合には、ＰＭＯＳ
トランジスタのドレイン領域１５とＮＭＯＳトランジス
タのドレイン領域２４とを接続するように配線を形成
し、ＰＭＯＳトランジスタのゲート電極１６とＮＭＯＳ
トランジスタのゲート電極２５とを接続し、ＰＭＯＳト
ランジスタのソース領域１４を電源電位ＶDDノードに接
続し、ＮＭＯＳトランジスタのソース領域２３を接地電
位ＶSSノードに接続する。
【００３７】上記構成のＣＭＯＳトランジスタにおいて
は、各シャロウウエルは各ＳＴＩ領域よりは浅く形成さ
れており、ＰＭＯＳトランジスタの基板領域である第１
のシャロウＮウエル１２とＮＭＯＳトランジスタの基板
領域である第１のシャロウＰウエル２１とはＣＭＯＳト
ランジスタ分離用の第３のＳＴＩ領域２９により分離さ
れている。
は、各シャロウウエルは各ＳＴＩ領域よりは浅く形成さ
れており、ＰＭＯＳトランジスタの基板領域である第１
のシャロウＮウエル１２とＮＭＯＳトランジスタの基板
領域である第１のシャロウＰウエル２１とはＣＭＯＳト
ランジスタ分離用の第３のＳＴＩ領域２９により分離さ
れている。
【００３８】そして、第１のシャロウＮウエル１３の底
面側のＮウエル１１は、Ｎウエル引き出し領域１８下の
第２のシャロウＮウエル１３に連なるように形成すれば
よく、ＣＭＯＳトランジスタ分離用の第３のＳＴＩ領域
２９に対して第１のシャロウＮウエル１２よりも遠く位
置させてよい。
面側のＮウエル１１は、Ｎウエル引き出し領域１８下の
第２のシャロウＮウエル１３に連なるように形成すれば
よく、ＣＭＯＳトランジスタ分離用の第３のＳＴＩ領域
２９に対して第１のシャロウＮウエル１２よりも遠く位
置させてよい。
【００３９】従って、ＣＭＯＳトランジスタのパターン
設計に際して、Ｐ+ ＳＤＧ領域２０・Ｎ+ ＳＤＧ領域３
０間（第１のシャロウＮウエル１２・第１のシャロウＰ
ウエル２１間）の距離ａ２を決定する基準として、Ｎウ
エル１１とＰ+ ＳＤＧ領域３０との間の耐圧、Ｎウエル
１１のサイズのばらつき、Ｎウエル１１とＰ+ ＳＤＧ領
域２０のパターン合わせ精度を考慮せずに、ＣＭＯＳト
ランジスタ分離用の第３のＳＴＩ領域２９の幅によって
所望の耐圧が得られるように決定できるようになる。
設計に際して、Ｐ+ ＳＤＧ領域２０・Ｎ+ ＳＤＧ領域３
０間（第１のシャロウＮウエル１２・第１のシャロウＰ
ウエル２１間）の距離ａ２を決定する基準として、Ｎウ
エル１１とＰ+ ＳＤＧ領域３０との間の耐圧、Ｎウエル
１１のサイズのばらつき、Ｎウエル１１とＰ+ ＳＤＧ領
域２０のパターン合わせ精度を考慮せずに、ＣＭＯＳト
ランジスタ分離用の第３のＳＴＩ領域２９の幅によって
所望の耐圧が得られるように決定できるようになる。
【００４０】結果として、素子の微細化の制限が緩和さ
れ、距離ａ２を従来例のａ１よりも短縮することが可能
になり、ＣＭＯＳトランジスタ分離領域を挟んだＰ+ Ｓ
ＤＧ領域２０とＮ+ ＳＤＧ領域３０のスペースを小さく
し、ＣＭＯＳトランジスタのパターンサイズを縮小化す
ることができる。
れ、距離ａ２を従来例のａ１よりも短縮することが可能
になり、ＣＭＯＳトランジスタ分離領域を挟んだＰ+ Ｓ
ＤＧ領域２０とＮ+ ＳＤＧ領域３０のスペースを小さく
し、ＣＭＯＳトランジスタのパターンサイズを縮小化す
ることができる。
【００４１】換言すれば、ＣＭＯＳトランジスタ分離領
域２９を挟んだＰ+ ＳＤＧ領域２０とＮ+ ＳＤＧ領域３
０のスペースとして、本例では異種拡散スペースで実現
でき、従来例では異種拡散スペースのほぼ２倍のスペー
スを必要としていたのに比べて１／２のスペースに縮小
することができる。
域２９を挟んだＰ+ ＳＤＧ領域２０とＮ+ ＳＤＧ領域３
０のスペースとして、本例では異種拡散スペースで実現
でき、従来例では異種拡散スペースのほぼ２倍のスペー
スを必要としていたのに比べて１／２のスペースに縮小
することができる。
【００４２】この場合、Ｓ．Ｃ．のプリミティブやメモ
リセルのようにＮ+ ＳＤＧ領域とＰ+ ＳＤＧ領域のスペ
ースが全体の面積に占める割合の大きいセルのセルサイ
ズが縮小すると、１ウエハ当りのグロスを大幅に増加さ
せ、チップコストを大幅に削減することが可能になる。
リセルのようにＮ+ ＳＤＧ領域とＰ+ ＳＤＧ領域のスペ
ースが全体の面積に占める割合の大きいセルのセルサイ
ズが縮小すると、１ウエハ当りのグロスを大幅に増加さ
せ、チップコストを大幅に削減することが可能になる。
【００４３】＜第１の実施の形態の変形例＞図２は、第
１の実施の形態の変形例に係るＣＭＯＳトランジスタの
断面構造を示している。
１の実施の形態の変形例に係るＣＭＯＳトランジスタの
断面構造を示している。
【００４４】即ち、図２にＣＭＯＳトランジスタの断面
構造は、図１（ｂ）に示した第１の実施の形態のＣＭＯ
Ｓトランジスタの断面構造と比べて、Ｐ基板１０のうち
でＮＭＯＳトランジスタの基板領域に相当する第１のシ
ャロウＰウエル２１および第２のシャロウＰウエル２２
の底面側で両者を電気的に接続するためのＰウエル１１
ｂが前記Ｎウエル１１とほぼ同じ深さに形成されている
点が異なり、その他は同じであるので図１（ｂ）中と同
一符号を付している。
構造は、図１（ｂ）に示した第１の実施の形態のＣＭＯ
Ｓトランジスタの断面構造と比べて、Ｐ基板１０のうち
でＮＭＯＳトランジスタの基板領域に相当する第１のシ
ャロウＰウエル２１および第２のシャロウＰウエル２２
の底面側で両者を電気的に接続するためのＰウエル１１
ｂが前記Ｎウエル１１とほぼ同じ深さに形成されている
点が異なり、その他は同じであるので図１（ｂ）中と同
一符号を付している。
【００４５】この変形例によれば、第１の実施の形態と
比べて、Ｐ基板１０に代えてＰウエル１１ｂにより第１
のシャロウＰウエル２１および第２のシャロウＰウエル
２２の接続を行っている点が異なっているが、基本的に
第１の実施の形態と同様の効果が得られる。
比べて、Ｐ基板１０に代えてＰウエル１１ｂにより第１
のシャロウＰウエル２１および第２のシャロウＰウエル
２２の接続を行っている点が異なっているが、基本的に
第１の実施の形態と同様の効果が得られる。
【００４６】＜第２の実施の形態＞図３（ａ）は、本発
明の第２実施の形態に係るＳＴＩ構造の素子分離領域を
有するＣＭＯＳトランジスタの平面パターンを示してお
り、そのＣ１−Ｃ２線に沿う断面構造を図３（ｂ）に示
している。
明の第２実施の形態に係るＳＴＩ構造の素子分離領域を
有するＣＭＯＳトランジスタの平面パターンを示してお
り、そのＣ１−Ｃ２線に沿う断面構造を図３（ｂ）に示
している。
【００４７】即ち、図３（ａ）、（ｂ）に示す第２の実
施の形態のＣＭＯＳトランジスタのパターンおよび構造
は、図１（ａ）、（ｂ）に示した第１の実施の形態のＣ
ＭＯＳトランジスタのパターンおよび構造と比べて、Ｎ
ウエル１１、第１のＳＴＩ領域１９および第２のＳＴＩ
領域２８が省略され、第１のシャロウＮウエル１２およ
び第２のシャロウＮウエル１３が連なった状態でシャロ
ウＮウエル１２ａとして形成されており、第１のシャロ
ウＰウエル２１および第２のシャロウＰウエル２２が連
なった状態でシャロウＰウエル２１ａとして形成されて
ており、ＰＭＯＳトランジスタのＮ+ ソース領域１４と
Ｎシャロウウエル引き出し領域１８とが隣接し、ＮＭＯ
ＳトランジスタのＰ+ ソース領域２３とＰシャロウウエ
ル引き出し領域２７とが隣接している点が異なり、その
他は同じであるので図１（ａ）、（ｂ）中と同一符号を
付している。
施の形態のＣＭＯＳトランジスタのパターンおよび構造
は、図１（ａ）、（ｂ）に示した第１の実施の形態のＣ
ＭＯＳトランジスタのパターンおよび構造と比べて、Ｎ
ウエル１１、第１のＳＴＩ領域１９および第２のＳＴＩ
領域２８が省略され、第１のシャロウＮウエル１２およ
び第２のシャロウＮウエル１３が連なった状態でシャロ
ウＮウエル１２ａとして形成されており、第１のシャロ
ウＰウエル２１および第２のシャロウＰウエル２２が連
なった状態でシャロウＰウエル２１ａとして形成されて
ており、ＰＭＯＳトランジスタのＮ+ ソース領域１４と
Ｎシャロウウエル引き出し領域１８とが隣接し、ＮＭＯ
ＳトランジスタのＰ+ ソース領域２３とＰシャロウウエ
ル引き出し領域２７とが隣接している点が異なり、その
他は同じであるので図１（ａ）、（ｂ）中と同一符号を
付している。
【００４８】この第２の実施の形態のＣＭＯＳトランジ
スタは、同じシャロウＮウエル１２ａ内に対してＰＭＯ
ＳトランジスタのＰ+ ソース領域１４・ドレイン領域１
５のイオン注入とシャロウＮウエル引き出し領域１８の
イオン注入を別々に実施しているので、図１（ｂ）中の
第１のＳＴＩ領域１９およびＮウエル１１の省略が可能
になっている。
スタは、同じシャロウＮウエル１２ａ内に対してＰＭＯ
ＳトランジスタのＰ+ ソース領域１４・ドレイン領域１
５のイオン注入とシャロウＮウエル引き出し領域１８の
イオン注入を別々に実施しているので、図１（ｂ）中の
第１のＳＴＩ領域１９およびＮウエル１１の省略が可能
になっている。
【００４９】同様に、同じシャロウＰウエル２１ａ内に
対してＮＭＯＳトランジスタのＮ+ソース領域２３・ド
レイン領域２４のイオン注入とシャロウＰウエル引き出
し領域２７のイオン注入を別々に実施しているので、図
１（ｂ）中の第２のＳＴＩ領域２８の省略が可能になっ
ている。
対してＮＭＯＳトランジスタのＮ+ソース領域２３・ド
レイン領域２４のイオン注入とシャロウＰウエル引き出
し領域２７のイオン注入を別々に実施しているので、図
１（ｂ）中の第２のＳＴＩ領域２８の省略が可能になっ
ている。
【００５０】従って、第２の実施の形態のＣＭＯＳトラ
ンジスタによれば、第１の実施の形態およびその変形例
のＣＭＯＳトランジスタと比べて、ＣＭＯＳトランジス
タのパターン設計に際して、Ｐ+ ＳＤＧ領域２０・Ｎ+
ＳＤＧ領域３０間（第１のシャロウＮウエル１２・第１
のシャロウＰウエル２１間）の距離ｂ２を第１実施の形
態中の距離ａ２と同様に、ＣＭＯＳトランジスタ分離用
の第３のＳＴＩ領域２９の幅によって所望の耐圧が得ら
れるように決定できるようになる。
ンジスタによれば、第１の実施の形態およびその変形例
のＣＭＯＳトランジスタと比べて、ＣＭＯＳトランジス
タのパターン設計に際して、Ｐ+ ＳＤＧ領域２０・Ｎ+
ＳＤＧ領域３０間（第１のシャロウＮウエル１２・第１
のシャロウＰウエル２１間）の距離ｂ２を第１実施の形
態中の距離ａ２と同様に、ＣＭＯＳトランジスタ分離用
の第３のＳＴＩ領域２９の幅によって所望の耐圧が得ら
れるように決定できるようになる。
【００５１】しかも、第１のＳＴＩ領域１９および第２
のＳＴＩ領域２８を省略することができる。結果とし
て、第２の実施の形態のＣＭＯＳ素子領域のパターンサ
イズを、第１の実施の形態およびその変形例のＣＭＯＳ
素子領域のパターンサイズと比べてさらに縮小化するこ
とができる。
のＳＴＩ領域２８を省略することができる。結果とし
て、第２の実施の形態のＣＭＯＳ素子領域のパターンサ
イズを、第１の実施の形態およびその変形例のＣＭＯＳ
素子領域のパターンサイズと比べてさらに縮小化するこ
とができる。
【００５２】
【発明の効果】上述したように本発明のＣＭＯＳ半導体
装置によれば、素子の微細化上の制限が緩和され、ＣＭ
ＯＳトランジスタあるいはＣＭＯＳ素子領域のパターン
サイズを縮小化することができる。
装置によれば、素子の微細化上の制限が緩和され、ＣＭ
ＯＳトランジスタあるいはＣＭＯＳ素子領域のパターン
サイズを縮小化することができる。
【図１】本発明の第１の実施の形態に係るＣＭＯＳトラ
ンジスタの平面パターンおよび断面構造を示す図。
ンジスタの平面パターンおよび断面構造を示す図。
【図２】図１のＣＭＯＳトランジスタの変形例を示す断
面図。
面図。
【図３】本発明の第２の実施の形態に係るＣＭＯＳトラ
ンジスタの平面パターンおよび断面構造を示す図。
ンジスタの平面パターンおよび断面構造を示す図。
【図４】従来のＣＭＯＳトランジスタの平面パターンお
よび断面構造を示す図。
よび断面構造を示す図。
１０…Ｐ型半導体基板（Ｐ基板）、 １１…Ｎウエル、 １２…ＰＭＯＳトランジスタ形成用の第１のシャロウＮ
ウエル、 １３…第２のシャロウＮウエル、 １４、１５…ＰＭＯＳトランジスタのソース領域および
ドレイン領域、 １６…ゲート電極、 １７…ゲート絶縁膜、 １８…Ｎシャロウウエル引き出し領域、 １９…第１のＳＴＩ領域、 ２０…Ｐ+ ＳＤＧ領域、 ２１…ＮＭＯＳトランジスタ形成用の第１のシャロウＰ
ウエル、 ２２…第２のシャロウＰウエル、 ２３、２４…ＮＭＯＳトランジスタのソース領域および
ドレイン領域、 ２５…ゲート電極、 ２６…ゲート絶縁膜、 ２７…Ｐシャロウウエル引き出し領域、 ２８…第２のＳＴＩ領域、 ２９…ＣＭＯＳトランジスタ分離用の第３のＳＴＩ領
域、 ３０…Ｎ+ ＳＤＧ領域、 ３１、３２…ＣＭＯＳ領域分離用の第４のＳＴＩ領域。
ウエル、 １３…第２のシャロウＮウエル、 １４、１５…ＰＭＯＳトランジスタのソース領域および
ドレイン領域、 １６…ゲート電極、 １７…ゲート絶縁膜、 １８…Ｎシャロウウエル引き出し領域、 １９…第１のＳＴＩ領域、 ２０…Ｐ+ ＳＤＧ領域、 ２１…ＮＭＯＳトランジスタ形成用の第１のシャロウＰ
ウエル、 ２２…第２のシャロウＰウエル、 ２３、２４…ＮＭＯＳトランジスタのソース領域および
ドレイン領域、 ２５…ゲート電極、 ２６…ゲート絶縁膜、 ２７…Ｐシャロウウエル引き出し領域、 ２８…第２のＳＴＩ領域、 ２９…ＣＭＯＳトランジスタ分離用の第３のＳＴＩ領
域、 ３０…Ｎ+ ＳＤＧ領域、 ３１、３２…ＣＭＯＳ領域分離用の第４のＳＴＩ領域。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA34 AA44 AA64 AA84 BA08 CA03 CA17 5F048 AA01 AC03 BB05 BE02 BE03 BE05 BE09 BG13
Claims (4)
- 【請求項１】 第１導電型の半導体基板と、 前記半導体基板の表層部に選択的に形成された第２導電
型のウエル領域と、 前記ウエル領域の表層部に一部が重なるように選択的に
形成された第２導電型の第１のシャロウウエル領域と、 前記第１のシャロウウエル領域の表層部に選択的に形成
された第１導電型の拡散領域からなる第１のＭＯＳトラ
ンジスタのソース領域およびドレイン領域と、 前記第１のＭＯＳトランジスタのソース領域・ドレイン
領域間のチャネル領域上にゲート絶縁膜を介して形成さ
れた第１のゲート電極と、 前記ウエル領域の表層部に選択的に形成された第２導電
型の第２のシャロウウエル領域と、 前記第２のシャロウウエル領域の表層部に形成された第
２導電型の拡散領域からなる第１のシャロウウエル引き
出し領域と、 前記ウエル領域の表層部で前記第１のＭＯＳトランジス
タのドレイン領域と第１のシャロウウエル引き出し領域
との相互間および前記第１のシャロウウエル領域と第２
のシャロウウエル領域との相互間に前記第１のシャロウ
ウエル領域および第２のシャロウウエル領域より深く形
成された第１のシャロウトレンチ分離領域と、 前記半導体基板の表層部に選択的に形成された第２導電
型の拡散領域からなる第２のＭＯＳトランジスタのソー
ス領域およびドレイン領域と、 前記第２のＭＯＳトランジスタのソース領域・ドレイン
領域間のチャネル領域上にゲート絶縁膜を介して形成さ
れた第２のゲート電極と、 前記半導体基板の表層部で前記第１のシャロウウエル領
域と第２のＭＯＳトランジスタのドレイン領域との相互
間に前記第１のシャロウウエル領域より深く形成された
ＣＭＯＳトランジスタ分離用の第３のシャロウトレンチ
分離領域とを具備することを特徴とするＣＭＯＳ半導体
装置。 - 【請求項２】 第１導電型の半導体基板と、 前記半導体基板の表層部に選択的に形成された第２導電
型のウエル領域と、 前記ウエル領域の表層部に一部が重なるように選択的に
形成された第２導電型の第１のシャロウウエル領域と、 前記第１のシャロウウエル領域の表層部に選択的に形成
された第１導電型の拡散領域からなる第１のＭＯＳトラ
ンジスタのソース領域およびドレイン領域と、 前記第１のＭＯＳトランジスタのソース領域・ドレイン
領域間のチャネル領域上にゲート絶縁膜を介して形成さ
れた第１のゲート電極と、 前記ウエル領域の表層部に選択的に形成された第２導電
型の第２のシャロウウエル領域と、 前記第２のシャロウウエル領域の表層部に形成された第
２導電型の拡散領域からなる第１のシャロウウエル引き
出し領域と、 前記ウエル領域の表層部で前記第１のＭＯＳトランジス
タのドレイン領域と第１のシャロウウエル引き出し領域
との相互間および前記第１のシャロウウエル領域と第２
のシャロウウエル領域との相互間に前記第１のシャロウ
ウエル領域および第２のシャロウウエル領域より深く形
成された第１のシャロウトレンチ分離領域と、 前記半導体基板の表層部に選択的に形成された第１導電
型の第３のシャロウウエル領域と、 前記半導体基板の表層部に選択的に形成された第１導電
型の第４のシャロウウエル領域と、 前記第３のシャロウウエル領域の表層部に選択的に形成
された第２導電型の拡散領域からなる第２のＭＯＳトラ
ンジスタのソース領域およびドレイン領域と、 前記第２のＭＯＳトランジスタのソース領域・ドレイン
領域間のチャネル領域上にゲート絶縁膜を介して形成さ
れた第２のゲート電極と、 前記第４のシャロウウエル領域の表層部に形成された第
１導電型の拡散領域からなる第２のシャロウウエル引き
出し領域と、 前記半導体基板の表層部で前記第２のＭＯＳトランジス
タのドレイン領域と第２のシャロウウエル引き出し領域
との相互間および前記第３のシャロウウエル領域と第４
のシャロウウエル領域との相互間に前記第３のシャロウ
ウエル領域および第４のシャロウウエル領域より深く形
成された第２のシャロウトレンチ分離領域と、 前記半導体基板の表層部で前記第１のＭＯＳトランジス
タのドレイン領域と第２のＭＯＳトランジスタのドレイ
ン領域との相互間および前記第１のシャロウウエル領域
および第３のシャロウウエル領域の相互間に前記第１の
シャロウウエル領域および第３のシャロウウエル領域よ
り深く形成されたＣＭＯＳトランジスタ分離用の第３の
シャロウトレンチ分離領域と、 前記半導体基板の表層部で前記第１のシャロウウエル引
き出し領域の境界部および前記第２のシャロウウエル引
き出し領域の境界部で他の素子領域との相互間に形成さ
れたＣＭＯＳ領域分離用の第４のシャロウトレンチ分離
領域とを具備することを特徴とするＣＭＯＳ半導体装
置。 - 【請求項３】 前記半導体基板の表層部で前記第３のシ
ャロウウエル領域の底面部および第４のシャロウウエル
領域の底面部を接続する位置に形成された第１導電型の
ウエル領域をさらに具備することを特徴とする請求項２
記載のＣＭＯＳ半導体装置。 - 【請求項４】 第１導電型の半導体基板と、 前記半導体基板の表層部に選択的に形成された第２導電
型の第１のシャロウウエル領域と、 前記第１のシャロウウエル領域の表層部に選択的に形成
された第１導電型の拡散領域からなる第１のＭＯＳトラ
ンジスタのソース領域およびドレイン領域と、 前記第１のＭＯＳトランジスタのソース領域・ドレイン
領域間のチャネル領域上にゲート絶縁膜を介して形成さ
れた第１のゲート電極と、 前記第１のシャロウウエル領域の表層部で前記第１のＭ
ＯＳトランジスタのドレイン領域に隣接して形成された
第２導電型の拡散領域からなる第１のシャロウウエル引
き出し領域と、 前記半導体基板の表層部に選択的に形成された第１導電
型の第２のシャロウウエル領域と、 前記第２のシャロウウエル領域の表層部に選択的に形成
された第２導電型の拡散領域からなる第２のＭＯＳトラ
ンジスタのソース領域およびドレイン領域と、 前記第２のＭＯＳトランジスタのソース領域・ドレイン
領域間のチャネル領域上にゲート絶縁膜を介して形成さ
れた第２のゲート電極と、 前記第２のシャロウウエル領域の表層部で前記第２のＭ
ＯＳトランジスタのドレイン領域に隣接して形成された
第１導電型の拡散領域からなる第２のシャロウウエル引
き出し領域と、 前記半導体基板の表層部で前記第１のＭＯＳトランジス
タのドレイン領域と第２のＭＯＳトランジスタのドレイ
ン領域との相互間および前記第１のシャロウウエル領域
および第２のシャロウウエル領域の相互間に前記第１の
シャロウウエル領域および第２のシャロウウエル領域よ
り深く形成されたＣＭＯＳトランジスタ分離用の第１の
シャロウトレンチ分離領域と、 前記半導体基板の表層部で前記第１のＭＯＳトランジス
タのソース領域の境界部および前記第２のＭＯＳトラン
ジスタのソース領域の境界部で他の素子領域との相互間
に形成されたＣＭＯＳ領域分離用の第２のシャロウトレ
ンチ分離領域とを具備することを特徴とするＣＭＯＳ半
導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11011988A JP2000216347A (ja) | 1999-01-20 | 1999-01-20 | Ｃｍｏｓ半導体装置 |
| US09/487,670 US6320233B1 (en) | 1999-01-20 | 2000-01-19 | CMOS semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11011988A JP2000216347A (ja) | 1999-01-20 | 1999-01-20 | Ｃｍｏｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000216347A true JP2000216347A (ja) | 2000-08-04 |
| JP2000216347A5 JP2000216347A5 (ja) | 2005-06-30 |
Family
ID=11792980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11011988A Pending JP2000216347A (ja) | 1999-01-20 | 1999-01-20 | Ｃｍｏｓ半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6320233B1 (ja) |
| JP (1) | JP2000216347A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006512774A (ja) * | 2002-12-31 | 2006-04-13 | トランスメタ コーポレイション | 半導体デバイスのウェル領域 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100602085B1 (ko) * | 2003-12-31 | 2006-07-14 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그의 제조 방법 |
| US7268028B1 (en) | 2006-04-17 | 2007-09-11 | International Business Machines Corporation | Well isolation trenches (WIT) for CMOS devices |
| KR20090038653A (ko) * | 2007-10-16 | 2009-04-21 | 삼성전자주식회사 | Ｃｍｏｓ 소자 및 그 제조방법 |
| US20140327084A1 (en) * | 2013-05-01 | 2014-11-06 | International Business Machines Corporation | Dual shallow trench isolation (sti) field effect transistor (fet) and methods of forming |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60171761A (ja) * | 1984-02-17 | 1985-09-05 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| US5753529A (en) * | 1994-05-05 | 1998-05-19 | Siliconix Incorporated | Surface mount and flip chip technology for total integrated circuit isolation |
| US5742090A (en) * | 1996-04-04 | 1998-04-21 | Advanced Micro Devices, Inc. | Narrow width trenches for field isolation in integrated circuits |
| JPH1022462A (ja) | 1996-06-28 | 1998-01-23 | Sharp Corp | 半導体装置及びその製造方法 |
| US5831313A (en) * | 1996-08-15 | 1998-11-03 | Integrated Device Technology, Inc. | Structure for improving latch-up immunity and interwell isolation in a semiconductor device |
| US5937288A (en) * | 1997-06-30 | 1999-08-10 | Siemens Aktiengesellschaft | CMOS integrated circuits with reduced substrate defects |
-
1999
- 1999-01-20 JP JP11011988A patent/JP2000216347A/ja active Pending
-
2000
- 2000-01-19 US US09/487,670 patent/US6320233B1/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006512774A (ja) * | 2002-12-31 | 2006-04-13 | トランスメタ コーポレイション | 半導体デバイスのウェル領域 |
| US7863688B2 (en) | 2002-12-31 | 2011-01-04 | Mike Pelham | Layout patterns for deep well region to facilitate routing body-bias voltage |
| JP4688501B2 (ja) * | 2002-12-31 | 2011-05-25 | インテレクチュアル ベンチャー ファンディング エルエルシー | 半導体デバイスのウェル領域 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6320233B1 (en) | 2001-11-20 |
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|
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