JP2000058673A - トレンチ分離構造を有する半導体装置 - Google Patents
トレンチ分離構造を有する半導体装置Info
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Abstract
(57)【要約】
【課題】 素子分離方法としてトレンチ分離を用いた多
電源電圧を有するＣＭＯＳ集積回路等において、低電源
電圧部のＮＭＯＳとＰＭＯＳの分離特性と高電源電圧部
のラッチアップ耐性を両立することができると共に、製
造工程上の困難性を伴わないトレンチ分離構造を有する
半導体装置を提供する。 【解決手段】 高電源電圧回路部と低電源電圧回路部と
における各素子をトレンチ分離部４により素子分離した
トレンチ分離構造を有する半導体装置である。高電源電
圧回路部のウエル２２，２３の深さＹ２は低電源電圧回
路部のウエル２，３の深さＹ１よりも深い。また、高電
圧電源回路部のトレンチ分離部４の幅Ｘ２は低電圧電源
回路部のトレンチ分離部４の幅Ｘ１よりも広い。
電源電圧を有するＣＭＯＳ集積回路等において、低電源
電圧部のＮＭＯＳとＰＭＯＳの分離特性と高電源電圧部
のラッチアップ耐性を両立することができると共に、製
造工程上の困難性を伴わないトレンチ分離構造を有する
半導体装置を提供する。 【解決手段】 高電源電圧回路部と低電源電圧回路部と
における各素子をトレンチ分離部４により素子分離した
トレンチ分離構造を有する半導体装置である。高電源電
圧回路部のウエル２２，２３の深さＹ２は低電源電圧回
路部のウエル２，３の深さＹ１よりも深い。また、高電
圧電源回路部のトレンチ分離部４の幅Ｘ２は低電圧電源
回路部のトレンチ分離部４の幅Ｘ１よりも広い。
Description
【０００１】
【発明の属する技術分野】本発明は、素子分離構造にト
レンチ分離を使用した多電源電圧を持つＣＭＯＳデバイ
ス等のトレンチ分離構造を有する半導体装置に関する。
レンチ分離を使用した多電源電圧を持つＣＭＯＳデバイ
ス等のトレンチ分離構造を有する半導体装置に関する。
【０００２】
【従来の技術】ＣＭＯＳデバイス等の半導体装置では、
多電源電圧を使用するため、チップ面積の大部分を占め
る内部回路を構成する低電源電圧部の集積度を高めるこ
とと、入出力回路中の高電源電圧部のラッチアップ耐性
を両立することが重要な要素の一つとなっている。
多電源電圧を使用するため、チップ面積の大部分を占め
る内部回路を構成する低電源電圧部の集積度を高めるこ
とと、入出力回路中の高電源電圧部のラッチアップ耐性
を両立することが重要な要素の一つとなっている。
【０００３】このため、素子分離は、ＬＯＣＯＳ法に比
べて高集積化が可能であると共に、実効的なＮ+領域と
Ｐ+領域の距離を稼ぐことができ、更にラッチアップに
も強いトレンチ分離方法が採用されている。
べて高集積化が可能であると共に、実効的なＮ+領域と
Ｐ+領域の距離を稼ぐことができ、更にラッチアップに
も強いトレンチ分離方法が採用されている。
【０００４】図５は従来のトレンチ分離構造を有するＣ
ＭＯＳ集積回路を示す断面図である。Ｐ型シリコン基板
１の表面にＮウエル２及びＰウエル３が形成されてお
り、両者間には、トレンチ分離部４が設けられて素子分
離されている。Ｎウエル２には、ソースドレイン領域７
と、ゲート電極５及び側壁絶縁膜６が形成されており、
更に、ウエルコンタクトをとるためのＮ+領域１０が形
成されている。また、Ｐウエル３にも同様に、ソースド
レイン領域８と、ゲート電極５及び側壁絶縁膜６が形成
されており、Ｐ+領域９によるウエルコンタクトがとら
れている。
ＭＯＳ集積回路を示す断面図である。Ｐ型シリコン基板
１の表面にＮウエル２及びＰウエル３が形成されてお
り、両者間には、トレンチ分離部４が設けられて素子分
離されている。Ｎウエル２には、ソースドレイン領域７
と、ゲート電極５及び側壁絶縁膜６が形成されており、
更に、ウエルコンタクトをとるためのＮ+領域１０が形
成されている。また、Ｐウエル３にも同様に、ソースド
レイン領域８と、ゲート電極５及び側壁絶縁膜６が形成
されており、Ｐ+領域９によるウエルコンタクトがとら
れている。
【０００５】
【発明が解決しようとする課題】しかしながら、このト
レンチ分離による素子分離した半導体装置においても、
高電源電圧部に十分なラッチアップ耐性を持たせようと
すると、図５に示すように、ウエル２，３の深さを深く
することにより寄生バイポーラ動作を抑える必要があ
る。この場合、ＮＭＯＳとＰＭＯＳの分離特性が悪化す
るので、図５のように、トレンチ分離部４の分離幅を大
きくとる必要があり、内部回路である低電源電圧部の集
積度が低下するという問題点を有している。
レンチ分離による素子分離した半導体装置においても、
高電源電圧部に十分なラッチアップ耐性を持たせようと
すると、図５に示すように、ウエル２，３の深さを深く
することにより寄生バイポーラ動作を抑える必要があ
る。この場合、ＮＭＯＳとＰＭＯＳの分離特性が悪化す
るので、図５のように、トレンチ分離部４の分離幅を大
きくとる必要があり、内部回路である低電源電圧部の集
積度が低下するという問題点を有している。
【０００６】また、ウエル２，３を深くしたまま、トレ
ンチ分離部４の幅を小さくしようとすると、図６のよう
に深いトレンチ分離部を形成する必要があり、製造工程
上、このように深いトレンチの形成は、特にトレンチ内
の絶縁膜の埋め込みが困難になるという問題点を有す
る。
ンチ分離部４の幅を小さくしようとすると、図６のよう
に深いトレンチ分離部を形成する必要があり、製造工程
上、このように深いトレンチの形成は、特にトレンチ内
の絶縁膜の埋め込みが困難になるという問題点を有す
る。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、素子分離方法としてトレンチ分離を用いた
多電源電圧を有するＣＭＯＳ集積回路等において、低電
源電圧部のＮＭＯＳとＰＭＯＳの分離特性と高電源電圧
部のラッチアップ耐性を両立することができると共に、
製造工程上の困難性を伴わないトレンチ分離構造を有す
る半導体装置を提供することを目的とする。
のであって、素子分離方法としてトレンチ分離を用いた
多電源電圧を有するＣＭＯＳ集積回路等において、低電
源電圧部のＮＭＯＳとＰＭＯＳの分離特性と高電源電圧
部のラッチアップ耐性を両立することができると共に、
製造工程上の困難性を伴わないトレンチ分離構造を有す
る半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係るトレンチ分
離構造を有する半導体装置は、高電源電圧回路部と低電
源電圧回路部とを有し、各高電源電圧回路部及び低電源
電圧回路部における各素子をトレンチ分離部により素子
分離したトレンチ分離構造を有する半導体装置におい
て、前記高電源電圧回路部のウエルの深さを前記低電源
電圧回路部のウエルの深さよりも深くしたことを特徴と
する。
離構造を有する半導体装置は、高電源電圧回路部と低電
源電圧回路部とを有し、各高電源電圧回路部及び低電源
電圧回路部における各素子をトレンチ分離部により素子
分離したトレンチ分離構造を有する半導体装置におい
て、前記高電源電圧回路部のウエルの深さを前記低電源
電圧回路部のウエルの深さよりも深くしたことを特徴と
する。
【０００９】本発明に係る他のトレンチ分離構造を有す
る半導体装置は、第１導電型半導体基板と、高電源電圧
回路部の基板の表面に形成された第２導電型第１ウエル
及び第１導電型第２ウエルと、低電源電圧回路部の基板
の表面に形成された第２導電型第３ウエル及び第１導電
型第４ウエルと、前記第１ウエルと第２ウエルとの間に
設けられて素子分離する第１トレンチ分離部と、前記第
３ウエルと第４ウエルとの間に設けられて素子分離する
第２トレンチ分離部と、前記第１乃至第４ウエルに形成
されたトランジスタと、を有し、前記第１及び第２ウエ
ルの深さは、前記第３及び第４ウエルの深さよりも深い
ことを特徴とする。
る半導体装置は、第１導電型半導体基板と、高電源電圧
回路部の基板の表面に形成された第２導電型第１ウエル
及び第１導電型第２ウエルと、低電源電圧回路部の基板
の表面に形成された第２導電型第３ウエル及び第１導電
型第４ウエルと、前記第１ウエルと第２ウエルとの間に
設けられて素子分離する第１トレンチ分離部と、前記第
３ウエルと第４ウエルとの間に設けられて素子分離する
第２トレンチ分離部と、前記第１乃至第４ウエルに形成
されたトランジスタと、を有し、前記第１及び第２ウエ
ルの深さは、前記第３及び第４ウエルの深さよりも深い
ことを特徴とする。
【００１０】このトレンチ分離構造を有する半導体装置
において、前記第１トレンチ分離部の幅は第２トレンチ
分離部の幅より広いことが好ましい。また、前記第２ト
レンチ分離部は前記第３及び第４ウエルよりも深く形成
されており、第３ウエル及び第４ウエルの表面に夫々ウ
エルコンタクトをとる第２導電型領域及び第１導電型領
域が形成されており、第３ウエル及び第４ウエルに形成
されたトランジスタのソースドレイン領域と夫々前記第
２導電型領域及び第１導電型領域とが、シリサイド膜に
より接続されているように構成することができる。
において、前記第１トレンチ分離部の幅は第２トレンチ
分離部の幅より広いことが好ましい。また、前記第２ト
レンチ分離部は前記第３及び第４ウエルよりも深く形成
されており、第３ウエル及び第４ウエルの表面に夫々ウ
エルコンタクトをとる第２導電型領域及び第１導電型領
域が形成されており、第３ウエル及び第４ウエルに形成
されたトランジスタのソースドレイン領域と夫々前記第
２導電型領域及び第１導電型領域とが、シリサイド膜に
より接続されているように構成することができる。
【００１１】また、本発明に係る他のトレンチ分離構造
を有する半導体装置は、第１導電型半導体基板と、高電
源電圧回路部の基板の表面に形成された第２導電型第１
ウエルと、低電源電圧回路部の基板の表面に形成された
第２導電型第２ウエルと、前記第１ウエルと前記基板と
の間に設けられて素子分離する第１トレンチ分離部と、
前記第２ウエルと前記基板との間に設けられて素子分離
する第２トレンチ分離部と、前記第１ウエル、第２ウエ
ル及び基板に形成されたトランジスタと、を有し、前記
第１ウエルの深さは、前記第２ウエルの深さよりも深い
ことを特徴とする。
を有する半導体装置は、第１導電型半導体基板と、高電
源電圧回路部の基板の表面に形成された第２導電型第１
ウエルと、低電源電圧回路部の基板の表面に形成された
第２導電型第２ウエルと、前記第１ウエルと前記基板と
の間に設けられて素子分離する第１トレンチ分離部と、
前記第２ウエルと前記基板との間に設けられて素子分離
する第２トレンチ分離部と、前記第１ウエル、第２ウエ
ル及び基板に形成されたトランジスタと、を有し、前記
第１ウエルの深さは、前記第２ウエルの深さよりも深い
ことを特徴とする。
【００１２】このトレンチ分離構造を有する半導体装置
において、前記第１トレンチ分離部の幅は第２トレンチ
分離部の幅より広いことが好ましい。
において、前記第１トレンチ分離部の幅は第２トレンチ
分離部の幅より広いことが好ましい。
【００１３】
【発明の実施の形態】以下、本発明の好適実施例につい
て添付の図面を参照して、具体的に説明する。図１は本
発明の実施例に係るＣＭＯＳ集積回路を示す断面図であ
る。このＣＭＯＳ集積回路はチップ内に異なる電源電圧
が印加される回路を有し、図１の左部分が内部回路等の
電源電圧ＶＤＤ１が加わる低電源電圧回路部であり、右
部分が入出力回路等の電源電圧ＶＤＤ２が加わる高電源
電圧回路部である。
て添付の図面を参照して、具体的に説明する。図１は本
発明の実施例に係るＣＭＯＳ集積回路を示す断面図であ
る。このＣＭＯＳ集積回路はチップ内に異なる電源電圧
が印加される回路を有し、図１の左部分が内部回路等の
電源電圧ＶＤＤ１が加わる低電源電圧回路部であり、右
部分が入出力回路等の電源電圧ＶＤＤ２が加わる高電源
電圧回路部である。
【００１４】本実施例では、Ｐ型Ｓｉ基板１の表面の低
電源電圧回路部にＮウエル２とＰウエル３が形成されて
おり、高電源電圧回路部にＮウエル２２とＰウエル２３
が形成されている。各回路部において、Ｎウエル２，２
２とＰウエル３，２３との間には、夫々トレンチ分離部
４が形成されている。
電源電圧回路部にＮウエル２とＰウエル３が形成されて
おり、高電源電圧回路部にＮウエル２２とＰウエル２３
が形成されている。各回路部において、Ｎウエル２，２
２とＰウエル３，２３との間には、夫々トレンチ分離部
４が形成されている。
【００１５】そして、Ｎウエル２及びＮウエル２２の表
面には、夫々Ｐ+ソースドレイン領域７が形成され、Ｎ
ウエル２及びＮウエル２２上には、夫々ゲート絶縁膜５
ａ、ゲート電極５及び側壁絶縁膜６が形成されている。
また、Ｐウエル３及び２３の表面には、夫々Ｎ+ソース
ドレイン領域８が形成され、Ｐウエル３及び２３上に
は、夫々ゲート絶縁膜５ａ、ゲート電極５及び側壁絶縁
膜６が形成されている。
面には、夫々Ｐ+ソースドレイン領域７が形成され、Ｎ
ウエル２及びＮウエル２２上には、夫々ゲート絶縁膜５
ａ、ゲート電極５及び側壁絶縁膜６が形成されている。
また、Ｐウエル３及び２３の表面には、夫々Ｎ+ソース
ドレイン領域８が形成され、Ｐウエル３及び２３上に
は、夫々ゲート絶縁膜５ａ、ゲート電極５及び側壁絶縁
膜６が形成されている。
【００１６】このようにして、低電源電圧回路部及び高
電源電圧回路部において、そのＮウエル２及びＮウエル
２２にＰＭＯＳトランジスタが形成され、Ｐウエル３及
びＰウエル２３にＮＭＯＳトランジスタが形成されてい
る。そして、ＮＭＯＳトランジスタとＰＭＯＳトランジ
スタはトレンチ分離部４で素子分離されている。また、
Ｎウエル２，２２の表面には夫々ウエルコンタクトをと
るためのＮ＋領域１０が形成されており、Ｐウエル３，
２３の表面には夫々ウエルコンタクトをとるためのＰ+
領域９が形成されている。なお、図１においては、簡単
のために、これらの層の上に形成される金属配線及び層
間膜は図示を省略している。
電源電圧回路部において、そのＮウエル２及びＮウエル
２２にＰＭＯＳトランジスタが形成され、Ｐウエル３及
びＰウエル２３にＮＭＯＳトランジスタが形成されてい
る。そして、ＮＭＯＳトランジスタとＰＭＯＳトランジ
スタはトレンチ分離部４で素子分離されている。また、
Ｎウエル２，２２の表面には夫々ウエルコンタクトをと
るためのＮ＋領域１０が形成されており、Ｐウエル３，
２３の表面には夫々ウエルコンタクトをとるためのＰ+
領域９が形成されている。なお、図１においては、簡単
のために、これらの層の上に形成される金属配線及び層
間膜は図示を省略している。
【００１７】而して、本発明においては、低電源電圧
（ＶＤＤ１）回路部のウエル２，３の深さＹ１よりも、
高電源電圧（ＶＤＤ２）回路部のウエル２２，２３の深
さＹ２を深くしている（Ｙ２＞Ｙ１）。また、トレンチ
分離４の分離幅も低電源電圧回路部の分離幅Ｘ１に対
し、高電源電圧回路部の分離幅Ｘ２を大きく設定してい
る（Ｘ２＞Ｘ１）。
（ＶＤＤ１）回路部のウエル２，３の深さＹ１よりも、
高電源電圧（ＶＤＤ２）回路部のウエル２２，２３の深
さＹ２を深くしている（Ｙ２＞Ｙ１）。また、トレンチ
分離４の分離幅も低電源電圧回路部の分離幅Ｘ１に対
し、高電源電圧回路部の分離幅Ｘ２を大きく設定してい
る（Ｘ２＞Ｘ１）。
【００１８】このように構成された本実施例のＣＭＯＳ
集積回路においては、低電源電圧部ではトレンチ分離部
４の深さに対して、ウエルの底面が浅い位置に設けてあ
るので、ウエルのパンチスルーが起こりにくく、かつ分
離幅も最小にできるため、大規模な回路を作る内部回路
において集積度を上げることができる。
集積回路においては、低電源電圧部ではトレンチ分離部
４の深さに対して、ウエルの底面が浅い位置に設けてあ
るので、ウエルのパンチスルーが起こりにくく、かつ分
離幅も最小にできるため、大規模な回路を作る内部回路
において集積度を上げることができる。
【００１９】そして、高電源電圧部ではトレンチ分離部
４の深さに対して、ウエルの底面が深い位置に設けてあ
るので、Ｎ+ソースドレイン領域８、Ｐウエル２３及び
Ｎウエル２２又はＰ+ソースドレイン領域７、Ｎウエル
２２及びＰウエル２３からなる寄生バイポーラトランジ
スタのベース幅が大きくなり、注入効率が下がるため、
ラッチアップを抑制することができる。また、高電源電
圧部の分離幅Ｘ２は低電源電圧部の分離幅Ｘ１よりも大
きく設定することにより、ウエルを深くしたことによる
ウエルパンチスルー等に起因する分離特性の劣化を防止
することができる。
４の深さに対して、ウエルの底面が深い位置に設けてあ
るので、Ｎ+ソースドレイン領域８、Ｐウエル２３及び
Ｎウエル２２又はＰ+ソースドレイン領域７、Ｎウエル
２２及びＰウエル２３からなる寄生バイポーラトランジ
スタのベース幅が大きくなり、注入効率が下がるため、
ラッチアップを抑制することができる。また、高電源電
圧部の分離幅Ｘ２は低電源電圧部の分離幅Ｘ１よりも大
きく設定することにより、ウエルを深くしたことによる
ウエルパンチスルー等に起因する分離特性の劣化を防止
することができる。
【００２０】従って、本発明によれば、大規模な回路を
作る低電源電圧の内部回路の集積度を上げることができ
るため、チップサイズの増大を招かず、かつ高電源電圧
の入出力回路のラッチアップ耐性を向上することができ
るため、ＣＭＯＳ集積回路の信頼性を向上することがで
きるという効果がもたらされる。
作る低電源電圧の内部回路の集積度を上げることができ
るため、チップサイズの増大を招かず、かつ高電源電圧
の入出力回路のラッチアップ耐性を向上することができ
るため、ＣＭＯＳ集積回路の信頼性を向上することがで
きるという効果がもたらされる。
【００２１】図２（ａ）乃至（ｄ）は本実施例に係る半
導体装置の製造方法を工程順に示す断面図である。先
ず、図２（ａ）に示すように、Ｐ型Ｓｉ基板１上に熱酸
化によりＳｉＯ2膜１２を約１０ｎｍの厚さで形成し、
ＣＶＤ法によりＳｉＮ膜１３を約１５０ｎｍの厚さに形
成する。そして、リソグラフィー工程によりＳｉＮ膜１
３、ＳｉＯ2膜１２、及びＳｉ基板１を異方性エッチン
グによりエッチングし、トレンチ分離の溝を形成する。
なお、高電源電圧回路部の溝の幅は低電源電圧回路部の
溝の幅よりも大きく設定される。
導体装置の製造方法を工程順に示す断面図である。先
ず、図２（ａ）に示すように、Ｐ型Ｓｉ基板１上に熱酸
化によりＳｉＯ2膜１２を約１０ｎｍの厚さで形成し、
ＣＶＤ法によりＳｉＮ膜１３を約１５０ｎｍの厚さに形
成する。そして、リソグラフィー工程によりＳｉＮ膜１
３、ＳｉＯ2膜１２、及びＳｉ基板１を異方性エッチン
グによりエッチングし、トレンチ分離の溝を形成する。
なお、高電源電圧回路部の溝の幅は低電源電圧回路部の
溝の幅よりも大きく設定される。
【００２２】次に、図２（ｂ）に示すように、エッチン
グダメージを緩和するために約５０ｎｍの厚さの熱酸化
膜を形成した後、例えばＨＤＰ（高密度プラズマ：Ｈｉ
ｇｈ−Ｄｅｎｓｉｔｙ−Ｐｌａｚｍａ）ＣＶＤ法により
ＳｉＯ2膜を堆積してトレンチの溝を埋め込み、トレン
チ分離部４を形成する。次いで、ＣＭＰ（化学的機械的
研磨法）によりＳｉＮ膜上の余分なＳｉＯ2膜を除去す
る。そして、ＳｉＮ膜とＳｉＮ膜の下のＳｉＯ2膜をウ
エットエッチングにより除去し、所謂犠牲酸化膜となる
ＳｉＯ2膜１４を熱酸化により形成する。
グダメージを緩和するために約５０ｎｍの厚さの熱酸化
膜を形成した後、例えばＨＤＰ（高密度プラズマ：Ｈｉ
ｇｈ−Ｄｅｎｓｉｔｙ−Ｐｌａｚｍａ）ＣＶＤ法により
ＳｉＯ2膜を堆積してトレンチの溝を埋め込み、トレン
チ分離部４を形成する。次いで、ＣＭＰ（化学的機械的
研磨法）によりＳｉＮ膜上の余分なＳｉＯ2膜を除去す
る。そして、ＳｉＮ膜とＳｉＮ膜の下のＳｉＯ2膜をウ
エットエッチングにより除去し、所謂犠牲酸化膜となる
ＳｉＯ2膜１４を熱酸化により形成する。
【００２３】次に、図２（ｃ）に示すように、低電源電
圧回路を形成する部分のＮウエル形成部のみを開口した
フォトレジスト１５をマスクとして例えばＮ型の不純物
であるリンをイオン注入で導入し、低電源電圧回路部の
Ｎウエル２を形成する。
圧回路を形成する部分のＮウエル形成部のみを開口した
フォトレジスト１５をマスクとして例えばＮ型の不純物
であるリンをイオン注入で導入し、低電源電圧回路部の
Ｎウエル２を形成する。
【００２４】次に、図２（ｄ）に示すように、同様にし
て、低電源電圧回路部のＰウエル３もＰ型の不純物、例
えばボロンを注入することにより形成する。次に、高電
源電圧回路部を形成する部分のＮウエル形成部のみを開
口したフォトレジスト１５をマスクとして、例えばＮ型
の不純物であるリンをイオン注入で導入し、高電源電圧
回路部のＮウエル２２を形成する。
て、低電源電圧回路部のＰウエル３もＰ型の不純物、例
えばボロンを注入することにより形成する。次に、高電
源電圧回路部を形成する部分のＮウエル形成部のみを開
口したフォトレジスト１５をマスクとして、例えばＮ型
の不純物であるリンをイオン注入で導入し、高電源電圧
回路部のＮウエル２２を形成する。
【００２５】次に、図１に示すように、同様にして、高
電源電圧部のＰウエル２３もＰ型の不純物、例えばボロ
ンを注入することにより形成する。そして、ＳｉＯ2膜
１４を除去した後に、公知の方法でゲート酸化膜を形成
し、その後、ゲート電極５及び側壁絶縁膜６を形成し、
夫々リソグラフィー工程を用いて、例えばボロンをイオ
ン注入してＰＭＯＳのＰ+ソースドレイン領域７を形成
し、例えばヒ素をイオン注入してＮＭＯＳのＮ+ソース
ドレイン領域８を形成する。また、ここで同時に、Ｐウ
エルとＮウエルのウエルコンタクトをとるためのＰ+領
域１０とＮ+領域１１を形成する。
電源電圧部のＰウエル２３もＰ型の不純物、例えばボロ
ンを注入することにより形成する。そして、ＳｉＯ2膜
１４を除去した後に、公知の方法でゲート酸化膜を形成
し、その後、ゲート電極５及び側壁絶縁膜６を形成し、
夫々リソグラフィー工程を用いて、例えばボロンをイオ
ン注入してＰＭＯＳのＰ+ソースドレイン領域７を形成
し、例えばヒ素をイオン注入してＮＭＯＳのＮ+ソース
ドレイン領域８を形成する。また、ここで同時に、Ｐウ
エルとＮウエルのウエルコンタクトをとるためのＰ+領
域１０とＮ+領域１１を形成する。
【００２６】その後、公知の方法により、層間絶縁膜及
び金属配線を形成し、ＣＭＯＳ集積回路が完成する。こ
のように、本発明においては、ソグラフィー工程とイオ
ン注入により深さが異なるウエルを形成するので、製造
工程上の困難性を伴うものではない。
び金属配線を形成し、ＣＭＯＳ集積回路が完成する。こ
のように、本発明においては、ソグラフィー工程とイオ
ン注入により深さが異なるウエルを形成するので、製造
工程上の困難性を伴うものではない。
【００２７】上記実施例において、各低電源電圧回路部
と高電源電圧回路部とで、夫々ＮウエルとＰウエルは同
じ深さで形成されているが、回路特性上問題がない程度
に深さが異なっていても良い。また、ここではＰ型のＳ
ｉ基板１を使用しているが、Ｎ型のＳｉ基板を使用して
もよい。そして、ソースドレイン領域及びゲート電極に
シリサイドが形成されていても良い。更に、上記製造方
法においては、低電源電圧回路部のウエルから形成して
いるが、高電源電圧回路部のウエルから形成することと
してもよい。
と高電源電圧回路部とで、夫々ＮウエルとＰウエルは同
じ深さで形成されているが、回路特性上問題がない程度
に深さが異なっていても良い。また、ここではＰ型のＳ
ｉ基板１を使用しているが、Ｎ型のＳｉ基板を使用して
もよい。そして、ソースドレイン領域及びゲート電極に
シリサイドが形成されていても良い。更に、上記製造方
法においては、低電源電圧回路部のウエルから形成して
いるが、高電源電圧回路部のウエルから形成することと
してもよい。
【００２８】次に、本発明の第２実施例について説明す
る。図３は本第２実施例の半導体装置を示す断面図であ
る。前述の第１実施例では、本発明をＮウエルとＰウエ
ルの双方を形成した場合に適用したものであるが、基板
と逆の導電型のウエルのみを形成した場合についても本
発明を適用することができる。
る。図３は本第２実施例の半導体装置を示す断面図であ
る。前述の第１実施例では、本発明をＮウエルとＰウエ
ルの双方を形成した場合に適用したものであるが、基板
と逆の導電型のウエルのみを形成した場合についても本
発明を適用することができる。
【００２９】図３はこの構成を示すものである。本図に
おいて、基板としてはＰ型のＳｉ基板を使用しており、
ｐ型基板１と逆導電型であるＮウエル２、２２のみを形
成している。そして、高電源電圧回路部のＮウエル２２
の深さＹ２は低電源電圧回路部のＮウエル２の深さＹ１
よりも深く形成される。従って、この場合も低電源電圧
回路部の分離特性及び高電源電圧部のラッチアップ耐性
を両立させることができる。また、Ｐウエルを形成しな
いため製造工程を簡略化することができる。しかし、Ｎ
ウエル２，３３の抵抗が高いと、ラッチアップ耐性が低
下するため、基板の不純物濃度は高くする必要がある。
また、本実施例に対し、Ｓｉ基板の代わりにＮ型基板を
使用し、Ｎウエルの代わりにＰウエルを形成することに
してもよい。
おいて、基板としてはＰ型のＳｉ基板を使用しており、
ｐ型基板１と逆導電型であるＮウエル２、２２のみを形
成している。そして、高電源電圧回路部のＮウエル２２
の深さＹ２は低電源電圧回路部のＮウエル２の深さＹ１
よりも深く形成される。従って、この場合も低電源電圧
回路部の分離特性及び高電源電圧部のラッチアップ耐性
を両立させることができる。また、Ｐウエルを形成しな
いため製造工程を簡略化することができる。しかし、Ｎ
ウエル２，３３の抵抗が高いと、ラッチアップ耐性が低
下するため、基板の不純物濃度は高くする必要がある。
また、本実施例に対し、Ｓｉ基板の代わりにＮ型基板を
使用し、Ｎウエルの代わりにＰウエルを形成することに
してもよい。
【００３０】次に、本発明の第３実施例について説明す
る。図４は本第３実施例の半導体装置を示す断面図であ
る。本実施例においては、低電源電圧回路部のＰＭＯＳ
トランジスタとＮＭＯＳトランジスタの分離特性を高
め、更に集積度を向上させるため、低電源電圧回路部の
Ｎウエル２及びＰウエル３をトレンチ分離部４より浅く
し、高電源電圧回路部はトレンチ分離よりも深く設定し
たものである。
る。図４は本第３実施例の半導体装置を示す断面図であ
る。本実施例においては、低電源電圧回路部のＰＭＯＳ
トランジスタとＮＭＯＳトランジスタの分離特性を高
め、更に集積度を向上させるため、低電源電圧回路部の
Ｎウエル２及びＰウエル３をトレンチ分離部４より浅く
し、高電源電圧回路部はトレンチ分離よりも深く設定し
たものである。
【００３１】図４に示すように、本多電源電圧のＣＭＯ
Ｓ集積回路では、低電源電圧回路部のＮウエル２及びＰ
ウエル３の深さはトレンチ分離部４よりも浅くしてい
る。そして、Ｐ+ソースドレイン領域７とウエルコンタ
クトをとるためのＮ+領域１０上に、例えば、ＣｏＳｉ2
等のシリサイド膜１６を形成し、Ｐ+ソースドレイン領
域７とＮ+領域１０とをシリサイド膜１６を介して接続
して共通電位とすることにより、ＰＭＯＳ領域のウエル
コンタクトをとっている。また、ＮＭＯＳ領域において
は、Ｎ+ソースドレイン領域８とウエルコンタクトをと
るためのＰ+領域９上に、例えば、ＣｏＳｉ2等のシリサ
イド膜１６を形成し、Ｎ+ソースドレイン領域８とＰ+領
域９とをシリサイド膜１６を介して接続して共通電位と
することにより、ウエルコンタクトをとっている。
Ｓ集積回路では、低電源電圧回路部のＮウエル２及びＰ
ウエル３の深さはトレンチ分離部４よりも浅くしてい
る。そして、Ｐ+ソースドレイン領域７とウエルコンタ
クトをとるためのＮ+領域１０上に、例えば、ＣｏＳｉ2
等のシリサイド膜１６を形成し、Ｐ+ソースドレイン領
域７とＮ+領域１０とをシリサイド膜１６を介して接続
して共通電位とすることにより、ＰＭＯＳ領域のウエル
コンタクトをとっている。また、ＮＭＯＳ領域において
は、Ｎ+ソースドレイン領域８とウエルコンタクトをと
るためのＰ+領域９上に、例えば、ＣｏＳｉ2等のシリサ
イド膜１６を形成し、Ｎ+ソースドレイン領域８とＰ+領
域９とをシリサイド膜１６を介して接続して共通電位と
することにより、ウエルコンタクトをとっている。
【００３２】高電源電圧回路部のＮウエル２２及びＰウ
エル２３は、低電源電圧回路部のウエルよりも深く、更
にトレンチ分離部４よりも深く設定する。
エル２３は、低電源電圧回路部のウエルよりも深く、更
にトレンチ分離部４よりも深く設定する。
【００３３】従って、高電源電圧回路部のラッチアップ
耐性はウエル２２，２３を深くしているため向上するこ
とができ、本発明の目的が達成されることは勿論、低電
源電圧部のウエル２，３の深さをトレンチ分離部４より
も浅くしているため、分離特性は向上し、かつウエルコ
ンタクト部（Ｎ+領域１０及びシリサイド膜１６）とソ
ースドレイン領域７との間にトレンチ分離部が介在しな
いので、チップ全体の集積度も向上することができる。
従って、ＣＭＯＳ集積回路の高電源電圧部のラッチアッ
プ耐性は向上し、チップ面積の大部分を占める内部回路
の低電源電圧部の集積度は更に向上するという相乗的
（格別）な効果を奏する。
耐性はウエル２２，２３を深くしているため向上するこ
とができ、本発明の目的が達成されることは勿論、低電
源電圧部のウエル２，３の深さをトレンチ分離部４より
も浅くしているため、分離特性は向上し、かつウエルコ
ンタクト部（Ｎ+領域１０及びシリサイド膜１６）とソ
ースドレイン領域７との間にトレンチ分離部が介在しな
いので、チップ全体の集積度も向上することができる。
従って、ＣＭＯＳ集積回路の高電源電圧部のラッチアッ
プ耐性は向上し、チップ面積の大部分を占める内部回路
の低電源電圧部の集積度は更に向上するという相乗的
（格別）な効果を奏する。
【００３４】本実施例のウエル構造は第２の実施例と同
様に片側のウエルのみを形成した構造に変更してもよ
い。また、Ｓｉ基板はＰ型とＮ型のいずれを使用しても
良い。
様に片側のウエルのみを形成した構造に変更してもよ
い。また、Ｓｉ基板はＰ型とＮ型のいずれを使用しても
良い。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
高電源電圧回路部のウエル深さを低電源電圧回路部より
も深くしたので、低電源電圧回路部ではトレンチ分離部
の埋め込み性を悪化させることなく素子分離幅を最小に
することができ、高電源電圧部ではウエルが深くなるの
で、Ｎ+ソースドレイン領域、Ｐウエル及びＮウエルか
らなる寄生バイポーラトランジスタと、Ｐ+ソースドレ
イン領域、Ｎウエル及びＰウエルからなる寄生バイポー
ラトランジスタの注入効率が下がり、ラッチアップ耐性
が向上する。従って、ＣＭＯＳ集積回路のチップ面積の
増大を最小限とし、かつ高電源電圧回路部でのラッチア
ップ耐性が高いＣＭＯＳ集積回路を得ることができる。
高電源電圧回路部のウエル深さを低電源電圧回路部より
も深くしたので、低電源電圧回路部ではトレンチ分離部
の埋め込み性を悪化させることなく素子分離幅を最小に
することができ、高電源電圧部ではウエルが深くなるの
で、Ｎ+ソースドレイン領域、Ｐウエル及びＮウエルか
らなる寄生バイポーラトランジスタと、Ｐ+ソースドレ
イン領域、Ｎウエル及びＰウエルからなる寄生バイポー
ラトランジスタの注入効率が下がり、ラッチアップ耐性
が向上する。従って、ＣＭＯＳ集積回路のチップ面積の
増大を最小限とし、かつ高電源電圧回路部でのラッチア
ップ耐性が高いＣＭＯＳ集積回路を得ることができる。
【図１】本発明の第１実施例に係る半導体装置を示す断
面図である。
面図である。
【図２】（ａ）乃至（ｄ）は本第１実施例に係る半導体
装置の製造方法を工程順に示す断面図である。
装置の製造方法を工程順に示す断面図である。
【図３】本発明の第２実施例に係る半導体装置を示す断
面図である。
面図である。
【図４】本発明の第３実施例に係る半導体装置を示す断
面図である。
面図である。
【図５】従来のトレンチ分離構造を有する半導体装置を
示す断面図である。
示す断面図である。
【図６】従来の他のトレンチ分離構造を有する半導体装
置を示す断面図である。
置を示す断面図である。
１：Ｐ型半導体基板 ２、２２：Ｎウエル ３，２３：Ｐウエル ４：トレンチ分離部 ５：ゲート電極 ５ａ：ゲート絶縁膜 ６：側壁絶縁膜 ７：Ｐ+ソースドレイン領域 ８：Ｎ+ソースドレイン領域 ９：Ｐ+領域 １０：Ｎ+領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年７月８日（１９９９．７．８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
Claims (6)
- 【請求項１】 高電源電圧回路部と低電源電圧回路部と
を有し、各高電源電圧回路部及び低電源電圧回路部にお
ける各素子をトレンチ分離部により素子分離したトレン
チ分離構造を有する半導体装置において、前記高電源電
圧回路部のウエルの深さを前記低電源電圧回路部のウエ
ルの深さよりも深くしたことを特徴とするトレンチ分離
構造を有する半導体装置。 - 【請求項２】 第１導電型半導体基板と、高電源電圧回
路部の基板の表面に形成された第２導電型第１ウエル及
び第１導電型第２ウエルと、低電源電圧回路部の基板の
表面に形成された第２導電型第３ウエル及び第１導電型
第４ウエルと、前記第１ウエルと第２ウエルとの間に設
けられて素子分離する第１トレンチ分離部と、前記第３
ウエルと第４ウエルとの間に設けられて素子分離する第
２トレンチ分離部と、前記第１乃至第４ウエルに形成さ
れたトランジスタと、を有し、前記第１及び第２ウエル
の深さは、前記第３及び第４ウエルの深さよりも深いこ
とを特徴とするトレンチ分離構造を有する半導体装置。 - 【請求項３】 前記第１トレンチ分離部の幅は第２トレ
ンチ分離部の幅より広いことを特徴とする請求項２に記
載のトレンチ分離構造を有する半導体装置。 - 【請求項４】 前記第２トレンチ分離部は前記第３及び
第４ウエルよりも深く形成されており、第３ウエル及び
第４ウエルの表面に夫々ウエルコンタクトをとる第２導
電型領域及び第１導電型領域が形成されており、第３ウ
エル及び第４ウエルに形成されたトランジスタのソース
ドレイン領域と夫々前記第２導電型領域及び第１導電型
領域とが、シリサイド膜により接続されていることを特
徴とする請求項２乃至４のいずれか１項に記載のトレン
チ分離構造を有する半導体装置。 - 【請求項５】 第１導電型半導体基板と、高電源電圧回
路部の基板の表面に形成された第２導電型第１ウエル
と、低電源電圧回路部の基板の表面に形成された第２導
電型第２ウエルと、前記第１ウエルと前記基板との間に
設けられて素子分離する第１トレンチ分離部と、前記第
２ウエルと前記基板との間に設けられて素子分離する第
２トレンチ分離部と、前記第１ウエル、第２ウエル及び
基板に形成されたトランジスタと、を有し、前記第１ウ
エルの深さは、前記第２ウエルの深さよりも深いことを
特徴とするトレンチ分離構造を有する半導体装置。 - 【請求項６】 前記第１トレンチ分離部の幅は第２トレ
ンチ分離部の幅より広いことを特徴とする請求項５に記
載のトレンチ分離構造を有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10229872A JP2000058673A (ja) | 1998-08-14 | 1998-08-14 | トレンチ分離構造を有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10229872A JP2000058673A (ja) | 1998-08-14 | 1998-08-14 | トレンチ分離構造を有する半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000058673A true JP2000058673A (ja) | 2000-02-25 |
Family
ID=16899034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10229872A Pending JP2000058673A (ja) | 1998-08-14 | 1998-08-14 | トレンチ分離構造を有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000058673A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030043737A (ko) * | 2001-11-26 | 2003-06-02 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치 및 제조방법 |
| US6642583B2 (en) | 2001-06-11 | 2003-11-04 | Fuji Electric Co., Ltd. | CMOS device with trench structure |
| KR100908549B1 (ko) * | 2001-12-17 | 2009-07-20 | 엘피다 메모리 가부시키가이샤 | 반도체 집적회로장치 |
| US7667280B2 (en) | 2007-02-13 | 2010-02-23 | Seiko Instruments Inc. | Semiconductor device |
| US7880240B2 (en) | 2007-02-17 | 2011-02-01 | Seiko Instruments Inc. | Semiconductor device |
-
1998
- 1998-08-14 JP JP10229872A patent/JP2000058673A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6642583B2 (en) | 2001-06-11 | 2003-11-04 | Fuji Electric Co., Ltd. | CMOS device with trench structure |
| DE10225860B4 (de) * | 2001-06-11 | 2006-11-09 | Fuji Electric Co., Ltd., Kawasaki | Halbleiterbauteil |
| KR20030043737A (ko) * | 2001-11-26 | 2003-06-02 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치 및 제조방법 |
| KR100908549B1 (ko) * | 2001-12-17 | 2009-07-20 | 엘피다 메모리 가부시키가이샤 | 반도체 집적회로장치 |
| US7667280B2 (en) | 2007-02-13 | 2010-02-23 | Seiko Instruments Inc. | Semiconductor device |
| US7880240B2 (en) | 2007-02-17 | 2011-02-01 | Seiko Instruments Inc. | Semiconductor device |
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