KR20090038653A - Ｃｍｏｓ 소자 및 그 제조방법 - Google Patents

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Abstract

CMOS(Complementary metal oxide semiconductor) 소자 및 그 제조방법이 개시되어 있다. 개시된 CMOS 소자는 기판 상에 형성된 에피층, 상기 에피층의 서로 다른 영역 상에 형성된 제1 및 제2 반도체층, 및 상기 제1 및 제2 반도체층에 각각 형성된 PMOS 및 NMOS 트랜지스터를 포함한다.

Description

ＣＭＯＳ 소자 및 그 제조방법{Complementary metal oxide semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 CMOS 소자 및 그 제조방법에 관한 것이다.
주지된 바와 같이, MOS(Metal oxide semiconductor) 트랜지스터는 전자 기기 분야에 널리 사용되고 있다. 특히, P-채널 MOS(이하, PMOS) 트랜지스터와 N-채널 MOS(이하, NMOS) 트랜지스터를 하나의 소자 내에 함께 형성하여 상보적인 동작을 하도록 한 CMOS(Complementary metal oxide semiconductor) 소자는, 그의 많은 장점 때문에 다양한 전자 기기에 이용된다. CMOS 소자의 장점으로는 저 소비전력(low power consumption), 넓은 동작영역(wide-range operation region) 및 높은 잡음여유(high noise margin) 등을 들 수 있다.
메모리 소자와 같은 전자 기기의 동작 속도 개선, 소형화 및 제조 단가 절감에 대한 요구가 증가함에 따라, CMOS 소자의 동작 속도 및 집적도를 향상시키기 위한 많은 연구가 이루어지고 있다.
일반적으로, 트랜지스터의 채널 길이를 짧게 하면, 집적도를 향상시킬 수 있 고, 채널을 통해 흐르는 전류의 양를 증가시킬 수 있다. 그러나 채널의 길이가 임계값 이하로 짧아지면, 소오스와 채널의 전위가 드레인의 전위에 영향을 받는, 이른바, 단채널 효과(short channel effect)가 발생한다. 따라서, 채널의 길이를 감소시키는 방법으로 트랜지스터의 동작 속도 및 집적도를 향상시키는 것은 한계가 있다.
이에, 최근에는 채널의 캐리어 이동도(carrier mobility)를 증가시켜 트랜지스터의 출력 전류(output current)를 높이고, 스위칭 성능(switching performance)을 개선하고자 하는 연구가 이루어지고 있다. 그러나 이와 관련되어 기제안된 기술들은 고가의 SOI(silicon on insulator) 기판을 사용하거나, 웨이퍼 본딩(wafer bonding) 법을 사용하는 등 제조가 복잡하고 제조 비용이 높은 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 캐리어 이동도가 높은 채널을 갖고, 제조가 용이하며, 제조 단가를 낮출 수 있는 CMOS 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 CMOS 소자의 제조방법을 제공하는데 있다.
본 발명의 일 실시예는 기판 상에 형성된 에피층; 상기 에피층의 서로 다른 영역 상에 형성된 제1 및 제2 반도체층; 및 상기 제1 및 제2 반도체층에 각각 형성된 PMOS 및 NMOS 트랜지스터;를 포함하는 CMOS 소자를 제공한다.
상기 에피층은 SiGe층일 수 있다.
상기 제1 반도체층은 차례로 적층된 하부층과 상부층을 포함할 수 있고, 상기 하부층은 채널이 형성되는 층일 수 있고, 상기 상부층은 캡핑층일 수 있다.
상기 하부층은 압축 변형된 Ge층 또는 압축 변형된 GaAs층일 수 있다.
상기 캡핑층은 Si층일 수 있다.
상기 캡핑층의 두께는 3∼20㎚일 수 있다.
상기 제2 반도체층은 인장 변형된 Si층일 수 있다.
본 발명의 다른 실시예는 기판의 서로 다른 영역 상에 형성된 제1 및 제2 반도체층; 및 상기 제1 및 제2 반도체층에 각각 형성된 PMOS 및 NMOS 트랜지스터;를 포함하되, 상기 제1 반도체층은 채널이 형성되는 하부층 및 상기 하부층 상에 캡핑 층을 구비하고, 상기 캡핑층과 상기 제2 반도체층은 같은 물질로 형성된 CMOS 소자를 제공한다.
상기 기판 상에 SiGe층이 구비될 수 있고, 상기 SiGe층 상에 상기 제1 및 제2 반도체층이 형성될 수 있다.
상기 하부층은 압축 변형된 Ge층 또는 압축 변형된 GaAs층일 수 있다.
상기 제2 반도체층은 인장 변형된 Si층일 수 있다.
상기 캡핑층의 두께는 3∼20㎚일 수 있다.
본 발명의 또 다른 실시예는 기판 상에 에피층을 형성하는 단계; 상기 에피층의 제1 및 제2 영역 상에 각각 제1 및 제2 반도체층을 형성하는 단계; 및 상기 제1 및 제2 반도체층에 각각 PMOS 및 NMOS 트랜지스터를 형성하는 단계;를 포함하는 CMOS 소자의 제조방법을 제공한다.
상기 에피층은 SiGe로 형성할 수 있다.
상기 제1 반도체층은 차례로 적층된 하부층 및 상부층을 포함하되, 상기 하부층은 채널이 형성되는 층일 수 있고, 상기 상부층은 캡핑층일 수 있다.
상기 에피층의 상기 제1 및 제2 영역 상에 각각 상기 제1 및 제2 반도체층을 형성하는 단계는, 상기 제1 영역 상에 상기 하부층을 형성하는 단계; 및 상기 하부층 상에 상기 캡핑층을 형성하고, 상기 제2 영역 상에 상기 제2 반도체층을 형성하는 단계;를 포함할 수 있다.
상기 제2 반도체층과 상기 캡핑층은 동일 물질로 형성할 수 있다.
상기 제2 반도체층과 상기 캡핑층은 동시에 형성할 수 있다.
상기 제2 반도체층은 인장 변형된 Si층일 수 있다.
상기 하부층은 압축 변형된 Ge층 또는 압축 변형된 GaAs층일 수 있다.
상기 캡핑층은 3∼20㎚의 두께로 형성할 수 있다.
이하, 본 발명의 바람직한 실시예에 따른 CMOS 소자 및 그 제조방법을 첨부된 도면들을 참조하여 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 CMOS 소자를 보여준다.
도 1을 참조하면, 기판(100) 상에 소정의 에피층(epi-layer)(110)이 형성되어 있다. 기판(100)은 Si 기판일 수 있고, 에피층(110)은 SiGe층, 예컨대 Si0 .5Ge0 .5층일 수 있다. 에피층(110)의 서로 다른 두 영역 상에 제1 반도체층(SL1)과 제2 반도체층(SL2)이 구비되어 있다. 제1 반도체층(SL1)과 제2 반도체층(SL2) 사이의 에피층(110) 상에 분리층으로서 절연층(115)이 구비될 수 있다.
제1 반도체층(SL1)은 순차로 적층된 하부층(120) 및 상부층(130a)을 포함할 수 있는데, 하부층(120)은 채널이 형성되는 층이고, 상부층(130a)은 캡핑층(capping layer)이다. 하부층(120)은 Ge층 또는 GaAs층일 수 있고, 상부층(130a)은 Si층일 수 있다. 제2 반도체층(SL2)은 Si층일 수 있다.
하부층(120)과 제2 반도체층(SL2)은 에피층(110) 상에 에피택셜(epitaxial) 하게 성장된 층일 수 있는데, 하부층(120)은 압축 변형된(compressive strained) 층일 수 있고, 제2 반도체층(SL2)은 인장 변형된(tensile strained) 층일 수 있다. 하부층(120)이 압축 변형되고, 제2 반도체층(SL2)이 인장 변형되는 것은 에피층(110), 하부층(120) 및 제2 반도체층(SL2)을 구성하는 물질의 격자상수 차이에 기인한다. 예컨대, SiGe(에피층(110) 물질의 일례)의 격자상수는 Si(제2 반도체층(SL2) 물질의 일례)의 격자상수보다 크기 때문에, SiGe층 상에서 성장된 Si층은 인장 변형될 수 있다. 그리고 SiGe의 격자상수는 Ge 또는 GaAs(하부층(120) 물질의 예)의 격자상수보다 작기 때문에, SiGe층 상에 성장된 Ge층 또는 GaAs층은 압축 변형될 수 있다. 에피층(110), 하부층(120) 및 제2 반도체층(SL2)은 각각 SiGe층, Ge층(또는 GaAs층) 및 Si층으로 한정되지 않는다. 격자상수가 Si보다 크고 Ge 또는 GaAs보다 작은 물질이면 에피층(110)을 구성하는 물질로 사용될 수 있다.
제1 반도체층(SL1)에 PMOS 트랜지스터(PT1)가 형성되어 있고, 제2 반도체층(SL2)에 NMOS 트랜지스터(NT1)가 형성되어 있다. PMOS 트랜지스터(PT1)는 제1 게이트(G1)와 그 양측의 제1 반도체층(SL1) 내에 각각 형성된 제1 소오스(S1) 및 제1 드레인(D1)을 포함할 수 있다. 여기서, 제1 소오스(S1) 및 제1 드레인(D1)은 p+ 도핑영역일 수 있다. NMOS 트랜지스터(NT1)는 제2 게이트(G2)와 그 양측의 제2 반도체층(SL2) 내에 각각 형성된 제2 소오스(S2) 및 제2 드레인(D2)을 포함할 수 있다. 제2 소오스(S2) 및 제2 드레인(D2)은 n+ 도핑영역일 수 있다. 제1 게이트(G1)는 차례로 적층된 제1 게이트절연층(140a)과 제1 게이트도전층(150a)을 포함할 수 있고, 이와 유사하게, 제2 게이트(G2)는 제2 게이트절연층(140b)과 제2 게이트도전 층(150b)을 포함할 수 있다. 제1 게이트도전층(150a)의 물질과 제2 게이트도전층(150b)의 물질은 같거나 다를 수 있다. 제1 및 제2 게이트(G1, G2) 각각의 양측벽에 절연 스페이서(160)가 더 구비될 수 있다.
제1 게이트절연층(140a)을 하부층(120) 상에 직접 형성하는 경우, 하부층(120)의 특성이 열화될 수 있기 때문에, 하부층(120)을 캡핑하는 상부층(130a)이 필요할 수 있다. 앞서 언급한 대로, 상부층(130a)은 Si층일 수 있는데, 상부층(130a)은 채널로 이용되지 않을 수 있다. 그 이유는, 제1 게이트도전층(150a)에 소정의 전압을 인가했을 때, 상부층(130a)보다 하부층(120) 내에 채널이 더 빨리 형성되기 때문이다. 다만, 이와 같이 하부층(120) 내에 채널을 용이하게 형성시키기 위해서는, 상부층(130a)을 3∼20㎚ 정도의 얇은 두께로 형성하는 것이 바람직하다.
제1 소오스(S1)와 제1 드레인(D1) 사이의 하부층(120)은 정공(hole)이 이동하는 통로인 P-채널이다. 전술한 바와 같이, 하부층(120)은 Ge층 또는 GaAs층일 수 있는데, 이들은 압축 변형된 층일 수 있다. Ge층 또는 GaAs층 내에서 정공이 이동하는 속도는 Si층 내에서 정공이 이동하는 속도보다 빠르다. 또한 압축 변형된 Ge층 또는 압축 변형된 GaAs층 내에서 정공이 이동하는 속도는 무변형된 Ge층 또는 무변형된 GaAs층 내에서 정공이 이동하는 속도보다 빠르다. 따라서 상기 P-채널은 높은 정공 이동도(hole mobility)를 가질 수 있고, PMOS 트랜지스터(PT1)는 빠른 동작 속도 및 우수한 스위칭 특성을 가질 수 있다.
제2 소오스(S2)와 제2 드레인(D2) 사이의 제2 반도체층(SL2)은 전자가 이동 하는 통로인 N-채널이다. 상기 N-채널로 이용되는 제2 반도체층(SL2)은 인장 변형된 Si층일 수 있는데, 인장 변형된 Si층 내에서 전자가 이동하는 속도는 무변형된 Si층 내에서 전자가 이동하는 속도보다 빠르다. 다시 말해, 상기 N-채널은 높은 전자 이동도(electron mobility)를 가질 수 있다. 따라서 NMOS 트랜지스터(NT1) 또한 빠른 동작 속도 및 우수한 스위칭 특성을 가질 수 있다.
부가해서, 제1 소오스(S1), 제1 드레인(D1), 제2 소오스(S2) 및 제2 드레인(D2)에 쇼트키 장벽 접합(Schottky barrier junction)을 형성하면, 그들의 콘택 저항을 낮출 수 있기 때문에, CMOS 소자의 동작 속도를 더욱 증가시킬 수 있다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 CMOS 소자의 제조방법을 보여준다.
도 2a를 참조하면, 기판(100) 상에 에피층(110)을 형성한다. 기판(100)은 Si 기판일 수 있고, 에피층(110)은 SiGe층, 예컨대, Si0 .5Ge0 .5층일 수 있다. 에피층(110)의 일부 상에 절연층(115)을 형성한다. 절연층(115)은 실리콘산화물층 또는 실리콘질화물층일 수 있다. 절연층(115)이 형성되지 않은 에피층(110) 상에 하부층(120)을 형성한다. 하부층(120)은 에피택셜하게 성장된 Ge층 또는 GaAs층일 수 있는데, 이들은 압축 변형된 층일 수 있다. 하부층(120)의 높이는 절연층(115) 높이보다 낮을 수 있다.
다음, 절연층(115)의 일부를 제거하여, 도 2b에 도시된 바와 같이, 하부층(120)과 이격된 에피층(110)의 일부를 노출시킨다.
도 2c를 참조하면, 절연층(115)이 제거되어 노출된 에피층(110) 및 하부층(120) 상에 반도체층(130)을 형성한다. 반도체층(130)은 Si층일 수 있고, 에피택셜 성장법으로 형성할 수 있다. 이때, 절연층(115) 상에도 반도체층(130)이 형성될 수 있는데, 절연층(115) 상에 형성되는 반도체층(130)의 결정 구조는 에피층(110) 및 하부층(120) 상에 형성되는 반도체층(130)의 결정 구조와 다를 수 있다. 예컨대, 절연층(115) 상에 형성되는 반도체층(130)은 비정질 또는 다결정질일 수 있다. 그러나 에피택셜 성장 공정의 조건을 조절하여 반도체층(130)의 측면 성장을 촉진하면, 절연층(115) 상에도 에피택셜한 반도체층(130)을 형성할 수 있다. 또한, 경우에 따라서는 절연층(115) 상에 반도체층(130)을 형성시키지 않을 수도 있다.
절연층(115)을 식각 정치층(etch stop layer)으로 이용해서, 반도체층(130)을 절연층(115)이 노출될 때까지 식각한다. 상기 식각은 CMP(chemical mechanical polishing) 법으로 수행할 수 있다. 상기 식각의 결과가 도 2d에 도시되어 있다. 도 2d에서 에피층(110) 상에 잔류된 반도체층(SL2)은 도 1의 제2 반도체층(SL2)과 등가할 수 있고, 하부층(120) 상에 잔류된 반도체층(130a)은 도 1의 상부층(130a)과 등가할 수 있다. 이하에서는, 에피층(110) 상의 반도체층(SL2)을 제2 반도체층(SL2)이라 하고, 하부층(120) 상의 반도체층(130a)을 상부층(130a)이라 한다. 하부층(120)과 상부층(130a)은 도 1의 제1 반도체층(SL1)을 구성한다.
도 2e를 참조하면, 제1 반도체층(SL1)에 PMOS 트랜지스터(PT1)을 형성하고, 제2 반도체층(SL2)에 NMOS 트랜지스터(NT1)를 형성한다. 보다 구체적으로 설명하면, 제1 및 제2 반도체층(SL1) 상에 각각 제1 및 제2 게이트(G1, G2)를 형성한 후, 제1 및 제2 게이트(G1, G2) 각각의 양측벽에 절연 스페이서(160)를 형성한다. 제1 게이트(G1)는 차례로 적층된 제1 게이트절연층(140a)과 제1 게이트도전층(150a)을 포함할 수 있고, 제2 게이트(G2)는 제2 게이트절연층(140b)과 제2 게이트도전층(150b)을 포함할 수 있다. 제1 게이트도전층(150a)의 물질과 제2 게이트도전층(150b)의 물질은 같거나 다를 수 있다. 다음, 제1 게이트(G1) 양측의 제1 반도체층(SL1) 내에 p형 불순물을 고농도로 도핑하여 제1 소오스(S1) 및 제1 드레인(D1)을 형성하고, 제2 게이트(G2) 양측의 제2 반도체층(SL2) 내에 n형 불순물을 고농도로 도핑하여 제2 소오스(S2) 및 제2 드레인(D2)을 형성한다. 제1 게이트(G1)와 제1 소오스(S1) 및 제1 드레인(D1)은 PMOS 트랜지스터(PT1)를 구성하고, 제2 게이트(G2)와 제2 소오스(S2) 및 제2 드레인(D2)은 NMOS 트랜지스터(NT1)를 구성한다.
이후, 도시하지는 않았지만, 제1 소오스(S1), 제1 드레인(D1), 제2 소오스(S2) 및 제2 드레인(D2) 상에 금속층을 형성한 후, 그들에 대한 어닐링 공정을 실시할 수 있다. 상기 어닐링 공정에 의해, 제1 소오스(S1), 제1 드레인(D1), 제2 소오스(S2) 및 제2 드레인(D2)의 도펀트들이 편석(segregation)되어 쇼트키 장벽 접합(Schottky barrier junction)이 형성될 수 있다. 그 결과, 제1 소오스(S1), 제1 드레인(D1), 제2 소오스(S2) 및 제2 드레인(D2)의 콘택 저항이 낮아질 수 있다.
전술한 본 발명의 실시예에 따른 CMOS 소자의 제조방법은 다양하게 변형될 수 있다. 예컨대, 도 2d의 구조물을 얻는 방법이 달라질 수 있다. 그 일례가 도 3a 내지 도 3c에 도시되어 있다.
도 3a를 참조하면, 도 2b의 절연층(115)보다 두꺼운 절연층(115')이 형성되 어 있다. 절연층(115')의 두께를 제외한 나머지 구성은 도 2b의 그것과 동일하다.
도 3b를 참조하면, 에피층(110)과 하부층(120) 상에 에피택셜 성장법으로 반도체층(130)을 성장시킨다.
다음, 반도체층(130)과 절연층(115)을 CMP하여 도 3c에 도시된 바와 같은 구조를 얻을 수 있다. 도 3c의 구조는 도 2d의 구조와 동일할 수 있다. 그 이후의 소자 제소방법은 전술한 바와 같을 수 있다.
본 발명의 실시예에 따른 CMOS 소자는 Si 기판으로부터 웨이퍼 본딩(wafer bonding) 없이 제조할 수 있기 때문에, Si 기판이 아닌 다른 기판, 예컨대 SOI 기판을 이용하거나, 웨이퍼 본딩 법을 이용해야하는 경우보다 제조 공정이 단순하고 제조 비용이 절감될 수 있다. 특히, 본 발명의 실시예에 따른 CMOS 소자의 제조방법에서 제2 반도체층(SL2)과 상부층(130a)은 같은 물질로 동시에 성장될 수 있기 때문에, 즉, 한 번의 에피택셜 성장 공정으로 형성될 수 있기 때문에, 그에 따른, 공정수 감소 및 비용 절감 효과를 얻을 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1의 CMOS 소자의 구조 및 구성요소는 변형 및 다양화될 수 있음을 알 수 있을 것이고, 또한 도 2a 내지 도 2e에 도시한 CMOS 소자의 제조방법도 다양하게 변형될 수 있음을 알 수 있을 것이다. 예컨대, 제2 반도체층(SL2)과 상부층(130a)은 서로 다른 물질로 형성될 수 있고, 동시가 아닌 서로 다른 시점에 개별적으로 형성될 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1은 본 발명의 실시예에 따른 CMOS 소자를 보여주는 단면도이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 CMOS 소자의 제조방법을 보여주는 단면도이다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 CMOS 소자의 제조방법을 설명하기 위한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 기판 110 : 에피층
115, 115' : 절연층 120 : 하부층
130a : 상부층 140a, 140b : 게이트절연층
150a, 150b : 게이트도전층 160 : 절연 스페이서
SL1 : 제1 반도체층 SL2 : 제2 반도체층
S1, S2 : 소오스 D1, D2 : 드레인
G1, G2 : 게이트 PT1 : PMOS 트랜지스터
NT1 : NMOS 트랜지스터

Claims (22)

  1. 기판 상에 형성된 에피층;
    상기 에피층의 서로 다른 영역 상에 형성된 제1 및 제2 반도체층; 및
    상기 제1 및 제2 반도체층에 각각 형성된 PMOS 및 NMOS 트랜지스터;를 포함하는 것을 특징으로 하는 CMOS 소자.
  2. 제 1 항에 있어서, 상기 에피층은 SiGe층인 것을 특징으로 하는 CMOS 소자.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제1 반도체층은 차례로 적층된 하부층과 상부층을 포함하되, 상기 하부층은 채널이 형성되는 층이고, 상기 상부층은 캡핑층인 것을 특징으로 하는 CMOS 소자.
  4. 제 3 항에 있어서, 상기 하부층은 압축 변형된 Ge층 또는 압축 변형된 GaAs층인 것을 특징으로 하는 CMOS 소자.
  5. 제 3 항에 있어서, 상기 캡핑층은 Si층인 것을 특징으로 하는 CMOS 소자.
  6. 제 3 항에 있어서, 상기 캡핑층의 두께는 3∼20㎚인 것을 특징으로 하는 CMOS 소자.
  7. 제 1 항 또는 제 2 항에 있어서, 상기 제2 반도체층은 인장 변형된 Si층인 것을 특징으로 하는 CMOS 소자.
  8. 기판의 서로 다른 영역 상에 형성된 제1 및 제2 반도체층; 및
    상기 제1 및 제2 반도체층에 각각 형성된 PMOS 및 NMOS 트랜지스터;를 포함하되,
    상기 제1 반도체층은 채널이 형성되는 하부층 및 상기 하부층 상에 캡핑층을 구비하고,
    상기 캡핑층과 상기 제2 반도체층은 같은 물질로 형성된 것을 특징으로 하는 CMOS 소자.
  9. 제 8 항에 있어서, 상기 기판 상에 SiGe층이 구비되고, 상기 SiGe층 상에 상기 제1 및 제2 반도체층이 형성된 것을 특징으로 하는 CMOS 소자.
  10. 제 8 항 또는 제 9 항에 있어서, 상기 하부층은 압축 변형된 Ge층 또는 압축 변형된 GaAs층인 것을 특징으로 하는 CMOS 소자.
  11. 제 8 항 또는 제 9 항에 있어서, 상기 제2 반도체층은 인장 변형된 Si층인 것을 특징으로 하는 CMOS 소자.
  12. 제 8 항에 있어서, 상기 캡핑층의 두께는 3∼20㎚인 것을 특징으로 하는 CMOS 소자.
  13. 기판 상에 에피층을 형성하는 단계;
    상기 에피층의 제1 및 제2 영역 상에 각각 제1 및 제2 반도체층을 형성하는 단계; 및
    상기 제1 및 제2 반도체층에 각각 PMOS 및 NMOS 트랜지스터를 형성하는 단계;를 포함하는 것을 특징으로 하는 CMOS 소자의 제조방법.
  14. 제 13 항에 있어서, 상기 에피층은 SiGe로 형성하는 것을 특징으로 하는 CMOS 소자의 제조방법.
  15. 제 13 항 또는 제 14 항에 있어서, 상기 제1 반도체층은 차례로 적층된 하부층 및 상부층을 포함하되, 상기 하부층은 채널이 형성되는 층이고, 상기 상부층은 캡핑층인 것을 특징으로 하는 CMOS 소자의 제조방법.
  16. 제 15 항에 있어서, 상기 에피층의 상기 제1 및 제2 영역 상에 각각 상기 제1 및 제2 반도체층을 형성하는 단계는,
    상기 제1 영역 상에 상기 하부층을 형성하는 단계; 및
    상기 하부층 상에 상기 캡핑층을 형성하고, 상기 제2 영역 상에 상기 제2 반도체층을 형성하는 단계;를 포함하는 것을 특징으로 하는 CMOS 소자의 제조방법.
  17. 제 16 항에 있어서, 상기 제2 반도체층과 상기 캡핑층은 동일 물질로 형성하는 것을 특징으로 하는 CMOS 소자의 제조방법.
  18. 제 17 항에 있어서, 상기 제2 반도체층과 상기 캡핑층은 동시에 형성하는 것을 특징으로 하는 CMOS 소자의 제조방법.
  19. 제 13 항 또는 제 14 항에 있어서, 상기 제2 반도체층은 인장 변형된 Si층인 것을 특징으로 하는 CMOS 소자의 제조방법.
  20. 제 17 항에 있어서, 상기 제2 반도체층은 인장 변형된 Si층인 것을 특징으로 하는 CMOS 소자의 제조방법.
  21. 제 15 항에 있어서, 상기 하부층은 압축 변형된 Ge층 또는 압축 변형된 GaAs층인 것을 특징으로 하는 CMOS 소자의 제조방법.
  22. 제 15 항에 있어서, 상기 캡핑층은 3∼20㎚의 두께로 형성하는 것을 특징으로 하는 CMOS 소자의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8575705B2 (en) 2010-01-18 2013-11-05 Samsung Electronics Co., Ltd. Semiconductor devices including MOS transistors having an optimized channel region and methods of fabricating the same

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7790542B2 (en) * 2008-06-18 2010-09-07 International Business Machines Corporation CMOS devices having reduced threshold voltage variations and methods of manufacture thereof
US8395216B2 (en) * 2009-10-16 2013-03-12 Texas Instruments Incorporated Method for using hybrid orientation technology (HOT) in conjunction with selective epitaxy to form semiconductor devices with regions of different electron and hole mobilities and related apparatus
JP2011114160A (ja) * 2009-11-26 2011-06-09 Sumitomo Chemical Co Ltd 半導体基板、電子デバイスおよび半導体基板の製造方法
JP2011146691A (ja) 2009-12-15 2011-07-28 Sumitomo Chemical Co Ltd 半導体基板、半導体デバイスおよび半導体基板の製造方法
CN102664166B (zh) * 2012-05-31 2013-11-27 中国科学院上海微系统与信息技术研究所 一种cmos器件及其制作方法
KR102083495B1 (ko) * 2013-01-07 2020-03-02 삼성전자 주식회사 Ｃｍｏｓ 소자와 이를 포함하는 광학장치와 그 제조방법
KR102069275B1 (ko) * 2013-06-07 2020-01-22 삼성전자주식회사 변형된 채널층을 갖는 반도체 소자 및 그 제조 방법
KR102210325B1 (ko) 2013-09-06 2021-02-01 삼성전자주식회사 Ｃｍｏｓ 소자 및 그 제조 방법
KR102104062B1 (ko) * 2013-10-31 2020-04-23 삼성전자 주식회사 기판 구조체, 이를 포함한 ｃｍｏｓ 소자 및 ｃｍｏｓ 소자 제조 방법
US9418841B2 (en) * 2014-12-30 2016-08-16 International Business Machines Corporation Type III-V and type IV semiconductor device formation
CN104992930A (zh) * 2015-07-07 2015-10-21 西安电子科技大学 应变Ge CMOS集成器件的制备方法及其CMOS集成器件
US9613871B2 (en) 2015-07-16 2017-04-04 Samsung Electronics Co., Ltd. Semiconductor device and fabricating method thereof
CN105118809A (zh) * 2015-08-28 2015-12-02 西安电子科技大学 应变Ge槽型栅CMOS集成器件制备方法及其CMOS集成器件
CN105244320A (zh) * 2015-08-28 2016-01-13 西安电子科技大学 基于SOI的应变Ge沟道倒梯形栅CMOS集成器件及制备方法
US10593600B2 (en) 2016-02-24 2020-03-17 International Business Machines Corporation Distinct gate stacks for III-V-based CMOS circuits comprising a channel cap
US10062693B2 (en) * 2016-02-24 2018-08-28 International Business Machines Corporation Patterned gate dielectrics for III-V-based CMOS circuits
CN108257916B (zh) * 2016-12-28 2020-07-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6254459A (ja) * 1985-09-02 1987-03-10 Seiko Epson Corp 相補型電界効果トランジスタ
JP2000216347A (ja) * 1999-01-20 2000-08-04 Toshiba Corp Ｃｍｏｓ半導体装置
JP4521542B2 (ja) * 1999-03-30 2010-08-11 ルネサスエレクトロニクス株式会社 半導体装置および半導体基板
US7662689B2 (en) * 2003-12-23 2010-02-16 Intel Corporation Strained transistor integration for CMOS
US7244958B2 (en) * 2004-06-24 2007-07-17 International Business Machines Corporation Integration of strained Ge into advanced CMOS technology
JP4604637B2 (ja) * 2004-10-07 2011-01-05 ソニー株式会社 半導体装置および半導体装置の製造方法
US7282402B2 (en) * 2005-03-30 2007-10-16 Freescale Semiconductor, Inc. Method of making a dual strained channel semiconductor device
TWI258172B (en) * 2005-08-24 2006-07-11 Ind Tech Res Inst Transistor device with strained Ge layer by selectively grown and fabricating method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8575705B2 (en) 2010-01-18 2013-11-05 Samsung Electronics Co., Ltd. Semiconductor devices including MOS transistors having an optimized channel region and methods of fabricating the same

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