JP4521542B2 - 半導体装置および半導体基板 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特に電界効果トランジスタを含む半導体装置に関する。
【０００２】
【従来の技術】
SiMOS型電界効果トランジスタ（Si-MOSFET）を用いた集積回路では、いわゆるスケーリング則にのっとって、デバイス寸法の縮小や動作電圧の低減などを行うことにより、消費電力の低減と、高速化を両立してきた。
【０００３】
しかしながら、寸法縮小に伴い発生する短チャンネル効果の問題や、低電圧化した場合に顕著になる、ドレイン電圧としきい値電圧の近接による動作マージンの低下など、多くの問題点が生じてきている。
【０００４】
また、高速化の指標となる移動度に目を向けると、上記のさまざまな改良が、皮肉なことに実デバイスにおけるSiの移動度を100以下と、バルクの値をはるかに下回らせる結果に陥れている。
【０００５】
このように従来のSi-MOSFETではもはや性能向上がきわめて困難になってきている。
【０００６】
【発明が解決しようとする課題】
これ以上の性能向上には、半導体材料そのものの改良で高速化を図る必要性がある。本質的に高速である所謂化合物半導体を用いることは、ひとつの解答ではあるものの、Si集積回路の製造技術との融合性の点ではなはだ困難であり、かつ製造コストが膨大になるため、現実的な解決策ではない。
【０００７】
本発明の目的は、Siおよびこれと同族元素であるGe,Cなどの組合せを用いて、低消費電力で高速な電界効果トランジスタを有する半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的は、電界効果トランジスタのチャネルが形成されるチャネル形成層に歪印加半導体層により歪を印加せしめ、チャネル中のキャリアの移動度を無歪のチャネル形成層の材料より大きくすることにより達成できる。例えば、チャネル形成層の材料がSiの場合は、歪印加によりSiチャネル形成層の面内の格子定数を無歪のSiより大きくする。
【０００９】
SiあるいはGeに歪を印加すると、歪を受けないSiあるいはGeに比べてキャリアの移動度が増大しうることが示唆されている（M.V.Fischetti and S.E.Laux:J.Appl.Phys.80(1996)2234）。これは、サファイア上にSiを堆積すると、Siが面内歪を受けることにより移動度が増加する現象と起源を同じくし、古くから知られていることである。本発明はこの現象を応用して電界効果トランジスタおよびそれを用いた集積回路等の半導体装置を作製するものである。
【００１０】
また上記目的は、チャネル形成層とこのチャネル形成層の両面に隣接する層との界面の価電子帯の頂点のエネルギーを、ゲート絶縁膜側の方を他方より大きくしたp型電界効果トランジスタを有する半導体装置によっても達成できる。
【００１１】
また上記目的は、チャネル形成層とこのチャネル形成層の両面に隣接する層との界面の伝導帯の頂点のエネルギーを、ゲート絶縁膜側の方を他方より小さくしたｎ型電界効果トランジスタを有する半導体装置によっても達成できる。
【００１２】
また上記目的は、電界効果トランジスタのチャネル中のキャリアに対するエネルギー障壁が、チャネルに対しゲート絶縁膜とは反対側に存在する構造とし、かつチャネルが形成されるチャネル形成層の格子を歪ませて、チャネル中のキャリアの移動度を無歪のチャネル形成層の材料より大きくすることによっても達成できる。
【００１３】
【発明の実施の形態】
はじめに歪を受けたSiをチャネルとする電界効果トランジスタのバンド構造と動作原理について説明する。Siに歪を与える歪印加層にはSi1-xGex（０＜ｘ＜１）を用いることが適当である。図1にSiO2ゲート絶縁膜３／歪Si層１／Si1-xGex歪印加層２という積層構造のバンド図を示す。歪Si層１のバンドギャップ６はSi1-xGex歪印加層２のバンドギャップ７よりも広く、しかも価電子帯５、伝導帯４ともにエネルギーが下がるタイプのバンド不連続を示す。
【００１４】
さて、ｎ型の電界効果トランジスタの場合、ゲートに正の電圧を印加してやると、図２のようにゲート絶縁膜３と歪Si層１の界面付近でバンドが曲がり、この部分に出来た歪Si層１中の伝導帯の三角井戸１０に電子が蓄積され、トランジスタ動作を行うことが出来る。これは通常のMOS型電界効果トランジスタと全く同じである。
【００１５】
また、P型の電界効果トランジスタの場合、ゲートに負の電圧を印加してやると、図３のようにゲート絶縁膜３と歪Si層１の界面付近でバンドが曲がる。ところが、この部分に出来た歪Si層１中の価電子帯の三角井戸１１よりも、歪Si層１とSi1-xGex歪印加層２の界面に出来たSi1-xGex歪印加層２中の価電子帯の三角井戸１２に多くの正孔が蓄積されてしまう。しかし、歪Si層１に比べてSi1-xGex歪印加層２内の正孔の移動度は著しく小さいため、通常のMOS型電界効果トランジスタと比較して速度の向上が図れないという問題がある。また、相補型電界効果トランジスタを構成した場合に、pn両チャネル間のバランスが取り難くなるという問題がある。
【００１６】
このような問題を解決するためには、三角井戸１２中の正孔の蓄積を減らせば良く、その方法として以下に示すものがある。１番目の方法は、ソース・ドレインの接合深さを歪Si層１の厚さよりも十分に浅くすることにより、Si1-xGex歪印加層２への正孔の流出を防止する。具体的には、歪Si層１の厚みがたとえば70nmのときに接合深さを40nm程度にすれば良い。これは、チャネル長0.1ミクロン以下の短チャネルデバイスで用いられる値と大差ない値であるので、充分実現可能な値である。
【００１７】
２番目の方法は、Si1-xGex歪印加層２の歪Si層１との界面付近に好ましくは深さ0.1〜30nmの範囲で、急峻にn型ドーピングを行なう方法である。この方法により、図４に示すように、 Si1-xGex歪印加層２中の価電子帯の三角井戸１２の頂点４３のエネルギーレベルが低下する。例えば、歪Si層１中の価電子帯の三角井戸１１の頂点４２のエネルギーレベルよりも低くなる。その結果、三角井戸１２中の正孔の蓄積が減る。この方法は、歪Si層１または歪Si層１とSi1-xGex歪印加層２の両方にn型ドーピングすることによっても実現できる。これらの場合も、ドーピング深さは0.1〜30nmの範囲が好ましい。
【００１８】
３番目の方法は、 Si1-xGex歪印加層２側に正の電圧が印加されるように基板バイアス電圧を制御する方法である。この方法により、図５に示すように、Si1-xGex歪印加層２側が下がった右下がりのバンド構造となり、歪Si層１中の価電子帯の三角井戸１１の頂点４２のエネルギーレベルよりも、Si1-xGex歪印加層２中の価電子帯の三角井戸１２の頂点４３のエネルギーレベルの方が低くなる。その結果、三角井戸１２中の正孔の蓄積が減る。
【００１９】
以上述べたように、歪Siチャネルから歪印加層への正孔の流出を防止することが、p型電界効果トランジスタあるいは相補型電界効果トランジスタの実現に不可欠な要因である。さらに、デバイスの高速化と低電圧化を図るために、次に示すような構成をとることも有効である。すなわち、 p型電界効果トランジスタの場合はドレイン領域、n型電界効果トランジスタの場合はソース領域の材料をSi1-xGex歪印加層と同一の母材望ましくは同一組成比とする。このようにすると、歪SiとSiGeとのバンド不連続によりソース・ドレイン間の電界の分布が変化し、より効果的にキャリアを加速することが可能となる。これにより、更なる高速化が図れると共に、ピンチオフ電圧の低下によってより低電圧での動作が可能となる。
【００２０】
これまで、電子・正孔ともに歪Siをチャネルとするトランジスタについて述べてきたが、正孔については歪Si1-yGey（0＜ｙ≦1）をチャネルとして用いると、さらに高移動度化、すなわち高速化が実現する。歪印加層にSi1-xGexを用いた場合、その上に積層するSiには面内引張り歪が、 Si1-yGeyには面内圧縮歪が印加される。
【００２１】
Si1-xGex歪印加層２の上に歪Si1-yGey層２５、歪Si層１、ゲート絶縁膜３の順に積層した場合、図６に示すようなバンド図になり、歪Si層１とゲート絶縁膜３の界面付近の歪Si層１中の伝導帯の三角井戸１０に電子が、歪Si層１と歪Si1-yGey層２５の界面付近の歪Si1-yGey層２５中の価電子帯の三角井戸２０に正孔が蓄積される。歪Si層１を正孔のチャネルに用いる場合と異なり、正孔の歪印加層２への流出は起こりにくくなる。歪Si層１と歪Si1-yGey層２５の積層順序はどちらを上にしてもデバイスとして動作させることは可能である。但し、歪Si1-yGey層２５内の正孔の移動度の方が歪Si層１内の電子の移動度よりも高くなるため、相補型電界効果トランジスタを構成したときの相互コンダクタンスの平衡を考慮すると、歪Si1-yGey層２５がゲート電極より遠い、つまり歪Si層１の下にある構成のほうが望ましい。
【００２２】
また、歪Si層１あるいは歪Si1-yGey層２５とゲート絶縁膜３の間にもう一層SiGe層をはさんでも良い。この場合、電子あるいは正孔はこのSiGe層との界面付近の歪Si層１あるいは歪Si1-yGey層２５に蓄積されるので、ゲート絶縁膜３の界面準位や散乱の影響を受けないですむ。
【００２３】
また、歪Si層と歪Si1-yGey層は積層せずに、選択成長法などを用いて、pチャネルの領域では歪Si1-yGey層を、nチャネルの領域では歪Si層を成長するようにしてもよい。
【００２４】
歪印加層には、Si1-xGexを用いることが望ましい。SiとGeではGeの格子定数がおよそ４％ほど大きい。Si1-xGexはGe組成比ｘに応じて格子定数が内挿値をとる。したがって、適当なｘを選べば、その上に積層するSiあるいはGeに所望の歪を印加することが出来る。例えば、ｘを0.5とすればSi、Geそれぞれ２％の面内引張歪と面内圧縮歪を印加できる。ｘの選び方によって、SiとSi1-yGeyの歪の大きさを適当に制御することができる。すなわち、歪Si層の面内の格子定数を無歪のSiに対して４%未満の範囲で大きくでき、歪Si1-yGey 層の面内の格子定数を無歪のGe に対して４%未満の範囲で小さくできる。これによって電子と正孔の移動度のバランスを制御できるので、相補型電界効果トランジスタの相互コンダクタンスのバランスをとることが出来る。従来の相補型電界効果トランジスタでは素子の寸法を変えることのみにより調整していたが、本法ではさらに設計の自由度が増し、高集積化にも有利になる。
【００２５】
歪の制御はSi1-xGexのGe組成比ｘを変化する以外にも、Cを加えて(Si1-xGex)1-yCyの組成比ｙを変化させても良い。Cを加える方法としては、歪印加層の成長時にCを添加させても良いし、歪印加層を成長した後にイオン注入などの方法によって加えてもよい。
【００２６】
歪印加層は一定組成のSi1-xGexを成長する方法、Si基板から成長方向に向かって徐々に組成比ｘを増加させていく方法、いわゆるグレーデッドバッファ層としても良い。また、Si基板上に低温で欠陥密度の高いSi層を成長したり、水素、SiあるいはGeなどのイオン打込みなどの方法で欠陥層を形成し、しかる後にSi1-xGexを成長すると、Si基板上に直接Si1-xGexを成長した時に比べて貫通転移密度を減らすことができ、さらに表面の平坦性を良好になるため、好ましい。
【００２７】
また、基板および歪印加層の部分をいわゆるSOI（Silicon on insulator）構造にすると、浮遊容量の低減により一層の高速化が図れるようになる。SOIには貼り合せ式SOI基板やSIMOX（Separation by Implanted Oxigen）基板などが市販されており、この基板上にSi1-xGex歪印加層を成長することによりSOIの特長を生かした歪Si（ Si1-yGey（0＜ｙ≦1））電界効果トランジスタを製造できる。
【００２８】
また、Si基板上にまずSi1-xGex歪印加層を成長し、しかる後に酸素イオンを打ち込み、熱処理を行うことにより、Si1-xGex歪印加層ないしはその直下のSi中にSiO2絶縁層を埋め込み、しかる後に歪Si層を成長する方法、あるいは、Si基板上にまずSi1-xGex歪印加層および歪Si層を成長し、しかる後に酸素イオンを打ち込み熱処理を行うことにより、歪Si層内部にSiO2絶縁層を埋め込む方法を用いることも可能である。これらの方法を用いると、SOI活性層の厚みを薄く出来て素子分離に優れ、pMOS、nMOS用のウェル層が不要になる。また、後者の場合、歪Si層の直下にSiO2絶縁層があるため、前記したようなpMOSにおける正孔の歪印加層への流出の問題が生じない。
【００２９】
あるいはまた、Si基板上にSi1-xGex歪印加層を成長し、さらにSi層を成長した後、このSi層の一部ないしは全部を熱酸化した基板を用意する。あるいはSi層の熱酸化の代わりにSi1-xGex歪印加層の上にSiO2層を気相成長法などで成長しても良い。そして、これと別に用意した支持基板とSiO2を向かい合わせて貼り合せ、さらにSi1-xGex歪印加層を成長した側のSi基板を研磨する、あるいは水素イオンの打ち込みや途中に多孔質Si層を挿入しておくなどの手法により切断を行って、Si1-xGex歪印加層を露出させると、Si1-xGex歪印加層付きの貼り合せSOI基板が製造できる。この方法によれば、Si1-xGex歪印加層のうちSi基板に近い、欠陥密度の高い部分を除去することが出来るため欠陥密度の低減が図れ、さらに研磨やエッチングなどを行えば表面平坦性の確保も容易になる。また、この方法により、SOI活性層の厚みを薄く出来て素子分離に優れ、pMOS、nMOS用のウェル層が不要になる。
【００３０】
上記貼り合せSOI基板の切断に際しては、Si1-xGex歪印加層を残しておく必要は必ずしもない。すなわち、Si基板上にSi1-xGex歪印加層を成長し、さらに歪Si層を成長し、その一部を熱酸化した基板を別に用意した支持基板とSiO2を向かい合わせて貼り合せ、歪Si層の部分を残して切断あるいは研磨を行い、SiO2層の上に歪Si層が載った基板を製造することが出来る。この基板は、見かけは従来の貼り合せSOI基板とまったく変わらず、ただSOI層に歪がかかっているだけである。したがって、従来のSOI基板とまったく同様に扱うことが出来て、素子分離に優れ、pMOS、nMOS用のウェル層が不要になり、かつ、歪の効果によりSOI活性層の有効質量が軽く、電子・正孔移動度が高いという歪Siの特徴を備えることになる。また、歪Si層の直下にSiO2絶縁層があるため、前記したようなpMOSにおける正孔の歪印加層への流出の問題が生じない。
【００３１】
歪Si層の厚みには一定の制限がある。なぜなら、歪の大きさによって無転移で成長できる歪Si層の膜厚の上限が存在するからである。これを臨界膜厚と呼んでおり、Si1-xGex歪印加層に歪Si層を成長させた場合でいえば、例えばx=0.2のとき歪の大きさは約0.8%で臨界膜厚は100nm前後、x=0.5のとき歪の大きさは約2%で臨界膜厚は10nm前後になる。ただし、この臨界膜厚の大きさは歪Si層の成長条件に依存しており一義的に決定できるものではない。また、SOI基板と歪Si層を組み合わせた場合のように間に酸化膜層が挿入されている構造の場合も上記の制限とは異なってくる。しかしながら、実用上有意な歪の大きさを実現させる組成であるｘが0.2から0.8程度の範囲、歪にして0.8から3.2%程度の範囲で、歪Si層の膜厚が1nmから200nmの範囲にあることが望ましい。1nm未満では電界効果トランジスタでチャネルを形成する活性層の厚みとして不充分であるし、200nmより厚いと転移の発生が始まり、電気特性への悪影響が出始めるからである。
【００３２】
用いる基板結晶の面方位の選択と、チャネルでのキャリア走行方向の関係の選択は、より高速な動作をさせる場合に必要な要件である。
【００３３】
基板面方位として{100}面を用いることは、従来の多くのSi半導体素子がこの面方位を用いていることから、従来素子との結合、同一プロセスの利用といった点で有利であるとともに、歪を印加させたときの移動度も大きく増大し、望ましい結晶方位である。この場合チャネルの面内方向は<110>あるいは<001>方向とすることが、エピ成長やエッチングなどのプロセスの制御性を高める上で有利である。
【００３４】
基板面方位として{110}面を用いることも可能である。この場合、チャネルの方向としては<110>あるいは<001>方向とすることが歪を印加することによる移動度の増大の点で有利である。また、電子のチャネルとしては<110>方向を用いるとさらに望ましい。ただし、nMOSFETとpMOSFETのバランスを考慮した場合に、必ずしもこの配置である必要はない。
【００３５】
以上に記述したように、チャネルを形成する活性層に歪を加えた電界効果トランジスタないしは相補型電界効果トランジスタおよびこれを用いた半導体装置は、従来に比べて、チャネルを流れるキャリアの有効質量が軽く、従って移動度が高く、高速化が図れ、さらに素子の高集積化、高性能化が図れるために、その工業的価値は極めて高い。
【００３６】
以下、実施例により本発明を詳細に説明する。
【００３７】
実施例１
図７は、本実施例に係るCMOSFETの断面図である。Si基板１３を洗浄した後、ただちに化学気相成長装置に導入し、Si0.7Ge0.3歪印加層２を成長する。Si基板１３の面方位は{100}とする。膜厚は500nmとする。原料にはSi2H6およびGeH4を用い、成長温度700℃で成長する。ここで、導電型決定のためのドーピングは行わない。Si1-xGex歪印加層２のGe組成比xはいかようにも制御可能であるが、歪Si層１へ印加する歪の適正化のためには、 x で0.2-0.4にすると良い結果が得られる。
【００３８】
次に、Si1-xGex歪印加層２上に化学気相成長法により歪Si層１を形成する。ここで、導電型決定のためのドーピングは行わない。膜厚は60nmとした。この層はSi1-xGex歪印加層２の格子定数がSiより大きいことから面内引っ張り歪を受けている。これにより、この中のキャリア（電子および正孔）移動度は、無歪Si中よりも大きくなる。なお、Si層およびSiGe層の成長は化学気相成長法に限らない。
【００３９】
次に、トレンチ分離法により素子分離絶縁領域１９を形成し、歪Si層１の下部およびSi1-xGex歪印加層２にわたってウェル形成用イオン打込みを行う。 PMOS領域の下部にはP等のＶ族元素を注入してn型とし、 NMOS領域の下部にはＢ等のIII族元素を注入してp型とする。さらに、歪Si層１の上部に、PMOS領域にはIII族元素、 NMOS領域にはＶ族元素を注入してしきい値を調整する。
【００４０】
次に、歪Si層１の表面を熱酸化し、SiO2ゲート絶縁膜３を形成する。さらに、その上にポリシリコンゲート電極１６を形成した後、ゲート領域以外をエッチングにより除去する。さらに、セルフアラインによりソースドレイン領域をイオン注入法により形成する。このとき、 Ｂ等のIII族元素を注入すればp型ソースドレイン領域１７が形成でき、P等のＶ族元素を注入すればn型ソースドレイン領域１８が形成できるのでPMOS、NMOSともに同一ウェハ上に作製できる。このとき、Si1-xGex歪印加層２への漏れ電流を減らすために、イオン注入深さは歪Si層１の厚みの半分以下の30nmとした。最後に、層間絶縁膜（図示せず）を形成し、コンタクトホールをあけ、Al等の金属膜を蒸着し、パターニングし、金属配線を形成して、電界効果トランジスタが完成する。このトランジスタは、同一寸法でSi基板上に直接作製した無歪Siの電界効果トランジスタに比べて、相互コンダクタンスがおよそ３倍、遮断周波数も2.4倍になった。
【００４１】
実施例２
図８は、本実施例に係るCMOSFETの断面図である。本実施例は、実施例１におけるソースドレイン領域１７、１８の深さ30nmを通常の場合の50 nmと深くする代わりに、Si1-xGex歪印加層２の形成において、その上部30nmの範囲で、Ｐドーピングガスを混合して、1018毎立法センチメートルの高濃度で、急峻にn型ドーピングを行ったものである。その際、pMOS領域のみにドーピングを行うために、nMOS領域を酸化膜で被覆しておきドーピング後にこれを除去する。
【００４２】
ただし、急峻ドーピングを行ったpMOS領域にはウェル形成用イオン打込みは行わない。
【００４３】
本実施例においても、相互コンダクタンスおよび遮断周波数について実施例１と同等の効果が得られた。
【００４４】
実施例３
図９は、本実施例に係るCMOSFETの断面図である。本実施例は、実施例２における急峻ドーピングの代わりに、 pMOSのウェル領域に正のバイアスを印加したものである。
【００４５】
具体的には、素子領域外で、pMOSのSi1-xGex歪印加層２までコンタクトホールを開け、そこにオーミック電極を形成し、バイアス印加電極２２とする。
【００４６】
バイアス印加電極２２に+1Vの電圧を印加することにより、バイアス印加なしの場合と比較して、パンチスルー電流を5％以下に低減させることが出来た。
【００４７】
なお、実施例１乃至３の方法は、同時に適用できる方法であり、２種あるいは３種を組み合わせることができる。
【００４８】
実施例４
図１０は、本実施例に係るCMOSFETの断面図である。本実施例は、実施例１における歪Si層１のｐ型MOSFETのドレイン領域１５、ｎ型MOSFETのソース領域１４を選択的にエッチングし、その部分をSi1-xGex層２３を選択成長して埋め戻すものである。なお、この部分の表面層5nmはSiとし、以後のプロセスによるSi1-xGex層２３の損傷を防止する。
【００４９】
本実施例のトランジスタは、従来型MOSFETでよく用いられる動作電圧3Vに比べ、これを低減できる。
【００５０】
実施例５
図１１は、本実施例に係るCMOSFETの断面図である。本実施例の特徴は、歪Gey層をPMOSのチャネルとして用いたことにある。
【００５１】
Si基板１３にあらかじめ水素イオン打込みにより表面から100nmの領域にわたって高欠陥密度層を形成する。この基板を洗浄した後、ただちに化学気相成長装置に導入し、xを0.3から成長方向に向って0.5まで変化させたSi1-xGexからなる歪印加層の下層２を成長する。膜厚は300nmとする。原料にはSi2H6およびGeH4を用い、成長温度700℃で成長する。
【００５２】
さらにSi0.5Ge0.5からなる歪印加層の上層２４を膜厚30nm、歪Ge層２５を膜厚10nm、歪Si層１を膜厚13nmで順に同様に積層形成する。なお、Si、GeおよびSiGe層の成長は化学気相成長法に限らず、上記組成の結晶成長が可能な方法であれば良い。歪Ge層２５は面内圧縮応力を受け、歪Si層１は面内引っ張り応力を受ける。これにより、歪Ge層２５の正孔、歪Si層１の電子ともに通常のSiに比べて有効質量が低減され、移動度が上昇する。
【００５３】
次に、実施例１と同様の方法で、素子分離絶縁領域１９形成、歪印加層の上層であるSi0.5Ge0.5層２４および下層であるSi1-xGex層２にわたってのウェル形成用イオン打込み、ならびに歪Si層１の上部および歪Ge層２５の上部にしきい値調整用低濃度イオン打込みを行う。続いて、SiO2ゲート酸化膜３の形成、ゲート電極１６の形成、ソースドレイン領域１７、１８の形成を行う。ソースドレイン領域１７、１８のイオン注入深さはnMOSに対しては歪Si層１の厚みと同程度の10nmとし、pMOSに対しては歪Ge層２５に達する20nmとした。最後に、層間絶縁膜の形成、コンタクトホールあけ、金属配線の形成を行いCMOSFETが完成する。
【００５４】
本実施例ではx=0.5のSi0.5Ge0.5層２４を歪印加層の上層として成長しているので、歪Si層１および歪Ge層２５へ与える歪印加量が大きい。
【００５５】
本実施例では、チャネルに歪Gey層を用いたが、Siを混ぜた歪Si1-yGey層（0＜ｙ＜1）を用いることもできる。この場合、組成比ｙはSi1-xGex歪印加層の組成比ｘより大きくする。
【００５６】
実施例６
図１２は、本実施例に係るCMOSFETの断面図である。本実施例、実施例５における歪Si層１上にSi0.5Ge0.5障壁層３０を2nm形成したものである。
【００５７】
このように、 Si0.5Ge0.5障壁層３０を歪Si層１とゲート絶縁膜３の間に設けているので、電子は歪Si層１とゲート絶縁膜３界面の散乱を受けず、 Si0.5Ge0.5障壁層３０と歪Si層１の界面付近の歪Si層１中に蓄積される。
【００５８】
また、本実施例では歪Ge層２５の上部に歪Si層１を積層したが、この順序は逆にしても構わない。ソースドレイン領域１７１８のイオン注入深さはnMOSに対しては歪Si層１の厚さと同程度の12nmとし、pMOSに対しては歪Ge層２５に達する22nmとする。
【００５９】
実施例７
図１３は、本実施例に係るCMOSFETの断面図である。本実施例は、実施例５における歪Si層１と歪Ge層２５を積層せず並列配置したものである。
【００６０】
具体的には、Si0.5Ge0.5歪印加層２４上にpMOS領域には歪Ge層２５を10nm、nMOS領域には歪Si層１を12nm選択成長させる。歪Ge層２５は面内圧縮応力を受け、歪Si層１は面内引っ張り応力を受けている。これにより、歪Ge層２５の正孔、歪Si層１の電子ともに通常のSiに比べて有効質量が低減され、移動度が上昇する。
【００６１】
実施例８
図１４は、本実施例に係るSOI基板の断面図である。表面に100nm厚みの高欠陥密度エピ層を形成したSi基板１３を洗浄した後、ただちに化学気相成長装置に導入し、Si1-xGex歪印加層２を成長する。膜厚は150nmとする。原料にはSi2H6およびGeH4を用い、成長温度700℃で成長する。Si1-xGex歪印加層２のGe組成比xはいかようにも制御可能であるが、後で形成する歪Si層１へ印加する歪みの適正化のためには、xを0.2-0.4とすると良い結果が得られる。本実施例では0.3とする。なお、SiおよびSiGe層の成長は化学気相成長法に限らず、上記組成の結晶成長が可能な方法であれば良い。
【００６２】
次に酸素イオンを加速電圧180KeV、ドーズ量4×1017/cm2の条件でSi1-xGex歪印加層２の上から注入し、1350℃で8時間アニールを行う。これにより、Si1-xGex歪印加層２の直下にSiO2絶縁層２６が形成される。SiO2絶縁層２６の厚みは凡そ100nmであり、絶縁耐圧50V以上が確保される。アニール処理により、Si1-xGex歪印加層２は欠陥密度が極めて低く、平坦でかつ歪み緩和が十分になされる。さらに、この上部に厚さ60nmの歪Si層１を化学気相成長法で形成する。
【００６３】
以後、発明の実施例１等と同様のプロセスを用いて、CMOSFETを製造することができる。なお、本基板を用いることによりウェル層のイオン注入が不要になる。
【００６４】
また、浮遊容量が大幅に低減されるため、実装レベルでの動作速度を通常のSi基板使用時に比べ40％ほど高めることが出来た。
【００６５】
実施例９
図１５はSOI基板の他の実施例の断面図である。実施例８と同様の方法でSi1-xGex歪印加層２まで形成した後、Si1-xGex歪印加層２の上に厚さ120nmの歪Si層１を化学気相成長法で形成する。次に、酸素イオンを加速電圧50KeV、ドーズ量2×1017/cm2の条件で歪Si層１の上から注入し、1300℃で8時間アニールを行う。これにより、歪Si層１の内部にSiO2絶縁層２６が形成される。SiO2絶縁層２６の厚みは凡そ３0nmとなる。
【００６６】
本実施例では、ウェル層のイオン注入が不要になる他、pMOSでの正孔のSiGe歪印加層への流出が起こり難いため、ドーピングやバイアス印加等による正孔の流出防止策を特に用いる必要はない。
【００６７】
実施例１０
図１６は、本実施例に係るSOI基板の製造工程断面図である。まず、図１６（a）に示すように、表面に100nm厚みの高欠陥密度エピ層を形成したSi基板１３を洗浄した後、ただちに化学気相成長装置に導入し、Si1-xGex歪印加層２を成長する。膜厚は300nmとする。原料にはSi2H6およびGeH4を用い、成長温度700℃で成長する。Si1-xGex歪印加層２のGe組成比xはいかようにも制御可能であるが、歪Si層１へ印加する歪みの適正化のためには、xを0.2-0.4とすると良い結果が得られる。本実施例では0.3とする。なお、SiおよびSiGe層の成長は化学気相成長法に限らず、上記組成の結晶成長が可能な方法であれば良い。またＳｉ基板１３の代わりにGe基板あるいはSiGe混晶基板を用いても良い。Geの混晶比xが大きい場合、Ge基板やGe混晶比の大きいSiGe基板を用いるほうが、Si1-xGex歪印加層２の成長が容易、あるいは不要になる。
【００６８】
次に歪Si層１を成長し、表面を熱酸化し、次いで切断位置２８の深さに水素イオンを注入し、この位置に損傷層を形成する。こうして図１６（a）に示す状態になる。切断位置２８はSi1-xGex歪印加層２の内部としても良いし、歪Si層１の内部としても良い。
【００６９】
さらに表面の酸化膜と別に用意した支持基板２９を接合位置２７で接合し、図１６（b）のような状態になる。次いで500℃でアニールすると切断位置２８で切断され、切断位置２８がSi1-xGex歪印加層２の内部の場合は図１６（c）のような状態になり、歪Si層１の内部の場合は図１６（ d ）のような状態になる。図１６（c）に示す場合は、さらに表面に60nmの歪Si層１をエピタキシャル成長させる。
【００７０】
以後、発明の実施例１等と同様のプロセスを用いて、CMOSFETを製造することができる。なお、本基板を用いることによりウェル層のイオン注入が不要になる。さらに、図１６（ d ）の構造の場合にはpMOSでの正孔のSiGe歪印加層への流出が起こらないため、ドーピングやバイアス印加等による正孔の流出防止策が不要になる。
【００７１】
また、浮遊容量が大幅に低減されるため、実装レベルでの動作速度を通常のSi基板使用時に比べ40％ほど高めることが出来た。
【００７２】
実施例１１
実施例１で示した方法で、{100}面のSi基板１３を用いて相補型電界効果トランジスタをSi1-xGex歪印加層２のGe組成比xを種々に変えて作製し、素子の相互コンダクタンスから歪Siチャネル中の<001>方向の電子および正孔の移動度を見積ると、表１に示すように混晶比が0.2程度でも移動度の増加がかなり大きい。単位は、歪が％（正の値が引張歪）、移動度がcm2/Vsである。
【００７３】
表１
Ge組成比x 歪 電子移動度 正孔移動度
0 0 1300 400
0.1 0.4 2600 850
0.2 0.8 3300 2000
0.3 1.2 3550 3100
0.4 1.6 3500 4500
0.5 2.0 3450 5200
0.6 2.4 3400 6100
実施例７で示した方法で、{100}面のSi基板１３を用いてpMOSFETをSi1-xGex歪印加層２のGe組成比xを種々に変えて作製し、素子の相互コンダクタンスから歪Geチャネル中の<001>方向の正孔の移動度を見積ると、表２に示すように面内圧縮歪を受けるに従い移動度が飛躍的に大きくなる。単位は、歪が％（正の値が引張歪）、移動度がcm2/Vsである。
【００７４】
表２
Ge組成比x 歪 正孔移動度
1.0 0 1900
0.9 -0.4 2800
0.8 -0.8 4100
0.7 -1.2 7000
0.6 -1.6 9000
0.5 -2.0 12000
0.4 -2.4 13500
実施例１で示した方法で、{110}面のSi基板１３を用いて相補型電界効果トランジスタを作製し、素子の相互コンダクタンスから歪Siチャネル中の<001>方向、<110>方向の電子および正孔の移動度を見積ると、表３に示すように電子移動度は<110>方向の方が大きくなる。単位は、歪が％（正の値が引張歪）、移動度がcm2/Vsである。
【００７５】
表３
Ge組成比x 歪 方位 電子移動度 正孔移動度
0.2 0.8 <001> 900 1800
0.2 0.8 <110> 3100 1800
0.3 1.2 <001> 900 2700
0.3 1.2 <110> 3300 2700
【００７６】
【発明の効果】
本発明によれば高速かつ低消費電力の相補型電界効果トランジスタおよびこれを内蔵する半導体装置を実現できる。
【図面の簡単な説明】
【図１】本発明の具体例であるSiO2ゲート絶縁膜／歪Si層／Si1-xGex歪印加層という積層構造のバンド図である。
【図２】図１に示す構造のゲートに正のバイアスを印加した状態のバンド図である。
【図３】図１に示す構造のゲートに負のバイアスを印加した状態のバンド図である。
【図４】図１に示す構造のSi1-xGex歪印加層の最上部に急峻n型ドーピングを施した状態のバンド図である。
【図５】図１に示す構造に基板バイアス電圧を印加した状態のバンド図である。
【図６】本発明の具体例であるSiO2ゲート絶縁膜／歪Si層／歪Si1-yGey層／Si1-xGex歪印加層という積層構造のバンド図である。
【図７】本発明の実施例１の相補型電界効果トランジスタの断面構造図である。
【図８】本発明の実施例２の相補型電界効果トランジスタの断面構造図である。
【図９】本発明の実施例３の相補型電界効果トランジスタの断面構造図である。
【図１０】本発明の実施例４の相補型電界効果トランジスタの断面構造図である。
【図１１】本発明の実施例５の相補型電界効果トランジスタの断面構造図である。
【図１２】本発明の実施例６の相補型電界効果トランジスタの断面構造図である。
【図１３】本発明の実施例７の相補型電界効果トランジスタの断面構造図である。
【図１４】本発明の実施例８のSOI基板の断面図である。
【図１５】本発明の実施例９のSOI基板の断面図である。
【図１６】本発明の実施例１０のSOI基板の製造工程断面図である。
【符号の説明】
1…歪Si層、２…Si1-xGex歪印加層、3…SiO2ゲート絶縁層、４…伝導帯、５…価電子帯、６…歪Siのバンドギャップ、７…Si1-xGexのバンドギャップ、８…伝導帯不連続、９…価電子帯…不連続、１０…ゲート絶縁膜／歪Si層界面付近の歪Si層中の伝導帯の三角井戸、１１…ゲート絶縁膜／歪Si層界面付近の歪Si層中の価電子帯の三角井戸、１２…歪Si層／ Si1-xGex歪印加層界面付近のSi1-xGex歪印加層２中の価電子帯の三角井戸、１３…Si基板、１４…ソース電極、１５…ドレイン電極、１６…ゲート、１７…p型ソースドレイン領域、１８…n型ソースドレイン領域、１９…素子分離絶縁領域、２０…歪Si層／歪Si1-yGey層界面付近の歪Si1-yGey層中の価電子帯の三角井戸、２１…急峻n型ドーピング層、２２…バイアス印加電極、２３…Si1-xGexドレイン層、２４…Si0.5Ge0.5層、２５…歪Si1-yGey層（0＜ｙ≦1）、２６…SiO2絶縁層、２７…接合位置、２８…切断位置、２９…支持基板、３０…Si0.5Ge0.5障壁層、４０、４１…伝導帯の三角井戸の頂点、４２、４３…価電子帯の三角井戸の頂点。

Claims (9)

  1. ＭＯＳＦＥＴの動作時に、前記ＭＯＳＦＥＴのゲート電極下にチャネルが形成されるチャネル形成層と、前記チャネル形成層の格子に歪を印加せしめる歪印加半導体層を有し、
    前記ＭＯＳＦＥＴのソース領域およびドレイン領域は、前記チャネルの両側にそれぞれ形成されており、
    前記ソース領域または前記ドレイン領域は、前記チャネル形成層をエッチングすることで形成された溝内に埋め込まれたＳｉＧｅ層に形成されており、
    前記チャネル中のキャリアの移動度は、前記チャネルが無歪であった場合と比較して大きくなっていることを特徴とする半導体装置。
  2. 前記チャネル形成層はＳｉからなり、
    前記チャネル内の格子定数は、無歪のＳｉの格子定数よりも大きいことを特徴とする請求項１記載の半導体装置。
  3. 前記歪印加半導体層はＳｉ１−ｘＧｅｘ（０＜ｘ＜１）からなることを特徴とする請求項１または２に記載の半導体装置。
  4. ＭＯＳＦＥＴの動作時に、前記ＭＯＳＦＥＴのゲート電極下にチャネルが形成されるＳｉ層を有し、
    前記ＭＯＳＦＥＴのソース領域およびドレイン領域は、前記チャネルの両側にそれぞれ形成されており、
    前記ソース領域または前記ドレイン領域は、前記Ｓｉ層をエッチングすることで形成された溝内に埋め込まれたＳｉＧｅ層に形成されており、
    前記チャネルには歪が発生しており、
    前記チャネル中のキャリアの移動度は、前記チャネルが無歪であった場合と比較して大きくなっていることを特徴とする半導体装置。
  5. 前記チャネル内のＳｉの格子定数は、無歪のＳｉの格子定数よりも大きいことを特徴とする請求項４記載の半導体装置。
  6. 前記埋め込まれたＳｉＧｅ層は、選択成長で形成された層であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記埋め込まれたＳｉＧｅ層の表面にはＳｉ膜が形成されていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記ＭＯＳＦＥＴはｎ型ＭＯＳＦＥＴであり、
    前記ソース領域は、前記埋め込まれたＳｉＧｅ層に形成されていることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 前記ＭＯＳＦＥＴはｐ型ＭＯＳＦＥＴであり、
    前記ドレイン領域は、前記埋め込まれたＳｉＧｅ層に形成されていることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
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